KR102004779B1

KR102004779B1 - Laminated ceramic electronic parts and board having the same mounted thereon

Info

Publication number: KR102004779B1
Application number: KR1020140000242A
Authority: KR
Inventors: 신동휘; 최영준; 최재열; 김기원
Original assignee: 삼성전기주식회사
Priority date: 2014-01-02
Filing date: 2014-01-02
Publication date: 2019-07-29
Also published as: KR20150080775A

Abstract

본 발명은 적층 세라믹 전자부품 및 그 실장 기판에 관한 것으로, 본 발명은 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치된 제1 및 제2 내부전극; 및 상기 세라믹 본체의 양측 단부에 형성된 제1 및 제2 외부전극;을 포함하며, 상기 제1 및 제2 외부전극의 면 중 기판에 실장되는 면에는 복수 개의 돌출부가 형성된 적층 세라믹 전자부품 및 그 실장 기판을 제공한다.The present invention relates to a multilayer ceramic electronic component and a mounting substrate therefor. First and second internal electrodes disposed in the ceramic body so as to face each other with the dielectric layer interposed therebetween; And first and second external electrodes formed on both side ends of the ceramic body, wherein a plurality of protrusions are formed on a surface of the first and second external electrodes to be mounted on the substrate, and a multilayer ceramic electronic component Thereby providing a substrate.

Description

BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a laminated ceramic electronic part,

본 발명은 기판에 실장시 칩 틀어짐을 방지하고, 고착 강도를 향상시킬 수 있는 적층 세라믹 전자부품 및 그 실장 기판에 관한 것이다.The present invention relates to a multilayer ceramic electronic component and a mounting substrate therefor, which can prevent chip deformation during mounting on a substrate and improve bonding strength.

적층 세라믹 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.Multilayer ceramic capacitors, which are one of the multilayer ceramic electronic components, are used for various electronic products such as a liquid crystal display (LCD) and a plasma display panel (PDP) And is a chip-type capacitor mounted on a circuit board and serving to charge or discharge electricity.

이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
Such a multi-layered ceramic capacitor (MLCC) can be used as a component of various electronic devices because of its small size, high capacity, and easy mounting.

상기 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.The multilayer ceramic capacitor may have a structure in which a plurality of dielectric layers and internal electrodes of different polarities are alternately stacked between the dielectric layers.

또한, 외부에는 외부전극이 형성되어 상기 적층 세라믹 커패시터가 회로 안에서 제 역할을 발휘할 수 있도록 내부전극과 연결해 주는 역할을 한다.
In addition, an external electrode is formed on the outside to connect the internal electrode to the multilayer ceramic capacitor so that the multilayer ceramic capacitor can exert its role in the circuit.

적층 세라믹 전자부품은 표면 실장용으로 설계된 소자이기 때문에 상기 외부전극은 단순히 외부전극으로서의 역할뿐만 아니라 밴드폭(Bandwidth)을 제어하여 솔더 페이스트가 도포된 인쇄 회로 기판상에 쉽게 장착할 수 있도록 하는 역할까지도 수행한다.
Since the multilayer ceramic electronic device is an element designed for surface mounting, the external electrode functions not only as an external electrode but also as a device for easily mounting a solder paste on a printed circuit board coated with a band width, .

또한, 기판에 실장되는 적층 세라믹 전자부품의 외부전극의 실장면 형상에 따라서 고착 강도 및 휨 강도에도 영향을 주기도 한다.
It also affects the bonding strength and the bending strength depending on the shape of the mounting surface of the external electrode of the multilayer ceramic electronic component mounted on the substrate.

최근 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있으며, 이로 인하여 외부전극 역시 박층화되고 있다.
Recently, with the miniaturization trend of electronic products, multilayer ceramic electronic parts are also required to be miniaturized and increased in capacity, and external electrodes are also thinned.

이로 인하여 상기 적층 세라믹 전자부품을 기판에 실장시 솔더 페이스트와의 접촉 표면적이 감소함에 따라 칩 틀어짐 불량이 빈번히 발생하며, 고착 강도도 저하는 문제가 발생하고 있다.
As a result, when the multilayer ceramic electronic component is mounted on a substrate, the contact surface area with the solder paste is reduced, chip failure is frequently caused, and the bonding strength is lowered.

따라서, 고용량 적층 세라믹 전자부품의 기판 실장시 칩 틀어짐 불량을 막고 고착 강도를 향상시킬 수 있는 방법에 대한 연구가 필요한 실정이다.
Therefore, there is a need for research on a method of preventing chip failure failure and improving the bonding strength when mounting a high-capacity multilayer ceramic electronic component on a substrate.

일본특허공개공보 2012-028457Japanese Patent Application Laid-Open No. 2012-028457

본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치된 제1 및 제2 내부전극; 및 상기 세라믹 본체의 양측 단부에 형성된 제1 및 제2 외부전극;을 포함하며, 상기 제1 및 제2 외부전극의 면 중 기판에 실장되는 면에는 복수 개의 돌출부가 형성된 적층 세라믹 전자부품을 제공한다.
One embodiment of the present invention relates to a ceramic body including a dielectric layer; First and second internal electrodes disposed in the ceramic body so as to face each other with the dielectric layer interposed therebetween; And first and second external electrodes formed on both side ends of the ceramic body, wherein a plurality of protrusions are formed on the surfaces of the first and second external electrodes mounted on the substrate, .

상기 복수 개의 돌출부 중 하나의 돌출부와 인접한 돌출부 사이의 거리를 G 및 상기 돌출부 각각의 최단 거리를 a라 하면, 0 ≤ G/a ≤ 0.8을 만족할 수 있다.
If the distance between one of the plurality of projections and the adjacent projections is G and the shortest distance of each of the projections is a, 0? G / a? 0.8 can be satisfied.

상기 돌출부는 평면 형상이 다각형 형상일 수 있다.
The projecting portion may have a polygonal planar shape.

상기 돌출부는 평면 형상이 삼각형, 사각형 및 육각형 형상 중 어느 하나 이상일 수 있다.
The projecting portion may have a planar shape of at least one of a triangular, square, and hexagonal shape.

상기 돌출부는 평면 형상이 원형일 수 있다.
The projecting portion may have a circular planar shape.

본 발명의 다른 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 전자부품;을 포함하며, 상기 적층 세라믹 전자부품은, 유전체층을 포함하는 세라믹 본체, 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치된 제1 및 제2 내부전극 및 상기 세라믹 본체의 양측 단부에 형성된 제1 및 제2 외부전극을 포함하며, 상기 제1 및 제2 외부전극의 면 중 기판에 실장되는 면에는 복수 개의 돌출부가 형성된 적층 세라믹 전자부품의 실장 기판을 제공한다.
Another embodiment of the present invention is a printed circuit board comprising: a printed circuit board having first and second electrode pads on top; And a multilayer ceramic electronic component mounted on the printed circuit board, wherein the multilayer ceramic electronic component includes: a ceramic body including a dielectric layer; first and second multilayer ceramic electronic components arranged to face each other with the dielectric layer interposed therebetween in the ceramic body; And a plurality of protrusions formed on the surface of the first and second external electrodes, wherein the first and second external electrodes are formed on both sides of the ceramic body, Thereby providing a mounting substrate.

본 발명에 따르면 제1 및 제2 외부전극의 면 중 기판에 실장되는 면에 복수 개의 돌출부를 형성함으로써, 적층 세라믹 전자부품을 기판에 실장시 칩 틀어짐을 막을 수 있고, 고착 강도도 향상시킬 수 있다.According to the present invention, by forming a plurality of protrusions on the surface of the first and second external electrodes to be mounted on the substrate, it is possible to prevent chip deformation when the multilayer ceramic electronic component is mounted on the substrate, .

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 1의 B 방향에서 바라본 본 발명 제1 실시형태에 따른 평면도이다.
도 4는 도 1의 B 방향에서 바라본 본 발명 제2 실시형태에 따른 평면도이다.
도 5는 도 1의 B 방향에서 바라본 본 발명 제3 실시형태에 따른 평면도이다.
도 6은 도 1의 B 방향에서 바라본 본 발명 제4 실시형태에 따른 평면도이다.
도 7은 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 8은 도 7의 적층 세라믹 커패시터 및 인쇄회로기판을 길이 방향으로 절단하여 도시한 단면도이다.1 is a perspective view of a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is a cross-sectional view taken along line AA 'of FIG.
Fig. 3 is a plan view according to the first embodiment of the present invention seen from the direction B in Fig.
Fig. 4 is a plan view according to the second embodiment of the present invention seen from the direction B in Fig.
Fig. 5 is a plan view according to the third embodiment of the present invention seen from the direction B in Fig.
6 is a plan view according to a fourth embodiment of the present invention seen from the direction B in Fig.
7 is a perspective view showing a state where the multilayer ceramic capacitor of FIG. 1 is mounted on a printed circuit board.
FIG. 8 is a cross-sectional view of the multilayer ceramic capacitor and the printed circuit board of FIG. 7 cut in the longitudinal direction.

본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
The embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. Furthermore, embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Accordingly, the shapes and sizes of the elements in the drawings may be exaggerated for clarity of description, and the elements denoted by the same reference numerals in the drawings are the same elements.

적층 세라믹 전자부품Multilayer Ceramic Electronic Components

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 사시도이다.1 is a perspective view of a multilayer ceramic capacitor according to an embodiment of the present invention.

도 2는 도 1의 A-A' 단면도이다.
2 is a cross-sectional view taken along line AA 'of FIG.

도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(111)을 포함하는 세라믹 본체(110); 상기 세라믹 본체(110) 내에서 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치된 제1 및 제2 내부전극(121, 122); 및 상기 세라믹 본체(110)의 양측 단부에 형성된 제1 및 제2 외부전극(131, 132);을 포함하며, 상기 제1 및 제2 외부전극(131, 132)의 면 중 기판에 실장되는 면에는 복수 개의 돌출부(140)가 형성될 수 있다.
1 and 2, a multilayer ceramic electronic device according to an embodiment of the present invention includes a ceramic body 110 including a dielectric layer 111; First and second internal electrodes (121, 122) arranged to face each other with the dielectric layer (111) interposed therebetween in the ceramic body (110); And first and second external electrodes 131 and 132 formed on both side ends of the ceramic body 110. The surface of the first and second external electrodes 131 and 132, A plurality of protrusions 140 may be formed.

이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
Hereinafter, a multilayer ceramic electronic device according to an embodiment of the present invention will be described, but a laminated ceramic capacitor will be described, but the present invention is not limited thereto.

도 1을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
Referring to FIG. 1, in the multilayer ceramic capacitor according to the embodiment of the present invention, 'L' direction in FIG. 1, 'W' direction in 'width direction'Quot; direction. &Lt; / RTI > Here, the 'thickness direction' can be used in the same sense as the direction in which the dielectric layers are stacked, that is, the 'lamination direction'.

본 발명의 일 실시형태에서, 세라믹 본체(110)는 서로 대향하는 제1주면 및 제2주면과 상기 제1주면 및 제2 주면을 연결하는 제1 측면, 제2 측면, 제1 단면 및 제2 단면을 가질 수 있다. 상기 세라믹 본체(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
In one embodiment of the present invention, the ceramic body 110 includes a first main surface and a second main surface opposed to each other, and a first side surface, a second side surface, a first side surface, and a second side surface which connect the first main surface and the second main surface, Section. The shape of the ceramic body 110 is not particularly limited, but may be a hexahedron shape as shown in the figure.

또한, 상기 제1주면 및 제2주면은 상면 및 하면으로 표현될 수 있으며, 상면 및 하면 중 어느 한 면이 기판에 실장되는 실장 면일 수 있다.
The first main surface and the second main surface may be represented by upper and lower surfaces, and may be a mounting surface on which one of the upper surface and the lower surface is mounted on the substrate.

상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO₃) 분말일 수 있다.
The raw material for forming the dielectric layer 111 is not particularly limited as long as sufficient electrostatic capacity can be obtained, for example, it may be a barium titanate (BaTiO ₃ ) powder.

상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO₃) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
A variety of ceramic additives, organic solvents, plasticizers, binders, dispersants and the like may be added to the powder of the barium titanate (BaTiO ₃ ) according to the purpose of the present invention.

상기 유전체층(111) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.
The average particle diameter of the ceramic powder used for forming the dielectric layer 111 is not particularly limited and may be adjusted to achieve the object of the present invention, but may be adjusted to, for example, 400 nm or less.

상기 세라믹 본체(110)는 복수의 유전체층(111)을 적층한 다음 소성하여 형성되며, 이러한 세라믹 본체(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
The ceramic body 110 is formed by laminating a plurality of dielectric layers 111 and then firing. The shape and dimensions of the ceramic body 110 and the number of stacked layers of the dielectric layers 111 are limited to those shown in this embodiment no.

또한, 상기 세라믹 본체(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
The plurality of dielectric layers 111 forming the ceramic body 110 are in a sintered state and it is difficult to confirm the boundary between adjacent dielectric layers 111 without using a scanning electron microscope (SEM) . &Lt; / RTI >

상기 제1 및 제2 내부전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
The material forming the first and second internal electrodes 121 and 122 is not particularly limited and may be selected from a noble metal material such as palladium (Pd), palladium-silver (Pd-Ag) , Copper (Cu), or the like.

또한, 상기 제1 및 제2 내부 전극(121, 122)은 유전체층(111)의 적층 방향을 따라 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
The first and second internal electrodes 121 and 122 may be alternately exposed through both end surfaces in the stacking direction of the dielectric layers 111. The first and second internal electrodes 121 and 122 may be electrically connected to each other by a dielectric layer 111 disposed in the middle. Can be insulated.

즉, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
That is, the first and second internal electrodes 121 and 122 may be electrically connected to the first and second external electrodes 131 and 132, respectively, through the portions alternately exposed through both end faces of the ceramic body 110 .

따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
Therefore, when a voltage is applied to the first and second external electrodes 131 and 132, charges are accumulated between the first and second internal electrodes 121 and 122 opposing each other. At this time, the electrostatic charge of the multilayer ceramic capacitor 100 The capacitance is proportional to the area of the overlapping region of the first and second internal electrodes 121 and 122. [

상기 제1 및 제2 외부 전극(131, 132)은 상기 세라믹 본체(110)의 양측 단부에 형성될 수 있다.
The first and second external electrodes 131 and 132 may be formed at both ends of the ceramic body 110.

또한, 상기 제1 및 제2 외부 전극(131, 132)을 형성하는 방법은 특별히 제한되는 것은 아니며, 예를 들어 도전성 페이스트에 상기 세라믹 본체(110)를 딥핑(Dipping)하는 방법으로 형성될 수 있다.
The method of forming the first and second external electrodes 131 and 132 is not particularly limited. For example, the ceramic body 110 may be dipped in a conductive paste. .

한편, 상기 제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있으며, 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The first and second external electrodes 131 and 132 may be formed of a conductive paste containing a conductive metal. The conductive metal may include at least one of nickel (Ni), copper (Cu), palladium (Pd), gold (Au), or an alloy thereof, but the present invention is not limited thereto.

본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 외부전극(131, 132)의 면 중 기판에 실장되는 면에는 복수 개의 돌출부(140)가 형성될 수 있다.
According to an embodiment of the present invention, a plurality of protrusions 140 may be formed on a surface of the first and second outer electrodes 131 and 132 that are mounted on the substrate.

일반적으로, 적층 세라믹 전자부품은 표면 실장용으로 설계된 소자이기 때문에 외부전극은 단순히 외부전극으로서의 역할뿐만 아니라 밴드폭(Bandwidth)을 제어하여 솔더 페이스트가 도포된 인쇄 회로 기판상에 쉽게 장착할 수 있도록 하는 역할까지도 수행한다.
Generally, since the multilayer ceramic electronic device is an element designed for surface mounting, the external electrode functions not only as an external electrode but also as a band width, so that it can be easily mounted on a printed circuit board coated with a solder paste It also performs roles.

그러나, 본 발명의 일 실시형태에 따르면 상기 제1 및 제2 외부전극(131, 132)의 면 중 기판에 실장되는 면에 복수 개의 돌출부(140)가 형성됨에 따라 상기 적층 세라믹 커패시터(100)를 기판에 실장시 실장 면의 표면적을 증가시킴으로써 칩의 틀어짐을 막을 수 있다.
However, according to one embodiment of the present invention, a plurality of protrusions 140 are formed on the surface of the first and second external electrodes 131 and 132, which are mounted on the substrate, so that the multilayer ceramic capacitor 100 By increasing the surface area of the mounting surface when mounted on the substrate, it is possible to prevent the chip from being deformed.

또한, 상기 적층 세라믹 커패시터(100)를 기판에 실장시 실장 면의 표면적을 증가시킴으로써 칩의 고착 강도를 향상시킬 수 있다.
Further, by increasing the surface area of the mounting surface when the multilayer ceramic capacitor 100 is mounted on a substrate, the bonding strength of the chip can be improved.

구체적으로, 상기 제1 및 제2 외부전극(131, 132)의 면 중 기판에 실장되는 면에 복수 개의 돌출부(140)가 형성됨에 따라 상기 적층 세라믹 커패시터(100)를 기판에 실장시 리플로우(Reflow)후 솔더 페이스트가 닿는 표면적이 증가할 수 있다.
Specifically, a plurality of protrusions 140 are formed on the surface of the first and second external electrodes 131 and 132 to be mounted on the substrate, so that the multilayer ceramic capacitor 100 is reflowed when the multilayer ceramic capacitor 100 is mounted on the substrate The surface area of the solder paste may increase after reflow.

이로 인하여, 상기 적층 세라믹 커패시터(100)를 기판에 실장시 칩 틀어짐을 막을 수 있고, 고착 강도도 향상시킬 수 있다.
Therefore, when the multilayer ceramic capacitor 100 is mounted on a substrate, chip deformation can be prevented, and the bonding strength can also be improved.

상기 복수 개의 돌출부(140) 중 하나의 돌출부와 인접한 돌출부 사이의 거리를 G 및 상기 돌출부(140) 각각의 최단 거리를 a라 하면, 0 ≤ G/a ≤ 0.8을 만족할 수 있다.
If the distance between one protrusion of the plurality of protrusions 140 and the adjacent protrusion is G and the shortest distance of each of the protrusions 140 is a, 0? G / a? 0.8 can be satisfied.

상기 돌출부(140) 각각의 최단 거리(a) 대비 상기 복수 개의 돌출부(140) 중 하나의 돌출부와 인접한 돌출부 사이의 거리(G)의 비(G/a)가 0 ≤ G/a ≤ 0.8을 만족하도록 조절함으로써, 상기 적층 세라믹 커패시터(100)를 기판에 실장시 칩 틀어짐을 막을 수 있고, 고착 강도도 향상시킬 수 있다.
A ratio (G / a) of a distance (G / a) between one protrusion of the plurality of protrusions (140) and adjacent protrusions to the shortest distance (a) of each of the protrusions (140) satisfies 0? G / a? It is possible to prevent chip deformation when the multilayer ceramic capacitor 100 is mounted on the substrate, and to improve the bonding strength.

상기 돌출부(140) 각각의 최단 거리(a)는 후술하는 바와 같이 상기 돌출부(140)의 평면 형상이 다각형일 수도 있고, 원형일 수도 있으며, 이 경우 돌출부(140) 각각의 한 지점에서 반대 지점까지의 최단 거리를 의미하며, 이는 돌출부(140) 각각에 대하여 측정된 최단 거리의 전체 평균값일 수 있다.
The shortest distance a of each of the protrusions 140 may be a polygonal shape or a circular shape in a planar shape of the protrusions 140 as described later. In this case, from one point to the opposite point of each of the protrusions 140 Which may be the overall average value of the shortest measured distance for each of the protrusions 140. [

상기 복수 개의 돌출부(140) 중 하나의 돌출부와 인접한 돌출부 사이의 거리(G) 역시 하나의 돌출부와 인접한 돌출부 사이의 간격으로서 최소 거리를 의미하며, 각각의 최소 거리를 측정한 값의 평균값일 수 있다.
The distance G between one protrusion of the plurality of protrusions 140 and adjacent protrusions also means a minimum distance as a distance between one protrusion and adjacent protrusions and may be an average value of measured values of the respective minimum distances .

상기 돌출부(140) 각각의 최단 거리(a) 대비 상기 복수 개의 돌출부(140) 중 하나의 돌출부와 인접한 돌출부 사이의 거리(G)의 비(G/a)가 0.8을 초과하는 경우에는 하나의 돌출부와 인접한 돌출부 사이의 거리가 너무 커서 돌출부의 효과가 미비할 수 있으므로, 칩 틀어짐 저하 및 고착 강도 향상 효과가 없을 수 있다.
If the ratio G / a of the distance G between one protrusion of the plurality of protrusions 140 and the adjacent protrusion to the shortest distance a of each of the protrusions 140 exceeds 0.8, And the adjacent protrusions are too large, the effect of the protrusions may be insufficient, so that there is no effect of lowering the chip deformation and improving the fixation strength.

상기 돌출부(140) 각각의 최단 거리(a) 대비 상기 복수 개의 돌출부(140) 중 하나의 돌출부와 인접한 돌출부 사이의 거리(G)의 비(G/a)가 0일 경우에는 하나의 돌출부와 인접한 돌출부 사이의 거리가 0인 경우로서, 돌출부가 하나의 형상일 수 있어, 칩 틀어짐 저하 및 고착 강도 향상 효과가 미비할 수 있다.
When the ratio G / a of the distance G between one protrusion of the plurality of protrusions 140 and the adjacent protrusion to the shortest distance a of each of the protrusions 140 is zero, When the distance between the protruding portions is zero, the protruding portions may have a single shape, so that the effect of reducing chip deformation and improving the fixing strength may be insufficient.

도 3은 도 1의 B 방향에서 바라본 본 발명 제1 실시형태에 따른 평면도이다.Fig. 3 is a plan view according to the first embodiment of the present invention seen from the direction B in Fig.

도 4는 도 1의 B 방향에서 바라본 본 발명 제2 실시형태에 따른 평면도이다.Fig. 4 is a plan view according to the second embodiment of the present invention seen from the direction B in Fig.

도 5는 도 1의 B 방향에서 바라본 본 발명 제3 실시형태에 따른 평면도이다.
Fig. 5 is a plan view according to the third embodiment of the present invention seen from the direction B in Fig.

도 3 내지 도 5를 참조하면, 상기 돌출부(140)는 평면 형상이 다각형 형상일 수 있다.
3 to 5, the protrusion 140 may have a polygonal planar shape.

상기 돌출부(140)는 평면 형상이 삼각형, 사각형 및 육각형 형상 중 어느 하나 이상일 수 있다.
The projecting portion 140 may have at least one of a triangular, rectangular, and hexagonal shape in plan view.

상기 돌출부(140)의 평면 형상은 상술한 바와 같이 삼각형, 사각형 및 육각형 형상 중 어느 하나 이상의 다각형 형상일 수 있으며, 어느 하나의 다각형 형상이 반복하여 형성될 수도 있으며, 여러 다각형 형상이 교대로 혹은 무작위로 형성될 수도 있다.
The planar shape of the protrusion 140 may be a polygonal shape such as a triangular shape, a square shape, and a hexagonal shape as described above, and any polygonal shape may be repeatedly formed. Alternatively, As shown in FIG.

도 3의 경우에는 상기 돌출부(140)의 평면 형상은 사각형이고, 도 4의 경우에는 삼각형 및 도 5의 경우에는 육각형 형상을 도시하고 있으나, 반드시 이에 제한되는 것은 아니다.
3, the planar shape of the protrusion 140 is a quadrangle, and a triangle in the case of FIG. 4 and a hexagon in the case of FIG. 5 are shown, but the present invention is not limited thereto.

도 3 내지 도 5에 도시된 바와 같이, 상기 돌출부(140) 각각의 최단 거리(a)와 상기 복수 개의 돌출부(140) 중 하나의 돌출부와 인접한 돌출부 사이의 거리(G)는 각 다각형의 최소 거리 및 하나의 다각형과 인접한 다각형 사이의 간격을 측정함으로써 얻어질 수 있다.
3 to 5, the distance G between the shortest distance a of each of the protrusions 140 and the protrusion of one of the plurality of protrusions 140 and the adjacent protrusions is smaller than the minimum distance And by measuring the distance between one polygon and the adjacent polygon.

본 발명의 제1 내지 제3 실시형태에 따르면, 상기와 같이 돌출부(140)의 평면 형상이 다각형 형상을 가짐으로써, 상기 적층 세라믹 커패시터(100)를 기판에 실장시 칩 틀어짐을 막을 수 있고, 고착 강도도 향상시킬 수 있다.
According to the first to third embodiments of the present invention, since the planar shape of the projecting portion 140 has a polygonal shape as described above, chip deformation can be prevented when the multilayer ceramic capacitor 100 is mounted on the substrate, The strength can also be improved.

도 6은 도 1의 B 방향에서 바라본 본 발명 제4 실시형태에 따른 평면도이다.
6 is a plan view according to a fourth embodiment of the present invention seen from the direction B in Fig.

도 6을 참조하면, 상기 돌출부(140)는 평면 형상이 원형일 수 있으나, 반드시 이에 제한되는 것은 아니다.
Referring to FIG. 6, the protrusion 140 may have a circular shape in plan view, but is not limited thereto.

도 6에 도시된 바와 같이 본 발명의 제4 실시형태에 따르면 상기 돌출부(140)는 평면 형상이 원형일 수 있으며, 평면 형상이 원형일 경우 돌출부의 표면적이 더욱 증가하여 상기 적층 세라믹 커패시터(100)를 기판에 실장시 칩 틀어짐 방지 및 고착 강도 향상 효과가 보다 우수할 수 있다.
6, the protrusions 140 may have a circular planar shape, and when the planar shape is circular, the surface area of the protrusions may be further increased to increase the surface area of the multilayer ceramic capacitor 100, The chip can be prevented from being twisted and the fixing strength can be improved.

이하, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 제조하는 제조방법에 대해 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
Hereinafter, a method of manufacturing a multilayer ceramic electronic device according to an embodiment of the present invention will be described, but the present invention is not limited thereto.

구체적으로, 티탄산바륨(BaTiO₃) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성할 수 있다.
Specifically, a slurry including a powder such as barium titanate (BaTiO ₃ ) is coated on a carrier film and dried to form a plurality of ceramic green sheets, thereby forming a dielectric layer.

상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
The ceramic green sheet may be prepared by mixing a ceramic powder, a binder and a solvent to prepare a slurry, and the slurry may be formed into a sheet having a thickness of several micrometers by a doctor blade method.

다음으로, 니켈 입자 평균 크기가 0.1 내지 0.2 μm이며, 40 내지 50 중량부의 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련하였다.
Next, an internal electrode conductive paste containing nickel powder having an average nickel particle size of 0.1 to 0.2 μm and 40 to 50 parts by weight was prepared.

상기 도전성 페이스트는 특별히 제한되지 않으며, 예를 들어 금속 분말 40 내지 50 중량부를 포함할 수 있으며, 상기 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 및 팔라듐-은(Pd-Ag) 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
The conductive paste is not particularly limited and may include, for example, 40 to 50 parts by weight of a metal powder, and the metal may include at least one of nickel (Ni), copper (Cu), palladium (Pd), and palladium- And alloys thereof.

상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 200 내지 400층 적층하여 액티브층을 형성하고, 상기 액티브층의 상면 또는 하면에 세라믹 그린시트를 적층하여 커버층을 형성함으로써, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체를 제작할 수 있다.
The internal electrode conductive paste is coated on the green sheet by a screen printing method to form internal electrodes, and then 200 to 400 layers are laminated to form an active layer, and a ceramic green sheet is laminated on the upper or lower surface of the active layer By forming the cover layer, a ceramic body having first and second main surfaces facing each other, first and second facing surfaces facing each other, and first and second surfaces facing each other can be manufactured.

다음으로, 상기 세라믹 본체의 제1 및 제2 단면에 제1 외부전극 및 제2 외부전극을 형성할 수 있다.
Next, a first external electrode and a second external electrode may be formed on the first and second end faces of the ceramic body.

다음으로, 상기 제1 및 제2 외부전극의 면 중 기판에 실장되는 면에 삼각형, 사각형, 육각형 등의 다각형 또는 원형의 돌출부를 형성할 수 있다.
Next, a polygonal or circular protrusion such as a triangle, a quadrangle, or a hexagon may be formed on the surface of the first and second external electrodes mounted on the substrate.

상기 돌출부를 형성하는 방법은 특별히 제한되는 것은 아니며, 예를 들어 인쇄 방법에 의해 형성할 수 있다.
The method of forming the protrusions is not particularly limited, and can be formed by, for example, a printing method.

즉, 상기 다각형 또는 원형을 갖는 스크린을 마련한 후 상기 외부전극의 기판 실장면에 페이스트를 도포하여 건조함으로써, 돌출부를 마련할 수 있으나, 이에 제한되는 것은 아니며 다양한 방법이 적용될 수 있다.
That is, the projection may be provided by applying a paste to a scene of the substrate of the external electrode after providing the screen having the polygonal or circular shape, but the present invention is not limited thereto, and various methods can be applied.

이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
Hereinafter, the present invention will be described in more detail by way of examples, but the present invention is not limited thereto.

본 실시예에 따른 적층 세라믹 캐패시터는 하기와 같은 단계로 제작되었다.
The multilayer ceramic capacitor according to this embodiment was fabricated by the following steps.

우선, 평균 입경이 0.1μm인 티탄산바륨(BaTiO₃) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 1.05μm 및 0.95μm의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체층을 형성하게 된다.
First, a slurry including a powder such as barium titanate (BaTiO ₃ ) having an average particle diameter of 0.1 μm was applied on a carrier film and dried to form a plurality of ceramic green sheets (thickness: 1.05 μm and 0.95 μm) Thereby forming a dielectric layer.

상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성하되, 중앙부에 홈을 형성한 후 400 내지 500층 적층하여 적층체를 만들었다.
The internal electrode conductive paste was applied on the green sheet by a screen printing method to form internal electrodes, grooves were formed in the central portion, and 400 to 500 layers were laminated to form a laminate.

이후 압착, 절단하여 1005 규격의 Size의 칩을 만들며, 상기 칩을 H₂ 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다.
Thereafter, chips of size 1005 were produced by compression and cutting, and the chips were fired at a temperature of 1050 to 1200 ° C in a reducing atmosphere of 0.1% or less of H ₂ .

다음으로, 외부전극, 도금 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
Next, a multilayer ceramic capacitor was manufactured through an external electrode, a plating process, and the like.

적층 세라믹 전자부품의 실장 기판The mounting substrate of the multilayer ceramic electronic component

도 7은 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.7 is a perspective view showing a state where the multilayer ceramic capacitor of FIG. 1 is mounted on a printed circuit board.

도 8은 도 7의 적층 세라믹 커패시터 및 인쇄회로기판을 길이 방향으로 절단하여 도시한 단면도이다.
FIG. 8 is a cross-sectional view of the multilayer ceramic capacitor and the printed circuit board of FIG. 7 cut in the longitudinal direction.

도 7 및 도 8을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 적층 세라믹 커패시터(100)가 수평하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)을 포함한다.7 and 8, the mounting board 200 of the multilayer ceramic capacitor 100 according to the present embodiment includes a printed circuit board 210 mounted so that the multilayer ceramic capacitor 100 is horizontal, The first and second electrode pads 221 and 222 are spaced apart from each other on the upper surface of the first electrode pad 210.

이때, 적층 세라믹 커패시터(100)는 상기 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
At this time, the multilayer ceramic capacitor 100 is connected to the printed circuit (not shown) by the soldering 230 in a state where the first and second external electrodes 131 and 132 are placed in contact with the first and second electrode pads 221 and 222, And may be electrically connected to the substrate 210.

도 8을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 실장 기판은 상기 적층 세라믹 전자부품의 제1 및 제2 외부전극(131, 132)의 면 중 기판에 실장되는 면에 복수 개의 돌출부가 형성되어 있음을 알 수 있다.
8, a mounting board of a multilayer ceramic electronic component according to another embodiment of the present invention includes a plurality of (not shown) mounted on a substrate among the surfaces of the first and second external electrodes 131 and 132 of the multilayer ceramic electronic component It can be seen that the number of projections is formed.

즉, 상기 제1 및 제2 외부전극(131, 132)의 면 중 기판에 실장되는 면에 복수 개의 돌출부(140)가 형성됨에 따라 상기 적층 세라믹 커패시터(100)를 기판에 실장시 실장 면의 표면적을 증가시킴으로써 칩의 틀어짐을 막을 수 있다.
That is, a plurality of protrusions 140 are formed on the surfaces of the first and second external electrodes 131 and 132 to be mounted on the substrate. Therefore, when the multilayer ceramic capacitor 100 is mounted on the substrate, The chip can be prevented from being distorted.

구체적으로, 상기 제1 및 제2 외부전극(131, 132)의 면 중 기판에 실장되는 면에 복수 개의 돌출부(140)가 형성됨에 따라 상기 적층 세라믹 커패시터(100)를 기판에 실장시 리플로우(Reflow)후 솔더 페이스트(230)가 닿는 표면적이 증가할 수 있다.
Specifically, a plurality of protrusions 140 are formed on the surface of the first and second external electrodes 131 and 132 to be mounted on the substrate, so that the multilayer ceramic capacitor 100 is reflowed when the multilayer ceramic capacitor 100 is mounted on the substrate The surface area at which the solder paste 230 is contacted may increase.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited to the above-described embodiments and the accompanying drawings, but is intended to be limited only by the appended claims. It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.

100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층 140 ; 돌출부
121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극100; A multilayer ceramic capacitor 110; Ceramic body
111; A dielectric layer 140; projection part
121, 122; The first and second internal electrodes
131, 132; The first and second outer electrodes

Claims

A ceramic body including a dielectric layer;
First and second internal electrodes disposed in the ceramic body so as to face each other with the dielectric layer interposed therebetween; And
And first and second external electrodes formed on both side ends of the ceramic body,
A plurality of protrusions are formed on a surface of the first and second external electrodes mounted on the substrate,
G is a distance between one of the plurality of projections and adjacent projections, and 0 <G / a? 0.8 when the shortest distance among the widths and lengths of the projections is a.

delete

The method according to claim 1,
Wherein the protruding portion has a polygonal shape in plan view.

The method according to claim 1,
Wherein the protruding portion is at least one of a triangular, square, and hexagonal shape in plan view.

The method according to claim 1,
Wherein the protruding portion is circular in a planar shape.

A printed circuit board having first and second electrode pads on the top; And
And a multilayer ceramic electronic component mounted on the printed circuit board,
The multilayer ceramic electronic component includes a ceramic body including a dielectric layer, first and second internal electrodes disposed so as to face each other with the dielectric layer interposed therebetween in the ceramic body, first and second internal electrodes formed on both side ends of the ceramic body, And a plurality of protrusions are formed on a surface of the first and second outer electrodes, which are mounted on the substrate,
Wherein a distance between one of the plurality of protrusions and a neighboring protrusion is G and a shortest distance among the width and length of each of the protrusions is a and satisfies 0 < G / a & Board.

delete

The method according to claim 6,
Wherein the projecting portion is a polygonal shape.

The method according to claim 6,
Wherein the protruding portion is at least one of a triangular, rectangular, and hexagonal shape in plan view.

The method according to claim 6,
Wherein the projecting portion is circular in a planar shape.