KR102002961B1 - Liquid crystal display device - Google Patents

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    • G02F1/13306—Circuit arrangements or driving methods for the control of single liquid crystal cells

Abstract

일 실시예에 따른 액정 표시 장치는, 기판, 상기 기판 위에 위치하고 게이트 전압을 출력하는 스테이지를 포함하는 게이트 구동부, 상기 기판 위에 위치하며, 상기 게이트 구동부에 클록 신호를 전달하는 하나 이상의 클록 신호선을 포함하는 복수의 신호선, 그리고 상기 기판 위에 위치하는 밀봉재를 포함한다. 상기 하나 이상의 클록 신호선과 상기 밀봉재는 서로 중첩하고, 상기 스테이지와 상기 밀봉재 사이에 클록 신호선이 위치하지 않으며, 상기 스테이지는 상기 밀봉재 외부에 위치한다.A liquid crystal display device according to an embodiment includes a substrate, a gate driver disposed on the substrate and including a stage for outputting a gate voltage, at least one clock signal line positioned on the substrate and transmitting a clock signal to the gate driver A plurality of signal lines, and a sealing material disposed on the substrate. The at least one clock signal line and the sealing material overlap each other, and a clock signal line is not positioned between the stage and the sealing material, and the stage is located outside the sealing material.

Description

액정 표시 장치{LIQUID CRYSTAL DISPLAY DEVICE}[0001] LIQUID CRYSTAL DISPLAY DEVICE [0002]

액정 표시 장치가 제공된다.A liquid crystal display device is provided.

액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다. 액정 표시 장치의 표시 영역의 둘레에 해당하는 주변 영역에, 게이트 구동부, 신호선 등이 집적되어(integrated) 있을 수 있으며, 밀봉재(sealant)가 위치한다.2. Description of the Related Art [0002] A liquid crystal display device is one of the most widely used flat panel display devices, and includes two display panels having field generating electrodes such as a pixel electrode and a common electrode, and a liquid crystal layer interposed therebetween. The liquid crystal display displays an image by applying a voltage to the electric field generating electrode to generate an electric field in the liquid crystal layer, thereby determining the direction of the liquid crystal molecules in the liquid crystal layer and controlling the polarization of the incident light. A gate driver, a signal line, and the like may be integrated in a peripheral region around the display region of the liquid crystal display device, and a sealant is located.

최근, 다수 개의 표시 장치를 연결한 타일드 표시 장치(tiled display), 3D 영상을 표시하는 입체 영상 표시 장치 등에서 대화면 영상, 입체 영상 등을 실감나게 표시하기 위하여, 표시 장치의 베젤(bezel)의 폭을 좁게 만드는 것이 중요하다.2. Description of the Related Art In recent years, in order to realistically display a large-sized image, a three-dimensional image or the like in a tiled display connected to a plurality of display devices, a three-dimensional image display device displaying a 3D image, .

좁은 베젤(narrow bezel)을 설계할 때, 게이트 구동부, 신호선 등과 밀봉재의 간섭(interference)으로 표시 품질이 저하될 수 있다.When a narrow bezel is designed, the display quality may be degraded due to interference between the gate driver, the signal line, and the sealing material.

본 발명에 따른 한 실시예는 액정 표시 장치의 베젤을 좁게 만들기 위한 것이다.One embodiment according to the present invention is for narrowing the bezel of a liquid crystal display device.

본 발명에 따른 한 실시예는 게이트 구동부, 신호선 등과 밀봉재와의 간섭을 줄이기 위한 것이다.One embodiment according to the present invention is for reducing interference between a gate driver, a signal line, and the sealing material.

상기 과제 이외에도 구체적으로 언급되지 않은 다른 과제를 달성하는 데 본 발명에 따른 실시예가 사용될 수 있다.Embodiments according to the present invention can be used to accomplish other tasks not specifically mentioned other than the above-described tasks.

본 발명의 한 실시예에 따른 액정 표시 장치는 표시 영역을 포함하는 기판, 상기 기판 위에 집적되어 있는 신호선들 중에서 가장 외곽에 위치하는 1개 이상의 클록 신호선(clock signal line), 상기 1개 이상의 클록 신호선과 상기 표시 영역 사이에 위치하는 스테이지를 포함하고, 상기 기판 위에 집적되어 있고, 그리고 상기 표시 영역에 게이트 전압을 인가하는 게이트 구동부, 그리고 상기 표시 영역의 둘레에 산포되어 있는 밀봉재(sealant)를 포함하고, 상기 밀봉재가 산포되어 있는 밀봉 영역(seal region)은 밀봉 라인(seal line)을 포함하고, 상기 1개 이상의 클록 신호선은 상기 밀봉 라인 안에 위치한다.A liquid crystal display according to an exemplary embodiment of the present invention includes a substrate including a display region, at least one clock signal line located at the outermost one of the signal lines integrated on the substrate, And a gate positioned between the display region and integrated on the substrate, the gate driver applying a gate voltage to the display region, and a sealant dispersed around the display region, , The seal region in which the seal material is dispersed includes a seal line, and the one or more clock signal lines are located in the seal line.

상기 1개 이상의 클록 신호선의 폭은 상기 밀봉 라인의 폭보다 작거나 실질적으로 동일할 수 있다.The width of the one or more clock signal lines may be less than or substantially equal to the width of the sealing line.

상기 액정 표시 장치는 상기 1개 이상의 클록 신호선과 상기 스테이지 사이에 위치하는 1개 이상의 전압 신호선(voltage signal line)을 더 포함할 수 있다.The liquid crystal display may further include at least one clock signal line and at least one voltage signal line located between the stages.

상기 1개 이상의 클록 신호선은 상기 기판의 최외곽에 위치하는 에지 글래스 영역(edge glass region)과 상기 1개 이상의 전압 신호선 사이에 위치할 수 있다.The at least one clock signal line may be located between an edge glass region located at an outermost portion of the substrate and the at least one voltage signal line.

상기 1개 이상의 전압 신호선은 공통 전압(common voltage)을 인가하는 신호선, 게이트 오프 전압(gate-off voltage)을 인가하는 신호선, 그리고 유지 전압(storage voltage)을 인가하는 신호선 중에서 적어도 하나를 포함할 수 있다.The at least one voltage signal line may include at least one of a signal line for applying a common voltage, a signal line for applying a gate-off voltage, and a signal line for applying a storage voltage. have.

상기 게이트 구동부는 상기 표시 영역의 상측(upper side) 영역, 하측(lower side) 영역, 좌측(left side) 영역, 그리고 우측(right side) 영역 중 적어도 하나에 위치할 수 있다.The gate driver may be located in at least one of an upper side region, a lower side region, a left side region, and a right side region of the display region.

상기 1개 이상의 클록 신호선은 상기 게이트 구동부의 위치에 대응하여 상기 표시 영역의 상측 영역, 하측 영역, 좌측 영역, 그리고 우측 영역 중 적어도 하나에 위치할 수 있다.The one or more clock signal lines may be located in at least one of an upper region, a lower region, a left region, and a right region of the display region corresponding to a position of the gate driver.

상기 1개 이상의 클록 신호선은 서로 이격되어 있는 제1 클록 신호선과 제2 클록 신호선을 포함할 수 있고, 상기 제1 클록 신호선 및 상기 제2 클록 신호선이 위치하는 클록 신호선 영역(clock signal line region)은 상기 밀봉 라인 안에 위치할 수 있다.The at least one clock signal line may include a first clock signal line and a second clock signal line that are spaced apart from each other, and a clock signal line region where the first clock signal line and the second clock signal line are located May be located within the sealing line.

상기 클록 신호선 영역의 폭은 상기 밀봉 라인의 폭보다 작거나 실질적으로 동일할 수 있다.The width of the clock signal line region may be smaller than or substantially equal to the width of the sealing line.

상기 클록 신호선 영역의 폭은 상기 제1 클록 신호선의 폭, 상기 제2 클록 신호선의 폭, 그리고 상기 제1 클록 신호선 및 상기 제2 클록 신호선이 이격되어 있는 거리의 합과 실질적으로 동일할 수 있다.The width of the clock signal line region may be substantially the same as the sum of the width of the first clock signal line, the width of the second clock signal line, and the distance between the first clock signal line and the second clock signal line.

상기 밀봉 영역의 폭은 약 700 μm ± 약 200 μm일 수 있다.The width of the sealing region may be about 700 μm ± about 200 μm.

상기 밀봉 라인의 폭은 약 300 μm 이하일 수 있다.The width of the sealing line may be about 300 [mu] m or less.

상기 스테이지는 입력부, 풀업 구동부, 풀다운 구동부, 출력부, 그리고 전달 신호 생성부를 포함할 수 있다.The stage may include an input unit, a pull-up driving unit, a pull-down driving unit, an output unit, and a transfer signal generating unit.

상기 입력부, 상기 풀다운 구동부, 상기 출력부, 그리고 상기 전달 신호 생성부는 제1 노드에 연결되어 있을 수 있다.The input unit, the pull-down driving unit, the output unit, and the transmission signal generating unit may be connected to a first node.

상기 풀업 구동부 및 상기 풀다운 구동부는 제2 노드에 연결되어 있을 수 있다.The pull-up driver and the pull-down driver may be connected to a second node.

*본 발명에 따른 한 실시예는 액정 표시 장치의 베젤을 좁게 만들 수 있으며, 게이트 구동부, 신호선 등과 밀봉재와의 간섭을 줄일 수 있다. An embodiment according to the present invention can narrow the bezel of a liquid crystal display device and reduce interference between a gate driver, a signal line, and the sealing material.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치를 개략적으로 나타내는 도면이다.
도 2는 도 1의 액정 표시 장치의 A를 확대해서 나타내는 도면이다.
도 3은 밀봉재의 산포 영역을 예시적으로 나타내는 도면이다.
도 4는 본 발명의 한 실시예에 따른 액정 표시 장치를 개략적으로 나타내는 도면이다.
도 5는 도 4의 액정 표시 장치의 B를 확대해서 나타내는 도면이다.
도 6은 게이트 구동부의 스테이지(stage)(SR)를 예시적으로 나타내는 회로도이다.1 is a view schematically showing a liquid crystal display device according to an embodiment of the present invention.
Fig. 2 is an enlarged view of A of the liquid crystal display device of Fig. 1. Fig.
Fig. 3 is a view exemplarily showing a scattering region of the sealing material. Fig.
4 is a view schematically showing a liquid crystal display according to an embodiment of the present invention.
5 is an enlarged view of B of the liquid crystal display device of Fig.
6 is a circuit diagram exemplarily showing a stage SR of the gate driver.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대해 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 도면부호가 사용되었다. 또한, 널리 알려져 있는 공지기술의 경우 그 구체적인 설명은 생략한다. BRIEF DESCRIPTION OF THE DRAWINGS The above and other features and advantages of the present invention will be more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG. The present invention may be embodied in many different forms and is not limited to the embodiments described herein. In order to clearly illustrate the present invention, parts not related to the description are omitted, and the same reference numerals are used for the same or similar components throughout the specification. In the case of publicly known technologies, a detailed description thereof will be omitted.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 한편, 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 한편, 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness is enlarged to clearly represent the layers and regions. It will be understood that when an element such as a layer, film, region, plate, or the like is referred to as being "on" another portion, it includes not only the element directly over another element, On the other hand, when a part is "directly on" another part, it means that there is no other part in the middle. On the contrary, when a portion such as a layer, film, region, plate, or the like is referred to as being "under" another portion, this includes not only the case where the other portion is "directly underneath" On the other hand, when a part is "directly beneath" another part, it means that there is no other part in the middle.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치를 개략적으로 나타내는 도면이다.1 is a view schematically showing a liquid crystal display device according to an embodiment of the present invention.

도 1을 참고하면, 본 발명의 한 실시예에 따른 액정 표시 패널(100)은 화상을 표시하는 표시 영역(300), 게이트선(G1-Gn)에 게이트 전압을 인가하는 게이트 구동부(500), 그리고 데이터선(D1-Dm)에 데이터 전압을 인가하는 데이터 드라이버 IC(460)를 포함한다. 데이터 드라이버 IC(460)는 표시 패널(100)에 부착된 가요성 인쇄 회로막(flexible printed circuit film, FPC)(450)의 위에 위치한다. 게이트 구동부(500) 및 데이터 드라이버 IC(460)는 신호 제어부(600)에 의하여 제어된다. 가요성 인쇄 회로막(450)의 외측에는 인쇄 회로 기판(printed circuit board, PCB)이 형성되어 신호 제어부(600)로부터의 신호를 데이터 드라이버 IC(460) 및 게이트 구동부(500)로 전달한다. 신호 제어부(600)로부터 제공되는 신호는 클록 신호, 스캔 개시 신호 등의 신호와 특정 레벨의 전압을 제공하는 신호를 포함하며, 이러한 신호들은 각각 신호선을 통하여 전달될 수 있다. 게이트 구동부(500), 신호선들은 액정 표시 패널(100)에 집적되어 있을 수 있다.1, a liquid crystal display panel 100 according to an embodiment of the present invention includes a display region 300 for displaying an image, a gate driver 500 for applying a gate voltage to the gate lines G1 to Gn, And a data driver IC 460 for applying a data voltage to the data lines D1-Dm. The data driver IC 460 is placed on a flexible printed circuit film (FPC) 450 attached to the display panel 100. The gate driver 500 and the data driver IC 460 are controlled by the signal controller 600. A printed circuit board (PCB) is formed on the outside of the flexible printed circuit film 450 to transmit a signal from the signal controller 600 to the data driver IC 460 and the gate driver 500. The signal provided from the signal controller 600 includes a clock signal, a scan start signal, and the like, and a signal for providing a specific level of voltage, and these signals can be transmitted through signal lines, respectively. The gate driver 500, and the signal lines may be integrated in the liquid crystal display panel 100.

액정 표시 패널(100)에서 표시 영역(display area)(300)은 박막 트랜지스터(Trsw), 액정 커패시터(liquid crystal capacitor)(Clc), 그리고 유지 커패시터(storage capacitor)(Cst)를 포함할 수 있다. 액정 표시 패널(100)에서 표시 영역(300)의 둘레는 주변 영역(peripheral area)에 해당하며, 주변 영역에 밀봉재가 위치한다. In the liquid crystal display panel 100, the display area 300 may include a thin film transistor Trsw, a liquid crystal capacitor Clc, and a storage capacitor Cst. In the liquid crystal display panel 100, the periphery of the display area 300 corresponds to the peripheral area, and the sealing material is located in the peripheral area.

표시 영역(300)은 화소, 게이트선(G1-Gn), 그리고 데이터선(D1-Dm)을 포함한다. 게이트선(G1-Gn)과 데이터선(D1-Dm)은 절연되어 교차되어 있다.The display region 300 includes pixels, gate lines G1 to Gn, and data lines D1 to Dm. The gate lines G1-Gn and the data lines D1-Dm are insulated and crossed.

화소는 박막 트랜지스터(Trsw), 액정 커패시터(Clc), 그리고 유지 커패시터(Cst)를 포함할 수 있다. 유지 커패시터(Cst)는 생략될 수 있다. 박막 트랜지스터(Trsw)의 제어 단자는 게이트선에 연결되어 있으며, 박막 트랜지스터(Trsw)의 입력 단자는 데이터선에 연결되어 있으며, 그리고 박막 트랜지스터(Trsw)의 출력 단자는 액정 커패시터(Clc)의 일측 단자 및 유지 커패시터(Cst)의 일측 단자에 연결되어 있다. 액정 커패시터(Clc)의 타측 단자는 공통 전극에 연결되어 있으며, 유지 커패시터(Cst)의 타측 단자는 신호 제어부(600)로부터 인가되는 유지 전압(Vcst)을 인가 받는다.The pixel may include a thin film transistor Trsw, a liquid crystal capacitor Clc, and a storage capacitor Cst. The holding capacitor Cst may be omitted. The control terminal of the thin film transistor Trsw is connected to the gate line, the input terminal of the thin film transistor Trsw is connected to the data line, and the output terminal of the thin film transistor Trsw is connected to one terminal of the liquid crystal capacitor Clc And the storage capacitor Cst. The other terminal of the liquid crystal capacitor Clc is connected to the common electrode and the other terminal of the storage capacitor Cst receives the sustain voltage Vcst applied from the signal controller 600. [

데이터선(D1-Dm)은 데이터 드라이버 IC(460)로부터 데이터 전압을 인가 받으며, 게이트선(G1-Gn)은 게이트 구동부(500)로부터 게이트 전압을 인가 받는다.The data lines D1 to Dm receive data voltages from the data driver IC 460 and the gate lines G1 to Gn receive gate voltages from the gate driver 500. [

데이터 드라이버 IC(460)는 표시 패널(100)의 상측 또는 하측에 위치할 수 있다. 데이터 드라이버 IC(460)는 열 방향으로 연장되어 있는 데이터선(D1-Dm)에 연결되어 있다.The data driver IC 460 may be located on the upper side or the lower side of the display panel 100. The data driver IC 460 is connected to the data lines D1-Dm extending in the column direction.

게이트 구동부(500)는 스캔 개시 신호, 1개 이상의 클록 신호, 1개 이상의 전압 신호 중 적어도 하나를 인가 받아서 게이트 전압을 생성하고, 게이트선(G1-Gn)에 순차적으로 게이트 온 전압을 인가한다. 전압 신호는 게이트 오프 전압(gate-off voltage), 게이트 오프 전압보다 낮은 전압, 공통 전압(common voltage), 유지 전압(storage voltage)일 수 있다. 게이트 전압은 게이트 온 전압과 게이트 오프 전압을 포함한다.The gate driver 500 applies at least one of a scan start signal, at least one clock signal, and at least one voltage signal to generate a gate voltage, and sequentially applies a gate-on voltage to the gate lines G1-Gn. The voltage signal may be a gate-off voltage, a voltage lower than the gate-off voltage, a common voltage, and a storage voltage. The gate voltage includes a gate-on voltage and a gate-off voltage.

게이트 구동부(500)로 인가되는 클록 신호, 스캔 개시 신호, 전압 신호는 표시 패널(100)의 외곽에 위치한다. 클록 신호, 스캔 개시 신호, 전압 신호는 외부 또는 신호 제어부(600)로부터 인쇄 회로 기판(400)을 통하여 가요성 인쇄 회로막(450)으로 전달된다.The clock signal, the scan start signal, and the voltage signal applied to the gate driver 500 are located outside the display panel 100. The clock signal, the scan start signal, and the voltage signal are transmitted from the external or signal control unit 600 to the flexible printed circuit film 450 through the printed circuit board 400.

도 2는 도 1의 액정 표시 장치의 A를 확대해서 나타내는 도면이고, 도 3은 밀봉재의 산포 영역을 예시적으로 나타내는 도면이다.Fig. 2 is an enlarged view of A of the liquid crystal display device of Fig. 1, and Fig. 3 is a view exemplarily showing a scattering region of a sealing material.

도 2를 참고하면, 표시 영역(300)은 저항(Rp)과 커패시터(Cp)를 포함한다. 게이트선(G1-Gn), 액정 커패시터(Clc), 그리고 유지 커패시터(Cst)는 저항(Rp) 및 커패시터(Cp)로 표시될 수 있다. 스테이지(SR)에서 출력된 게이트 전압은 게이트선(G1-Gn)을 통하여 전달된다. 게이트 구동부(500)는 서로 종속적으로 연결된 다수의 스테이지를 포함할 수 있다. 게이트 구동부(500)는 더미 스테이지(dummy stage)를 추가로 포함할 수 있다. 정상 스테이지에서 출력된 게이트 전압은 게이트선으로 전달되고, 데이터 전압이 화소에 인가되어 화상이 표시된다. 더미 스테이지는 게이트선에 연결되어 있지 않을 수 있다. 또한, 더미 스테이지는 화상을 표시하지 않는 더미 화소(dummy pixel)의 게이트선에 연결되어 있을 수 있다. 게이트 구동부(500)는 클록 신호선(CSL1, CSL2)과 전압 신호선(VSL1, VSL2, VSL3)을 포함할 수도 있고, 포함하지 않을 수도 있다.Referring to FIG. 2, the display region 300 includes a resistor Rp and a capacitor Cp. The gate lines G1-Gn, the liquid crystal capacitor Clc and the storage capacitor Cst may be represented by a resistor Rp and a capacitor Cp. The gate voltage output from the stage SR is transmitted through the gate lines G1 to Gn. The gate driver 500 may include a plurality of stages connected to each other. The gate driver 500 may further include a dummy stage. The gate voltage output from the normal stage is transferred to the gate line, and the data voltage is applied to the pixel to display an image. The dummy stage may not be connected to the gate line. Further, the dummy stage may be connected to a gate line of a dummy pixel which does not display an image. The gate driver 500 may or may not include the clock signal lines CSL1 and CSL2 and the voltage signal lines VSL1, VSL2, and VSL3.

스테이지(SR)는 클록 신호선(CSL1, CSL2), 전압 신호선(VSL1, VSL2, VSL3)을 입력 받는다. 클록 신호선(CSL1, CSL2)은 게이트 구동부(500)를 구동하기 위한 타이밍 배선(timing signal)을 모두 포함한다. 클록 신호선은 1개 이상일 수 있으며, 예를 들어, 클록 신호선은 2개, 4개, 6개, 8개 등일 수 있다. 전압 신호선(VSL1, VSL2, VSL3)은 특정 레벨의 전압을 전달하는 신호선을 모두 포함한다. 전압 신호선(VSL1, VSL2, VSL3)은 게이트 오프 전압, 공통 전압, 유지 전압 등을 전달하는 신호선일 수 있다. 전압 신호선은 1개 이상일 수 있으며, 예를 들어, 전압 신호선은 1개, 2개, 3개, 4개 등일 수 있다.The stage SR receives the clock signal lines CSL1 and CSL2 and the voltage signal lines VSL1, VSL2, and VSL3. The clock signal lines CSL1 and CSL2 all include a timing signal for driving the gate driver 500. [ The clock signal line may be one or more, for example, the clock signal line may be 2, 4, 6, 8, and so on. The voltage signal lines VSL1, VSL2, VSL3 all include signal lines that carry a certain level of voltage. The voltage signal lines VSL1, VSL2, VSL3 may be signal lines for transmitting a gate-off voltage, a common voltage, a holding voltage, and the like. The voltage signal line may be one or more, for example, the voltage signal line may be one, two, three, four, or the like.

클록 신호선(CSL1, CSL2)은 액정 표시 패널(100)에 집적되어 있는 신호선들 중에서 가장 외곽에 위치하며, 액정 표시 패널(100)의 최외곽에 위치하는 에지 글래스 영역(edge glass region)과 전압 신호선(VSL1, VSL2, VSL3)의 사이에 위치한다. 클록 신호선(CSL1, CSL2)과 표시 영역(300)의 사이에는 전압 신호선(VSL1, VSL2, VSL3)과 스테이지(SR)가 위치한다. 클록 신호선(CSL1, CSL2)은 표시 영역(300)과 멀리 떨어져 있기 때문에, 클록 신호선(CSL1, CSL2)과 표시 영역(300)과의 간섭으로 인한 화소의 커플링(coupling)이 발생하지 않을 수 있으며, 스테이지(SR)의 출력 편차도 발생하지 않을 수 있으며, 이에 따라 표시 품질이 개선될 수 있다.The clock signal lines CSL1 and CSL2 are located at the outermost of the signal lines integrated in the liquid crystal display panel 100 and are connected to the edge glass region located at the outermost edge of the liquid crystal display panel 100, (VSL1, VSL2, VSL3). The voltage signal lines VSL1, VSL2, VSL3 and the stage SR are positioned between the clock signal lines CSL1, CSL2 and the display area 300. [ The coupling of the pixels due to the interference between the clock signal lines CSL1 and CSL2 and the display area 300 may not occur because the clock signal lines CSL1 and CSL2 are far from the display area 300 , The output deviation of the stage SR may not be generated, and accordingly, the display quality may be improved.

그리고 클록 신호선(CSL1, CSL2)은 밀봉 영역(seal region)의 중심에 위치하며, 서로 이격되어 있는 클록 신호선(CSL1, CSL2)이 위치하는 영역은 밀봉 영역 안에(within) 위치한다. 이에 따라, 클록 신호선(CSL1, CSL2)과 밀봉재와의 간섭으로 인한 클록 신호 파형의 왜곡이 발생하지 않을 수 있으며, 액정 표시 패널(100)을 확장 없이 좁은 베젤 설계가 가능하다. 만약, 클록 신호선이 밀봉 영역과 부분적으로 중첩한다면, 클록 신호선과 밀봉재와의 간섭에 의해 클록 신호선의 출력에 편차가 발생할 수 있으며, 클록 신호 파형의 왜곡은 게이트선의 출력에 직접적인 영향을 주기 때문에 가로줄 얼룩 등의 불량이 발생할 수 있다. The clock signal lines CSL1 and CSL2 are located at the center of the seal region and the regions where the clock signal lines CSL1 and CSL2 are spaced apart are located within the sealing region. Accordingly, the clock signal waveform may not be distorted due to interference between the clock signal lines CSL1 and CSL2 and the sealing material, and a narrow bezel can be designed without extending the liquid crystal display panel 100. [ If the clock signal line partially overlaps with the sealing region, the output of the clock signal line may be distorted due to the interference between the clock signal line and the sealing material, and the distortion of the clock signal waveform directly affects the output of the gate line. Etc. may occur.

또한, 밀봉 영역은 스테이지(SR)와 중첩하지 않기 때문에, 밀봉 영역과 스테이지(SR)의 간섭으로 인한 스테이지(SR)의 출력 편차도 발생하지 않을 수 있으며, 자외선 노광에 필요한 패턴의 개구율이 감소하지 않을 수 있다. 만약, 밀봉 영역이 스테이지와 부분적으로 중첩한다면, 밀봉재와 스테이지의 간섭에 의해 스테이지의 출력 편차가 발생할 수 있으며, 패턴의 개구율이 감소하여 밀봉재가 미경화되는 불량이 발생할 수 있다.Further, since the sealing region does not overlap with the stage SR, the output deviation of the stage SR due to the interference between the sealing region and the stage SR may not occur, and the aperture ratio of the pattern required for ultraviolet exposure may decrease . If the sealing region partially overlaps with the stage, the output deviation of the stage may occur due to the interference of the sealing material and the stage, and the aperture ratio of the pattern may be reduced, resulting in a failure that the sealing material is uncured.

도 3을 참고하면, 밀봉재(a, b, c)는 산포될 수 있다. 예를 들어, 밀봉 영역이 대략 700 μm ± 200 μm로 관리되는 경우, 유효한 밀봉 라인(seal line)의 폭은 대략 300 μm일 수 있으며, 클록 신호선(CSL1, CSL2)이 밀봉 라인의 폭 안에 위치할 수 있다. 밀봉 영역의 폭은 밀봉재의 종류에 기초하여 변할 수 있다. 예를 들어, 밀봉재의 종류에 따라 밀봉 영역은 700 μm보다 클 수도 있으며, 대략 1600 μm일 수 있다. 왼쪽에 위치한 제1 클록 신호선(CSL1)의 왼쪽 경계부터 오른쪽에 위치한 제2 클록 신호선(CSL2)의 오른쪽 경계는 밀봉 라인 안에 위치할 수 있으며, 왼쪽에 위치한 제1 클록 신호선(CSL1)의 왼쪽 경계부터 오른쪽에 위치한 제2 클록 신호선(CSL2)의 오른쪽 경계까지의 거리는 대략 300 μm이하일 수 있다. 밀봉 영역은 밀봉재가 산포되는 영역이며, 밀봉 영역 안에 밀봉 라인이 위치한다. 밀봉 영역의 폭이 대략 700 μm ± 200 μm일 때, 유효한 밀봉 라인의 폭이 대략 300 μm보다 크다면, 원가가 상승할 수 있으며, 좁은 베젤의 설계가 어려울 수 있다. Referring to Fig. 3, the sealing materials a, b, and c may be scattered. For example, if the sealing area is managed at approximately 700 μm ± 200 μm, the effective sealing line width may be approximately 300 μm and the clock signal lines CSL 1 and CSL 2 may be located within the width of the sealing line . The width of the sealing region may vary based on the type of the sealing material. For example, depending on the type of encapsulant, the encapsulation area may be greater than 700 μm and may be approximately 1600 μm. The right boundary of the second clock signal line CSL2 located from the left boundary to the right of the first clock signal line CSL1 located at the left may be located within the sealing line and the right boundary between the left boundary of the first clock signal line CSL1 located at the left And the distance to the right boundary of the second clock signal line CSL2 located on the right side may be approximately 300 mu m or less. The sealing region is the region where the sealing material is scattered, and the sealing line is located in the sealing region. If the width of the sealing area is approximately 700 μm ± 200 μm and the effective sealing line width is greater than approximately 300 μm, the cost may rise and the design of the narrow bezel may be difficult.

서로 이격되어 있는 복수의 클록 신호선이 위치하는 영역을 클록 신호선 영역(clock signal line region)이라 할 때, 클록 신호선 영역의 폭은 밀봉 라인의 폭보다 작거나 실질적으로 동일할 수 있으며, 클록 신호선 영역은 밀봉 라인 안에 위치할 수 있다. 복수의 클록 신호선이 위치한 영역의 폭은 복수의 클록 신호선 중 가장 왼쪽에 위치한 클록 신호선의 왼쪽 경계부터 복수의 클록 신호선 중 가장 오른쪽에 위치한 클록 신호선의 오른쪽 경계까지의 거리에 해당한다.The width of the clock signal line region may be smaller than or substantially equal to the width of the sealing line when an area where a plurality of clock signal lines spaced apart from each other is referred to as a clock signal line region, It can be located in the sealing line. The width of the region in which the plurality of clock signal lines are located corresponds to the distance from the left boundary of the clock signal line located at the leftmost of the plurality of clock signal lines to the right boundary of the clock signal line located at the rightmost one of the plurality of clock signal lines.

도 4는 본 발명의 한 실시예에 따른 액정 표시 장치를 개략적으로 나타내는 도면이며, 도 5는 도 4의 액정 표시 장치의 B를 확대해서 나타내는 도면이다.FIG. 4 is a view schematically showing a liquid crystal display device according to an embodiment of the present invention, and FIG. 5 is an enlarged view of B of the liquid crystal display device of FIG.

도 4의 액정 표시 장치는 게이트 구동부(500)가 표시 영역(300)의 하단에 위치하며, 게이트선(G1-Gn)과 게이트 구동부(500)는 별도의 신호선에 의해 연결되어 있는 것을 제외하고는 도 1 내지 도 3의 설명이 동일하게 적용될 수 있다. 4, the gate driver 500 is disposed at the lower end of the display region 300 and the gate lines G1-Gn and the gate driver 500 are connected to each other by a separate signal line. The description of Figs. 1 to 3 is equally applicable.

클록 신호선(CSL1, CSL2)은 액정 표시 패널(100)에 집적되어 있는 신호선들 중에서 가장 외곽에 위치하며, 액정 표시 패널(100)의 최외곽에 위치하는 에지 글래스 영역(edge glass region)과 전압 신호선(VSL1, VSL2, VSL3)의 사이에 위치한다. 클록 신호선(CSL1, CSL2)과 표시 영역(300)의 사이에는 전압 신호선(VSL1, VSL2, VSL3)과 스테이지(SR)가 위치한다. 클록 신호선(CSL1, CSL2)은 표시 영역(300)과 멀리 떨어져 있기 때문에, 클록 신호선(CSL1, CSL2)과 표시 영역(300)과의 간섭으로 인한 화소의 커플링(coupling)이 발생하지 않을 수 있으며, 스테이지(SR)의 출력 편차도 발생하지 않을 수 있으며, 이에 따라 표시 품질이 개선될 수 있다.The clock signal lines CSL1 and CSL2 are located at the outermost of the signal lines integrated in the liquid crystal display panel 100 and are connected to the edge glass region located at the outermost edge of the liquid crystal display panel 100, (VSL1, VSL2, VSL3). The voltage signal lines VSL1, VSL2, VSL3 and the stage SR are positioned between the clock signal lines CSL1, CSL2 and the display area 300. [ The coupling of the pixels due to the interference between the clock signal lines CSL1 and CSL2 and the display area 300 may not occur because the clock signal lines CSL1 and CSL2 are far from the display area 300 , The output deviation of the stage SR may not be generated, and accordingly, the display quality may be improved.

그리고 클록 신호선(CSL1, CSL2)은 밀봉 영역의 중심에 위치하며, 서로 이격되어 있는 클록 신호선(CSL1, CSL2)이 위치하는 영역은 밀봉 영역 안에 위치한다. 이에 따라, 클록 신호선(CSL1, CSL2)과 밀봉재와의 간섭으로 인한 클록 신호 파형의 왜곡이 발생하지 않을 수 있으며, 액정 표시 패널(100)을 확장 없이 좁은 베젤 설계가 가능하다. The clock signal lines CSL1 and CSL2 are located at the center of the sealing region, and the regions where the clock signal lines CSL1 and CSL2 are separated from each other are located in the sealing region. Accordingly, the clock signal waveform may not be distorted due to interference between the clock signal lines CSL1 and CSL2 and the sealing material, and a narrow bezel can be designed without extending the liquid crystal display panel 100. [

또한, 밀봉 영역은 스테이지(SR)와 중첩하지 않기 때문에, 밀봉 영역과 스테이지(SR)의 간섭으로 인한 스테이지(SR)의 출력 편차도 발생하지 않을 수 있으며, 자외선 노광에 필요한 패턴의 개구율이 감소하지 않을 수 있다. Further, since the sealing region does not overlap with the stage SR, the output deviation of the stage SR due to the interference between the sealing region and the stage SR may not occur, and the aperture ratio of the pattern required for ultraviolet exposure may decrease .

예를 들어, 밀봉 영역이 대략 700 μm ± 200 μm로 관리되는 경우, 유효한 밀봉 라인(seal line)의 폭은 대략 300 μm일 수 있으며, 클록 신호선(CSL1, CSL2)이 밀봉 라인의 폭 안에 위치할 수 있다. 밀 봉 영역의 폭은 밀봉재의 종류에 기초하여 변할 수 있다. 예를 들어, 밀봉재의 종류에 따라 밀봉 영역은 700 μm보다 클 수도 있으며, 대략 1600 μm일 수 있다. 아래쪽에 위치한 제1 클록 신호선(CSL1)의 아래쪽 경계부터 위쪽에 위치한 제2 클록 신호선(CSL2)의 위쪽 경계는 밀봉 라인 안에 위치할 수 있으며, 아래쪽에 위치한 제1 클록 신호선(CSL1)의 아래쪽 경계부터 위쪽에 위치한 제2 클록 신호선(CSL2)의 위쪽 경계까지의 거리는 대략 300 μm이하일 수 있다. 밀봉 영역은 밀봉재가 산포되는 영역이며, 밀봉 영역 안에 밀봉 라인이 위치한다. 밀봉 영역의 폭이 대략 700 μm ± 200 μm일 때, 유효한 밀봉 라인의 폭이 대략 300 μm보다 크다면, 원가가 상승할 수 있으며, 좁은 베젤의 설계가 어려울 수 있다. For example, if the sealing area is managed at approximately 700 μm ± 200 μm, the effective sealing line width may be approximately 300 μm and the clock signal lines CSL 1 and CSL 2 may be located within the width of the sealing line . The width of the seal region may vary based on the type of the sealing material. For example, depending on the type of encapsulant, the encapsulation area may be greater than 700 μm and may be approximately 1600 μm. The upper boundary of the second clock signal line CSL2 located above the lower boundary of the first clock signal line CSL1 located at the lower side may be located in the sealing line and the lower boundary of the first clock signal line CSL1 located at the lower side The distance to the upper boundary of the upper second clock signal line CSL2 may be approximately 300 [mu] m or less. The sealing region is the region where the sealing material is scattered, and the sealing line is located in the sealing region. If the width of the sealing area is approximately 700 μm ± 200 μm and the effective sealing line width is greater than approximately 300 μm, the cost may rise and the design of the narrow bezel may be difficult.

서로 이격되어 있는 복수의 클록 신호선이 위치한 영역을 클록 신호선 영역(clock signal line region)이라 할 때, 클록 신호선 영역의 폭은 밀봉 라인의 폭보다 작거나 실질적으로 동일할 수 있으며, 클록 신호선 영역은 밀봉 라인 안에 위치할 수 있다. 복수의 클록 신호선이 위치한 영역의 폭은 복수의 클록 신호선 중 가장 아래쪽에 위치한 클록 신호선의 아래쪽 경계부터 복수의 클록 신호선 중 가장 위쪽에 위치한 클록 신호선의 위쪽 경계까지의 거리에 해당한다.The width of the clock signal line region may be smaller than or substantially equal to the width of the sealing line when an area where a plurality of clock signal lines spaced apart from each other is referred to as a clock signal line region, It can be located in line. The width of the region where the plurality of clock signal lines are located corresponds to the distance from the lower boundary of the clock signal line located at the lowest one of the plurality of clock signal lines to the upper boundary of the clock signal line located at the uppermost one of the plurality of clock signal lines.

이외에도, 게이트 구동부(500)는 표시 영역(300)의 상측(upper side) 영역, 하측(lower side) 영역, 좌측(left side) 영역, 그리고 우측(right side) 영역 중 적어도 하나 영역에 위치할 수 있다. 복수의 클록 신호선은 게이트 구동부(500)의 위치에 대응하여, 표시 영역(300)의 상하좌우의 영역들 중 적어도 하나 영역에 위치할 수 있다. In addition, the gate driver 500 may be located in at least one of an upper side region, a lower side region, a left side region, and a right side region of the display region 300 have. The plurality of clock signal lines may be located in at least one of the upper, lower, right, and left regions of the display region 300, corresponding to the position of the gate driver 500.

도 6은 게이트 구동부의 스테이지(stage)(SR)를 예시적으로 나타내는 회로도이다. 게이트 구동부의 스테이지(SR)는 도 6의 회로도에 특별히 한정되지 않으며, 1 개의 저전압(Vss)이 인가되는 회로를 구성할 수도 있다.6 is a circuit diagram exemplarily showing a stage SR of the gate driver. The stage SR of the gate driving unit is not particularly limited to the circuit diagram of Fig. 6, and a circuit to which one low voltage (Vss) is applied may be constituted.

도 6을 참고하면, 게이트 구동부(500)의 스테이지(SR)는 입력부(511), 풀업 구동부(512), 전달 신호 생성부(513), 출력부(514), 그리고 풀다운 구동부(515)를 포함한다. 6, the stage SR of the gate driver 500 includes an input unit 511, a pull-up driver 512, a transfer signal generator 513, an output unit 514, and a pull-down driver 515 do.

입력부(511)는 제4 트랜지스터(Tr4)를 포함하며, 입력부(511)는 제1 입력 단자(IN1)로 하이 레벨(high level)의 전압이 인가되는 경우 이 전압을 Q 접점으로 전달한다. The input unit 511 includes a fourth transistor Tr4 and the input unit 511 transfers the voltage to the Q contact when a high level voltage is applied to the first input terminal IN1.

풀업 구동부(512)는 제7 트랜지스터(Tr7)와 제12 트랜지스터(Tr12)를 포함한다. 풀업 구동부(512)는 클록 입력 단자(CK)에서 하이 레벨의 신호가 인가되면, 하이 레벨의 신호가 제12 트랜지스터(Tr12)를 통하여 제7 트랜지스터(Tr7)의 제어 단자 및 풀다운 구동부(515)로 전달된다. 제7 트랜지스터(Tr7)로 전달된 하이 레벨의 신호는 제7 트랜지스터(Tr7)를 턴 온 시키므로, 클록 입력 단자(CK)에서 인가된 하이 레벨의 신호를 Q' 접점으로 인가한다.The pull-up driving unit 512 includes a seventh transistor Tr7 and a twelfth transistor Tr12. When a high level signal is applied to the clock input terminal CK, the pull-up driving unit 512 outputs a high level signal to the control terminal of the seventh transistor Tr7 and the pull-down driving unit 515 through the twelfth transistor Tr12 . The high level signal transmitted to the seventh transistor Tr7 turns on the seventh transistor Tr7 and thus applies a high level signal applied from the clock input terminal CK to the Q 'contact.

전달 신호 생성부(513)는 제15 트랜지스터(Tr15)를 포함한다. 제15 트랜지스터(Tr15)의 출력 단자는 풀다운 구동부(515)에 연결되어 있으므로, 제2 저전압(Vss2)을 인가 받는다. 따라서, 전달 신호가 로우(low) 레벨일 때의 전압은 제2 저전압(Vss2)이다.The transmission signal generation unit 513 includes a fifteenth transistor Tr15. The output terminal of the fifteenth transistor Tr15 is connected to the pull-down driver 515, and receives the second low voltage Vss2. Therefore, the voltage when the transfer signal is at the low level is the second low voltage Vss2.

출력부(514)는 제1 트랜지스터(Tr1) 및 제1 커패시터(C1)를 포함한다. 제1 트랜지스터(Tr1)는 구동 트랜지스터(driving transistor)라고도 한다. 출력부(514)는 Q 접점에서의 전압 및 클록 신호 중 하나에 따라 게이트 전압을 출력한다. The output section 514 includes a first transistor Tr1 and a first capacitor C1. The first transistor Tr1 is also referred to as a driving transistor. The output 514 outputs the gate voltage in accordance with one of the voltage and the clock signal at the Q contact.

풀다운 구동부(515)는 제2 트랜지스터(Tr2), 제3 트랜지스터(Tr3), 제5 트랜지스터(Tr5), 제6 트랜지스터(Tr6), 제8 트랜지스터(Tr8) 내지 제11 트랜지스터(Tr11), 제13 트랜지스터(Tr13), 그리고 제16 트랜지스터(Tr16)를 포함한다. 풀다운 구동부(515)는 스테이지(SR) 상에 존재하는 전하를 제거하여 게이트 오프 전압 및 전달 신호의 로우 레벨 전압이 원활하게 출력되도록 한다.The pull-down driving unit 515 includes a second transistor Tr2, a third transistor Tr3, a fifth transistor Tr5, a sixth transistor Tr6, an eighth transistor Tr8 to an eleventh transistor Tr11, A transistor Trl3, and a sixteenth transistor Trl6. The pull-down driver 515 removes the charge on the stage SR so that the gate-off voltage and the low-level voltage of the transfer signal are smoothly outputted.

풀다운 구동부(515)는 게이트 전압 출력 단자(OUT)의 전압을 제1 저전압(Vss1)으로 낮추며, Q 접점, Q' 접점, 그리고 전달 신호 출력 단자(CRout)의 전압을 제1 저전압(Vss1)보다 낮은 제2 저전압(Vss2)으로 낮춘다. 그러므로 게이트 온 전압과 전달 신호의 하이 레벨에서의 전압은 서로 실질적으로 동일한 전압을 가질 수 있으며, 게이트 오프 전압과 전달 신호의 로우 레벨에서의 전압은 서로 다른 값을 가질 수 있다. 게이트 오프 전압은 제1 저전압(Vss1)이며, 전달 신호의 로우 레벨의 전압은 제2 저전압(Vss2)이다. The pull-down driving unit 515 lowers the voltage of the gate voltage output terminal OUT to the first low voltage Vss1 and the voltage of the Q contact, the Q 'contact and the transfer signal output terminal CRout to be lower than the first low voltage Vss1 To a low second low voltage (Vss2). Therefore, the gate-on voltage and the voltage at the high level of the transfer signal may have substantially the same voltage, and the gate-off voltage and the voltage at the low level of the transfer signal may have different values. The gate-off voltage is the first low voltage Vss1, and the low-level voltage of the transfer signal is the second low voltage Vss2.

예를 들어, 게이트 온 전압은 25 V, 게이트 오프 전압 및 제1 저전압(Vss1)은 -5 V, 전달 신호의 하이 레벨의 전압은 25 V, 전달 신호의 로우 레벨의 전압 및 제2 저전압(Vss2)은 -10 V일 수 있다.For example, the gate-on voltage is 25 V, the gate-off voltage and the first low voltage Vss1 are -5 V, the high level voltage of the transfer signal is 25 V, the low level voltage of the transfer signal and the second low voltage Vss2 ) Can be -10 V.

스테이지(SR)는 Q 접점에서의 전압에 의하여 전달 신호 생성부(513)와 출력부(514)가 동작하여 전달 신호의 하이 레벨의 전압 및 게이트 온 전압을 출력한다. 제1 입력 단자(IN1), 제2 입력 단자(IN2), 그리고 제3 입력 단자(IN3)를 통하여 입력된 전달 신호에 의하여, 전달 신호는 하이 레벨의 전압으로부터 제2 저전압(Vss2)으로 감소할 있으며, 게이트 온 전압은 제1 저전압(Vss1)으로 감소하여 게이트 오프 전압이 될 수 있다. 스테이지(SR)는 전달 신호에 의해서 Q 접점의 전압을 제2 저전압(Vss2)으로 낮추므로, 스테이지(SR)의 소비 전력은 감소할 수 있다. 또한, 제2 저전압(Vss2)이 게이트 오프 전압인 제1 저전압(Vss1)보다 낮아지므로, 다른 스테이지에서 인가된 전달 신호가 리플(ripple), 노이즈 등에 의해 전압이 변하더라도 제2 저전압(Vss2) 값이 충분히 낮아질 수 있으며, 결국 스테이지(SR)에 포함된 트랜지스터들의 누설 전류가 감소하여 스테이지(SR)의 소비 전력이 감소할 수 있다.The stage SR operates the transfer signal generating unit 513 and the output unit 514 by the voltage at the Q contact to output the high level voltage and the gate on voltage of the transfer signal. The transfer signal is reduced from the high level voltage to the second low voltage Vss2 by the transfer signal input through the first input terminal IN1, the second input terminal IN2, and the third input terminal IN3 And the gate-on voltage may be reduced to the first low voltage Vss1 to become the gate-off voltage. Since the stage SR lowers the voltage of the Q contact to the second low voltage Vss2 by the transfer signal, the power consumption of the stage SR can be reduced. Since the second low voltage Vss2 is lower than the first low voltage Vss1 which is the gate off voltage, even if the transfer signal applied at the other stage is changed by the ripple, noise, or the like, the second low voltage Vss2 The leakage current of the transistors included in the stage SR may be reduced and the power consumption of the stage SR may be reduced.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, Of the right.

100: 액정 표시 패널 300: 표시 영역
400: 데이터 구동부 500: 게이트 구동부
600: 신호 제어부100: liquid crystal display panel 300: display area
400: Data driver 500: Gate driver
600:

Claims (24)

표시 영역 및 주변 영역을 포함하는 기판,
상기 주변 영역에 위치하며, 게이트 전압을 출력하는 스테이지를 포함하는 게이트 구동부,
상기 주변 영역에 위치하며, 상기 게이트 구동부에 클록 신호를 전달하는 하나 이상의 클록 신호선 및 특정 레벨의 전압을 전달하는 하나 이상의 전압 신호선을 포함하는 복수의 신호선, 그리고
상기 주변 영역에 위치하는 밀봉재
를 포함하며,
상기 하나 이상의 클록 신호선과 상기 밀봉재는 서로 중첩하고, 상기 스테이지와 상기 밀봉재 사이에 클록 신호선이 위치하지 않으며, 상기 스테이지는 상기 밀봉재 외부에 위치하고,
상기 하나 이상의 클록 신호선은 상기 하나 이상의 전압 신호선보다 상기 표시 영역으로부터 멀리 위치하고,
상기 하나 이상의 전압 신호선은 상기 하나 이상의 클록 신호선과 상기 스테이지 사이에 위치하는 액정 표시 장치.A substrate including a display region and a peripheral region,
A gate driver disposed in the peripheral region and including a stage for outputting a gate voltage,
A plurality of signal lines located in the peripheral region and including at least one clock signal line for transmitting a clock signal to the gate driver and at least one voltage signal line for transmitting a voltage of a specific level,
And a sealing material
/ RTI >
Wherein the at least one clock signal line and the sealing material overlap each other, a clock signal line is not positioned between the stage and the sealing material, the stage is located outside the sealing material,
Wherein the at least one clock signal line is located farther from the display area than the at least one voltage signal line,
Wherein the at least one voltage signal line is located between the at least one clock signal line and the stage. 제1항에서,
상기 하나 이상의 클록 신호선의 폭이 상기 밀봉재의 폭보다 작거나 상기 밀봉재의 폭과 실질적으로 동일한 액정 표시 장치.The method of claim 1,
Wherein the width of the at least one clock signal line is smaller than the width of the sealing material or substantially the same as the width of the sealing material. 삭제delete 제1항에서,
상기 하나 이상의 클록 신호선은 상기 기판의 최외곽에 위치하는 에지 글래스 영역과 상기 하나 이상의 전압 신호선 사이에 위치하는 액정 표시 장치.The method of claim 1,
Wherein the at least one clock signal line is positioned between the edge glass region located at the outermost portion of the substrate and the at least one voltage signal line. 제1항에서,
상기 하나 이상의 전압 신호선은 공통 전압을 인가하는 하나 이상의 신호선, 게이트 오프 전압을 인가하는 신호선, 또는 유지 전압을 인가하는 신호선을 포함하는 액정 표시 장치.The method of claim 1,
The at least one voltage signal line includes at least one signal line for applying a common voltage, a signal line for applying a gate-off voltage, or a signal line for applying a holding voltage. 제1항에서,
상기 게이트 구동부는 상기 기판의 상측 영역, 하측 영역, 좌측 영역, 또는 우측 영역에 위치하는 액정 표시 장치.The method of claim 1,
Wherein the gate driver is located in an upper region, a lower region, a left region, or a right region of the substrate. 제6항에서,
상기 하나 이상의 클록 신호선은 상기 게이트 구동부의 위치에 대응하여 상기 기판의 상측 영역, 하측 영역, 좌측 영역, 또는 우측 영역에 위치하는 액정 표시 장치.The method of claim 6,
Wherein the at least one clock signal line is located in an upper region, a lower region, a left region, or a right region of the substrate corresponding to a position of the gate driver. 제1항에서,
상기 하나 이상의 클록 신호선은 서로 이격되어 있는 제1 클록 신호선 및 제2 클록 신호선을 포함하고, 상기 제1 클록 신호선 및 상기 제2 클록 신호선이 위치하는 클록 신호선 영역이 상기 밀봉재 내에 위치하는 액정 표시 장치.The method of claim 1,
Wherein the at least one clock signal line includes a first clock signal line and a second clock signal line that are spaced apart from each other and a clock signal line region where the first clock signal line and the second clock signal line are located is located within the sealing material. 제8항에서,
상기 클록 신호선 영역의 폭이 상기 밀봉재의 폭보다 작거나 상기 밀봉재의 폭과 실질적으로 동일한 액정 표시 장치.9. The method of claim 8,
Wherein a width of the clock signal line region is smaller than a width of the sealing material or substantially equal to a width of the sealing material. 제9항에서,
상기 클록 신호선 영역의 폭은 상기 제1 클록 신호선의 폭, 상기 제2 클록 신호선의 폭, 그리고 상기 제1 클록 신호선 및 상기 제2 클록 신호선이 이격되어 있는 거리의 합과 실질적으로 동일한 액정 표시 장치.The method of claim 9,
Wherein a width of the clock signal line region is substantially equal to a sum of a width of the first clock signal line, a width of the second clock signal line, and a distance between the first clock signal line and the second clock signal line. 제1항에서,
상기 하나 이상의 클록 신호선은 다른 신호선들보다 상기 스테이지로부터 가장 멀리 위치하는 액정 표시 장치.The method of claim 1,
Wherein the at least one clock signal line is located farthest from the stage than the other signal lines. 제1항에서,
상기 스테이지는 상기 기판에 집적되어 있는 액정 표시 장치.The method of claim 1,
And the stage is integrated on the substrate. 제1항에서,
상기 밀봉재의 폭이 300μm 이하인 액정 표시 장치.The method of claim 1,
Wherein the width of the sealing material is 300 mu m or less. 제1항에서,
상기 하나 이상의 전압 신호선은 상기 밀봉재 외부에 위치하는 액정 표시 장치.The method of claim 1,
Wherein the at least one voltage signal line is located outside the sealing material. 제1항에서,
상기 하나 이상의 전압 신호선은 상기 스테이지와 상기 밀봉재 사이에서 상기 밀봉재 외부에 위치하는 액정 표시 장치.The method of claim 1,
Wherein the at least one voltage signal line is located outside the sealing material between the stage and the sealing material. 표시 영역 및 주변 영역을 포함하는 기판,
상기 주변 영역에 위치하며, 게이트 전압을 출력하는 스테이지를 포함하는 게이트 구동부,
상기 주변 영역에 제1 방향으로 연장하여 위치하며, 상기 게이트 구동부에 신호들을 전달하는 복수의 신호선, 그리고
상기 주변 영역에 위치하는 밀봉재
를 포함하며,
상기 복수의 신호선은 상기 게이트 구동부에 클록 신호를 전달하는 복수의 클록 신호선 및 특정 레벨의 전압을 전달하는 하나 이상의 전압 신호선을 포함하고,
상기 제1 방향에 수직인 제2 방향으로 상기 기판의 에지와 상기 스테이지 사이에 위치하는 모든 클록 신호선이 상기 밀봉재에 의해 덮여 있고,
상기 복수의 클록 신호선은 상기 하나 이상의 전압 신호선보다 상기 표시 영역으로부터 멀리 위치하고,
상기 하나 이상의 전압 신호선은 상기 복수의 클록 신호선과 상기 스테이지 사이에 위치하는 액정 표시 장치.A substrate including a display region and a peripheral region,
A gate driver disposed in the peripheral region and including a stage for outputting a gate voltage,
A plurality of signal lines extending in the first direction in the peripheral region and transmitting signals to the gate driver,
And a sealing material
/ RTI >
Wherein the plurality of signal lines include a plurality of clock signal lines for transmitting clock signals to the gate driver and one or more voltage signal lines for transferring a specific level of voltage,
All the clock signal lines located between the edge of the substrate and the stage in a second direction perpendicular to the first direction are covered with the sealing material,
Wherein the plurality of clock signal lines are located farther from the display region than the one or more voltage signal lines,
Wherein the at least one voltage signal line is located between the plurality of clock signal lines and the stage. 제16항에서,
상기 복수의 클록 신호선의 폭이 상기 밀봉재의 폭보다 작거나 상기 밀봉재의 폭과 실질적으로 동일한 액정 표시 장치.17. The method of claim 16,
Wherein a width of the plurality of clock signal lines is smaller than a width of the sealing material or substantially equal to a width of the sealing material. 삭제delete 제16항에서,
상기 복수의 클록 신호선은 상기 기판의 에지와 상기 하나 이상의 전압 신호선 사이에 위치하는 액정 표시 장치.17. The method of claim 16,
Wherein the plurality of clock signal lines are positioned between the edge of the substrate and the at least one voltage signal line. 제16항에서,
상기 하나 이상의 전압 신호선은 공통 전압을 인가하는 하나 이상의 신호선, 게이트 오프 전압을 인가하는 신호선, 또는 유지 전압을 인가하는 신호선을 포함하는 액정 표시 장치.17. The method of claim 16,
The at least one voltage signal line includes at least one signal line for applying a common voltage, a signal line for applying a gate-off voltage, or a signal line for applying a holding voltage. 제16항에서,
상기 게이트 구동부는 상기 기판의 상측 영역, 하측 영역, 좌측 영역, 또는 우측 영역에 위치하는 액정 표시 장치.17. The method of claim 16,
Wherein the gate driver is located in an upper region, a lower region, a left region, or a right region of the substrate. 제21항에서,
상기 복수의 클록 신호선은 상기 게이트 구동부의 위치에 대응하여 상기 기판의 상측 영역, 하측 영역, 좌측 영역, 또는 우측 영역에 위치하는 액정 표시 장치.22. The method of claim 21,
Wherein the plurality of clock signal lines are located in an upper region, a lower region, a left region, or a right region of the substrate corresponding to a position of the gate driver. 제17항에서,
상기 복수의 클록 신호선은 서로 이격되어 있는 제1 클록 신호선 및 제2 클록 신호선을 포함하고, 상기 제1 클록 신호선 및 상기 제2 클록 신호선이 위치하는 클록 신호선 영역은 상기 밀봉재 내에 위치하는 액정 표시 장치.The method of claim 17,
Wherein the plurality of clock signal lines include a first clock signal line and a second clock signal line which are spaced apart from each other and a clock signal line region where the first clock signal line and the second clock signal line are located is located in the sealing material. 표시 영역 및 주변 영역을 포함하는 기판,
상기 주변 영역에 위치하며, 게이트 전압을 출력하는 스테이지를 포함하는 게이트 구동부,
상기 주변 영역에 제1 방향으로 연장하여 위치하며, 상기 게이트 구동부에 신호들을 전달하는 복수의 신호선, 그리고
상기 주변 영역에 위치하는 밀봉재
를 포함하며,
상기 복수의 신호선은 상기 게이트 구동부에 클록 신호를 전달하는 복수의 클록 신호선 및 특정 레벨의 전압을 전달하는 하나 이상의 전압 신호선을 포함하고,
상기 복수의 클록 신호선과 상기 밀봉재는 서로 중첩하고, 상기 제1 방향에 수직인 제2 방향으로 상기 스테이지와 상기 밀봉재 사이 그리고 상기 기판의 에지와 상기 밀봉재 사이에 클록 신호선이 위치하지 않고,
상기 복수의 클록 신호선은 상기 하나 이상의 전압 신호선보다 상기 표시 영역으로부터 멀리 위치하고,
상기 하나 이상의 전압 신호선은 상기 제2 방향으로 상기 복수의 클록 신호선과 상기 스테이지 사이에 위치하는 액정 표시 장치.A substrate including a display region and a peripheral region,
A gate driver disposed in the peripheral region and including a stage for outputting a gate voltage,
A plurality of signal lines extending in the first direction in the peripheral region and transmitting signals to the gate driver,
And a sealing material
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Wherein the plurality of signal lines include a plurality of clock signal lines for transmitting clock signals to the gate driver and one or more voltage signal lines for transferring a specific level of voltage,
The plurality of clock signal lines and the sealing material overlap each other and the clock signal line is not located between the stage and the sealing material and between the edge of the substrate and the sealing material in a second direction perpendicular to the first direction,
Wherein the plurality of clock signal lines are located farther from the display region than the one or more voltage signal lines,
Wherein the at least one voltage signal line is located between the plurality of clock signal lines and the stage in the second direction.
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