KR101997625B1 - Display Device - Google Patents

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KR101997625B1 KR1020120132774A KR20120132774A KR101997625B1 KR 101997625 B1 KR101997625 B1 KR 101997625B1 KR 1020120132774 A KR1020120132774 A KR 1020120132774A KR 20120132774 A KR20120132774 A KR 20120132774A KR 101997625 B1 KR101997625 B1 KR 101997625B1
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김동익
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엘지디스플레이 주식회사
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    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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Abstract

본 발명은, 기판 상의 화소 영역에 형성된 복수 개의 배선들; 상기 기판 상의 패드 영역에 형성된 복수 개의 패드들의 조합으로 이루어진 패드 세트; 및 상기 기판 상의 링크 영역에 형성되어, 상기 복수 개의 배선들과 상기 복수 개의 패드들을 연결하는 복수 개의 링크들의 조합으로 이루어진 링크 세트를 포함하여 이루어지고, 상기 링크 세트는 제1 링크 및 상기 제1 링크보다 길이가 짧은 제2 링크를 포함하고, 상기 제1 링크의 폭은 상기 제2 링크의 폭보다 크고, 상기 링크 세트는 제3 링크 및 상기 제3 링크보다 길이가 짧은 제4 링크를 포함하고, 상기 제3 링크와 제4 링크는 서로 상이한 층에 형성된 것을 특징으로 하는 디스플레이 장치에 관한 것으로서,
본 발명은 상대적으로 길이가 긴 링크의 폭을 상대적으로 길이가 짧은 링크의 폭 보다 크게 형성함으로써 복수 개의 링크들 사이에 저항 편차가 줄어들게 되고, 또한, 또한, 상대적으로 길이가 긴 링크와 상대적으로 길이가 짧은 링크를 서로 상이한 층에 형성함으로써, 인접하는 링크들 간의 쇼트 문제를 해소하면서 링크 영역의 크기를 줄일 수 있다. The present invention provides a liquid crystal display comprising: a plurality of wirings formed in a pixel region on a substrate; A pad set comprising a combination of a plurality of pads formed in a pad region on the substrate; And a link set formed on a link region on the substrate, the link set including a combination of a plurality of links connecting the plurality of wirings and the plurality of pads, wherein the link set includes a first link and a first link Wherein the first link has a width greater than the width of the second link and the link set includes a third link and a fourth link having a shorter length than the third link, Wherein the third link and the fourth link are formed in different layers from each other,
The present invention forms a link having a relatively long length greater than the width of a link having a relatively short length so that a resistance variation between the plurality of links is reduced and also a relatively long length and a relatively long length By forming short links on different layers, it is possible to reduce the size of the link area while eliminating the short problem between adjacent links.

Description

디스플레이 장치{Display Device}[0001]

본 발명은 디스플레이 장치에 관한 것으로서, 보다 구체적으로는 화소 영역과 패드 영역 사이를 연결하는 링크 영역에 관한 것이다. The present invention relates to a display device, and more particularly to a link area connecting a pixel area and a pad area.

액정표시장치(Liquid Crystal Display Device) 및 유기 발광장치(Organic Light Emitting Device) 등과 같은 디스플레이 장치는 TV, 노트북 컴퓨터, 모니터, 및 휴대폰 등에 널리 이용되고 있다. 2. Description of the Related Art Display devices such as a liquid crystal display device and an organic light emitting device are widely used in TVs, notebook computers, monitors, and mobile phones.

이하 도면을 참조로 종래의 디스플레이 장치에 대해서 상세히 설명하기로 한다. Hereinafter, a conventional display device will be described in detail with reference to the drawings.

도 1a는 종래의 디스플레이 장치의 개략적인 평면도이다. 1A is a schematic plan view of a conventional display device.

도 1a에서 알 수 있듯이, 종래의 디스플레이 장치는, 화소 영역, 패드 영역, 및 링크 영역을 포함하여 이루어진다. As shown in FIG. 1A, a conventional display device includes a pixel region, a pad region, and a link region.

상기 화소 영역에는 가로 방향으로 게이트 배선(10)이 배열되어 있고, 세로 방향으로 데이터 배선(20)이 배열되어 있다. 이와 같이, 게이트 배선(10)과 데이터 배선(20)이 교차하여 화소(P)가 정의된다. 상기 화소(P)에는 화소를 스위칭하기 위한 박막 트랜지스터(T)가 형성되어 있다. In the pixel region, gate wirings 10 are arranged in the horizontal direction, and data wirings 20 are arranged in the vertical direction. In this way, the gate wiring 10 and the data wiring 20 intersect each other to define the pixel P. In the pixel P, a thin film transistor T for switching a pixel is formed.

상기 패드 영역에는 도시하지는 않았지만 상기 게이트 배선(10) 및 데이터 배선(20)과 각각 연결되는 게이트 패드 및 데이터 패드가 형성되어 있다. Although not shown, gate pads and data pads connected to the gate wiring 10 and the data wiring 20 are formed in the pad region.

상기 링크 영역에는 게이트 링크(12) 및 데이터 링크(22)가 형성되어 있다. 상기 게이트 링크(12)는 상기 게이트 배선(10)을 게이트 패드에 연결하고, 상기 데이터 링크(22)는 상기 데이터 배선(20)을 데이터 패드에 연결한다. In the link area, a gate link 12 and a data link 22 are formed. The gate link 12 connects the gate line 10 to a gate pad and the data link 22 connects the data line 20 to a data pad.

도 1b는 종래의 디스플레이 장치의 링크 영역의 확대도로서, 이는 게이트 패드 영역과 화소 영역을 연결하는 게이트 링크 영역을 도시한 것이다. 1B is an enlarged view of a link area of a conventional display device, which shows a gate link area connecting a gate pad area and a pixel area.

도 1b에서 알 수 있듯이, 화소 영역에 형성된 복수 개의 게이트 배선(10)들은 링크 영역에 형성된 복수 개의 게이트 링크(12)들과 각각 연결되어 있고, 복수 개의 게이트 링크(12)들은 패드 영역에 형성된 복수 개의 게이트 패드(14)들과 각각 연결되어 있다. 1B, a plurality of gate wirings 10 formed in a pixel region are connected to a plurality of gate links 12 formed in a link region, and a plurality of gate links 12 are formed in a plurality of Gate pads 14, respectively.

이때, 상기 복수 개의 게이트 패드(14)들 사이의 간격(W1)은 상기 복수 개의 게이트 배선(10)들 사이의 간격(W2) 보다 작게 형성되어 있다. 따라서, 상기 복수 개의 게이트 패드(14)들과 상기 복수 개의 게이트 배선(10)들 사이를 연결하는 복수 개의 게이트 링크(12)들 사이의 길이가 서로 상이하게 된다. 즉, 도시된 바와 같이, 중앙 측의 게이트 링크(12a)의 길이에 비하여 상측 및 하측의 게이트 링크(12b)의 길이가 길게 된다. At this time, the interval W1 between the plurality of gate pads 14 is formed to be smaller than the interval W2 between the plurality of gate wirings 10. Therefore, the lengths of the plurality of gate pads 14 and the plurality of gate links 12 connecting the plurality of gate wirings 10 are different from each other. That is, as shown in the figure, the length of the gate links 12b on the upper side and the lower side is longer than the length of the gate link 12a on the center side.

이와 같은 종래의 디스플레이 장치는 복수 개의 게이트 링크(12)들 사이의 길이가 서로 상이하기 때문에 다음과 같은 단점이 있다. The conventional display device has the following disadvantages because the lengths of the plurality of gate links 12 are different from each other.

게이트 링크(12a, 12b)들 사이에 길이 차이가 발생하게 되면 그에 따라 게이트 링크(12a, 12b)들 사이에 저항 차이가 발생한다. 결과적으로, 저항 차이에 의해서 복수 개의 게이트 배선(10)들에 인가되는 신호 값에 차이가 발생하게 되어, 화상 전체에 휘도 편차가 발생하는 단점이 있다. When a difference in length occurs between the gate links 12a and 12b, a resistance difference occurs between the gate links 12a and 12b. As a result, a difference occurs in signal values applied to the plurality of gate wirings 10 due to the difference in resistance, which causes a disadvantage in that a luminance deviation occurs in the whole image.

본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 복수 개의 링크들 사이에 저항 차이를 줄일 수 있는 디스플레이 장치를 제공하는 것을 목적으로 한다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a display device capable of reducing a resistance difference between a plurality of links.

본 발명은 상기 목적을 달성하기 위해서, 기판 상의 화소 영역에 형성된 복수 개의 배선들; 상기 기판 상의 패드 영역에 형성된 복수 개의 패드들의 조합으로 이루어진 패드 세트; 및 상기 기판 상의 링크 영역에 형성되어, 상기 복수 개의 배선들과 상기 복수 개의 패드들을 연결하는 복수 개의 링크들의 조합으로 이루어진 링크 세트를 포함하여 이루어지고, 상기 링크 세트는 제1 링크 및 상기 제1 링크보다 길이가 짧은 제2 링크를 포함하고, 상기 제1 링크의 폭은 상기 제2 링크의 폭보다 크고, 상기 링크 세트는 제3 링크 및 상기 제3 링크보다 길이가 짧은 제4 링크를 포함하고, 상기 제3 링크와 제4 링크는 서로 상이한 층에 형성된 것을 특징으로 하는 디스플레이 장치를 제공한다. In order to achieve the above object, the present invention provides a liquid crystal display comprising: a plurality of wirings formed in a pixel region on a substrate; A pad set comprising a combination of a plurality of pads formed in a pad region on the substrate; And a link set formed on a link region on the substrate, the link set including a combination of a plurality of links connecting the plurality of wirings and the plurality of pads, wherein the link set includes a first link and a first link Wherein the first link has a width greater than the width of the second link and the link set includes a third link and a fourth link having a shorter length than the third link, And the third link and the fourth link are formed in different layers from each other.

이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다. According to the present invention as described above, the following effects can be obtained.

본 발명은 상대적으로 길이가 긴 링크의 폭을 상대적으로 길이가 짧은 링크의 폭 보다 크게 형성함으로써 복수 개의 링크들 사이에 저항 편차가 줄어들게 된다. The present invention reduces the resistance variation between a plurality of links by forming a link having a relatively long length larger than a link having a relatively short length.

또한, 본 발명은 상대적으로 길이가 긴 링크와 상대적으로 길이가 짧은 링크를 서로 상이한 층에 형성함으로써, 인접하는 링크들 간의 쇼트 문제를 해소하면서 링크 영역의 크기를 줄일 수 있다. Further, the present invention can reduce the size of the link area while eliminating the short-circuit problem between adjacent links by forming a link having a relatively long length and a link having a relatively short length at different layers.

도 1a는 종래의 디스플레이 장치의 개략적인 평면도이다.
도 1b는 종래의 디스플레이 장치의 링크 영역의 확대도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치의 링크 영역의 확대도이다.
도 4는 본 발명 일 실시예에 따른 디스플레이 장치의 단면도이다.
도 5a 및 도 5b는 본 발명의 다양한 실시예에 따른 디스플레이 장치의 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 유기발광장치의 개략적인 단면도이다. 1A is a schematic plan view of a conventional display device.
1B is an enlarged view of a link area of a conventional display device.
2 is a schematic plan view of a display device according to an embodiment of the present invention.
3 is an enlarged view of a link area of a display device according to an embodiment of the present invention.
4 is a cross-sectional view of a display device according to an embodiment of the present invention.
5A and 5B are cross-sectional views of a display device according to various embodiments of the present invention.
6 is a schematic plan view of a display device according to another embodiment of the present invention.
7A and 7B are schematic cross-sectional views of an organic light emitting device according to an embodiment of the present invention.

본 명세서에서 기술되는 "상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우 뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다. The term "on " as used herein is meant to encompass not only when a configuration is formed directly on top of another configuration, but also to the extent that a third configuration is interposed between these configurations.

또한, 본 명세서에서 기술되는 "연결된다"라는 용어는 어떤 구성이 다른 구성과 직접 연결되는 경우 뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되어 제3의 구성에 의해서 연결되는 경우까지 포함하는 것을 의미한다. Further, the term "connected" as used herein includes not only when a configuration is directly connected to another configuration, but also when a third configuration is interposed between these configurations and connected by a third configuration .

이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.

도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 개략적인 평면도이다. 2 is a schematic plan view of a display device according to an embodiment of the present invention.

도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 디스플레이 장치는, 화소 영역, 패드 영역, 및 링크 영역을 포함하여 이루어진다. As shown in FIG. 2, the display device according to an embodiment of the present invention includes a pixel region, a pad region, and a link region.

상기 화소 영역에는 가로 방향으로 복수 개의 게이트 배선(100)들이 배열되어 있고, 세로 방향으로 복수 개의 데이터 배선(300)들이 배열되어 있다. 이와 같이, 복수 개의 게이트 배선(100)들과 데이터 배선(300)들이 교차하여 복수 개의 화소가 정의된다. 복수 개의 화소 각각의 구성은 적용되는 디스플레이 장치의 종류, 예로서, 액정표시장치 또는 유기발광장치 등에 따라 당업계에 공지된 다양한 형태로 변경될 수 있다. In the pixel region, a plurality of gate wirings 100 are arranged in the horizontal direction, and a plurality of data wirings 300 are arranged in the vertical direction. As described above, a plurality of pixels are defined by a plurality of gate wirings 100 and data wirings 300 intersecting with each other. The configuration of each of the plurality of pixels may be changed into various forms known in the art according to the type of display device to be applied, for example, a liquid crystal display device, an organic light emitting device, or the like.

상기 패드 영역에는 상기 복수 개의 게이트 배선(100)들과 각각 연결되는 복수 개의 게이트 패드(120)들이 형성되어 있고, 또한, 상기 복수 개의 데이터 배선(300)들과 각각 연결되는 복수 개의 데이터 패드(320)들이 형성되어 있다. A plurality of gate pads 120 connected to the plurality of gate wirings 100 are formed in the pad region and a plurality of data pads 320 connected to the plurality of data wirings 300 Are formed.

상기 복수 개의 게이트 패드(120)들은 소정의 개수로 그룹화되어 하나의 게이트 패드 세트(121)가 된다. 즉, 소정의 개수의 게이트 패드(120)들의 조합에 의해서 하나의 게이트 패드 세트(121)가 된다. 이와 같은 게이트 패드 세트(121)는 복수 개가 형성되며, 복수 개의 게이트 패드 세트(121)들은 서로 소정 간격으로 이격 형성된다. The plurality of gate pads 120 are grouped into a predetermined number to form one gate pad set 121. That is, one set of gate pads 121 becomes a combination of a predetermined number of gate pads 120. A plurality of such gate pad sets 121 are formed, and a plurality of gate pad sets 121 are spaced apart from each other at a predetermined interval.

상기 게이트 패드 세트(121)는 도시하지는 않았지만 외부의 구동 신호를 전달하는 가요성 인쇄회로필름(Flexible Printed Circuit Film: 이하 FPC 필름)에 대응하도록 형성된다. 즉, 상기 게이트 패드 세트(121)의 크기에 따라 FPC 필름의 크기가 결정될 수 있고, 따라서, 상기 게이트 패드 세트(121)의 크기를 줄일 경우 상기 FPC 필름의 크기도 줄일 수 있어 그만큼 비용이 절감될 수 있다. The gate pad set 121 is formed so as to correspond to a flexible printed circuit film (hereinafter referred to as an FPC film) that transmits an external driving signal although not shown. That is, the size of the FPC film can be determined according to the size of the gate pad set 121, and therefore, when the size of the gate pad set 121 is reduced, the size of the FPC film can be reduced, .

이때, 상기 FPC 필름 상에 구동 칩이 형성되어 있어 COF(chip on film) 구조를 이룰 수도 있고, 디스플레이 장치의 기판 상에 구동 칩이 실장되어 있어 COG(chip on glass) 구조를 이룰 수도 있다. 본 발명이 COF 구조를 이룰 경우에는 상기 게이트 패드 세트(121) 내의 복수 개의 게이트 패드(120)들은 상기 FPC 필름 상에 형성되는 패드와 접속하게 되고, 본 발명이 COG 구조를 이룰 경우에는 상기 게이트 패드 세트(121) 내의 복수 개의 게이트 패드(120)들은 상기 기판 상에 실장되는 구동 칩과 접촉할 수 있다. At this time, a driving chip is formed on the FPC film to form a COF (chip on film) structure, and a driving chip is mounted on a substrate of the display device to form a COG (chip on glass) structure. When the present invention forms a COF structure, a plurality of gate pads 120 in the gate pad set 121 are connected to pads formed on the FPC film. When the present invention forms a COG structure, The plurality of gate pads 120 in the set 121 may contact a driving chip mounted on the substrate.

상기 복수 개의 게이트 패드(120)들과 유사하게, 상기 복수 개의 데이터 패드(320)들의 조합에 의해 하나의 데이터 패드 세트(321)가 되고, 이와 같은 데이터 패드 세트(321)도 복수 개가 서로 소정 간격으로 이격 형성된다. Similar to the plurality of gate pads 120, one data pad set 321 is formed by a combination of the plurality of data pads 320, and a plurality of such data pad sets 321 are arranged at a predetermined interval .

상기 링크 영역에는 복수 개의 게이트 링크(110)들 및 복수 개의 데이터 링크(310)들이 형성되어 있다. A plurality of gate links 110 and a plurality of data links 310 are formed in the link area.

상기 게이트 링크(110)의 일단은 상기 게이트 배선(100)과 연결되어 있고, 상기 게이트 링크(110)의 타단은 상기 게이트 패드(120)와 연결되어 있다. 즉, 상기 게이트 링크(110)에 의해서 상기 게이트 배선(100)과 상기 게이트 패드(120)가 연결된다. One end of the gate link 110 is connected to the gate wiring 100 and the other end of the gate link 110 is connected to the gate pad 120. That is, the gate wiring 100 and the gate pad 120 are connected by the gate link 110.

상기 데이터 링크(310)의 일단은 상기 데이터 배선(300)과 연결되어 있고, 상기 데이터 링크(310)의 타단은 상기 데이터 패드(320)와 연결되어 있다. 즉, 상기 데이터 링크(310)에 의해서 상기 데이터 배선(300)과 상기 데이터 패드(320)가 연결된다. One end of the data link 310 is connected to the data line 300 and the other end of the data link 310 is connected to the data pad 320. That is, the data line 300 and the data pad 320 are connected by the data link 310.

도 3은 본 발명의 일 실시예에 따른 디스플레이 장치의 링크 영역의 확대도로서, 이는 게이트 패드 영역과 화소 영역을 연결하는 게이트 링크 영역을 도시한 것이다. 3 is an enlarged view of a link region of a display device according to an embodiment of the present invention, which shows a gate link region connecting a gate pad region and a pixel region.

도 3에서 알 수 있듯이, 화소 영역에는 복수 개의 게이트 배선(100)들과 데이터 배선(300)들이 교차 형성되어 있고, 상기 복수 개의 게이트 배선(100)들은 링크 영역에 형성된 복수 개의 게이트 링크(110a, 110b)들과 각각 연결되어 있다. 3, a plurality of gate wirings 100 and data wirings 300 are formed in a pixel region, and the plurality of gate wirings 100 are formed by a plurality of gate links 110a, And 110b, respectively.

상기 복수 개의 게이트 링크(110a, 110b)들은 패드 영역에 형성된 복수 개의 게이트 패드(120)들과 각각 연결되어 있다. 상기 복수 개의 게이트 패드(120)들의 조합에 의해서 게이트 패드 세트(121)가 구성되고, 상기 복수 개의 게이트 링크(110a, 110b)들의 조합에 의해서 게이트 링크 세트(111)가 구성된다. The plurality of gate links 110a and 110b are connected to a plurality of gate pads 120 formed in a pad region. A combination of the plurality of gate pads 120 constitutes a gate pad set 121 and a combination of the plurality of gate links 110a and 110b constitutes a gate link set 111. [

상기 게이트 패드 세트(121) 내의 복수 개의 게이트 패드(120)들 사이의 간격(W1)은 복수 개의 게이트 배선(100)들 사이의 간격(W2) 보다 작게 형성된다. The interval W1 between the plurality of gate pads 120 in the gate pad set 121 is formed to be smaller than the interval W2 between the plurality of gate wirings 100. [

따라서, 상기 게이트 링크 세트(111) 내의 복수 개의 게이트 링크(110a, 110b)들 사이의 길이가 서로 상이하게 된다. 즉, 도시된 바와 같이, 중앙 측의 게이트 패드(120a)와 연결되는 중앙 측의 게이트 링크(110a)의 길이에 비하여 상측 및 하측의 게이트 패드(120b)와 연결되는 상측 및 하측의 게이트 링크(110b)의 길이가 길게 된다. Therefore, the lengths of the plurality of gate links 110a and 110b in the gate link set 111 are different from each other. As shown in the figure, the upper and lower gate links 110b, which are connected to the upper and lower gate pads 120b, respectively, as compared with the length of the central gate link 110a connected to the central gate pad 120a, ) Becomes longer.

이때, 상대적으로 길이가 긴 상측 및 하측의 게이트 링크(110b)의 폭(D1)이 상대적으로 길이가 짧은 중앙 측의 게이트 링크(110a)의 폭(D2)에 비하여 크게 형성되어 있어, 복수 개의 게이트 링크(110a, 110b)들 사이에 저항 편차가 줄어들게 된다. At this time, the width D1 of the upper and lower gate links 110b having a relatively long length is formed to be larger than the width D2 of the gate link 110a at the center side having a relatively short length, The resistance variation between the links 110a and 110b is reduced.

즉, 만약 폭이 서로 동일하다면 상대적으로 길이가 긴 상측 및 하측의 게이트 링크(110b)가 상대적으로 길이가 짧은 중앙 측의 게이트 링크(110a)에 비하여 저항이 커지게 되지만, 본 발명의 일 실시예와 같이, 상대적으로 길이가 긴 상측 및 하측의 게이트 링크(110b)의 폭(D1)을 상대적으로 길이가 짧은 중앙 측의 게이트 링크(110a)의 폭(D2) 보다 크게 형성함으로써 복수 개의 게이트 링크(110a, 110b)들 사이에 저항 편차가 줄어들게 된다. That is, if the widths are equal to each other, the resistance of the upper and lower gate links 110b, which are relatively long, is larger than that of the gate links 110a of the center side having a relatively shorter length. However, The width D1 of the upper and lower gate links 110b having a relatively long length is formed to be larger than the width D2 of the gate link 110a at the center side having a relatively short length, 110a, and 110b.

상기 중앙 측의 게이트 링크(110a)를 기준으로 하여 상측 및 하측의 게이트 링크(110b)의 길이 및 폭은 서로 대칭되도록 형성될 수 있다. The length and width of the upper and lower gate links 110b may be symmetrical with respect to the center side gate link 110a.

상기 중앙 측의 게이트 링크(110a)를 기준으로 상측의 게이트 링크(110b)로 갈수록 그 폭을 점차로 크게 하고, 중앙 측의 게이트 링크(110a)를 기준으로 하측의 게이트 링크(110b)로 갈수록 그 폭을 점차로 크게 할 수 있다.The width is gradually increased toward the upper gate link 110b with respect to the gate link 110a at the center side and the width is gradually increased toward the lower gate link 110b with respect to the gate link 110a at the center side, Can be gradually increased.

또한, 상기 중앙 측의 게이트 링크(110a)를 기준으로 상측 방향으로 배열된 복수 개의 게이트 링크들 모두가 서로 상이한 길이 및 서로 상이한 폭을 갖도록 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다. 경우에 따라서, 상기 중앙 측의 게이트 링크(110a)를 기준으로 상측 방향으로 배열된 복수 개의 게이트 링크들 모두가 서로 상이한 길이를 가지지만 몇몇 게이트 링크들의 폭을 동일하게 설정할 수도 있다. 즉, 인접하는 게이트 링크들 사이의 길이 차가 크지 않을 경우 그와 같은 인접하는 게이트 링크들 사이의 폭을 서로 동일하게 설정하는 것도 가능하다. Also, all of the plurality of gate links arranged in the upward direction with respect to the gate link 110a at the central side may be formed to have different lengths and different widths from each other, but the present invention is not limited thereto. In some cases, all of the plurality of gate links arranged in the upward direction with respect to the gate link 110a on the center side have different lengths from each other, but the widths of some gate links may be set equal to each other. That is, when the difference in length between adjacent gate links is not large, it is also possible to set the widths between adjacent gate links to be equal to each other.

마찬가지로, 상기 중앙 측의 게이트 링크(110a)를 기준으로 하측 방향으로 배열된 복수 개의 게이트 링크들 모두가 서로 상이한 길이 및 서로 상이한 폭을 갖도록 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다. Similarly, all of the plurality of gate links arranged in the downward direction with respect to the center side gate link 110a may be formed to have different lengths and different widths from each other, but the present invention is not limited thereto.

한편, 이와 같이 중앙 측의 게이트 링크(110a)의 폭(D2) 보다 상측 및 하측의 게이트 링크(110b)의 폭(D1)을 크게 형성할 경우, 상기 게이트 링크들 사이의 간격이 줄어들어 쇼트(short)가 발생할 가능성이 있다. 따라서 상기 쇼트 발생을 방지하기 위해서 게이트 링크들 사이의 간격을 넓힐 필요가 있는데, 그 경우 링크 영역이 증가되고 패드 영역도 함께 증가하게 된다. If the width D1 of the gate link 110b is larger than the width D2 of the center side gate link 110a, the gap between the gate links 110a and 110b is shortened, ) May occur. Therefore, in order to prevent the occurrence of the short, it is necessary to widen the gap between the gate links, in which case the link area is increased and the pad area is also increased.

따라서, 본 발명의 일 실시예에서는 비록 상측 및 하측의 게이트 링크(110b)의 폭(D1)을 크게 형성하면서도 링크 영역 및 패드 영역이 증가되지 않도록 하기 위해서, 상기 복수 개의 게이트 링크들이 형성되는 층(layer)을 분산하는 방안이 적용된다. Thus, in an embodiment of the present invention, in order to increase the width D1 of the upper and lower gate links 110b but not to increase the link area and the pad area, layer is applied.

예를 들어, 홀수 번째의 게이트 링크는 게이트 배선(100)과 동일한 층에 형성하고, 짝수 번째의 게이트 링크는 게이트 배선(100)과 상이한 층에 형성할 경우, 인접하는 게이트 링크들이 서로 상이한 층에 형성되므로 쇼트(short)가 발생하지 않게 된다. For example, when an odd-numbered gate link is formed in the same layer as the gate wiring 100 and an even-numbered gate link is formed in a different layer from the gate wiring 100, adjacent gate links are formed on different layers So that a short is not generated.

이에 대해서는 도 4, 도 5a 및 도 5b를 참조하여 설명하기로 한다. This will be described with reference to Figs. 4, 5A and 5B.

도 4는 본 발명 일 실시예에 따른 디스플레이 장치의 단면도로서, 이는 게이트 링크(110)가 게이트 배선(100)과 동일한 층에 형성된 경우를 도시한 것이고, 도 5a 및 도 5b는 본 발명의 다양한 실시예에 따른 디스플레이 장치의 단면도로서, 이는 게이트 링크(110)가 게이트 배선(100)과 상이한 층에 형성된 경우를 도시한 것이다. FIG. 4 is a cross-sectional view of a display device according to an embodiment of the present invention, in which the gate link 110 is formed on the same layer as the gate wiring 100, and FIGS. 5A and 5B are cross- Sectional view of a display device according to an example, which shows a case where the gate link 110 is formed in a layer different from the gate wiring 100. [

도 4에서 알 수 있듯이, 기판(1) 상의 화소 영역에는 게이트 배선(100)이 형성되고, 링크 영역에는 게이트 링크(110)가 형성되고, 패드 영역에는 게이트 패드(120)가 형성된다. 여기서, 상기 게이트 배선(100), 게이트 링크(110), 및 게이트 패드(120) 모두는 기판(1) 상의 동일한 층에 형성되며, 따라서, 상기 게이트 배선(100), 게이트 링크(110), 및 게이트 패드(120)는 일체(one body)로 형성된다. 4, the gate line 100 is formed in the pixel region on the substrate 1, the gate link 110 is formed in the link region, and the gate pad 120 is formed in the pad region. Here, both the gate wiring 100, the gate link 110, and the gate pad 120 are formed on the same layer on the substrate 1, and thus the gate wiring 100, the gate link 110, and The gate pad 120 is formed as one body.

도 5a 및 도 5b에서 알 수 있듯이, 기판(1) 상의 화소 영역에는 게이트 배선(100)이 형성되고, 링크 영역에는 게이트 링크(110)가 형성되고, 패드 영역에는 게이트 패드(120)가 형성된다. 5A and 5B, a gate wiring line 100 is formed in the pixel region on the substrate 1, a gate link 110 is formed in the link region, and a gate pad 120 is formed in the pad region .

도 5a를 참조하면, 상기 게이트 배선(100) 및 게이트 패드(120)는 기판(1) 상의 동일한 층에 형성되지만, 상기 게이트 링크(110)는 상이한 층에 형성된다. 5A, the gate wiring 100 and the gate pad 120 are formed on the same layer on the substrate 1, but the gate link 110 is formed on a different layer.

즉, 상기 기판(1) 상에 게이트 배선(100) 및 게이트 패드(120)가 형성되고, 상기 게이트 배선(100) 및 게이트 패드(120) 상에 절연막(105)이 형성되고, 상기 절연막(105) 상에 상기 게이트 링크(110)가 형성된다. 이때, 상기 절연막(105)에는 제1 콘택홀(CH1) 및 제2 콘택홀(CH2)이 형성되어 있어, 상기 제1 콘택홀(CH1)에 의해서 상기 게이트 배선(100)이 노출되고, 상기 제2 콘택홀(CH2)에 의해서 상기 게이트 패드(120)가 노출된다. 그리고, 상기 게이트 링크(110)는 상기 제1 콘택홀(CH1)을 통해서 상기 게이트 배선(100)과 연결되고, 상기 제2 콘택홀(CH2)을 통해서 상기 게이트 패드(120)와 연결된다. That is, a gate wiring 100 and a gate pad 120 are formed on the substrate 1, an insulating film 105 is formed on the gate wiring 100 and the gate pad 120, The gate link 110 is formed. The first contact hole CH1 and the second contact hole CH2 are formed in the insulating layer 105 so that the gate wiring 100 is exposed by the first contact hole CH1, And the gate pad 120 is exposed by the contact hole CH2. The gate link 110 is connected to the gate wiring 100 through the first contact hole CH1 and to the gate pad 120 through the second contact hole CH2.

도 5b를 참조하면, 상기 게이트 링크(110) 및 게이트 패드(120)는 기판(1) 상의 동일한 층에 형성되지만, 상기 게이트 배선(100)는 상이한 층에 형성된다. 5B, the gate link 110 and the gate pad 120 are formed in the same layer on the substrate 1, but the gate wiring 100 is formed in a different layer.

즉, 상기 기판(1) 상에 게이트 배선(100)이 형성되고, 상기 게이트 배선(100) 상에 절연막(105)이 형성되고, 상기 절연막(105) 상에 상기 게이트 링크(110) 및 게이트 패드(120)가 형성된다. 이때, 상기 절연막(105)에는 제1 콘택홀(CH1)이 형성되어 있어, 상기 제1 콘택홀(CH1)에 의해서 상기 게이트 배선(100)이 노출되고, 상기 게이트 링크(110)는 상기 제1 콘택홀(CH1)을 통해서 상기 게이트 배선(100)과 연결된다. 또한, 상기 게이트 링크(110)와 상기 게이트 패드(120)는 일체(one body)로 형성된다. That is, a gate line 100 is formed on the substrate 1, an insulating film 105 is formed on the gate line 100, and the gate line 110 and the gate pad (120) is formed. The first contact hole CH1 is formed in the insulating layer 105 to expose the gate wiring 100 by the first contact hole CH1, And is connected to the gate wiring 100 through the contact hole CH1. In addition, the gate link 110 and the gate pad 120 are formed as one body.

다시 도 3을 참조하면, 예를 들어 홀수 번째의 게이트 링크는 전술한 도 4와 같이 게이트 배선(100)과 동일한 층에 형성하고, 짝수 번째의 게이트 링크는 전술한 도 5a 및 도 5b와 같이 게이트 배선(100)과 상이한 층에 형성함으로써, 인접하는 게이트 링크들 사이의 쇼트 문제를 해결할 수 있다. Referring to FIG. 3 again, for example, the odd-numbered gate links are formed in the same layer as the gate wiring 100 as shown in FIG. 4, and the even- By forming these layers in a different layer from the wiring 100, it is possible to solve the short-circuit problem between adjacent gate links.

게이트 배선(100)과 동일한 층에 형성하는 게이트 링크(110)와 게이트 배선(100)과 상이한 층에 형성하는 게이트 링크(110)의 선정은 상기 쇼트 문제를 고려하여 적절히 변경할 수 있다. 예를 들어, 상대적으로 폭이 작은 중앙 측의 게이트 링크(110a) 근방에서는 모두 도 4와 같은 구조를 채택하고, 상대적으로 폭이 큰 상측 및 하측의 게이트 링크(110b) 근방에서는 도 4와 도 5a 구조를 번갈아 형성하거나 도 4와 도 5b 구조를 번갈아 형성할 수 있다. The selection of the gate link 110 formed in the same layer as the gate wiring 100 and the gate link 110 formed in a layer different from the gate wiring 100 can be appropriately changed in consideration of the shorting problem. For example, in the vicinity of the center side gate link 110a having a relatively small width, all the structures shown in Fig. 4 are adopted, and in the vicinity of the upper and lower gate links 110b having a relatively large width, Alternatively, the structures of Figs. 4 and 5B may be alternately formed.

도 6은 본 발명의 다른 실시예에 따른 디스플레이 장치의 개략적인 평면도이다. 6 is a schematic plan view of a display device according to another embodiment of the present invention.

도 6에 도시한 본 발명의 다른 실시예에 따른 디스플레이 장치는 링크 영역에 형성되는 게이트 링크(110a, 110b)의 구조가 변경된 것을 제외하고, 전술한 실시예와 동일하다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 이하에서는 중복되는 설명은 생략하고, 상이한 구성에 대해서만 설명하기로 한다. The display device according to another embodiment of the present invention shown in FIG. 6 is the same as the above-described embodiment except that the structure of the gate links 110a and 110b formed in the link region is changed. Therefore, the same reference numerals are assigned to the same components, and a duplicate description will be omitted, and only different components will be described below.

도 6에서 알 수 있듯이, 본 발명의 다른 실시예에 따르면, 게이트 링크(110a)에 굽힘부(bending portion)(115)가 구비되어 있다. As shown in FIG. 6, according to another embodiment of the present invention, a bending portion 115 is provided in the gate link 110a.

상기 굽힘부(115)는 길이가 짧은 중앙 측의 게이트 링크(110a)에 형성되어 있고, 길이가 긴 상측 및 하측의 게이트 링크(120b)에는 형성되지 않을 수 있다. The bent portion 115 may be formed on the gate link 110a on the short center side and may not be formed on the long side upper and lower gate links 120b.

전술한 도 3에 따른 실시예의 경우, 중앙 측의 게이트 링크(110a)의 길이와 상측 및 하측의 게이트 링크(110b)의 길이 사이의 차이가 크기 때문에 중앙 측의 게이트 링크(110a)의 폭(D2)과 상측 및 하측의 게이트 링크(110b)의 폭(D1) 사이의 차이 또한 크게 된다. 3, since the difference between the length of the gate link 110a at the center side and the length of the gate link 110b at the upper side and the lower side is large, the width D2 And the width D1 of the upper and lower gate links 110b becomes larger.

그에 반하여, 도 6에 따른 실시예의 경우, 상기 굽힘부(115)에 의해서 중앙 측의 게이트 링크(110a)의 길이와 상측 및 하측의 게이트 링크(110b) 사이의 길이 차이가 줄어들게 되고, 그에 따라서, 중앙 측의 게이트 링크(110a)의 폭(D2)과 상측 및 하측의 게이트 링크(110b)의 폭(D3) 사이의 차이를 줄일 수 있다. On the contrary, in the embodiment according to FIG. 6, the length difference between the length of the gate link 110a at the center side and the gap between the upper and lower gate links 110b is reduced by the bending portion 115, The difference between the width D2 of the center side gate link 110a and the width D3 of the upper and lower gate links 110b can be reduced.

즉, 도 3의 실시예에 따른 상측 및 하측의 게이트 링크(110b)의 폭(D1)보다 도 6의 실시예에 따른 상측 및 하측의 게이트 링크(110b)의 폭(D3)이 작게 된다. That is, the width D3 of the upper and lower gate links 110b according to the embodiment of FIG. 6 is smaller than the width D1 of the upper and lower gate links 110b according to the embodiment of FIG.

상기 굽힘부(115)의 개수는 중앙 측의 게이트 링크(110a)을 기준으로 상하에서 서로 대칭되도록 형성될 수 있다. The number of the bending portions 115 may be symmetrical with respect to the gate link 110a on the center side.

또한, 중앙 측의 게이트 링크(110a)를 기준으로 상측의 게이트 링크(110b)로 갈수록 상기 굽힘부(115)의 개수를 점차로 줄이고, 중앙 측의 게이트 링크(110a)를 기준으로 하측의 게이트 링크(110b)로 갈수록 상기 굽힘부(115)의 개수를 점차로 줄일 수 있다. The number of the bent portions 115 is gradually decreased toward the upper gate link 110b with respect to the gate link 110a at the center side and the number of the gate links 110 110b, the number of the bent portions 115 can be gradually reduced.

이상은 게이트 배선(100)과 게이트 패드(120)를 연결하는 게이트 링크(110)의 다양한 실시예에 대해서 설명하였는데, 데이트 배선(300)과 데이터 패드(320)를 연결하는 데이터 링크(310)도 상기 게이트 링크(110)와 마찬가지로 다양하게 변경형성될 수 있으며, 그에 대한 설명은 생략하기로 한다. The foregoing has described various embodiments of the gate link 110 connecting the gate line 100 and the gate pad 120. The data link 310 connecting the data line 320 and the data line 320 The gate link 110 may be modified in various ways, and a description thereof will be omitted.

또한, 디스플레이 장치의 종류에 따라서 게이트 링크(110) 및 데이터 링크(310) 이외에도, 다른 기능을 하는 별개의 패드와 배선 사이를 연결하는 제3의 링크가 추가로 구성될 수 있고, 그와 같은 제3의 링크도 전술한 게이트 링크(110)와 마찬가지로 다양하게 변경형성될 수 있다. In addition to the gate link 110 and the data link 310, depending on the type of the display device, a third link may be additionally provided for connecting different pads and wirings having different functions, 3 may be modified in various ways as in the case of the gate link 110 described above.

도 7a 및 도 7b는 본 발명의 일 실시예에 따른 유기발광장치의 개략적인 단면도로서, 도 7a는 전술한 도 4에 따른 게이트 링크(110) 구조가 적용된 모습이고, 도 7b는 전술한 도 5a에 따른 게이트 링크(110) 구조가 적용된 모습이다. 7A and 7B are schematic cross-sectional views of an organic light emitting device according to an embodiment of the present invention. FIG. 7A is a view showing the structure of the gate link 110 according to the FIG. The structure of the gate link 110 according to the present invention is applied.

도 7a에서 알 수 있듯이, 기판(1) 상에는 버퍼층(500)이 형성되어 있고, 상기 버퍼층(500) 상에 액티브층(510)이 형성되어 있다. 7A, a buffer layer 500 is formed on the substrate 1, and an active layer 510 is formed on the buffer layer 500.

상기 기판(1)은 유리가 주로 이용되지만, 구부리거나 휠 수 있는 투명한 플라스틱, 예로서, 폴리이미드가 이용될 수 있다. 폴리이미드를 상기 기판(1)의 재료로 이용할 경우에는, 상기 기판(1) 상에서 고온의 증착 공정이 이루어짐을 감안할 때, 고온에서 견딜 수 있는 내열성이 우수한 폴리이미드가 이용될 수 있다. Although glass is mainly used for the substrate 1, transparent plastic such as polyimide which can be bent or rolled can be used. When the polyimide is used as the material of the substrate 1, a polyimide excellent in heat resistance that can withstand high temperatures can be used, considering that a high-temperature deposition process is performed on the substrate 1.

상기 버퍼층(500)은 상기 기판(1)의 전체 면에 형성되어 있다. 상기 버퍼층(500)은 고온의 증착 공정 중에 상기 기판(1) 상에 함유된 물질이 상기 액티브층(510)으로 확산되는 것을 차단하는 역할을 한다. 또한, 상기 버퍼층(500)은 외부의 수분이나 습기가 유기발광장치 내부로 침투하는 것을 방지하는 역할도 수행할 수 있다. 이와 같은 버퍼층(500)은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다. The buffer layer 500 is formed on the entire surface of the substrate 1. The buffer layer 500 serves to prevent diffusion of a substance contained on the substrate 1 into the active layer 510 during a high temperature deposition process. In addition, the buffer layer 500 may prevent external moisture or moisture from penetrating into the organic light emitting device. The buffer layer 500 may be formed of silicon oxide or silicon nitride.

상기 액티브층(510)은 화소 영역 내에 패턴 형성되어 있다. 이와 같은 액티브층(510)은 In-Ga-Zn-O(IGZO)와 같은 산화물 반도체로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. The active layer 510 is patterned in the pixel region. The active layer 510 may be made of an oxide semiconductor such as In-Ga-Zn-O (IGZO), but is not limited thereto.

상기 액티브층(510) 상에는 게이트 절연막(520)이 형성되어 있고, 상기 게이트 절연막(520) 상에는 게이트 전극(530), 게이트 배선(100), 게이트 링크(110), 및 게이트 패드(120)가 형성되어 있다. A gate insulating film 520 is formed on the active layer 510. A gate electrode 530, a gate wiring 100, a gate link 110, and a gate pad 120 are formed on the gate insulating film 520 .

상기 게이트 절연막(520)을 상기 액티브층(510)을 포함한 기판의 전체 면에 형성되어 있다. 상기 게이트 절연막(520)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다. The gate insulating layer 520 is formed on the entire surface of the substrate including the active layer 510. The gate insulating layer 520 may be formed of an inorganic insulating material such as silicon oxide or silicon nitride but may be formed of an organic insulating material such as photo acryl or benzocyclobutene have.

상기 게이트 전극(530) 및 상기 게이트 배선(100)은 화소 영역 내에 패턴 형성되어 있다. 도시되지는 않았지만, 상기 게이트 전극(530)은 상기 게이트 배선(100)에서 분기되어 형성될 수 있다. The gate electrode 530 and the gate wiring 100 are patterned in the pixel region. Although not shown, the gate electrode 530 may be formed by branching from the gate wiring 100.

상기 게이트 링크(110)는 링크 영역 내에 패턴 형성되어 있고, 상기 게이트 패드(120)는 패드 영역 내에 패턴 형성되어 있다. The gate link 110 is patterned in a link region, and the gate pad 120 is patterned in a pad region.

상기 게이트 배선(100), 게이트 링크(110), 및 게이트 패드(120)는 전술한 도 4에서와 같이 일체(one body)로 형성되어 있다. The gate wiring 100, the gate link 110, and the gate pad 120 are formed as one body as shown in FIG.

이상과 같은, 게이트 전극(530), 게이트 배선(100), 게이트 링크(110), 및 게이트 패드(120)는 모두 동일한 물질로 이루어질 수 있으며, 예로서, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다. The gate electrode 530, the gate wiring 100, the gate link 110 and the gate pad 120 may be made of the same material, for example, molybdenum (Mo), aluminum (Al) And may be made of chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), copper (Cu), or an alloy thereof. It can be composed of multiple layers.

상기 게이트 전극(530), 게이트 배선(100), 게이트 링크(110), 및 게이트 패드(120) 상에는 층간 절연막(540)이 형성되어 있고, 상기 층간 절연막(540) 상에는 소스 전극(550a) 및 드레인 전극(550b)이 형성되어 있다. An interlayer insulating layer 540 is formed on the gate electrode 530, the gate line 100, the gate link 110 and the gate pad 120. A source electrode 550a and a drain electrode 540 are formed on the interlayer insulating layer 540, An electrode 550b is formed.

상기 층간 절연막(540)을 기판의 전체 면에 형성되고, 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다. The interlayer insulating layer 540 may be formed on the entire surface of the substrate and may be made of an inorganic insulating material such as silicon oxide or silicon nitride. However, the insulating layer 540 is not necessarily limited to a photo acryl or benzocyclobutene (BCB) And the like.

상기 소스 전극(550a) 및 드레인 전극(550b)은 상기 화소 영역 내에서 서로 마주하도록 패턴 형성되어 있으며, 상기 층간 절연막(540)과 게이트 절연막(520)에 구비된 콘택홀을 통해서 상기 액티브층(510)과 연결되어 있다. The source electrode 550a and the drain electrode 550b are patterned so as to face each other in the pixel region and are electrically connected to each other through the contact hole provided in the interlayer insulating layer 540 and the gate insulating layer 520, ).

상기 소스 전극(550a) 및 드레인 전극(550b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다. The source electrode 550a and the drain electrode 550b may be formed of one selected from the group consisting of Mo, Al, Cr, Au, Ti, Ni, (Cu), or an alloy thereof, and may be composed of a single layer of the metal or alloy or multiple layers of two or more layers.

상기 소스 전극(550a) 및 드레인 전극(550b) 상에는 보호막(560)이 형성되어 있고, 상기 보호막(560) 상에는 평탄화막(570)이 형성되어 있다. A passivation layer 560 is formed on the source electrode 550a and the drain electrode 550b and a planarization layer 570 is formed on the passivation layer 560. [

상기 보호막(560)과 평탄화막(570)은 기판의 전체 면에 형성되어 있다. 상기 보호막(560)은 주로 무기계 절연물질로 이루어지고, 상기 평탄화막(570)은 주로 유기계 절연물질로 이루어지지만, 반드시 그에 한정되는 것은 아니다. The protective film 560 and the planarization film 570 are formed on the entire surface of the substrate. The protective film 560 is mainly made of an inorganic insulating material, and the planarizing film 570 is mainly made of an organic insulating material, but the present invention is not limited thereto.

상기 평탄화막(570) 상에는 하부 전극(580) 및 패드 전극(125)이 형성되어 있다. A lower electrode 580 and a pad electrode 125 are formed on the planarization layer 570.

상기 하부 전극(580)은 화소 영역에 패턴 형성되어 있고, 상기 패드 전극(125)은 패드 영역에 패턴 형성되어 있다. The lower electrode 580 is patterned in a pixel region, and the pad electrode 125 is patterned in a pad region.

상기 하부 전극(580)은 상기 보호막(560)과 평탄화막(570)에 구비된 콘택홀을 통해서 상기 드레인 전극(550b)과 연결된다. The lower electrode 580 is connected to the drain electrode 550b through a contact hole formed in the passivation layer 560 and the planarization layer 570. [

상기 패드 전극(125)은 상기 보호막(560), 평탄화막(570), 및 층간절연막(540)에 구비된 콘택홀을 통해서 상기 게이트 패드(120)와 연결된다. 상기 패드 전극(125)은 상기 게이트 패드(120)를 FPC 필름의 패드와 연결시킬 수 있다. The pad electrode 125 is connected to the gate pad 120 through a contact hole formed in the protective layer 560, the planarization layer 570, and the interlayer insulating layer 540. The pad electrode 125 may connect the gate pad 120 to the pad of the FPC film.

상기 하부 전극(580) 및 패드 전극(125)은 ITO와 같은 투명한 금속 산화물로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 경우에 따라 불투명한 금속으로 이루어질 수도 있다. The lower electrode 580 and the pad electrode 125 may be made of a transparent metal oxide such as ITO. However, the lower electrode 580 and the pad electrode 125 may be made of opaque metal.

또한, 상기 평탄화막(570) 상에는 뱅크층(590)이 형성된다. 상기 뱅크층(590)은 화소 영역에 형성되며, 광이 투과하지 않는 비투과 영역에 형성된다. 이와 같은 뱅크층(590)은 유기절연물질, 예를 들면 폴리이미드(polyimide), 포토아크릴(Photo acryl), 또는 벤조사이클로부텐(BCB)으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. A bank layer 590 is formed on the planarization layer 570. The bank layer 590 is formed in a pixel region and in a non-transmissive region in which light is not transmitted. The bank layer 590 may be formed of an organic insulating material such as polyimide, photo acryl, or benzocyclobutene (BCB), but the present invention is not limited thereto.

상기 하부 전극(580) 상에는 발광부(600)가 형성되고, 상기 발광부(600) 상에는 상부 전극(610)이 형성된다. 상기 발광부(600) 및 상부 전극(610)은 화소 영역에 형성된다. A light emitting portion 600 is formed on the lower electrode 580 and an upper electrode 610 is formed on the light emitting portion 600. The light emitting unit 600 and the upper electrode 610 are formed in the pixel region.

상기 발광부(600)는 정공주입층, 정공수송층, 유기발광층, 전자수송층, 및 전자주입층이 차례로 적층된 구조로 형성될 수 있다. 다만, 상기 정공주입층, 정공수송층, 전자수송층 및 전자주입층 중 하나 또는 둘 이상의 층은 생략이 가능하다. The light emitting unit 600 may have a structure in which a hole injecting layer, a hole transporting layer, an organic light emitting layer, an electron transporting layer, and an electron injecting layer are sequentially stacked. However, one or two or more layers of the hole injection layer, the hole transport layer, the electron transport layer, and the electron injection layer may be omitted.

상기 상부 전극(610)은 상기 발광부(600) 상에 형성되어 있다. 상기 상부 전극(610)은 은(Ag)과 같은 금속으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. The upper electrode 610 is formed on the light emitting unit 600. The upper electrode 610 may be formed of a metal such as silver (Ag), but is not limited thereto.

도 7b는 게이트 배선(100), 게이트 링크(110) 및 게이트 패드(120)의 연결구조가 전술한 도 5a에 따른 연결 구조로 변경된 것을 제외하고, 전술한 도 7a와 동일하다. 따라서, 동일한 구성에 대해서 동일한 도면부호를 부여하였고, 구체적인 설명은 생략하기로 한다. 7B is the same as FIG. 7A, except that the connection structure of the gate wiring 100, the gate link 110, and the gate pad 120 is changed to the connection structure according to the above-described FIG. 5A. Therefore, the same reference numerals are assigned to the same components, and a detailed description thereof will be omitted.

한편, 도시하지는 않았지만, 전술한 게이트 링크 및/또는 데이터 링크 구조를 포함한 액정표시장치도 본 발명의 범위 내에 있다. On the other hand, although not shown, liquid crystal display devices including the above gate link and / or data link structure are also within the scope of the present invention.

100: 게이트 배선 110: 게이트 링크
120: 게이트 패드 121: 게이트 패드 세트
300: 데이터 배선 310: 데이터 링크
320: 데이터 패드 321: 데이터 패드 세트
1: 기판 105: 절연막100: gate wiring 110: gate link
120: gate pad 121: gate pad set
300: data line 310: data link
320: Data Pad 321: Data Pad Set
1: substrate 105: insulating film

Claims (10)

기판 상의 화소 영역에 형성된 복수 개의 배선들;
상기 기판 상의 패드 영역에 형성된 복수 개의 패드들의 조합으로 이루어진 패드 세트;
상기 복수 개의 패드들과 콘택홀을 통해 연결되는 복수 개의 패드 전극들; 및
상기 기판 상의 링크 영역에 형성되어, 상기 복수 개의 배선들과 상기 복수 개의 패드들을 연결하는 복수 개의 링크들의 조합으로 이루어진 링크 세트를 포함하여 이루어지고,
상기 링크 세트는 제1 링크 및 상기 제1 링크보다 길이가 짧은 제2 링크를 포함하고, 상기 제1 링크의 폭은 상기 제2 링크의 폭보다 크고,
상기 링크 세트는 제3 링크 및 상기 제3 링크보다 길이가 짧은 제4 링크를 포함하고, 상기 제3 링크와 제4 링크는 서로 상이한 층에 형성되고,
상기 복수의 배선들 및 상기 복수의 패드들은 서로 동일한 층에 구비되고,
상기 제3 링크는 상기 복수의 배선들 및 상기 복수의 패드들과 동일한 층에 구비되고, 상기 복수의 배선들 중 어느 하나의 배선 및 상기 복수의 패드들 중 어느 하나의 패드와 일체로 구비되고,
상기 제4 링크는 상기 복수의 배선들 및 상기 복수의 패드들과 상이한 층에 구비되고, 상기 복수의 배선들 중 다른 하나의 배선 및 상기 복수의 패드들 중 다른 하나의 패드와 절연막에 구비된 콘택홀을 통해서 연결되어 있고,
상기 복수 개의 패드 전극들은 상기 어느 하나의 패드와 연결되는 어느 하나의 패드 전극 및 상기 다른 하나의 패드와 연결되는 다른 하나의 패드 전극을 포함하고,
상기 어느 하나의 패드와 상기 어느 하나의 패드 전극 사이에 구비된 절연층은 상기 다른 하나의 패드와 상기 다른 하나의 패드 전극 사이에 구비된 절연층과 동일한 구조로 이루어진 것을 특징으로 하는 디스플레이 장치. A plurality of wirings formed in a pixel region on a substrate;
A pad set comprising a combination of a plurality of pads formed in a pad region on the substrate;
A plurality of pad electrodes connected to the plurality of pads through a contact hole; And
And a link set formed in a link region on the substrate and composed of a combination of a plurality of links connecting the plurality of wirings and the plurality of pads,
Wherein the link set includes a first link and a second link that is shorter in length than the first link, the width of the first link is greater than the width of the second link,
Wherein the link set includes a third link and a fourth link having a shorter length than the third link, the third link and the fourth link are formed on different layers,
The plurality of wirings and the plurality of pads are provided in the same layer,
Wherein the third link is provided in the same layer as the plurality of wirings and the plurality of pads and is provided integrally with any one of the wirings and the plurality of pads of the plurality of wirings,
Wherein the fourth link is provided in a layer different from the plurality of wirings and the plurality of pads, and the other one of the plurality of wirings and the other of the plurality of pads and the contact Hole,
Wherein the plurality of pad electrodes include one pad electrode connected to one of the pads and another pad electrode connected to the other pad,
Wherein the insulating layer provided between the one of the pads and the one of the pad electrodes has the same structure as the insulating layer provided between the other pad and the other pad electrode. 삭제delete 삭제delete 삭제delete 제1항에 있어서,
상기 제3 링크의 폭은 상기 제4 링크의 폭보다 큰 것을 특징으로 하는 디스플레이 장치. The method according to claim 1,
And the width of the third link is larger than the width of the fourth link. 제1항에 있어서,
상기 제1 링크와 제2 링크는 서로 상이한 층에 형성된 것을 특징으로 하는 디스플레이 장치. The method according to claim 1,
Wherein the first link and the second link are formed in different layers from each other. 제1항에 있어서,
상기 제1 링크와 제2 링크는 서로 동일한 층에 형성된 것을 특징으로 하는 디스플레이 장치. The method according to claim 1,
Wherein the first link and the second link are formed on the same layer. 제1항에 있어서,
상기 제1 링크, 제2 링크, 제3 링크, 및 제4 링크 중 적어도 하나의 링크는 굽힘부가 구비되어 있는 것을 특징으로 하는 디스플레이 장치. The method according to claim 1,
Wherein at least one of the first link, the second link, the third link, and the fourth link is provided with a bent portion. 제8항에 있어서,
상기 굽힘부는 복수 개의 링크들에 상이한 개수로 구비되어 있는 것을 특징으로 하는 디스플레이 장치. 9. The method of claim 8,
Wherein the bent portions are provided in different numbers in a plurality of links. 삭제delete
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