KR101994753B1 - Capacitor Component - Google Patents
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Abstract
본 발명의 일 실시 형태는 기판과, 상기 기판 상에 형성된 제1 및 제2 전극과, 상기 기판 상에 형성되어 상기 제1 전극과 연결된 다수의 금속 나노와이어와, 상기 금속 나노와이어의 표면에 형성된 유전체층 및 상기 유전체층의 표면에 형성되어 상기 제2 전극과 연결된 도전층을 포함하는 커패시터 부품을 제공한다.According to an embodiment of the present invention, there is provided a method of manufacturing a thin film transistor comprising a substrate, first and second electrodes formed on the substrate, a plurality of metal nanowires formed on the substrate and connected to the first electrode, And a conductive layer formed on a surface of the dielectric layer and connected to the second electrode.
Description
본 발명은 커패시터 부품에 관한 것이다.
The present invention relates to capacitor components.
커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다. 최근 들어 스마트폰, 웨어러블 장비 등의 휴대용 IT 제품의 박형화가 진행되고 있으며, 이로 인해 전체적인 패키지의 두께 감소를 위한 수동 소자의 박형화의 필요성도 증대되고 있다.
The capacitor is mounted on a printed circuit board of various electronic products such as a liquid crystal display (LCD) and a plasma display panel (PDP), a computer, a smart phone and a mobile phone, Or discharging the battery. In recent years, portable IT products such as smart phones and wearable devices have been thinned, and the need for thinner passive devices for reducing overall package thickness is also increasing.
이러한 경향에 따라 더 얇은 두께를 구현할 수 있는 박막 커패시터의 수요도 증가하고 있으며, 박막 커패시터는 박막 (Thin Film) 기술을 사용하여 박형의 커패시터를 구현할 수 있다는 장점이 있다. 또한, 박막 커패시터는 종래의 적층 세라믹 커패시터와 달리 낮은 ESL을 가진다는 장점이 있어서, 최근 AP (Application Processor)용 디커플링 커패시터 (Decoupling Capacitor)로의 적용이 검토되고 있다. 이러한 AP (Application Processor)용 디커플링 커패시터 (Decoupling Capacitor)로 박막 커패시터를 사용하기 위해서 LSC (Land-side Capacitor) 형태로 제작되고 있다.
According to this tendency, there is an increasing demand for a thin film capacitor capable of realizing a thinner thickness, and a thin film capacitor can realize a thin capacitor by using a thin film technology. In addition, the thin film capacitor has an advantage of having a low ESL unlike the conventional multilayer ceramic capacitor, and the application of the thin film capacitor to a decoupling capacitor for AP (Application Processor) has been studied recently. Decoupling capacitors for AP (Application Processor) are fabricated in the form of Land-side Capacitors (LSC) to use thin film capacitors.
한편, 한정된 공간에서 커패시터의 용량을 증가시키기 위하여 트렌치(trench) 타입의 커패시터가 개발되었으며, 이는 실리콘 기판에 트렌치를 형성한 후 커패시터 구조를 형성하는 방식이다. 이러한 트렌치 커패시터의 경우, 전극의 표면적을 증가시켜 용량을 증가시키기에 적합하지만 복잡한 반도체 공정 기술이 요구될 뿐만 아니라, 내전압 조건을 충족하는 유전체 두께를 고려하면 트렌치 내에 다수의 유전체를 형성하기 어려운 문제가 있어 초고용량을 구현하기도 쉽지 않은 실정이다.
Meanwhile, a trench-type capacitor has been developed to increase the capacity of a capacitor in a limited space, which is a method of forming a capacitor structure after forming a trench in a silicon substrate. Such a trench capacitor is suitable for increasing the capacitance by increasing the surface area of the electrode. However, not only is a complicated semiconductor process technology required, but also considering the dielectric thickness satisfying the withstand voltage condition, it is difficult to form a large number of dielectrics in the trench It is not easy to implement ultra high capacity.
본 발명의 목적 중 하나는 트렌치 타입 커패시터 대비 더욱 증가된 표면적의 기판을 활용하여 초고용량을 구현할 수 있으며, 나아가 반도체 공정을 이용하지 않고도 효율적으로 제조될 수 있는 커패시터 부품을 제공하는 것이다.
One of the objects of the present invention is to provide a capacitor component which can realize an ultra-high capacitance by utilizing a substrate having an increased surface area as compared with a trench type capacitor and can be manufactured efficiently without using a semiconductor process.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 실시 형태를 통하여 신규한 커패시터 부품을 제안하고자 하며, 구체적으로, 기판과, 상기 기판 상에 형성된 제1 및 제2 전극과, 상기 기판 상에 형성되어 상기 제1 전극과 연결된 다수의 금속 나노와이어와, 상기 금속 나노와이어의 표면에 형성된 유전체층 및 상기 유전체층의 표면에 형성되어 상기 제2 전극과 연결된 도전층을 포함하는 형태이다.
In order to solve the above problems, the present invention proposes a novel capacitor component through an embodiment. Specifically, the present invention provides a capacitor component comprising a substrate, first and second electrodes formed on the substrate, And a conductive layer formed on a surface of the dielectric layer and connected to the second electrode. The dielectric layer is formed on the surface of the metal nanowire.
일 실시 예에서, 상기 다수의 금속 나노와이어는 그물 구조를 가지면서 서로 연결된 형상일 수 있다.In one embodiment, the plurality of metal nanowires may have a net structure and may be connected to each other.
일 실시 예에서, 상기 제1 및 제2 전극은 각각 상기 기판의 하면에도 형성될 수 있다.In one embodiment, the first and second electrodes may be formed on the bottom surface of the substrate, respectively.
일 실시 예에서, 상기 기판의 측면에 형성되어 상기 제1 및 제2 전극과 각각 연결된 제1 및 제2 도금층을 더 포함할 수 있다.In one embodiment, the substrate may further include first and second plating layers formed on side surfaces of the substrate and connected to the first and second electrodes, respectively.
일 실시 예에서, 상기 유전체층은 상기 제1 전극의 표면을 커버하는 형태일 수 있다.In one embodiment, the dielectric layer may be shaped to cover the surface of the first electrode.
일 실시 예에서, 상기 도전층은 전도성 폴리머층을 포함할 수 있다.In one embodiment, the conductive layer may comprise a conductive polymer layer.
일 실시 예에서, 상기 도전층은 상기 유전체층의 표면에 코팅된 금속층을 더 포함하며, 상기 전도성 폴리머층은 상기 금속층을 커버하는 형태일 수 있다.In one embodiment, the conductive layer further comprises a metal layer coated on the surface of the dielectric layer, and the conductive polymer layer may be in the form of covering the metal layer.
일 실시 예에서, 상기 기판은 세라믹 기판일 수 있다.In one embodiment, the substrate may be a ceramic substrate.
일 실시 예에서, 상기 기판 상에 형성되어 상기 금속 나노와이어, 유전체층 및 도전층을 커버하는 절연층을 더 포함할 수 있다.In one embodiment, the substrate may further include an insulating layer formed on the substrate and covering the metal nanowire, the dielectric layer, and the conductive layer.
일 실시 예에서, 상기 금속 나노와이어는 Ag, Ni, Cu, Pt, Sn 및 Au 중 적어도 하나의 물질을 포함할 수 있다.In one embodiment, the metal nanowire may comprise at least one of Ag, Ni, Cu, Pt, Sn, and Au.
일 실시 예에서, 상기 유전체층은 알루미나, SiO2, Sn3N4, ZrO2, CaTiO3, SrTiO3 및 (Ba, Sr)TiO3 중 적어도 하나의 물질을 포함할 수 있다.
In one embodiment, the dielectric layer may include at least one material selected from the group consisting of alumina, SiO 2, Sn 3 N 4 , ZrO 2, CaTiO 3, SrTiO 3 and (Ba, Sr) TiO 3.
본 발명의 여러 효과 중 일 효과로서, 트렌치 타입 커패시터 대비 더욱 증가된 표면적의 기판을 활용하여 초고용량을 갖는 커패시터 부품을 구현할 수 있다. 또한, 이러한 커패시터 부품은 반도체 공정이나 소결 공정을 이용하지 않고도 효율적으로 제조될 수 있다.
As one of the various effects of the present invention, it is possible to realize a capacitor part having a very high capacitance by utilizing a substrate having an increased surface area as compared with a trench type capacitor. Further, such a capacitor component can be efficiently manufactured without using a semiconductor process or a sintering process.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
It should be understood, however, that the various and advantageous advantages and effects of the present invention are not limited to those described above, and may be more readily understood in the course of describing a specific embodiment of the present invention.
도 1은 본 발명의 일 실시형태에 따른 커패시터 부품을 개략적으로 나타낸 단면도이다.
도 2 및 도 3은 도 1의 커패시터 부품에서 금속 나노와이어의 형태를 구체적으로 나타낸 것으로서 각각 단면도와 상부 평면도에 해당한다.
도 4 내지 10은 본 발명의 일 실시 형태에 따른 커패시터 부품의 제조 공정을 나타낸 것이다.1 is a cross-sectional view schematically showing a capacitor component according to an embodiment of the present invention.
FIGS. 2 and 3 illustrate the shape of the metal nanowire in the capacitor component of FIG. 1, corresponding to a cross-sectional view and a top plan view, respectively.
4 to 10 show a process for manufacturing a capacitor component according to an embodiment of the present invention.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
Hereinafter, embodiments of the present invention will be described with reference to specific embodiments and the accompanying drawings. However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. Further, the embodiments of the present invention are provided for a more complete description of the present invention to the ordinary artisan. Accordingly, the shapes and sizes of the elements in the drawings may be exaggerated for clarity of description, and the elements denoted by the same reference numerals in the drawings are the same elements.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
It is to be understood that, although the present invention has been described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, Will be described using the symbols. Further, throughout the specification, when an element is referred to as "including" an element, it means that the element may include other elements as well, without departing from the other elements unless specifically stated otherwise.
도 1은 본 발명의 일 실시형태에 따른 커패시터 부품을 개략적으로 나타낸 단면도이다. 도 2 및 도 3은 도 1의 커패시터 부품에서 금속 나노와이어의 형태를 구체적으로 나타낸 것으로서 각각 단면도와 상부 평면도에 해당한다.
1 is a cross-sectional view schematically showing a capacitor component according to an embodiment of the present invention. FIGS. 2 and 3 illustrate the shape of the metal nanowire in the capacitor component of FIG. 1, corresponding to a cross-sectional view and a top plan view, respectively.
도 1을 참조하면, 본 발명의 일 실시형태에 따른 커패시터 부품(100)은 기판(101), 제1 및 제2 전극(102a, 102b), 다수의 금속 나노와이어(103), 유전체층(104) 및 도전층(105, 106)을 주요 구성 요소로 포함한다. 그리고 금속 나노와이어(103), 유전체층(104) 및 도전층(105, 106)을 커버하도록 절연층(107)이 형성될 수 있으며, 기판(101)의 측면에는 제1 및 제2 전극(102a, 102b)과 각각 연결된 제1 및 제2 도금층(108a, 108b)이 형성될 수 있다.
1, a
기판(101)은 금속 나노와이어(103) 등을 지지할 수 있으며, 이러한 지지 기능을 수행할 수 있는 물질로 이루어질 수 있다. 일 예로서, 기판(101)은 세라믹, 폴리머, 금속 등으로 이루어질 수 있으며, 여기서 금속으로 기판(101)을 형성하는 경우에는 상면에 추가적인 절연층이 필요할 수 있을 것이다. 기판(101)으로 세라믹 기판을 사용하는 경우, 알루미나 기판이 대표적으로 사용될 수 있으며, 이 외에도 다른 세라믹 물질, 예컨대, BaTiO3(티탄산바륨)계나 티탄산스트론튬(SrTiO3)계 물질로 기판(101)이 형성될 수도 있다. 알루미나 등과 같은 세라믹 기판은 얇은 두께에서도 높은 강도를 가질 수 있으므로 커패시터 부품(100)의 특성 향상에 유리하다.
The
제1 및 제2 전극(102a, 102b)은 기판(101) 상면에 형성되며, 고 전도성 물질, 예컨대, Ag, Cu, Pt, Ni 등의 금속을 포함할 수 있다. 도 1에 도시된 형태와 같이, 제1 및 제2 전극(102a, 102b)은 기판(101)의 하면에도 형성될 수 있으며, 이에 따라 커패시터 부품(100)의 효과적인 실장 구조를 제공할 수 있다. 기판(101)의 상면과 하면에 형성된 부분을 연결하기 위하여 제1 및 제2 전극(102a, 102b)과 각각 접속된 제1 및 제2 도금층(108a, 108b)이 제공될 수 있다. 이를 위하여, 제1 및 제2 도금층(108a, 108b)은 기판(101)의 측면 외에도 기판(101) 상면과 하면을 커버하도록 형성될 수 있다. 또한, 제1 및 제2 도금층(108a, 108b)은 도 1에 도시된 형태와 같이 다층 구조를 가질 수 있으며, 예를 들어, Ni/Sn 등의 형태를 가질 수 있다. 한편, 상부에 금속 나노와이어(103)가 형성되는 제1 전극(102a)의 크기가 제2 전극(102b)보다 크게 형성될 수 있다.
The first and
도 2 및 도 3의 상세도를 참조하면, 기판(101) 상에 형성된 다수의 금속 나노와이어(103)는 제1 전극(102a)과 연결되어 커패시터의 일 전극부를 구성한다. 다수의 금속 나노와이어(103)는 기판(101) 상에 수직으로 배치되기 보다는 그물 구조를 가지면서 서로 연결된 형상을 가질 수 있으며, 이러한 그물 구조에 의하여 다수의 포어를 갖는 다공성 구조를 얻을 수 있다. 본 실시 형태에서 제안하는 다공성의 금속 나노와이어(103) 연결 구조는 넓은 표면적을 가지면서도 효과적으로 제조될 수 있는 나노와이어 구조의 커패시터를 구현하기에 적합한 형태이다. 금속 나노와이어(103)는 후술할 바와 같이 나노와이어 페이스트를 이용하여 형성될 수 있으며, 나노와이어는 예를 들어, Ag, Ni, Cu, Pt, Sn, Au 등을 물질을 적어도 하나 포함할 수 있다.
2 and 3, a plurality of
유전체층(104)은 금속 나노와이어(103)의 표면에 형성되며, 일 예로서 원자층 증착(ALD) 방식으로 효과적으로 형성될 수 있다. 다만, 원자층 증착 외에도 다공성 구조의 포어에 코팅 가능한 다른 방법을 사용할 수도 있을 것이다. 또한, 도 2에 도시된 형태와 같이 유전체층(104)은 제1 전극(102a)의 표면을 커버할 수 있다. 제1 전극(102a)의 표면이 유전체층(104)으로 커버됨에 따라 제1 전극(102a)과 도전층(104, 105)이 접촉하는 것을 효과적으로 방지할 수 있다.
The
한편, 유전체층(104)은 알루미나(Al2O3), SiO2, Sn3N4, ZrO2, CaTiO3, SrTiO3, (Ba, Sr)TiO3, BaTiO3 등의 물질로 형성될 수 있으며 하나 또는 복수의 물질로 이루어질 수 있다. 이 경우, 유전체층(104)을 복수의 물질로 형성함으로써 절연 특성을 높일 수 있다. 또한, 유전체층(104)이 높은 표면적은 갖는 금속 나노와이어(103)의 표면에 형성되므로 상유전체 물질을 사용하기에 적합하며 이에 따라 DC 바이어스나 온도 특성이 향상될 수 있다.
On the other hand, the
도전층(105, 106)은 제2 전극(102b)과 연결되어 커패시터의 타 전극을 구성한다. 이 경우, 도전층(105, 106)은 유전체층(104)의 표면에 코팅된 금속층(105)과 이를 커버하는 전도성 폴리머층(106)를 포함할 수 있다. 금속층(105)은 원자층 증착이나 기상 증착 등의 공정으로 형성될 수 있으며, 예컨대, TiN와 같은 물질로 형성될 수 있다. 금속층(105) 상에 형성된 전도성 폴리머층(106)은 높은 전기 전도성을 가지면서도 커패시터 부품(100)의 구조적 안정성을 향상시킬 수 있다. 예컨대, 폴리머층(106)은 수지 베이스 내에 도전성 필러가 분산된 구조를 가질 수 있다.
The
한편, 본 실시 형태에서는 금속층(105)과 전도성 폴리머층(106)의 다층 전극 구조가 제2 전극(102b)과 연결된 예를 나타내고 있지만, 단일 전극 구조도 사용될 수 있다. 예컨대, 도전층은 전도성 폴리머층(106)만을 포함할 수 있으며, 반대로 금속층(105)만을 포함할 수도 있다.
In the present embodiment, the multilayer electrode structure of the
절연층(107)은 기판(101) 상에 형성되어 금속 나노와이어(103), 유전체층(104) 및 도전층(105, 106)을 커버하여 이들을 보호할 수 있으며, 산화물이나 폴리머 등의 물질을 도포하는 방식 등으로 구현될 수 있다.
The insulating
한편, 앞선 실시 형태에서는 커패시터에 포함된 유전체층(104)이 하나만 존재하는 구조를 나타내고 있지만, 용량 조절 등의 목적으로 필요 시 유전체층(104)과 도전층(105, 106)의 개수는 늘어날 수 있을 것이다. 이 경우, 유전체층(104)과 도전층(105, 106)은 2회 이상 교대로 형성된 구조를 가질 수 있다.
On the other hand, in the foregoing embodiment, only one
이하, 상술한 구조를 갖는 커패시터 부품을 제조할 수 있는 공정의 일 예를 설명한다. 커패시터 부품의 구조적 특징들은 후술할 제조 공정의 설명으로부터 더욱 명확히 이해될 수 있을 것이다.
Hereinafter, an example of a process capable of manufacturing a capacitor component having the above structure will be described. The structural features of the capacitor component may be more clearly understood from the description of the manufacturing process described below.
우선, 도 4에 도시된 형태와 같이, 기판(101)의 상면과 하면에 제1 및 제2 전극(102a, 102b)을 형성하며, 본 단계는 예컨대, 금속 물질을 증착, 페이스트 도포, 도금 등의 공정으로 형성한 후 적절한 패터닝 공정을 수행함으로써 구현될 수 있을 것이다.4, the first and
이어서, 도 5 및 도 6에 도시된 형태와 같이, 금속 나노와이어 페이스트(130)를 기판(101) 상에 형성한 후 이를 열처리 하여 다수의 금속 나노와이어(103)가 결합된 다공성 구조를 형성한다. 금속 나노와이어 페이스트(130)는 금속 나노와이어와 바인더 등을 포함하며 저온 열처리로 탈 바인딩이 공정이 진행되면서 금속 나노와이어(103)는 서로 간에 그리고 제1 전극(102a) 등과 결합될 수 있다. 이 경우, 상술한 열처리 공정은 금속 나노와이어가 완전히 소결되지 않는 조건에서 진행되는 것이 바람직하다. 이와 같이, 본 실시 형태에서는 금속 나노와이어(103)의 결합 구조를 통하여 소결 공정을 거치지 않더라도 표면적이 넓은 다공성 구조를 얻을 수 있다.
Next, as shown in FIGS. 5 and 6, a
다음으로, 도 7에 도시된 형태와 같이, 금속 나노와이어(103)와 제1 전극(102a)의 표면에 유전체층(104)을 형성하며 원자층 증착 등의 공정을 이용할 수 있다. 이어서, 도 8에 도시된 형태와 같이, TiN과 같은 고 전도성 물질을 이용하여 제2 전극(102b)과 연결되도록 금속층(105)을 형성한다. 금속층(105)은 증착법, 액상법, 스퍼터링 등 다양한 공정을 이용하여 형성될 수 있을 것이지만, 다공성 구조의 포어가 미세한 것을 고려하였을 때 원자층 증착을 사용할 경우 효과적으로 형성될 수 있다. 다만, 상술한 바와 같이 금속층(105) 형성 공정은 필요에 따라 실행되지 않을 수도 있다.
Next, as shown in FIG. 7, a
다음으로, 도 9에 도시된 형태와 같이, 금속층(105) 상에 전도성 폴리머층(106)을 형성한다. 상술한 바와 같이, 전도성 폴리머층(106)은 베이스 수지에 분산된 다수의 금속 필러를 포함할 수 있으며, 당 기술 분야에서 알려진 공정, 예컨대, 폴리머 페이스트를 도포한 후 경화하는 공정 등을 이용하여 얻어질 수 있다.
Next, a
다음으로, 도 10에 도시된 형태와 같이, 금속 나노와이어(103), 유전체층(104) 및 도전층(105, 106)을 커버하도록 절연층(107)을 형성한다. 절연층(107)은 에폭시 수지 등의 폴리머를 도포하거나 몰딩하는 방법 등으로 형성될 수 있으며, 이와 달리, 산화막의 형태로 구현될 수도 있을 것이다. 이후, 제1 및 제2 도금층(108a, 108b)을 제1 및 제2 전극(102a, 102b)과 각각 접속되도록 형성하여 도 1에 도시된 커패시터 부품(100)을 얻을 수 있다.
Next, an insulating
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
The present invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited only by the appended claims. It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.
100: 커패시터 부품
101: 기판
102a, 102b: 제1 및 제2 전극
103: 금속 나노와이어
104: 유전체층
105: 금속층
106: 전도성 폴리머층
107: 절연층
108a, 108b: 제1 및 제2 도금층
130: 금속 나노와이어 페이스트100: Capacitor parts
101: substrate
102a, 102b: first and second electrodes
103: metal nanowire
104: dielectric layer
105: metal layer
106: Conductive polymer layer
107: Insulating layer
108a, 108b: first and second plating layers
130: metal nanowire paste
Claims (11)
상기 기판 상에 형성된 제1 및 제2 전극;
상기 기판 상에 형성되어 상기 제1 전극과 연결된 다수의 금속 나노와이어;
상기 금속 나노와이어의 표면에 형성된 유전체층; 및
상기 유전체층의 표면에 형성되어 상기 제2 전극과 연결된 도전층;을 포함하며,
상기 제1 및 제2 전극은 각각 상기 기판의 하면에도 형성되고,
상기 다수의 금속 나노와이어는 그물 구조를 가지면서 서로 연결된 형상이며,
상기 그물 구조에 의하여 다수의 포어를 갖는 다공성 구조가 얻어지며, 상기 유전체층은 상기 포어에 코팅된 커패시터 부품.
Board;
First and second electrodes formed on the substrate;
A plurality of metal nanowires formed on the substrate and connected to the first electrode;
A dielectric layer formed on a surface of the metal nanowire; And
And a conductive layer formed on a surface of the dielectric layer and connected to the second electrode,
The first and second electrodes are respectively formed on the bottom surface of the substrate,
The plurality of metal nanowires have a net structure and are connected to each other,
Wherein the net structure results in a porous structure having a plurality of pores, the dielectric layer being coated on the pores.
상기 기판의 측면에 형성되어 상기 제1 및 제2 전극과 각각 연결된 제1 및 제2 도금층을 더 포함하는 커패시터 부품.
The method according to claim 1,
And a first and a second plating layer formed on side surfaces of the substrate and connected to the first and second electrodes, respectively.
상기 유전체층은 상기 제1 전극의 표면을 커버하는 형태인 커패시터 부품.
The method according to claim 1,
Wherein the dielectric layer covers the surface of the first electrode.
상기 기판 상에 형성된 제1 및 제2 전극;
상기 기판 상에 형성되어 상기 제1 전극과 연결된 다수의 금속 나노와이어;
상기 금속 나노와이어의 표면에 형성된 유전체층; 및
상기 유전체층의 표면에 형성되어 상기 제2 전극과 연결된 도전층;을 포함하며,
상기 도전층은 전도성 폴리머층 및 상기 유전체층의 표면에 코팅된 금속층을 포함하며, 상기 전도성 폴리머층은 상기 금속층을 커버하는 형태이고,
상기 다수의 금속 나노와이어는 그물 구조를 가지면서 서로 연결된 형상이며,
상기 그물 구조에 의하여 다수의 포어를 갖는 다공성 구조가 얻어지며, 상기 유전체층은 상기 포어에 코팅된 커패시터 부품.
Board;
First and second electrodes formed on the substrate;
A plurality of metal nanowires formed on the substrate and connected to the first electrode;
A dielectric layer formed on a surface of the metal nanowire; And
And a conductive layer formed on a surface of the dielectric layer and connected to the second electrode,
Wherein the conductive layer comprises a conductive polymer layer and a metal layer coated on the surface of the dielectric layer, the conductive polymer layer covering the metal layer,
The plurality of metal nanowires have a net structure and are connected to each other,
Wherein the net structure results in a porous structure having a plurality of pores, the dielectric layer being coated on the pores.
상기 기판은 세라믹 기판인 커패시터 부품.
The method according to claim 1,
Wherein the substrate is a ceramic substrate.
상기 기판 상에 형성된 제1 및 제2 전극;
상기 기판 상에 형성되어 상기 제1 전극과 연결된 다수의 금속 나노와이어;
상기 금속 나노와이어의 표면에 형성된 유전체층;
상기 유전체층의 표면에 형성되어 상기 제2 전극과 연결된 도전층; 및
상기 기판 상에 형성되어 상기 금속 나노와이어, 유전체층 및 도전층을 커버하는 절연층;을 포함하며,
상기 다수의 금속 나노와이어는 그물 구조를 가지면서 서로 연결된 형상이며,
상기 그물 구조에 의하여 다수의 포어를 갖는 다공성 구조가 얻어지며, 상기 유전체층은 상기 포어에 코팅된 커패시터 부품.
Board;
First and second electrodes formed on the substrate;
A plurality of metal nanowires formed on the substrate and connected to the first electrode;
A dielectric layer formed on a surface of the metal nanowire;
A conductive layer formed on a surface of the dielectric layer and connected to the second electrode; And
And an insulating layer formed on the substrate and covering the metal nanowires, the dielectric layer, and the conductive layer,
The plurality of metal nanowires have a net structure and are connected to each other,
Wherein the net structure results in a porous structure having a plurality of pores, the dielectric layer being coated on the pores.
상기 금속 나노와이어는 Ag, Ni, Cu, Pt, Sn 및 Au 중 적어도 하나의 물질을 포함하는 커패시터 부품.
The method according to claim 1,
Wherein the metal nanowire comprises at least one of Ag, Ni, Cu, Pt, Sn, and Au.
상기 유전체층은 알루미나, SiO2, Sn3N4, ZrO2, CaTiO3, SrTiO3 및 (Ba, Sr)TiO3 중 적어도 하나의 물질을 포함하는 커패시터 부품.The method according to claim 1,
It said dielectric layer is alumina, SiO 2, Sn 3 N 4 , ZrO 2, CaTiO 3, SrTiO 3 and (Ba, Sr) capacitor component comprises at least one material selected from the group consisting of TiO 3.
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|---|---|---|---|
| KR1020170083463A KR101994753B1 (en) | 2017-06-30 | 2017-06-30 | Capacitor Component |
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