KR101983161B1 - 이에스디 페이스트 및 그 제조 방법 - Google Patents

Abstract

이에스디 페이스트 및 그 제조 방법이 개시된다. 본 발명의 일 측면에 따른 이에스디 페이스트의 제조 방법은 금속 필러와 수지를 혼합하여 페이스트를 조성하는 단계, 페이스트에 자기장을 가하여 페이스트 내의 금속 필러를 일방향으로 배열하는 단계 및 페이스트를 건조 경화시키는 단계를 포함한다.

Description

이에스디 페이스트 및 그 제조 방법{ESD PASTE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 이에스디 페이스트 및 그 제조 방법에 관한 것이다.

ESD(Electrostatic Discharge)란 전자 시스템 및 IC와 같은 집적 회로가 사용되면서 나타나는 불가피한 현상의 하나로서, ESD가 발생하게 되면 수백 나노sec. 이내에 수 암페어의 피크 전류가 발생하게 된다. 이 때, 발생한 피크 전류를 수십 나노sec.이내에 GND 등의 보호회로로 전달해주지 못하면 발생한 고전류가 IC등의 집적회로로 이동하여 제품 기능의 열화 또는 파괴를 일으키게 된다.

또한, IC와 같은 집적회로는 회로의 선폭이 수십에서 수백 나노로 매우 미세하기 때문에 서지가 발생하게 되면 심각한 손상 및 회복 불가능한 기능 저하가 발생하게 되므로 ESD 부품의 적용이 필수적으로 요구되고 있다.

한편, 최근 전자제품의 크기가 감소됨에 따라 탑재 부품의 장착 밀도가 증가하고, 고성능화 및 부피 감소를 위해 IC와 같은 집적회로의 탑재가 증가함에 따라 전자제품에 대한 ESD 보호 대책의 필요성이 점점 증가하고 있다.

특히, 최근에는 스마트폰과 태블릿 PC와 같은 휴대용 제품의 종류와 보급이 증가하고 각 휴대용 제품간 또는 휴대용 제품과 PC 사이에 USB, Direct cable 등을 통한 데이터 통신을 위한 연결 기능이 포함됨에 따라, 제품의 전력단 뿐만 아니라 신호 연결부에서의 서지 발생 확률이 증가할 수 있다.

이에 대한 대책으로 배리스터(varistor)와 같은 부품을 사용하였으나 배리스터의 경우 커패시턴스(capacitance)값이 큰 단점이 있다. 따라서, 고속 데이터 전송을 위해 낮은 커패시턴스 값을 가지면서 우수한 ESD 보호 특성을 갖는 제품이 요구되고 있다.

한국공개특허 제10-2010-0010020호 (2010. 01. 29. 공개)

본 발명의 실시예는, 페이스트 내의 금속 필러를 용이하게 일방향으로 배열하여, 이에스디 특성이 나타나는 턴온 전압을 낮출 수 있는 이에스디 페이스트의 제조 방법을 제공하기 위한 것이다.

본 발명의 일 측면에 따르면, 금속 필러와 수지를 혼합하여 페이스트를 조성하는 단계, 페이스트에 자기장을 가하여 페이스트 내의 금속 필러를 일방향으로 배열하는 단계 및 페이스트를 건조 경화시키는 단계를 포함하는 이에스디 페이스트의 제조 방법이 제공된다.

여기서, 금속 필러는 세장형의 로드(rod)로 형성될 수 있다.

금속 필러를 일방향으로 배열하는 단계는, 금속 필러의 길이 방향으로 자기장을 가하도록 페이스트의 양단에 전자석을 배치하는 단계를 포함할 수 있다.

페이스트를 건조 경화시키는 단계는 건조기 내에서 이루어지고, 전자석은 건조기에 설치될 수 있다.

그리고, 이에스디 페이스트의 제조 방법은 페이스트를 조성하는 단계와 금속 필러를 일방향으로 배열하는 단계 사이에, 페이스트의 점도를 조정하는 단계를 더 포함할 수 있다.

본 발명의 다른 측면에 따르면, 수지 내에 금속 필러가 일방향으로 배열된 이에스디 페이스트에 있어서, 금속 필러는 가로 5㎛와 세로 5㎛의 정사각형으로 구획되는 이에스디 페이스트 단면 상의 단위 면적에서 이에스디 페이스트의 길이 방향과 평행하게 배열된 비율이 80% 이상인 것을 특징으로 하는 이에스디 페이스트가 제공된다.

여기서, 금속 필러는 단위 면적 상에서 이에스디 페이스트의 길이 방향에 대한 경사각이 20도 이하일 수 있다.

본 발명의 실시예에 따르면, 페이스트 내의 금속 필러를 용이하게 일방향으로 배열하여, 이에스디 특성이 나타나는 턴온 전압을 낮출 수 있는 이에스디 페이스트의 제조 방법을 구현할 수 있다.

도 1은 본 발명의 일 실시예에 따른 이에스디 페이스트의 제조 방법을 나타내는 순서도.
도 2 및 도 3은 본 발명의 일 실시예에 따른 이에스디 페이스트의 제조 방법에서 페이스트에 자기장을 가하는 상태의 일례를 나타내는 도면.
도 4는 본 발명의 일 실시예에 따른 이에스디 페이스트에서 수지 내에 금속 필러가 일방향으로 배열되기 전의 상태를 나타내는 도면.
도 5는 본 발명의 일 실시예에 따른 이에스디 페이스트에서 수지 내에 금속 필러가 일방향으로 배열된 후의 상태를 나타내는 도면.

본 발명에 따른 이에스디 페이스트 및 그 제조 방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.

또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.

도 1은 본 발명의 일 실시예에 따른 이에스디 페이스트의 제조 방법을 나타내는 순서도이다. 도 2 및 도 3은 본 발명의 일 실시예에 따른 이에스디 페이스트의 제조 방법에서 페이스트에 자기장을 가하는 상태의 일례를 나타내는 도면이다.

도 1 내지 도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 이에스디 페이스트의 제조 방법은 금속 필러(110)와 수지(120)를 혼합하여 페이스트(100)를 조성하는 단계(S100)로부터 시작된다.

이 경우, S100 단계는 일정한 비율의 금속 필러(110)와 수지(120)를 혼입한 후 3-roll mill 등의 장치를 이용하여 수지(120) 내에 금속 필러(110)를 혼합 및 분산시켜 페이스트(100)를 조성할 수 있으나, 반드시 이에 한정되는 것은 아니고 필요에 따라 다양한 방법으로 금속 필러(110)와 수지(120)를 혼합할 수 있다.

페이스트(100)는 방전 갭에 도포되어 일정 이상의 전압(턴온 전압)이 가해지는 경우, 과전류가 접지부 등으로 흐르도록 유도하는 부분으로, 도 2 및 도 3에 도시된 바와 같이 금속 필러(110) 및 수지(120)를 포함할 수 있다.

금속 필러(110)는 페이스트(100) 내에서 전류를 전달하는 전도정 재질로 이루어진 부분이고, 수지(120)는 에폭시, 우레탄 등의 절연성 재질로 이루어져 금속 필러(110)를 감싸는 부분으로서, 턴온 전압 이하에서는 페이스트(100)로 전류가 흐르는 것이 차단될 수 있다.

그리고, 턴온 전압 이상의 높은 전압이 인가되었을 때, 전류가 금속 필러(110) 사이의 수지(120)를 건너뛰며 상대적으로 저항이 낮은 금속 필러(110)를 따라 접지부 등으로 흐를 수 있다.

한편, 외부 전기 충격에 민감한 제품을 제작하기 위해서는, 페이스트(100)의 턴온 전압을 낮출 필요가 있으며, 이를 위해서는 구형과 같이 상대적으로 큰 직경의 필러를 사용하는 것이 유리할 수 있다.

그러나, 구형의 필러를 사용하는 경우 필러의 직경이 증가함에 따라 페이스트(100) 층의 두께도 함께 증가하여 제품의 소형화에 불리할 수 있으며, 필러 사이의 거리를 단축시켜 턴온 전압을 낮추기 위해서는 필러의 충진률을 높여야 한다는 제약이 있을 수 있다.

반면, 필러의 직경을 증가시키지 않더라도 필러의 배열 방향이 일률적으로 형성된다면, 상대적으로 낮은 필러의 충진률을 갖는 경우에도 필러의 배열 방향을 따라 전류가 용이하게 흐를 수 있으므로, 턴온 전압을 효과적으로 낮출 수 있다.

따라서, 본 실시예에 따른 이에스디 페이스트의 제조 방법에서는 페이스트(100) 내의 금속 필러(110)를 일방향으로 배열하여, 턴온 전압을 낮추기 위해 자기장을 이용할 수 있다.

즉, S100 단계 이후에, 페이스트(100)에 자기장을 가하여 페이스트(100) 내의 금속 필러(110)를 일방향으로 배열할 수 있다(S300).

구체적으로, 도 2에 도시된 바와 같이, S100 단계를 거친 페이스트(100) 내의 금속 필러(110)는 특별한 방향성 없이 자유롭게 배열된 상태일 수 있다. 이 경우, 도 3에 도시된 바와 같이, 페이스트(100)에 외부 자기장을 가하여 자성을 갖는 금속 필러(110)가 자기장의 방향을 따라 일방향으로 배열되도록 할 수 있다.

다음으로, 페이스트(100)를 건조 경화시킬 수 있다(400). 페이스트(100)가 경화되지 않은 상태에서는 금속 필러(110)의 배열이 안정적이지 못하며 페이스트(100)의 사용이 용이하지 않으므로, 페이스트(100)를 건조 경화시켜 방전 갭에 도포할 수 있다.

이와 같이, 본 발명의 실시예에 따른 이에스디 페이스트의 제조 방법은, 자기장을 이용하여 페이스트(100) 내의 금속 필러(110)를 용이하게 일방향으로 배열할 수 있으므로, 이에스디 특성이 나타나는 턴온 전압을 효과적으로 낮출 수 있다.

이 경우, 페이스트(100)는 도 2 및 도 3에 도시된 바와 같이, 기판(10) 위에 스크린인쇄, 디스펜싱(dispensing) 등의 공법으로 도포된 상태로 건조 경화가 이루어질 수 있으나, 반드시 이에 한정되는 것은 아니며 필요에 따라 다양한 방법으로 페이스트(100)의 건조 경화가 이루어질 수 있다.

본 실시예에 따른 이에스디 페이스트의 제조 방법에서, 금속 필러(110)는 세장형의 로드(rod)로 형성될 수 있다. 즉, 금속 필러(110)는 도 2 및 도 3에 도시된 바와 같이 소정의 길이를 갖는 막대 형상으로 형성될 수 있다.

이와 같이, 금속 필러(110)를 세장형의 로드로 형성하여, 일방향으로 금속 필러(110)를 배열하였을 때, 금속 필러(110)의 길이 방향을 따라 전류가 보다 쉽게 흐를 수 있으므로, 턴온 전압을 낮추는 데 더욱 유리할 수 있다.

또한, 금속 필러(110)를 세장형의 로드로 형성하여, 페이스트(100) 층의 두께를 상대적으로 줄일 수 있으므로, 제품의 소형화에도 유리할 수 있다.

여기서, S300 단계는, 금속 필러(110)의 길이 방향으로 자기장을 가하도록 페이스트(100)의 양단에 전자석(200)을 배치하는 단계를 더 포함할 수 있다. 즉, 페이스트(100)의 양단에 전자석(200)을 배치하여 자기장을 가한다면, 도 3에 도시된 바와 같이 금속 필러(110)가 페이스트(100)의 양단 방향으로 나란하게 배열될 수 있다.

이 경우, 설계상 요구되는 페이스트(100)의 성질에 따라, 전자석(200)에 가해지는 전원의 세기 및 시간 등을 적절히 조절할 수 있으므로, 보다 다양한 이에스디 페이스트를 제조하는 것이 가능할 수 있다.

또한, S400 단계는 건조기(300) 내에서 이루어지고, 전자석(200)은 건조기(300)에 설치될 수 있다. 즉, 도 2 및 도 3에 도시된 바와 같이, 전자석(200)이 설치된 건조기(300)에 페이스트(100)를 세팅하여, 페이스트(100)에 자기장을 가하고 페이스트(100)를 건조 경화시킬 수 있다.

이로 인해, S300 단계와 S400 단계를 별도의 장치에서 수행할 필요가 없으며, 일정 부분 S300 단계와 S400 단계를 동시에 진행할 수도 있는 등, 이에스디 페이스트의 제조 공정 및 시간을 단축할 수 있다.

본 실시예에 따른 이에스디 페이스트의 제조 방법은, S100 단계와 S300 단계 사이에, 페이스트(100)의 점도를 조정하는 단계(S200)를 더 포함할 수 있다.

S100 단계에서 조성된 페이스트(100)는 S300 단계에서 금속 필러(110)가 배열되어야 하므로, 상대적으로 낮은 점도를 갖는 것이 유리할 수 있다. 그러나, 페이스트(100)가 지나치게 낮은 점도를 갖는 경우, 수지(120) 내에 금속 필러(110)가 적절하게 분산되지 않을 수 있고, 인쇄 후 페이스트(100) 흐름에 의해 쇼트 불량이 발생할 수 있다.

따라서, 본 실시예에 따른 이에스디 페이스트의 제조 방법은, S200 단계에서 페이스트(100)의 점도를 조정하여, 금속 필러(110)를 일방향으로 배열하기 위한 최적의 페이스트(100) 점도를 유지할 수 있다.

도 4는 본 발명의 일 실시예에 따른 이에스디 페이스트에서 수지 내에 금속 필러가 일방향으로 배열되기 전의 상태를 나타내는 도면이다. 도 5는 본 발명의 일 실시예에 따른 이에스디 페이스트에서 수지 내에 금속 필러가 일방향으로 배열된 후의 상태를 나타내는 도면이다.

도 3 및 도 5에 도시된 바와 같이, 수지(120) 내에 금속 필러(110)가 일방향으로 배열된 본 발명의 일 실시예에 따른 이에스디 페이스트(1000)에 있어서, 금속 필러(110)는 가로 5㎛와 세로 5㎛의 정사각형으로 구획되는 이에스디 페이스트(1000) 단면 상의 단위 면적에서 이에스디 페이스트(1000)의 길이 방향과 평행하게 배열된 비율이 80% 이상일 수 있다.

이로 인해, 본 실시예에 따른 이에스디 페이스트(1000)는 수지(120) 내에 금속 필러(110)가 일방향으로 배열되어 상술한 바와 같은 이에스디 특성이 나타나는 턴온 전압을 낮추는 효과가 발휘될 수 있다.

특히, 금속 필러(110)는 단위 면적 상에서 이에스디 페이스트(1000)의 길이 방향에 대한 경사각이 20도 이하일 수 있다.

이로 인해, 본 실시예에 따른 이에스디 페이스트(1000)는 금속 필러(110)의 배열 방향이 일률적으로 형성될 수 있으며, 상대적으로 낮은 금속 필러(110)의 충진률을 갖는 경우에도 금속 필러(110)의 배열 방향을 따라 전류가 용이하게 흐를 수 있으므로, 턴온 전압을 효과적으로 낮출 수 있다.

No	실시예	비교예
1	11.3	14.7
2	8.3	27.9
3	15.5	4.1
4	14.4	23.5
5	7.1	22.1
6	3.8	12.7
7	12.0	39.7
8	3.5	33.9
9	15.2	17.5
10	13.2	10.9
11	14.1	15.8
12	5.8	7.1
13	13.5	27.4
14	10.5	64.0
15	11.6	11.1
16	4.4	31.6
17	8.2	17.7
18	11.3	53.8
19	10.0	18.1
20	14.7	25.2
평균(Ave)	10.4	23.9
최소(Min)	3.5	4.1
최대(Max)	15.5	64.0

표 1은 본 실시예에 따른 이에스디 페이스트(1000)에서 수지(120) 내의 금속 필러(110)의 각도를 실험적으로 측정한 결과이다. 이 경우, 비교예는 수지(120) 내에 금속 필러(110)가 일방향으로 배열되기 전의 상태(도 4 참조)에 대한 각도 측정 결과이고, 실시예는 수지(120) 내에 금속 필러(110)가 일방향으로 배열된 후의 상태(도 5 참조)에 대한 각도 측정 결과이다.

표 1에 나타난 바와 같이, 실시예의 경우 비교예에 비하여 금속 필러(110)가 일방향으로 배열된 비율이 증가하였고, 모든 금속 필러(110)의 경사각이 20도 이하인 것을 실험적으로 측정할 수 있다.

한편, 본 실시예에 따른 이에스디 페이스트(1000)의 각 구성 및 수지(120) 내에 금속 필러(110)가 일방향으로 배열되는 과정에 대하여는 본 발명의 일 실시예에 따른 이에스디 페이스트의 제조 방법에서 상술하였기 때문에, 중복되는 내용에 대한 상세한 설명은 생략하도록 한다.

이상, 본 발명의 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.

10: 기판
100: 페이스트
110: 금속 필러
120: 수지
200: 전자석
300: 건조기

Claims (7)

1. 금속 필러와 수지를 혼합하여 페이스트를 조성하는 단계;
   상기 페이스트에 자기장을 인가하여 상기 페이스트 내의 상기 금속 필러를 일방향으로 배열하면서 상기 페이스트를 건조 경화시키는 단계;
   를 포함하는 이에스디 페이스트의 제조 방법.
   
2. 제1항에 있어서,
   상기 금속 필러는 세장형의 로드(rod)로 형성되는 것을 특징으로 하는 이에스디 페이스트의 제조 방법.
   
3. 제1항에 있어서,
   상기 자기장의 인가는 금속 필러의 길이 방향으로 자기장을 인가하는 이에스디 페이스트의 제조 방법.
   
4. 제1항에 있어서,
   상기 자기장의 인가와 상기 페이스트의 건조는 동시에 진행되는 이에스디 페이스트의 제조 방법.
   
5. 제1항 내지 제4항 중 어느 한 항에 있어서,
   상기 페이스트를 조성하는 단계와 상기 금속 필러를 일방향으로 배열하면서 건조하는 단계 사이에,
   상기 페이스트의 점도를 조정하는 단계;
   를 더 포함하는 이에스디 페이스트의 제조 방법.
   
6. 삭제
7. 삭제

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