KR101979495B1 - 반도체 배터리 및 반도체 배터리를 포함하는 반도체 장치 - Google Patents

반도체 배터리 및 반도체 배터리를 포함하는 반도체 장치 Download PDF

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Abstract

반도체 배터리는 기판과, 기판 내에 또는 기판 위에 배치된 배터리 애노드 반도체 물질과, 기판 내에 또는 기판 위에 배치된 배터리 캐소드 물질과, 배터리 애노드 반도체 물질과 배터리 캐소드 물질 사이에 배치된 배터리 전해질을 포함한다. 전기 절연 인캡슐런트는 제 1 면 및 제 2 면을 갖는다. 기판은 인캡슐런트 내에 적어도 부분적으로 임베딩된다. 애노드 전극은 배터리 애노드 반도체 물질에 전기적으로 접속되고 인캡슐런트의 제 2 면 위에 배치된다. 캐소드 전극은 배터리 캐소드 물질에 전기적으로 접속되고 인캡슐런트의 제 1 면 위에 배치된다.

Description

반도체 배터리 및 반도체 배터리를 포함하는 반도체 장치{SEMICONDUCTOR BATTERY AND SEMICONDUCTOR DEVICE INCLUDING A SEMICONDUCTOR BATTERY}
본 발명은 일반적으로 반도체 배터리 및 반도체 배터리와 반도체 부품을 포함하는 반도체 장치의 기술에 관한 것이다.
제한된 크기의 배터리는, 예를 들어, 모바일 장치, 시계, 리모트 콘트롤, 계산기 등과 같은 복수의 상이한 애플리케이션에 주로 사용된다. 고속 충전 및 저가의 제조 공정을 갖는 소형의 저비용 배터리를 제공하는 것이 바람직하다.
반도체 배터리는 기판, 및 기판 내에 또는 기판 위에 배치된 배터리 애노드 반도체 재료를 포함한다. 배터리 캐소드 재료는 기판 내에 또는 기판 위에 배치되고 배터리 전해질은 배터리 애노드 재료와 배터리 캐소드 재료 사이에 배치된다. 전기 절연성 인캡슐런트는 제1 면 및 제2 면을 갖는다. 기판은 인캡슐런트에 적어도 부분적으로 매립된다. 애노드 전극은 인캡슐런트의 제2 면 위에 배치된다. 애노드 전극은 배터리 애노드 재료에 전기적으로 접속된다. 캐소드 전극은 인캡슐런트의 제1 면 위에 배치된다. 캐소드 전극은 캐소드 배터리 재료에 전기적으로 접속된다.
반도체 장치는 기판, 및 기판 내에 또는 기판 위에 배치된 배터리 애노드 반도체 재료를 포함한다. 배터리 캐소드 재료는 기판 내에 또는 기판 위에 배치되고, 배터리 전해질은 배터리 애노드 재료와 배터리 캐소드 재료 사이에 배치된다. 전자 부품은 기판으로부터 분리되고 배터리 애노드 반도체 재료 및 배터리 캐소드 재료에 전기적으로 접속된다. 반도체 장치는 전기 절연성 인캡슐런트를 더 포함한다. 기판 및 전자 부품은 인캡슐런트에 적어도 부분적으로 매립된다.
반도체 배터리 웨이퍼는 제1 면 및 제1 면에 대향하는 제2 면을 갖는 반도체 웨이퍼를 포함한다. 제1 홀의 어레이는 반도체 웨이퍼의 제1 면에 배치된다. 각각의 제1 홀은 배터리 캐소드 재료의 적어도 일부 및 배터리 전해질의 적어도 일부를 수용한다.
반도체 배터리를 제조하는 방법은 웨이퍼 내에 또는 웨이퍼 상에 반도체 배터리 구조의 어레이를 형성하는 단계를 포함한다. 웨이퍼는 적어도 하나의 반도체 배터리 구조를 각각 포함하는 단일 기판들로 분리된다. 기판은 캐리어 상에 이격된 관계로 배치된다. 기판은 전기 절연성 재료로 캡슐화되어 캡슐화 바디(encapsulation body)를 형성한다. 캡슐화 바디는 캐리어로부터 먼 쪽을 향하는 제1 표면 및 제1 표면에 대향하는 제2 표면을 포함한다. 제1 전기층은 캡슐화 바디의 제1 표면 위에 형성된다. 캡슐화 바디는 단일 반도체 배터리로 단일화된다.
반도체 장치를 제조하는 방법은 웨이퍼 내에 또는 웨이퍼 상에 반도체 배터리 구조의 어레이를 형성하는 단계를 포함한다. 웨이퍼는 적어도 하나의 반도체 배터리 구조를 각각 포함하는 단일 기판들로 분리된다. 기판은 캐리어 상에 이격된 관계로 배치된다. 전자 부품은 캐리어 상에 배치된다. 기판 및 전자 부품은 전기 절연성 재료로 캡슐화되어 캡슐화 바디를 형성한다. 전기층은 캡슐화 바디의 제1 표면 상에 형성된다. 캡슐화 바디는 적어도 하나의 반도체 배터리 구조 및 하나의 전자 부품을 각각 포함하는 단일 반도체 장치로 단일화된다.
첨부 도면은 실시예에 대한 추가의 이해를 제공하기 위해 포함되고 본 명세서에 포함되어 본 명세서의 일부를 구성한다. 도면은 실시예를 예시하고 설명과 함께 실시예의 원리를 설명하는 역할을 한다. 다른 실시예 및 실시예의 많은 의도된 장점은 후술하는 상세한 설명을 참조함으로써 더 잘 이해될 것이므로 용이하게 이해될 것이다. 도면의 구성요소는 반드시 서로에 대해 실제 크기대로 도시되는 것은 아니다. 동일한 참조 부호는 대응하는 유사한 부분을 나타낸다.
도 1은 하나 이상의 실시예에 따른 예시적인 반도체 배터리를 도시하는 단면도이다.
도 2는 하나 이상의 실시예에 따른 예시적인 반도체 배터리를 도시하는 단면도이다.
도 3은 하나 이상의 실시예에 따른 예시적인 반도체 배터리를 도시하는 단면도이다.
도 4는 하나 이상의 실시예에 따른 반도체 배터리를 제조하는 예시적인 방법의 흐름도이다.
도 5a 내지 도 5s는 하나 이상의 실시예에 따른 제조 동안 예시적인 반도체 배터리를 도시하는 단면도이다.
도 6은 하나 이상의 실시예에 따른 예시적인 반도체 장치 또는 예시적인 반도체 배터리를 도시하는 단면도이다.
도 7은 하나 이상의 실시예에 따른 예시적인 반도체 장치 또는 예시적인 반도체 배터리를 도시하는 단면도이다.
도 8은 하나 이상의 실시예에 따른 반도체 배터리 구조를 포함하는 반도체 장치를 제조하는 예시적인 방법의 흐름도이다.
도 9는 하나 이상의 실시예에 따른 예시적인 반도체 장치 또는 예시적인 반도체 배터리를 도시하는 단면도이다.
도 10은 하나 이상의 실시예에 따른 예시적인 반도체 장치 또는 예시적인 반도체 배터리를 도시하는 단면도이다.
도 11은 하나 이상의 실시예에 따른 예시적인 반도체 장치 또는 예시적인 반도체 배터리를 도시하는 단면도이다.
후술하는 상세한 설명에서, 본 발명의 일부분을 형성하고, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이와 관련하여, "상부", "하부", "전방", "후방", "상측", "하측" 등과 같은 방향성 용어는 도시되는 도면(들)의 방위와 관련하여 사용된다. 실시예의 구성요소는 다수의 상이한 방향으로 배치될 수 있으므로, 방향성 용어는 설명의 목적으로 사용되며 결코 제한적이지 않다. 본 발명의 범위를 벗어나지 않고 다른 실시예가 이용될 수 있고 구조적 또는 논리적 변경이 이루어질 수 있음을 이해해야 한다. 따라서, 후술하는 상세한 설명은 제한적인 의미로 취해서는 안 되며, 본 발명의 범위는 첨부된 청구범위에 의해 한정된다.
본 명세서에 기술된 각종 예시적인 실시예의 특징은, 달리 명시하지 않는 한 서로 결합될 수 있음을 이해해야 한다.
또한, 본 명세서에서 사용된 바와 같이, "결합, "부착", "접속", "연결" 및/또는 "전기적으로 접속/전기적으로 연결"이라는 용어는 요소 또는 층이 직접 접촉되어야 함을 의미하는 것은 아니고; 매개하는 요소 또는 층이 "결합, "부착", "접속", "연결" 및/또는 "전기적으로 접속/전기적으로 연결"하는 요소들 사이에 제공될 수 있다. 그러나, 본 발명에 따르면, 상기 언급된 용어는 선택적으로 요소 또는 층이 직접적으로 함께 접촉되는, 즉, 어떠한 매개하는 요소 또는 층도 "결합, "부착", "접속", "연결" 및/또는 "전기적으로 접속/전기적으로 연결"하는 요소들 사이에 제공될 수 없다는 특정의 의미를 또한 가질 수 있다.
또한, 표면 "위에" 형성되거나 배치된 부품, 요소 또는 재료 층과 관련하여 사용된 "위에"라는 용어는 본 명세서에서 부품, 요소 또는 재료 층이 "바로 위에", 예를 들면, 암시 표면과 직접 접촉하는 것으로 위치(예를 들어, 배치, 형성, 증착 등)되는 것을 의미하는 것으로 사용될 수 있다. 표면 "위에" 형성되거나 배치된 부분, 요소 또는 재료 층과 관련하여 사용된 "위에"라는 용어는 본 명세서에서 부품, 요소 또는 재료 층이 암시 표면 "간접적으로 위에" 위치(예를 들어, 배치, 형성, 증착 등)되고 하나 이상의 추가 부품, 요소 또는 층이 암시 표면과 부품 사이에 위치(예를 들어, 배치, 형성, 증착 등)되는 것을 의미하는 것으로 사용될 수 있다. "아래", "밑에", "아래에" 등과 같은 용어에도 유사하게 적용된다.
본 명세서에 기술된 기판은 각종 재료, 그 중에서도 결정질, 다결정 또는 비정질 재료일 수 있다. 예시로서, 기판은, 예를 들어, 실리콘과 같은 반도체 재료 또는 글래스와 같은 전기 절연성 재료로 이루어질 수 있다.
배터리 애노드 반도체 재료는 다음과 같은 그룹의 재료, 즉, 실리콘, 도핑된 실리콘, 실리콘을 포함하는 재료 화합물을 포함하는 재료 중 적어도 하나의 재료를 포함하거나 이들로 구성될 수 있다.
반도체 배터리 캐소드 재료는 다음과 같은 그룹의 재료, 즉, 리튬, 코발트, 니켈, 알루미늄, 산소, 철, 인, 망간, 바나듐, 망간 스피넬, 리튬 니켈 망간 코발트, 리튬 철 인(도핑 또는 미도핑), 올리빈, LiCoO2, LiNiO2, LiNii -x, CoxO2, LiNi0.85Co0.1Al0.05O2, LiNi0 . 33Cu0 . 33Mn0 . 33O2, LiMn2O4(스피넬 구조), LiFePO4, V2O5, LiMn2O4, LiFePO4, 스테인레스 스틸, 및 캐소드 또는 캐소드 층을 형성하기 위한 임의의 다른 가능한 재료를 포함하는 재료 중 적어도 하나의 재료를 포함하거나 이들로 구성될 수 있다.
배터리 전해질은 배터리 애노드 재료와 배터리 캐소드 재료 사이에 배치된다. 배터리 전해질 재료는 리튬, 인, 리튬 인, 산질화물, 폴리머, LiPF6, LiBF4, 폴리옥시에틸렌, 티오리스콘(Thio-Liscon), LiPO1 - xN1 -y(LiPON), LISICON 재료 및 NASICON 재료, 및 배터리 전해질 층을 형성하기 위한 임의의 다른 가능한 재료를 포함하거나 이들로 구성될 수 있다.
전기 절연성 인캡슐런트는 기판 및, 예를 들어, 존재한다면, 하나 이상의 전자 부품(들)을 적어도 부분적으로 캡슐화하는데 사용될 수 있다. 인캡슐런트는 열경화성 재료 또는 열가소성 재료를 포함하거나 이들로 구성될 수 있다. 열경화성 재료는, 예를 들어, 에폭시 수지, 실리콘 수지 또는 아크릴 수지를 기초로 하여 이루어질 수 있다. 열가소성 재료는, 예를 들어, 폴리에테르이미드(PEI), 폴리에테르술폰(PES), 폴리페닐렌술피드(PPS), 폴리아미드이미드(PAI) 및 폴리에틸렌테레프탈레이트(PET)의 그룹으로부터 선택된 하나 이상의 재료를 포함할 수 있다. 열가소성 재료는 몰딩이나 라미네이션 중에 압력 및 열을 인가함으로써 용융되고 냉각 및 압력 해제시 (가역적으로) 경화된다.
인캡슐런트는 폴리머 재료, 예를 들어, 폴리에틸렌 테레프탈레이트를 포함하거나 이들로 구성될 수 있다. 인캡슐런트는 충진되거나 충전되지 않은 몰드 재료, 충진되거나 충진되지 않은 열가소성 재료, 충진되거나 충전되지 않은 열경화성 재료, 충진되거나 충전되지 않은 라미네이트, 섬유 강화 라미네이트, 섬유 강화 폴리머 라미네이트, 및 충전제 파티클을 갖는 섬유 강화 폴리머 라미네이트를 포함하거나 이들로 구성될 수 있다.
인캡슐런트는, 예를 들어, 몰딩 또는 라미네이팅에 의해 기판 및, 예를 들어, 전자 부품(들)에 인가될 수 있다.
첫 번째 경우에, 즉, 인캡슐런트가 몰드 재료인 경우, 예를 들어, 압축 몰딩, 사출 몰딩, 분말 몰딩, 액체 몰딩 또는 필름 보조 몰딩(FAM)과 같은 각종 기술을 사용하여 인캡슐런트 또는 복수의 인캡슐런트를 함유하는 캡슐화 바디(예f를 들어, 인공 웨이퍼)를 형성할 수 있다. 몰드 재료는 기판(들) 및, 예를 들어, 존재한다면, 전자 부품(들)을 오버몰드하도록 인가될 수 있다.
두 번째 경우에, 즉, 인캡슐런트가 라미네이트 재료로 이루어지는 경우, 인캡슐런트는 층의 단편의 형상, 예를 들어, 기판(들) 및, 예를 들어, 존재한다면, 전자 부품(들) 위에 적층되는 전기 절연성 호일(foil) 또는 시트의 단편의 형상을 가질 수 있다. 열 및 압력은 호일 또는 시트의 단편을 하부 구조에 부착하기에 적합한 시간 동안 인가될 수 있다. 라미네이션 동안, 전기 절연성 호일 또는 시트가 유동할 수 있어(즉, 소성 상태에 있음), 기판(들)과, 예를 들어, 전자 부품(들) 또는 다른 토폴로지 구조 사이의 갭이 전기 절연성 호일 또는 시트의 폴리머 재료로 충진된다. 전기 절연성 호일 또는 시트는 임의의 적절한 열가소성 또는 열경화성 재료를 포함하거나 이들로 구성될 수 있다. 각종 실시예에서, 절연성 호일 또는 시트는, 예를 들어, 글래스 또는 탄소 섬유와 같은 섬유 매트, 및 수지, 예를 들어, 열경화성 또는 열가소성 재료의 조합으로 제조되는 프리프레그(prepreg)(사전 함침된(pre-impregnated) 섬유의 약자)를 포함하거나 이들로 구성될 수 있다. 프리프레그 재료는 통상적으로 PCB(인쇄 회로 기판)를 제조하는데 사용된다.
전자 부품(들)은, 존재한다면, 각각 반도체 칩일 수 있다. 이것 또는 이들 반도체 칩(들)은 상이한 유형일 수 있고, 상이한 기술에 의해 제조될 수 있으며, 예를 들어, 집적 회로, 예를 들면, 모놀리식 통합 전기, 전기 광학 또는 전자 기계 회로를 포함할 수 있다. 보다 구체적으로, 반도체 칩은, 예를 들어, 센서 회로, 로직 집적 회로, 아날로그 집적 회로, 혼합 신호 집적 회로 및 메모리 회로 중 하나 이상을 포함할 수 있다.
반도체 칩(들)은, 예를 들어, Si, SiC, SiGe, GaAs, GaN, AlGaN, InGaAs, InAlAs 등과 같은 특정 반도체 재료로 제조될 수 있고, 또한 반도체가 아닌 무기 및/또는 유기 재료를 포함할 수 있다.
앞에서 지칭한 반도체 칩(들)은 제어 회로, 마이크로프로세서, 메모리 회로 및/또는 마이크로 전자 기계적 구성요소를 포함할 수 있다. 이들은, (예를 들어, 온도 센서/검출기, 자계 센서/검출기, 전계 센서/검출기, 기계 힘 센서/검출기, 가속 센서/검출기, 압력 센서/검출기, 마이크로폰, 광학 센서/검출기와 같은) 센서 또는 검출기를 포함한다.
전자 부품(들)은, 존재한다면, 수동 또는 능동 부품으로서 각각 설계될 수 있다. 예시로서, 수동 부품으로서 설계되는 경우, 전자 부품은 소위 PID(수동 집적 장치)일 수 있다. PID는 캐패시턴스, 인덕턴스 및 저항 중 하나 이상을 구현할 수 있다.
능동 부품으로서 설계되는 경우, 전자 부품은 전술한 반도체 칩, 특히 센서/검출기 및/또는 논리 칩의 종류 중 임의의 것일 수 있다. 복수의 전자 부품이 포함되는 경우, 적어도 하나의 능동 부품 및 적어도 하나의 수동 부품이 인캡슐런트에 포함될 수 있다.
반도체 배터리 또는 반도체 장치는 eWLP(임베디드 웨이퍼 레벨 패키징) 공정에 의해 제조될 수 있다. 이 경우에, 기판 및, 예를 들어, 전자 부품은, 존재한다면, 캐리어 상에 이격된 관계로 배치된다. 그 다음에 캐리어, 기판 및, 예를 들어, 전자 부품 위에 절연성 재료를 인가하여 캡슐화 바디(인공 웨이퍼라고도 함)를 형성한다. 따라서, 인공 웨이퍼는 복수의 기판 및, 예를 들어, 전자 부품을 포함할 수 있다. 그 다음에 인공 웨이퍼는 인캡슐런트에 의해 패키징되는 단일 반도체 배터리 또는 단일 반도체 장치로 분할된다.
반도체 배터리는 소위 버튼 셀(button cell)일 수 있다. 버튼 셀은 버튼 형상의 소형의 단일 셀 배터리이다. 버튼 셀은 각종 상이한 애플리케이션, 예를 들어, 계산기, 와치, 보청기, 리모트 콘트롤 토이, LED 광, 백업 배터리, 실시간 배터리, 디스플레이, 레이저 포인터, 미니 플래시라이트, 뮤직 그리팅 카드, 알람 시스템, 컴퓨터(예를 드렁, 바이시클 컴퓨터), 혈당 측정기, 자동차 키, 카 스테레오, 전자 데이터베이스, 의료 애플리케이션, 타이머, 인슐린 펌프, 내과 애플리케이션, 및 온도계에서 널리 사용된다. 하나 이상의 실시예에서, 반도체 배터리, 예를 들어. 버튼 셀은 인캡슐런트에 매립된(반도체 배터리 구조를 포함하도록 처리된) 전자 부품을 포함하지 않는 기판을 포함한다. 다른 실시예에서, 반도체 배터리, 예를 들어, 버튼 셀은 인캡슐런트에 또한 매립되는 전자 부품, 예를 들어, PID, 마이크로 컨트롤러 IC 또는 온도계 센서 IC를 추가로 포함한다. 전자 부품은 반도체 배터리의 "배터리 기능"에 적어도 하나의 추가 기능을 제공한다. 이 경우에, 반도체 배터리 구조를 포함하는 기판은 전자 부품을 활성화하는 내부 전원으로서 추가로 작용할 수 있다. 예시로서, 반도체 배터리는 "스마트 배터리"일 수 있다.
본 발명에 따른 반도체 장치는 반도체 배터리 구조 및 적어도 하나의 전자 부품을 포함하는 기판을 포함하며, 이들 모두는 인캡슐런트에 매립된다. 전자 부품은 반도체 장치의 기능을 제공한다. 반도체 배터리 구조는 전자 부품에 전원을 공급하는 내부 전원으로서 작용할 수 있다. 예시로서, 반도체 장치는 내부 반도체 배터리 구조, 즉, 센서/검출기, 마이크로 컨트롤러 등을 갖는 임의의 반도체 장치일 수 있다.
도 1은 각종 실시예에 따른 반도체 배터리(100)를 도시한다. 반도체 배터리(100)는 기판(110)을 포함한다. 기판(110)은 전기 절연성 인캡슐런트(120) 내에 적어도 부분적으로 매립된다. 인캡슐런트(120)는 제1 면(120a)과 상기 제1 면(120a)에 대향하는 제2 면(120b)을 갖는다. 반도체 배터리(100)는 인캡슐런트(120)의 제1 면(120a) 위에 배치된 캐소드 전극(140) 및 인캡슐런트(120)의 제2 면(120b) 위에 배치된 애노드 전극(130)을 더 포함한다.
기판(110)은 반도체 배터리 구조(150)와 연관될 수 있다. 각종 실시예에 따르면, 반도체 배터리 구조(150)는 예시로서 도 1에 도시된 바와 같이 기판(110)에 모놀리식으로 집적될 수 있다. 다른 실시예에서, 반도체 배터리 구조(150)는 기판(110) 위에 배치될 수 있다.
반도체 배터리 구조(150)는 기판(110) 내에 또는 기판(110) 위에 있는 배터리 애노드 반도체 재료(151), 기판(110) 내의 또는 기판(110) 위에 있는 배터리 캐소드 재료(152), 및 배터리 애노드 반도체 재료(151)와 배터리 캐소드 재료(152) 사이에 배치된 배터리 전해질(153)을 포함한다. 반도체 배터리 구조(150)를 구현하는 복수의 상이한 설계가 이용 가능하므로, 배터리 애노드 반도체 재료(151), 배터리 캐소드 재료(152), 및 배터리 전해질(153)의 특정 배치는 도 1에 도시되지 않았다. 예를 들어, 배터리 애노드 반도체 재료(151), 배터리 캐소드 재료(152), 및 배터리 애노드 반도체 재료(151)와 배터리 캐소드 재료(152) 사이의 배터리 전해질(153)을 배치하는 수평 다층 구조 또는 수직 트렌치형 구조가 가능하다.
본 명세서 전체에 걸쳐 사용되는 "반도체 배터리"라는 용어는 배터리 애노드 재료(151)가 반도체 재료라는 의미를 갖는다. 예를 들어, 배터리 애노드 반도체 재료(151)는 실리콘, 도핑된 실리콘, 또는 실리콘을 포함하는 재료 화합물을 포함할 수 있다. 실리콘은 결정질, 다결정 또는 비정질일 수 있다. 이들 모든 경우에 반도체 배터리는 실리콘 배터리이다.
각종 실시예에 따르면, 배터리 애노드 반도체 재료(151)는 기판(110)의 진성 재료에 의해 형성된다. 즉, 기판(110)은 실리콘, 예를 들어, 결정질, 다결정 또는 비정질 실리콘을 포함하거나 이들로 구성될 수 있다. 구체적으로, 기판(110)은 실리콘 다이 또는 실리콘 칩, 예를 들어, 웨이퍼의 다이싱된 실리콘 다이 또는 실리콘 칩일 수 있다.
또한, 반도체 배터리 구조(150)는 통상적인 칩 제조 공정 스텝을 이용하여 제조되는 특성을 가질 수 있다. 이와 같이, 배터리 애노드 반도체 재료(151)는 통상적인 반도체 공정 동안 생성되고 처리(예를 들어, 증착, 구조화, 도핑 등)될 수 있고, 배터리 캐소드 재료(152)는 통상적인 반도체 공정 동안 생성되고 처리(예를 들어, 증착, 구조화, 도핑)될 수 있고 배터리 전해질(153)은 통상적인 반도체 공정 동안 생성되고 처리(예를 들어, 증착, 구조화, 도핑)될 수 있다. 반도체 공정 증착 기술은 화학 기상 증착(CVD) 또는 물리 기상 증착(PVD)을 포함할 수 있다.
CVD 공정은, 예를 들어, 저압 CVD(LPCVD) 또는 초고 진공 CVD(UHVCVD) 및 플라즈마 강화 CVD(PECVD)를 포함할 수 있다. CVD 공정은 특히 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘 이산화물, 실리콘 질화물 등을 증착하는데 사용될 수 있다. PVD 공정은 각종 스퍼터링, 증착 또는, 예를 들어, 이온 빔 스퍼터링(IBS), 반응성 스퍼터링, 진공 증발 또는 분자선 에피택시(MBE)와 같은 에피택시 공정을 포함할 수 있다.
또한, 반도체 배터리 구조(150)의 생성은 재료의 선택된 부분, 예를 들어, 배터리 애노드 반도체 재료(151), 배터리 캐소드 재료(152) 및/또는 배터리 전해질(153)을 제거하는 패터닝 공정을 포함할 수 있다. 패터닝 공정은 마스킹 공정, 리소그래피 공정 및 에칭 공정 중 하나 이상을 포함할 수 있다. 예를 들어, 포토레지스트가 도포될 수 있고, 포토레지스트가 광 패턴에 노광될 수 있으며, 포토레지스트가 현상될 수 있고, 현상(또는 미현상) 포토레지스트가 제거될 수 있고 제거된 포토레지스트에 의해 노광된 하부 재료가 에칭될 수 있다.
도 1에 도시된 바와 같이, 기판(110)의 제2 면(110b)은 인캡슐런트(120)의 제2 면(120b)과 동일한 레벨을 가질 수 있다. 애노드 전극(130)은 인캡슐런트의 제2 면(120b) 위에 배치되고 기판(110)의 제2 면(110b) 위에 배치될 수 있다. 애노드 전극(130)은 반도체 배터리(100)의 풋프린트 영역(결합된 제2 면(110b)과 제2 면(120b)의 영역)의 50%, 60%, 70%, 80%, 90%, 95% 이상이거나 또는 100%(즉, 전체)를 덮을 수 있는 연속적인 도전층일 수 있다.
유사하게, 캐소드 전극(140)은 반도체 배터리(100)의 상부 표면(예를 들어, 인캡슐런트(120)의 제1 면(120a))의 50%, 60%, 70%, 80%, 90%, 95% 이상이거나 또는 100%(즉, 전체)를 덮을 수 있는 연속적인 도전층일 수 있다.
캐소드 전극(140)은 제1 전기 인터커넥트(141)에 의해 기판(110) 내의 또는 기판(110) 위의 배터리 캐소드 재료(152)에 접속될 수 있다. 제1 전기 인터커넥트(141)는 캐소드 전극(140)과 배터리 캐소드 재료(152) 사이에 연장되는 비아(전기 스루 접속)에 의해 형성될 수 있다. 이와 같이, 인캡슐런트(120)는 기판(110)의 (상부) 제1 면(110a)을 완전히 덮을 수 있고, 제1 전기 인터커넥트(141)는 기판의 제1 면(110a) 위에 배치된 인캡슐런트(120)를 통과하여 배터리 캐소드 재료(152)에 접속될 수 있다. 또한, 기판(110)의 측면(110c)의 일부 또는 전부는 인캡슐런트(120)에 의해 부분적으로 또는 완전히 덮일 수 있다.
애노드 전극(130)과 캐소드 전극(140)은 금속, 금속 합금, 전이 금속, 백금, 구리, 알루미늄, 금, 티타늄, 바나듐, 몰리브덴, 탄탈, 니켈, 강철 등을 포함하는 재료의 그룹 중 적어도 하나의 재료를 포함하거나 이들로 구성될 수 있는 금속화물층에 의해 각각 형성될 수 있다.
반도체 배터리(100)의 형상, 보다 구체적으로는 그 치수(측방향 치수 L, 높이 H)는 표준 문헌에 규정된 바와 같이 각종 버튼 셀의 적절한 배터리 사양에 부합할 수 있다. 즉, 반도체 배터리(100)는, 예를 들어, 전술한 바와 같이 각종 애플리케이션에서 버튼 셀로서 사용될 수 있다.
각종 실시예에 따르면, 반도체 배터리(100)는 eWLP(임베디드 웨이퍼 레벨 패키징) 반도체 배터리 또는 eWLP 반도체 버튼 셀로서 표시될 수 있다. 전술한 바와 같이, "반도체 배터리"라는 용어는 배터리 애노드(151)의 반도체 재료, 예를 들면, 실리콘에 관련된다. 또한, "반도체 배터리"라는 용어는 기판(110) 및 반도체 배터리 구조(150)가 통상적인 반도체 공정 스텝에 의해 제조될 수 있다는 사실에 또한 관련될 수 있다. eWLP(임베디드 웨이퍼 레벨 패키징)라는 용어는 기판(110)을 패키징하는 기술에 관련된다. eWLP는 도 1에 도시된 바와 같이 (통합) 인캡슐런트(120)의 패널에 매립된 기판(110)의 어레이로 구성되는 인공 웨이퍼를 생성하고(이 인공 웨이퍼 또는 패널은 캡슈화 바디라 또한 지칭됨), 반도체 배터리(100)의 애노드 전극(130) 및 캐소드 전극(140)을 생성하는 인공 웨이퍼의 양쪽 측면에 금속화물층을 인가하고, 인공 웨이퍼를 단일 반도체 배터리(100)로 단일화하는 것을 포함할 수 있다.
반도체 배터리(100)는 고체 상태 전해질 배터리, 즉, 고체 상태 배터리를 형성할 수 있고 여기서 배터리 전극(즉, 배터리 애노드(151) 및 배터리 캐소드(152))은 고체 상태 재료에 의해 제공되고 배터리 전해질은 또한 고체 상태 재료이다. 반도체 배터리(100)는 1차 또는 2차 배터리일 수 있고, 즉, 반도체 배터리(100)는 각각 재충전 가능하지 않은(non-rechargeable) 배터리 또는 재충전 가능한 배터리일 수 있다. 반도체 배터리(100)(및 본 명세서에 기술된 배터리의 모든 예)는 저가의 제조 공정, 높은 방전 전류 및, 예를 들어, 고속 충전 등의 소형의 저비용 배터리일 수 있다.
도 2에 따르면, 반도체 배터리(200)는 반도체 재료, 예를 들어, 배터리 애노드(151)의 반도체 재료인 실리콘 또는 전술한 임의의 다른 반도체 재료를 포함하거나 이들로 구성된 기판(110)을 포함할 수 있다. 도 2는 반도체 배터리 구조(150)의 특정 예를 도시한다. 반도체 배터리 구조(150)는 기판(110)의 제1 면(110a)에 제공된 제1 홀(251)의 어레이를 포함할 수 있다. 예시의 용이를 위해, 단지 2개의 제1 홀(251)이 도시되어 있지만, 실제로는 수백 또는 수천 개의 제1 홀(251)이 제공될 수 있다. 각각의 제1 홀(251)은 배터리 캐소드 재료(152)의 적어도 일부 및 배터리 전해질(153)의 적어도 일부를 수용할 수 있다. 배터리 애노드 반도체 재료(151)는 제1 홀(251)의 내벽, 즉, 기판(110)의 재료에 의해 제공될 수 있다.
도 2에 도시된 바와 같이, 배터리 전해질(153)은 배터리 애노드 재료(151) 및 배터리 캐소드 재료(152)를 분리할 수 있다. 보다 구체적으로, 제1 홀(251)의 내벽은 배터리 전해질(153)의 층으로 완전히 덮일 수 있다. 배터리 전해질(153)의 내벽에 의해 한정된 공간은 배터리 캐소드 재료(152)로 부분적으로 또는 완전히 충진될 수 있다. 각각의 제1 홀(251) 내의 배터리 캐소드 재료(152)는 비아의 어레이에 의해 형성될 수 있는 제1 전기 인터커넥트(141)에 의해 캐소드 전극(140)에 전기적으로 접속될 수 있다. 각각의 비아는 하나의 제1 홀(251)과 연관될 수 있다. 대안적으로, 이하 보다 상세하게 더 살명하는 바와 같이, 기판(110)의 제1 면(110a)에는 배터리 캐소드 재료(152)를 홀 단위로 전기적으로 상호 접속하도록 구성되는 내부 재배치 구조(도시하지 않음)가 제공될 수 있다. 이 경우에, 제1 전기 인터커넥트(141)의 비아의 수는 제1 홀(251)의 수보다 작을 수 있으며, 예를 들어, 1만큼 작을 수 있다.
반도체 배터리(200)는 반도체 배터리(100)의 특정 예로서 이해될 수 있음에 주목해야 한다. 따라서, 반도체 배터리(100)와 관련된 개시는 반도체 배터리(200)에도 또한 적용되며, 그 반대로도 가능하다.
도 3에 따르면, 반도체 배터리(300)에는 절연성 재료, 예를 들어, 글래스를 포함하거나 글래스로 구성된 재료의 기판(110)이 제공될 수 있다. 기판(110)의 제1 면(110a)은 도 2와 관련하여 기술된 바와 같이 제1 홀(251)의 어레이와 유사한 제1 홀(351)의 어레이를 포함할 수 있다. 제1 홀(351)은 배터리 캐소드 재료(152)의 적어도 일부, 배터리 전해질(153)의 적어도 일부 및 배터리 애노드 반도체 재료(151)의 적어도 일부를 수용한다. 즉, 도 3의 예에서, 배터리 애노드 반도체 재료(151)는 제1 홀(351)의 내벽을 적어도 부분적으로 또는 완전히 덮는 제1 층으로서 제공된다. 그와 같은 방식으로, 제1 홀(351)은 반도체 배터리(200)의 제1 홀(251)의 벽 재료와 동일한 재료일 수 있는 반도체 벽 재료가 제공된다. 반도체 배터리(300)의 반도체 배터리 구조(150)의 나머지 배치는 반도체 배터리(200)의 반도체 배터리 구조(150)와 유사하다. 즉, 배터리 애노드 반도체 재료(115)로 코팅된 제1 홀(351)에는 배터리 전해질(153)의 층이 제공되고, 배터리 전해질(153)의 층에 의해 한정된 내부 공간은 배터리 캐소드 재료(152)로 부분적으로 또는 완전히 채워질 수 있다.
또한, 반도체 배터리(200)에 있어서 배터리 애노드 반도체 재료(151)는 (배터리 애노드 반도체 재료(151)를 제공할 수 있는) 기판(110)을 통해 반도체 배터리(200)의 애노드 전극(130)에 전기적으로 접속될 수 있는 한편, 반도체 배터리(300)에 있어서, 예를 들어, 반도체 기판(110)의 내부 배선과 같은 내부의 제2 전기 인터커넥트(미도시)가 배터리 애노드 반도체 재료(151)를 애노드 전극(130)에 상호 접속하도록 사용될 수 있으며, 그 이유는 반도체 배터리(300)의 기판(110)이 전기 절연성 재료로 구성될 수 있기 때문이다. 따라서, 각종 실시예에 따르면, 반도체 배터리(300)의 기판(110)에 내부 배선이 제공되어 배터리 애노드 반도체 재료(151)를 애노드 전극(130)에 전기적으로 접속한다. 대안적으로, 제1 홀(351)은 기판(110)을 완전히 관통하여 그 바닥에서 애노드 전극(130)을 노출시키도록 하는 스루 홀로서 설계될 수 있다. 그 다음에 배터리 애노드 반도체 재료(151)는 제1 홀(351)의 바닥에서 애노드 전극(130)의 측벽 및 노출 영역을 덮는 층으로서 인가될 수 있다. 배터리 애노드 반도체 재료(151)와 애노드 전극(130) 사이의 전기 접속은 제1 홀(351)의 바닥에서 배터리 애노드 반도체 재료(151)의 층이 애노드 전극(130)과 직접 접촉함으로써 확립된다.
배터리 애노드 반도체 재료(151)가 제1 홀(351)의 내벽을 덮는 층이며, 예를 들면, 내부 배선에 의해 애노드 전극(상기 참조)에 의해 전기적으로 접속되어 있는 것을 제외하고는, 반도체 배터리(300)의 모든 특성은 반도체 배터리(200 및 100)의 대응하는 특성과 동일하거나 유사할 수 있으며, 반복을 피하기 위해 상기 개시 내용이 참조된다. 도 2 및 도 3을 참조하면, 배터리 전해질(153) 및 배터리 캐소드 재료(152)를 수용하는 (제1) 홀(251, 351)의 배치는 반도체 기판(110) 내에 또는 반도체 기판(110) 상에 반도체 배터리 구조(150)의 (기본) 배터리 소자로서 간주될 수 있다. 그러나, 이는 이러한 (기본) 배터리 소자를 어떻게 설계할 것인가의 복수의 가능성 중 단지 하나에 불과하고, 도 2 및 도 3에 도시된 바와 같이 "홀 개념"과는 상이한 배터리 소자 설계가 가능함에 주목한다.
일반적으로, 예시적인 반도체 배터리(100, 200, 300)와 같은 실리콘 버튼 셀 배터리는 높은 C-레이트의 고유한 특징이 제공될 수 있다. C-레이트는 방전 전류와 배터리 용량의 비율이다. 예를 들어, 0.5-100 l/h의 C-레이트가 얻어질 수 있다. 이들 높은 C-레이트는 높은 방전 전류를 허용한다. 20, 30, 40 또는 50 A/㎤ 이상의 방전 전류가 달성될 수 있다. 이들 높은 C-레이트는 기존의 버튼 셀 배터리 기술로 C-레이트가 << 1/h인 것과 비교된다.
50, 70, 90, 110, 130, 150 mAh/g 이상의 중량 에너지 밀도 및 300, 350, 400, 450, 500, 550, 600 mAh/㎤ 이상의 체적 에너지 밀도가 가능할 수 있다. 중량 에너지 밀도는 기존의 기술과 비교하여, 예를 들어, 2의 배수만큼 높아질 수 있다. 체적 에너지 밀도는 기존의 기술과 비교하여, 예를 들어, 2의 배수만큼 또한 높아질 수 있다.
또한, 반도체 배터리(100, 200, 300)는 작은 패키지 체적을 허용하므로, 활성 체적 대 전체 패키지 체적의 큰 비가 얻어질 수 있다. 기판(110)의 체적이 활성 체적으로서 취해지고, 반도체 배터리(100, 200, 300)의 형상(즉, 인캡슐런트(120) 및 배터리 전극(130, 140)의 체적을 포함)에 의해 정의되는 바와 같은 반도체 배터리의 체적이 총 패키징 체적으로서 취해지면, 50%, 60%, 70%, 80%, 90% 이상의 비율이 얻어질 수 있다.
도 4는 반도체 배터리(100, 200, 300)를 제조하는 예시적인 공정의 흐름도를 도시한다. S1에서 반도체 배터리 구조의 어레이가 웨이퍼 내에 또는 웨이퍼 상에 형성된다. 전술한 바와 같이, 각종 상이한 반도체 배터리 구조(150)가 사용될 수 있다.
S2에서, 웨이퍼는 적어도 하나의 반도체 배터리 구조를 각각 포함하는 단일 기판으로 분리된다. 기판(110) 및 반도체 배터리 구조(150)의 예가 도 1 내지 도 3과 관련하여 설명되었다.
S3에서, 기판은 캐리어 상에 이격된 관계로 배치된다. 이하에서 보다 상세히 설명되는 바와 같이, 캐리어는 (제조 공정에서 나중에 제거되는) 임시 캐리어일 수 있거나 혹은 (예를 들어, 반도체 배터리의 전극을 제공하는) 영구 캐리어일 수 있다.
S4에서, 기판은 전기 절연성 재료로 캡슐화되어 캡슐화 바디를 형성하며, 캡슐화 바디는 캐리어로부터 먼 쪽을 향하는 제1 표면 및 제1 표면과 대향하는 제2 표면을 포함한다.
S5에서, 제1 전기층이 캡슐화 바디의 제1 표면 상에 형성된다. 제1 전기층은, 예를 들어, 캐소드 전극(140)을 제공할 수 있다. 제1 전기층은 또한, 예를 들어, 제1 전기 인터커넥트(141)를 제공할 수 있다.
S6에서, 캡슐화 바디는, 예를 들어, 반도체 배터리(100, 200, 300)와 같은 단일 반도체 배터리로 단일화된다. 따라서 캡슐화 바디의 단일화는 각각의 반도체 배터리(100, 200, 300)의 인캡슐런트(120)를 제공할 수 있다.
각종 실시예에 따르면, 웨이퍼 내에 또는 웨이퍼 위에 반도체 배터리 구조의 어레이를 형성하는 것은, 웨이퍼의 제1 표면에 제1 홀의 복수의 제1 어레이를 생성하는 것을 더 포함할 수 있으며, 제1 홀의 내벽은 배터리 애노드 반도체 재료를 포함한다. 웨이퍼는 반도체 웨이퍼(예를 들어, 실리콘 웨이퍼)일 수도 있거나 혹은 도 3과 관련하여 이전에 기술된 바와 같이 배터리 애노드 반도체 재료로 코팅된 제1 홀의 내벽을 갖는 다른 재료의 웨이퍼(예를 들어, 글래스 웨이퍼)일 수 있다는 것을 주목해야 한다.
반도체 배터리 구조의 어레이의 형성은 배터리 전해질 재료를 제1 홀에 도입하고 배터리 전해질 재료 위에 배터리 캐소드 재료를 형성하는 것을 더 포함할 수 있다.
이하에서 더 상세히 설명되는 바와 같이, 반도체 배터리 구조의 어레이를 형성하는 것은 양쪽 주면 상에서 웨이퍼를 처리하는 것을 포함할 수 있는 공정일 수 있다. 즉, 공정은 웨이퍼의 제1 표면에 대향하는 웨이퍼의 제2 표면에 제2 홀의 복수의 제2 어레이를 생성하는 것을 더 포함할 수 있다. 제1 홀과 유사하게, 제2 홀의 내벽은 배터리 애노드 반도체 재료를 포함할 수 있다.
웨이퍼의 제1 표면의 공정과 또한 유사하게, 전해질 재료가 제2 홀에 도입될 수 있고, 배터리 캐소드 재료가 배터리 전해질 재료 위에 형성될 수 있다.
전기 절연성 재료에 기판을 캡슐화하는 공정은 각종 상이한 방식으로 수행될 수 있다. 예시로서, 전기 절연성 재료 내에 기판을 캡슐화하는 것은 몰딩을 포함할 수 있다. 또 다른 가능성에 따르면, 전기 절연성 재료에 기판을 캡슐화하는 공정은 라미네이팅을 포함할 수 있다.
도 5a 내지 도 5s는 각종 실시예에 따른 제조 동안의, 예를 들어, 반도체 배터리(100, 200, 300)와 같은 반도체 배터리의 단면도를 도시한다. 도 5a에 따르면, 웨이퍼(510W)가 제공될 수 있다. 웨이퍼(510W)는, 예를 들어, 실리콘 웨이퍼, 예컨대, 12 실리콘 웨이퍼일 수 있다. 웨이퍼(510W)는 400㎛, 500㎛, 600㎛, 700㎛, 800㎛, 900㎛, 1000㎛, 1100㎛, 1200㎛ 이상의 두께 H1을 가질 수 있다.
그 다음에, 예를 들어, 포토레지스트와 같은 마스크층(511)이 웨이퍼(510W)의 제1 면(510Wa) 상에 인가될 수 있다. 마스크층(511)은 20㎛, 30㎛, 40㎛, 50㎛, 60㎛ 이상의 두께(T)를 가질 수 있다. 마스크층(511)의 인가는 프론트 - 엔드 웨이퍼 공정 중에 달성될 수 있다. 웨이퍼(510W)는 가늘고 균일한 마스크층(511)을 얻기 위해 마스크층(511)의 인가 중에 스핀될 수 있다.
도 5b에 따르면, 마스크층(511)이 구성된다. 마스크층(511)의 구조화는 자외선 광에 의해 마스크층(예를 들어, 포토레지스트)(511)을 노출시킴으로써 행해질 수 있다. 이어서 마스크층(511)의 노광된 영역 또는 노광되지 않은 영역 중 어느 하나가 용해에 의해 제거된다. 도 5b는 마스크층(511)이 제거되는 단지 2개의 영역의 생성을 간략화하여 도시한다. 실제로 통상적으로는, 마스크층(511)에서 보다 많은 수, 예를 들어, 기판 면적 당 수천개 또는 그 이상의 개구부가 생성될 것이다. 예시로서, 마스크층(511)의 기판 면적 당 총 50%, 60%, 70%, 80%, 90%, 95% 이상이 제거될 수 있다. 즉, 다소 고밀도의 개구부 어레이가 생성될 수 있다.
도 5c에 따르면, 홀 또는 트렌치(551)가 개구부와 정렬하여 웨이퍼(510W)에 형성될 수 있다. 홀(551)은 도 2의 제1 홀(251) 또는 도 3의 제1 홀(351)과 대응할 수 있다. 홀(551)은 200㎛, 300㎛, 400㎛, 500㎛와 같거나 그보다 크거나 작은 깊이 D를 가질 수 있다. 웨이퍼의 제1 면(510Wa)만이 처리되면, 홀(551)의 깊이 D는 H1의 80%, 90%, 95%, 98% 이상일 수 있다. 웨이퍼(510W)가 양쪽 측면으로부터 처리되면, (제1) 홀(551)의 깊이 D는 H1의 40%, 45%, 48% 이상일 수 있다. (제1) 홀(551)의 형성은 높은 종횡비(HAR)를 얻기 위해 수행될 수 있다. HAR 실리콘 에칭은, 예를 들어, 습식 에칭, 반응성 이온 에칭(RIE), 저밀도 플라즈마 에칭 등을 이용하여 수행될 수 있다.
도 5d에 따르면, 마스크층(511)은 홀(551)의 형성 후에 제거될 수 있다.
이하에서 홀(551)이 도 2에 개시된 바와 같은 유형의 제1 홀(251)인 것을 용이하게 설명하도록 가정한다. 즉, 일반성의 손실없이, 웨이퍼(510W)는 배터리 애노드 반도체 재료(151)로서 작용하는 반도체 재료(예를 들어, 실리콘)를 제공하는 것으로 자정한다. 그러나, 이하의 설명은 배터리 애노드 반도체 재료(151)가 홀(551)의 벽 코팅에 의해 제공되는 제1 홀(351)을 갖는 반도체 배터리(300)의 제조에 유사하게 적용 가능하다. 이 경우에, 도 5d에 도시된 제조 스테이지에 이어서, 반도체 재료 층(도시되지 않음)이 먼저 홀(551) 내에 증착되어 배터리 애노드 반도체 재료를 제공한다. 이것은 실리콘 증착 또는 에피택시 공정에 의해 수행될 수 있다.
도 5e를 참조하면, 배터리 전해질(153)의 층이 홀(551)의 내벽에 증착된다. 배터리 전해질(153)의 층은 이후에 인가되는 배터리 애노드 재료(151)와 배터리 캐소드 재료(152) 사이의 분리기로서 작용한다.
배터리 전해질(153)의 층은 20 내지 50nm의 두께를 가질 수 있다. 배터리 전해질(153)의 층은, 예를 들어, LiPON 또는 시오리스콘 혹은 배터리 전해질로서 사용될 수 있는 임의의 다른 적합한 재료를 포함하거나 이들로 구성될 수 있다.
도 5f를 참조하면, 홀(551)은 그 다음에 배터리 캐소드 재료(152)로 채워진다. 배터리 캐소드 재료(152)는, 예를 들어, 리튬 코발트(LCO) 또는 임의의 다른 적절한 재료를 포함하거나 이들로 구성될 수 있다. 도 5f에 개략적으로 도시된 바와 같이, 예를 들어, 재충전 모드 동안 반도체 재료의 팽창을 고려하기 위해 캐비티(cavity)가 홀(551)의 상부에 남겨질 수 있다. 예시로서, 실리콘은 재충전 동안 300% 한도의 팽창을 경험할 수 있다. 팽창은 격자 구조를 갖는 화합물에 분자 또는 이온의 가역적인 포함부 또는 삽입부인 삽입층(intercalation)에 의해 야기된다.
도 5g에 따르면, 홀(551)의 상부에서 충전되지 않아 남겨진 캐비티는, 예를 들어, 부분적으로 또는 완전히 점성의 유체 또는 액체(541)로 채워질 수 있다. 점성의 유체 또는 액체(541)는 그러한 팽창 동안 구조의 기계적 안정성을 촉진시킬 수 있다.
도 5h를 참조하면, 웨이퍼(510W)의 제1 면(510Wa) 위에 절연층(561)이 인가될 수 있다. 절연층(561)은 웨이퍼(510W)의 제1 면(510Wa)을 부분적으로 또는 완전히 덮을 수 있다. 특히, 절연층(561)은 홀(551)을 덮어 닫을 수 있다. 절연층(561)은, 예를 들어, 실리콘 산화물층, 실리콘 질화물층 또는 임의의 다른 무기 절연층과 같은 경질 패시베이션층일 수 있다. 절연층(561)은 대안적으로, 예를 들어, 폴리머층과 같은 유기 유전체층일 수 있다.
도 5i 및 도 5j는 웨이퍼(510W)의 양쪽 측면이 처리되는 예시적인 실시예에 관한 것이다. 웨이퍼(510W)의 양쪽 측면의 처리는 능동 배터리 체적(즉, 축적된 홀 체적)과 기판 체적의 최대 비율을 얻는 것을 허용할 수 있다. 그럼에도 불구하고, 웨이퍼(510W)의 단지 하나의 측면(예를 들어, 제1 면(510Wa))만이 사용되는 경우, 도 5i 및 도 5j에 도시된 공정이 생략될 수 있다.
보다 구체적으로, 도 5i는 웨이퍼(510W)를 뒤집는 것을 도시한다. 도 5j는 도 5s 내지 도 5h에 예시된 공정이 웨이퍼(510W)의 제2 면(510Wb)에서 반복될 때의 제조 동안의 스테이지를 도시한다. 안정성 수단을 위해, 예를 들어, 수 ㎛의 두께를 갖는 웹(552)이 상부(제2) 및 하부(제1) 홀(551) 사이에 남겨질 수 있다. 웹(552)의 두께는 50㎛, 40㎛, 30㎛, 20㎛, 10㎛, 5㎛ 이상일 수 있다.
도 5k는 웨이퍼 다이싱을 도시한다. 웨이퍼 다이싱 동안, 기판(110)은 웨이퍼(510W)로부터 절단된다. 웨이퍼 다이싱은, 예를 들어, 블레이드 다이싱, 소잉 등과 같은 기계 다이싱에 의해, 또는 레이저 다이싱에 의해 수행될 수 있다. 레이저 다이싱은 기판(110)의 임의의 원하는 형상을 얻는 것을 허용한다. 예시로서, 기판(110)의 곡선 형상 또는 원 형상이 가능하다. 설계 가변성은 웨이퍼 체적의 높은 사용을 초래할 수 있고, 따라서 반도체 배터리의 높은 체적 에너지 밀도를 초래할 수 있다. 많은 버튼 셀이 원 형상을 가지므로, 원형 기판을 사용함으로써 반도체 배터리의 체적을 가장 잘 활용할 수 있음에 주목한다. 또한, 레이저 다이싱은 웨이퍼 재료의 최소 재료 손실을 제공할 수 있다. 예를 들어, 스텔스 다이싱(stealth dicing)은 다이싱 동안 커프 손실(kerf loss) 및 칩핑이 거의 없이 사용될 수 있다.
기판(110)의 개수 및 그에 따른 하나의 웨이퍼(510W)로부터 제조되는 반도체 배터리의 개수는 반도체 배터리의 원하는 용량에 의존할 수 있다. 웨이퍼(510W)로부터 절단된 기판(110)의 개수가 적을수록, 각각의 반도체 배터리의 용량이 더 커질 수 있다. 예를 들어, 도 5k의 다이싱 공정이 생략되면, 하나의 버튼 셀이 웨이퍼(510W)의 크기로 제조될 수 있다. 이러한 반도체 배터리 버튼 셀은 "웨이퍼 버튼 셀 배터리"로 지칭될 수 있다.
도 5l을 참조하면, 단일화된 기판(110)은 캐리어(530) 상에 이격된 관계로 배치될 수 있다. 캐리어(530)는, 예를 들어, 금속판 또는 금속 시트일 수 있고, 예컨대, 리드 프레임일 수 있다. 예시로서, 캐리어(530)는 금속, 예를 들어, 구리를 포함하거나 그로 이루어질 수 있고, 100㎛, 150㎛, 200㎛, 250㎛, 300㎛ 이하의 두께를 가질 수 있다. 캐리어(530)는 영구 캐리어, 즉, 제조 공정의 나중 스테이지에서 반도체 배터리로부터 제거되지 않을 캐리어일 수 있다. 다른 실시예에서 캐리어(530)는, 예를 들어, 캡슐화 공정과 같은 후속 제조 공정에 대해서만 사용될 수 있는 일시 캐리어일 수 있지만 이는 나중에 제거되어 완성된 반도체 배터리의 일부를 형성하지 않을 것이다.
캐리어(530)는 수십 센티미터 이상의 측방향 치수 D1, D2를 가질 수 있다. 예시로서, 도 5l에 도시된 바와 같이, 캐리어(530)는 30cm의 측방향 치수 D1 및 40cm의 측방향 치수 D2를 가질 수 있다.
도 5l 및 도 5m을 참조하면, 기판(110)은 캐리어(530)에 배치되어 단단하게 부착될 수 있다. 캐리어(530)가 영구 캐리어(예를 들어, 리드 프레임)인 경우, 솔더링, 연질 솔더링, 경질 솔더링, 확산 솔더링, 신터링 또는 도전성 접착제가 사용될 수 있다. 캐리어(530)가 임시 캐리어인 경우, 접착성 강한 테이프 또는 유사한 부착 수단이 기판(110)을 캐리어(530)에 임시 고정하는데 사용될 수 있다.
캐리어(530)가 영구 캐리어인 경우, 캐리어, 예를 들어, 리드 프레임(530)이 먼저 거칠게 처리될 수 있다. 기판(110)은, 예를 들어, AuSn과 같은 후면 금속화물의 매우 얇은 층(예를 들어, 1㎛, 2㎛, 3㎛, 4㎛, 5㎛ 이상)으로 덮일 수 있다. 그 다음에 후면 금속화물은 가열될 수 있고 모든 기판(110)은 캐리어(530)의 거친 표면 상에 배치되어 그 위에 결합될 수 있으며, 도 5m을 참조하면 하나의 결합된 기판(110)을 도시한다.
도 5n을 참조하면, 기판(110)은 전기 절연성 인캡슐런트(120)에 의해 캡슐화될 수 있다. 각종 실시예에 따르면, 캡슐화 공정은 라미네이션에 의해 수행될 수 있다. 라미네이션 동안, 하나 또는 복수의 라미네이트층(521, 522)은 캐리어(530) 및 기판(110) 상에, 예를 들어, 열 및/또는 압력의 인가 하에 적층된다. 라미네이트층(들)(521, 522)은 절단부(라미네이트층(521))를 갖거나 혹은 연속적일 수 있다(라미네이트층(522)). 또한, 최상부 라미네이트층(522)에는 선택적으로 상부 금속층(540)이 제공될 수 있다. 다른 가능성은 라미네이션 공정이 완료된 후에 상부 금속층(540)이 캡슐화 바디 상에 인가된다는 것이다.
또 다른 가능성에 따르면, 몰딩 공정이 캡슐화 바디를 제공하는데 사용된다. 몰딩 공정에서, 기판(110) 위에 배치된 캐리어(530)는 몰딩 툴(도시되지 않음)의 하반부에 삽입된다. 그 다음에 몰딩 툴의 상부 절반부를 하부 절반부 위에 위치시켜 몰딩 캐비티를 형성함으로써 몰딩 툴이 닫혀진다. 기판(110) 위에 배치된 캐리어(530)는 몰딩 캐비티 내로의 몰딩 재료의 주입을 포함하는 몰딩 공정이 실시된다. 이후에, 몰딩 절반부가 개방되고 캐리어(530) 및 몰딩 재료에 매립된 기판(110)을 포함하는 캡슐화 바디가 제거된다.
도 5o는 상부 금속층(540)(이후에 캐소드 전극(140)을 형성함)과 배터리 캐소드 재료(152) 사이에 제1 전기 인터커넥트(141)를 형성하는 예시적인 공정을 도시한다. 예를 들어, 홀(542)은 캡슐화 바디(520)의 (제1) 면(520a)에 형성된다. 홀(542)은, 예를 들어, 기판(110) 내의 홀(미도시)의 각각에 포함되는 배터리 캐소드 재료(152)와 정렬될 수 있다.
각종 실시예에 따르면, 홀(542)은 캡슐화 바디(520)의 제1 면(520a) 내로 드릴링될 수 있다. 매우 정밀하게 드릴링하기 위해, 홀(542)의 위치가 먼저 포토리소그래피에 의해 한정될 수 있다. 이와 같이, 예를 들어, 상부 금속층(540) 상에 포토레지스트(도시되지 않음)가 인가될 수 있고, 예를 들어, 레이저 다이렉트 이미징 또는 임의의 다른 적절한 노광 공정에 의해 노광될 수 있다. 포토레지스트(도시되지 않음)는 현상되고 부분적으로 제거될 수 있다. 상부 금속층(540)(예를 들어, 구리 호일)은 에칭될 수 있고 포토레지스트(도시되지 않음)는 완전히 제거될 수 있다. 이후에, 예를 들어, CO2 레이저와 같은 레이저가 캡슐화 바디(520)의 라미네이트 재료 또는 몰드 재료를 통해 드릴링하는데 사용될 수 있다. 구조화된 상부 금속층(540)은 레이저 드릴링 공정 동안 마스크로서 작용할 수 있다.
도 5p를 참조하면, 홀(542)은 제1 전기 인터커넥트, 예컨대, 비아(141)를 형성하기 위해, 예를 들어, 구리와 같은 도전성 재료로 충진될 수 있다. 이 공정은 도금(예를 들어, 세정)을 위한 홀(542)의 표면의 준비, 도금을 가능하게 하는 홀(542)의 측벽으로의 도전층의 증착, 및 비아(141)를 형성하기 위한 홀(542) 내로의 도금 재료(예를 들어, 구리)의 증착을 포함할 수 있다. 전술한 공정은 갈바닉 도금에 관한 것이지만, 화학적 도금(무전해 도금이라고도 함)과 같은 다른 도금 방법이 사용될 수 있다. 이 경우에, 도전층을 증착하는 대신에, 화학적 도금을 위한 시드층이 홀(542)의 측벽에 증착되고, 도금 공정이 무전해질로 수행딘다.
도 5q를 참조하면, 조립체(캐리어(530) 및 상부 금속층(540)이 제공된 캡슐화 바디(520))의 양쪽 측면은, 예를 들어, 전기 도금에 의해, 예를 들어, 니켈의 층(570)으로 덮일 수 있다.
도 5r을 참조하면, 조립체 또는, 특히 캡슐화 바디(520)는 단일 반도체 배터리(500)로 단일화될 수 있다(도 5s 참조). 캡슐화 바디(520)를 단일화하는 것은 캡슐화 바디(520)를 단일 단편으로 분할하기 위한 절단, 에칭, 스탬핑 또는 임의의 다른 적절한 공정에 의해 수행될 수 있다. 완성된 반도체 배터리(500)는 도 5s에 도시한 바와 같이, 캡슐화 바디(520)로부터 직접 절단될 수 있다. 하나의 가능성에 따르면, 완성된 반도체 배터리(500)를 제공하는 추가의 제조 스테이지가 필요하지 않다. 곡선 형상 또는 원 형상의 반도체 배터리(예를 들면, 버튼 셀)(500)가 처리되도록 단일화 공정이 수행될 수 있다. 그러나, 임의의 다른 형태의 반도체 배터리(500)가 가능하다.
단일화 공정까지의 거의 모든 제조 공정이 (인공) 웨이퍼 레벨에서 수행될 수 있지만, 최종 제조 공정의 일부는 단일 반도체 배터리 레벨에서 수행될 수 있다. 즉, 일례로서, 상부 금속층(540)은, 예컨대, 캡슐화 바디(520)가 아닌 단일 반도체 배터리(500)에 인가될 수 있다.
상기로부터 이해할 수 있는 바와 같이, 반도체 배터리(500)의 전기 절연성 인캡슐런트(120)는 캡슐화 바디(520)를 단일 배터리로 단일화함으로써 형성된다. 유사하게, 캐소드 전극(140)은 상부 금속층(540) 및, 존재한다면, 층(570)을 단일화함으로써 형성될 수 있다. 유사하게, 반도체 배터리(500)의 애노드 전극(130)은 캐리어(530) 및, 존재한다면, 층(570)을 단일화함으로써 형성될 수 있다.
도 6을 참조하면, 반도체 장치(600)는 기판(110), 전자 부품(610) 및 전기 절연성 인캡슐런트(120)를 포함한다. 전기 절연성 인캡슐런트(120)는 기판(110)을 적어도 부분적으로 매립하고 전자 부품(610)을 적어도 부분적으로 매립한다.
기판(110)은 전술한 임의의 실시예에 따라 설계될 수 있다. 특히, 기판(110)은 반도체 재료 또는 절연성 재료를 포함하거나 이들로 구성될 수 있다. 기판(110)은 전술한 바와 같은 반도체 배터리 구조(150)를 포함한다.
전자 부품(610)은 집적 회로, 예를 들면, 집적 회로가 모노리식으로 형성되는 반도체 칩일 수 있다. 전자 부품(610)은 로직 집적 회로, 마이크로 컨트롤러, 센서 등일 수 있다. 특히, 전자 부품(610)은 온도 센서, 자계 센서, 전계 센서 또는 가속 센서일 수 있다.
전자 부품(610)은 능동 장치 또는 수동 장치로 구성될 수 있다. 수동 장치로서 구성되는 경우, 전자 부품(610)은 모놀리식 반도체 칩 내에 하나 이상의 수동 장치(저항, 인덕턴스, 캐패시터 또는 이들의 조합)가 형성되는 PID(수동 집적 장치)일 수 있다.
반도체 장치(600)에는 외부 단자(630, 640)가 제공될 수 있다. 외부 단자(640)는 반도체 배터리 구조(150)에 포함되는 배터리 캐소드 재료에 전기적으로 접속될 수 있다. 외부 단자(630)는 반도체 배터리 구조(150)에 포함되는 배터리 애노드 반도체 재료(151)에 전기적으로 접속될 수 있다.
또한, 외부 단자(640)는 전자 부품(610)의 제1 접촉 패드(611)와 전기적으로 접속될 수 있다. 외부 단자(630)는 전자 부품(610)의 제2 접촉 패드(612)와 전기적으로 접속될 수 있다. 제1 및 제2 접촉 패드(611, 612)는 전자 부품(610)의 전원 패드일 수 있다.
각종 실시예에 따르면, 반도체 장치(600)는 "스마트" 반도체 배터리, 즉, 기판(110)에 의해 제공되는 기본 배터리 기능에 추가된 기능을 갖춘 반도체 배터리일 수 있다. 추가 기능은 전자 부품(610)에 의해 제공될 수 있다. 추가 기능은, 예를 들어, 전압 측정, 온도 측정, 제1 및 제2 접촉 패드(611, 612) 사이의 캐패시턴스/저항/인덕턴스를 제공하고, 충전 및/또는 방전 처리를 제어하고, 예를 들어, 자계, 전계, 가속도 등과 같은 외부 양을 감지하는 것으로 구성되는 기능 그룹 중 하나 이상일 수 있다. 그러나, 반도체 장치(600)는 버튼 셀 배터리가 아닌 것, 즉, 외부 단자(630, 640)가 버튼 셀 배터리 전극으로서 설계되지 않은 것도 또한 가능하다.
전자 부품(610)은 외부 애플리케이션과 통신하는 수단이 더 제공될 수 있다. 예를 들어, 전자 부품(610)은 NFC(근거리 통신) 회로를 구비할 수 있다. NFC 회로는 기판(110)의 반도체 배터리 구조(150)에 의해 에너지가 공급될 수 있고, 예를 들어, 반도체 배터리 구조(150)의 측정 값, 감지 결과, 충전 상태와 관련된 양 등을 외부 애플리케이션에 보고하도록 구성될 수 있다. NFC는 전자 부품(610)(또는 도 6에 도시되지 않은 제2 전자 부품)으로 구현될 수 있다.
각종 실시예에 따르면, 반도체 장치(600)는 버튼 셀 배터리이다. 외부 단자(630)는 이러한 "스마트" 버튼 셀 배터리의 애노드 전극(130)을 형성할 수 있고 외부 단자(640)는 이러한 "스마트" 버튼 셀 배터리의 캐소드 전극(140)을 형성할 수 있다.
기판(110), 인캡슐런트(120), 반도체 배터리 구조(150), 애노드 전극(130), 캐소드 전극(140)과 관련한 특징 및 특성의 관점에서, 반복을 피하기 위해 상기 개시 내용이 참조된다. 또한, 반도체 장치(600)를 제조하는 도 5a 내지 도 5s의 예시적인 공정을 고려하여 상기 개시 내용이 참조된다. 전술한 공정은 전자 부품(610)을 이격된 관계로 추가로 배치하는 스텝에 의해 단지 변경될 수 있고, 도 5l을 참조한다. 그와는 달리, 반도체 배터리(100, 200, 300)를 제조하는 모든 각종 실시예가 반도체 장치(600)를 제조하는데 유사하게 적용 가능하다.
도 7을 참조하면, 반도체 장치(700)가 개시된다. 반도체 장치(700)는 적어도 하나의 부가적인 외부 단자(650)가 제공되는 것을 제외하고는 반도체 장치(600)와 유사할 수 있다. 외부 단자(650)는 전자 부품(610)에 전기적으로 접속될 수 있다. 외부 단자(650)는 전자 부품(610)에 I/O 포트를 제공할 수 있다. 반도체 장치(700)는 버튼 셀 배터리를 반드시 형성할 필요는 없다는 것에 주목해야 한다. 기판(110)은 외부 장치에 전력을 인가할 가능성을 제공하지 않고 전자 부품(610)에 전력을 공급하는 내부 배터리 또는 전원으로 단지 작용하는 것도 또한 가능하다. 이 경우에, 어떠한 애노드 전극(130)(또는 외부 단자(630)) 및/또는 캐소드 전극(140)(또는 외부 단자(640))도 외부 장치에 대해 액세스 가능할 필요가 없다. 오히려, 이들 구조가 인캡슐런트(120)에 내장되고 인캡슐런트(120)에 의해 부분적으로 또는 완전히 덮일 수 있는 내부 배선으로 대체될 수 있다. 외부 애플리케이션과의 통신은 I/O 포트(들)(650), 또는, 예를 들어, 전술한 바와 같은 무선 통신(예를 들어, NFC)에 의해 수행될 수 있다.
도 8은 각종 실시예에 따른 반도체 배터리 구조(150)를 포함하는 반도체 장치(600, 700)를 제조하는 예시적인 방법의 흐름도를 도시한다. S1에서, 반도체 배터리 구조(150)의 어레이가 웨이퍼 내에 또는 웨이퍼 상에 형성된다. 일반적으로, 웨이퍼 내에 또는 웨이퍼 상에 반도체 배터리 구조의 어레이를 형성하는 단계는, 웨이퍼의 제1 표면에 제1 홀의 복수의 제1 어레이를 생성하는 단계 - 상기 제1 홀의 내벽은 배터리 애노드 반도체 재료를 포함함 -; 상기 제1 홀에 배터리 전해질 재료를 도입하는 단계; 및 상기 배터리 전해질 재료 위에 배터리 캐소드 재료를 형성하는 단계를 포함한다. 웨이퍼 내에 또는 웨이퍼 상에 배터리 반도체 구조의 어레이를 형성하는 단계는, 웨이퍼의 제1 면에 대향하는 웨이퍼의 제2 면에 제2 홀의 복수의 제2 어레이를 생성하는 단계 - 상기 제2 홀의 내벽은 배터리 애노드 반도체 재료를 포함함 -; 상기 제2 홀에 배터리 전해질 재료를 도입하는 단계; 및 상기 배터리 전해질 재료 위에 배터리 캐소드 재료를 형성하는 단계를 선택적으로 더 포함할 수 있다. 도 5a 내지 도 5j는 이러한 반도체 배터리 구조(150)를 형성하는 각종 실시예를 도시한다.
S2에서, 웨이퍼는 적어도 하나의 반도체 배터리 구조(150)를 각각 포함하는 단일 기판들(110)로 분리된다. 도 5k는 이러한 공정의 예를 제공한다.
S3에서, 기판(110)은 캐리어 상에 이격된 관계로 배치된다. 도 5l 및 도 5m은 이러한 공정을 예시적으로 도시할 수 있다.
S3'에서, 전자 부품(610)이 캐리어 상에 위치된다. 각각의 전자 부품(610)은 하나의 기판(110)에 인접하여 배치될 수 있다. 따라서, 기판(110)의 쌍의 어레이 및 전자 부품(610)이 조립될 수 있다. 기판(110)에 인접하여, 상이할 수 있는 복수의 전자 부품(610)을 배치하는 것이 또한 가능한 것은 물론이다. 이 경우에, 하나의 기판(110) 및 복수의, 예를 들어, 상이한 전자 부품(610)을 포함하는 반도체 장치(600, 700)가 제조될 수 있다.
S4'에서, 기판(110) 및 전자 부품(610)은 전기 절연성 재료로 캡슐화되어 캡슐화 바디(520)를 형성한다. 기판(110) 및 전자 부품을 전기 절연성 재료로 캡슐화하는 것은 몰딩 또는 라미네이팅 중 적어도 하나를 포함할 수 있다. 이러한 공정의 예가 도 5n에 도시되어 있다.
S5에서, 제1 전기층은 캡슐화 바디(520)의 제1 표면 상에 형성된다. 이 공정은 캡슐화 바디의 제1 표면 상에 제1 금속화물층을 인가함으로써 캡슐화 바디의 제1 표면 상에 제1 전기 인터커넥트를 형성하는 단계; 및 상기 제1 금속화물층을 반도체 배터리 구조와 전기적으로 접속하도록 구성된 상기 캡슐화 바디의 상기 제1 표면에 복수의 비아를 생성하는 단계를 포함할 수 있다. 이 공정은, 예를 들어, 도 5n 내지 도 5q에 대한 설명과 함께 수행될 수 있다.
S6'에서, 캡슐화 바디(520)는 적어도 하나의 기판 및 하나의 전자 부품을 각각 포함하는 단일 반도체 장치(600, 700)로 단일화된다. 이 공정은 도 5r 내지 도 5s 및 대응하는 설명에 의해 예시되었다.
도 9 내지 도 11은 각종 실시예에 따른 반도체 장치(예를 들어, 600, 700) 또는 반도체 배터리(예를 들어, 100, 200, 300, 500)의 배선의 예를 도시하는 단면도이다.
도 9는 기판(110)을 애노드 전극(130)(또는 외부 단자(630)) 및 캐소드 전극(140)(또는 외부 단자(640))에 전기적으로 접속하는 예를 도시한다. 전술한 바와 같이, 기판(110)은 애노드 전극(130)(또는 외부 단자(630))에 직접 부착(예를 들어, 도전성 접착제에 의해 솔더링 또는 접착)될 수 있다. 애노드 전극(130)(또는 외부 단자(630))은 캐리어(530)(예를 들어, 리드 프레임)로부터 절단되거나, 혹은 인캡슐런트(120)의 제2 면(120b) 및 기판(110)의 제2 면(110b)에 대한 금속화물로서 인가될 수 있다. 또한, 도 9에 도시된 구조가, 예를 들어, 반도체 장치(600, 700)와 같은 반도체 장치의 일부인 경우, 외부 단자(630)는 재분배 층(RDL)의 일부일 수 있다. 재분배층은 하나 이상의 금속화물층 및 금속화물층들 사이에 샌드위치된 하나 이상의 절연층(도시되지 않음)을 포함할 수 있다. RDL은 웨이퍼 레벨에서 박막 공정에 의해 완전히 제조될 수 있다. 이 경우에, 임시 캐리어(530)가 제조 중에 사용되고(도 5l 내지 도 5o 참조) 캡슐화 바디(520) 및, 예를 들어, 외부 단자(540)가 제조된 후에 제거된다. 그 다음에 RDL은 (이 시점에) 기판의 노출된 제2 면(110b)(및, 예를 들어, 제2 접촉 패드(612)를 포함하는 전자 부품(610)의 노출된 바닥면)과, (공정의 이 스테이지에서) 캡슐화 바디(520)에 의해 형성된 (인공) 웨이퍼에서 또한 통합되는 인캡슐런트(120)의 제2 면(120b)을 포함하는 캡슐화 바디(520)의 바닥면에 대해 (인공) 웨이퍼 레벨 상에 인가된다.
유사하게, 캐소드 전극(140)(또는 외부 단자 (640))은, 예를 들어, 반도체 장치(600 또는 700)와 같은 반도체 장치가 고려되는 경우 RDL로 대체될 수 있다.
도 10은, 예를 들어, 도 5j에 도시된 바와 같이 기판(110)을 반도체 배터리 또는 반도체 장치의 애노드 전극(130)(또는 외부 단자(630)) 및 캐소드 전극(140)(또는 외부 단자(640))에 전기적으로 접속하는 예를 도시한다. 애노드 전극(130)(또는 외부 단자(630))은 이 예에서, 비아(1031)에 의해 실현되는 제2 전기 인터커넥트에 의해 배터리 애노드 반도체 재료(151)(예를 들어, 벌크 기판(110), 도 2 참조) 또는 반도체층(도 3 참조)에 접속될 수 있다. 애노드 전극(130)(또는 외부 단자(630))을 향해 아래로 대면하는 배터리 요소의 배터리 캐소드 재료(152)는 비아(1041)에 의해 금속화물층(1045)에 전기적으로 접속된다. 캡슐화 바디(520)의 라미네이트층의 일부일 수 있는 금속화물층(1045)은 피드 스루(1042)에 의해 캐소드 전극(140)(또는 외부 단자(640))에 전기적으로 접속될 수 있다. 피드 스루(1042)는 인캡슐런트(120)(또는 캡슐화 바디(520))를 통과하도록 배치될 수 있다. 금속화물층(1045), 피드 스루(1042) 및 비아(1041)는 반도체 배터리 또는 반도체 장치의 캐소드 전극(140)(또는 외부 단자(640))에 배터리 캐소드 재료를 배선하는데 사용되는 제1 전기 인터커넥트의 일부를 형성할 수 있다. 피드 스루(1042) 뿐만 아니라 전기 인터커넥트 및 애노드 전극(130), 캐소드 전극(140) 또는 외부 단자(630, 640)의 다른 모든 부분은 (인공) 웨이퍼 레벨 상에서, 즉, 도 5r에 도시된 절단 스텝 이전에 제조될 수 있다.
도 11은 도 10에 도시된 예와 유사한 기판(110)에 대한 전기 접속의 예를 도시하는 단면도이다. 도 10의 예와 상이한 점은, 인캡슐런트(120)를 관통하는 피드 스루(1042)가 생략되고 기판(110)을 관통하는 피드 스루(1142)로 대체된다는 점이다. 피드 스루(1142)는 (실리콘 비아를 통해) TSV로서 설계될 수 있다. 금속화물층(1045)은 생략되고, 예를 들어, 절연층(561) 위로 연장하는 기판 금속화물(1145)로 대체될 수 있다.
즉, 배터리 요소가 기판(110)의 양쪽 측면에 배치되면, 반도체 배터리 구조의 페이스 다운(face-down) 배터리 요소의 배터리 캐소드 재료(152)를 전기적으로 접속하는 피드 스루가 인캡슐런트(120)를 관통(피드 스루(1042) 참조)하거나 또는 기판(110)을 관통(피드 스루(1142) 참조)할 수 있다.
특정 실시예가 본 명세서에 도시되고 설명되었지만, 다양한 대체예 및/또는 등가의 구현 예가 범위에서 벗어나지 않고 도시되고 설명된 특정 실시예를 대체할 수 있다는 것은 당업자에게 자명하다. 본 출원은 본 명세서에서 논의된 특정 실시예의 임의의 적응예 또는 변형예를 포괄하고자 한다. 따라서, 본 발명은 청구범위 및 그 균등물에 의해서만 제한되도록 의도된다.

Claims (20)

  1. 반도체 배터리로서,
    기판과,
    상기 기판 내의 또는 상기 기판 위의 배터리 애노드 반도체 재료와,
    상기 기판 내의 또는 상기 기판 위의 배터리 캐소드 재료와,
    상기 배터리 애노드 반도체 재료와 상기 배터리 캐소드 재료 사이에 배치된 배터리 전해질과,
    제1 면 및 제2 면을 갖는 전기 절연성 인캡슐런트 - 상기 기판은 상기 인캡슐런트에 적어도 부분적으로 매립됨 - 와,
    상기 인캡슐런트의 상기 제2 면 위에 배치되고, 상기 배터리 애노드 반도체 재료에 전기적으로 접속되는 애노드 전극과,
    상기 인캡슐런트의 상기 제1 면 위에 배치되고, 상기 배터리 캐소드 재료에 전기적으로 접속되는 캐소드 전극을 포함하는
    반도체 배터리.
  2. 제1항에 있어서,
    상기 배터리 애노드 반도체 재료는 상기 기판에 의해 형성되는
    반도체 배터리.
  3. 제1항 또는 제2항에 있어서,
    상기 배터리 애노드 반도체 재료는 실리콘을 기반으로 하는
    반도체 배터리.
  4. 제1항 또는 제2항에 있어서,
    상기 인캡슐런트의 상기 제1 면은 상기 인캡슐런트의 상기 제2 면에 대향하는
    반도체 배터리.
  5. 제1항 또는 제2항에 있어서,
    상기 기판은 제1 면 및 상기 제1 면에 대향하는 제2 면을 포함하고, 상기 기판의 상기 제2 면은 상기 인캡슐런트의 상기 제2 면과 동일한 높이를 가지며, 상기 애노드 전극은 상기 기판의 상기 제2 면 위에 또한 배치되는
    반도체 배터리.
  6. 제1항 또는 제2항에 있어서,
    상기 기판은 제1 면 및 상기 제1 면에 대향하는 제2 면을 포함하고, 상기 기판의 상기 제1 면은 제1 홀의 제1 어레이를 포함하고, 각각의 제1 홀은 상기 배터리 캐소드 재료의 적어도 일부 및 상기 배터리 전해질의 적어도 일부를 수용하는
    반도체 배터리.
  7. 제6항에 있어서,
    상기 제1 홀의 각각에 포함된 상기 배터리 캐소드 재료를 상기 캐소드 전극에 전기적으로 접속하도록 구성되는 제1 전기 인터커넥트를 더 포함하는
    반도체 배터리.
  8. 제7항에 있어서,
    상기 기판의 제2 면은 제2 홀의 어레이를 포함하고, 각각의 제2 홀은 상기 배터리 캐소드 재료의 적어도 일부 및 상기 배터리 전해질의 적어도 일부를 수용하는
    반도체 배터리.
  9. 제8항에 있어서,
    상기 제1 전기 인터커넥트는 상기 제2 홀의 각각에 포함된 상기 배터리 캐소드 재료를 상기 캐소드 전극에 전기적으로 접속하도록 또한 구성되는
    반도체 배터리.
  10. 제1항 또는 제2항에 있어서,
    상기 배터리 애노드 반도체 재료를 상기 애노드 전극에 전기적으로 접속하도록 구성되는 제2 전기 인터커넥트를 더 포함하는
    반도체 배터리.
  11. 제1항 또는 제2항에 있어서,
    상기 인캡슐런트는 상기 기판의 측면을 완전히 덮는
    반도체 배터리.
  12. 제1항 또는 제2항에 있어서,
    상기 인캡슐런트는 상기 인캡슐런트의 상기 제1 면 및 상기 제2 면 중 적어도 하나에 제공된 비아를 제외하고 상기 기판의 상기 제1 면 및 상기 기판의 상기 제2 면 중 한쪽 또는 양쪽을 완전히 덮는
    반도체 배터리.
  13. 반도체 장치로서,
    기판과,
    상기 기판 내의 또는 상기 기판 위의 배터리 애노드 반도체 재료와,
    상기 기판 내의 또는 상기 기판 위의 배터리 캐소드 재료와,
    상기 배터리 애노드 반도체 재료와 상기 배터리 캐소드 재료 사이에 배치된 배터리 전해질과,
    상기 기판으로부터 분리되고 상기 배터리 애노드 반도체 재료 및 상기 배터리 캐소드 재료에 전기적으로 접속되는 전자 부품과,
    전기 절연성 인캡슐런트를 포함하고,
    상기 기판은 상기 인캡슐런트에 적어도 부분적으로 매립되고, 상기 전자 부품은 상기 인캡슐런트에 적어도 부분적으로 매립되는
    반도체 장치.
  14. 제13항에 있어서,
    상기 전자 부품은 수동 집적 장치, 로직 집적 회로, 마이크로 컨트롤러, 센서, 온도 센서, 자계 센서, 전계 센서, 기계적 힘 센서, 가속도 센서, 압력 센서, 마이크로폰 및 광 센서 중 적어도 하나인
    반도체 장치.
  15. 삭제
  16. 삭제
  17. 반도체 배터리를 제조하는 방법으로서,
    웨이퍼 내에 또는 웨이퍼 상에 반도체 배터리 구조의 어레이를 형성하는 단계와,
    상기 웨이퍼를 적어도 하나의 반도체 배터리 구조를 각각 포함하는 단일 기판들로 분리하는 단계와,
    상기 기판을 캐리어 상에 이격된 관계로 배치하는 단계와,
    상기 기판을 전기 절연성 재료로 캡슐화하여 캡슐화 바디(encapsulation body)를 형성하는 단계 - 상기 캡슐화 바디는 상기 캐리어로부터 먼 쪽을 향하는 제1 표면 및 상기 제1 표면에 대향하는 제2 표면을 포함함 - 와,
    상기 캡슐화 바디의 상기 제1 표면 상에 제1 전기층을 형성하는 단계와,
    상기 캡슐화 바디를 단일 반도체 배터리로 단일화하는(singularizing) 단계를 포함하는
    반도체 배터리 제조 방법.
  18. 제17항에 있어서,
    상기 웨이퍼 내에 또는 웨이퍼 상에 반도체 배터리 구조의 어레이를 형성하는 단계는,
    상기 웨이퍼의 제1 표면에 제1 홀의 복수의 제1 어레이를 생성하는 단계 - 상기 제1 홀의 내벽은 배터리 애노드 반도체 재료를 포함함 - 와,
    상기 제1 홀에 배터리 전해질 재료를 도입하는 단계와,
    상기 배터리 전해질 재료 위에 배터리 캐소드 재료를 형성하는 단계를 포함하는
    반도체 배터리 제조 방법.
  19. 제18항에 있어서,
    상기 반도체 배터리 구조의 어레이를 형성하는 단계는,
    상기 웨이퍼의 제1 면에 대향하는 상기 웨이퍼의 제2 면에 제2 홀의 복수의 제2 어레이를 생성하는 단계 - 상기 제2 홀의 내벽은 배터리 애노드 반도체 재료를 포함함 - 와,
    상기 제2 홀에 상기 배터리 전해질 재료를 도입하는 단계와,
    상기 배터리 전해질 재료 위에 배터리 캐소드 재료를 형성하는 단계를 포함하는
    반도체 배터리 제조 방법.
  20. 제17항 내지 제19항 중 어느 한 항에 있어서,
    상기 기판을 전기 절연성 재료로 캡슐화하는 단계는, 몰딩 또는 라미네이팅 중 적어도 하나를 포함하는
    반도체 배터리 제조 방법.
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