KR101972684B1 - 커패시턴스 검출 센서 및 관련 장치 및 시스템 - Google Patents

Abstract

지문 센싱 및 다른 응용을 위한 커패시턴스 검출 회로(1)가 개시된다. 상기 커패시턴스 검출 회로(10)는 제1 커패시터(C1), 적분기(100), 제2 커패시터(C2), 비교기(102) 및 카운터(104)를 포함한다. 상기 적분기(100)는 적분 출력 전압을 생성할 수 있으며, 제1 단일 종단 증폭기(106)와 적어도 하나의 적분 커패시터(Cint_1-Cint_4)를 포함한다. 상기 제1 단일 종단 증폭기(106)는 제1 입력 단자 및 적분 출력 단자를 포함한다. 상기 비교기(102)는 비교 출력을 생성할 수 있고, 상기 제1 단일 종단 증폭기(106)의 적분 출력 단자에 결합된 음의 입력 단자, 기준 전압(Vr)을 수신하기 위한 양의 입력 단자, 및 상기 비교 출력 전압(Vo_cmp)을 출력하기 위한 비교 출력 단자를 포함할 수 있다. 상기 카운터(104)는 상기 비교 출력 단자에 결합되고 카운터 출력(Vo_cnt)을 생성할 수 있다. 상기 제2 커패시터와 상기 제1 입력 단자 사이의 연결은 상기 비교 출력에 따라 도통되거나 또는 차단되도록 제어된다.

Description

커패시턴스 검출 센서 및 관련 장치 및 시스템

관련 출원에 대한 상호 참조

본 특허 출원 문서는 2015년 10월 23일에 출원된 미국 가특허 출원 번호 62/245,932의 우선권의 이익을 청구한다. 전술된 특허 출원 문헌의 전체 내용은 본 출원 문서의 개시 내용의 일부로 병합된다.

본 발명은 일반적으로 모바일 장치와 같은 장치 또는 전자 데이터베이스 및 컴퓨터 제어 시스템과 같은 시스템에 보안성 있게 액세스하기 위한 지문 인식을 갖는 장치 및 시스템에 적용 가능한 커패시턴스 검출 회로에 관한 것이다.

기술의 발달에 따라, 허가되지 않은 사용자와 구별된 허가된 사용자만을 식별하여 컴퓨터 및 컴퓨터 제어 장치 또는 시스템에 보안성 있게 액세스하기 위한 필요성이 증대되고 있다. 예를 들어, 모바일 전화, 디지털 카메라, 태블릿 PC, 노트북 컴퓨터 및 기타 휴대용 전자 장치가 개인용, 상업용 및 정부용으로 점점 대중화되고 있다. 특정 예로서, 개인용 휴대용 전자 장치는 사용자의 프라이버시를 보호하기 위해 보안성을 갖추어야 한다. 다른 예에서, 조직이나 기업을 위한 컴퓨터 또는 컴퓨터 제어 장치 또는 시스템은 조직이나 기업을 위한 장치 또는 시스템의 사용 또는 정보를 보호하기 위해 허가된 직원만이 액세스할 수 있도록 보안성이 있어야 한다. 휴대용 장치 및 컴퓨터 제어 데이터베이스, 장치 또는 시스템에 저장된 정보는 개인 연락처 또는 전화 번호부, 개인 사진, 개인 건강 정보 또는 기타 개인 정보, 또는 조직 또는 기업에서 독점적으로 사용하는 기밀 정보, 예를 들어, 비즈니스 재무 정보, 직원 데이터, 영업 비밀 및 기타 독점적 정보를 포함하여 특성상 개인 정보일 수 있다. 전자 장치 또는 시스템에 대한 액세스 보안이 손상되면 이러한 데이터에 다른 사람이 액세스할 수 있어서 개인의 프라이버시가 상실되거나 중요한 기밀 정보가 손실될 수 있다. 정보의 보안을 넘어 컴퓨터 및 컴퓨터 제어 장치 또는 시스템에 대한 액세스 보안은 또한 컴퓨터 또는 컴퓨터 프로세서, 예를 들어, 컴퓨터로 제어되는 자동차 및 ATM과 같은 기타 시스템으로 제어되는 장치 또는 시스템의 사용을 보호할 수 있다.

모바일 장치와 같은 장치 또는 전자 데이터베이스 및 컴퓨터 제어 시스템과 같은 시스템에 대한 액세스 보안은 사용자 패스워드의 사용과 같은 여러 방식으로 달성될 수 있다. 그러나 패스워드는 쉽게 확산되거나 획득될 수 있으며 이러한 패스워드의 특성은 보안 레벨을 저하시킬 수 있다. 또한, 사용자가 전자 장치 또는 시스템을 사용하기 위해 패스워드를 기억할 필요가 있으며, 사용자가 패스워드를 잊어 버리면, 사용자는 특정 패스워드 복구 절차를 수행하여 인증을 받거나 그렇지 않으면 장치에 대한 액세스를 다시 회복해야 해서, 이러한 프로세스는 사용자에게 부담이 되며 다양한 실제 상의 제약과 불편함이 있다. 개인 지문 식별은 패스워드와 관련된 특정 원치 않는 영향을 완화하면서 데이터 보안을 강화하기 위해 사용자 인증을 달성하는 데 사용될 수 있다.

휴대용 또는 모바일 컴퓨팅 장치를 포함하는 전자 장치 또는 시스템은 개인 또는 다른 기밀 데이터를 보호하고 허가되지 않은 액세스를 방지하기 위해 사용자 인증 메커니즘을 사용할 수 있다. 전자 장치 또는 시스템에서 사용자 인증은 하나의 형태 또는 다수의 형태의 생체 식별기(biometric identifier)를 통해 수행될 수 있으며, 이러한 인증은 단독으로 사용되거나, 또는 기존의 패스워드 인증 방법에 더하여 사용될 수 있다. 생체 식별기의 하나의 형태는 사람의 지문 패턴이다. 지문 센서는 전자 장치에 내장되어 사용자의 지문 패턴을 판독할 수 있으므로 장치 또는 시스템은 허가된 사용자의 지문 패턴을 인증하는 것을 통해 장치 또는 시스템의 허가된 사용자에 의해서만 잠금 해제될 수 있다.

본 출원 문서에 기술된 실시예는, 모바일 장치와 같은 잠긴 컴퓨터 제어 장치 또는 컴퓨터 제어 시스템에 대한 액세스 시도를 인증하기 위해 커패시턴스 검출 회로를 구현하는 지문 검출 모듈을 갖는 인간 지문 검출 및 인증을 포함하는 터치 센싱 장치에 적용 가능한 커패시턴스 검출을 수행하는 장치, 시스템 및 기술을 제공한다. 본 특허 출원 문서에 개시된 커패시턴스 검출 회로는 상기 회로의 선형 동작 영역 내에서 일관성 있게 동작할 수 있다. 개시된 기술은 랩톱, 태블릿, 스마트폰 및 게임 장치와 같은 휴대용 또는 모바일 컴퓨팅 장치를 포함하는 다양한 전자 장치 및 시스템에 보안성 있게 액세스하는데 사용될 수 있다.

일 양태에서, 커패시턴스 검출 회로가 개시된다. 상기 커패시턴스 검출 회로는 제1 커패시터, 적분기, 제2 커패시터, 비교기 및 카운터를 포함할 수 있다. 상기 제1 커패시터는 픽셀 센싱 회로에 결합될 수 있다. 상기 적분기는 적분 출력 전압을 생성하도록 구성될 수 있으며, 제1 단일 종단 증폭기 및 적어도 하나의 적분 커패시터를 포함한다. 상기 제1 단일 종단 증폭기는 상기 제1 커패시터에 결합된 제1 입력 단자, 및 상기 적분 출력 전압을 출력하도록 구성된 적분 출력 단자를 포함한다. 상기 비교기는 비교 출력을 생성하도록 구성될 수 있고, 상기 제1 단일 종단 증폭기의 상기 적분 출력 단자에 결합된 음의 입력 단자, 기준 전압을 수신하도록 구성된 양의 입력 단자, 및 상기 비교 출력 전압을 출력하도록 구성된 비교 출력 단자를 포함할 수 있다. 상기 카운터는 상기 비교 출력 단자에 결합되고, 카운터 출력을 생성하도록 구성된다. 상기 제2 커패시터와 상기 제1 입력 단자 사이의 연결은 상기 비교 출력에 따라 도통되거나 또는 차단되도록 제어된다.

다른 양상에서, 지문 식별 시스템이 개시된다. 상기 지문 식별 시스템은 복수의 픽셀 센싱 회로, 커패시턴스 검출 회로 및 지문 결정 모듈을 포함한다. 상기 커패시턴스 검출 회로는 상기 복수의 픽셀 센싱 회로에 결합되고, 상기 복수의 픽셀 센싱 회로에 대응하는 복수의 커패시턴스 출력을 생성하도록 구성된다. 상기 커패시턴스 검출 회로는 제1 커패시터, 적분기, 제2 커패시터, 비교기 및 카운터를 포함한다. 상기 적분기는 적분 출력 전압을 생성하도록 구성되고, 제1 단일 종단 증폭기, 및 상기 제1 입력 단자에 결합된 적어도 하나의 적분 커패시터를 포함한다. 상기 제1 단일 종단 증폭기는 상기 적분 출력 전압을 출력하도록 구성된 적분 출력 단자, 및 상기 제1 커패시터에 결합된 제1 입력 단자를 포함한다. 상기 비교기는 비교 출력을 생성하도록 구성되고, 상기 제1 단일 종단 증폭기의 상기 적분 출력 단자에 결합된 음의 입력 단자, 기준 전압을 수신하도록 구성된 양의 입력 단자, 및 상기 비교 출력을 출력하도록 구성된 비교 출력 단자를 포함한다. 상기 카운터는 상기 비교 출력 단자에 결합되고, 상기 복수의 픽셀 센싱 회로에 대응하는 복수의 카운터 출력을 상기 복수의 커패시턴스 출력으로서 생성하도록 구성된다. 상기 지문 결정 모듈은 상기 커패시턴스 검출 회로에 결합되고, 상기 대응하는 커패시턴스 출력에 따라 각 픽셀 센싱 회로가 손가락 융선(ridge)에 대응하여 위치되어 있는지 또는 손가락 골(valley)에 대응하여 위치되어 있는지를 결정하도록 구성된다. 상기 제2 커패시터와 상기 제1 입력 단자 사이의 연결이 상기 비교 출력에 따라 도통되거나 또는 차단되도록 제어된다.

다른 양상에서, 커패시턴스 검출 회로는 픽셀 센싱 회로에 결합된 제1 커패시터, 및 상기 제1 커패시터에 전기적으로 결합되고 적분된 출력 전압을 생성하도록 구성된 적분기를 포함할 수 있다. 상기 적분기는, 상기 적분된 출력 전압을 출력하도록 구성된 적분 출력 단자와 상기 제1 커패시터에 결합된 제1 입력 단자를 포함하는 제1 단일 종단 증폭기, 및 상기 제1 입력 단자에 결합된 적어도 하나의 적분 커패시터를 포함할 수 있다. 상기 적분기는 커패시터들의 어레이를 더 포함할 수 있으며, 상기 어레이 내의 각 커패시터의 하나의 단자는 상기 제1 입력 단자에 연결되고, 상기 어레이 내의 각 커패시터의 다른 단자는 미리 결정된 전압으로 스위칭되거나 또는 개방으로 스위칭된다. 상기 적분기는, 상기 제1 단일 종단 증폭기의 상기 적분 출력 단자에 결합되고 비교 출력 전압을 생성하도록 구성된 비교기를 더 포함할 수 있다. 상기 커패시터들의 어레이 내의 각 커패시터의 다른 단자는 상기 다른 단자를 전압 생성기에 결합하기 위해 VDD 스위치에 연결되고, 상기 다른 단자를 접지에 결합하기 위해 접지 스위치에 연결될 수 있다. 상기 비교 출력이 상기 적분 출력 전압이 상기 기준 전압보다 더 작은 것을 나타내는 경우, 상기 VDD 스위치와 상기 접지 스위치는 ON으로 제어될 수 있다.

본 특허 출원 문서에 기재된 커패시턴스 검출 회로를 구현하는 커패시턴스 검출 회로, 지문 검출 모듈 및 지문 센서 모듈의 다양한 예는 모바일 장치(예를 들어, 스마트 폰, 태블릿, 랩톱), 컴퓨팅 장치(예를 들어, 개인용 컴퓨터) 및 기타 전자 장치에 통합되어 이러한 장치에서 지문 인증 프로세스를 수행할 수 있다.

상기 및 다른 특징 및 그 구현 예는 첨부된 도면, 상세한 설명 및 청구 범위에서 보다 상세히 설명된다.

도 1a는 일부 예시적인 실시예에 따른 지문 센싱 시스템의 블록도이다.
도 1b는 일부 예시적인 실시예에 따른 제1 커패시턴스 검출 회로의 행(row)의 블록도이다.
도 1c는 일부 예시적인 실시예에 따른 제1 커패시턴스 검출 회로의 행의 다른 블록도이다.
도 1d는 일부 예시적인 실시예에 따른 제1 커패시턴스 검출 회로 내의 적분기의 개략도이다.
도 1e는 일부 예시적인 실시예에 따른 제1 커패시턴스 검출 회로의 적분기의 행렬의 블록도이다.
도 1f는 일부 예시적인 실시예에 따른 제1 커패시턴스 검출 회로의 적분기의 다른 개략도이다.
도 2는 일부 예시적인 실시예에 따른 제1 커패시턴스 검출 회로의 개략도이다.
도 3a는 일부 예시적인 실시예에 따른 픽셀 센싱 회로의 개략도이다.
도 3b는 일부 예시적인 실시예에 따른 커패시턴스 검출 회로의 개략도이다.
도 4a 내지 도 4d는 일부 예시적인 실시예에 따른 도 2의 제1 커패시턴스 검출 회로를 예시하기 위한 개략도이다.
도 5는 일부 예시적인 실시예에 따른 도 2의 제1 커패시턴스 검출 회로의 파형도이다.
도 6은 일부 예시적인 실시예에 따른 제1 커패시턴스 검출 회로의 개략도이다.
도 7a 및 도 7b는 일부 예시적인 실시예에 따른 제1 커패시턴스 검출 회로의 개략도이다.
도 8a는 일부 예시적인 실시예에 따른 제2 커패시턴스 검출 회로의 적분기의 행렬의 블록도이다.
도 8b는 일부 예시적인 실시예에 따른 제2 커패시턴스 검출 회로의 적분기의 개략도이다.
도 9a는 일부 예시적인 실시예에 따른 제2 커패시턴스 검출 회로를 도시하는 개략도이다.
도 9b는 일부 실시예에 따른 제2 커패시턴스 검출 회로의 파형도이다.
도 10a 내지 도 10e는 일부 예시적인 실시예에 따른 도 9a의 제2 커패시턴스 검출 회로를 나타내는 개략도이다; 및
도 11은 일부 예시적인 실시예에 따른 지문 식별 시스템의 개략도이다.

전자 장치 또는 시스템은 장치에 액세스하는 보안을 개선하기 위해 지문 인증 메커니즘을 구비할 수 있다. 이러한 전자 장치 또는 시스템은 휴대용 또는 모바일 컴퓨팅 장치, 예를 들어, 스마트폰, 태블릿 컴퓨터, 손목 착용 장치 및 기타 착용 가능 또는 휴대용 장치, 대형 전자 장치 또는 시스템, 예를 들어, 휴대형 또는 데스크탑형 개인용 컴퓨터, ATMs, 여러 전자 시스템, 데이터베이스 또는 상업용 또는 정부용 정보 시스템을 위한 다양한 단말, 자동차, 보트, 기차, 항공기 및 기타를 포함한 동력 운송 시스템을 포함할 수 있다.

그러나, 이러한 장치 또는 시스템에 보안 액세스 또는 허가된 액세스는 다양한 방식으로 지문 인증 메커니즘을 무효화함으로써 손상될 수 있다. 예를 들어, 지문 센서는, 허가된 사용자의 지문을 획득하고, 도난당한 지문 패턴을 인간의 손가락과 유사한 캐리어 물체에 복사할 수 있는 악의적인 개인에 의해 해킹될 수 있다. 이러한 허가되지 않은 지문 패턴은 지문 센서에서 사용되어 대상 장치의 잠금을 해제할 수 있다. 따라서 지문 패턴은, 고유한 생체 식별자이지만, 그 자체만으로는 완전히 신뢰하지 못할 수 있거나 안전한 식별 수단이 아닐 수 잇다. 본 출원 문서에서 설명하는 기술, 장치 및 시스템은 기존 전자 장치에 사용되는 지문 인증 기술을 개선하여 도난당한 지문이 대상 장치에 액세스를 획득하는데 사용되지 못하게 할 수 있다.

용량성-센싱 장치는 지문을 식별하는데 사용될 수 있다. 용량성 지문 식별 시스템은 픽셀 센싱 회로 내의 적어도 하나의 센싱 전극에 대해 사용자의 손가락에 의해 형성된 커패시터의 커패시턴스를 검출하는 커패시턴스 검출 회로를 포함할 수 있다. 검출된 커패시턴스는 손가락 융선 또는 손가락 골 사이의 거리에 따라 변할 수 있으므로, 커패시턴스 검출 회로의 출력에 기초하여 사용자의 손가락의 손가락 융선 또는 손가락 골의 존재와 위치를 결정하는데 사용될 수 있다. 상이한 픽셀 센싱 회로들의 어레이의 집합은 개별 픽셀 센싱 회로에 의해 이루어진 측정에 의해 지문의 일부를 나타내는 커패시턴스 공간 분포를 측정하여 사용자를 식별하는 지문 패턴을 형성할 수 있다. 커패시턴스 검출 회로에 전송된 픽셀 센싱 회로의 전압 신호는 작아서 배경 또는 다른 잡음으로부터 검출하기 어려울 수 있기 때문에, 커패시턴스 검출 회로는 커패시턴스 검출 회로의 신호 대 잡음비(SNR)를 향상시키기 위해 적분기를 사용할 수 있다. 그러나, 예를 들어, 지문 센서 내의 센싱 픽셀의 상이한 위치와 제조 프로세스를 포함하는 특정 인자로 인해, 예를 들어, 지문이 존재하지 않을 때, 동일한 센싱이 상이한 픽셀들에서 일어나는 경우, 픽셀 센싱 회로의 전압 신호가 픽셀마다 변할 수 있다. 적분 시간 기간이 길면, 적분기의 출력 전압이 선형 동작 영역에서 벗어나, 회로의 포화 영역에 있을 수 있어서, 사용자의 지문을 잘못 식별할 수 있다.

본 출원 문서에 설명된 실시예는 커패시터의 커패시턴스를 검출하고 선형 동작 영역 내에서 일관성 있게 동작하는 커패시턴스 검출 회로를 구현하는 장치, 시스템 및 기술을 제공한다. 커패시턴스 검출 회로는 크거나 작은 장치 또는 시스템에 액세스할 때 인간 지문 검출 및 인증을 위해 다양한 지문 센싱 모듈에 적용될 수 있다.

도 1a는 용량성 지문 센서(181)를 포함하는 지문 센싱 모듈(180)을 갖는 시스템(180)의 일 실시예의 블록도이다. 시스템(180)은 지문 센서 제어 회로(184), 및 지문 패턴을 처리하고 입력된 지문 패턴이 허가된 사용자를 위한 지문 패턴인지를 결정하는 하나 이상의 프로세서를 포함할 수 있는 디지털 프로세서(186)를 포함한다. 지문 센싱 시스템(180)은 지문을 결정하거나 지문을 결정하고 결정된 지문을 저장된 지문과 비교하여 지문 센싱 시스템(180)에 의해 보안이 유지되는 장치 또는 시스템(188)의 기능을 인에이블 또는 디스에이블시킬 수 있다. 예를 들어, 시스템(188)으로서 ATM에서 지문 센싱 시스템(180)은 자금에 액세스를 요구하는 고객의 지문을 판정할 수 있다. 고객의 지문과 하나 이상의 저장된 지문을 비교한 것에 기초하여, 지문 센싱 시스템(180)은 ATM 시스템(188)이 자금에 대한 액세스를 허용하고, 적절한 계좌와 연관하여 요청된 자금을 공제하거나 신용 거래하기 위해 고객을 식별할 수 있다. 다른 예로서, 장치 또는 시스템(188)은 스마트폰 또는 휴대용 장치일 수 있고, 지문 센싱 시스템(180)은 장치(188)에 통합된 모듈이다.

동작시에, 지문 센서를 구비하는 시스템(180)은 용량성 센싱에 기초하여 사용자의 지문 패턴의 일부를 캡처하는 지문 센서, 및 이 지문 센서(181)에 의해 캡처된 사용자의 지문 정보를 수신하도록 결합되고 캡처된 사용자 지문이 허가된 사용자로부터 온 것인지 여부를 결정하는 지문 처리 프로세서(186), 및 이 지문 처리 프로세서(186)에 결합된 디바이스(188)를 동작시킨다. 디바이스(188)에의 액세스는 캡처된 사용자 지문이 허가된 사용자로부터 온 것인지 여부에 기초하여 지문 처리 프로세서(186)에 의해 제어된다. 캡처된 지문이 허가된 사용자와 일치할 때, 장치(188)에의 액세스가 허용되고, 일치하지 않으면 액세스가 거부된다. 지문 센서(181)는 지문의 적어도 일부를 집합적으로 나타내는 픽셀(182A-182E)과 같은 다수의 지문 센싱 픽셀을 포함할 수 있다. 센서(181)는 픽셀의 행렬로 분할될 수 있다. 각 픽셀은 하나 이상의 픽셀 커패시터와 적분기를 포함할 수 있다. 픽셀 커패시터와 적분기는 아래에서 더 자세히 설명된다.

도 1b는 칩 레벨(1)에서 예시적인 커패시턴스 검출 회로를 도시하는 블록도이다. 센서 픽셀 어레이의 행 0 내지 행 N은 도 1a에서 서로 다른 행에 있는 2개의 픽셀 센서가 데이터 처리 회로를 공유하도록 배열된다. 예를 들어, 2개의 행의 픽셀 센서는 픽셀 센서의 그룹(2)으로 배열된다. 예를 들어, 도 1b에 도시된 바와 같이, "적분기 0" (2)에 대한 그룹과 동일한 열(column)에 있지만 상이한 행에 있는 2개의 픽셀 센서, 즉 "픽셀 커패시터 0" 및 "픽셀 커패시터 1"은 동일한 상관 적분기(correlative integrator) 및 성긴(coarse) 양자화기 카운터를 공유한다. 픽셀-내 ADC는 상관 적분기, 성긴 양자화기 카운터 및 픽셀 커패시터를 포함한다. 픽셀 커패시터와 함께, 공유된 상관 적분기와 성긴 양자화기는 적분기 또는 픽셀-내 ADC로서 동작한다.

도 1c는 또한 각 행의 적분기(적분기 0 내지 적분기 N)가 동일한 조밀(fine) ADC 변환기 및 VCM 생성 회로(공통 전압 생성기)를 공유하는 픽셀 행을 도시한다. 도 1d는 적분기 0 내지 적분기 N에 대한 예시적인 회로를 도시한다. 공통-모드 전압 기준을 생성하는 VCM 생성 회로 내의 증폭기는 적분기에서 증폭기의 복제물일 수 있다.

동작시, 적분기의 다수의 행은 센싱 기간 동안 신호를 적분하고 성긴 ADC 값을 해당 성긴 양자화기의 해당 카운터에 저장하기 시작할 수 있다. 적분 프로세스가 완료된 후 조밀 ADC가 동일한 행에 있는 각 적분기의 출력을 순차적으로 양자화할 수 있다. 카운터 값(성긴 ADC 값)은 모든 카운터를 서로 연결하는 것에 의해 출력으로 시프트된다. 성긴 ADC 값과 조밀 ADC 값은 디지털 영역에서 함께 결합될 수 있다.

도 1e는 제1 회로 토폴로지(본 명세서에서 제1 커패시턴스 검출 회로라고도 함)의 적분기의 행렬의 블록도를 도시한다. 제1 회로 토폴로지는 각 적분기 내의 성긴 양자화기, 멀티플렉서(150), 및 10 비트의 조밀 ADC를 포함한다. 제2 회로 토폴로지는 도 8a 내지 도 10e와 관련하여 이하에서 상세히 설명된다. 두 회로 토폴로지에서, 적분기 행렬은 하나 이상의 행과 열을 포함할 수 있다. 각 행 및 열 위치에 적분기가 있을 수 있다. 도 1f의 예에서, 적분기는 위치 <1,1>, <1,2>, ... <1,N>의 제1행에서, 위치 <2,1>, <2,2>, ... <2,N>의 제2행에서, 위치 <M,1>, <M,2>, ... <M,N>의 M번째 행까지의 다른 모든 행에 존재한다. 이 예에서 M*N과 같은 총 개수의 적분기가 있다.

각 적분기는 하나 이상의 픽셀 커패시터, 공통 모드 전압 생성기, 상관 적분기, 및 성긴 양자화기를 포함할 수 있다. 도 1e의 예에서, 적분기는 각 상관 적분기에 입력을 제공하도록 함께 연결된 Q개의 픽셀 커패시터를 갖는다. 적분기 <1,1>은 공통 모드 전압, 상관 적분기 출력(출력 전압), 및 성긴 양자화기 출력을 멀티플렉서(150)에 제공할 수 있다. 적분기 <2,2>는 또한 공통 모드 전압, 상관 적분기 출력 및 성긴 양자화기 출력을 멀티플렉서(150)에 제공할 수 있다. 적분기 <M, N>는 또한 공통 모드 전압, 상관 적분기 출력, 및 성긴 양자화기 출력을 멀티플렉서(150)에 제공할 수 있다. 멀티플렉서(150)는 아날로그-디지털 변환기(155)에 연결할 적분기의 행을 선택할 수 있다. 행 내의 열은 스캐닝 프로세스에 의해 선택될 수 있다. 아날로그-디지털 변환기(155)는 도 1e에 도시된 바와 같이 10 비트 아날로그-디지털 변환기일 수 있고, 또는 12 비트, 16 비트 등과 같은 임의의 다른 비트 폭 변환기일 수 있다. 각 적분기의 성긴 양자화기는 검출된 커패시턴스를 나타내는 값의 하나 이상의 최상위 비트를 제공할 수 있고, 아날로그-디지털 변환기(155)는 하나 이상의 최하위 비트를 결정할 수 있다. 도 1e의 예에서, 성긴 양자화기는 10개의 최상위 비트를 결정하고, 아날로그-디지털 변환기(155)는 픽셀 커패시턴스를 나타내는 20 비트 값의 10개의 최하위 비트를 결정한다. 10 비트의 성긴 양자화된 값과 10 비트의 ADC 값은 디지털 출력(160)에 제공될 수 있다. 일부 실시예에서, 성긴 양자화기의 범위는 조밀 양자화기의 범위와 중첩(overlap)될 수 있다. 중첩이 일어날 때 10 비트의 조밀 값과 결합된 10 비트의 성긴 값이 중첩으로 인해 15 비트의 결합된 값을 생성할 수 있다.

도 1f는 제1 커패시턴스 검출 회로의 적분기(165)의 개략도이다. 예를 들어, 적분기(165)는 도 1f에 도시된 적분기들 중 임의의 적분기(예를 들어, 적분기 <2,2>)에 대응할 수 있다. 적분기(165)는 하나 이상의 픽셀 커패시터, 상관 적분기, 성긴 양자화기 및 공통 모드 전압 생성기를 포함한다.

도 2는 예시적인 커패시턴스 검출 회로(10)의 개략도이다. 커패시턴스 검출 회로(10)는 픽셀 센싱 회로(108)에 연결되어, 픽셀 센싱 회로(108) 내의 커패시턴스를 검출한다. 커패시턴스 검출 회로(10)는 적분기(100), 비교기(102), 카운터(104) 및 커패시터(C1, C2)를 포함한다. 커패시터(C1)는 픽셀 센싱 회로(108)에 결합된다. 비교기(102)는 적분기(100)에 결합되고, 카운터(104)는 비교기(102)에 결합된다. 이 특정 예에서, 적분기(100)는 제1 단일 종단 증폭기(106), 리셋 스위치(S_rst), 적분 커패시터(Cint_1-Cint_4) 및 스위칭 유닛(12_1, 12_2, 12_3, 12_4)을 포함한다. 제1 단일 종단 증폭기(106)는 적분 커패시터(Cint_1, Cint_2, Cint_1 및 Cint_4)에 연결된 제1 입력 단자(음의 부호를 포함함), 및 적분 출력 단자(양의 부호를 가짐)를 포함한다. 또한 제1 입력 단자는 커패시터(C1)에 연결되고, 스위치(S2)를 통해 커패시터(C2)에 연결된다. 적분기(100)에 의해 생성된 적분 출력 전압(Vpo)을 출력하는 적분 출력 단자는 비교기(102)에 연결된다. 비교기(102)는 적분 출력 단자에 연결된 음의 입력 단자(음의 부호를 가짐), 및 기준 전압(Vr)을 수신하기 위한 양의 입력 단자(양의 부호를 가짐)를 포함한다. 비교기(102)는 적분 출력 전압(Vpo)과 기준 전압(Vr)을 비교하는 것에 의해 비교 출력(Vo_cmp)을 생성한다. 카운터(104)는 비교 출력 단자에 결합되어 비교 출력(Vo_cmp)에 따라 카운터 출력(Vo_cnt)을 생성한다.

도 2에 도시된 예에서, 커패시터(C2)와 적분기(100)의 제1 입력 단자 사이의 연결은 비교 출력(Vo_cmp)에 따라 도통(즉, ON)하거나 또는 차단(OFF)하도록 제어되어 적분 출력 전압(Vpo)이 회로의 선형 동작 영역 내에 있도록 제한한다. 도시된 특정 예에서, 커패시터(C2)의 제1 단부는 스위치(S2)를 통해 제1 단일 종단 증폭기(106)의 제1 입력 단자에 결합되고, 커패시터(C2)의 제2 단부는 스위치(S3)를 통해 전압(V_DD)을 생성시키는 전압 생성기(미도시)에 결합되고 스위치(S4)를 통해 접지(GND)에 결합된다. 적분 출력 전압이 기준 전압보다 더 작다는 것을 비교 출력(Vo_cmp)이 지시할 때 스위치(S2, S4)는 도통(즉, ON)되도록 제어되어, 적분 출력 전압(Vpo)이 선형 동작 영역 내에 있도록 제한한다.

도 2에서, 커패시터(C1)는 스위치(S1)를 통해 접지(GND)에 결합된다. 리셋 스위치(S_rst)는 제1 입력 단자와 적분 출력 단자 사이에 결합된다. 스위칭 유닛(12_1, 12_2, 12_3 및 12_4)은 적분 커패시터(Cint_1, Cint_2, Cint_3 및 Cint_4)에 결합된다. 구체적으로, 각 스위칭 유닛(12_1, 12_2, 12_3 및 12_4)은 적분 커패시터(Cint_1, Cint_2, Cint_3 및 Cint_4)들 중 하나의 적분 커패시터와 적분 출력 단자에 결합된다. 또한, 도 1에 도시된 커패시턴스 검출 회로(10)의 실시예에서, 스위칭 유닛(12_1-12_2)은 전압(V_DD)을 생성하는 전압 생성기에 결합되고, 스위칭 유닛(12_3-12_4)은 접지(GND)에 결합된다. 구체적으로, 스위칭 유닛(12_1) 및 스위칭 유닛(12_2)은 각각 스위치(S11, S12) 및 스위치(S21, S22)를 포함한다. 스위치(S11, S21)는 적분 출력 단자에 결합되고, 스위치(S12, S22)는 전압(V_DD)을 생성하는 전압 생성기에 결합된다. 유사하게, 스위칭 유닛(12_3) 및 스위칭 유닛(12_4)은 각각 스위치(S31, S32) 및 스위치(S41, S42)를 포함한다. 스위치(S31, S41)는 적분 출력 단자에 결합되고, 스위치(S32, S42)는 접지(GND)에 결합된다.

도 3a는 도 2의 픽셀 센싱 회로(108)의 일 예를 도시한다. 픽셀 센싱 회로(108)는 전도 층(120, 122)을 포함하며, 여기서 전도 층(122)은 이 전도 층(122) 위의 적어도 상부 유전체 층을 통해 손가락과 인터페이스하여 손가락의 터치된 부분과 커패시터(Cf)를 형성하여 손가락의 터치된 부분의 지문 패턴 부분을 캡처하는 센싱 전극으로서 작용하는 상부 층 또는 전극이고, 전도 층(120)은 상부 전도 층(122) 아래에 있다. 커패시터(Cf)는 접지(GND)인 사용자의 손가락과 전도 층(122) 사이에 형성되고, 커패시터(Cp1)는 상부 전도 층(122)과 하부 전도 층(120) 사이에 형성된다. 전도 층(120)은 스위치(S5)를 통해 전압(V_DD)을 생성하는 전압 생성기에 결합되고 스위치(S6)를 통해 접지(GND)에 결합된다. 상부 전도 층(122)은 스위치(S7)를 통해 전압(V_DD)을 생성하는 전압 생성기에 결합되고 스위치(S8)를 통해 커패시터(C1)에 결합된다. 제1 시간 기간 동안 스위치(S5, S7)는 턴온되고 스위치(S6, S8)는 턴오프된다. 제2 시간 기간 동안 스위치(S5, S7)는 턴오프되고 스위치(S6, S8)는 턴온되어 전압(Vx)을 커패시턴스 검출 회로(10)에 출력한다. 커패시턴스 검출 회로(10)는 이 픽셀에서 지문 패턴을 캡처하기 위해 커패시터(Cf)의 커패시턴스를 검출할 수 있다.

도 3b는 도 3a의 픽셀 센싱 회로(108)와 관련된 예시적인 커패시턴스 검출 회로(80)의 개략도이다. 커패시턴스 검출 회로(80)는 픽셀 센싱 회로(108)에 결합되어 사용자의 손가락과 인터페이스하는 상부 전도 층(122)으로부터 출력을 수신한다. 커패시턴스 검출 회로(80)는 커패시터(C1), 스위치(S81, S82) 및 적분기(800)를 포함한다. 커패시터(C1)의 제1 단부는 픽셀 센싱 회로(108)에 연결되고, 커패시터(C1)의 제2 단부는 스위치(S82)를 통해 적분기(800)에 결합된다. 스위치(S81)는 커패시터(C1)의 제1 단부와 접지(GND) 사이에 결합된다. 적분기(800)는 기준 전압 생성기(803), 증폭기(OP), 적분 커패시터(Cint) 및 리셋 스위치(Srst)를 포함한다. 기준 전압 생성기(803)는 기준 전압(Vref)을 생성할 수 있다. 증폭기(OP)는 기준 전압(Vref)을 수신하기 위해 기준 전압 생성기(803)에 결합된 양의 입력 단자, 이 스위치(S82)에 결합된 음의 입력 단자, 및 적분 출력 전압(Vpo8)을 출력하기 위한 출력 단자를 포함한다. 적분 커패시터(Cint)와 리셋 스위치(Srst)는 증폭기(OP)의 음의 입력 단자와 출력 단자 사이에 결합된다. 적분 출력 전압(Vpo8)은 지문 식별을 수행하기 위해 백엔드 ADC(도 9에 도시되지 않음)로 전송될 수 있다. 따라서, 커패시터(C1)가 큰 커패시턴스를 갖게 선택함으로써, 커패시터(C1)는 커패시터(Cf)에 저장된 전하의 대부분을 흡수할 수 있고, 적분 출력 전압(Vpo)은 더욱 상당할 수 있다.

도 4a 내지 도 4d는 커패시터(Cf)의 커패시턴스를 검출하기 위한 커패시턴스 검출 회로(10)의 다른 동작 위상의 예를 도시하는 도면이다. 도 4a는 동작의 제1 단계의 일 예를 도시하고, 여기는 스위치(S1, S2, S3, S12, S22, S32, S42 및 S_rst)는 도통(ON)되고, 스위치(S4, S11, S21, S31, S41)는 차단(OFF)된다. 제1 단계 동안, 스위치(S_rst)는 턴온되어 제 1 입력 단자가 적분 출력 단자에 전기적으로 연결되어 초기 전압(Vi)을 생성하고, 커패시터(C1, C2, Cint_1-Cint_4)는 초기 전압(Vi)과 관련하여 충전된다.

도 4b는 스위치(S12, S22, S32, S42 및 S2)가 차단(OFF)되는 동작의 제2 단계의 일 예를 도시한다. 스위치(S1 및 S_rst)는 도통 상태(ON)로 유지되고, 스위치(S4, S11, S21, S31, S41)는 차단 상태(OFF)로 유지된다. 제2 단계 동안, 커패시터(Cint_1, Cint_2, Cint_3 및 Cint_4)에 저장된 전자 전하가 재분배된다. 전하의 재분배는, 커패시터(Cint_1, Cint_2, Cint_3 및 Cint_4)의 커패시턴스를 적절히 선택함으로써, 적분기(100)가 적분을 시작하기 전에 적분 출력 전압(Vpo)이 V_DD/2의 초기 값을 갖도록 한다.

도 4c는 스위치(S11, S21, S31, S41)가 도통 상태(ON)이고 스위치(S_rst 및 S1)가 차단(OFF)되는 동작의 제3 단계의 일 예를 도시한다. 스위치(S3)는 도통 상태에 유지된다. 스위치(S2, S4, S12, S22, S32 및 S42)는 차단 상태(OFF)에 유지된다. 제3 단계 동안, 적분기(100)는 적분을 수행하고, 즉, (제1 시간 기간에서) 커패시터(Cf)에 저장된 전자 전하를 (제2 시간 기간에서) 적분 커패시터(Cint_1, Cint_2, Cint_3 및 Cint_4)에 주입한다. 적분 출력 전압(Vpo)은 이 실시예에서 점차 감소한다. 적분 출력 전압(Vpo)이 기준 전압(Vr)보다 더 작아지면, 커패시턴스 검출 회로(10)는 제4 동작 단계로 들어간다.

도 4d는 스위치(S2 및 S4)가 도통 상태(ON)이고 스위치(S3)가 차단 상태(OFF)가 되는 제4 동작 단계의 일 예를 도시한다. 스위치(S1, S3, S_rst, S12, S22, S32 및 S42)는 차단 상태(OFF)로 유지되고, 스위치(S11, S21, S31 및 S41)는 도통 상태(ON)에 유지된다. 제4 단계에서, 스위치(S2, S4)가 도통되기 때문에, 제1 입력 단자에서 상당한 전압 강하가 야기된다. 이에 따라, 적분 출력 전압(Vpo)은 상부 전압(Vup)까지 급격히 상승될 것이다. 상부 전압(Vup)과 기준 전압(Vr) 사이의 증분량은 커패시터(C2)의 커패시턴스와 관련된다.

도 5는 적분 출력 전압(Vpo)의 예시적인 시간 스케일 파형을 도시한다. 적분 출력 전압(Vpo)이 제4 단계(도 4d)의 끝에서 Vup까지 상승된 후, 적분기(100)는 제3 단계(도 4c)로 되돌아가서 적분을 계속 수행할 수 있다. 따라서, 적분 출력 전압(Vpo)은 다음 번 적분 출력 전압(Vpo)이 기준 전압(Vr) 아래로 떨어질 때까지 점차 다시 감소할 것이다. 도 5에 도시된 바와 같이, 적분 출력 전압(Vpo)은 상부 전압(Vup)과 기준 전압(Vr) 사이의 범위 내에서 변한다. 일부 구현에서, 기준 전압(Vr)은 7V_DD/16이 되도록 설계되고, 상부 전압(Vup)은 9V_DD/16이 되도록 설계된다. 따라서, 적분 출력 전압(Vpo)은 커패시턴스 검출 회로(10)의 선형 동작 영역 내에서 유지될 수 있다.

커패시터(Cf)의 커패시턴스를 구하기 위해, 카운터(104)는 적분 출력 전압(Vpo)이 기준 전압(Vr) 아래로 떨어지는 총 횟수를 카운팅함으로써 카운터 출력(Vo_cnt)을 생성한다. 커패시터(Cf)가 크면 클수록, 적분 출력 전압(Vpo)은 더 빠르게 감소한다. 따라서, 일정 시간 기간 내에 수집된 카운터 출력(Vo_cnt)은 커패시터(Cf)의 커패시턴스를 나타낸다.

상기 설명된 동작들에서, 커패시턴스 검출 회로(10)는 비교기(102)에 의해 생성된 비교 출력(Vo_cmp)에 기초하여 커패시터(C2)에 결합된 스위치(S2, S4)의 온-오프 상태를 제어하여 적분 출력 전압(Vpo)이 커패시턴스 검출 회로(10)의 선형 동작 영역에 속하는 범위 내에 남아있게 제한한다. 따라서, 본 특허 출원 문서에 개시된 적분 출력 전압(Vpo)은 선형 동작 영역으로부터 벗어나는 것이 방지된다(즉, Vpo는 선형 동작 영역 내에서 유지된다). 또한, 커패시턴스 검출 회로(10)는 적분기 내의 단일 종단 증폭기를 사용한다. 2개의 입력 단자를 갖는 연산 증폭기를 사용하는 것에 비해 단일 종단 증폭기를 사용하면 회로의 잡음을 낮추고 회로의 신호 대 잡음비(SNR)를 더 향상시킬 수 있다.

커패시턴스 검출 회로(10) 및 관련 동작에 대한 다양한 수정이 가능하다. 예를 들어, 제1 입력 단자와 적분 출력 단자 사이에 결합된 다수의 적분 커패시터 및 스위칭 유닛은 도시된 4개를 넘어 변할 수 있다. 또한, 커패시턴스 검출 회로(10)에서, 스위칭 유닛의 절반은 접지에 연결되고, 스위칭 유닛의 나머지 절반은 전압(V_DD)을 생성하는 전압 생성기에 연결되어, 적분 출력 전압(Vpo)의 초기 값이 V_DD/2가 되도록 할 수 있다. 일부 구현 예에서, 스위칭 유닛의 절반 미만이 접지에 연결될 수 있고, 스위칭 유닛의 나머지는 전압(V_DD)을 생성하는 전압 생성기에 연결된다. 일부 구현 예에서, 스위칭 유닛의 절반을 초과하는 스위칭 유닛이 접지에 연결될 수 있고, 스위칭 유닛의 나머지는 전압(V_DD)을 생성하는 전압 생성기에 연결된다.

또한, 커패시터(Cf)를 보다 정확하게 검출하기 위해, 공통 모드 전압 생성기와 아날로그-디지털 변환기(ADC)가 포함될 수 있다.

도 6은 예시적인 커패시턴스 검출 회로(50)의 개략도이다. 커패시턴스 검출 회로(50)는 커패시턴스 검출 회로(10)와 유사하기 때문에, 동일한 구성 요소는 동일한 참조 부호를 사용하여 식별된다. 커패시턴스 검출 회로(50)에 비해 커패시턴스 검출 회로(10)는 공통 모드 전압(Vcm)을 생성시키는 공통 모드 전압 생성기(522), ADC(524), 및 결합 회로(526)를 더 포함한다. 공통 모드 전압 생성기(522)는 제2 단일 종단 증폭기(530), 공통 모드 커패시터(Ccm_1 및 Ccm_2), 스위칭 유닛(52_5 및 52_6) 및 연결 스위치(S_cnct)를 포함한다. 제2 단일 종단 증폭기(530)는 제2 입력 단자(음의 부호를 가짐) 및 제2 출력 단자(양의 부호를 가짐)를 포함한다. 제2 출력 단자는 커패시턴스 검출 회로(50) 내의 적분기(500)의 스위칭 유닛(52_2, 52_3 및 52_4)에 연결된다. ADC(524)는 적분 출력 단자 및 제2 출력 단자에 결합되어 적분 출력 전압(Vpo) 및 공통 모드 전압(Vcm)을 각각 수신한다. ADC(524)는 적분 출력 전압(Vpo) 및 공통 모드 전압(Vcm)에 따라 ADC 출력(Vo_adc)을 생성하도록 구성된다. ADC 출력(Vo_adc) 및 카운터 출력(Vo_cnt)은 결합 회로(526)를 통해 전체 출력(V_out)을 생성하도록 더 결합된다.

또한, 도 6에 도시된 바와 같이, 적분기(500)에서, 스위칭 유닛(52_2, 53_3 및 52_4)은 또한 스위치(S23, S33 및 S43)를 각각 포함하고, 제2 출력 단자에 결합되어 적분 커패시터(Cint_2-Cint_4)와 제2 출력 단자 사이의 연결을 선택적으로 도통시킨다. 공통 모드 전압 생성기(522)에서, 공통 모드 커패시터(Ccm_1-Ccm_2), 스위칭 유닛(52_5-52_6) 및 스위치(S_cnct)는 제2 입력 단자와 제2 출력 단자 사이에 연결된다. 구체적으로, 스위칭 유닛(52_5, 52_6)은, 공통 모드 커패시터(Ccm_1 및 Ccm_2)에 각각 연결되고 제2 입력 단자에 연결된 스위치(S51 및 S61)를 포함한다. 또한, 스위칭 유닛(52_5)은 전압(V_DD)을 생성하는 전압 생성기와 공통 모드 커패시터(Ccm_1) 사이에 연결된 스위치(S52)를 포함한다. 스위칭 유닛(52_6)은 접지(GND)와 공통 모드 커패시터(Ccm_2) 사이에 연결된 스위치(S62)를 포함한다.

도 7a 및 도 7b는 전체 출력(V_out)을 생성하는 커패시턴스 검출 회로(50)의 동작의 예를 도시한다. 공통 모드 전압 생성기(522)를 초기화하는 단계에서, 도 7a에 도시된 바와 같이, 스위치(S52, S62, S_cnct)는 도통 상태(ON)에 있다. 공통 모드 전압 생성기(522)를 초기화하는 단계에서, 전자 전하가 공통 모드 커패시터(Ccm_1 및 Ccm_2)에 저장된다.

ADC 출력(Vo_adc)을 생성하는 단계에서, 스위치(S52, S62 및 S_cnct)가 차단(OFF)되고 스위치(S51 및 S61)가 도통 상태(ON)에 있다. 공통 모드 커패시터(Ccm_1 및 Ccm_2)에 저장된 전기 전하가 재분배되고 공통 모드 전압(Vcm)이 생성된다. 공통 모드 전압은 VDD/2가 된다. 또한, 스위치(S23, S33, S43)가 도통(ON)된다. 따라서, 커패시터(Cf)에 저장된 전기 전하는 공통 모드 전압 생성기(522)에 연결됨이 없이 적분 커패시터(Cint_1)에 주입되어 적분 출력 전압(Vpo)이 증폭된다. Vpo_증폭된 = 4*(Vpo-VCM)+VCM. 증폭된 적분 출력 전압(Vpo)은 ADC(524)로 출력되고 ADC 출력(Vo_adc)이 생성된다. Vo_adc = 바닥(Floor) ((VCM - Vpo_증폭된)/(VDD/4)*2^(N-1)). Vo_adc의 범위는 2^(N-1)-1 내지 -2^(N-1)이다. 결합 회로(526)에 의해 생성된 전체 출력(V_out)은 V_out = Vo_cnt*2^(N) + Vo_adc로 표현될 수 있으며, 여기서 N은 ADC(524)의 해상도를 나타낸다.

본 특허 출원 문서에 개시된 커패시턴스 검출 회로(10) 또는 커패시턴스 검출 회로(50)는 지문 식별 시스템에 적용될 수 있다.

도 8a는 제2 커패시턴스 검출 회로의 적분기의 행렬의 일 예의 블록도이다. 제1 커패시턴스 검출 회로의 적분기의 행렬에 비해, 제2 커패시턴스 검출 회로는 행렬의 각 적분기에 성긴 양자화기와 조밀 양자화기를 포함한다. 제2 커패시턴스 검출 회로는 또한 각 적분기(도 1f의 155는 제2 커패시턴스 검출 회로에서 필요하지 않음)의 외부에 멀티플렉서도 구비하지 않고 아날로그-디지털 변환기도 구비하지 않는다.

이 행렬은 하나 이상의 행 및 하나 이상의 열을 포함할 수 있다. 각 행 및 열 위치에 적분기가 있을 수 있다. 도 8a의 예에서, 적분기는 각 위치 <1,1>, <1,2>, ... <1, N>의 제1 행에, 각 위치 <2,1>, <2,2>, ... <2,N>의 제2 행에, 각 위치 <M,1>, <M,2>, ... <M,N>의 M번째 행까지 각 행에 각 위치에 존재한다. 이 예에서 M*N과 같은 총 개수의 적분기가 있고, 여기서 M은 행의 수이고 N은 열의 수다. 각 적분기는 하나 이상의 픽셀 커패시터, 공통 모드 전압 생성기, 상관 적분기, 성긴 양자화기 및 조밀 양자화기를 포함할 수 있다. 예를 들어, 적분기 <1,1>는 상관 적분기에 입력을 제공하도록 함께 연결된 Q개의 픽셀 커패시터를 가질 수 있다. 적분기 <1,1>는 공통 모드 전압 생성기, 상관 적분기, 및 성긴 양자화기와 조밀 양자화기로부터 오는 결정된 값들을 결합하는 양자화기 출력을 포함할 수 있다. 예를 들어, 성긴 양자화기는 최상위 8 비트를 결정할 수 있고, 조밀 양자화기는 커패시턴스를 나타내는 12 비트 값 중 최하위 4 비트를 결정할 수 있다. 양자화기 출력(성긴 값과 조밀 값이 결합된 것)이 디지털 출력(160)에서 제공될 수 있다. 일부 실시 예에서, 각 행은 디지털 출력을 가질 수 있고, 여기서 행 내의 각 적분기로부터 양자화기 출력들은 함께 연결되어 디지털 출력(160)에 연결될 수 있다. 각 행 내의 적분기들 중 양자화기 출력을 제공하는 적분기가 어느 것인지는 스캐닝 프로세스를 사용하여 선택될 수 있다. 각 행은 디지털 인터페이스(160)에 별도의 연결을 가질 수 있다. 각 행 내 적분기는 공통 모드 전압 생성기, 상관 적분기 및 양자화기(성긴 값과 조밀 값을 결합하는 양자화기)를 또한 포함할 수 있다.

도 8b는 도 8a의 적분기들 중 하나와 같은 적분기(800)의 일 예에 대한 개략도를 도시한다. 예를 들어, 적분기(800)는 적분기 <1,1> 또는 도 8a에 도시 된 임의의 다른 적분기일 수 있다. 적분기(800)는 도 8b에 도시된, 픽셀 캡(1), 픽셀 캡(2), ..., 픽셀 캡(8)과 같은 하나 이상의 픽셀 커패시터를 포함한다. 적분기(800)는 상관 적분기, 성긴 양자화기, 조밀 양자화기 및 공통 모드 전압 생성기를 포함할 수 있다. 적분기(800)는 픽셀 커패시턴스의 성긴 양자화를 수행하기 위해 스위치(sp1_2, sp0_2, sp1_1, sp1_0, sp0_1 및 sp1_0), 비교기, DAC 로직 및 카운터를 포함할 수 있다. DAC 제어 로직은 또한 성긴 양자화기 스위치와 함께 조밀 양자화를 수행하는 스위치(sn1_2, sn0_2, sn1_1, sn1_0, sn1_0 및 sn0_0)를 제어한다.

도 9a는 제2 커패시턴스 검출 회로를 나타내는 예시적인 개략도이다. 도 9a는 또한 도 8b를 참조한다. 도 9a에서 Cf는 Cf = Cbase + Csig로 표현될 수 있으며, 여기서 Cf는 결정되는 총 커패시턴스이고, Cbase는 기본 또는 고정 커패시턴스이고, Csig는 Cbase 및 Csig에 대응하는 픽셀의 위치에서 지문 융선이 존재하는지 또는 존재하지 않는지를 나타내는 커패시턴스이다. 일부 예시적인 실시예에서, Cbase는 10 fF(펨토 패럿)와 동일하거나 대략 동일할 수 있다. 도 9a의 예를 계속 들면, Csig = 0.01 fF, 및 CK = Cdac = 4*C = 2*Cbase = 20fF 이고, 여기서 C는 스위치(snX_0, snX_1, spX_0 및 spX_1)와 연관된 도 9a에서 언급된 커패시턴스(및 스위치(snX_2 및 spX_2)와 관련된 커패시턴스의 2배(2C))이다. 적분 사이클의 수(N)가 10000으로 설정되면, 신호의 성긴 양자화 값은 Csig*N/CK = 0.01fF*10000/20fF = 5로 표현될 수 있다. 조밀 ADC가 2-비트로 선택되면, 신호의 총 양자화 범위(성긴 값과 조밀 값이 결합된 것)는 20(5*2^2=20)일 수 있다. 출력 스윙(swing)이 (1/3)*VDD로 선택될 때, Cint는 Cdac의 3배, 즉 Cint = 12*C = 60fF로 선택될 수 있다.

도 9b는 제2 커패시턴스 검출 회로의 파형도이다. 도 9b는 도 9a의 Vx 및 Vo로 표시된 점에서의 전압을 시간의 함수로서 도시한다. 전압 곡선은 CK, VDD, Cint, VCM(공통 모드 전압 생성기로 생성됨), VR(VCM과 동일할 수 있는 기준 전압) 및 GND(접지)와 관련된다. 시간은 시간 주기(T)에 의해 양자화된다. 각 주기(T)는 도 9b에 도시된 삼각 파형의 사이클 및/또는 클록 사이클에 대응할 수 있다.

도 10a는 Cf의 커패시턴스를 결정하는 리셋 단계에서 제2 커패시턴스 검출 회로를 도시하는 개략도(1000) 및 전압 파형(1000A)을 도시한다. 리셋 단계에서 스위치(sp1_0, sp1_1, sp1_2, sn0_0, sn0_1, sn0_2, S11, S6, S5, S3 및 S4)는 폐쇄되고, 스위치(sp0_0, sp0_1, sp0_2, sn1_0, sn1_1, sn1_2, S12 및 S2)는 개방된다. 일부 실시예에서, 제2 커패시턴스 검출 회로의 리셋 단계는 제1 커패시턴스 검출 회로의 리셋 단계와 동일한 단계를 사용하여 동작한다.

도 10b는 Cf의 커패시턴스를 결정하는 적분 단계에서 제2 커패시턴스 검출 회로를 도시하는 개략도(1020) 및 전압 파형(1020A)을 도시한다. 일부 예시적인 실시예에서, 스위치(sp1_0, sp0_0, sp1_1, sp0_1, sp1_2 및 sp0_2)는 성긴 ADC 값을 생성하도록 동작될 수 있다. 스위치(sn1_0, sn0_0, sn1_1, sn0_1, sn1_2 및 sn0_2)는 개방된 상태로 유지될 수 있다. 성긴 적분 단계가 종료시 성긴 코드가 결정된다. 파형(1020A)에 도시된 예에서, 성긴 코드는 10의 이진 값이다. 적분 단계의 종료시 Co-VCM = 0.3 > 0이므로 결정된 값은 11이 아니라 10이다.

도 10c는 조밀 ADC 샘플링 단계의 제1 부분에서 제2 커패시턴스 검출 회로를 도시하는 개략도(1040) 및 전압 파형(1040A)을 도시한다. 조밀 ADC 샘플링 단계 동안, 커패시턴스(Cf)를 나타내는 양은 성긴 ADC 값에 의해 결정된 것이 아니라 보다 정확한 값으로 더 정제된다. 일부 예시적인 실시예에서, 스위치(sp1_0, sp1_1, sp1_2, sn0_0, sn0_1 및 sn0_2)는 폐쇄될 수 있고, 스위치(sp0_0, sp0_1, sp0_2, sn1_0, sn1_1, sn1_2 및 S3)는 개방될 수 있어, 이에 의해 CK+ 및 CK- 커패시터 어레이를 리셋할 수 있다. 스위치(S4)가 개방되고 나서 스위치(S2)가 폐쇄될 때 커패시터(Cint)에 저장된 전하는 Vx에서 커패시터 어레이로 재분배된다. 파형(1040A)에 도시된 예에서, 최상위 조밀 ADC 비트는 0 값을 갖는다.

도 10d는 조밀 ADC 비교 단계의 제2 부분에서 제2 커패시턴스 검출 회로를 도시하는 개략도(1060) 및 전압 파형(1060A)을 도시한다. 일부 예시적인 실시예에서, 스위치(sp1_0, sp1_1, sp1_2, sn0_0, sn0_1, sn1_2, 및 S2)는 폐쇄될 수 있고, 스위치(sp0_0, sp0_1, sp0_2, sn1_0, sn1_1, sn0_2, S11, S12, S6, S5, S4 및 S3)는 개방될 수 있다. 파형(1060A)에 도시된 예에서, 조밀 ADC 샘플링 단계의 제2 부분의 종료시, 조밀 ADC 값에서 그 다음 하위 비트는 1 값을 갖도록 결정된다.

도 10e는 조밀 ADC 비교 단계의 제3 부분에서 제2 커패시턴스 검출 회로를 도시하는 개략도(1080) 및 전압 파형(1080A)을 도시한다. 일부 예시적인 실시예에서, 스위치(sp1_0, sp0_1, sp1_2, sn0_0, sn0_1, sn1_2 및 S2)는 폐쇄될 수 있고, 스위치(sp0_0, sp1_1, sp0_2, sn1_0, sn1_1, sn0_2, S11, S12, S6, S5, S4 및 S3)는 개방된 상태로 유지될 수 있다. 조밀 ADC 비교 단계의 제3 부분의 종료시 조밀 ADC 값의 그 다음 하위 비트는 0 값을 갖도록 결정된다. 일부 실시예에서, 성긴 ADC 값과 조밀 ADC 값은 결합될 수 있다. 파형(1080A)에 도시된 예에서, 성긴 ADC 값의 최하위 비트는 조밀 ADC 값의 최상위 비트와 중첩된다. 따라서, 파형(1080A)의 예에서, 전체 양자화된 값은 1010이다.

도 11은 예시적인 지문 식별 시스템(70)의 개략도이다. 지문 식별 시스템(70)은 픽셀 센싱 회로(Px_1, Px_2,..., Px_M), 커패시턴스 검출 회로(700) 및 지문 결정 모듈(702)을 포함한다. 픽셀 센싱 회로(Px_1, Px_2,..., Px_M) 각각은 픽셀 센싱 회로(108)와 동일할 수 있다. 커패시턴스 검출 회로(700)는 커패시턴스 검출 회로(10), 커패시턴스 검출 회로(50) 및/또는 도 8a 내지 도 10e에 도시된 커패시턴스 검출 회로와 실질적으로 동일할 수 있다. 픽셀 센싱 회로(Px_1, Px_2,..., Px_M)는 커패시터(Cf)의 커패시턴스를 검출하는 커패시턴스 검출 회로(700)에 결합된다. 커패시턴스 검출 회로(700)는 픽셀 센싱 회로(Px_1, Px_2,..., Px_M)에 대응하는 커패시턴스 출력(Cp_1, Cp_2,..., Cp_M)을 생성하고 이 커패시턴스 출력(Cp_1, Cp_2,..., Cp_M)을 지문 결정 모듈(702)에 전송할 수 있다. 커패시턴스 출력(Cp_1, Cp_2,..., Cp_M)은 픽셀 센싱 회로(Px_1, Px_2,..., Px_M) 각각에 대응하는 커패시턴스 검출 회로(700)에 의해 생성된 전체 출력(Vout_1-Vout_M) 또는 카운터 출력(Vo_cnt_1-Vo_cnt_M)일 수 있다. 지문 결정 모듈(702)은 대응하는 커패시턴스 출력에 따라 손가락 융선 또는 손가락 골에 대응하는 픽셀 센싱 회로(Px_1, Px_2,..., Px_M) 각각의 위치를 결정할 수 있다.

커패시턴스 검출 회로(10), 커패시턴스 검출 회로(50) 및 도 8a 내지 도 10e에 도시된 커패시턴스 검출 회로에서, 픽셀 센싱 회로(108)에서 사용자의 손가락에 의해 형성된 커패시터(Cf)의 커패시턴스 값은 실제로 극히 작다. 커패시터(C1)의 커패시턴스 값은 일반적으로 커패시터(Cf)의 커패시턴스 값보다 훨씬 더 크도록 선택되어, 커패시터(C1)가 커패시터(Cf)에 저장된 전하의 대부분을 흡수할 수 있어서, 적분 출력 전압(Vpo)은 더욱 상당할 수 있다. 커패시터(Cf)에 저장된 전하를 흡수하기 위해 커패시터(C1)가 큰 커패시턴스를 갖는 것을 사용하는 개념은 연산 증폭기를 포함하는 적분기를 사용하는 커패시턴스 검출 회로에 적용될 수 있다.

개시된 기술에 기초한 커패시턴스 검출 회로는 비교 출력 전압에 따라 커패시터에 연결된 스위치의 ON-OFF 상태 또는 상태들을 제어하여 적분 출력 전압을 특정 범위 내에 유지하도록 제한하는데 사용될 수 있다. 특정 범위는 회로의 선형 동작 영역에 대응한다. 따라서 적분 출력 전압은 선형 동작 영역 내에 유지된다. 또한, 개시된 기술의 커패시턴스 검출 회로는 단일 종단 증폭기를 사용하여, 회로 내 잡음을 낮추고 회로의 SNR을 더 향상시킨다.

본 특허 출원 문서는 많은 상세를 포함하지만, 이들 많은 상세는 임의의 발명의 범위 또는 청구될 수 있는 발명의 범위를 제한하는 것으로 해석해서는 안 되고, 오히려 특정 발명의 특정 실시예에 특정할 수 있는 특징을 설명하는 것으로 해석해야 한다. 별개의 실시예의 문맥으로 본 특허 출원 문서에 기술된 특정 특징은 또한 단일 실시예로 조합하여 구현될 수 있다. 반대로, 단일 실시예의 문맥으로 설명된 다양한 특징은 또한 다수의 실시예에서 별개로 또는 임의의 적합한 서브 조합으로 구현될 수 있다. 더욱이, 특징들은 특정 조합으로 작용하는 것으로 상기에서 설명될 수 있고 심지어 초기에 그러한 것으로 청구되어 있을 수 있지만, 청구된 조합으로부터 하나 이상의 특징은 일부 경우에 조합으로부터 제거될 수 있고, 청구된 조합은 서브 조합 또는 서브 조합의 변형과 관련될 수 있다.

유사하게, 동작들이 특정 순서로 도면들에 도시되어 있지만, 이는 이러한 동작들이 도시된 특정 순서로 또는 순차적 순서로 수행되어야 하거나, 또는 바람직한 결과를 달성하기 위해 모든 예시된 동작들이 수행되어야 할 것을 요구하는 것으로 이해해서는 안 된다. 또한, 본 특허 출원 문서에 설명된 실시예에서 다양한 시스템 구성 요소들을 분리한 것은 모든 실시예에서 이러한 분리를 요구하는 것으로 이해해서는 안 된다.

단지 소수의 구현예들 및 예시들이 설명되고, 다른 구현예들, 개선들 및 변형들은 본 특허 출원 문서에 설명되고 도시된 것에 기초하여 만들어질 수 있다.

Claims (50)

1. 커패시턴스 검출 회로로서,
   물체와 인터페이스하여 상기 물체와 커패시턴스를 형성하는 상부 전도 층을 포함하는 픽셀 센싱 회로;
   상기 픽셀 센싱 회로에 결합된 제1 커패시터;
   상기 제1 커패시터에 전기적으로 결합되고 적분 출력 전압을 생성하도록 구성된 적분기로서, 상기 적분기는,
   제1 단일 종단 증폭기로서,
   상기 적분 출력 전압을 출력하도록 구성된 적분 출력 단자, 및
   상기 제1 커패시터에 결합된 제1 입력 단자를 포함하는, 상기 제1 단일 종단 증폭기, 및
   상기 제1 입력 단자에 결합된 적어도 하나의 적분 커패시터를 포함하는, 상기 적분기; 및
   상기 제1 단일 종단 증폭기의 상기 적분 출력 단자에 결합되고 상기 상부 전도 층과 상기 물체 사이의 커패시턴스를 나타내는 비교 출력 전압을 생성하도록 구성된 비교기를 포함하는 것을 특징으로 하는 커패시턴스 검출 회로.
   
2. 제1항에 있어서,
   상기 비교기는,
   상기 제1 단일 종단 증폭기의 상기 적분 출력 단자에 결합된 음의 입력 단자;
   기준 전압을 수신하도록 구성된 양의 입력 단자; 및
   상기 비교 출력 전압을 출력하도록 구성된 비교 출력 단자를 포함하는 것을 특징으로 하는 커패시턴스 검출 회로.
   
3. 제2항에 있어서,
   상기 비교 출력 단자에 결합되고 카운터 출력을 생성하도록 구성된 카운터를 포함하는 것을 특징으로 하는 커패시턴스 검출 회로.
   
4. 제1항에 있어서,
   상기 제1 커패시터는 제1 스위치를 통해 접지에 결합되고;
   상기 커패시턴스 검출 회로는,
   제2 커패시터; 및
   상기 제2 커패시터와 상기 적분기의 상기 제1 입력 단자 사이의 제2 스위치; 를 포함하고, 상기 제2 스위치는 상기 비교 출력에 기초하여 턴온 및 턴오프되어 상기 제2 커패시터와 상기 적분기 사이에 전기적 연결을 제공하도록 구성된 것을 특징으로 하는 커패시턴스 검출 회로.
   
5. 제4항에 있어서,
   상기 제2 커패시터를 전압 생성기에 결합하기 위한 제3 스위치; 및
   상기 제2 커패시터를 접지에 결합하기 위한 제4 스위치를 포함하고,
   상기 적분 출력 전압이 기준 전압보다 더 작은 것을 상기 비교 출력이 나타낼 때 상기 제2 스위치와 상기 제4 스위치는 온(ON)으로 제어되는 것을 특징으로 하는 커패시턴스 검출 회로.
   
6. 제1항에 있어서,
   상기 적분기는 상기 적어도 하나의 적분 커패시터와 상기 적분 출력 단자 사이에 결합된 적어도 하나의 적분 스위칭 유닛을 포함하고;
   상기 적어도 하나의 적분 스위칭 유닛은 전압 생성기 또는 접지에 결합되는 것을 특징으로 하는 커패시턴스 검출 회로.
   
7. 제6항에 있어서,
   상기 적어도 하나의 적분 스위칭 유닛은 상기 적어도 하나의 적분 커패시터와 상기 적분 출력 단자 사이의 전기적 연결, 상기 적어도 하나의 적분 커패시터와 상기 전압 생성기 사이의 연결, 또는 상기 적어도 하나의 적분 커패시터와 상기 접지 사이의 연결을 선택적으로 도통시키도록 구성된 것을 특징으로 하는 커패시턴스 검출 회로.
   
8. 제6항에 있어서,
   공통 모드 전압을 생성하도록 구성된 공통 모드 전압 생성기를 더 포함하고, 상기 공통 모드 전압 생성기는,
   제2 단일 종단 증폭기로서,
   제2 입력 단자; 및
   연결 스위치를 통해 상기 제2 입력 단자 및 상기 적어도 하나의 적분 스위칭 유닛들의 일부에 결합된 제2 출력 단자를 포함하는, 상기 제2 단일 종단 증폭기; 및
   상기 제2 입력 단자에 결합된 복수의 공통 모드 커패시터를 포함하는 것을 특징으로 하는 커패시턴스 검출 회로.
   
9. 제8항에 있어서,
   상기 공통 모드 전압 생성기는 상기 복수의 공통 모드 커패시터와 상기 제2 출력 단자 사이에 결합된 복수의 공통 모드 스위칭 유닛을 더 포함하고;
   상기 복수의 공통 모드 스위칭 유닛은 전압 생성기 또는 접지에 결합되는 것을 특징으로 하는 커패시턴스 검출 회로.
   
10. 제8항에 있어서,
    상기 적분 출력 단자와 상기 제2 출력 단자에 결합되고 ADC 출력을 생성하도록 구성된 아날로그-디지털 변환기(ADC)를 더 포함하고;
    상기 커패시턴스 검출 회로는 상기 비교기의 비교 출력 단자와 결합된 카운터에 의해 생성되는 카운터 출력과 상기 ADC 출력을 결합함으로써 전체 출력을 생성하도록 구성된 것을 특징으로 하는 커패시턴스 검출 회로.
    
11. 제1항에 있어서,
    상기 픽셀 센싱 회로는,
    상기 상부 전도 층 아래에 형성되어 상기 상부 전도 층과 커패시턴스를 형성하는 제2 전도 층을 포함하는 것을 특징으로 하는 커패시턴스 검출 회로.
    
12. 커패시턴스 검출 회로로서,
    물체와 인터페이스하여 상기 물체와 커패시턴스를 형성하는 픽셀 센싱 회로;
    상기 픽셀 센싱 회로에 결합된 제1 커패시터;
    상기 제1 커패시터에 전기적으로 결합되고 적분 출력 전압을 생성하도록 구성된 적분기로서, 상기 적분기는,
    제1 단일 종단 증폭기로서, 상기 제1 단일 종단 증폭기는,
    상기 적분 출력 전압을 출력하도록 구성된 적분 출력 단자, 및
    상기 제1 커패시터에 결합된 제1 입력 단자를 포함하는, 상기 제1 단일 종단 증폭기, 및
    상기 제1 입력 단자에 결합된 적어도 하나의 적분 커패시터를 포함하는, 상기 적분기;
    상기 커패시터들의 어레이로서, 상기 어레이 내의 각 커패시터의 하나의 단자는 상기 제1 입력 단자에 연결되고, 상기 어레이 내 각 커패시터의 다른 단자는 미리 결정된 전압으로 스위칭되거나 또는 개방으로 스위칭되는, 상기 커패시터들의 어레이; 및
    상기 제1 단일 종단 증폭기의 상기 적분 출력 단자에 결합되고, 상기 픽셀 센싱 회로와 상기 물체 사이의 커패시턴스를 나타내는 비교 출력 전압을 생성하도록 구성된 비교기를 포함하는 것을 특징으로 하는 커패시턴스 검출 회로.
    
13. 제12항에 있어서,
    상기 커패시터들의 어레이는 상기 검출된 커패시턴스의 성긴 양자화 및 상기 검출된 커패시턴스의 조밀 양자화를 제공하도록 구성된 것을 특징으로 하는 커패시턴스 검출 회로.
    
14. 제13항에 있어서,
    상기 커패시턴스 검출 회로는, 상기 커패시턴스의 상기 조밀 양자화와 상기 성긴 양자화를 결합하는 것에 의해 전체 출력을 생성하도록 구성된 것을 특징으로 하는 커패시턴스 검출 회로.
    
15. 제12항에 있어서,
    상기 픽셀 센싱 회로는,
    상기 물체와 인터페이스하여 측정될 물체와 커패시턴스를 형성하고, 제1 스위치를 통해 전압 생성기에 결합되고 제2 스위치를 통해 접지에 결합된 제1 상부 전도 층; 및
    상기 제1 상부 전도 층 아래에 형성되어 상기 제1 상부 전도 층과 커패시턴스를 형성하고, 제3 스위치를 통해 상기 전압 생성기에 결합되고 제4 스위치를 통해 상기 제1 커패시터에 결합된 제2 전도 층을 포함하는 것을 특징으로 하는 커패시턴스 검출 회로.
    
16. 삭제
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