KR101949826B1 - Decision feedback equalizer with variable reference voltage - Google Patents

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Abstract

본 발명은 기준전압 변동 스킴과 추측 방법을 동시에 접목시킴으로써 심볼간 간섭 현상을 제거할 수 있고, 동작주파수를 증가시킬 수 있고, 회로 면적을 감소시킬 수 있는 판정 궤환 등화기를 제공한다.
본 발명에 따른 변동하는 기준전압을 가진 판정 궤환 등화기는, 소정의 상한치와 하한치 내에서 제어 전압을 생성하여 등화 기준 전압을 출력하는 제어 전압 생성부; 상기 등화 기준 전압과 데이터를 가산하되, 최후 과거 데이터를 "L"레벨의 논리상태로 가산하고, 나머지 과거 데이터들는 피드백하여 가산함으로써 저 기준전압을 제공하는 제1 가산부; 상기 등화 기준 전압과 데이터를 가산하되, 상기 최후 과거 데이터를 "H"레벨의 논리상태로 가산하고, 상기 나머지 과거 데이터들는 피드백하여 가산함으로써 고 기준전압을 제공하는 제2 가산부; 상기 저 기준전압 및 상기 고 기준전압과 수신 데이터를 비교하여 상기 데이터의 윈도우를 확장하고, 클럭 신호의 폴링 에지에서 상기 데이터의 논리상태를 유지할 수 있는 데이터 유지부; 및 이웃하는 다중화기로부터 출력되는 최후 과거 회복 데이터에 제어되어 상기 데이터 유지부로부터 출력되는 데이터 및 반전데이터 중 어느 하나를 선택하여 회복 데이터로 출력하는 데이터 선택부를 포함한다.The present invention provides a decision feedback equalizer capable of eliminating the phenomenon of intersymbol interference by combining the reference voltage variation scheme and the estimation method at the same time, increasing the operating frequency and reducing the circuit area.
A decision feedback equalizer having a varying reference voltage according to the present invention includes a control voltage generator for generating a control voltage within a predetermined upper limit value and a lower limit value to output an equalization reference voltage; A first adder for adding the equalization reference voltage and the data, adding the last past data to the logic state of the "L " level, and providing the low reference voltage by adding the remaining past data by feedback; A second adder for adding the equalization reference voltage and the data, adding the last past data to a logic state of a "H " level, and providing a high reference voltage by feedback and adding the remaining past data; A data holding unit that compares the low reference voltage and the high reference voltage with received data to extend a window of the data and maintain a logic state of the data at a falling edge of the clock signal; And a data selector for selecting one of the data output from the data holding unit and the inverted data controlled by the last past recovery data output from the neighboring multiplexer and outputting the selected data as recovery data.

Figure R1020160098972
Figure R1020160098972

Description

가변 기준전압을 가진 판정 궤환 등화기{DECISION FEEDBACK EQUALIZER WITH VARIABLE REFERENCE VOLTAGE}[0001] DECISION FEEDBACK EQUALIZER WITH VARIABLE REFERENCE VOLTAGE WITH VARIABLE REFERENCE [

본 발명은 판정 궤환 등화기에 관한 것으로, 더욱 상세하게는 기준전압을 가변할 수 있는 판정 궤환 등화기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a decision feedback equalizer, and more particularly, to a decision feedback equalizer capable of varying a reference voltage.

최근, 대용량 메모리의 효율적인 액세스가 중요한 이슈로 떠오르면서 single-ended I/O가 널리 사용된다. 그러나, 채널의 대역폭 제한으로 인해 심볼간 간섭(ISI: Inter Symbol Interference)이 메모리 인터페이스의 성능을 제한한다. 이러한 심볼간 간섭을 제거하기 위한 방법으로 가장 많이 사용되는 것이 판정 궤환 등화기(DFE: Decision Feedback Equalizer)이다. Recently, single-ended I / O is widely used as efficient access of large memory becomes an important issue. However, due to the bandwidth limitation of the channel, Inter Symbol Interference (ISI) limits the performance of the memory interface. A decision feedback equalizer (DFE) is the most commonly used method for eliminating the inter-symbol interference.

그런데 데이터 전송 속도가 증가함에 따라 판정 궤환 등화기는 피드백과 피드포워드 지연시간에 의한 타이밍 마진이 감소하게 되어 데이터 전송 속도를 따라갈 수 없다. 또한 데이터 전송 속도에 비례하여 클럭 주파수 역시 증가하게 되어 위상 동기화 루프(PLL) 및 클럭 버퍼 등의 향상된 성능을 요구한다. However, as the data transmission rate increases, the decision feedback equalizer can not keep up with the data transmission rate because the timing margin due to the feedback and feedforward delay time is reduced. In addition, the clock frequency is also increased in proportion to the data transfer rate, which requires improved performance such as a phase-locked loop (PLL) and a clock buffer.

이러한 부담을 줄이기 위해 주로 사용되는 방법 중 하나로 타임 인터리빙(time interleaving) 구조를 사용하여 클럭 주파수를 낮춤으로써 클럭 기반 회로들의 최대 동작 주파수가 데이터 전송 속도보다 낮더라도 판정 궤환 등화기를 정상적으로 동작시킬 수 있다. To reduce this burden, one of the commonly used methods is to use a time interleaving structure to lower the clock frequency so that the decision feedback equalizer can operate normally even when the maximum operating frequency of the clock-based circuits is lower than the data transmission speed.

다른 하나의 방법으로는 추측(speculative) 구조를 사용하여 피드백 루프 지연을 완화시킬 수 있는데, 이때에는 피드백 지연 허용 한계치가 추측(speculative) 탭 수에 비례하여 증가하게 된다. Another method is to use a speculative structure to mitigate the feedback loop delay, in which case the feedback delay tolerance increases in proportion to the number of speculative taps.

따라서, 고속 동작을 실현하기 위하여 주로 사용되는 이들 두 방식이 결합된다면 보다 높은 데이터 전송 속도를 얻을 수 있다. 하지만, 타임 인터리빙(time interleaving) 구조의 경우, 추가되는 요소들에 의해 전력 소모나 면적이 증가하게 되고, 추측(speculative) 구조의 경우, 필요한 추가적인 추측(speculative) 탭 수의 증가로 인해 기하급수적으로 전력 소모와 면적이 증가한다. Therefore, a higher data transfer rate can be obtained if these two schemes, which are mainly used for realizing high-speed operation, are combined. However, in the case of a time interleaving structure, the power consumption or area is increased by the added elements, and in the case of the speculative structure, due to an increase in the number of additional additional speculative tapes, Power consumption and area increase.

등록특허 10-0626182호 판정 귀환형 등화기를 구비한 반도체 장치A semiconductor device having a feedback feedback equalizer is disclosed in Japanese Patent Application Laid-Open No. 10-2626182. 일본공개특허 2011-151765호 데이터 필터 회로 및 판정 귀환형 등화기Japanese Laid Open Patent Application No. 2011-151765 Data Filter Circuit and Judgment Feedback Equalizer 일본공개특허 2014-23160호 쿼터 레이트 추론 판정 귀환형 등화기Japanese Laid-Open Patent Application No. 2014-23160 Quaternity Reasoning Judgment Feedback Equalizer

Won-Hwa Shin, Young-Hyun Jun, Bai-Sun Kong, "A DFE Receiver with Equalized VREF for Multidrop Single-Ended Signaling", IEEE Trans. Circuits Syst. Vol. 60, No. 7, Jul. 2013.Won-Hwa Shin, Young-Hyun Jun, Bai-Sun Kong, "A DFE Receiver with Equalized VREF for Multidrop Single-Ended Signaling", IEEE Trans. Circuits Syst. Vol. 60, No. 7, Jul. 2013.

본 발명은 기준전압 변동 스킴과 추측 방법을 동시에 접목시킴으로써 심볼간 간섭 현상을 제거할 수 있고, 동작주파수를 증가시킬 수 있고, 회로 면적을 감소시킬 수 있는 판정 궤환 등화기를 제공한다.The present invention provides a decision feedback equalizer capable of eliminating the phenomenon of intersymbol interference by combining the reference voltage variation scheme and the estimation method at the same time, increasing the operating frequency and reducing the circuit area.

본 발명에 따른 변동하는 기준전압을 가진 판정 궤환 등화기는, 소정 범위의 제어 전압을 생성하는 제어 전압 생성부; 상기 제어 전압과 N개의 과거 데이터를 가산하되, 최후 과거 데이터 대신 제1 논리 레벨 상태를 가산하고, 상기 N개의 과거 데이터 중 상기 최후 과거 데이터를 제외한 나머지 과거 데이터를 피드백하여 가산함으로써 등화 저 기준전압을 제공하는 제1 가산부; 상기 제어 전압과 상기 N개의 과거 데이터를 가산하되, 상기 최후 과거 데이터 대신 제2 논리 레벨 상태를 가산하고, 상기 나머지 과거 데이터를 피드백하여 가산함으로써 등화 고 기준전압을 제공하는 제2 가산부; 상기 등화 저 기준전압 및 상기 등화 고 기준전압과 수신되는 현재 데이터를 비교하여 상기 현재 데이터의 윈도우를 확장하고, 클럭 신호의 폴링 에지에서 상기 현재 데이터의 논리상태를 유지할 수 있는 데이터 유지부; 및 이웃하는 다중화기로부터 출력되는 상기 최후 과거 데이터의 윈도우가 확장된 최후 과거 확장 데이터에 제어되어 상기 데이터 유지부로부터 출력되는 상기 현재 데이터 및 상기 현재 데이터의 반전데이터 중 어느 하나를 선택하여 출력하는 데이터 선택부를 포함한다.A decision feedback equalizer having a varying reference voltage according to the present invention includes: a control voltage generator for generating a control voltage in a predetermined range; Adding the control voltage and N pieces of past data to add the first logic level state instead of the last past data and feeding back the remaining past data excluding the last past data among the N pieces of past data to add the equalizing low reference voltage A first adder for providing the first adder; A second adder that adds the control voltage and the N past data, adds a second logic level state instead of the last past data, and feeds back the remaining past data to provide an equalized high reference voltage; A data holding unit for comparing the equalized low reference voltage and the equalized high reference voltage with the received current data to expand a window of the current data and maintaining a logic state of the current data at a falling edge of the clock signal; And data for selecting and outputting any one of the current data outputted from the data holding unit and the inverted data of the current data controlled by the extended last past extended data of the window of the last past data output from the neighboring multiplexer And a selection unit.

또한, 상기 데이터 유지부는, 상기 제1 및 제2 가산부로부터 출력되는 상기 등화 저 기준전압 및 상기 등화 고 기준전압을 각각 상기 현재 데이터과 비교하여 제1 내지 제4 현재 데이터의 윈도우를 확장하는 제1 내지 제4 샘플러군; 및 상기 클럭 신호의 폴링에지에서 상기 제1 내지 제4 샘플러군으로부터 출력되는 상기 제1 내지 제4 현재 데이터의 논리상태를 유지하는 래칭부를 포함한다.The data storage unit may store the first and second current data by comparing the equalization reference voltage and the equalization reference voltage output from the first and second addition units with the current data, A fourth sampler group; And a latching unit for holding logical states of the first to fourth current data output from the first to fourth sampler groups at a falling edge of the clock signal.

또한, 상기 제어 전압 생성부는, 반전단자에 인가되는 외부 기준전압과 비반전단자에 인가되는 공통전압을 비교하여 출력하는 비교부; 전원전압과 접지전압 사이에 제어전압에 제어되는 제1 스위칭소자를 포함하는 최소 전류 경로부; 및 상기 전원전압과 상기 접지전압 사이에 상기 제어전압에 제어되는 제2 스위칭소자와, 바이어스 전압에 제어되는 제3 스위칭소자가 병렬로 배치되는 최대 전류 경로부를 포함하고, 상기 제3 스위칭소자는 상기 최후 과거 데이터 및 상기 나머지 과거 데이터의 심볼간 간섭을 제거할 수 있는 전류량을 흘릴 수 있는 능력을 가진다.The control voltage generator may further include a comparator for comparing an external reference voltage applied to the inverting terminal with a common voltage applied to the non-inverting terminal and outputting the comparison result; A minimum current path portion including a first switching element controlled to a control voltage between a power supply voltage and a ground voltage; And a maximum current path portion in which a third switching element controlled by a bias voltage is disposed in parallel, the second switching element being controlled to the control voltage between the power supply voltage and the ground voltage, And has the ability to flow an amount of current that can eliminate inter-symbol interference of the last past data and the remaining past data.

또한, 상기 제1 가산부는, 상기 최후 과거 데이터의 논리상태와 무관하게 상기 제1 논리 레벨 상태의 전압을 제공하는 최후 과거 데이터 처리부; 상기 나머지 과거 데이터와 상기 클럭신호를 매칭시키기 위한 데이터 매칭부; 상기 데이터 매칭부와 상기 접지전압 사이에 배치되고, 상기 나머지 과거 데이터의 심볼간 간섭을 제거하기 위한 전류 미러군; 및 상기 등화 저 기준 전압과 상기 접지전압 사이에 배치되고, 상기 제어전압에 제어되는 스위칭소자를 포함하는 보상전류 경로부를 포함한다.The first adder may further comprise: a last past data processing unit for providing a voltage of the first logic level state regardless of a logic state of the last past data; A data matching unit for matching the remaining past data with the clock signal; A current mirror group disposed between the data matching unit and the ground voltage for eliminating inter-symbol interference of the remaining past data; And a compensation current path portion including a switching element disposed between the equalized low reference voltage and the ground voltage and controlled by the control voltage.

또한, 상기 최후 과거 데이터 처리부는, 상기 등화 저 기준 전압을 인가받고 상기 접지전압에 제어되어 턴오프 상태를 유지하는 제1 반전탭 스위칭소자; 및 상기 제1 반전탭 스위칭소자와 직렬연결되고, 상기 바이어스 전압에 제어되어 상기 최후 과거 데이터의 심볼간 간섭을 제거하기 위한 전류 미러를 포함한다.Also, the last data processing unit may include: a first inverting tap switching element receiving the equalizing low reference voltage and being controlled to the ground voltage to maintain a turn-off state; And a current mirror connected in series with the first inverse tap switching element and controlled by the bias voltage to remove intersymbol interference of the last past data.

또한, 상기 데이터 매칭부는 제1 내지 제4 과거 데이터 매칭 유닛을 포함하고, 상기 제1 과거 데이터 매칭 유닛은, 상기 등화 저 기준 전압을 인가받고 상기 최후 과거 데이터 신호에 제어되는 제1 데이터 신호용 스위칭소자; 및 상기 최후 과거 데이터 신호를 선택하는 클럭 신호보다 2비트 내지 4비트 과거 데이터를 선택하는 클럭 신호에 제어되는 병렬연결된 과거 데이터 신호용 복수의 스위칭소자를 포함한다.The data matching unit may include first through fourth past data matching units, and the first past data matching unit may include a first data signal switching unit that receives the equalization low reference voltage and is controlled by the last data signal, ; And a plurality of switching elements for parallel-connected past data signals controlled by a clock signal for selecting 2-bit to 4-bit past data from a clock signal for selecting the last-past data signal.

또한, 상기 전류 미러군은, 상기 바이어스 전압에 제어되고 상기 데이터 매칭부 중 2비트 과거 데이터의 심볼간 간섭을 제거할 수 있는 전류를 흘리도록 배치된 제1 전류 미러; 상기 바이어스 전압에 제어되고 상기 데이터 매칭부 중 3비트 과거 데이터의 심볼간 간섭을 제거할 수 있는 전류를 흘리도록 배치된 제2 전류 미러; 및 상기 바이어스 전압에 제어되고 상기 데이터 매칭부 중 4비트 과거 데이터의 심볼간 간섭을 제거할 수 있는 전류를 흘리도록 배치된 제3 전류 미러를 포함한다.The current mirror group may include: a first current mirror controlled to be controlled by the bias voltage and arranged to flow a current capable of eliminating inter-symbol interference of 2-bit past data in the data matching unit; A second current mirror controlled to the bias voltage and arranged to flow a current capable of eliminating inter-symbol interference of 3-bit past data in the data matching unit; And a third current mirror controlled to the bias voltage and arranged to pass a current capable of eliminating inter-symbol interference of 4-bit past data in the data matching unit.

또한, 상기 데이터 선택부로부터 출력되는 제1 내지 제4 현재 데이터를 일시적으로 저장하여 각각 5비트 과거 데이터 내지 8비트 과거 데이터로 유지하기 위한 제2 데이터 유지부를 더 포함한다.The apparatus further includes a second data holding unit for temporarily storing the first through fourth current data output from the data selecting unit and storing the first through fourth past data and the 8-bit past data, respectively.

또한, 상기 제2 가산부는, 상기 최후 과거 데이터의 논리상태와 무관하게 상기 제2 논리 레벨 상태의 전압을 제공하는 최후 과거 데이터 처리부; 상기 나머지 과거 데이터와 상기 클럭신호를 매칭시키기 위한 데이터 매칭부; 상기 데이터 매칭부와 상기 접지전압 사이에 배치되고, 상기 나머지 과거 데이터의 심볼간 간섭을 제거하기 위한 전류 미러군; 및 상기 등화 고 기준 전압과 상기 접지전압 사이에 배치되고, 상기 제어전압에 제어되는 스위칭소자를 포함하는 보상전류 경로부를 포함한다.The second adder may further comprise: a last past data processing unit for providing a voltage of the second logic level state regardless of a logic state of the last past data; A data matching unit for matching the remaining past data with the clock signal; A current mirror group disposed between the data matching unit and the ground voltage for eliminating inter-symbol interference of the remaining past data; And a compensating current path portion including a switching element disposed between the equalized high reference voltage and the ground voltage and controlled by the control voltage.

또한, 상기 최후 과거 데이터 처리부는, 상기 등화 고 기준 전압을 인가받고 상기 전원전압에 제어되어 턴온 상태를 유지하는 제1 반전탭 스위칭소자; 및 상기 제1 반전탭 스위칭소자와 직렬연결되고, 상기 바이어스 전압에 제어되어 상기 최후 과거 데이터의 심볼간 간섭을 제거하기 위한 전류 미러를 포함한다.Also, the last data processing unit may include: a first inverting tap switching element receiving the equalized high reference voltage and being controlled by the power supply voltage to maintain a turned-on state; And a current mirror connected in series with the first inverse tap switching element and controlled by the bias voltage to remove intersymbol interference of the last past data.

본 발명에 따르면, 탭수를 늘려 심볼간 간섭 현상을 제거하기가 용이하고, 추측 스킴을 적용하여 지연 여유(delay margin)를 줄임으로써 동작주파수를 증가시킬 수 있고, 기준전압 변동 스킴을 이용하여 회로 면적을 감소시킬 수 있는 효과가 있다.According to the present invention, it is easy to remove the phenomenon of intersymbol interference by increasing the number of taps, the operating frequency can be increased by reducing the delay margin by applying a guessing scheme, and the circuit area Can be reduced.

도 1은 본 발명의 일실시예에 따른 판정 궤환 등화기의 전체 블록도,
도 2는 본 발명의 일실시예에 따른 제어 전압 발생 회로의 상세 회로도,
도 3은 본 발명의 일실시예에 따른 제1 가산부의 상세 회로도,
도 4는 본 발명의 일실시예에 따른 제2 가산부의 상세 회로도,
도 5는 본 발명의 일실시예에 따른 샘플러의 상세 회로도,
도 6은 본 발명의 일실시예에 따른 판정 궤환 등화기의 타이밍도,
도 7은 본 발명의 다른 실시예에 따른 판정 궤환 등화기의 전체 블록도,
도 8은 본 발명의 다른 실시예에 따른 제어 전압 발생 회로의 상세 회로도,
도 9는 본 발명의 다른 실시예에 따른 가산기의 상세 회로도, 및
도 10은 본 발명의 다른 실시예에 따른 판정 궤환 등화기의 타이밍도이다.1 is an overall block diagram of a decision feedback equalizer according to an embodiment of the present invention;
2 is a detailed circuit diagram of a control voltage generating circuit according to an embodiment of the present invention,
3 is a detailed circuit diagram of a first adder according to an embodiment of the present invention,
4 is a detailed circuit diagram of a second adder according to an embodiment of the present invention,
5 is a detailed circuit diagram of a sampler according to an embodiment of the present invention,
6 is a timing diagram of a decision feedback equalizer according to an embodiment of the present invention;
7 is an overall block diagram of a decision feedback equalizer according to another embodiment of the present invention;
8 is a detailed circuit diagram of a control voltage generating circuit according to another embodiment of the present invention,
9 is a detailed circuit diagram of an adder according to another embodiment of the present invention, and Fig.
10 is a timing diagram of a decision feedback equalizer according to another embodiment of the present invention.

이하, 본 발명의 바람직한 실시예(들)에 대하여 첨부도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호로 표기되었음에 유의하여야 한다. 또한, 하기의 설명에서는 많은 특정사항들이 도시되어 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다. 그리고 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, preferred embodiments (s) of the present invention will be described in detail with reference to the accompanying drawings. In the drawings, the same reference numerals are used to designate the same or similar components in the drawings. In the following description, numerous specific details are set forth in order to provide a thorough understanding of the present invention, and it is to be understood that the present invention may be practiced without these specific details, It will be obvious to you. In the following description of the present invention, detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

도 1은 본 발명의 일실시예에 따른 4비트용 판정 궤환 등화기의 전체 블록도이다.1 is an overall block diagram of a 4-bit decision feedback equalizer according to an embodiment of the present invention.

본 발명의 일실시예에 따른 4비트용 판정 궤환 등화기는 제어 전압 생성부(110), 제1 가산부(120) 제2 가산부(130), 데이터 유지부(140), 및 데이터 선택부(150)를 포함한다.The 4-bit decision feedback equalizer according to an embodiment of the present invention includes a control voltage generator 110, a first adder 120, a second adder 130, a data holding unit 140, and a data selector 150).

본 발명의 일실시예에 따른 제어 전압 생성부(110)는 소정 범위의 제어 전압(Vcon)을 생성한다.The control voltage generator 110 according to an embodiment of the present invention generates a control voltage Vcon within a predetermined range.

본 발명의 일실시예에 따른 제1 가산부(120)는 제어 전압(Vcon)과 수신 데이터(DR)를 가산하되, 가장 나중에 수신된 과거 데이터(이하, '최후 과거 데이터'라 함)의 논리상태를 "L"레벨(-h, 121)로 가산하고, 나머지 과거 데이터들은 복수의 탭(123, 125, 127)을 통해 각각 피드백하여 가산함으로써 변동하는 등화 저 기준전압(Vrefl_eq)을 제공한다.The first adder 120 according to an embodiment of the present invention adds the control voltage Vcon and the received data DR and adds the control voltage Vcon to the logic of the last received data (hereinafter, (-H, 121), and provides the remaining equalized reference voltage Vrefl_eq by feeding back the remaining past data through the plurality of taps 123, 125, and 127, respectively.

본 발명의 일실시예에 따른 제2 가산부(130)는 제어 전압(Vcon)과 수신 데이터(DR)를 가산하되, 최후 과거 데이터의 논리상태를 "H"레벨(+h, 131)로 가산하고, 나머지 과거 데이터들은 복수의 탭(133, 135, 137)을 통해 각각 피드백하여 가산함으로써 변동하는 등화 고 기준전압(Vrefh_eq)을 제공한다.The second adder 130 according to the embodiment of the present invention adds the control voltage Vcon and the received data DR and adds the logic state of the last past data to the "H" level (+ h, 131) And the remaining past data are fed back and added through the plurality of taps 133, 135, and 137 to provide the varying equalized high reference voltage Vrefh_eq.

본 발명의 일실시예에 따른 데이터 유지부(140)는 외부에서 인가되는 클럭 신호에 따라 제1 및 제2 가산부(120, 130)로부터 각각 출력되는 등화 저 기준전압(Vrefl_eq) 및 등화 고 기준전압(Vrefh_eq)과 수신되는 현재 데이터(DR: Received Data)를 비교하여 현재 데이터의 윈도우를 확장하고, 클럭 신호(CLK)의 폴링 에지에서 데이터의 논리상태를 유지할 수 있다. 이를 위하여 본 발명의 일실시예에 따른 데이터 유지부(140)는 샘플링부(141-1, 145-1, ... , 141-4, 145-4)와, 래칭부(143-1, 147-1, ..., 143-4, 147-4)를 포함한다.The data holding unit 140 according to an embodiment of the present invention includes an equalizing reference voltage Vrefl_eq output from the first and second adders 120 and 130 according to an externally applied clock signal, It is possible to compare the voltage Vrefh_eq with the received data DR to extend the window of the current data and maintain the logical state of the data at the falling edge of the clock signal CLK. To this end, the data holding unit 140 according to an embodiment of the present invention includes sampling units 141-1, 145-1, ..., 141-4 and 145-4, latching units 143-1 and 147-4 -1, ..., 143-4, and 147-4.

본 발명의 일실시예에 따른 샘플링부(141-1, 145-1, ... , 141-4, 145-4)는 제1 샘플러군(141-1, 145-1) 내지 제4 샘플러군(141-4, 145-4)을 포함한다. 본 발명의 일실시예에 따른 제1 샘플러군(141-1, 145-1)은 제1 및 제2 가산부(120, 130)로부터 각각 출력되는 등화 저 기준전압(Vrefl_eq) 및 등화 고 기준전압(Vrefh_eq)과 현재 데이터(DR)를 비교하여 제1 데이터(DO1) 및 제1 반전 데이터(DO1B)의 윈도우를 확장한다. 본 발명의 일실시예에 따른 제2 샘플러군 내지 제4 샘플러군(141-2, 145-2)(141-3, 145-3)(141-4, 145-4)도 동일하게 구성되고, 동일한 기능을 수행한다.The sampling units 141-1, 145-1, ..., 141-4, and 145-4 according to an embodiment of the present invention may include a first sampler group 141-1 and a fourth sampler group 145-1, (141-4, 145-4). The first sampler group 141-1 and the second sampler group 145-1 according to an embodiment of the present invention may include an equalization reference voltage Vrefl_eq and an equalization reference voltage Vrefl_eq output from the first and second adders 120 and 130, (Vrefh_eq) and the current data (DR) to expand the window of the first data (DO1) and the first inverted data (DO1B). The second sampler group to the fourth sampler group 141-2, 145-2 (141-3, 145-3) 141-4, and 145-4 according to the embodiment of the present invention are configured similarly, Perform the same function.

본 발명의 일실시예에 따른 래칭부(143-1, 147-1, ..., 143-4, 147-4)는 제1 래치군(143-1, 147-1) 내지 제4 래치군(143-4, 147-4)을 포함한다. 본 발명의 일실시예에 따른 제1 래치군(143-1, 147-1)은 클럭 신호(CLK)의 폴링 에지에서 제1 샘플러군(141-1, 145-1)으로부터 출력되는 제1 현재 데이터(D01) 및 제1 현재 반전데이터(D01B)의 논리상태를 유지한다. 제2 래치군 내지 제4 래치군(143-2, 147-2)(143-3, 147-3)(143-4, 147-4)도 동일하게 구성되고, 동일한 기능을 수행한다.The latching units 143-1, 147-1, ..., 143-4, and 147-4 according to the embodiment of the present invention are connected to the first latch groups 143-1 and 147-1 to the fourth latch groups (143-4, 147-4). The first latch group 143-1 and the first latch group 147-1 according to the embodiment of the present invention are connected to the first current group 141-1 and the second current group 142-1 outputted from the first sampler group 141-1 and 145-1 at the falling edge of the clock signal CLK, The logic state of the data D01 and the first current inverted data D01B is maintained. The second to fourth latch groups (143-2, 147-2) (143-3, 147-3) (143-4, 147-4) are configured similarly and perform the same function.

데이터 선택부(150)는 이웃하는 다중화기로부터 출력되는 최후 과거 회복 데이터에 제어되어 현재 데이터 및 현재 반전데이터 중 어느 하나를 선택하여 제1 내지 제4 회복 데이터로 출력하는 제1 내지 제4 다중화기(151, 153, 155, 157)를 포함한다. 예컨대, 제2 다중화기(153)는 제1 다중화기로부터 출력되는 제1 최후 과거 회복 데이터(DO1 또는 DO1B)에 제어되어 제2 현재 데이터(DO2) 및 제2 현재 반전 데이터(DO2B) 중 어느 하나를 제2 회복 데이터(DO2 또는 DO2B)로 선택하여 출력한다. 여기서, 최후 과거 회복 데이터라 함은 최후 과거 데이터로서 윈도우가 확장된 데이터를 의미한다.The data selector 150 is controlled by the last past recovered data output from the neighboring multiplexer to select one of the current data and the current inverse data to output the first through fourth recovered data, (151, 153, 155, 157). For example, the second multiplexer 153 is controlled by the first last-last-recovery data DO1 or DO1B output from the first multiplexer to output either the second current data DO2 or the second current inversion data DO2B As the second recovery data (DO2 or DO2B) and outputs it. Here, the last past recovery data refers to data whose window is extended as last past data.

도 2는 본 발명의 일실시예에 따른 제어 전압 생성부의 상세 회로도이다.2 is a detailed circuit diagram of a control voltage generator according to an embodiment of the present invention.

본 발명의 일실시예에 따른 제어 전압 생성부는 비교부(210), 최소전류 경로부(220), 및 최대전류 경로부(230)를 포함한다.The control voltage generating unit according to an embodiment of the present invention includes a comparator 210, a minimum current path unit 220, and a maximum current path unit 230.

비교부(210)는 반전단자(-)에 인가되는 외부 기준전압(Vref_Ext)과 비반전단자(+)에 인가되는 공통전압(Vcom)을 비교하여 출력한다. 즉, 비교기(210)는 외부 기준전압(Vref_Ext)보다 공통전압(Vcom)이 높으면 제어 전압(Vcon)을 상승시키고, 외부 기준전압(Vref_Ext)보다 공통전압(Vcom)이 낮으면 제어 전압(Vcon)을 하강시킨다. The comparator 210 compares the external reference voltage Vref_Ext applied to the inverting terminal - and the common voltage Vcom applied to the non-inverting terminal +. That is, when the common voltage Vcom is higher than the external reference voltage Vref_Ext, the comparator 210 raises the control voltage Vcon. When the common voltage Vcom is lower than the external reference voltage Vref_Ext, .

최소 전류 경로부(220)는 전원전압(VDD)와 접지전압(VSS) 사이에 저항 R1(221)과 제어전압(Vcon)에 제어되는 엔모스 트랜지스터 M5(223)가 직렬로 배치된다. The minimum current path portion 220 is arranged in series with a resistor R1 221 between the power supply voltage VDD and the ground voltage VSS and an NMOS transistor M5 223 controlled by the control voltage Vcon.

최대 전류 경로부(230)는 전원전압(VDD)와 접지전압(VSS) 사이에 저항 R2(231)과 제어전압(Vcon)에 제어되는 엔모스 트랜지스터 M5(234)가 직렬로 배치되고, 외부에서 인가되는 바이어스 전압(Vbias)에 제어되는 엔모스 트랜지스터 M1+M2+M3+M4(233)가 엔모스 트랜지스터 M5(234)에 병렬로 배치된다. 여기서, M1은 1비트 과거 데이터의 상태를 "H"레벨 또는 "L"레벨로 결정하기 위한 엔모스 트랜지스터(370)의 전류량 또는 width를 의미하고, M2, M3, 및 M4는 각각 2비트, 3비트, 4비트 과거 데이터의 ISI를 제거하기 위해 배치된 전류 미러(361, 363, 365)의 전류량 또는 width를 의미한다. 즉, 엔모스 트랜지스터 M1+M2+M3+M4에 흐르는 전류량은 1비트 내지 4비트 과거 데이터의 ISI를 제거하기 위해 배치된 전류 미러들을 통해 흐르는 전류량의 합과 같거나, 또는 엔모스 트랜지스터 M1+M2+M3+M4의 width가 1비트 내지 4비트 과거 데이터의 ISI를 제거하기 위해 배치된 전류 미러들의 width의 합과 같을 수 있다. 따라서, 최대 전류 경로부(230)는 엔모스 트랜지스터 M1+M2+M3+M4(233)와 엔모스 트랜지스터 M5(234)를 통해 최대 전류를 흘릴 수 있다.The maximum current path portion 230 is configured such that a resistor R2 231 between the power supply voltage VDD and the ground voltage VSS and an NMOS transistor M5 234 controlled by the control voltage Vcon are arranged in series, An NMOS transistor M1 + M2 + M3 + M4 233 controlled by the applied bias voltage Vbias is arranged in parallel with the NMOS transistor M5 234. Here, M1 denotes a current amount or width of the NMOS transistor 370 for determining the state of 1-bit past data as the "H" level or the "L" level, M2, M3 and M4 represent 2 bits and 3 363, and 365 arranged to remove the ISI of the 4-bit past data. That is, the amount of current flowing through the NMOS transistors M1 + M2 + M3 + M4 is equal to the sum of amounts of currents flowing through the current mirrors arranged to remove the ISI of 1 bit to 4 bits of past data, The width of + M3 + M4 may be equal to the sum of the widths of current mirrors arranged to remove the ISI of 1 bit to 4 bits of past data. Therefore, the maximum current path portion 230 can flow maximum current through the NMOS transistor M1 + M2 + M3 + M4 233 and the NMOS transistor M5 234.

이러한 구조에 의해 노드 1(N1)에는 최대 전압이 인가되고, 노드 2(N2)에는 최소 전압이 인가되며, 노드 1(N1)과 노드 2(N2) 사이에 접속된 저항 R3과 R4의 접속점에서 공통전압(Vcom)을 인출할 수 있다.With this structure, the maximum voltage is applied to the node 1 (N1), the minimum voltage is applied to the node 2 (N2), and the connection point between the resistors R3 and R4 connected between the nodes 1 (N1) The common voltage Vcom can be drawn out.

한편, 제어 전압(Vcon)이 상승하면 엔모스 트랜지스터 223, 234 및 240을 통해 흐르는 전류가 커지게 되고, 이에 따라 저항 R1과 R2에 의한 전압강하가 커지므로 제1 노드(N1)와 제2 노드(N2)에 인가되는 전압이 비례적으로 낮아진다. 여기서 저항 R1과 R2의 저항값의 크기는 동일하고, 저항 R3과 R4의 저항값의 크기는 동일한 것이 바람직하다. 역으로, 제어 전압(Vcon)이 낮아지면 엔모스 트랜지스터 223, 234 및 240를 통해 흐르는 전류가 작아지게 되고, 이에 따라 저항 R1과 R2에 의한 전압강하가 작으므로 제1 노드(N1)와 제2 노드(N2)에 인가되는 전압이 비례적으로 상승하게 된다. On the other hand, when the control voltage Vcon rises, the current flowing through the NMOS transistors 223, 234 and 240 becomes large, and accordingly, the voltage drop due to the resistors R1 and R2 becomes large. The voltage applied to the node N2 is proportionally lowered. Here, the magnitudes of the resistances of the resistors R1 and R2 are the same, and the magnitudes of the resistances of the resistors R3 and R4 are preferably the same. Conversely, if the control voltage Vcon is lowered, the current flowing through the NMOS transistors 223, 234 and 240 becomes small, and accordingly, the voltage drop due to the resistors R1 and R2 is small, The voltage applied to the node N2 increases proportionally.

도 3은 본 발명의 일실시예에 따른 제1 가산부의 상세 회로도이다.3 is a detailed circuit diagram of a first adder according to an embodiment of the present invention.

본 발명의 일실시예에 따른 제1 가산부(120)는 최후 과거 데이터의 논리상태에 무관하게 등화 저 기준전압(Vrefl_eq)에 "L"레벨 전압을 제공하는 최후 과거 데이터 처리부(350), 2비트 이상 과거 데이터와 클럭을 매칭시키기 위한 제1 내지 제4 데이터 매칭부(310, 320, 330, 340), 2비트 이상 과거 데이터의 ISI를 제거하기 위한 전류 미러군(360), 및 보상전류 경로부(370)를 포함한다.The first adder 120 according to an embodiment of the present invention includes a last past data processing unit 350 that provides an "L" level voltage to the equalized low reference voltage Vrefl_eq irrespective of the logic state of the last past data, First to fourth data matching units 310, 320, 330, and 340 for matching past data and a clock with a bit error, a current mirror group 360 for removing ISI of past data of more than two bits, (370).

최후 과거 데이터 처리부(350)는 등화 저 기준전압(Vref_eq)을 인가받고 제1 반전 탭(1tap_b)에 인가되는 전원전압(VDD)에 따라 턴온 상태를 유지하는 제1 스위칭소자(353), 전원전압(VDD)을 인가받고 제1 탭(1tap)에 인가되는 접지전압(VSS)에 따라 턴오프 상태를 유지하는 제2 스위칭소자(351), 제1 및 제2 스위칭소자와 직렬연결되고, 바이어스 전압(Vbias)에 제어되어 최후 과거 데이터의 ISI를 제거하기 위한 전류 미러 M1(355)를 포함한다. The last data processing unit 350 includes a first switching device 353 which receives the equalizing low reference voltage Vref_eq and maintains the turned-on state according to the power supply voltage VDD applied to the first inverting tap 1tap_b, A second switching element 351 which receives the first voltage VDD and maintains the turn-off state according to the ground voltage VSS applied to the first tap 1tap, a second switching element 351 connected in series with the first and second switching elements, And a current mirror M1 355 controlled by the current mirror Vbias to remove the ISI of the last past data.

제1 데이터 매칭부(310)는 등화 저 기준전압(Vrefl_eq)을 인가받고 제1 최후 과거 반전 데이터 신호(DO1B)에 제어되는 스위칭소자(313)와, 제1 최후 과거 데이터 신호(DO1)를 선택하는 클럭 신호보다 2비트 내지 4비트 과거 데이터를 선택하는 클럭 신호에 제어되는 병렬연결된 복수의 스위칭소자(315, 317, 319)를 포함한다. 예컨대, 제1 데이터 매칭부(310)는 등화 저 기준전압(Vrefl_eq)을 인가받고 제1 최후 과거 반전 데이터 신호(DO1B)에 제어되는 스위칭소자(313)와, 각각 제1 최후 과거 데이터 신호(DO1)를 선택하는 클럭 신호보다 2비트 과거 데이터를 선택하는 클럭 신호(CLK12), 3비트 과거 데이터를 선택하는 클럭 신호(CLK23), 4비트 과거 데이터를 선택하는 클럭 신호(CLK34)에 제어되는 병렬연결된 복수의 스위칭소자(315, 317, 319)를 포함한다. 제2 내지 제4 데이터 매칭부(320, 330, 340)도 동일한 구성을 포함하고 동일한 동작을 수행한다.The first data matching unit 310 includes a switching element 313 receiving the equalization low reference voltage Vrefl_eq and controlled by the first last past inverted data signal DO1B, And a plurality of parallel-connected switching elements 315, 317 and 319 controlled by a clock signal for selecting 2-bit to 4-bit historical data from the clock signal. For example, the first data matching unit 310 includes a switching element 313 receiving the equalization low reference voltage Vrefl_eq and controlled by the first last past inverted data signal DO1B, Controlled by a clock signal CLK12 for selecting 2-bit past data, a clock signal CLK23 for selecting 3-bit past data, and a clock signal CLK34 for selecting 4-bit past data And includes a plurality of switching elements 315, 317, and 319. The second to fourth data matching units 320, 330, and 340 also have the same configuration and perform the same operation.

전류 미러군(360)은 2비트 내지 4비트 과거 데이터의 ISI를 제거하기 위한 복수의 전류 미러(361, 363, 365)를 포함한다. 여기서, 전류 미러(361)의 M2는 2비트 과거 데이터의 ISI를 제거하기 위해 요구되는 트랜지스터의 width를 의미하고, 전류 미러(363)의 M3는 3비트 과거 데이터의 ISI를 제거하기 위해 요구되는 트랜지스터의 width를 의미하며, 전류 미러(365)의 M4는 4비트 과거 데이터의 ISI를 제거하기 위해 요구되는 트랜지스터의 width를 의미한다.The current mirror group 360 includes a plurality of current mirrors 361, 363, and 365 for removing ISI of 2-bit to 4-bit past data. Here, the M2 of the current mirror 361 means the width of the transistor required to remove the ISI of the 2-bit past data, and the M3 of the current mirror 363 means the transistor required to remove the ISI of the 3-bit past data. And M4 of the current mirror 365 means the width of the transistor required to remove the ISI of the 4-bit past data.

보상전류 경로부(370)는 등화 저 기준전압(Vrefl_eq)과 접지전압(VSS) 사이에 배치되고, 제어전압(Vcon)에 제어되는 엔모스 트랜지스터 M5(370)를 통해 보상전류를 흘림으로써 제1 가산부(120)로부터 출력되는 등화 저 기준 전압(Vrefl_eq)을 보상할 수 있다.The compensation current path portion 370 is disposed between the equalizing low reference voltage Vrefl_eq and the ground voltage VSS and flows the compensation current through the NMOS transistor M5 370 controlled by the control voltage Vcon, The equalizing low reference voltage Vrefl_eq output from the adder 120 can be compensated.

도 4는 본 발명의 일실시예에 따른 제2 가산부의 상세 회로도이다.4 is a detailed circuit diagram of a second adder according to an embodiment of the present invention.

본 발명의 일실시예에 따른 제2 가산부(130)는 최후 과거 데이터의 논리상태에 무관하게 등화 고 기준전압(Vrefh_eq)에 "H"레벨 전압을 제공하는 최후 과거 데이터 처리부(450), 2비트 이상 과거 데이터와 클럭을 매칭시키기 위한 제1 내지 제4 데이터 매칭부(410, 420, 430, 440), 2비트 이상 과거 데이터의 ISI를 제거하기 위한 전류 미러군(460), 및 보상전류 경로부(470)를 포함한다.The second adder 130 according to an embodiment of the present invention includes a last past data processing unit 450 for providing a "H" level voltage to the equalization high reference voltage Vrefh_eq irrespective of the logic state of the last past data, First to fourth data matching units 410, 420, 430, and 440 for matching the past data and the clock with a bit error, a current mirror group 460 for removing the ISI of the past data of more than 2 bits, (470).

최후 과거 데이터 처리부(450)는 등화 고 기준전압(Vrefh_eq)을 인가받고 제1 반전 탭(1tap_b)에 인가되는 접지전압(VSS)에 따라 턴오프 상태를 유지하는 제1 스위칭소자(453), 전원전압(VDD)을 인가받고 제1 탭(1tap)에 인가되는 전원전압(VDD)에 따라 턴온 상태를 유지하는 제2 스위칭소자(451), 제1 및 제2 스위칭소자와 직렬연결되고, 바이어스 전압(Vbias)에 제어되어 최후 과거 데이터의 ISI를 제거하기 위한 전류 미러 M1(455)를 포함한다. The last data processor 450 includes a first switching element 453 receiving the equalized high reference voltage Vrefh_eq and maintaining a turn-off state according to the ground voltage VSS applied to the first inverted tap 1tap_b, A second switching element 451 receiving a voltage VDD and maintaining a turn-on state according to a power supply voltage VDD applied to the first tap 1tap, a second switching element 451 connected in series with the first and second switching elements, And a current mirror M1 455 controlled by the current mirror Vbias to remove the ISI of the last past data.

제1 내지 제4 데이터 매칭부(410, 420, 430, 440), 전류미러군(460), 및 보상전류 경로부(470)의 세부 구성 및 그에 따른 동작은 도 3에서의 대응 구성들과 동일하므로 구체적인 설명은 생략하기로 한다.The detailed configuration and corresponding operation of the first to fourth data matching units 410, 420, 430 and 440, the current mirror group 460 and the compensation current path unit 470 are the same as the corresponding configurations in FIG. 3 Therefore, a detailed description will be omitted.

도 5는 본 발명의 일실시예에 따른 샘플러의 상세 회로도이다.5 is a detailed circuit diagram of a sampler according to an embodiment of the present invention.

본 발명의 일실시예에 따른 샘플러는 클럭 신호를 입력받아 제1 노드와 제2 노드를 프리차지하는 프리차지 트랜지스터(510), 제1 노드와 제2 노드의 신호를 크로스-커플(cross-couple) 시켜서 래치하는 래치단(520), 클럭신호에 응답하여 전원소스를 제어하는 전원제어 트랜지스터(530), 수신되는 데이터(DR)와 등화 기준 전압(Vref_eq)을 입력받아 비교하는 데이터 비교부(540)를 포함한다. The sampler according to an embodiment of the present invention includes a precharge transistor 510 for receiving a clock signal and precharging a first node and a second node, a precharge transistor 510 for cross-couple the signals of the first node and the second node, A data comparator 540 for receiving and comparing the received data DR and the equalization reference voltage Vref_eq, a comparator 540 for comparing the received data DR and the equalization reference voltage Vref_eq, .

래치단(520)은 일반적인 크로스-커플 방식의 차동 입력을 갖는 래치로서, 수신되는 데이터(DR)와 등화 저 기준전압(Vrefl_eq)/등화 고 기준전압(Vrefh_eq)의 차이에 의해 트랜지스터의 트랜스컨덕턴스(Transconductance)의 비를 다르게 함으로써 수신되는 데이터의 윈도우를 확장시킬 수 있다.The latch stage 520 is a latch having a differential input of a general cross-coupled scheme and is a latch having a differential transconductance of the transistor due to the difference between the received data DR and the equalized low reference voltage Vrefl_eq / equalized high reference voltage Vrefh_eq Transconductance) of the received data can be expanded to expand the window of the received data.

도 6은 본 발명의 일실시예에 따른 판정 궤환 등화기의 타이밍도이다.6 is a timing diagram of a decision feedback equalizer according to an embodiment of the present invention.

본 발명의 일실시예에 따른 판정 궤환 등화기는 클럭4(CLK4)의 라이징 에지에서 현재 데이터(Y(n))로 DO4가 수신될 때, 각각 최후 과거 데이터(Y(n-1))는 DO3, 2비트 과거 데이터(Y(n-2))는 DO2, 3비트 과거 데이터(Y(n-3))는 DO1이다. 이때, 최후 과거 데이터(Y(n-1))에 대해서는 데이터 선택부(150) 내 다중화기로부터 출력되는 최후 과거 회복 데이터의 논리상태를 직접 가산하고, 나머지 과거 데이터들은 피드백하여 가산한다. 즉, 2비트 과거 데이터에 대해서는 가중치 B(ISI 계수)를, 3비트 과거 데이터에 대해서는 가중치 C(ISI 계수)를, 4비트 과거 데이터에 대해서는 가중치 D(ISI 계수)를 각각 곱하여 등화 저 기준 전압(Vrefl_eq)/등화 고 기준 전압(Vrefh_eq)을 생성한다. The decision feedback equalizer according to the embodiment of the present invention is such that when DO4 is received from the rising edge of clock 4 (CLK4) to the current data Y (n), the last past data Y (n-1) 2-bit past data Y (n-2) is DO2, and 3-bit past data Y (n-3) is DO1. At this time, for the last past data Y (n-1), the logic state of the latest past recovery data output from the multiplexer in the data selecting unit 150 is directly added, and the remaining past data is fed back and added. That is, by multiplying the weighted value B (ISI coefficient) for 2-bit past data, the weighted C (ISI coefficient) for 3-bit past data, and the weighted value D (ISI coefficient) Vrefl_eq / equalized high reference voltage Vrefh_eq.

도 7은 본 발명의 다른 실시예에 따른 8비트용 판정 궤환 등화기의 전체 블록도로서, 도 1의 본 발명의 일실시예에 따른 4비트용 판정 궤환 등화기와 대부분의 구성이 동일하다.FIG. 7 is an overall block diagram of an 8-bit decision feedback equalizer according to another embodiment of the present invention, which is substantially the same as the 4-bit decision feedback equalizer of FIG. 1 according to an embodiment of the present invention.

본 발명의 다른 실시예에 따른 8비트용 판정 궤환 등화기는 8비트의 데이터를 피드백하여 ISI를 제거하므로 도 1의 4비트용 판정 궤환 등화기에 비해 회로가 커지는 반면 ISI 제거 성능이 향상된다.The 8-bit decision feedback equalizer according to another embodiment of the present invention feeds back 8-bit data and removes the ISI, thereby improving the ISI removal performance while the circuit is larger than the 4-bit decision feedback equalizer of FIG.

본 발명의 다른 실시예에 따른 8비트용 판정 궤환 등화기는 제1 가산부(720)에 이전 데이터 피드백용 탭이 추가(725 ~ 728)되고, 제2 가산부(730)에 이전 데이터 피드백용 탭이 추가(735 ~ 738)이 된다.The 8-bit decision feedback equalizer according to another embodiment of the present invention adds a previous data feedback tab 725 to 728 to the first adder 720 and adds a previous data feedback tab 725 to 728 to the second adder 730, (735 to 738).

또한, 본 발명의 다른 실시예에 따른 8비트용 판정 궤환 등화기는 5비트 과거 데이터 내지 8비트 과거 데이터를 유지하기 위한 추가 데이터 유지부(760)가 필요하다.In addition, the 8-bit decision feedback equalizer according to another embodiment of the present invention requires an additional data holding unit 760 for holding 5-bit past data to 8-bit past data.

도 8은 본 발명의 다른 실시예에 따른 제어 전압 발생 회로의 상세 회로도로서, 도 2의 본 발명의 일실시예에 따른 제어 전압 발생 회로와 대부분의 구성이 동일하다. FIG. 8 is a detailed circuit diagram of a control voltage generating circuit according to another embodiment of the present invention, which is substantially the same as the control voltage generating circuit of FIG. 2 according to an embodiment of the present invention.

다만, 최대 전류 경로부(830) 내 외부에서 인가되는 바이어스 전압(Vbias)에 제어되는 엔모스 트랜지스터 M1+M2+M3+M4+M5+M6+M7+M8(833)이 1비트 내지 8비트 과거 데이터의 ISI 현상을 제거하기 위해 배치된 전류 미러들을 통해 흐르는 전류량의 합 또는 width의 합을 가진다는 점에 차이가 있다.However, the NMOS transistor M1 + M2 + M3 + M4 + M5 + M6 + M7 + M8 (833) controlled by the bias voltage Vbias applied from the outside in the maximum current path portion 830 is 1 to 8 bits past The sum of the amounts of current flowing through the current mirrors arranged to remove the ISI phenomenon of the data or the sum of the widths.

도 9는 본 발명의 다른 실시예에 따른 제1 가산부의 상세 회로도이다.9 is a detailed circuit diagram of a first adder according to another embodiment of the present invention.

본 발명의 다른 실시예에 따른 제1 가산부는 최후 과거 데이터의 논리상태에 무관하게 등화 저 기준전압(Vrefl_eq)에 "L"레벨 전압을 제공하는 최후 과거 데이터 처리부(930), 2비트 이상 과거 데이터와 클럭을 매칭시키기 위한 제1 내지 제8 데이터 매칭부(910), 2비트 이상 과거 데이터의 심볼간 간섭을 제거하기 위한 전류 미러군(920), 및 보상전류 경로부(940)를 포함한다.The first adder according to another embodiment of the present invention includes a last data processor 930 for providing an "L" level voltage to the equalized low reference voltage Vrefl_eq irrespective of the logic state of last data, And a compensating current path unit 940. The compensating current path unit 940 compensates the inter-symbol interference of the past data by at least two bits.

최후 과거 데이터 처리부(930)는 등화 저 기준 전압(Vrefl_eq)을 인가받고 제1 반전 탭(1tap_b)에 인가되는 전원전압(VDD)에 따라 턴온 상태를 유지하는 제1 스위칭소자(933a), 전원전압(VDD)을 인가받고 제1 탭(1tap)에 인가되는 접지전압(VSS)에 따라 턴오프 상태를 유지하는 제2 스위칭소자(933b), 제1 및 제2 스위칭소자와 직렬연결되고, 바이어스 전압(Vbias)에 제어되어 최후 과거 데이터의 ISI를 제거하기 위한 전류 미러 M1(931)를 포함한다. The last data processing unit 930 includes a first switching device 933a that receives the equalizing low reference voltage Vrefl_eq and maintains the turned-on state according to the power supply voltage VDD applied to the first inverting tap 1tap_b, A second switching element 933b that receives a first voltage VDD and maintains a turn-off state according to a ground voltage VSS applied to the first tap 1tap, a second switching element 933b connected in series with the first and second switching elements, (Vbias) to remove the ISI of the last past data.

제1 데이터 매칭부(310)는 등화 저 기준 전압(Vrefl_eq)을 인가받고 제1 반전 데이터 신호(DO1B)에 제어되는 스위칭소자(911b)와, 제1 반전 데이터 신호를 선택하는 클럭 신호로부터 2비트 내지 8비트 과거 데이터를 선택하는 클럭 신호에 제어되는 병렬연결된 복수의 스위칭소자(911c, 911d, 911e)를 포함한다. 제2 내지 제8 데이터 매칭부(912, ..., 918)도 동일한 구성으로 동일한 동작을 수행한다.The first data matching unit 310 includes a switching element 911b which receives the equalization low reference voltage Vrefl_eq and is controlled by the first inverted data signal DO1B, And a plurality of parallel-connected switching elements 911c, 911d, and 911e controlled by a clock signal for selecting 8-bit past data. The second to eighth data matching units 912 to 918 perform the same operation with the same configuration.

전류 미러군(920)은 2비트 내지 8비트 이상 과거 데이터의 심볼간 간섭을 제거하기 위한 전류 미러(921, ..., 927)를 포함한다.The current mirror group 920 includes current mirrors 921, ..., 927 for eliminating inter-symbol interference of past data by 2 to 8 bits or more.

보상전류 경로부(940)는 등화 저 기준전압(Vrefl_eq)과 접지전압(VSS) 사이에 배치되고, 제어전압(Vcon)에 제어되는 엔모스 트랜지스터 M5(940)를 통해 보상전류를 흘림으로써 제1 가산부(720)로부터 출력되는 등화 저 기준전압(Vrefl_eq)을 보상할 수 있다.The compensating current path portion 940 is disposed between the equalizing low reference voltage Vrefl_eq and the ground voltage VSS and flows the compensating current through the NMOS transistor M5 940 controlled by the control voltage Vcon, The equalization low reference voltage Vrefl_eq output from the adder 720 can be compensated.

도 10은 본 발명의 다른 실시예에 따른 판정 궤환 등화기의 타이밍도이다.10 is a timing diagram of a decision feedback equalizer according to another embodiment of the present invention.

본 발명의 일실시예에 따른 판정 궤환 등화기는 클럭4(CLK4)의 라이징 에지에서 현재 데이터(Y(n))로 DO4가 수신될 때, 각각 최후 과거 데이터(Y(n-1))는 DO3, 2비트 과거 데이터(Y(n-2))는 DO2, 3비트 과거 데이터(Y(n-3))는 DO1, 4비트 과거 데이터(Y(n-4)는 DO8, 5비트 과거 데이터(Y(n-5))는 DO7, 6비트 과거 데이터(Y(n-6))는 DO6, 7비트 과거 데이터(Y(n-7))는 DO5 및 8비트 과거 데이터(Y(n-8))는 D12이다. 이때, 최후 과거 데이터(Y(n-1))에 대해서는 피드백하지 않고, 데이터 선택부(750) 내 다중화기로부터 출력되는 최후 과거 데이터의 논리상태를 직접 가산하고, 나머지 과거 데이터들은 피드백하여 가산한다. 즉, 2비트 과거 데이터에 대해서는 가중치 B(ISI 계수)를, 3비트 과거 데이터에 대해서는 가중치 C(ISI 계수)를, 4비트 과거 데이터에 대해서는 가중치 D(ISI 계수), 5비트 과거 데이터에 대해서는 가중치 E(ISI 계수), 6비트 과거 데이터에 대해서는 가중치 F(ISI 계수), 7비트 과거 데이터에 대해서는 가중치 G(ISI 계수), 8비트 과거 데이터에 대해서는 가중치 H(ISI 계수)를 각각 곱하여 등화 저 기준 전압(Vrefl_eq)/등화 고 기준 전압(Vrefh_eq)을 생성한다. The decision feedback equalizer according to the embodiment of the present invention is such that when DO4 is received from the rising edge of clock 4 (CLK4) to the current data Y (n), the last past data Y (n-1) DO2, 3-bit past data Y (n-3) is DO1, 4-bit past data Y (n-4) is DO8, 5-bit past data The past data Y (n-5) is DO7, the 6-bit past data Y (n-6) is DO6, the 7-bit past data Y ) Does not feed back the last past data Y (n-1), directly adds the logic state of the last past data output from the multiplexer in the data selector 750, (ISI coefficient) for the 2-bit past data, the weight C (ISI coefficient) for the 3-bit past data, the weight D (ISI coefficient) for the 4-bit past data, 5-bit historical data (ISI coefficient) for 6-bit past data, a weight value F (ISI coefficient) for 7-bit past data, and a weight value G (ISI coefficient) And generates a low reference voltage Vrefl_eq / equalized high reference voltage Vrefh_eq.

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형 가능함은 물론이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It is to be understood that various changes and modifications may be made without departing from the scope of the appended claims.

110: 제어 전압 생성부
120: 제1 가산부
130: 제2 가산부
140: 데이터 유지부
150: 데이터 선택부
310, 320, 330, 340: 제1 내지 제4 데이터 매칭부
350: 최후 과거 데이터 처리부
360: 전류 미러군110: control voltage generating unit
120: first addition section
130: Second adder
140:
150: Data selection unit
310, 320, 330, 340: first to fourth data matching units
350: Last data processor
360: current mirror group

Claims (10)

소정 범위의 제어전압을 생성하는 제어 전압 생성부;
상기 제어 전압과 N개의 과거 데이터를 가산하되, 최후 과거 데이터 대신 제1 논리 레벨 상태를 가산하고, 상기 N개의 과거 데이터 중 상기 최후 과거 데이터를 제외한 나머지 과거 데이터를 피드백하여 가산함으로써 등화 저 기준전압을 제공하는 제1 가산부;
상기 제어 전압과 상기 N개의 과거 데이터를 가산하되, 상기 최후 과거 데이터 대신 제2 논리 레벨 상태를 가산하고, 상기 나머지 과거 데이터를 피드백하여 가산함으로써 등화 고 기준전압을 제공하는 제2 가산부;
상기 등화 저 기준전압 및 상기 등화 고 기준전압과 수신되는 현재 데이터를 비교하여 상기 현재 데이터의 윈도우를 확장하고, 클럭 신호의 폴링 에지에서 상기 현재 데이터의 논리상태를 유지할 수 있는 데이터 유지부; 및
이웃하는 다중화기로부터 출력되는 상기 최후 과거 데이터의 윈도우가 확장된 최후 과거 확장 데이터에 제어되어 상기 데이터 유지부로부터 출력되는 상기 현재 데이터 및 상기 현재 데이터의 반전데이터 중 어느 하나를 선택하여 출력하는 데이터 선택부
를 포함하는 변동하는 기준전압을 가진 판정 궤환 등화기.
A control voltage generator for generating a control voltage in a predetermined range;
Adding the control voltage and N pieces of past data to add the first logic level state instead of the last past data and feeding back the remaining past data excluding the last past data among the N pieces of past data to add the equalizing low reference voltage A first adder for providing the first adder;
A second adder that adds the control voltage and the N past data, adds a second logic level state instead of the last past data, and feeds back the remaining past data to provide an equalized high reference voltage;
A data holding unit for comparing the equalized low reference voltage and the equalized high reference voltage with the received current data to expand a window of the current data and maintaining a logic state of the current data at a falling edge of the clock signal; And
A window of the last past data output from the neighboring multiplexer is controlled by the last past extended data to select one of the current data and the inverse data of the current data output from the data holding unit, part
/ RTI > and a varying reference voltage including a reference voltage.
제1항에 있어서, 상기 데이터 유지부는,
상기 제1 및 제2 가산부로부터 출력되는 상기 등화 저 기준전압 및 상기 등화 고 기준전압을 각각 상기 현재 데이터과 비교하여 제1 내지 제4 현재 데이터의 윈도우를 확장하는 제1 내지 제4 샘플러군; 및
상기 클럭 신호의 폴링에지에서 상기 제1 내지 제4 샘플러군으로부터 출력되는 상기 제1 내지 제4 현재 데이터의 논리상태를 유지하는 래칭부
를 포함하는 변동하는 기준전압을 가진 판정 궤환 등화기.
The data processing apparatus according to claim 1,
First to fourth sampler groups for expanding the windows of the first to fourth current data by comparing the equalization low reference voltage and the equalization high reference voltage output from the first and second adders with the current data, respectively; And
And a latching unit for holding a logic state of the first to fourth current data output from the first to fourth sampler groups at a falling edge of the clock signal,
/ RTI > and a varying reference voltage including a reference voltage.
제1항에 있어서, 상기 제어 전압 생성부는,
반전단자에 인가되는 외부 기준전압과 비반전단자에 인가되는 공통전압을 비교하여 출력하는 비교부;
전원전압과 접지전압 사이에, 상기 제어전압에 제어되는 제1 스위칭소자를 포함하는 최소 전류 경로부; 및
상기 전원전압과 상기 접지전압 사이에 상기 제어전압에 제어되는 제2 스위칭소자와, 바이어스 전압에 제어되는 제3 스위칭소자가 병렬로 배치되는 최대 전류 경로부를 포함하고,
상기 제3 스위칭소자는 상기 최후 과거 데이터 및 상기 나머지 과거 데이터의 심볼간 간섭을 제거할 수 있는 전류량을 흘릴 수 있는 능력을 가진 것을 특징으로 하는 변동하는 기준전압을 가진 판정 궤환 등화기.
2. The apparatus of claim 1, wherein the control voltage generator comprises:
A comparing unit comparing and outputting an external reference voltage applied to the inverting terminal and a common voltage applied to the non-inverting terminal;
A minimum current path portion including a first switching element controlled between the power supply voltage and the ground voltage and controlled by the control voltage; And
A second switching element controlled by the control voltage between the power supply voltage and the ground voltage and a third current switching element controlled by a bias voltage in parallel,
And said third switching element has the ability to flow an amount of current capable of eliminating intersymbol interference of said last past data and said residual past data.
제1항에 있어서, 상기 제1 가산부는,
상기 최후 과거 데이터의 논리상태와 무관하게 상기 제1 논리 레벨 상태의 전압을 제공하는 최후 과거 데이터 처리부;
상기 나머지 과거 데이터와 상기 클럭신호를 매칭시키기 위한 데이터 매칭부;
상기 데이터 매칭부와 접지전압 사이에 배치되고, 상기 나머지 과거 데이터의 심볼간 간섭을 제거하기 위한 전류 미러군; 및
상기 등화 저 기준 전압과 상기 접지전압 사이에 배치되고, 상기 제어전압에 제어되는 스위칭소자를 포함하는 보상전류 경로부
를 포함하는 변동하는 기준전압을 가진 판정 궤환 등화기.
The apparatus of claim 1, wherein the first adder comprises:
A last past data processing section for providing a voltage of the first logic level state regardless of a logic state of the last past data;
A data matching unit for matching the remaining past data with the clock signal;
A current mirror group disposed between the data matching unit and the ground voltage for eliminating inter-symbol interference of the remaining past data; And
A compensating current path portion including a switching element which is disposed between the equalization low reference voltage and the ground voltage and is controlled by the control voltage,
/ RTI > and a varying reference voltage including a reference voltage.
제4항에 있어서, 상기 최후 과거 데이터 처리부는,
상기 등화 저 기준 전압을 인가받고 상기 접지전압에 제어되어 턴오프 상태를 유지하는 제1 반전탭 스위칭소자; 및
상기 제1 반전탭 스위칭소자와 직렬연결되고, 바이어스 전압에 제어되어 상기 최후 과거 데이터의 심볼간 간섭을 제거하기 위한 전류 미러
를 포함하는 변동하는 기준전압을 가진 판정 궤환 등화기.
5. The data processing apparatus according to claim 4,
A first inverted tap switching element receiving the equalized low reference voltage and being controlled to the ground voltage to maintain a turn-off state; And
A current mirror connected in series with said first inverse tap switching element and controlled to a bias voltage to eliminate intersymbol interference of said last-
/ RTI > and a varying reference voltage including a reference voltage.
제4항에 있어서,
상기 데이터 매칭부는 제1 내지 제4 과거 데이터 매칭 유닛을 포함하고,
상기 제1 과거 데이터 매칭 유닛은,
상기 등화 저 기준 전압을 인가받고 상기 최후 과거 데이터에 제어되는 제1 데이터 신호용 스위칭소자; 및
상기 최후 과거 데이터를 선택하는 클럭 신호보다 2비트 내지 4비트 과거 데이터를 선택하는 클럭 신호에 제어되는 병렬연결된 과거 데이터 신호용 복수의 스위칭소자
를 포함하는 변동하는 기준전압을 가진 판정 궤환 등화기.
5. The method of claim 4,
Wherein the data matching unit includes first through fourth past data matching units,
Wherein the first past data matching unit comprises:
A first data signal switching element which receives the equalization low reference voltage and is controlled by the last data; And
A plurality of switching elements for parallel-connected past data signals controlled by a clock signal for selecting 2-bit to 4-bit past data from a clock signal for selecting the last-
/ RTI > and a varying reference voltage including a reference voltage.
제4항에 있어서, 상기 전류 미러군은,
바이어스 전압에 제어되고 상기 데이터 매칭부 중 2비트 과거 데이터의 심볼간 간섭을 제거할 수 있는 전류를 흘리도록 배치된 제1 전류 미러;
상기 바이어스 전압에 제어되고 상기 데이터 매칭부 중 3비트 과거 데이터의 심볼간 간섭을 제거할 수 있는 전류를 흘리도록 배치된 제2 전류 미러; 및
상기 바이어스 전압에 제어되고 상기 데이터 매칭부 중 4비트 과거 데이터의 심볼간 간섭을 제거할 수 있는 전류를 흘리도록 배치된 제3 전류 미러
를 포함하는 변동하는 기준전압을 가진 판정 궤환 등화기.
5. The current mirror assembly according to claim 4,
A first current mirror controlled to a bias voltage and arranged to flow a current capable of eliminating inter-symbol interference of 2-bit past data in the data matching unit;
A second current mirror controlled to the bias voltage and arranged to flow a current capable of eliminating inter-symbol interference of 3-bit past data in the data matching unit; And
A third current mirror arranged to flow a current controlled by the bias voltage and capable of eliminating inter-symbol interference of 4-bit past data in the data matching unit,
/ RTI > and a varying reference voltage including a reference voltage.
제1항에 있어서,
상기 데이터 선택부로부터 출력되는 제1 내지 제4 현재 데이터를 일시적으로 저장하여 각각 5비트 과거 데이터 내지 8비트 과거 데이터로 유지하기 위한 제2 데이터 유지부
를 더 포함하는 변동하는 기준전압을 가진 판정 궤환 등화기.
The method according to claim 1,
A second data holding unit for temporarily storing the first to fourth current data outputted from the data selecting unit and storing the first to fourth current data as 5-bit past data or 8-
/ RTI > further comprising a variable reference voltage.
제1항에 있어서, 상기 제2 가산부는,
상기 최후 과거 데이터의 논리상태와 무관하게 상기 제2 논리 레벨 상태의 전압을 제공하는 최후 과거 데이터 처리부;
상기 나머지 과거 데이터와 상기 클럭신호를 매칭시키기 위한 데이터 매칭부;
상기 데이터 매칭부와 접지전압 사이에 배치되고, 상기 나머지 과거 데이터의 심볼간 간섭을 제거하기 위한 전류 미러군; 및
상기 등화 고 기준 전압과 상기 접지전압 사이에 배치되고, 상기 제어전압에 제어되는 스위칭소자를 포함하는 보상전류 경로부
를 포함하는 변동하는 기준전압을 가진 판정 궤환 등화기.
The apparatus of claim 1, wherein the second adder comprises:
A last past data processing unit for providing a voltage of the second logic level state irrespective of a logic state of the last past data;
A data matching unit for matching the remaining past data with the clock signal;
A current mirror group disposed between the data matching unit and the ground voltage for eliminating inter-symbol interference of the remaining past data; And
And a compensating current path portion including a switching element which is disposed between the equalized high reference voltage and the ground voltage and is controlled by the control voltage,
/ RTI > and a varying reference voltage including a reference voltage.
제9항에 있어서, 상기 최후 과거 데이터 처리부는,
상기 등화 고 기준 전압을 인가받고, 전원전압에 제어되어 턴온 상태를 유지하는 제1 반전탭 스위칭소자; 및
상기 제1 반전탭 스위칭소자와 직렬연결되고, 바이어스 전압에 제어되어 상기 최후 과거 데이터의 심볼간 간섭을 제거하기 위한 전류 미러
를 포함하는 변동하는 기준전압을 가진 판정 궤환 등화기.
10. The data processing apparatus according to claim 9,
A first inverted tap switching element receiving the equalized high reference voltage and being controlled by a power supply voltage to maintain a turned-on state; And
A current mirror connected in series with said first inverse tap switching element and controlled to a bias voltage to eliminate intersymbol interference of said last-
/ RTI > and a varying reference voltage including a reference voltage.
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