KR101948014B1 - Phase compensated variable gain amplifier and phase compensated variable gain low noise amplifier - Google Patents

Phase compensated variable gain amplifier and phase compensated variable gain low noise amplifier Download PDF

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KR101948014B1
KR101948014B1 KR1020170115810A KR20170115810A KR101948014B1 KR 101948014 B1 KR101948014 B1 KR 101948014B1 KR 1020170115810 A KR1020170115810 A KR 1020170115810A KR 20170115810 A KR20170115810 A KR 20170115810A KR 101948014 B1 KR101948014 B1 KR 101948014B1
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amplifying
phase
circuit
differential
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홍성철
이승찬
박진석
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한국과학기술원
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    • H01Q3/30—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture varying the relative phase between the radiating elements of an array

Abstract

A variable gain amplifier comprises: an amplifying circuit amplifying first and second differential input signals to generate first and second differential output signals, and including at least one transistor with a first type; and a gain adjusting and phase compensating circuit connected to first and second output terminals of the amplifying circuit for outputting the first and second differential output signals, adjusting a gain of the first and second differential output signals based on a control signal, compensating for a phase change, and including a first transistor with a second type opposite to the first type. The first transistor includes: a first electrode connected to the first output terminal of the amplifying circuit; a second electrode connected to the second output terminal of the amplifying circuit; and a control electrode receiving the control signal.

Description

위상 변화가 보상되는 가변 이득 증폭기 및 가변 이득 저잡음 증폭기{PHASE COMPENSATED VARIABLE GAIN AMPLIFIER AND PHASE COMPENSATED VARIABLE GAIN LOW NOISE AMPLIFIER}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a variable gain amplifier and a variable gain low noise amplifier,

본 발명은 신호 처리에 관한 것으로서, 더욱 상세하게는 빔포밍(beam-forming)에 적용하기 위한, 위상 변화가 보상되는 가변 이득 증폭기 및 위상 변화가 보상되는 가변 이득 저잡음 증폭기에 관한 것이다.The present invention relates to signal processing, and more particularly, to a variable gain amplifier whose phase change is compensated for and a variable gain low noise amplifier whose phase change is compensated for application to beam-forming.

최근 연구되고 있는 5G 이동통신 시스템은, 4G 이동통신 시스템인 LTE(long term evolution)에 비해 약 수십 배에서 수백 배의 네트워크 용량을 필요로 한다. 이 때, 넓은 대역폭을 확보하기 위해 밀리미터파 통신을 기반으로 한 통신 기술이 연구되고 있다. 밀리미터파 대역에서는 기존의 4G 이동통신 시스템의 주파수 대역보다 송수신 신호가 약해지기 때문에, 이러한 문제를 극복하기 위해 빔포밍(beam-forming) 등의 기술이 이용될 수 있다.Recently, the 5G mobile communication system that is being studied requires a network capacity of about several tens to several hundreds times as compared with the long term evolution (LTE), which is a 4G mobile communication system. At this time, in order to secure a wide bandwidth, a communication technology based on millimeter wave communication is being studied. In the millimeter-wave band, the transmission / reception signal is weaker than the frequency band of the existing 4G mobile communication system. Therefore, a technique such as beam-forming can be used to overcome this problem.

무선통신에서 빔포밍은 스마트 안테나(smart antenna)의 한 방식으로, 안테나의 빔이 해당 단말에게만 국한하여 비추도록 하는 기술이다. 최근에는 안테나를 배열화하여 구현하고 배열 내의 각 채널 간의 위상 차이를 통해 안테나 빔의 방향을 조절하는 빔포밍 기술이 주목받고 있다. 이 때, 각 채널 간의 이득 오차를 교정해주기 위해서 이득 조절 기능이 필요하며, 각 채널 간의 위상 차이를 일정하게 유지하여야 정상적으로 동작하기 때문에 이득 조절에 따른 위상 변화를 줄이는 것이 필요하다. 또한, 회로의 크기를 최소화하여 구현하는 것은 제조 비용 절감으로 이어지기 때문에 매우 중요하다.In wireless communication, beamforming is a technique of a smart antenna, and is a technique for illuminating the beam of an antenna only to a corresponding terminal. In recent years, a beam forming technique for arranging antennas and adjusting the direction of an antenna beam through a phase difference between respective channels in the array has attracted attention. In this case, a gain adjustment function is required to correct the gain error between the channels. Since the phase difference between the channels must be maintained constant, it is necessary to reduce the phase variation due to the gain control. In addition, minimizing the size of the circuit is very important because it leads to a reduction in manufacturing cost.

본 발명의 일 목적은 이득 조절 기능을 수행하면서 동시에 위상 변화를 보상할 수 있는 가변 이득 증폭기를 제공하는 것이다.It is an object of the present invention to provide a variable gain amplifier capable of performing a gain control function while simultaneously compensating for a phase change.

본 발명의 다른 목적은 이득 조절 기능을 수행하면서 동시에 위상 변화를 보상할 수 있는 가변 이득 저잡음 증폭기를 제공하는 것이다.Another object of the present invention is to provide a variable gain low noise amplifier capable of simultaneously compensating for a phase change while performing a gain adjustment function.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 가변 이득 증폭기는 증폭 회로, 및 이득 조절 및 위상 보상 회로를 포함한다. 상기 증폭 회로는 제1 및 제2 차동 입력 신호들을 증폭하여 제1 및 제2 차동 출력 신호들을 발생하고, 적어도 하나의 제1 타입의 트랜지스터를 포함한다. 상기 이득 조절 및 위상 보상 회로는 상기 제1 및 제2 차동 출력 신호들을 출력하는 상기 증폭 회로의 제1 및 제2 출력 단자들과 연결되고, 제어 신호에 기초하여 상기 제1 및 제2 차동 출력 신호들의 이득을 조절하고 위상 변화를 보상한다. 상기 이득 조절 및 위상 보상 회로는 상기 제1 타입과 반대되는 제2 타입의 제1 트랜지스터를 포함한다. 상기 제1 트랜지스터는 상기 증폭 회로의 제1 출력 단자와 연결되는 제1 전극, 상기 증폭 회로의 제2 출력 단자와 연결되는 제2 전극, 및 상기 제어 신호를 수신하는 제어 전극을 포함한다.To achieve the above object, a variable gain amplifier according to embodiments of the present invention includes an amplification circuit, and a gain adjustment and phase compensation circuit. The amplifier circuit amplifies the first and second differential input signals to generate first and second differential output signals, and includes at least one first type of transistor. Wherein the gain control and phase compensation circuit is coupled to first and second output terminals of the amplifying circuit outputting the first and second differential output signals, and wherein the first and second differential output signals To compensate for the phase shift. The gain control and phase compensation circuit includes a first transistor of a second type opposite to the first type. The first transistor includes a first electrode connected to a first output terminal of the amplifying circuit, a second electrode connected to a second output terminal of the amplifying circuit, and a control electrode receiving the control signal.

일 실시예에서, 상기 이득 조절 및 위상 보상 회로는 제1 저항을 더 포함할 수 있다. 상기 제1 저항은 상기 증폭 회로의 제1 출력 단자와 상기 증폭 회로의 제2 출력 단자 사이에 상기 제1 트랜지스터와 병렬로 연결될 수 있다.In one embodiment, the gain adjustment and phase compensation circuit may further comprise a first resistor. The first resistor may be connected in parallel with the first transistor between a first output terminal of the amplifying circuit and a second output terminal of the amplifying circuit.

일 실시예에서, 상기 증폭 회로는 제1, 제2, 제3 및 제4 증폭 트랜지스터들을 포함할 수 있다. 상기 제1 및 제2 증폭 트랜지스터들은 접지 전압과 상기 증폭 회로의 제1 출력 단자 사이에 직렬 연결될 수 있다. 상기 제3 및 제4 증폭 트랜지스터들은 상기 접지 전압과 상기 증폭 회로의 제2 출력 단자 사이에 직렬 연결될 수 있다. 상기 제1 증폭 트랜지스터의 제어 단자는 상기 제1 차동 입력 신호를 수신하고, 상기 제3 증폭 트랜지스터의 제어 단자는 상기 제2 차동 입력 신호를 수신하며, 상기 제2 및 제4 증폭 트랜지스터들의 제어 단자들은 서로 전기적으로 연결될 수 있다.In one embodiment, the amplification circuit may comprise first, second, third and fourth amplification transistors. The first and second amplifying transistors may be connected in series between a ground voltage and a first output terminal of the amplifying circuit. The third and fourth amplifying transistors may be connected in series between the ground voltage and the second output terminal of the amplifying circuit. Wherein a control terminal of the first amplifying transistor receives the first differential input signal and a control terminal of the third amplifying transistor receives the second differential input signal and the control terminals of the second and fourth amplifying transistors They can be electrically connected to each other.

일 실시예에서, 상기 제2 및 제4 증폭 트랜지스터들의 제어 단자들은 상기 제어 신호를 수신할 수 있다. 상기 제2 및 제4 증폭 트랜지스터들과 상기 제1 트랜지스터는 상기 제어 신호에 기초하여 공통적으로 제어될 수 있다.In one embodiment, the control terminals of the second and fourth amplifying transistors may receive the control signal. The second and fourth amplifying transistors and the first transistor may be commonly controlled based on the control signal.

일 실시예에서, 상기 제1 내지 제4 증폭 트랜지스터들 각각은 NMOS(n-type metal oxide semiconductor) 트랜지스터이고, 상기 제1 트랜지스터는 PMOS(p-type metal oxide semiconductor) 트랜지스터일 수 있다. 상기 제어 신호의 전압 레벨을 증가시키는 경우에, 상기 제2 및 제4 증폭 트랜지스터들의 임피던스는 상기 제1 및 제2 차동 입력 신호들의 위상과 상기 제1 및 제2 차동 출력 신호들의 위상의 차이가 증가하도록 변화하고, 상기 제1 트랜지스터의 임피던스는 상기 제1 및 제2 차동 입력 신호들의 위상과 상기 제1 및 제2 차동 출력 신호들의 위상의 상기 차이가 감소하도록 변화할 수 있다.In one embodiment, each of the first to fourth amplification transistors may be an n-type metal oxide semiconductor (NMOS) transistor, and the first transistor may be a PMOS (p-type metal oxide semiconductor) transistor. Wherein the impedance of the second and fourth amplifying transistors is such that the difference between the phase of the first and second differential input signals and the phase of the first and second differential output signals increases when the voltage level of the control signal is increased And the impedance of the first transistor may change so that the difference between the phase of the first and second differential input signals and the phase of the first and second differential output signals decreases.

일 실시예에서, 상기 제2 및 제4 증폭 트랜지스터들의 임피던스 변화와 상기 제1 트랜지스터의 임피던스 변화에 기초하여, 상기 제1 및 제2 차동 입력 신호들의 위상과 상기 제1 및 제2 차동 출력 신호들의 위상의 상기 차이는 기준 범위 내의 값을 가질 수 있다.In one embodiment, based on the impedance change of the second and fourth amplification transistors and the impedance change of the first transistor, the phase of the first and second differential input signals and the phase of the first and second differential output signals The difference in phase may have a value in the reference range.

일 실시예에서, 상기 제2 및 제4 증폭 트랜지스터들의 임피던스 변화에 따른 제1 위상 변화량과 상기 제1 트랜지스터의 임피던스 변화에 따른 제2 위상 변화량이 동일하도록, 상기 제2 및 제4 증폭 트랜지스터들의 크기, 상기 제1 트랜지스터의 크기 및 상기 제1 트랜지스터에 인가되는 바디 바이어스(body bias) 전압을 결정할 수 있다.In one embodiment, the magnitude of the second and fourth amplification transistors may be set such that the first phase change amount according to the impedance change of the second and fourth amplification transistors is equal to the second phase change amount according to the impedance change of the first transistor, A size of the first transistor, and a body bias voltage applied to the first transistor.

일 실시예에서, 상기 제2 및 제4 증폭 트랜지스터들은 포화(saturation) 영역에서 동작하고, 상기 제1 트랜지스터는 컷오프(cut-off) 영역에서 동작할 수 있다.In one embodiment, the second and fourth amplification transistors operate in a saturation region and the first transistor can operate in a cut-off region.

상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 가변 이득 저잡음 증폭기는 제1 증폭 회로, 제2 증폭 회로, 및 이득 조절 및 위상 보상 회로를 포함한다. 상기 제1 증폭 회로는 제1 및 제2 차동 입력 신호들을 증폭하여 제1 및 제2 차동 중간 신호들을 발생한다. 상기 제2 증폭 회로는 상기 제1 및 제2 차동 중간 신호들을 증폭하여 제1 및 제2 차동 출력 신호들을 발생하고, 적어도 하나의 제1 타입의 트랜지스터를 포함한다. 상기 이득 조절 및 위상 보상 회로는 상기 제1 및 제2 차동 출력 신호들을 출력하는 상기 제2 증폭 회로의 제1 및 제2 출력 단자들과 연결되고, 제어 신호에 기초하여 상기 제1 및 제2 차동 출력 신호들의 이득을 조절하고 위상 변화를 보상한다. 상기 이득 조절 및 위상 보상 회로는 상기 제1 타입과 반대되는 제2 타입의 제1 트랜지스터를 포함한다. 상기 제1 트랜지스터는 상기 제2 증폭 회로의 제1 출력 단자와 연결되는 제1 전극, 상기 제2 증폭 회로의 제2 출력 단자와 연결되는 제2 전극, 및 상기 제어 신호를 수신하는 제어 전극을 포함한다.To achieve these and other advantages and in accordance with the purpose of the present invention, a variable gain low noise amplifier includes a first amplifier circuit, a second amplifier circuit, and a gain adjustment and phase compensation circuit. The first amplifying circuit amplifies the first and second differential input signals to generate first and second differential intermediate signals. The second amplifying circuit amplifies the first and second differential intermediate signals to generate first and second differential output signals, and includes at least one first type of transistor. Wherein the gain control and phase compensation circuit is connected to first and second output terminals of the second amplifier circuit outputting the first and second differential output signals, Adjusts the gain of the output signals and compensates for the phase shift. The gain control and phase compensation circuit includes a first transistor of a second type opposite to the first type. The first transistor includes a first electrode connected to a first output terminal of the second amplifying circuit, a second electrode connected to a second output terminal of the second amplifying circuit, and a control electrode receiving the control signal do.

일 실시예에서, 상기 이득 조절 및 위상 보상 회로는 제1 저항을 더 포함할 수 있다. 상기 제1 저항은 상기 제2 증폭 회로의 제1 출력 단자와 상기 제2 증폭 회로의 제2 출력 단자 사이에 상기 제1 트랜지스터와 병렬로 연결될 수 있다.In one embodiment, the gain adjustment and phase compensation circuit may further comprise a first resistor. The first resistor may be connected in parallel with the first transistor between a first output terminal of the second amplifying circuit and a second output terminal of the second amplifying circuit.

일 실시예에서, 상기 제2 증폭 회로는 제1, 제2, 제3 및 제4 증폭 트랜지스터들을 포함할 수 있다. 상기 제1 및 제2 증폭 트랜지스터들은 접지 전압과 상기 제2 증폭 회로의 제1 출력 단자 사이에 직렬 연결될 수 있다. 상기 제3 및 제4 증폭 트랜지스터들은 상기 접지 전압과 상기 제2 증폭 회로의 제2 출력 단자 사이에 직렬 연결될 수 있다. 상기 제1 증폭 트랜지스터의 제어 단자는 상기 제1 차동 입력 신호를 수신하고, 상기 제3 증폭 트랜지스터의 제어 단자는 상기 제2 차동 입력 신호를 수신하며, 상기 제2 및 제4 증폭 트랜지스터들의 제어 단자들은 서로 전기적으로 연결될 수 있다.In one embodiment, the second amplifying circuit may comprise first, second, third and fourth amplifying transistors. The first and second amplifying transistors may be connected in series between a ground voltage and a first output terminal of the second amplifying circuit. The third and fourth amplifying transistors may be connected in series between the ground voltage and a second output terminal of the second amplifying circuit. Wherein a control terminal of the first amplifying transistor receives the first differential input signal and a control terminal of the third amplifying transistor receives the second differential input signal and the control terminals of the second and fourth amplifying transistors They can be electrically connected to each other.

일 실시예에서, 상기 제2 및 제4 증폭 트랜지스터들의 제어 단자들은 상기 제어 신호를 수신할 수 있다. 상기 제2 및 제4 증폭 트랜지스터들과 상기 제1 트랜지스터는 상기 제어 신호에 기초하여 공통적으로 제어될 수 있다.In one embodiment, the control terminals of the second and fourth amplifying transistors may receive the control signal. The second and fourth amplifying transistors and the first transistor may be commonly controlled based on the control signal.

일 실시예에서, 상기 제1 내지 제4 증폭 트랜지스터들 각각은 NMOS(n-type metal oxide semiconductor) 트랜지스터이고, 상기 제1 트랜지스터는 PMOS(p-type metal oxide semiconductor) 트랜지스터일 수 있다. 상기 제어 신호의 전압 레벨을 증가시키는 경우에, 상기 제2 및 제4 증폭 트랜지스터들의 임피던스는 상기 제1 및 제2 차동 입력 신호들의 위상과 상기 제1 및 제2 차동 출력 신호들의 위상의 차이가 증가하도록 변화하고, 상기 제1 트랜지스터의 임피던스는 상기 제1 및 제2 차동 입력 신호들의 위상과 상기 제1 및 제2 차동 출력 신호들의 위상의 상기 차이가 감소하도록 변화할 수 있다.In one embodiment, each of the first to fourth amplification transistors may be an n-type metal oxide semiconductor (NMOS) transistor, and the first transistor may be a PMOS (p-type metal oxide semiconductor) transistor. Wherein the impedance of the second and fourth amplifying transistors is such that the difference between the phase of the first and second differential input signals and the phase of the first and second differential output signals increases when the voltage level of the control signal is increased And the impedance of the first transistor may change so that the difference between the phase of the first and second differential input signals and the phase of the first and second differential output signals decreases.

일 실시예에서, 상기 가변 이득 저잡음 증폭기는 인터스테이지 매칭 네트워크를 더 포함할 수 있다. 상기 인터스테이지 매칭 네트워크는 상기 제1 증폭 회로와 상기 제2 증폭 회로 사이에 배치될 수 있다.In one embodiment, the variable gain low noise amplifier may further comprise an interstage matching network. The interstage matching network may be disposed between the first amplifying circuit and the second amplifying circuit.

상기와 같은 본 발명의 실시예들에 따른 가변 이득 증폭기 및 가변 이득 저잡음 증폭기는, 출력단에 연결되고 상대적으로 간단한 구조의 이득 조절 및 위상 보상 회로를 포함하여 구현될 수 있다. 따라서, 크기 및 면적 증가 없이, 그리고 추가적인 전력 소모 없이 이득 조절 기능과 위상 변화 보상 기능을 동시에 수행할 수 있다. 또한, 하나의 제어 신호만을 이용하여 증폭 회로의 증폭 트랜지스터들과 이득 조절 및 위상 보상 회로의 제1 트랜지스터를 공통적으로 제어함으로써, 보다 간단하게 구현될 수 있다.The variable gain amplifier and the variable gain low noise amplifier according to the embodiments of the present invention may be implemented by including a relatively simple structure of gain control and phase compensation circuit connected to the output stage. Therefore, the gain control function and the phase shift compensation function can be performed simultaneously without increasing the size and area, and without additional power consumption. Further, the amplifying transistors of the amplifying circuit and the first transistor of the gain adjusting and phase compensating circuit can be controlled in common by using only one control signal, thereby simplifying the implementation.

또한, 본 발명의 실시예들에 따른 가변 이득 저잡음 증폭기는, 출력단에 이득 조절 및 위상 보상 회로를 연결함으로써, 첫 번째 증폭단에서의 이득을 충분히 확보하여 잡음 지수 특성을 유지할 수 있다. 본 발명의 실시예들에 따른 가변 이득 저잡음 증폭기를 통신 시스템에 적용하는 경우에, 가변 이득 증폭기 혹은 감쇠기를 추가적으로 포함시킬 필요가 없으며, 따라서 추가적인 삽입 손실, 위상 오차, 그리고 칩 면적 증가 없이 이득 오차를 효과적으로 교정할 수 있다.In addition, the variable gain low noise amplifier according to the embodiments of the present invention can maintain the noise figure characteristic by sufficiently securing the gain in the first amplification stage by connecting the gain control and the phase compensation circuit to the output stage. When a variable gain low noise amplifier according to embodiments of the present invention is applied to a communication system, it is not necessary to additionally include a variable gain amplifier or an attenuator, and therefore gain error can be obtained without additional insertion loss, phase error, Can be effectively calibrated.

도 1은 본 발명의 실시예들에 따른 가변 이득 증폭기를 나타내는 블록도이다.
도 2는 도 1의 가변 이득 증폭기의 일 예를 나타내는 블록도이다.
도 3, 4a, 4b, 4c, 5, 6 및 7은 도 2의 가변 이득 증폭기의 동작을 설명하기 위한 도면들이다.
도 8은 본 발명의 실시예들에 따른 가변 이득 증폭기를 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 가변 이득 저잡음 증폭기를 나타내는 블록도이다.
도 10은 도 9의 가변 이득 저잡음 증폭기의 일 예를 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따른 가변 이득 저잡음 증폭기를 나타내는 블록도이다.1 is a block diagram illustrating a variable gain amplifier in accordance with embodiments of the present invention.
2 is a block diagram illustrating an example of the variable gain amplifier of FIG.
FIGS. 3, 4A, 4B, 4C, 5, 6 and 7 are views for explaining the operation of the variable gain amplifier of FIG.
8 is a block diagram illustrating a variable gain amplifier according to embodiments of the present invention.
9 is a block diagram illustrating a variable gain low noise amplifier in accordance with embodiments of the present invention.
10 is a block diagram showing an example of the variable gain low noise amplifier of FIG.
11 is a block diagram illustrating a variable gain low noise amplifier according to embodiments of the present invention.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.For the embodiments of the invention disclosed herein, specific structural and functional descriptions are set forth for the purpose of describing an embodiment of the invention only, and it is to be understood that the embodiments of the invention may be practiced in various forms, The present invention should not be construed as limited to the embodiments described in Figs.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.The present invention is capable of various modifications and various forms, and specific embodiments are illustrated in the drawings and described in detail in the text. It is to be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but on the contrary, is intended to cover all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms may be used for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, . On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between. Other expressions that describe the relationship between components, such as "between" and "between" or "neighboring to" and "directly adjacent to" should be interpreted as well.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the terms "comprise", "having", and the like are intended to specify the presence of stated features, integers, steps, operations, elements, components, or combinations thereof, , Steps, operations, components, parts, or combinations thereof, as a matter of principle.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries should be construed as meaning consistent with meaning in the context of the relevant art and are not to be construed as ideal or overly formal in meaning unless expressly defined in the present application .

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numerals are used for the same constituent elements in the drawings and redundant explanations for the same constituent elements are omitted.

도 1은 본 발명의 실시예들에 따른 가변 이득 증폭기를 나타내는 블록도이다.1 is a block diagram illustrating a variable gain amplifier in accordance with embodiments of the present invention.

도 1을 참조하면, 가변 이득 증폭기(4000)는 증폭 회로(4100), 및 이득 조절 및 위상 보상 회로(4200)를 포함한다.Referring to FIG. 1, a variable gain amplifier 4000 includes an amplifier circuit 4100, and a gain adjustment and phase compensation circuit 4200.

증폭 회로(4100)는 제1 및 제2 차동 입력 신호들(RFIN+, RFIN-)을 증폭하여 제1 및 제2 차동 출력 신호들(RFOUT+, RFOUT-)을 발생한다. 증폭 회로(4100)는 적어도 하나의 제1 타입의 트랜지스터를 포함한다. 도 2를 참조하여 후술하는 것처럼, 증폭 회로(4100)는 차동 캐스코드(differential cascode) 형태로 구현될 수 있다.The amplifying circuit 4100 amplifies the first and second differential input signals RFIN + and RFIN- to generate first and second differential output signals RFOUT + and RFOUT-. Amplifier circuit 4100 includes at least one first type of transistor. As described below with reference to FIG. 2, the amplifying circuit 4100 may be implemented in a differential cascode form.

이득 조절 및 위상 보상 회로(4200)는 제1 및 제2 차동 출력 신호들(RFOUT+, RFOUT-)을 출력하는 증폭 회로(4100)의 제1 및 제2 출력 단자들과 연결된다. 이득 조절 및 위상 보상 회로(4200)는 제어 신호(VGC)에 기초하여(즉, 제어 신호(VGC)를 조절하여) 제1 및 제2 차동 출력 신호들(RFOUT+, RFOUT-)의 이득을 조절하고 위상 변화를 보상한다.The gain control and phase compensation circuit 4200 is coupled to the first and second output terminals of the amplification circuit 4100 for outputting the first and second differential output signals RFOUT +, RFOUT-. The gain adjustment and phase compensation circuit 4200 adjusts the gain of the first and second differential output signals RFOUT +, RFOUT- based on the control signal VGC (i.e., by adjusting the control signal VGC) Thereby compensating for the phase change.

이득 조절 및 위상 보상 회로(4200)는 제1 트랜지스터(MP1)를 포함한다. 제1 트랜지스터(MP1)는 증폭 회로(4100)의 상기 제1 출력 단자와 연결되는 제1 전극(예를 들어, 소스 전극), 증폭 회로(4100)의 상기 제2 출력 단자와 연결되는 제2 전극(예를 들어, 드레인 전극), 및 제어 신호(VGC)를 수신하는 제어 전극(예를 들어, 게이트 전극)을 포함하고, 상기 제1 타입과 반대되는 제2 타입의 트랜지스터이다. 도 1에서는 제1 트랜지스터(MP1)가 PMOS(p-type metal oxide semiconductor) 트랜지스터인 것으로 도시하였으나, 본 발명은 이에 한정되지 않으며, 제1 트랜지스터(MP1)는 증폭 회로(4100)에 포함되는 트랜지스터와 반대 타입의 임의의 트랜지스터일 수 있으며, 예를 들어 NMOS 트랜지스터일 수도 있다.The gain adjustment and phase compensation circuit 4200 includes a first transistor MP1. The first transistor MP1 includes a first electrode (e.g., a source electrode) connected to the first output terminal of the amplifying circuit 4100, a second electrode connected to the second output terminal of the amplifying circuit 4100, And a control electrode (e.g., a gate electrode) that receives a control signal VGC, and is the second type of transistor, as opposed to the first type. 1, the first transistor MP1 is a p-type metal oxide semiconductor (PMOS) transistor, but the present invention is not limited thereto. The first transistor MP1 may include a transistor included in the amplifier circuit 4100, But may be any transistor of the opposite type, for example an NMOS transistor.

일 실시예에서, 이득 조절 및 위상 보상 회로(4200)는 제1 저항(RP1)을 더 포함할 수 있다. 제1 저항(RP1)은 증폭 회로(4100)의 상기 제1 출력 단자와 증폭 회로(4100)의 상기 제2 출력 단자 사이에 제1 트랜지스터(MP1)와 병렬로 연결될 수 있다.In one embodiment, the gain adjustment and phase compensation circuit 4200 may further include a first resistor RP1. The first resistor RP1 may be connected in parallel with the first transistor MP1 between the first output terminal of the amplifying circuit 4100 and the second output terminal of the amplifying circuit 4100. [

한편, 이득 조절 및 위상 보상 회로(4200)는 저항들(RPG1, RPB1)을 더 포함할 수 있다. 저항(RPG1)은 제어 신호(VGC)와 제1 트랜지스터(MP1)의 상기 제어 전극 사이에 연결될 수 있고, 저항(RPB1)은 바디 바이어스(body bias) 전압(VPB)과 제1 트랜지스터(MP1)의 바디부 사이에 연결될 수 있다. 제1 및 제2 차동 출력 신호들(RFOUT+, RFOUT-)의 이득을 조절하고 위상 변화를 보상하는데 있어서, 바디 바이어스 전압(VPB)이 추가적으로 조절될 수 있다.Meanwhile, the gain adjustment and phase compensation circuit 4200 may further include resistors RPG1 and RPB1. The resistor RPG1 may be connected between the control signal VGC and the control electrode of the first transistor MP1 and the resistor RPB1 may be connected between the body bias voltage VPB and the first transistor MP1, And may be connected between the body portions. In adjusting the gain of the first and second differential output signals RFOUT +, RFOUT- and compensating the phase change, the body bias voltage VPB can be further adjusted.

이하에서는 증폭 회로(4100)에 포함되는 상기 제1 타입의 트랜지스터가 NMOS(n-type metal oxide semiconductor) 트랜지스터이고, 상기 제2 타입의 트랜지스터인 제1 트랜지스터(MP1)가 PMOS 트랜지스터인 경우에 기초하여 본 발명의 실시예들을 상세하게 설명하도록 한다.In the following description, it is assumed that the first type transistor included in the amplifying circuit 4100 is an n-type metal oxide semiconductor (NMOS) transistor and the first transistor MP1, which is the second type transistor, is a PMOS transistor Embodiments of the present invention will now be described in detail.

도 2는 도 1의 가변 이득 증폭기의 일 예를 나타내는 블록도이다.2 is a block diagram illustrating an example of the variable gain amplifier of FIG.

도 2를 참조하면, 가변 이득 증폭기(4000)는 증폭 회로(4100), 및 이득 조절 및 위상 보상 회로(4200)를 포함한다. 가변 이득 증폭기(4000)는 제1 네트워크(4010) 및 제2 네트워크(4020)를 더 포함할 수 있다.Referring to FIG. 2, the variable gain amplifier 4000 includes an amplification circuit 4100, and a gain adjustment and phase compensation circuit 4200. The variable gain amplifier 4000 may further include a first network 4010 and a second network 4020.

제1 네트워크(4010)는 증폭 회로(4100)의 제1 및 제2 입력 단자들과 연결될 수 있고, 입력 신호(RFIN)에 기초하여 제1 및 제2 차동 입력 신호들(RFIN+, RFIN-)을 발생할 수 있다. 예를 들어, 제1 차동 입력 신호(RFIN+)는 입력 신호(RFIN)와 동일한 위상을 가질 수 있고(즉, 입력 신호(RFIN)와 0도의 위상 차를 가질 수 있고), 제2 차동 입력 신호(RFIN-)는 입력 신호(RFIN)와 180도의 위상 차를 가질 수 있다. 예를 들어, 제1 네트워크(4010)는 전송 라인 트랜스포머(transmission line transformer; TLT)로 구현될 수 있고, 발룬(balanced-to-unbalanced; BALUN) 및 임피던스 매칭(impedance matching) 네트워크의 역할을 수행할 수 있으며, 입력 매칭 네트워크라고 부를 수 있다.The first network 4010 may be coupled to the first and second input terminals of the amplification circuit 4100 and may provide first and second differential input signals RFIN + and RFIN- based on the input signal RFIN. Lt; / RTI > For example, the first differential input signal RFIN + may have the same phase as the input signal RFIN (i.e., have a phase difference of 0 degrees with the input signal RFIN), and a second differential input signal RFIN-) may have a phase difference of 180 degrees with the input signal RFIN. For example, the first network 4010 can be implemented as a transmission line transformer (TLT) and acts as a balanced-to-unbalanced (BALUN) and impedance matching network And may be referred to as an input matching network.

증폭 회로(4100)는 제1 및 제2 차동 입력 신호들(RFIN+, RFIN-)을 증폭하여 제1 및 제2 차동 출력 신호들(RFOUT+, RFOUT-)을 발생한다. 증폭 회로(4100)는 제1 내지 제4 증폭 트랜지스터들(MN1, MN2, MN3, MN4) 및 저항(RNG1)을 포함할 수 있고, 차동 캐스코드 형태로 구현될 수 있다. 제1 내지 제4 증폭 트랜지스터들(MN1, MN2, MN3, MN4) 각각은 NMOS 트랜지스터일 수 있다.The amplifying circuit 4100 amplifies the first and second differential input signals RFIN + and RFIN- to generate first and second differential output signals RFOUT + and RFOUT-. The amplifying circuit 4100 may include first through fourth amplifying transistors MN1, MN2, MN3, MN4 and a resistor RNG1 and may be implemented in a differential cascode form. Each of the first to fourth amplification transistors MN1, MN2, MN3, MN4 may be an NMOS transistor.

제1 및 제2 증폭 트랜지스터들(MN1, MN2)은 접지 전압과 증폭 회로(4100)의 제1 출력 단자 사이에 직렬 연결될 수 있다. 제3 및 제4 증폭 트랜지스터들(MN3, MN4)은 상기 접지 전압과 증폭 회로(4100)의 제2 출력 단자 사이에 직렬 연결될 수 있다. 제1 증폭 트랜지스터(MN1)의 제어 단자는 제1 차동 입력 신호(RFIN+)를 수신할 수 있고, 제3 증폭 트랜지스터(MN3)의 제어 단자는 제2 차동 입력 신호(RFIN-)를 수신할 수 있으며, 제2 및 제4 증폭 트랜지스터들(MN2, MN4)의 제어 단자들은 서로 전기적으로 연결될 수 있다. 저항(RNG1)은 제2 및 제4 증폭 트랜지스터들(MN2, MN4)의 상기 제어 단자들과 연결될 수 있다.The first and second amplifying transistors MN1 and MN2 may be connected in series between the ground voltage and the first output terminal of the amplifying circuit 4100. [ The third and fourth amplifying transistors MN3 and MN4 may be connected in series between the ground voltage and the second output terminal of the amplifying circuit 4100. [ The control terminal of the first amplifying transistor MN1 may receive the first differential input signal RFIN + and the control terminal of the third amplifying transistor MN3 may receive the second differential input signal RFIN- And the control terminals of the second and fourth amplifying transistors MN2 and MN4 may be electrically connected to each other. The resistor RNG1 may be connected to the control terminals of the second and fourth amplifying transistors MN2 and MN4.

제1 및 제3 증폭 트랜지스터들(MN1, MN3)은 공통 소스(common source; CS) 증폭기를 형성할 수 있고, 제2 및 제4 증폭 트랜지스터들(MN2, MN4)은 공통 게이트(common gate; CG) 증폭기를 형성할 수 있다. 제1 네트워크(4010)를 통해 제공되는 전압(VCS)은 공통 소스 증폭기(MN1, MN3)의 게이트 바이어스로 이용될 수 있고, 저항(RNG1)을 통해 제공되는 제어 신호(VGC)는 공통 게이트 증폭기(MN2, MN4)의 게이트 바이어스로 이용될 수 있다. 예를 들어, 공통 소스 증폭기는 입력 전압을 받아 전류로 출력하는 트랜스컨덕턴스(transconductance) 증폭기일 수 있고, 공통 게이트 증폭기는 전류 이득은 1이지만 전압 이득을 가지는 증폭기일 수 있다.The first and third amplifying transistors MN1 and MN3 may form a common source CS amplifier and the second and fourth amplifying transistors MN2 and MN4 may form a common gate CG ) Amplifier can be formed. The voltage VCS provided through the first network 4010 may be used as the gate bias of the common source amplifiers MN1 and MN3 and the control signal VGC provided through the resistor RNG1 may be used as the common gate amplifier MN2, and MN4, respectively. For example, the common source amplifier may be a transconductance amplifier that receives the input voltage and outputs it as current, and the common gate amplifier may be an amplifier having a current gain of 1 but a voltage gain.

이득 조절 및 위상 보상 회로(4200)는 증폭 회로(4100)의 상기 제1 및 제2 출력 단자들과 연결되고, 제어 신호(VGC)에 기초하여 이득 조절 기능 및 위상 변화 보상 기능을 수행한다. 이득 조절 및 위상 보상 회로(4200)는 제1 트랜지스터(MP1), 제1 저항(RP1) 및 저항들(RPG1, RPB1)을 포함할 수 있으며, 각 구성요소들의 연결 관계는 도 1을 참조하여 상술한 것과 실질적으로 동일할 수 있다.The gain adjustment and phase compensation circuit 4200 is connected to the first and second output terminals of the amplifier circuit 4100 and performs a gain adjustment function and a phase shift compensation function based on the control signal VGC. The gain control and phase compensation circuit 4200 may include a first transistor MP1, a first resistor RP1 and resistors RPG1 and RPB1, Which may be substantially the same as one.

제2 네트워크(4020)는 증폭 회로(4100)의 상기 제1 및 제2 출력 단자들과 연결될 수 있고, 제1 및 제2 차동 출력 신호들(RFOUT+, RFOUT-)에 기초하여 출력 신호(RFOUT)를 발생할 수 있다. 제2 네트워크(4020)의 구조 및 역할은 제1 네트워크(4030)와 유사할 수 있으며, 출력 매칭 네트워크라고 부를 수 있다. 제2 네트워크(4020)를 통해 전원 전압(VDD)이 제공될 수 있다.The second network 4020 may be coupled to the first and second output terminals of the amplification circuit 4100 and may receive the output signal RFOUT based on the first and second differential output signals RFOUT + and RFOUT-. Lt; / RTI > The structure and role of the second network 4020 may be similar to the first network 4030 and may be referred to as an output matching network. The power supply voltage VDD may be provided through the second network 4020. [

본 발명의 실시예들에 따른 가변 이득 증폭기(4000)에 포함되는 이득 조절 및 위상 보상 회로(4200)는, 제1 트랜지스터(MP1)의 게이트 바이어스인 제어 신호(VGC)를 바꾸어 줌에 따라, 제1 트랜지스터(MP1)와 제1 저항(RP1)의 병렬 합으로 표현되는 이득 조절 및 위상 보상 회로(4200)의 임피던스 값이 변화하는 것을 이용하여, 위상 변화 보상 기능을 수행할 수 있다. 예를 들어, 동작 초기에 PMOS 트랜지스터인 제1 트랜지스터(MP1)가 꺼져 있도록 전원 전압(VDD)(예를 들어, 약 1.2V)을 게이트 바이어스로서 인가하였다가, 게이트 바이어스를 점차적으로 낮추어 주는 방식으로 이득 조절 및 위상 보상 회로(4200)를 동작시킬 수 있다. 이 때, 이득 조절 및 위상 보상 회로(4200)의 임피던스가 점차 작아져서 제1 트랜지스터(MP1) 쪽으로 새어 나가는 신호의 크기가 커지게 됨에 따라, 가변 이득 증폭기(4000)의 전체 이득 값이 작아지는 효과도 동시에 얻을 수 있다.The gain control and phase compensation circuit 4200 included in the variable gain amplifier 4000 according to the embodiments of the present invention changes the control signal VGC, which is the gate bias of the first transistor MP1, The phase change compensating function can be performed by using the fact that the impedance value of the gain control and phase compensation circuit 4200 represented by the parallel sum of one transistor MP1 and the first resistor RP1 changes. For example, when the power source voltage VDD (for example, about 1.2 V) is applied as a gate bias so that the first transistor MP1, which is a PMOS transistor, is turned off, and the gate bias is gradually lowered The gain control and phase compensation circuit 4200 can be operated. At this time, as the impedance of the gain control and phase compensation circuit 4200 becomes smaller and the signal leaking to the first transistor MP1 becomes larger, the effect of reducing the overall gain of the variable gain amplifier 4000 Can also be obtained simultaneously.

한편, 병렬로 함께 연결된 제1 저항(RP1)이 없을 경우에, 제1 트랜지스터(MP1)의 저항 값의 변화가 너무 커서 출력단의 임피던스 매칭이 너무 많이 틀어지게 될 수 있으므로, 적절한 저항 값을 가지는 제1 저항(RP1)을 병렬로 연결함으로써, 이득 조절 및 위상 보상 회로(4200)의 임피던스 값의 변화를 줄일 수 있다.On the other hand, in the absence of the first resistor RP1 connected in parallel, the change in the resistance value of the first transistor MP1 is too large to cause the impedance matching of the output terminal to be excessively distorted. By connecting the 1 resistor RP1 in parallel, the change in the impedance value of the gain adjustment and phase compensation circuit 4200 can be reduced.

일 실시예에서, 제2 및 제4 증폭 트랜지스터들(MN2, MN4)의 상기 제어 단자들은 제어 신호(VGC)를 수신할 수 있다. 이 경우, 제2 및 제4 증폭 트랜지스터들(MN2, MN4)과 제1 트랜지스터(MP1)는 제어 신호(VGC)에 기초하여 공통적으로 제어될 수 있다. 후술하는 것처럼, 제2 및 제4 증폭 트랜지스터들(MN2, MN4)의 크기, 제1 트랜지스터(MP1)의 크기 및 제1 트랜지스터(MP1)에 인가되는 바디 바이어스 전압(VPB)을 적절하게 설정하는 경우에, 하나의 제어 신호(VGC)만을 조절하여 이득 조절 기능과 위상 변화 보상 기능을 동시에 수행할 수 있다.In one embodiment, the control terminals of the second and fourth amplifying transistors MN2 and MN4 may receive the control signal VGC. In this case, the second and fourth amplifying transistors MN2 and MN4 and the first transistor MP1 can be commonly controlled based on the control signal VGC. When the size of the second and fourth amplifying transistors MN2 and MN4 and the size of the first transistor MP1 and the body bias voltage VPB applied to the first transistor MP1 are appropriately set The gain control function and the phase change compensation function can be simultaneously performed by adjusting only one control signal VGC.

도 3, 4a, 4b, 4c, 5, 6 및 7은 도 2의 가변 이득 증폭기의 동작을 설명하기 위한 도면들이다.FIGS. 3, 4A, 4B, 4C, 5, 6 and 7 are views for explaining the operation of the variable gain amplifier of FIG.

도 3은 PMOS 트랜지스터인 제1 트랜지스터(MP1)의 게이트 바이어스(즉, 제어 신호(VGC)) 조절에 따른 허수 임피던스(ZIM)의 변화를 나타내는 그래프이다. 도 4a는 포화(saturation) 영역에서 NMOS 트랜지스터인 제2 및 제4 증폭 트랜지스터들(MN2, MN4)의 게이트 바이어스(즉, 제어 신호(VGC)) 조절에 따른 복소 임피던스의 변화를 나타내는 도면이다. 도 4b 및 4c는 선형(linear) 영역 및 컷오프(cut-off) 영역에서 PMOS 트랜지스터인 제1 트랜지스터(MP1)의 게이트 바이어스(즉, 제어 신호(VGC)) 조절에 따른 복소 임피던스의 변화를 나타내는 도면들이다. 도 5는 도 4a, 4b 및 4c의 결과를 정리한 표이다. 도 6은 PMOS 트랜지스터인 제1 트랜지스터(MP1)의 게이트 바이어스(즉, 제어 신호(VGC)) 및 바디 바이어스 전압(VPB) 조절에 따른 허수 임피던스(ZIM)의 변화를 나타내는 그래프이다. 도 7은 트랜지스터들(MP1, MN2, MN4)의 게이트 바이어스(즉, 제어 신호(VGC)) 조절에 따른 가변 이득 증폭기(4000)의 위상 변화를 나타내는 그래프이다.3 is a graph showing a change in the imaginary impedance (ZIM) according to the adjustment of the gate bias (that is, the control signal VGC) of the first transistor MP1, which is a PMOS transistor. 4A is a diagram showing a change in the complex impedance due to the adjustment of the gate bias (i.e., the control signal VGC) of the second and fourth amplification transistors MN2 and MN4 which are NMOS transistors in the saturation region. 4B and 4C are diagrams showing a change in the complex impedance due to the adjustment of the gate bias (that is, the control signal VGC) of the first transistor MP1, which is a PMOS transistor, in a linear region and a cut- admit. 5 is a table summarizing the results of Figs. 4A, 4B and 4C. 6 is a graph showing a change in the imaginary impedance (ZIM) according to the gate bias (that is, the control signal VGC) and the body bias voltage VPB of the first transistor MP1, which is a PMOS transistor. 7 is a graph showing the phase change of the variable gain amplifier 4000 in accordance with the adjustment of the gate bias (i.e., the control signal VGC) of the transistors MP1, MN2 and MN4.

도 3을 참조하면, PMOS 트랜지스터인 제1 트랜지스터(MP1)는 게이트 바이어스인 제어 신호(VGC)의 전압 레벨이 증가함에 따라, 동작 영역이 선형 영역에서 컷오프 영역으로 변하며, 제1 트랜지스터(MP1)가 점점 더 꺼지는 방향으로 변하게 된다. 도 3에서, 문턱 전압(VTH)을 기준으로 좌측이 선형 영역이고 우측이 컷오프 영역이다. 일반적으로, PMOS 트랜지스터의 문턱 전압(VTH)은 하기의 [수학식 1] 및 [수학식 2]를 만족한다.Referring to FIG. 3, as the voltage level of the control signal VGC, which is a gate bias, increases, the first transistor MP1, which is a PMOS transistor, changes from the linear region to the cutoff region, It is gradually turned off. 3, the left side is a linear region and the right side is a cutoff region with respect to the threshold voltage VTH. Generally, the threshold voltage VTH of the PMOS transistor satisfies the following equations (1) and (2).

[수학식 1][Equation 1]

Figure 112017087879898-pat00001
Figure 112017087879898-pat00001

[수학식 2]&Quot; (2) "

Figure 112017087879898-pat00002
Figure 112017087879898-pat00002

상기의 [수학식 1]에서, VBS는 바디 바이어스 전압을 나타내고, VT0p는 VBS=0일 때의 문턱 전압을 나타내고, 2φf는 표면 전압(surface potential)을 나타내며, γ는 몸체 효과 파라미터(body effect parameter)를 나타낸다. 상기의 [수학식 2]에서, tox는 산화물의 두께(oxide thickness)를 나타내고, εox는 산화물의 유전율(oxide permittivity)을 나타내고, εsi는 반도체인 실리콘의 유전율을 나타내고, NA는 도핑 농도(doping concentration)를 나타내며, q는 기본 전하량(elementary charge)인 약 1.602*10-19C를 나타낸다.In the above Equation 1, V BS denotes a body bias voltage, V T0p denotes a threshold voltage when V BS = 0, 2? F denotes a surface potential,? Denotes a body effect parameter (body effect parameter). In the above formula 2], t ox represents the thickness of the oxide (oxide thickness), ε ox denotes a dielectric (oxide permittivity) of the oxide, ε si denotes the dielectric constant of the silicon semiconductor, N A is a dopant Represents the doping concentration, and q represents the elementary charge of about 1.602 * 10 -19 C.

도 4a 및 5를 참조하면, 게이트 바이어스인 제어 신호(VGC)를 약 0.6V에서 약 1.2V로 증가시키는 경우에, NMOS 트랜지스터인 제2 및 제4 증폭 트랜지스터들(MN2, MN4)의 동작 영역은 포화 영역을 유지하며, 점점 더 켜지는 방향으로 변하게 된다. 이에 따라, 제2 및 제4 증폭 트랜지스터들(MN2, MN4)의 복소 임피던스는 흰색 화살표들에서 검정색 화살표들로 변하게 된다. 구체적으로, 저항 값은 REN1에서 REN2로 감소하고, 커패시턴스는 IMN1에서 IMN2로 거의 일정하게 유지되며, 위상은 θN1에서 θN2로 감소한다.4A and 5, in the case of increasing the control signal VGC, which is a gate bias, from about 0.6 V to about 1.2 V, the operating regions of the second and fourth amplifying transistors MN2 and MN4, which are NMOS transistors, The saturation region is maintained, and the direction becomes gradually increasing. Accordingly, the complex impedance of the second and fourth amplifying transistors MN2 and MN4 changes from white arrows to black arrows. Specifically, the resistance value decreases from REN1 to REN2, the capacitance remains almost constant from IMN1 to IMN2, and the phase decreases from? N1 to? N2.

도 4b, 4c 및 5를 참조하면, 게이트 바이어스인 제어 신호(VGC)를 약 0.6V에서 약 1.2V로 증가시키는 경우에, PMOS 트랜지스터인 제1 트랜지스터(MP1)의 동작 영역은 선형 영역에서 컷오프 영역으로 변하며, 점점 더 꺼지는 방향으로 변하게 된다. 이에 따라, 제1 트랜지스터(MP1)의 복소 임피던스는, 선형 영역에서 도 4b에 도시된 것처럼 흰색 화살표들에서 검정색 화살표들로 변하게 되며, 컷오프 영역에서 도 4c에 도시된 것처럼 흰색 화살표들에서 검정색 화살표들로 변하게 된다. 구체적으로, 도 4b에 도시된 것처럼, 선형 영역에서 저항 값은 REP1에서 REP2로 증가하고, 커패시턴스는 IMP1에서 IMP2로 감소하며, 위상은 θP1에서 θP2로 일정하게 유지된다. 또한, 도 4c에 도시된 것처럼, 컷오프 영역에서 저항 값은 REP2에서 REP3으로 증가하고, 커패시턴스는 IMP2에서 IMP3으로 일정하게 유지되며, 위상은 θP2에서 θP3으로 증가한다.4B, 4C and 5, when the control signal VGC, which is a gate bias, is increased from about 0.6 V to about 1.2 V, the operating region of the first transistor MP1, which is a PMOS transistor, , And gradually changes to a turning-off direction. Accordingly, the complex impedance of the first transistor MP1 is changed from white arrows to black arrows in the linear region as shown in FIG. 4B, and black arrows in the white arrows as shown in FIG. 4C in the cut- . Specifically, as shown in FIG. 4B, in the linear region, the resistance value increases from REP1 to REP2, the capacitance decreases from IMP1 to IMP2, and the phase remains constant from? P1 to? P2. In addition, as shown in Fig. 4C, the resistance value in the cutoff region increases from REP2 to REP3, the capacitance remains constant from IMP2 to IMP3, and the phase increases from? P2 to? P3.

상술한 것처럼, 게이트 바이어스인 제어 신호(VGC)를 조절하는(즉, 증가시키는) 경우에, NMOS 트랜지스터인 제2 및 제4 증폭 트랜지스터들(MN2, MN4)과 PMOS 트랜지스터인 제1 트랜지스터(MP1)의 위상 변화 경향이 반대로 나타나는 것을 확인할 수 있다. 이 때, 제2 및 제4 증폭 트랜지스터들(MN2, MN4)의 임피던스 변화에 따른 제1 위상 변화량(즉, θN2-θN1)과 제1 트랜지스터(MP1)의 임피던스 변화에 따른 제2 위상 변화량(즉, θP3-θP2)이 실질적으로 동일하도록, 즉 (θN2-θN1)과 (θP3-θP2)가 크기는 실질적으로 같고 부호가 반대가 되도록, 제2 및 제4 증폭 트랜지스터들(MN2, MN4)의 크기, 제1 트랜지스터(MP1)의 크기 및 제1 트랜지스터(MP1)에 인가되는 바디 바이어스 전압(VPB)을 결정할 수 있다.As described above, the second and fourth amplifying transistors MN2 and MN4 which are NMOS transistors and the first transistor MP1 which is a PMOS transistor are controlled when the control signal VGC which is a gate bias is adjusted (i.e., increased) And the phase change tendency of the phase shifter is reversed. At this time, the first phase change amount (i.e.,? N2 -? N1) corresponding to the impedance change of the second and fourth amplifying transistors MN2 and MN4 and the second phase change amount the amplitude of the second and fourth amplifying transistors MN2 and MN4 is set so that the values of (? N2-θN1) and (θP3-θP2) are substantially equal in magnitude and opposite in sign, The magnitude of the first transistor MP1, and the body bias voltage VPB applied to the first transistor MP1.

특히, 보다 간단한 회로 구성을 위해, 도 2에 도시된 것처럼 하나의 제어 신호(VGC)만을 이용하여 제2 및 제4 증폭 트랜지스터들(MN2, MN4)과 제1 트랜지스터(MP1)를 공통적으로 제어하는 경우에, 바이어스가 동일한 지점에서 반대 방향 및 실질적으로 동일한 크기로 위상 변화가 일어날 필요가 있다. 이와 같이, 동일한 바이어스에서 위상 변화가 일어나도록 하기 위해, MOS 트랜지스터의 몸체 효과(Body effect)를 이용할 수 있다.In particular, for simpler circuit configuration, the second and fourth amplifying transistors MN2 and MN4 and the first transistor MP1 are commonly controlled using only one control signal VGC as shown in FIG. 2 , It is necessary that a phase change occurs in opposite directions and substantially the same magnitude at the same point of the bias. In this way, the body effect of the MOS transistor can be used in order to cause the phase change to occur at the same bias.

도 6을 참조하면, CASE1, CASE2, CASE3 및 CASE4는 각각 PMOS 트랜지스터인 제1 트랜지스터(MP1)의 바디 바이어스 전압(VPB)이 약 0V, 0.4V, 0.8V 및 1.2V인 경우를 나타낸다.Referring to FIG. 6, CASE1, CASE2, CASE3 and CASE4 show cases where the body bias voltage VPB of the first transistor MP1, which is a PMOS transistor, is about 0 V, 0.4 V, 0.8 V, and 1.2 V, respectively.

도 6에 도시되고 상기의 [수학식 1]에 기재된 것처럼, PMOS 트랜지스터인 제1 트랜지스터(MP1)의 바디 바이어스 전압(VPB)이 감소함에 따라, 몸체 효과에 의해 제1 트랜지스터(MP1)의 문턱 전압이 감소하는 것을 확인할 수 있다.As shown in FIG. 6 and described in Equation (1), as the body bias voltage VPB of the first transistor MP1 as the PMOS transistor decreases, the threshold voltage of the first transistor MP1 Is decreased.

한편, 도 3에 도시된 그래프에서, PMOS 트랜지스터인 제1 트랜지스터(MP1)의 바디 바이어스 전압(VPB)을 약 0.8V로 기존의 약 1.2V보다 조금 작은 값을 주었는데, 이에 따라 몸체 효과에 의해 문턱 전압이 작아지게 되어, PMOS의 위상 변화하는 바이어스 지점을 조절할 수 있게 된다.In the graph shown in FIG. 3, the body bias voltage VPB of the first transistor MP1, which is a PMOS transistor, is about 0.8 V, which is slightly smaller than about 1.2 V, The voltage becomes small, and the bias point at which the phase of the PMOS changes can be adjusted.

요약하면, NMOS 트랜지스터인 제2 및 제4 증폭 트랜지스터들(MN2, MN4)의 임피던스 변화에 따른 제1 위상 변화량(즉, θN2-θN1)과 PMOS 트랜지스터인 제1 트랜지스터(MP1)의 임피던스 변화에 따른 제2 위상 변화량(즉, θP3-θP2)이 실질적으로 동일하도록, 제2 및 제4 증폭 트랜지스터들(MN2, MN4)의 크기(예를 들어, 게이트 폭과 길이) 및 제1 트랜지스터(MP1)의 크기(예를 들어, 게이트 폭과 길이)를 결정할 수 있다. 또한, 하나의 제어 신호(VGC)만을 조절하여 이득 조절 기능과 위상 변화 보상 기능을 동시에 수행하도록(즉, 동일한 바이어스에서 위상 변화가 일어나도록), PMOS 트랜지스터인 제1 트랜지스터(MP1)의 바디 바이어스 전압(VPB)을 결정할 수 있다.In other words, the first phase change amount (i.e.,? N2 -? N1) according to the impedance change of the second and fourth amplification transistors MN2 and MN4 which are NMOS transistors and the impedance change of the first transistor MP1 (For example, the gate width and the length) of the second and fourth amplifying transistors MN2 and MN4 and the amplitude of the first transistor MP1 are set so that the second phase change amount (i.e.,? P3 -? P2) The size (e.g., gate width and length) can be determined. In addition, by adjusting only one control signal VGC to simultaneously perform the gain control function and the phase change compensation function (i.e., to cause a phase change at the same bias), the body bias voltage (VPB) can be determined.

도 7을 참조하면, CASEA는 본 발명의 실시예들에 따른 가변 이득 증폭기(4000)의 제1 및 제2 차동 입력 신호들(RFIN+, RFIN-)의 위상과 제1 및 제2 차동 출력 신호들(RFOUT+, RFOUT-)의 위상의 차이를 나타낸다. CASEB는 제2 및 제4 증폭 트랜지스터들(MN2, MN4)의 임피던스 변화만을 고려하였을 때 제1 및 제2 차동 입력 신호들(RFIN+, RFIN-)의 위상과 제1 및 제2 차동 출력 신호들(RFOUT+, RFOUT-)의 위상의 차이를 나타낸다. CASEC는 제1 트랜지스터(MP1)의 임피던스 변화만을 고려하였을 때 제1 및 제2 차동 입력 신호들(RFIN+, RFIN-)의 위상과 제1 및 제2 차동 출력 신호들(RFOUT+, RFOUT-)의 위상의 차이를 나타낸다.Referring to FIG. 7, the CASEA is configured to compare the phases of the first and second differential input signals RFIN + and RFIN- of the variable gain amplifier 4000 according to embodiments of the present invention and the first and second differential output signals (RFOUT +, RFOUT-). The CASEB determines the phase of the first and second differential input signals RFIN + and RFIN- and the phase of the first and second differential output signals (RFIN + and RFIN-) when considering only the impedance change of the second and fourth amplifying transistors MN2 and MN4 RFOUT +, RFOUT-). CASEC is designed so that the phase of the first and second differential input signals RFIN + and RFIN- and the phases of the first and second differential output signals RFOUT + and RFOUT- when considering only the impedance change of the first transistor MP1. .

먼저, 제어 신호(VGC)의 레벨을 증가시키는 경우에, 제2 및 제4 증폭 트랜지스터들(MN2, MN4)의 임피던스는 (RFIN+, RFIN-)의 위상과 차동 출력 신호들(RFOUT+, RFOUT-)의 위상의 차이가 증가하도록(즉, S21 값이 0보다 작은 범위에서 점점 작아지도록) 변화할 수 있다. 다시 말하면, 제어 신호(VGC)의 레벨을 증가시키는 경우에, 제2 및 제4 증폭 트랜지스터들(MN2, MN4)의 임피던스가 변화함에 따라 차동 입력 신호들(RFIN+, RFIN-)의 위상과 차동 출력 신호들(RFOUT+, RFOUT-)의 위상의 차이는 증가할 수 있다(CASEB).First, the impedance of the second and fourth amplifying transistors MN2 and MN4 is set to the phase of (RFIN +, RFIN-) and the differential output signals (RFOUT +, RFOUT-) in the case of increasing the level of the control signal VGC. (I.e., such that the S21 value becomes smaller in a range smaller than 0). In other words, when the level of the control signal VGC is increased, the phase of the differential input signals RFIN +, RFIN- and the phase of the differential output < RTI ID = 0.0 > The difference in phase of the signals (RFOUT +, RFOUT-) can increase (CASEB).

다음에, 제어 신호(VGC)의 레벨을 증가시키는 경우에, 제1 트랜지스터의 임피던스(MP1)는 차동 입력 신호들(RFIN+, RFIN-)의 위상과 차동 출력 신호들(RFOUT+, RFOUT-)의 위상의 차이가 감소하도록(즉, S21 값이 0보다 작은 범위에서 점점 커지도록) 변화할 수 있다. 다시 말하면, 제어 신호(VGC)의 레벨을 증가시키는 경우에, 제1 트랜지스터(MP1)의 임피던스가 변화함에 따라 차동 입력 신호들(RFIN+, RFIN-)의 위상과 차동 출력 신호들(RFOUT+, RFOUT-)의 위상의 차이는 감소할 수 있다(CASEC).Next, when the level of the control signal VGC is increased, the impedance MP1 of the first transistor is controlled by the phase of the differential input signals RFIN + and RFIN- and the phases of the differential output signals RFOUT + and RFOUT- (I.e., such that the S21 value becomes larger in a range smaller than 0). In other words, when the level of the control signal VGC is increased, the phase of the differential input signals RFIN +, RFIN- and the phases of the differential output signals RFOUT +, RFOUT- ) Can be reduced (CASEC).

결과적으로, 가변 이득 증폭기(4000)를 전체적으로 고려하였을 때(즉 CASEB와 CASEC를 종합적으로 고려하였을 때), 제2 및 제4 증폭 트랜지스터들(MN2, MN4)의 임피던스 변화와 제1 트랜지스터(MP1)의 임피던스 변화에 기초하여, 차동 입력 신호들(RFIN+, RFIN-)의 위상과 차동 출력 신호들(RFOUT+, RFOUT-)의 위상의 차이는 기준 범위(RRNG) 내의 값을 가질 수 있으며(CASEA), 실질적으로 일정하게 유지될 수 있다.As a result, when the variable gain amplifier 4000 is considered as a whole (that is, when CASEB and CASEC are considered together), the impedance change of the second and fourth amplifying transistors MN2 and MN4 and the impedance change of the first transistor MP1, The difference between the phase of the differential input signals RFIN + and RFIN- and the phase of the differential output signals RFOUT + and RFOUT- may have a value in the reference range RRNG (CASEA) It can be kept substantially constant.

예를 들어, 제2 및 제4 증폭 트랜지스터들(MN2, MN4)의 게이트 폭과 길이는 각각 약 108um 및 약 60nm일 수 있고, 제1 트랜지스터(MP1)의 게이트 폭과 길이는 각각 약 24um 및 약 280nm일 수 있고, 제1 트랜지스터(MP1)의 바디 바이어스 전압(VPB)은 일반적인 경우보다 낮은 약 0.8V일 수 있으며, 이 때 도 7의 기준 범위(RRNG)는 약 1.66도보다 작을 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 상술한 수치들은 실시예에 따라서 다양하게 변경될 수 있다.For example, the gate width and length of the second and fourth amplifying transistors MN2 and MN4 may be about 108 um and about 60 nm, respectively, and the gate width and length of the first transistor MP1 may be about 24 um and about And the body bias voltage VPB of the first transistor MP1 may be about 0.8V lower than the general case, and the reference range RRNG of FIG. 7 may be less than about 1.66 degrees. However, the present invention is not limited thereto, and the above-described numerical values may be variously changed according to the embodiment.

도 8은 본 발명의 실시예들에 따른 가변 이득 증폭기를 나타내는 블록도이다.8 is a block diagram illustrating a variable gain amplifier according to embodiments of the present invention.

도 8을 참조하면, 가변 이득 증폭기(4000a)는 증폭 회로(4100), 및 이득 조절 및 위상 보상 회로(4200a)를 포함한다.Referring to Fig. 8, the variable gain amplifier 4000a includes an amplification circuit 4100, and a gain adjustment and phase compensation circuit 4200a.

이득 조절 및 위상 보상 회로(4200a)에서 제1 저항(RP1)이 생략되는 것을 제외하면, 도 8의 가변 이득 증폭기(4000a)는 도 1의 가변 이득 증폭기(4000)와 실질적으로 동일할 수 있다. 도 2를 참조하여 상술한 것처럼, 제1 저항(RP1)은 이득 조절 및 위상 보상 회로(4200)의 임피던스 값의 변화를 줄이는 역할을 수행할 뿐이므로, 제1 트랜지스터(MP1)만을 포함하더라도 이득 조절 기능과 위상 변화 보상 기능을 동시에 수행하도록 구현할 수 있다.The variable gain amplifier 4000a of FIG. 8 may be substantially the same as the variable gain amplifier 4000 of FIG. 1, except that the first resistor RP1 is omitted in the gain adjustment and phase compensation circuit 4200a. As described above with reference to FIG. 2, since the first resistor RP1 only serves to reduce a change in the impedance value of the gain adjustment and phase compensation circuit 4200, even if only the first transistor MP1 is included, Function and the phase change compensation function at the same time.

본 발명의 실시예들에 따른 가변 이득 증폭기(4000, 4000a)는 출력단에 연결되고 상대적으로 간단한 구조의 이득 조절 및 위상 보상 회로(4200, 4200a)를 포함하여 구현될 수 있다. 따라서, 크기 및 면적 증가 없이, 그리고 추가적인 전력 소모 없이 이득 조절 기능과 위상 변화 보상 기능을 동시에 수행할 수 있다. 또한, 하나의 제어 신호(VGC)만을 이용하여 증폭 회로(4100)의 증폭 트랜지스터들(MN2, MN4)과 이득 조절 및 위상 보상 회로(4200, 4200a)의 제1 트랜지스터(MP1)를 공통적으로 제어함으로써, 보다 간단하게 구현될 수 있다.The variable gain amplifiers 4000 and 4000a according to embodiments of the present invention may be implemented with gain control and phase compensation circuits 4200 and 4200a connected to the output stage and having a relatively simple structure. Therefore, the gain control function and the phase shift compensation function can be performed simultaneously without increasing the size and area, and without additional power consumption. The amplifying transistors MN2 and MN4 of the amplifying circuit 4100 and the first transistor MP1 of the gain adjusting and phase compensating circuits 4200 and 4200a are commonly controlled using only one control signal VGC , And can be implemented more simply.

도 9는 본 발명의 실시예들에 따른 가변 이득 저잡음 증폭기를 나타내는 블록도이다.9 is a block diagram illustrating a variable gain low noise amplifier in accordance with embodiments of the present invention.

도 9를 참조하면, 가변 이득 저잡음 증폭기(4500)는 제1 증폭 회로(4600), 제2 증폭 회로(4700), 및 이득 조절 및 위상 보상 회로(4800)를 포함한다.9, the variable gain low noise amplifier 4500 includes a first amplification circuit 4600, a second amplification circuit 4700, and a gain adjustment and phase compensation circuit 4800.

제1 증폭 회로(4600)는 제1 및 제2 차동 입력 신호들(RFIN+, RFIN-)을 증폭하여 제1 및 제2 차동 중간 신호들(RFMID+, RFMID-)을 발생한다.The first amplifying circuit 4600 amplifies the first and second differential input signals RFIN + and RFIN- to generate the first and second differential intermediate signals RFMID + and RFMID-.

제2 증폭 회로(4700)는 제1 및 제2 차동 중간 신호들(RFMID+, RFMID-)을 증폭하여 제1 및 제2 차동 출력 신호들(RFOUT+, RFOUT-)을 발생한다. 제2 증폭 회로(4700)는 적어도 하나의 제1 타입의 트랜지스터를 포함한다. 도 10을 참조하여 후술하는 것처럼, 제2 증폭 회로(4700)는 차동 캐스코드 형태로 구현될 수 있다. 또한, 제1 증폭 회로(4600)와 제2 증폭 회로(4700)는 실질적으로 동일한 구조를 가질 수 있다.The second amplifying circuit 4700 amplifies the first and second differential intermediate signals RFMID + and RFMID- to generate the first and second differential output signals RFOUT + and RFOUT-. The second amplifying circuit 4700 includes at least one first type of transistor. As described below with reference to FIG. 10, the second amplifying circuit 4700 may be implemented in a differential cascode form. Further, the first amplifying circuit 4600 and the second amplifying circuit 4700 may have substantially the same structure.

이득 조절 및 위상 보상 회로(4800)는 제1 및 제2 차동 출력 신호들(RFOUT+, RFOUT-)을 출력하는 제2 증폭 회로(4700)의 제1 및 제2 출력 단자들과 연결된다. 이득 조절 및 위상 보상 회로(4800)는 제어 신호(VGC2)에 기초하여 제1 및 제2 차동 출력 신호들(RFOUT+, RFOUT-)의 이득을 조절하고 위상 변화를 보상한다.The gain adjustment and phase compensation circuit 4800 is coupled to the first and second output terminals of a second amplification circuit 4700 that outputs the first and second differential output signals RFOUT + and RFOUT-. The gain adjustment and phase compensation circuit 4800 adjusts the gains of the first and second differential output signals RFOUT +, RFOUT- based on the control signal VGC2 and compensates for the phase shift.

이득 조절 및 위상 보상 회로(4800)는 제1 트랜지스터(M21)를 포함한다. 이득 조절 및 위상 보상 회로(4800)는 제1 저항(RP1)을 더 포함할 수 있으며, 저항들(RPG1, RPB1)을 더 포함할 수 있다. 이득 조절 및 위상 보상 회로(4800)는 도 1의 이득 조절 및 위상 보상 회로(4200)와 실질적으로 동일한 구조를 가질 수 있다.The gain adjustment and phase compensation circuit 4800 includes a first transistor M21. The gain control and phase compensation circuit 4800 may further include a first resistor RP1 and may further include resistors RPG1 and RPB1. The gain adjustment and phase compensation circuit 4800 may have substantially the same structure as the gain adjustment and phase compensation circuit 4200 of FIG.

도 10은 도 9의 가변 이득 저잡음 증폭기의 일 예를 나타내는 블록도이다.10 is a block diagram showing an example of the variable gain low noise amplifier of FIG.

도 10을 참조하면, 가변 이득 저잡음 증폭기(4500)는 제1 증폭 회로(4600), 제2 증폭 회로(4700), 및 이득 조절 및 위상 보상 회로(4800)를 포함한다. 가변 이득 저잡음 증폭기(4500)는 제1 네트워크(4510), 제2 네트워크(4520) 및 제3 네트워크(4530)를 더 포함할 수 있다.10, the variable gain low noise amplifier 4500 includes a first amplification circuit 4600, a second amplification circuit 4700, and a gain adjustment and phase compensation circuit 4800. The variable gain low noise amplifier 4500 may further include a first network 4510, a second network 4520, and a third network 4530.

제1 네트워크(4510)는 제1 증폭 회로(4600)의 제1 및 제2 입력 단자들과 연결될 수 있고, 입력 신호(RFIN)에 기초하여 제1 및 제2 차동 입력 신호들(RFIN+, RFIN-)을 발생할 수 있으며, 입력 매칭 네트워크라고 부를 수 있다.The first network 4510 may be coupled to the first and second input terminals of the first amplification circuit 4600 and may include first and second differential input signals RFIN + and RFIN- ) And may be referred to as an input matching network.

제1 증폭 회로(4600)는 제1 및 제2 차동 입력 신호들(RFIN+, RFIN-)을 증폭하여 제1 및 제2 차동 중간 신호들(RFMID+, RFMID-)을 발생한다. 제1 증폭 회로(4600)는 증폭 트랜지스터들(MN11, MN12, MN13, MN14) 및 저항(RNG11)을 포함할 수 있고, 차동 캐스코드 형태로 구현될 수 있으며, 도 2의 증폭 회로(4100)와 실질적으로 동일한 구조를 가질 수 있다.The first amplifying circuit 4600 amplifies the first and second differential input signals RFIN + and RFIN- to generate the first and second differential intermediate signals RFMID + and RFMID-. The first amplifying circuit 4600 may include the amplifying transistors MN11, MN12, MN13, and MN14 and the resistor RNG11 and may be implemented in a differential cascode form, They may have substantially the same structure.

증폭 트랜지스터들(MN11, MN12)은 접지 전압과 제1 증폭 회로(4600)의 제1 출력 단자 사이에 직렬 연결될 수 있다. 증폭 트랜지스터들(MN13, MN14)은 상기 접지 전압과 제1 증폭 회로(4600)의 제2 출력 단자 사이에 직렬 연결될 수 있다. 증폭 트랜지스터들(MN11, MN13)의 제어 단자들은 제1 및 제2 차동 입력 신호들(RFIN+, RFIN-)을 각각 수신할 수 있고, 증폭 트랜지스터들(MN12, MN14)의 제어 단자들은 서로 전기적으로 연결될 수 있다. 저항(RNG11)은 증폭 트랜지스터들(MN12, MN14)의 상기 제어 단자들과 연결될 수 있다. 제1 네트워크(4510)를 통해 제공되는 전압(VCS1)은 공통 소스 증폭기(MN11, MN13)의 게이트 바이어스로 이용될 수 있고, 저항(RNG11)을 통해 제공되는 제어 신호(VGC1)는 공통 게이트 증폭기(MN12, MN14)의 게이트 바이어스로 이용될 수 있다.The amplifying transistors MN11 and MN12 may be connected in series between the ground voltage and the first output terminal of the first amplifying circuit 4600. [ The amplifying transistors MN13 and MN14 may be connected in series between the ground voltage and the second output terminal of the first amplifying circuit 4600. [ The control terminals of the amplifying transistors MN11 and MN13 can receive the first and second differential input signals RFIN + and RFIN-, respectively, and the control terminals of the amplifying transistors MN12 and MN14 are electrically connected to each other . The resistor RNG11 may be connected to the control terminals of the amplifying transistors MN12 and MN14. The voltage VCS1 provided through the first network 4510 may be used as the gate bias of the common source amplifiers MN11 and MN13 and the control signal VGC1 provided through the resistor RNG11 may be used as the common gate amplifier MN12, and MN14, respectively.

제2 네트워크(4520)는 제1 증폭 회로(4600)의 상기 제1 및 제2 출력 단자들과 연결될 수 있고, 제2 증폭 회로(4700)의 제1 및 제2 입력 단자들과 연결될 수 있으며, 인터스테이지(interstage) 매칭 네트워크라고 부를 수 있다.The second network 4520 may be coupled to the first and second output terminals of the first amplification circuit 4600 and may be coupled to the first and second input terminals of the second amplification circuit 4700, Quot; interstage matching network ".

제2 증폭 회로(4700)는 제1 및 제2 차동 중간 신호들(RFMID+, RFMID-)을 증폭하여 제1 및 제2 차동 출력 신호들(RFOUT+, RFOUT-)을 발생한다. 제2 증폭 회로(4700)는 증폭 트랜지스터들(MN21, MN22, MN23, MN24) 및 저항(RNG21)을 포함할 수 있고, 차동 캐스코드 형태로 구현될 수 있으며, 도 2의 증폭 회로(4100)와 실질적으로 동일한 구조를 가질 수 있다.The second amplifying circuit 4700 amplifies the first and second differential intermediate signals RFMID + and RFMID- to generate the first and second differential output signals RFOUT + and RFOUT-. The second amplifying circuit 4700 may include the amplifying transistors MN21, MN22, MN23 and MN24 and the resistor RNG21 and may be implemented in a differential cascode form, They may have substantially the same structure.

증폭 트랜지스터들(MN21, MN22)은 상기 접지 전압과 제2 증폭 회로(4700)의 제1 출력 단자 사이에 직렬 연결될 수 있다. 증폭 트랜지스터들(MN23, MN24)은 상기 접지 전압과 제2 증폭 회로(4600)의 제2 출력 단자 사이에 직렬 연결될 수 있다. 증폭 트랜지스터들(MN21, MN23)의 제어 단자들은 제1 및 제2 차동 중간 신호들(RFMID+, RFMID-)을 각각 수신할 수 있고, 증폭 트랜지스터들(MN22, MN24)의 제어 단자들은 서로 전기적으로 연결될 수 있다. 저항(RNG21)은 증폭 트랜지스터들(MN22, MN24)의 상기 제어 단자들과 연결될 수 있다. 제2 네트워크(4520)를 통해 제공되는 전압(VCS2)은 공통 소스 증폭기(MN21, MN23)의 게이트 바이어스로 이용될 수 있고, 저항(RNG21)을 통해 제공되는 제어 신호(VGC2)는 공통 게이트 증폭기(MN22, MN24)의 게이트 바이어스로 이용될 수 있다.The amplifying transistors MN21 and MN22 may be connected in series between the ground voltage and the first output terminal of the second amplifying circuit 4700. [ The amplifying transistors MN23 and MN24 may be connected in series between the ground voltage and the second output terminal of the second amplifying circuit 4600. [ The control terminals of the amplifying transistors MN21 and MN23 can receive the first and second differential intermediate signals RFMID + and RFMID-, respectively, and the control terminals of the amplifying transistors MN22 and MN24 are electrically connected to each other . The resistor RNG21 may be connected to the control terminals of the amplifying transistors MN22 and MN24. The voltage VCS2 provided through the second network 4520 may be used as the gate bias of the common source amplifiers MN21 and MN23 and the control signal VGC2 provided through the resistor RNG21 may be used as the common gate amplifier MN22, and MN24, respectively.

이득 조절 및 위상 보상 회로(4800)는 제2 증폭 회로(4700)의 상기 제1 및 제2 출력 단자들과 연결되고, 제어 신호(VGC2)에 기초하여 이득 조절 기능 및 위상 변화 보상 기능을 수행한다. 이득 조절 및 위상 보상 회로(4800)는 제1 트랜지스터(MP2), 제1 저항(RP2) 및 저항들(RPG2, RPB2)을 포함할 수 있으며, 각 구성요소들의 연결 관계는 도 1 및 9를 참조하여 상술한 것과 실질적으로 동일할 수 있다.The gain control and phase compensation circuit 4800 is connected to the first and second output terminals of the second amplifier circuit 4700 and performs a gain control function and a phase change compensation function based on the control signal VGC2 . The gain control and phase compensation circuit 4800 may include a first transistor MP2, a first resistor RP2 and resistors RPG2 and RPB2 and the connection relationship of each component is shown in Figures 1 and 9 And can be substantially the same as those described above.

제3 네트워크(4530)는 제2 증폭 회로(4700)의 상기 제1 및 제2 출력 단자들과 연결될 수 있고, 제1 및 제2 차동 출력 신호들(RFOUT+, RFOUT-)에 기초하여 출력 신호(RFOUT)를 발생할 수 있으며, 출력 매칭 네트워크라고 부를 수 있다.The third network 4530 may be coupled to the first and second output terminals of the second amplification circuit 4700 and may receive the output signal (RFOUT +, RFOUT-) based on the first and second differential output signals RFOUT +, RFOUT- RFOUT) and may be referred to as an output matching network.

일 실시예에서, 증폭 트랜지스터들(MN22, MN24)의 상기 제어 단자들은 제어 신호(VGC2)를 수신할 수 있다. 이 경우, 증폭 트랜지스터들(MN22, MN24)과 제1 트랜지스터(MP2)는 제어 신호(VGC2)에 기초하여 공통적으로 제어될 수 있으며, 제2 및 제4 증폭 트랜지스터들(MN22, MN24)의 크기, 제1 트랜지스터(MP2)의 크기 및 제1 트랜지스터(MP2)에 인가되는 바디 바이어스 전압(VPB)을 적절하게 설정하는 경우에, 하나의 제어 신호(VGC2)만을 조절하여 이득 조절 기능과 위상 변화 보상 기능을 동시에 수행할 수 있다.In one embodiment, the control terminals of the amplifying transistors MN22 and MN24 may receive the control signal VGC2. In this case, the amplifying transistors MN22 and MN24 and the first transistor MP2 can be commonly controlled based on the control signal VGC2, and the size and the size of the second and fourth amplifying transistors MN22 and MN24, When the magnitude of the first transistor MP2 and the body bias voltage VPB applied to the first transistor MP2 are appropriately set, only one control signal VGC2 is adjusted, Can be performed simultaneously.

제2 증폭 회로(4700)와 이득 조절 및 위상 보상 회로(4800)의 구체적인 동작은 도 3 내지 7을 참조하여 상술한 것과 실질적으로 동일할 수 있다.The specific operation of the second amplification circuit 4700 and the gain adjustment and phase compensation circuit 4800 may be substantially the same as those described above with reference to Figs.

도 11은 본 발명의 실시예들에 따른 가변 이득 저잡음 증폭기를 나타내는 블록도이다.11 is a block diagram illustrating a variable gain low noise amplifier according to embodiments of the present invention.

도 11을 참조하면, 가변 이득 저잡음 증폭기(4500a)는 제1 증폭 회로(4600), 제2 증폭 회로(4700), 및 이득 조절 및 위상 보상 회로(4800a)를 포함한다.11, the variable gain low noise amplifier 4500a includes a first amplifier circuit 4600, a second amplifier circuit 4700, and a gain adjustment and phase compensation circuit 4800a.

이득 조절 및 위상 보상 회로(4800a)에서 제1 저항(RP2)이 생략되는 것을 제외하면, 도 11의 가변 이득 저잡음 증폭기(4500a)는 도 9의 가변 이득 저잡음 증폭기(4500)와 실질적으로 동일할 수 있다.The variable gain low noise amplifier 4500a of FIG. 11 may be substantially the same as the variable gain low noise amplifier 4500 of FIG. 9, except that the first resistor RP2 is omitted in the gain adjustment and phase compensation circuit 4800a. have.

본 발명의 실시예들에 따른 가변 이득 저잡음 증폭기(4500, 4500a)는 출력단에 연결되고 상대적으로 간단한 구조의 이득 조절 및 위상 보상 회로(4800, 4800a)를 포함하여 구현될 수 있다. 따라서, 크기 및 면적 증가 없이, 그리고 추가적인 전력 소모 없이 이득 조절 기능과 위상 변화 보상 기능을 동시에 수행할 수 있다. 또한, 하나의 제어 신호(VGC2)만을 이용하여 제2 증폭 회로(4700)의 증폭 트랜지스터들(MN22, MN24)과 이득 조절 및 위상 보상 회로(4800, 4800a)의 제1 트랜지스터(MP2)를 공통적으로 제어함으로써, 보다 간단하게 구현될 수 있다.Variable gain low noise amplifiers 4500 and 4500a according to embodiments of the present invention may be implemented including gain adjustment and phase compensation circuits 4800 and 4800a connected to the output stage and of a relatively simple structure. Therefore, the gain control function and the phase shift compensation function can be performed simultaneously without increasing the size and area, and without additional power consumption. The amplification transistors MN22 and MN24 of the second amplification circuit 4700 and the first transistor MP2 of the gain adjustment and phase compensation circuits 4800 and 4800a are commonly used by only one control signal VGC2 So that it can be implemented more simply.

도 1 및 8에 도시된 가변 이득 증폭기(4000, 4000a)와 다르게, 도 9 및 11에 도시된 가변 이득 저잡음 증폭기(4500, 4500a)는 2단 이상의 증폭 회로들(4600, 4700)이 필수적으로 요구될 수 있다. 저잡음 증폭기는 첫 번째 증폭단에서 대부분의 잡음 지수(noise figure) 특성이 결정되기 때문에, 본 발명에서 제안하는 것처럼 출력단에 이득 조절 및 위상 보상 회로(4800, 4800a)를 연결하는 경우에, 첫 번째 증폭단에서의 이득(예를 들어, 약 10dB 이상)을 충분히 확보하여 잡음 지수 특성을 유지할 수 있다.Unlike the variable-gain amplifiers 4000 and 4000a shown in Figs. 1 and 8, the variable-gain low-noise amplifiers 4500 and 4500a shown in Figs. 9 and 11 are constructed such that two or more stages of amplification circuits 4600 and 4700 are essentially required . Since the low noise amplifier has the most noise figure characteristics determined at the first stage of amplification, in the case of connecting the gain control and phase compensation circuits 4800 and 4800a to the output stage as proposed in the present invention, (For example, about 10 dB or more) can be sufficiently secured to maintain the noise figure characteristic.

또한, 본 발명에서 제안하는 것처럼 이득 조절 및 위상 보상 회로(4800, 4800a)를 포함하여 이득 조절 기능과 위상 변화 보상 기능을 동시에 수행하는 가변 이득 저잡음 증폭기(4500, 4500a)를 통신 시스템에 적용하는 경우에, 가변 이득 증폭기 혹은 감쇠기를 추가적으로 포함시킬 필요가 없으며, 따라서 추가적인 삽입 손실, 위상 오차, 그리고 칩 면적 증가 없이 이득 오차를 효과적으로 교정할 수 있다.When the variable gain low noise amplifiers 4500 and 4500a including the gain control and phase compensation circuits 4800 and 4800a as well as the gain control function and the phase change compensation function are applied to the communication system It is not necessary to additionally include a variable gain amplifier or an attenuator, so that the gain error can be effectively corrected without any additional insertion loss, phase error, and chip area increase.

한편, 도 9 내지 11을 참조하여 가변 이득 저잡음 증폭기(4500, 4500a)가 두 개의 증폭 회로들(4600, 4700)을 포함하는 경우를 설명하였으나, 본 발명의 실시예들에 따른 가변 이득 저잡음 증폭기는 세 개 이상의 증폭 회로들을 포함하여 구현될 수 있다.9-11, variable gain low noise amplifiers 4500 and 4500a include two amplifying circuits 4600 and 4700. However, the variable gain low noise amplifier according to the embodiments of the present invention is not limited thereto. It may be implemented with three or more amplification circuits.

한편, 증폭 회로가 NMOS 트랜지스터를 포함하고 이득 조절 및 위상 보상 회로가 PMOS 트랜지스터를 포함하는 경우에 기초하여 본 발명의 실시예들을 설명하였으나, 본 발명은 이에 한정되지 않으며, 증폭 회로가 PMOS 트랜지스터를 포함하고 이득 조절 및 위상 보상 회로가 NMOS 트랜지스터를 포함하도록 구현될 수도 있다.On the other hand, while embodiments of the present invention have been described based on the case where the amplifier circuit includes NMOS transistors and the gain control and phase compensation circuit includes PMOS transistors, the present invention is not limited thereto, And the gain adjustment and phase compensation circuit may be implemented to include NMOS transistors.

본 발명은 가변 이득 증폭기 및 가변 이득 저잡음 증폭기를 포함하는 다양한 통신 장치 및 시스템과 이를 포함하는 다양한 전자 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 휴대폰(mobile phone), 스마트 폰(smart phone), 태블릿(tablet) PC(personal computer), 노트북(laptop computer), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(digital camera), 휴대용 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, 사물 인터넷(internet of things; IoT) 기기, 만물 인터넷(internet of everything; IoE) 기기, 가상 현실(virtual reality; VR) 기기, 증강 현실(augmented reality; AR) 기기 등과 같은 다양한 전자 기기에 유용하게 이용될 수 있다.The present invention can be applied to various communication apparatuses and systems including a variable gain amplifier and a variable gain low noise amplifier, and various electronic apparatuses and systems including the same. Accordingly, the present invention is applicable to mobile phones, smart phones, tablets, personal computers, laptop computers, personal digital assistants (PDAs), portable multimedia player, PMP, digital camera, portable game console, navigation device, wearable device, internet of things (IoT) device, internet of everything (IoE) devices, virtual reality (VR) devices, augmented reality (AR) devices, and the like.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the present invention as defined by the following claims. It will be understood.

Claims (14)

제1 및 제2 차동 입력 신호들을 증폭하여 제1 및 제2 차동 출력 신호들을 발생하고, 적어도 하나의 제1 타입의 트랜지스터를 포함하는 증폭 회로; 및
상기 제1 및 제2 차동 출력 신호들을 출력하는 상기 증폭 회로의 제1 및 제2 출력 단자들과 연결되고, 제어 신호에 기초하여 상기 제1 및 제2 차동 출력 신호들의 이득을 조절하고 위상 변화를 보상하는 이득 조절 및 위상 보상 회로를 포함하고,
상기 이득 조절 및 위상 보상 회로는,
상기 증폭 회로의 제1 출력 단자와 연결되는 제1 전극, 상기 증폭 회로의 제2 출력 단자와 연결되는 제2 전극, 및 상기 제어 신호를 수신하는 제어 전극을 포함하고, 상기 제1 타입과 반대되는 제2 타입의 제1 트랜지스터를 포함하며,
상기 증폭 회로는,
접지 전압과 상기 증폭 회로의 제1 출력 단자 사이에 직렬 연결되는 제1 및 제2 증폭 트랜지스터들; 및
상기 접지 전압과 상기 증폭 회로의 제2 출력 단자 사이에 직렬 연결되는 제3 및 제4 증폭 트랜지스터들을 포함하고,
상기 제1 증폭 트랜지스터의 제어 단자는 상기 제1 차동 입력 신호를 수신하고, 상기 제3 증폭 트랜지스터의 제어 단자는 상기 제2 차동 입력 신호를 수신하며, 상기 제2 및 제4 증폭 트랜지스터들의 제어 단자들은 서로 전기적으로 연결되어 상기 제어 신호를 수신하며,
상기 제2 및 제4 증폭 트랜지스터들과 상기 제1 트랜지스터는 상기 제어 신호에 기초하여 공통적으로 제어되는 가변 이득 증폭기.An amplifier circuit for amplifying the first and second differential input signals to generate first and second differential output signals and comprising at least one first type of transistor; And
And a control circuit coupled to the first and second output terminals of the amplifier circuit for outputting the first and second differential output signals, the gain control circuit adjusting the gain of the first and second differential output signals based on the control signal, Compensating gain adjustment and phase compensation circuit,
Wherein the gain adjustment and phase compensation circuit comprises:
A first electrode connected to a first output terminal of the amplifying circuit, a second electrode connected to a second output terminal of the amplifying circuit, and a control electrode receiving the control signal, A first transistor of a second type,
Wherein the amplifying circuit comprises:
First and second amplifying transistors serially connected between a ground voltage and a first output terminal of the amplifying circuit; And
And third and fourth amplifying transistors serially connected between the ground voltage and a second output terminal of the amplifying circuit,
Wherein a control terminal of the first amplifying transistor receives the first differential input signal and a control terminal of the third amplifying transistor receives the second differential input signal and the control terminals of the second and fourth amplifying transistors And electrically connected to each other to receive the control signal,
Wherein the second and fourth amplifying transistors and the first transistor are commonly controlled based on the control signal. 제 1 항에 있어서, 상기 이득 조절 및 위상 보상 회로는,
상기 증폭 회로의 제1 출력 단자와 상기 증폭 회로의 제2 출력 단자 사이에 상기 제1 트랜지스터와 병렬로 연결되는 제1 저항을 더 포함하는 것을 특징으로 하는 가변 이득 증폭기.2. The gain control and phase compensation circuit of claim 1,
Further comprising a first resistor connected in parallel with the first transistor between a first output terminal of the amplifying circuit and a second output terminal of the amplifying circuit. 삭제delete 삭제delete 제 1 항에 있어서,
상기 제1 내지 제4 증폭 트랜지스터들 각각은 NMOS(n-type metal oxide semiconductor) 트랜지스터이고, 상기 제1 트랜지스터는 PMOS(p-type metal oxide semiconductor) 트랜지스터이며,
상기 제어 신호의 전압 레벨을 증가시키는 경우에, 상기 제2 및 제4 증폭 트랜지스터들의 임피던스는 상기 제1 및 제2 차동 입력 신호들의 위상과 상기 제1 및 제2 차동 출력 신호들의 위상의 차이가 증가하도록 변화하고, 상기 제1 트랜지스터의 임피던스는 상기 제1 및 제2 차동 입력 신호들의 위상과 상기 제1 및 제2 차동 출력 신호들의 위상의 상기 차이가 감소하도록 변화하는 것을 특징으로 하는 가변 이득 증폭기.The method according to claim 1,
Each of the first to fourth amplification transistors is an n-type metal oxide semiconductor (NMOS) transistor, and the first transistor is a PMOS (p-type metal oxide semiconductor)
Wherein the impedance of the second and fourth amplifying transistors is such that the difference between the phase of the first and second differential input signals and the phase of the first and second differential output signals increases when the voltage level of the control signal is increased Wherein the impedance of the first transistor varies such that the difference between the phase of the first and second differential input signals and the phase of the first and second differential output signals decreases. 제 5 항에 있어서,
상기 제2 및 제4 증폭 트랜지스터들의 임피던스 변화와 상기 제1 트랜지스터의 임피던스 변화에 기초하여, 상기 제1 및 제2 차동 입력 신호들의 위상과 상기 제1 및 제2 차동 출력 신호들의 위상의 상기 차이는 기준 범위 내의 값을 가지는 것을 특징으로 하는 가변 이득 증폭기.6. The method of claim 5,
The difference between the phase of the first and second differential input signals and the phase of the first and second differential output signals, based on an impedance change of the second and fourth amplification transistors and an impedance change of the first transistor, And has a value within a reference range. 제 5 항에 있어서,
상기 제2 및 제4 증폭 트랜지스터들의 임피던스 변화에 따른 제1 위상 변화량과 상기 제1 트랜지스터의 임피던스 변화에 따른 제2 위상 변화량이 동일하도록, 상기 제2 및 제4 증폭 트랜지스터들의 크기, 상기 제1 트랜지스터의 크기 및 상기 제1 트랜지스터에 인가되는 바디 바이어스(body bias) 전압을 결정하는 것을 특징으로 하는 가변 이득 증폭기.6. The method of claim 5,
The first and second amplifying transistors are controlled so that a first phase change amount according to an impedance change of the second and fourth amplification transistors is equal to a second phase change amount according to an impedance change of the first transistor, And a body bias voltage to be applied to the first transistor. 제 7 항에 있어서,
상기 제2 및 제4 증폭 트랜지스터들은 포화(saturation) 영역에서 동작하고, 상기 제1 트랜지스터는 컷오프(cut-off) 영역에서 동작하는 것을 특징으로 하는 가변 이득 증폭기.8. The method of claim 7,
Wherein the second and fourth amplification transistors operate in a saturation region and the first transistor operates in a cut-off region. 제1 및 제2 차동 입력 신호들을 증폭하여 제1 및 제2 차동 중간 신호들을 발생하는 제1 증폭 회로;
상기 제1 및 제2 차동 중간 신호들을 증폭하여 제1 및 제2 차동 출력 신호들을 발생하고, 적어도 하나의 제1 타입의 트랜지스터를 포함하는 제2 증폭 회로; 및
상기 제1 및 제2 차동 출력 신호들을 출력하는 상기 제2 증폭 회로의 제1 및 제2 출력 단자들과 연결되고, 제어 신호에 기초하여 상기 제1 및 제2 차동 출력 신호들의 이득을 조절하고 위상 변화를 보상하는 이득 조절 및 위상 보상 회로를 포함하고,
상기 이득 조절 및 위상 보상 회로는,
상기 제2 증폭 회로의 제1 출력 단자와 연결되는 제1 전극, 상기 제2 증폭 회로의 제2 출력 단자와 연결되는 제2 전극, 및 상기 제어 신호를 수신하는 제어 전극을 포함하고, 상기 제1 타입과 반대되는 제2 타입의 제1 트랜지스터를 포함하며,
상기 제2 증폭 회로는,
접지 전압과 상기 제2 증폭 회로의 제1 출력 단자 사이에 직렬 연결되는 제1 및 제2 증폭 트랜지스터들; 및
상기 접지 전압과 상기 제2 증폭 회로의 제2 출력 단자 사이에 직렬 연결되는 제3 및 제4 증폭 트랜지스터들을 포함하고,
상기 제1 증폭 트랜지스터의 제어 단자는 상기 제1 차동 중간 신호를 수신하고, 상기 제3 증폭 트랜지스터의 제어 단자는 상기 제2 차동 중간 신호를 수신하며, 상기 제2 및 제4 증폭 트랜지스터들의 제어 단자들은 서로 전기적으로 연결되어 상기 제어 신호를 수신하며,
상기 제2 및 제4 증폭 트랜지스터들과 상기 제1 트랜지스터는 상기 제어 신호에 기초하여 공통적으로 제어되는 가변 이득 저잡음 증폭기.A first amplifying circuit for amplifying the first and second differential input signals to generate first and second differential intermediate signals;
A second amplifying circuit for amplifying the first and second differential intermediate signals to generate first and second differential output signals, the second amplifying circuit including at least one first type of transistor; And
A second differential output circuit coupled to the first and second output terminals of the second amplifying circuit for outputting the first and second differential output signals and for adjusting the gain of the first and second differential output signals based on the control signal, And a gain adjustment and phase compensation circuit that compensates for the change,
Wherein the gain adjustment and phase compensation circuit comprises:
A first electrode connected to a first output terminal of the second amplifying circuit, a second electrode connected to a second output terminal of the second amplifying circuit, and a control electrode receiving the control signal, Type transistor of the second type opposite to the first type,
Wherein the second amplifying circuit comprises:
First and second amplifying transistors serially connected between a ground voltage and a first output terminal of the second amplifying circuit; And
And third and fourth amplifying transistors serially connected between the ground voltage and a second output terminal of the second amplifying circuit,
The control terminal of the first amplifying transistor receives the first differential intermediate signal and the control terminal of the third amplifying transistor receives the second differential intermediate signal and the control terminals of the second and fourth amplifying transistors And electrically connected to each other to receive the control signal,
Wherein the second and fourth amplifying transistors and the first transistor are commonly controlled based on the control signal. 제 9 항에 있어서, 상기 이득 조절 및 위상 보상 회로는,
상기 제2 증폭 회로의 제1 출력 단자와 상기 제2 증폭 회로의 제2 출력 단자 사이에 상기 제1 트랜지스터와 병렬로 연결되는 제1 저항을 더 포함하는 것을 특징으로 하는 가변 이득 저잡음 증폭기.10. The gain control and phase compensation circuit of claim 9,
Further comprising a first resistor connected in parallel with the first transistor between a first output terminal of the second amplifying circuit and a second output terminal of the second amplifying circuit. 삭제delete 삭제delete 제 9 항에 있어서,
상기 제1 내지 제4 증폭 트랜지스터들 각각은 NMOS(n-type metal oxide semiconductor) 트랜지스터이고, 상기 제1 트랜지스터는 PMOS(p-type metal oxide semiconductor) 트랜지스터이며,
상기 제어 신호의 전압 레벨을 증가시키는 경우에, 상기 제2 및 제4 증폭 트랜지스터들의 임피던스는 상기 제1 및 제2 차동 입력 신호들의 위상과 상기 제1 및 제2 차동 출력 신호들의 위상의 차이가 증가하도록 변화하고, 상기 제1 트랜지스터의 임피던스는 상기 제1 및 제2 차동 입력 신호들의 위상과 상기 제1 및 제2 차동 출력 신호들의 위상의 상기 차이가 감소하도록 변화하는 것을 특징으로 하는 가변 이득 저잡음 증폭기.10. The method of claim 9,
Each of the first to fourth amplification transistors is an n-type metal oxide semiconductor (NMOS) transistor, and the first transistor is a PMOS (p-type metal oxide semiconductor)
Wherein the impedance of the second and fourth amplifying transistors is such that the difference between the phase of the first and second differential input signals and the phase of the first and second differential output signals increases when the voltage level of the control signal is increased Wherein the impedance of the first transistor is varied such that the difference between the phase of the first and second differential input signals and the phase of the first and second differential output signals is reduced. . 제 9 항에 있어서,
상기 제1 증폭 회로와 상기 제2 증폭 회로 사이에 배치되는 인터스테이지 매칭 네트워크를 더 포함하는 것을 특징으로 하는 가변 이득 저잡음 증폭기.10. The method of claim 9,
Further comprising an interstage matching network disposed between the first amplifying circuit and the second amplifying circuit.
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C. So 외, "60 GHz Variable Gain LNA with Small NF Variation," 2017 IEEE International Symposium on Radio-Frequency Integration Technology(RFIT), pp. 171-713, 2017. 09. 01. 1부.*

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