KR101940194B1 - Differential delay circuit and oscillating circuit for the same - Google Patents

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Abstract

본 발명은 차동지연회로 및 그를 포함하는 발진회로에 관한 발명으로서, 차동 입력단과 차동 출력단을 가지는 인버터 쌍으로 구성된 차동 지연단, 및 차동 입력단과 차동 출력단 사이에서 서로 엇갈리게 연결되는 한 쌍의 커패시터를 구비하는 차동지연회로를 제공한다.The present invention relates to a differential delay circuit and an oscillation circuit including the differential delay circuit, the differential delay circuit comprising: a differential delay stage composed of a pair of inverters having differential input stages and differential output stages; and a pair of capacitors staggeredly connected between the differential input stages and the differential output stages Differential delay circuit.

Description

차동지연회로 및 그를 포함하는 발진회로{DIFFERENTIAL DELAY CIRCUIT AND OSCILLATING CIRCUIT FOR THE SAME}[0001] DIFFERENTIAL DELAY CIRCUIT AND OSCILLATING CIRCUIT FOR THE SAME [0002]

본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 차동지연회로 및 그를 포함하는 발진회로에 관한 발명이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design technology, and more specifically, to a differential delay circuit and an oscillation circuit including the differential delay circuit.

전압 제어 발진기(VCO, Voltage Controlled Oscillator)는 주로 위상고정루프(Phase Locked Loop, PLL) 회로에 사용된다. 위상고정루프(PLL) 회로는 일반적으로 위상-주파수 검출기, 차지 펌프, 루프 필터 및 전압 제어 발진기(VCO)로 구성되는데, 일정한 주파수와 같이 어떤 특성을 가진 전압 신호를 생성할 수 있다.A voltage controlled oscillator (VCO) is mainly used in a phase locked loop (PLL) circuit. Phase locked loop (PLL) circuits typically consist of a phase-frequency detector, a charge pump, a loop filter, and a voltage controlled oscillator (VCO), which can generate voltage signals with certain characteristics, such as a constant frequency.

생성되는 신호의 주파수의 상한선은 위상고정루프(PLL) 회로를 구성하는 구성 요소 중 전압 제어 발진기(VCO)에 가장 큰 영향을 받는다고 할 수 있다. 지터가 적고 속도가 더 빠른, 즉 신호의 상승 시간 및 하강 시간이 더 짧은 전압 제어 발진기(VCO)를 이용하면 더 높은 주파수의 신호를 생성할 수 있다.
The upper limit of the frequency of the generated signal is most influenced by the voltage controlled oscillator (VCO) among the constituent elements of the phase locked loop (PLL) circuit. Using a voltage controlled oscillator (VCO) that has fewer jitter and faster speeds, that is, shorter rise and fall times of the signal, can produce higher frequency signals.

도 1은 종래 기술에 따른 차동지연회로를 도시한 것이다.1 shows a differential delay circuit according to the prior art.

참고로, 도 1에 도시된 차동지연회로들이 루프 형태로 연결되어 전압 제어 발진기(VCO)를 이루게 된다.For reference, the differential delay circuits shown in FIG. 1 are connected in a loop form to form a voltage controlled oscillator (VCO).

도 1을 참조하면, 종래기술에 따른 차동지연회로는, 차동 입력단(P_IN, N_IN)과 차동 출력단(P_OUT, N_OUT)을 가지는 인버터 쌍(DINV1, DINV2)을 포함한다. 또한, 차동지연회로에는, 차동 출력단(P_OUT, N_OUT) 사이에 서로 연결되어 차동지연회로에서 출력되는 신호들이 서로 반대 위상을 갖도록 하는 래치부(LINT1, LINT2)를 포함한다.Referring to FIG. 1, a differential delay circuit according to the prior art includes an inverter pair (DINV1, DINV2) having differential inputs P_IN, N_IN and differential outputs P_OUT, N_OUT. The differential delay circuit includes latch portions LINT1 and LINT2 that are connected to each other between the differential output terminals P_OUT and N_OUT so that signals output from the differential delay circuit have mutually opposite phases.

이때, 래치부(LINT1, LINT2)가 차동지연회로에 포함되는 경우는, 전압 제어 발진기(VCO)에 포함되는 다수의 차동지연회로의 개수가 홀수 개인 경우와, 전압 제어 발진시에 포함된 다수의 차동지연회로 중 최종 차동지연회로의 차동 출력단에만 래치부(LINT1, LINT2)가 접속되는 경우로 나뉠 수 있다.When the latch units LINT1 and LINT2 are included in the differential delay circuit, the number of differential delay circuits included in the voltage controlled oscillator (VCO) is odd and the number of differentials included in the voltage control oscillation And the case where the latch units (LINT1, LINT2) are connected only to the differential output terminal of the final differential delay circuit among the delay circuits.

또한, 각각의 차동지연회로는 제어전압(VC)에 따라 그 지연량이 조절될 수 있다.Further, the delay amount of each differential delay circuit can be adjusted according to the control voltage VC.

그리고, 각각의 차동지연회로는 소정의 지연 셀인 인버터(DINV1, DINV2)로 구성되어 독자적으로도 발진할 수 있으나, 래치부(LINT1, LINT2)에 의해 결국 서로 반대의 위상을 가진 신호의 형태로 발진한다.Each of the differential delay circuits is constituted by inverters DINV1 and DINV2 which are predetermined delay cells and can oscillate independently. However, the latch sections LINT1 and LINT2 eventually generate oscillation signals in the form of signals having phases opposite to each other, do.

이때, 각각의 차동지연회로에 포함된 인버터(DINV1, DINV2)가 CMOS(Complementary Metal Oxide Semiconductor) 인버터인 경우에는 일반적으로 PMOS(P-type MOS)의 풀업(pull-up)성능이 낮기 때문에 VCO의 속도를 제한할 뿐만 아니라 전압 제어 발진기(VCO)에서 생성되는 발진신호(OSC, OSCb)의 위상잡음을 유발하는 원인이 된다.In this case, when the inverters DINV1 and DINV2 included in the respective differential delay circuits are CMOS (Complementary Metal Oxide Semiconductor) inverters, the pull-up performance of PMOS (P-type MOS) Not only limits the speed but also causes phase noise of the oscillation signals OSC and OSCb generated by the voltage controlled oscillator (VCO).

이와 같이, 전압 제어 발진기(VCO)에서 발생하는 위상잡음은 위상고정루프(PLL) 회로의 지터(jitter)로 나타나게 되고, 이러한 지터(jitter)는 시스템의 성능의 저하를 만들게 된다.Thus, the phase noise generated in the voltage controlled oscillator (VCO) appears as a jitter in the phase locked loop (PLL) circuit, and this jitter causes deterioration of the performance of the system.

즉, 최근 고속 동작의 제품군이 많이 나오고 있고, 이러한 고속 제품에는 위상고정루프(PLL) 회로들이 많이 사용되고 있는데, 종래와 같이 지터(jitter)가 발생하는 위상고정루프(PLL)를 고속 제품에 사용하는 것은 동작의 오류를 유발하는 문제로 이어질 수 있다.
Recently, a lot of phase locked loop (PLL) circuits have been used in such high-speed products, and a phase locked loop (PLL) in which jitter occurs is used in a high-speed product This can lead to problems that cause errors in operation.

본 발명의 실시예는, 위상잡음을 크게 감소된 차동지연회로 및 지터(jitter)의 발생을 크게 감소시키는 전압 제어 발진기(VCO)를 제공하고 있다.
Embodiments of the present invention provide a voltage controlled oscillator (VCO) that greatly reduces the occurrence of jitter and a greatly reduced differential delay circuit for phase noise.

상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 차동 입력단과 차동 출력단을 가지는 인버터 쌍으로 구성된 차동 지연단; 및 상기 차동 입력단과 상기 차동 출력단 사이에서 서로 엇갈리게 연결되는 한 쌍의 커패시터를 구비하는 차동지연회로를 제공한다.According to an aspect of the present invention, there is provided a differential delay stage including an inverter pair having a differential input stage and a differential output stage. And a pair of capacitors staggeredly connected between the differential input stage and the differential output stage.

상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 다수의 차동지연회로가 루프 형태로 연결된 링 발진기; 및 상기 다수의 차동지연회로 각각의 차동 입력단과 차동 출력단 사이에 서로 엇갈리게 접속된 다수개의 한 쌍의 커패시터를 구비하는 발진회로를 제공한다.
According to another aspect of the present invention, there is provided a ring oscillator comprising: a plurality of differential delay circuits connected in a loop; And a plurality of pairs of capacitors staggeredly connected between a differential input terminal and a differential output terminal of each of the plurality of differential delay circuits.

전술한 본 발명은 차동 출력단과 차동 입력단 사이에 서로 엇갈리는 형태로 접속되는 한 쌍의 커패시터를 차동지연회로에 포함시킴으로써, 차동지연회로에서 출력되는 신호의 모양이 구형파가 아닌 정현파와 같은 모양이 되도록 한다.In the present invention, the differential delay circuit includes a pair of capacitors connected in a staggered manner between the differential output terminal and the differential input terminal so that the signal output from the differential delay circuit is shaped like a sine wave, not a square wave .

이렇게, 차동지연회로에서 출력되는 신호의 모양을 구형파가 아닌 정현파와 같은 모양이 되도록 제어하여 구형파가 가지는 다양한 주파수 성분을 단일화하게 되고, 이를 통해 차동지연회로에서 출력되는 신호의 위상잡음을 크게 감소시키는 효과를 기대할 수 있다.In this way, the shape of the signal output from the differential delay circuit is controlled not to be a square wave but to have the same shape as a sinusoidal wave, so that various frequency components of a square wave are unified, thereby greatly reducing phase noise of a signal output from the differential delay circuit Effect can be expected.

또한, 각각의 차동지연회로에서 출력되는 신호의 위상잡음을 크게 감소시킴으로써, 다수의 차동지연회로를 포함하는 전압 제어 발진기(VCO)에서 발생하는 지터(jitter)를 크게 감소시키는 효과를 기대할 수 있다.
In addition, by greatly reducing the phase noise of the signals output from the respective differential delay circuits, it is possible to expect an effect of greatly reducing the jitter occurring in the voltage controlled oscillator (VCO) including a plurality of differential delay circuits.

도 1은 종래 기술에 따른 차동지연회로를 도시한 도면.
도 2는 본 발명의 실시예에 따른 차동지연회로를 도시한 도면.
도 3a 및 도 3b는 본 발명의 실시예에 따른 차동지연회로를 다수개 포함하여 구성되는 전압 제어 발진회로를 도시한 도면.
도 4a 및 도 4b는 종래기술에 따른 발진신호의 파형도와 본 발명의 실시예에 따른 발진신호의 파형도를 비교하여 도시한 그래프.1 shows a differential delay circuit according to the prior art;
2 shows a differential delay circuit according to an embodiment of the present invention.
3A and 3B illustrate a voltage-controlled oscillation circuit including a plurality of differential delay circuits according to an embodiment of the present invention.
4A and 4B are graphs comparing waveforms of an oscillation signal according to the prior art and an oscillation signal according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, it is to be understood that the present invention is not limited to the disclosed embodiments, but may be embodied in many different forms and should not be construed as limited to the embodiments set forth herein, Is provided to fully inform the user.

도 2는 본 발명의 실시예에 따른 차동지연회로를 도시한 도면이다.2 is a diagram illustrating a differential delay circuit according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 실시예에 따른 차동지연회로는, 차동 지연단(200)과, 한 쌍의 커패시터(C1, C2, 220)와, 래치부(240)를 구비한다.2, the differential delay circuit according to the embodiment of the present invention includes a differential delay stage 200, a pair of capacitors C1, C2, and 220, and a latch unit 240.

구체적으로, 본 발명의 실시예에 따른 차동지연회로는, 차동 입력단(P_IN, N_IN)과 차동 출력단(P_OUT, N_OUT)을 가지는 인버터 쌍(DINV1, DINV2)으로 구성된 차동 지연단(200), 및 차동 입력단(P_IN, N_IN)과 차동 출력단(P_OUT, N_OUT) 사이에서 서로 엇갈리게 연결되는 한 쌍의 커패시터(C1, C2, 220)를 구비한다.Specifically, the differential delay circuit according to the embodiment of the present invention includes a differential delay stage 200 composed of inverter pairs DINV1 and DINV2 having differential inputs P_IN and N_IN and differential outputs P_OUT and N_OUT, And a pair of capacitors C1, C2 and 220 staggeredly connected between the input terminals P_IN and N_IN and the differential output terminals P_OUT and N_OUT.

여기서, 차동 지연단(200)은, 제어전압(VC)에 응답하여 그 지연량이 조절된다. 예컨대, 제어전압(VC)의 레벨이 상승함에 따라 차동 지연단(200)의 지연량이 감소하고, 제어전압(VC)의 레벨이 하강함에 따라 차동 지연단(200)의 지연량이 증가하는 형태로 차동 지연단(200)의 지연량이 조절될 수 있다.Here, in the differential delay stage 200, the delay amount is adjusted in response to the control voltage VC. For example, as the level of the control voltage VC rises, the delay amount of the differential delay stage 200 decreases and the delay amount of the differential delay stage 200 increases as the level of the control voltage VC decreases. The delay amount of the delay stage 200 can be adjusted.

그리고, 한 쌍의 커패시터(C1, C2, 220)는, 차동 출력단(P_OUT, N_OUT) 중 포지티브 출력단(P_OUT)과 차동 입력단(P_IN, N_IN) 중 네거티브 입력단(N_IN) 사이에 접속되는 제1 커패시터(C1), 및 차동 출력단(P_OUT, N_OUT) 중 네거티브 출력단(N_OUT)과 차동 입력단(P_IN, N_IN) 중 포지티브 입력단(P_IN) 사이에 접속되는 제2 커패시터(C2)를 구비한다.The pair of capacitors C1, C2 and 220 are connected between a positive output terminal P_OUT of the differential output terminals P_OUT and N_OUT and a first capacitor N_IN connected between the negative input terminal N_IN of the differential input terminals P_IN and N_IN And a second capacitor C2 connected between the negative output terminal N_OUT of the differential output terminals P_OUT and N_OUT and the positive input terminal P_IN of the differential input terminals P_IN and N_IN.

그리고, 차동지연회로에는, 차동 출력단(P_OUT, N_OUT) 사이에 연결되어 차동 지연단(200)에서 출력되는 신호들이 서로 반대 위상을 갖도록 하는 래치부(240)가 더 구비된다.The differential delay circuit is further provided with a latch unit 240 connected between the differential output terminals P_OUT and N_OUT so that the signals output from the differential delay stage 200 have opposite phases to each other.

이때, 래치부(240)가 차동지연회로에 포함되는 경우는, 전압 제어 발진기(VCO)에 포함되는 다수의 차동지연회로 각각에 래치부(240)가 포함되는 경우와, 전압 제어 발진기에 포함된 다수의 차동지연회로 중 최종 차동지연회로의 차동 출력단에만 래치부(240)가 접속되는 경우로 나뉠 수 있다.When the latch unit 240 is included in the differential delay circuit, the case where the latch unit 240 is included in each of the plurality of differential delay circuits included in the voltage controlled oscillator (VCO) and the case where the latch unit 240 is included in the voltage controlled oscillator And the case where the latch unit 240 is connected only to the differential output terminal of the final differential delay circuit among the plurality of differential delay circuits.

구체적으로, 래치부(240)는, 차동 출력단(P_OUT, N_OUT) 중 포지티브 출력단(P_OUT)과 네거티브 출력단(N_OUT) 사이에 정방향으로 접속된 제1 인버터(LINV1), 및 제1 인버터(LINV1)와는 병렬로 접속되고, 차동 출력단(P_OUT, N_OUT) 중 포지티브 출력단(P_OUT)과 네거티브 출력단(N_OUT) 사이에 역방향으로 접속된 제2 인버터(LINV2)를 구비한다.More specifically, the latch unit 240 includes a first inverter LINV1 connected in a positive direction between a positive output terminal P_OUT and a negative output terminal N_OUT of the differential output stages P_OUT and N_OUT, and a first inverter LINV2 connected to the first inverter LINV1 And a second inverter LINV2 connected in parallel and connected in the reverse direction between the positive output terminal P_OUT and the negative output terminal N_OUT of the differential output terminals P_OUT and N_OUT.

전술한 바와 같이 본 발명의 실시예에 따른 차동지연회로는, 차동지연회로의 차동 출력단(P_OUT, N_OUT)과 차동 입력단(P_IN, N_IN) 사이에 서로 엇갈리게 접속된 한 쌍의 커패시터(C1, C2, 220)를 구비함으로써, 차동지연회로를 통해 입/출력되는 신호들 간에 신호의 변환시점(트랜지션 시점)에서 각 커패시터의 캡이 보이게 하여 변환 동작(트랜지션 동작)의 속도를 느려지게 한다. 이후, 같은 방향으로 변환 동작(트랜지션 동작)이 이루어지도록 하다가, 변환 동작(트랜지션 동작)의 마지막 시점에서 변환 동작(트랜지션 동작)을 좀 더 지속하게 하여 출력 신호의 모양을 정현파와 같은 모양으로 만들게 된다.
As described above, the differential delay circuit according to the embodiment of the present invention includes a pair of capacitors C1, C2, and C3 that are staggeredly connected between the differential output terminals P_OUT and N_OUT of the differential delay circuit and the differential input terminals P_IN and N_IN, 220, the cap of each capacitor is visible between the signals input / output through the differential delay circuit at the time of signal conversion (transition timing), thereby slowing down the speed of the conversion operation (transition operation). Thereafter, the conversion operation (transition operation) is performed in the same direction, and the conversion operation (transition operation) continues at the last time of the conversion operation (transition operation) so that the output signal is shaped like a sine wave .

도 3a 및 도 3b은 본 발명의 실시예에 따른 차동지연회로를 다수개 포함하여 구성되는 전압 제어 발진회로를 도시한 도면이다.FIGS. 3A and 3B are diagrams illustrating a voltage-controlled oscillation circuit including a plurality of differential delay circuits according to an embodiment of the present invention.

도 3a 및 도 3b을 참조하면, 본 발명의 실시예에 따른 전압 제어 발진회로는, 다수의 차동지연회로(302, 304, 306, 308)가 루프 형태로 연결된 링 발진기(300)와, 다수개의 한 쌍의 커패시터(C1_1, C1_2, C2_1, C2_2, C3_1, C3_2, C4_1, C4_2)와, 한 개의 래치부(320) 또는 다수개의 래치부(322, 324, 326, 328)를 구비한다.3A and 3B, a voltage controlled oscillator circuit according to an embodiment of the present invention includes a ring oscillator 300 in which a plurality of differential delay circuits 302, 304, 306, and 308 are connected in a loop, And a latch unit 320 or a plurality of latch units 322, 324, 326, and 328. The latch unit 320 includes a plurality of capacitors C1_1, C1_2, C2_1, C2_2, C3_1, C3_2, C4_1 and C4_2.

구체적으로, 본 발명의 실시예에 따른 전압 제어 발진회로는, 다수의 차동지연회로(302, 304, 306, 308)가 루프 형태로 연결된 링 발진기(300), 및 다수의 차동지연회로(302, 304, 306, 308) 각각의 차동 입력단(P_IN1, N_IN1 / P_IN2, N_IN2 / P_IN3, N_IN3 / P_IN4, N_IN4)과 차동 출력단(P_OUT1, N_OUT1 / P_OUT2, N_OUT2 / P_OUT3, N_OUT3 / P_OUT4, N_OUT4) 사이에 서로 엇갈리게 접속된 다수개의 한 쌍의 커패시터(C1_1, C1_2, C2_1, C2_2, C3_1, C3_2, C4_1, C4_2)를 구비한다.Specifically, a voltage controlled oscillator circuit according to an embodiment of the present invention includes a ring oscillator 300 in which a plurality of differential delay circuits 302, 304, 306 and 308 are connected in a loop form, and a plurality of differential delay circuits 302, N_IN1 / P_IN2, N_IN2 / P_IN3, N_IN3 / P_IN4 and N_IN4 and the differential outputs P_OUT1, N_OUT1 / P_OUT2, N_OUT2 / P_OUT3, N_OUT3 / P_OUT4 and N_OUT4 of the respective differential input terminals P_IN1, A plurality of capacitors C1_1, C1_2, C2_1, C2_2, C3_1, C3_2, C4_1, and C4_2 connected in a staggered manner.

여기서, 링 발진기(300)에 포함된 다수의 차동지연회로(302, 304, 306, 308) 각각은 제어전압(VC)에 응답하여 그 지연량이 조절된다. 즉, 링 발진기(300)는, 제어전압(VC)에 응답하여 생성되는 최종적으로 생성되는 발진신호(OSC, OSCb)의 주파수를 조절하게 된다.Here, each of the plurality of differential delay circuits 302, 304, 306, and 308 included in the ring oscillator 300 has its delay amount adjusted in response to the control voltage VC. That is, the ring oscillator 300 adjusts the frequency of the finally generated oscillation signals OSC and OSCb generated in response to the control voltage VC.

그리고, 다수개의 한 쌍의 커패시터(C1_1, C1_2, C2_1, C2_2, C3_1, C3_2, C4_1, C4_2)는, 다수의 차동지연회로(302, 304, 306, 308) 각각의 차동 출력단(P_OUT1, N_OUT1 / P_OUT2, N_OUT2 / P_OUT3, N_OUT3 / P_OUT4, N_OUT4) 중 포지티브 출력단(P_OUT1, P_OUT2, P_OUT3, P_OUT4)과 각각의 차동 입력단(P_IN1, N_IN1 / P_IN2, N_IN2 / P_IN3, N_IN3 / P_IN4, N_IN4) 중 네거티브 입력단(N_IN1, N_IN2, N_IN3, N_IN4) 사이에 각각 접속되는 다수의 제1 커패시터(C1_1, C1_2, C1_3, C1_4), 및 다수의 차동지연회로(302, 304, 306, 308) 각각의 차동 출력단(P_OUT1, N_OUT1 / P_OUT2, N_OUT2 / P_OUT3, N_OUT3 / P_OUT4, N_OUT4) 중 네거티브 출력단(N_OUT1, N_OUT2, N_OUT3, N_OUT4)과 각각의 차동 입력단(P_IN1, N_IN1 / P_IN2, N_IN2 / P_IN3, N_IN3 / P_IN4, N_IN4) 중 포지티브 입력단(P_IN1, P_IN2, P_IN3, P_IN4) 사이에 각각 접속되는 다수의 제2 커패시터(C2_1, C2_2, C2_3, C2_4)를 구비한다.The differential output terminals P_OUT1 and N_OUT1 / 2 of the plurality of differential delay circuits 302, 304, 306 and 308 are connected to the output terminals of the capacitors C1_1, C1_2, C2_1, C2_2, C3_1, C3_2, C4_1 and C4_2, (P_OUT1, P_OUT2, P_OUT3, and P_OUT4) and the negative input terminal (P_IN1, N_IN1 / P_IN2, N_IN2 / P_IN3, N_IN3 / P_IN4, N_IN4) among the positive output terminals P_OUT1, P_OUT2, P_OUT3, and P_OUT4 among the positive output terminals P_OUT2, N_OUT2 / P_OUT3, N_OUT3 / P_OUT4, The differential outputs P_OUT1, P_OUT2, and P_OUT3 of the first capacitors C1_1, C1_2, C1_3, and C1_4 and the differential delay circuits 302, 304, 306, and 308, respectively, N_IN1 / P_IN2, N_IN2 / P_IN3, N_IN3 / P_IN4, and N_IN4 among the negative output terminals (N_OUT1, N_OUT2, N_OUT3, N_OUT4) of the N_OUT1 / P_OUT2, N_OUT2 / P_OUT2, N_OUT2 / P_OUT3, N_OUT3 / P_OUT4, N_OUT4, And a plurality of second capacitors C2_1, C2_2, C2_3, and C2_4 connected between the inputs P_IN1, P_IN2, P_IN3, and P_IN4, respectively.

그리고, 본 발명의 실시예에 따른 전압 제어 발진회로에는, 한 개의 래치부(320) 또는 다수개의 래치부(322, 324, 326, 328)가 선택적으로 더 구비될 수 있다.The voltage controlled oscillation circuit according to the embodiment of the present invention may further include one latch unit 320 or a plurality of latch units 322, 324, 326 and 328 selectively.

즉, 도 3a에 도시된 것과 같이 링 발진기(300)에 포함된 다수의 차동지연회로(302, 304, 306, 308) 중 최종 차동지연회로(308)의 차동 출력단(P_OUT4, N_OUT4) 사이에 연결되어 최종 차동지연회로(308)에서 출력되는 신호들이 서로 반대 위상을 갖도록 하는 한 개의 래치부(320)를 더 구비하는 구성이 선택될 수 있다.That is, a connection is made between the differential output terminals P_OUT4 and N_OUT4 of the final differential delay circuit 308 among the plurality of differential delay circuits 302, 304, 306, and 308 included in the ring oscillator 300, And one latch unit 320 for making the signals output from the final differential delay circuit 308 have opposite phases to each other.

또한, 도 3b에 도시된 것과 같이 링 발진기(300)에 포함된 다수의 차동지연회로(302, 304, 306, 308) 각각의 차동 출력단(P_OUT1, N_OUT1 / P_OUT2, N_OUT2 / P_OUT3, N_OUT3 / P_OUT4, N_OUT4) 사이에 연결되어 다수의 차동지연회로(302, 304, 306, 308)에서 출력되는 신호들이 서로 반대 위상을 갖도록 하는 다수개의 래치부(322, 324, 326, 328)가 접속되는 구성이 선택될 수 있다.The differential output terminals P_OUT1, N_OUT1 / P_OUT2, N_OUT2 / P_OUT3, N_OUT3 / P_OUT4, and N_OUT2 of the differential delay circuits 302, 304, 306, and 308 included in the ring oscillator 300, And a plurality of latch units 322, 324, 326, and 328 connected between the plurality of differential delay circuits 302, 304, 306, and 308 are connected to each other so that the signals output from the plurality of differential delay circuits 302, 304, .

물론, 도 3a에 도시된 것과 같이 한 개의 래치부(320)가 접속되는 구성 및 도 3b에 도시된 것과 같이 다수개의 래치부(322, 324, 326, 328)가 모두 접속되는 구성이 함께 선택될 수도 있다.Of course, a configuration in which one latch portion 320 is connected as shown in FIG. 3A and a configuration in which a plurality of latch portions 322, 324, 326, and 328 are all connected as shown in FIG. 3B are selected together It is possible.

구체적으로, 도 3a에 도시된 것과 같은 한 개의 래치부(320)는, 다수의 차동지연회로(302, 304, 306, 308) 중 최종 차동지연회로(308)의 차동 출력단(P_OUT4, N_OUT4) 중 포지티브 출력단(P_OUT4)과 네거티브 출력단(N_OUT4) 사이에 정방향으로 접속된 제1 인버터(LINV1), 및 제1 인버터(LINV1)와는 병렬로 접속되고, 차동 출력단(P_OUT4, N_OUT4) 중 포지티브 출력단(P_OUT4)과 네거티브 출력단(N_OUT4) 사이에 역방향으로 접속된 제2 인버터(LINV2)를 구비한다.3A includes one of the differential output stages P_OUT4 and N_OUT4 of the final differential delay circuit 308 among the plurality of differential delay circuits 302, 304, 306 and 308, A first inverter LINV1 connected in a positive direction between a positive output terminal P_OUT4 and a negative output terminal N_OUT4 and a positive output terminal P_OUT4 connected in parallel with the first inverter LINV1 and being connected in parallel between the differential outputs P_OUT4 and N_OUT4. And a second inverter LINV2 connected in the reverse direction between the negative output terminal N_OUT4.

또한, 도 3b에 도시된 것과 같은 다수개의 래치부(322, 324, 326, 328)는, 다수의 차동지연회로(302, 304, 306, 308) 각각의 차동 출력단(P_OUT1, N_OUT1 / P_OUT2, N_OUT2 / P_OUT3, N_OUT3 / P_OUT4, N_OUT4) 중 포지티브 출력단(P_OUT1, P_OUT2, P_OUT3, P_OUT4)과 네거티브 출력단(N_OUT1, N_OUT2, N_OUT3, N_OUT4) 사이에 정방향으로 접속된 다수개의 제1 인버터(LINV1_1, LINV1_2, LINV1_3, LINV1_4), 및 다수의 차동 출력단(P_OUT1, N_OUT1 / P_OUT2, N_OUT2 / P_OUT3, N_OUT3 / P_OUT4, N_OUT4) 중 포지티브 출력단(P_OUT1, P_OUT2, P_OUT3, P_OUT4)과 네거티브 출력단(N_OUT1, N_OUT2, N_OUT3, N_OUT4) 사이에 역방향으로 접속된 다수의 제2 인버터(LINV2_1, LINV2_2, LINV2_3, LINV2_4)를 구비한다.The plurality of latch portions 322, 324, 326 and 328 as shown in FIG. 3B are connected to the differential output terminals P_OUT1, N_OUT1 / P_OUT2 and N_OUT2 of the differential delay circuits 302, 304, 306 and 308, A plurality of first inverters LINV1_1, LINV1_2, and LINV1_3 connected in the positive direction between the positive output terminals P_OUT1, P_OUT2, P_OUT3, and P_OUT4 among the negative output terminals / P_OUT3, N_OUT3 / P_OUT4, N_OUT4, and the negative output terminals N_OUT1, N_OUT2, N_OUT3, And the negative output terminals N_OUT1, N_OUT2, N_OUT3, and N_OUT4 among the plurality of differential outputs P_OUT1, N_OUT1 / P_OUT2, N_OUT2 / P_OUT3, N_OUT3 / P_OUT4, N_OUT4, and LINV1_4, And a plurality of second inverters LINV2_1, LINV2_2, LINV2_3, and LINV2_4 connected in the reverse direction.

전술한 바와 같이 본 발명의 실시예에 따른 전압 제어 발진회로에 구비되는 다수의 차동지연회로(302, 304, 306, 308) 각각은, 다수의 차동지연회로(302, 304, 306, 308)의 차동 출력단(P_OUT1, N_OUT1 / P_OUT2, N_OUT2 / P_OUT3, N_OUT3 / P_OUT4, N_OUT4)과 차동 입력단(P_IN1, N_IN1 / P_IN2, N_IN2 / P_IN3, N_IN3 / P_IN4, N_IN4) 사이에 서로 엇갈리게 접속된 다수개의 한 쌍의 커패시터(C1_1, C1_2, C2_1, C2_2, C3_1, C3_2, C4_1, C4_2)를 구비함으로써, 다수의 차동지연회로(302, 304, 306, 308)를 통해 입/출력되는 신호들 간에 신호의 변환시점(트랜지션 시점)에서 각 커패시터의 캡이 보이게 하여 변환 동작(트랜지션 동작)의 속도를 느려지게 한다. 이후, 같은 방향으로 변환 동작(트랜지션 동작)이 이루어지도록 하다가, 변환 동작(트랜지션 동작)의 마지막 시점에서 변환 동작(트랜지션 동작)을 좀 더 지속하게 하여 출력 신호의 모양을 정현파와 같은 모양으로 만들게 된다.As described above, each of the plurality of differential delay circuits 302, 304, 306, and 308 included in the voltage controlled oscillator circuit according to the embodiment of the present invention includes a plurality of differential delay circuits 302, 304, 306, And a plurality of differential pairs (P_IN1, N_IN1 / P_IN2, N_IN2 / P_IN3, N_IN3 / P_IN4, N_IN4) staggeredly connected between the differential output stages (P_OUT1, N_OUT1 / P_OUT2, N_OUT2 / P_OUT3, N_OUT3 / P_OUT4, N_OUT4) By providing the capacitors C1_1, C1_2, C2_1, C2_2, C3_1, C3_2, C4_1 and C4_2 so that the conversion time point of the signal between the signals input / output through the plurality of differential delay circuits 302, 304, 306, And the cap of each capacitor is visible at the transition time point) to slow down the conversion operation (transition operation). Thereafter, the conversion operation (transition operation) is performed in the same direction, and the conversion operation (transition operation) continues at the last time of the conversion operation (transition operation) so that the output signal is shaped like a sine wave .

이와 같은 특징을 갖는 다수의 차동지연회로(302, 304, 306, 308)를 이용하여 구성된 링 발진기(300)에서 출력되는 발진신호(OSC, OSCb)의 모양은 위상잡음 발생하는 구형파의 모양에서 위상잡음이 발생하지 않는 정현파의 모양으로 변환될 수 있고, 그 결과 발진신호(OSC, OSCb)에 발생하는 지터(jitter)를 크게 감소시킬 수 있다.
The shapes of the oscillation signals OSC and OSCb output from the ring oscillator 300 configured using the plurality of differential delay circuits 302, 304, 306 and 308 having the above characteristics are different from each other in the shape of a square wave It can be converted into the shape of a sinusoidal wave in which noise does not occur, and as a result, the jitter generated in the oscillation signals OSC and OSCb can be greatly reduced.

도 4a 및 도 4b는 종래기술에 따른 발진신호의 파형도와 본 발명의 실시예에 따른 발진신호의 파형도를 비교하여 도시한 그래프이다.4A and 4B are graphs showing waveforms of an oscillation signal according to the prior art and a waveform diagram of an oscillation signal according to an embodiment of the present invention.

도 4a를 참조하면, 종래기술에 따른 전압 제어 발진회로에서 출력되는 파형은 구형파의 모양을 유지하고 있으며, 그로 인해 지터(jitter)가 발생하는 것을 알 수 있다.Referring to FIG. 4A, it can be seen that the waveform output from the voltage-controlled oscillation circuit according to the prior art maintains the shape of the square wave, thereby causing jitter.

도 4b를 참조하면, 본 발명의 실시예에 따른 전압 제어 발진회로에서 출력되는 파형은 정현파의 모양을 유지하고 있으며, 그로 인해, 지터(jitter)의 발생이 크게 줄어든 것을 알 수 있다.
Referring to FIG. 4B, it can be seen that the waveform output from the voltage-controlled oscillation circuit according to the embodiment of the present invention maintains the shape of the sinusoidal wave, thereby greatly reducing the occurrence of jitter.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. Will be apparent to those of ordinary skill in the art.

예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.For example, the logic gates and transistors illustrated in the above embodiments should be implemented in different positions and types according to the polarity of input signals.

200 : 차동 지연단
220 : 한 쌍의 커패시터
240 : 래치부
300 : 링 발진기
302, 304, 306, 308 : 다수의 차동지연회로
320 : 한 개의 래치부
322, 324, 326, 328 : 다수개의 래치부200: differential delay stage
220: a pair of capacitors
240:
300: ring oscillator
302, 304, 306, 308: a plurality of differential delay circuits
320: one latch portion
322, 324, 326, 328: a plurality of latch portions

Claims (10)

차동 입력단과 차동 출력단을 가지는 인버터 쌍으로 구성된 차동 지연단; 및
상기 차동 입력단과 상기 차동 출력단 사이에서 서로 엇갈리게 연결되는 한 쌍의 커패시터
를 구비하는 차동지연회로.
A differential delay stage comprising an inverter pair having a differential input stage and a differential output stage; And
A pair of capacitors connected in a staggered manner between the differential input terminal and the differential output terminal,
And a differential delay circuit.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 2 is abandoned due to payment of registration fee. 제1항에 있어서,
상기 차동 지연단은,
제어전압에 응답하여 그 지연량이 조절되는 차동지연회로.
The method according to claim 1,
The differential delay stage includes:
And the delay amount is adjusted in response to the control voltage.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 3 is abandoned due to the registration fee. 제1항에 있어서,
상기 한 쌍의 커패시터는,
상기 차동 출력단 중 포지티브 출력단과 상기 차동 입력단 중 네거티브 입력단 사이에 접속되는 제1 커패시터; 및
상기 차동 출력단 중 네거티브 출력단과 상기 차동 입력단 중 포지티브 입력단 사이에 접속되는 제2 커패시터를 구비하는 차동지연회로.
The method according to claim 1,
Wherein the pair of capacitors comprises:
A first capacitor connected between a positive output terminal of the differential output terminal and a negative input terminal of the differential input terminal; And
And a second capacitor connected between a negative output terminal of the differential output terminal and a positive input terminal of the differential input terminal.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 4 is abandoned due to the registration fee. 제1항에 있어서,
상기 차동 출력단 사이에 연결되어 차동 지연단에서 출력되는 신호들이 서로 반대 위상을 갖도록 하는 래치부를 더 구비하는 차동지연회로.
The method according to claim 1,
And a latch section connected between the differential output terminals so that signals output from the differential delay stages have mutually opposite phases.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 5 is abandoned due to the registration fee. 제4항에 있어서,
상기 래치부는,
상기 차동 출력단 중 포지티브 출력단과 네거티브 출력단 사이에 정방향으로 접속된 제1 인버터; 및
상기 제1 인버터와는 병렬로 접속되고, 상기 차동 출력단 중 포지티브 출력단과 네거티브 출력단 사이에 역방향으로 접속된 제2 인버터를 구비하는 차동지연회로.
5. The method of claim 4,
The latch unit includes:
A first inverter connected in a forward direction between the positive output terminal and the negative output terminal of the differential output terminal; And
And a second inverter connected in parallel with the first inverter and connected in the reverse direction between the positive output terminal and the negative output terminal of the differential output terminal.
다수의 차동지연회로가 루프 형태로 연결된 링 발진기; 및
상기 다수의 차동지연회로 각각의 차동 입력단과 각각의 차동 출력단 사이에 서로 엇갈리게 접속된 한 쌍의 커패시터를 각각 구비하는 발진회로.
A ring oscillator in which a plurality of differential delay circuits are connected in a loop; And
And a pair of capacitors connected in a staggered manner between a differential input terminal of each of the plurality of differential delay circuits and a differential output terminal of each of the differential delay circuits.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 7 is abandoned due to registration fee. 제6항에 있어서,
상기 다수의 차동지연회로 중 최종 차동지연회로의 차동 출력단 사이에 연결되어 최종 차동지연회로에서 출력되는 신호들이 서로 반대 위상을 갖도록 하는 래치부를 더 구비하는 발진회로.
The method according to claim 6,
And a latch section connected between the differential output terminals of the final differential delay circuits among the plurality of differential delay circuits so that the signals output from the final differential delay circuit have mutually opposite phases.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 8 is abandoned due to the registration fee. 제6항에 있어서,
상기 다수의 차동지연회로 각각의 차동 출력단 사이에 연결되어 각각의 차동지연회로에서 출력되는 신호들이 서로 반대 위상을 갖도록 하는 다수의 래치부를 더 구비하는 발진회로.
The method according to claim 6,
Further comprising a plurality of latch portions connected between differential output terminals of each of the plurality of differential delay circuits so that signals output from the differential delay circuits have mutually opposite phases.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 9 is abandoned upon payment of registration fee. 제6항에 있어서,
상기 링 발진기는,
제어전압에 응답하여 생성되는 발진신호의 주파수를 조절하는 발진회로.
The method according to claim 6,
The ring oscillator includes:
And an oscillation circuit for adjusting the frequency of the oscillation signal generated in response to the control voltage.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 10 is abandoned due to the registration fee. 제6항에 있어서,
상기 다수의 차동지연회로 각각의 차동 입력단과 각각의 차동 출력단 사이에 서로 엇갈리게 접속된 한 쌍의 커패시터 각각은,
상기 다수의 차동지연회로 각각의 차동 출력단 중 포지티브 출력단과 각각의 차동 입력단 중 네거티브 입력단 사이에 접속된 제1 커패시터 각각, 및
상기 다수의 차동지연회로 각각의 차동 출력단 중 네거티브 출력단과 각각의 차동 입력단 중 포지티브 입력단 사이에 접속된 제2 커패시터 각각을 구비하는 발진회로.The method according to claim 6,
Wherein each of the pair of capacitors, which are staggeredly connected to each other between the differential input terminal and the differential output terminal of each of the plurality of differential delay circuits,
A first capacitor connected between a positive output terminal of the differential output terminals of each of the plurality of differential delay circuits and a negative input terminal of each of the differential input terminals,
And a second capacitor connected between the negative output terminal of the differential output terminal of each of the plurality of differential delay circuits and the positive input terminal of each of the differential input terminals.
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Citations (1)

* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100295044B1 (en) * 1998-06-22 2001-07-12 윤종용 Voltage controlled oscillator employing differential delay cells

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007228631A (en) 1996-03-14 2007-09-06 Nortel Networks Ltd Microwave differential amplifier and cmos microwave multiphase voltage controlled oscillator

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