KR101938976B1 - Method for interconnecting ultra-fine pitch semiconductor chip to substrates using thin film metallization - Google Patents

Method for interconnecting ultra-fine pitch semiconductor chip to substrates using thin film metallization Download PDF

Info

Publication number
KR101938976B1
KR101938976B1 KR1020170069753A KR20170069753A KR101938976B1 KR 101938976 B1 KR101938976 B1 KR 101938976B1 KR 1020170069753 A KR1020170069753 A KR 1020170069753A KR 20170069753 A KR20170069753 A KR 20170069753A KR 101938976 B1 KR101938976 B1 KR 101938976B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
polymer substrate
thin film
oled
delete delete
Prior art date
Application number
KR1020170069753A
Other languages
Korean (ko)
Other versions
KR20180133277A (en
Inventor
백경욱
정승윤
Original Assignee
한국과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국과학기술원 filed Critical 한국과학기술원
Priority to KR1020170069753A priority Critical patent/KR101938976B1/en
Publication of KR20180133277A publication Critical patent/KR20180133277A/en
Application granted granted Critical
Publication of KR101938976B1 publication Critical patent/KR101938976B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroluminescent Light Sources (AREA)
  • Wire Bonding (AREA)

Abstract

금속 박막 공정을 이용한 초극미세 피치 반도체 칩과 폴리머 기판 사이의 전기적 접속방법이 제시된다. 일 실시 예에 따른 금속 박막 공정을 이용한 반도체 칩과 폴리머 기판 사이의 전기적 접속방법은 폴리머 기판에 홀(hole)을 형성하여 내부에 반도체 칩(chip)을 삽입 또는 몰딩하고, 노출된 상기 반도체 칩의 전극과 상기 폴리머 기판의 전극이 연결될 수 있도록 금속 박막(Thin film metallization) 공정을 수행하여 이루어질 수 있다. An electrical connection method between a micro-pitch semiconductor chip and a polymer substrate using a metal thin film process is presented. A method of electrically connecting a semiconductor chip and a polymer substrate using a metal thin film process according to an embodiment includes forming a hole in a polymer substrate to insert or mold a semiconductor chip therein, A thin film metallization process may be performed to connect the electrode and the electrode of the polymer substrate.

Description

금속 박막 공정을 이용한 초극미세 피치 반도체 칩과 기판 사이의 전기적 접속방법{METHOD FOR INTERCONNECTING ULTRA-FINE PITCH SEMICONDUCTOR CHIP TO SUBSTRATES USING THIN FILM METALLIZATION}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method of electrically connecting an ultra-fine pitch semiconductor chip and a substrate using a metal thin film process,

아래의 실시 예들은 반도체 칩과 플렉시블(flexible) 기판 사이의 전기적 접속방법에 관한 것으로, 더욱 상세하게는 금속 박막 공정을 이용한 초극미세 피치 반도체 칩과 기판 사이의 전기적 접속방법에 관한 것이다. The following embodiments relate to an electrical connection method between a semiconductor chip and a flexible substrate, and more particularly to a method of electrically connecting an ultra-fine pitch semiconductor chip and a substrate using a metal thin film process.

전자기기의 소형화, 다기능화, 고집적화로 인해 메모리, 디스플레이 등의 소자에서 I/O(Input/Output) 수가 지속적으로 증가하고 있다. 이로 인해 I/O 전극 사이의 간격, 즉 피치(pitch)가 반드시 작아져야 한다. 예를 들어 디스플레이의 경우, HD(1920X1080), UHD(3840X2160) 등으로 대표되는 고해상도 디스플레이에 대한 개발이 완성되고, 향후 VR(Virtual Reality) 구현을 위해서는 8K UHD(7680X4320)와 같은 초고해상도 디스플레이가 필요하며, 이에 따라 패널에서 I/O와 드라이버(driver) IC(Integrated Circuit)의 초극미세 피치화가 급속히 진행될 것이다. 그 결과, 현재 UHD(Ultra High Definition) 디스플레이 패널과 구동소자 피치는 24 μm 정도이며 8K UHD 디스플레이 패널은 더욱 미세한 피치인 18 μm 이하의 피치를 필요로 할 것이다.I / O (input / output) numbers are continuously increasing in devices such as memory and display due to miniaturization, multi-functioning, and high integration of electronic devices. Therefore, the pitch between the I / O electrodes, that is, the pitch, must be small. For example, in the case of display, development of a high-resolution display represented by HD (1920X1080), UHD (3840X2160), etc. has been completed and an ultra-high resolution display such as 8K UHD (7680X4320) Thus, the I / O and driver integrated circuits (ICs) in the panel will rapidly proceed to ultrafine fine pitch. As a result, the current UHD (Ultra High Definition) display panel and driving element pitch is about 24 μm, and 8K UHD display panels will require a finer pitch of less than 18 μm.

디스플레이 구동소자(Display Driver IC; DDI)와 디스플레이 패널 사이의 접합 및 미세 피치 전기 접속을 위해서 일반적으로 이방성 전도필름(Anisotropic Conductive Films; ACFs) 재료를 사용하고 있다. 이방성 전도필름(ACFs)은 열경화성 고분자 내에 전도성 입자(conductive particle)가 분산되어 있는 필름이다. 접합 공정 이후에 전도성 입자는 두 전극 사이에 포획(capture)되어 수직방향(z-direction)으로는 전기 통전 경로가 확보되고, 수평방향(x-y direction)으로는 전기 전도가 이루어지지 않으면서 동시에 열경화성 고분자가 경화되어 두 소자 사이를 기계적으로 접착해주는 역할을 한다. 이러한 이방성 전도필름(ACFs)만이 유일하게 24 μm 정도의 극미세 피치의 전기 접속이 가능하기 때문에, 극미세 피치용 UHD 디스플레이용 구동소자(DDI) 반도체 칩(Chip)을 글라스(glass) 패널에 본딩하는 COG(Chip-on-Glass)나 플렉시블(flexible) UHD OLED 용 플라스틱(plastic) 패널에 본딩하는 COP(Chip-on-Plastic) 접합의 경우 전기 접속 재료로 이방성 전도필름(ACFs) 재료가 사용되고 있다.Anisotropic Conductive Films (ACFs) materials are generally used for junctions and fine pitch electrical connections between display driver ICs (DDIs) and display panels. Anisotropic conductive films (ACFs) are films in which conductive particles are dispersed in a thermosetting polymer. After the bonding process, the conductive particles are captured between the two electrodes to ensure electrical conduction paths in the z-direction and not to conduct electrical conduction in the xy direction. At the same time, the thermosetting polymer Is cured to mechanically bond the two devices. Since only anisotropically conductive films (ACFs) can be electrically connected at an extremely fine pitch of about 24 μm, driving elements (DDI) for a UHD display for fine pitch are bonded to a glass panel Anisotropic Conductive Film (ACFs) materials are used as the electrical connection material for chip-on-plastic (COP) junctions bonded to plastic panels for chip-on-glass (COG) or flexible UHD OLED .

고성능, 고기능, 소형화 등의 방향으로 스마트폰, 태블릿 PC 등의 전자기기들이 발전함에 따라 반도체 칩의 단위 면적당 I/O 수(count) 또한 급속도로 증가하고 있다. 이에 대응하기 위해 전극과 전극 사이의 피치가 급격하게 줄어들고, 3차원 칩 적층 구조 등의 방법이 쓰이고 있다. 특히, 디스플레이 분야에서 HD, UHD, 8K UHD등의 고해상도 OLED 제품이 개발되고 있으며, 아울러 전극의 초극미세 피치화가 두드러지게 진행되고 있다. 현재 18 ㎛ 피치 이하의 전기 접속에는 이미 이방성 전도필름(ACFs)의 기술적 한계에 다다랐으며 새로운 초극미세 피치 접속 기술이 필요하다. As electronic devices such as smart phones and tablet PCs are developed in the direction of high performance, high performance, and miniaturization, the number of I / Os per unit area of semiconductor chips is also rapidly increasing. In order to cope with this problem, the pitch between the electrode and the electrode is sharply reduced, and a method such as a three-dimensional chip lamination structure is used. Particularly, high resolution OLED products such as HD, UHD, and 8K UHD are being developed in the display field, and electrode ultrafine fine pitches are remarkably progressing. At present, electrical connections below 18 ㎛ pitch have reached the technical limit of anisotropic conduction films (ACFs) and new super - fine pitch connection technology is needed.

한국공개특허 10-2016-0143264호는 이러한 팬-아웃 웨이퍼 레벨 패키지 및 그 제조 방법에 관한 것으로, 현상이나 몰드 컴파운드 파티클로 인한 오염을 방지할 수 있는 팬-아웃 웨이퍼 레벨 패키지 및 그 제조 방법에 관한 기술을 기재하고 있다. KOKAI Publication No. 10-2016-0143264 relates to such a fan-out wafer level package and a manufacturing method thereof, and relates to a fan-out wafer level package capable of preventing contamination due to development or mold compound particles and a manufacturing method thereof Technology.

실시 예들은 금속 박막 공정을 이용한 초극미세 피치 반도체 칩과 기판 사이의 전기적 접속방법에 관하여 기술하며, 보다 구체적으로 초극미세 피치의 반도체 칩(chip)과 플라스틱(plastic) 기판 사이를 금속 박막(Thin film metallization) 공정을 사용하여 직접 전기적으로 접속하는 기술을 제공한다. Embodiments describe a method of electrically connecting an ultra-fine pitch semiconductor chip and a substrate using a metal thin film process, and more specifically, a method of forming a thin film (thin film) between a semiconductor chip and a plastic substrate having a micro- RTI ID = 0.0 > metallization < / RTI > process.

실시 예들은 플립 칩 범프(bump) 형성 및 이방성 전도필름(ACFs)의 접합 공정 없이, 배선 공정에서 폴리머 기판과 초극미세 피치 반도체 칩을 직접 금속 박막 접속 공정을 통해 전기적으로 접속시키는 금속 박막 공정을 사용한 초극미세 피치 반도체 칩과 기판 사이의 전기적 접속방법을 제공하는데 있다. Embodiments use a metal thin film process for electrically connecting a polymer substrate and an ultra fine pitch semiconductor chip directly through a metal thin film connection process in a wiring process without forming a flip chip bump and bonding anisotropic conductive films (ACFs) And an electrical connection method between the ultra-fine pitch semiconductor chip and the substrate.

실시 예에 따른 금속 박막 공정을 이용한 칩과 폴리머 기판 사이의 전기적 접속방법은 폴리머 기판에 홀(hole)을 형성하여 홀 내부에 칩(chip)을 삽입 또는 열경화성 폴리머를 사용하여 몰딩하고, 비아를 사용하여 노출된 상기 칩의 전극과 상기 폴리머 기판의 전극이 전기적으로 연결될 수 있도록 금속 박막(Thin film metallization) 공정을 수행하여 이루어질 수 있다. A method of electrically connecting a chip and a polymer substrate using a metal thin film process according to an embodiment includes forming a hole in a polymer substrate to insert a chip into the hole or using a thermosetting polymer, And performing a thin film metallization process so that electrodes of the exposed chip and electrodes of the polymer substrate are electrically connected to each other.

상기 폴리머 기판에 상기 반도체 칩(chip)이 삽입될 상기 홀(hole)을 형성하는 단계; 상기 폴리머 기판의 상기 홀(hole)에 상기 반도체 칩을 배치하는 단계; 폴리머(polymer) 필름 또는 페이스트를 이용하여 상기 반도체 칩이 배치된 상기 홀(hole)을 채우는 단계; 상기 반도체 칩이 내장된 상기 폴리머 기판에서 상기 반도체 칩의 전극 위에 폴리머 유전체 층을 형성하는 단계; 상기 반도체 칩의 I/O 전극의 위치에 따라 상기 폴리머 유전체 층에 비아(via)를 형성하는 단계; 및 금속 박막(Thin film metallization) 증착 및 패터닝 공정을 통해 상기 반도체 칩의 I/O 전극과 상기 폴리머 기판의 전극을 서로 전기적으로 연결하여 전기 접속시키는 단계를 포함할 수 있다. Forming a hole through which the semiconductor chip is to be inserted in the polymer substrate; Disposing the semiconductor chip in the hole of the polymer substrate; Filling the hole with the semiconductor chip using a polymer film or paste; Forming a polymer dielectric layer on an electrode of the semiconductor chip in the polymer substrate having the semiconductor chip embedded therein; Forming a via in the polymer dielectric layer according to the position of the I / O electrode of the semiconductor chip; And electrically connecting and electrically connecting the I / O electrode of the semiconductor chip and the electrode of the polymer substrate through a thin film metallization deposition and patterning process.

상기 폴리머 기판에 반도체 칩(chip)이 삽입될 홀(hole)을 형성하는 단계는, 상기 폴리머 기판에 메커니컬 펀칭(mechanical punching) 또는 레이저 드릴링(laser drilling)을 통해 홀(hole)을 형성하는 단계일 수 있다. The step of forming a hole for inserting a semiconductor chip in the polymer substrate may include forming a hole in the polymer substrate through mechanical punching or laser drilling .

상기 폴리머 기판의 상기 홀(hole)에 상기 반도체 칩을 배치하는 단계는, 상기 폴리머 기판을 캐리어 필름(carrier film) 위에 뒤집어 놓고, 상기 반도체 칩을 정밀한 픽앤플레이스(pick & place) 기계를 사용하여 홀(hole) 중앙에 위치시키는 단계일 수 있다. Wherein the step of disposing the semiconductor chip in the hole of the polymer substrate comprises the steps of placing the polymer substrate on a carrier film and inserting the semiconductor chip into the hole by using a precise pick & and positioning it in the center of the hole.

상기 폴리머(polymer) 필름 또는 페이스트를 이용하여 상기 반도체 칩이 배치된 상기 홀(hole)을 채우는 단계는, 상기 폴리머(polymer) 필름 또는 페이스트를 몰딩(molding), 라미네이션(lamination) 및 디스펜싱(dispensing) 공정 중 적어도 어느 하나의 방법으로 상기 반도체 칩이 배치된 상기 홀(hole)을 채우는 단계일 수 있다.The step of filling the hole with the semiconductor chip using the polymer film or paste may be performed by molding, The semiconductor chip may include a plurality of holes formed in the semiconductor chip.

상기 반도체 칩이 배치된 상기 홀(hole)을 채운 이후, 열경화를 통해 상기 반도체 칩과 상기 폴리머 필름 또는 페이스트 사이의 폴리머 또는 페이스트를 경화시켜 소정 두께의 폴리머 층을 상기 반도체 칩의 뒷면과 상기 폴리머 기판에 형성하는 단계; 및 상기 반도체 칩의 뒷면과 상기 폴리머 기판에 형성된 상기 폴리머 층을 상기 캐리어 필름(carrier film)에서 분리시키는 단계를 더 포함하여 이루어질 수 있다. The polymer layer or the paste between the semiconductor chip and the polymer film or paste is cured by thermal curing to fill the hole in which the semiconductor chip is disposed, Forming on a substrate; And separating the rear surface of the semiconductor chip and the polymer layer formed on the polymer substrate from the carrier film.

상기 반도체 칩이 내장된 상기 폴리머 기판에서 상기 반도체 칩의 전극 위에 폴리머 유전체 층을 형성하는 단계는, 내장된 반도체 칩이 있는 상기 폴리머 층에 노출된 상기 반도체 칩의 전극 위에 폴리머 유전체(polymer dielectric) 재료를 코팅(coating) 또는 라미네이션(lamination) 하여, 폴리머 유전체 층을 형성할 수 있다. The step of forming the polymer dielectric layer on the electrode of the semiconductor chip in the polymer substrate having the semiconductor chip embedded therein may include forming a polymer dielectric material on the electrode of the semiconductor chip exposed on the polymer layer having the embedded semiconductor chip May be coated or laminated to form a polymer dielectric layer.

폴리머 유전체 층에 플라스마아 레이저 에칭 공정을 사용하여 비아를 형성한 후, 상기 금속 박막(Thin film metallization) 공정을 통해 상기 반도체 칩의 I/O 전극과 상기 폴리머 기판의 전극을 서로 전기적으로 연결하여 전기 접속시키는 단계는, 상기 금속 박막(Thin film metallization) 공정과 패터닝(patterning)을 통해 20 ㎛ 이하 초미세 피치의 상기 반도체 칩의 I/O 전극과 상기 폴리머 기판의 전극을 서로 전기적으로 연결시켜 전기 접속시킬 수 있다. O electrodes of the semiconductor chip and the electrodes of the polymer substrate are electrically connected to each other through the thin film metallization process by using a plasma laser etching process to form a via dielectric layer on the polymer dielectric layer, The connecting step may include electrically connecting the I / O electrodes of the semiconductor chip and the electrodes of the polymer substrate with each other with an ultrafine pitch of 20 μm or less through the thin film metallization process and patterning, .

상기 폴리머 기판은, 플라스틱의 플렉시블(flexible) 기판으로 이루어지며, 상기 반도체 칩이 상기 폴리머 기판 내에 실장되는 형태로 이루어져 상기 플렉시블(flexible) 기판에 전기적 접속이 형성될 수 있다. The polymer substrate is made of a plastic flexible substrate, and the semiconductor chip is mounted in the polymer substrate, so that an electrical connection can be formed on the flexible substrate.

상기 금속 박막(Thin film metallization) 공정은, 범프(bump) 형성 및 이방성 전도필름(ACFs)의 접합 공정 없이 상기 폴리머 기판과 초극미세 피치의 상기 반도체 칩을 직접 전기적으로 접속시킬 수 있다. The thin film metallization process can directly electrically connect the polymer substrate and the semiconductor chip having an ultra fine pitch without bump formation and bonding process of anisotropic conduction films (ACFs).

다른 실시 예에 따른 금속 박막 공정을 이용한 반도체 칩과 폴리머 기판 사이의 전기적 접속방법은, OLED(Organic Light Emitting Diodes) 디스플레이 패널 형성을 위해, 디스플레이 폴리머 기판 위에 OLED를 구동시키는 TFT 배열을 픽셀 단위로 구성하고, 구동소자(Display Driver IC; DDI) 반도체 칩(chip)을 접합하는 본딩 패드를 형성하는 백플레인(backplane) 공정; 및 상기 구동소자(DDI) 반도체 칩을 상기 디스플레이 폴리머 기판에 내장하고, 상기 구동소자(DDI) 반도체 칩의 전극과 상기 TFT의 패널 전극을 전기적으로 접속시키는 비아 형성 및 금속 박막(Thin film metallization) 공정을 포함하여 이루어질 수 있다. A method of electrically connecting a semiconductor chip and a polymer substrate using a metal thin film process according to another embodiment includes forming a TFT array for driving an OLED on a display polymer substrate in units of pixels for the formation of an OLED (Organic Light Emitting Diodes) A backplane process for forming a bonding pad for bonding a semiconductor chip of a display driver IC (DDI); And a thin film metallization process for electrically connecting the electrode of the driving device (DDI) semiconductor chip and the panel electrode of the TFT with the driving device (DDI) semiconductor chip mounted on the display polymer substrate. . ≪ / RTI >

여기에서, 상기 구동소자(DDI) 반도체 칩을 상기 디스플레이 폴리머 기판에 내장하기 위해, 상기 디스플레이 폴리머 기판에 상기 구동소자(DDI) 반도체 칩이 삽입될 홀(hole)을 형성하고, 상기 홀(hole)에 상기 구동소자(DDI) 반도체 칩을 배치하는 기판 제작 공정을 더 포함하여 이루어질 수 있다. Here, in order to embody the driving device (DDI) semiconductor chip in the display polymer substrate, a hole through which the driving device (DDI) semiconductor chip is inserted is formed on the display polymer substrate, (DDI) semiconductor chip on the substrate.

상기 금속 박막(Thin film metallization) 공정은, 범프(bump) 형성 및 이방성 전도필름(ACFs)의 접합 공정 없이 20 ㎛ 이하 초미세 피치의 상기 구동소자(DDI) 반도체 칩의 I/O 전극과 상기 디스플레이 폴리머 기판의 전극을 직접 연결시켜 전기 접속시킬 수 있다. The thin film metallization process may be performed by using an I / O electrode of the driving device (DDI) semiconductor chip with an ultrafine pitch of 20 m or less without bonding the bumps and the anisotropic conductive films (ACFs) The electrodes of the polymer substrate can be directly connected and electrically connected.

상기 디스플레이 폴리머 기판은, 플라스틱의 플렉시블(flexible)한 디스플레이 기판으로 이루어지며, 상기 구동소자(DDI) 반도체 칩이 상기 디스플레이 폴리머 기판 내에 실장되는 형태로 이루어져 상기 플렉시블(flexible)한 디스플레이 기판에 전기적 접속이 형성될 수 있다. The display polymer substrate is made of a plastic flexible display substrate, and the driving device (DDI) semiconductor chip is mounted in the display polymer substrate to electrically connect the display substrate to the flexible display substrate. .

또 다른 실시 예에 따른 금속 박막 공정을 이용한 반도체 칩과 폴리머 기판 사이의 전기적 접속이 형성된 패키지는 홀(hole)이 형성되는 폴리머 기판; 상기 폴리머 기판의 상기 홀(hole)에 배치되는 반도체 칩(chip); 상기 반도체 칩이 배치된 상기 홀(hole)을 채우는 폴리머(polymer) 필름 또는 페이스트; 상기 반도체 칩이 내장된 상기 폴리머 기판에서 상기 반도체 칩의 전극 위에 형성되는 폴리머 유전체 층; 상기 반도체 칩의 I/O 전극의 위치에 따라 상기 폴리머 유전체 층에 형성되는 비아(via); 및 금속 박막(Thin film metallization) 공정을 통해 상기 반도체 칩의 I/O 전극과 상기 폴리머 기판의 전극을 서로 전기적으로 연결하여 전기 접속시키는 금속 박막층을 포함하여 이루어질 수 있다. A package formed with electrical connection between a semiconductor chip and a polymer substrate using a metal thin film process according to another embodiment includes a polymer substrate on which holes are formed; A semiconductor chip disposed in the hole of the polymer substrate; A polymer film or paste filling the hole in which the semiconductor chip is disposed; A polymer dielectric layer formed on the electrode of the semiconductor chip in the polymer substrate having the semiconductor chip embedded therein; A via formed in the polymer dielectric layer according to the position of the I / O electrode of the semiconductor chip; And a metal thin film layer electrically connecting and electrically connecting the I / O electrode of the semiconductor chip and the electrode of the polymer substrate to each other through a thin film metallization process.

상기 반도체 칩은, 상기 폴리머 기판을 캐리어 필름(carrier film) 위에 뒤집어 놓고 정밀한 픽앤플레이스(pick & place) 기계를 사용하여 상기 홀(hole)의 중앙에 위치시킨 후, 상기 폴리머(polymer) 필름 또는 페이스트를 몰딩(molding), 라미네이션(lamination) 및 디스펜싱(dispensing) 공정 중 적어도 어느 하나의 방법으로 상기 반도체 칩이 배치된 상기 홀(hole)을 채우고, 열경화를 통해 상기 반도체 칩과 상기 폴리머 필름 또는 페이스트 사이의 폴리머 또는 페이스트를 경화시켜 소정 두께의 폴리머 층을 상기 반도체 칩의 뒷면과 상기 폴리머 기판에 형성하며, 상기 반도체 칩의 뒷면과 상기 폴리머 기판에 형성된 상기 폴리머 층을 상기 캐리어 필름(carrier film)에서 분리시킨 후, 상기 반도체 칩의 전극 위에 상기 폴리머 유전체 층을 형성할 수 있다. The semiconductor chip is manufactured by placing the polymer substrate on a carrier film and placing the polymer substrate in the center of the hole using a precise pick and place machine, Filling the hole in which the semiconductor chip is disposed by at least one of molding, lamination, and dispensing processes, and thermally curing the semiconductor chip and the polymer film, And a polymer layer formed on the back surface of the semiconductor chip and the polymer substrate is bonded to the carrier film by curing the polymer or paste between the pastes to form a polymer layer having a predetermined thickness on the back surface of the semiconductor chip and the polymer substrate, The polymer dielectric layer may be formed on the electrode of the semiconductor chip.

상기 금속 박막층은, 상기 금속 박막(Thin film metallization) 공정과 패터닝(patterning)을 통해 20 ㎛ 이하 초미세 피치의 상기 반도체 칩의 I/O 전극과 상기 폴리머 기판의 전극을 서로 전기적으로 연결시켜 전기 접속시킬 수 있다. The metal thin film layer is formed by electrically connecting the I / O electrode of the semiconductor chip and the electrode of the polymer substrate with each other at an ultra fine pitch of 20 μm or less through the thin film metallization process and patterning, .

상기 폴리머 기판은, 플라스틱의 플렉시블(flexible) 기판으로 이루어지며, 상기 반도체 칩이 상기 폴리머 기판 내에 실장되는 형태로 이루어져 상기 플렉시블(flexible) 기판에 전기적 접속이 형성될 수 있다. The polymer substrate is made of a plastic flexible substrate, and the semiconductor chip is mounted in the polymer substrate, so that an electrical connection can be formed on the flexible substrate.

상기 금속 박막(Thin film metallization) 공정은, 범프(bump) 형성 및 이방성 전도필름(ACFs)의 접합 공정 없이 상기 폴리머 기판과 초극미세 피치의 상기 반도체 칩을 직접 전기적으로 접속시킬 수 있다. The thin film metallization process can directly electrically connect the polymer substrate and the semiconductor chip having an ultra fine pitch without bump formation and bonding process of anisotropic conduction films (ACFs).

실시 예들에 따르면 초극미세 피치의 반도체 칩(chip)과 플라스틱(plastic) 기판 사이를 금속 박막(Thin film metallization) 공정을 사용하여 직접 전기적으로 접속함으로써, 18 μm 이하의 초극미세 피치의 전기 접속이 가능하고, 반도체 칩의 I/O를 4 ~ 6단의 계단식 설계를 개선하여 I/O 단 수를 대폭적으로 줄여 반도체 칩 크기를 줄일 수 있고 반도체 칩의 제조 단가도 낮출 수 있다. According to the embodiments, the electrical connection between the ultra-fine pitch semiconductor chip and the plastic substrate can be achieved by direct electrical connection using a thin film metallization process to achieve electrical connection of ultrafine fine pitch of 18 μm or less In addition, it is possible to reduce the number of I / O stages by reducing the number of I / O stages by improving the stepwise design of 4 to 6 stages of I / O of the semiconductor chip, and the manufacturing cost of the semiconductor chip can be reduced.

또한, 실시 예들에 따르면 플립 칩 범프(bump) 형성 및 이방성 전도필름(ACFs)의 접합 공정 없이, 배선 공정에서 폴리머 기판과 초극미세 피치 반도체 칩을 직접 금속 박막 접속 공정을 통해 전기적으로 접속시킴으로써 제조 공정이 용이할 뿐 아니라, 패널 내에 반도체 칩이 내장된 구조이기 때문에 플렉시블(flexible)한 패널을 용이하게 구현할 수 있다. In addition, according to the embodiments, the polymer substrate and the ultra-fine pitch semiconductor chip are electrically connected directly through the metal thin film connection process in the wiring process without forming the flip chip bump and the anisotropic conductive films (ACFs) In addition, since the semiconductor chip is embedded in the panel, a flexible panel can be easily realized.

도 1은 일 실시 예에 따른 금속 박막 공정을 이용한 초극미세 피치 반도체 칩과 폴리머 기판 사이의 전기적 접속방법을 나타내는 흐름도이다.
도 2 내지 도 7은 일 실시 예에 따른 금속 박막 공정을 이용한 초극미세 피치 반도체 칩과 폴리머 기판 사이의 전기적 접속방법을 설명하기 위한 도면이다.
도 8은 일 실시 예에 따른 OLED 백플레인(backplane)과 내장된 구동소자(DDI) 반도체 칩을 전기적으로 연결하는 방법을 설명하기 위한 도면이다.
도 9는 일반적인 극미세 피치 접속에서의 이방성 전도필름(ACFs)의 도전볼의 유동을 설명하기 위한 도면이다.
도 10은 일반적인 고해상도 구동소자(DDI) 반도체 칩 구조의 예를 나타낸다.
도 11은 일반적인 팬-아웃 웨이퍼 레벨 패키지(FOWLP)를 설명하기 위한 도면이다. FIG. 1 is a flowchart illustrating an electrical connection method between an ultrafine fine pitch semiconductor chip and a polymer substrate using a metal thin film process according to one embodiment.
FIGS. 2 to 7 are views for explaining a method of electrically connecting an ultra-fine pitch semiconductor chip and a polymer substrate using a metal thin film process according to an embodiment.
8 is a view for explaining a method of electrically connecting an OLED backplane to a built-in driving element (DDI) semiconductor chip according to an embodiment.
9 is a view for explaining the flow of a conductive ball of anisotropic conductive films (ACFs) in a general very fine pitch connection.
10 shows an example of a general high resolution driving device (DDI) semiconductor chip structure.
11 is a diagram for explaining a general fan-out wafer level package (FOWLP).

이하, 첨부된 도면을 참조하여 실시 예들을 설명한다. 그러나, 기술되는 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시 예들에 의하여 한정되는 것은 아니다. 또한, 여러 실시 예들은 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
Hereinafter, embodiments will be described with reference to the accompanying drawings. However, the embodiments described may be modified in various other forms, and the scope of the present invention is not limited by the embodiments described below. In addition, various embodiments are provided to more fully describe the present invention to those skilled in the art. The shape and size of elements in the drawings may be exaggerated for clarity.

HD(1920X1080), UHD(3840X2160), 8K UHD(7680X4320)로 진화하는 고해상도의 디스플레이 제품에 따라 전기 신호가 전달되는 I/O의 단일 면적당 개수가 급속하게 증가하고 있다. 이에 따라 18 μm 이하의 초극미세 피치의 구동소자(DDI) 반도체 칩과 글라스(glass) 또는 OLED 기판을 전기적으로 접합하는 이방성 전도필름(ACFs) 기술에도 한계에 직면하고 있다. With high resolution display products evolving into HD (1920X1080), UHD (3840X2160), and 8K UHD (7680X4320), the number of I / Os delivered per electrical area is increasing rapidly. Accordingly, anisotropic conduction films (ACFs) that electrically connect driving element (DDI) semiconductor chips with an ultra-fine pitch of 18 μm or less to a glass or OLED substrate are also limited.

도 9는 일반적인 극미세 피치 접속에서의 이방성 전도필름(ACFs)의 도전볼의 유동을 설명하기 위한 도면이다. 9 is a view for explaining the flow of a conductive ball of anisotropic conductive films (ACFs) in a general very fine pitch connection.

도 9를 참조하면, 극미세 피치 접속을 위해 이방성 전도필름(ACFs)을 사용하게 될 때의 도전볼의 유동에 따른 문제점을 나타내는 것으로, 기존 이방성 전도필름(ACFs)을 사용하여 극미세 피치의 전기 접속을 할 경우 극미세 피치에서 범프가 형성된 전극 사이에 전도성 입자가 끼여 두 개의 범프 간 전기 단락(short)을 일으킬 가능성이 높다. 만약, 이를 방지하기 위해 초기 투입되는 전도성 입자의 개수를 줄이게 되면, 전극 사이에 포획되는 전도성 입자의 개수가 작아져 개방 회로(open circuit)가 발생되므로 전기적인 성능이 저하된다. Referring to FIG. 9, there is shown a problem due to the flow of conductive balls when using anisotropic conductive films (ACFs) for very fine pitch connection. When connected, conductive particles are trapped between the bump electrodes at very fine pitch, which is likely to cause electrical shorts between the two bumps. If the number of conductive particles to be initially injected is reduced in order to prevent this phenomenon, the number of conductive particles trapped between the electrodes is reduced to cause an open circuit, thereby degrading electrical performance.

상기와 같은 이방성 전도필름(ACFs) 재료의 근본적인 도전볼의 유동 문제를 해결하기 위해 일본의 이방성 전도필름(ACFs) 제조 업체들은 도전볼을 격자 형태로 배열하거나, 초분산 도전볼을 사용하는 새로운 극미세 피치용 이방성 전도필름(ACFs)을 개발하고 있으나, 아직 제품의 안전성이 입증되어 있지 않고 고가의 문제로 인해 사용이 극히 제한되어 있는 실정이다. In order to solve the fundamental conductive ball flow problem of such anisotropic conductive film (ACFs) materials, Japanese anisotropic conductive film (ACFs) manufacturers have arranged a conductive ball in a lattice form, or a new pole Although anisotropic conductive films (ACFs) for fine pitch have been developed, the safety of the products has not been proven yet, and their use is extremely limited due to high cost.

한편, 고해상도의 구동소자(DDI) 반도체 칩의 경우 이방성 전도필름(ACFs)을 적용하기 위해 I/O 단자를 4단 이상으로 배열을 하게 되는데, 다단식 I/O 배열 방법은 I/O 피치를 줄이지 않고도 접속할 I/O의 개수를 증가시키는 효과가 있으나, 그만큼 반도체 칩의 면적이 넓어지기 때문에 구동소자(DDI) 반도체 칩이 소형화 등의 측면에서 단점이 있다.In order to apply anisotropic conduction films (ACFs) to high-resolution driving semiconductor chips, the I / O terminals are arranged in four or more stages. The multistage I / O array method reduces the I / O pitch The number of I / Os to be connected can be increased without increasing the size of the semiconductor chip. However, since the area of the semiconductor chip is increased correspondingly, the DDI semiconductor chip is disadvantageous in terms of miniaturization and the like.

도 10은 일반적인 고해상도 구동소자(DDI) 반도체 칩 구조의 예를 나타낸다. 10 shows an example of a general high resolution driving device (DDI) semiconductor chip structure.

도 10을 참조하면, 일반적인 고해상도 구동소자(DDI) 반도체 칩 구조는 I/O 패드(pad)를 4 ~ 6단으로 계단식으로 설계되며, 여기에서는 4단으로 배열된 I/O 패드(pad)를 갖는 고해상도 구동소자(DDI) 반도체 칩 구조를 나타낸다. Referring to FIG. 10, a general high resolution driving semiconductor (DDI) semiconductor chip structure is designed in a stepwise manner with four to six stages of I / O pads. Here, an I / O pad arranged in four stages (DDI) semiconductor chip structure.

현재, 이방성 전도필름(ACFs) 기술은 도전볼(conductive ball)의 유동에 따른 도전볼 간의 접촉 문제로 인해 현재 24 μm 정도의 극미세 피치의 전기 접속에 양산 적용하고 있다. 이에 따라 구동소자(DDI) 반도체 칩을 설계하는데 I/O 패드(pad)를 4 ~ 6단으로 계단식으로 설계하고 있어, 결과적으로 구동소자(DDI) 반도체 칩의 크기가 커지며 한 장의 웨이퍼(wafer)에서 구동소자(DDI) 반도체 칩의 수율 등의 문제가 발생하고 있다. At present, the anisotropic conductive film (ACFs) technology is currently being mass-produced for very fine pitch electrical connections of about 24 μm due to contact problems between conductive balls due to the flow of conductive balls. As a result, I / O pads are designed in a stepped fashion from 4 to 6 stages in designing a driving device (DDI) semiconductor chip. As a result, the size of a driving device (DDI) semiconductor chip is increased, There arises a problem such as a yield of a driving element (DDI) semiconductor chip.

따라서, 18 μm 이하의 초극미세 피치의 전기 접속이 가능한 신기술이 개발될 경우 구동소자(DDI) 반도체 칩의 I/O를 4 ~ 6단 계단식 설계를 개선하여 I/O 단 수를 대폭적으로 줄임으로써 구동소자(DDI) 반도체 칩 크기를 줄일 수 있고, 구동소자(DDI) 반도체 칩의 제조 단가도 대폭적으로 낮출 수 있을 것이다. Therefore, when a new technology capable of electrical connection with ultra-fine pitches of 18 μm or less is developed, by improving the I / O design of 4 to 6 stages of the driving device (DDI) semiconductor chip, the number of I / O stages is greatly reduced The size of the driving element (DDI) semiconductor chip can be reduced, and the manufacturing cost of the driving element (DDI) semiconductor chip can be greatly reduced.

OLED(Organic Light Emitting Diodes)를 사용하는 디스플레이의 경우, 8K UHD 뿐만이 아니라 향후 VR과 같은 응용분야에서는 플렉시블(flexible)한 OLED 기판의 요구에 따라 구동소자(DDI) 반도체 칩과 OLED 기판이 플렉시블(flexible)한 전기 접속 기술을 요구할 것이다.In the case of displays using organic light emitting diodes (OLEDs), in addition to the 8K UHDs, in future applications such as VR, a driving element (DDI) semiconductor chip and an OLED substrate are flexible according to the requirements of a flexible OLED substrate ) Electrical connection technology.

반도체 칩 등의 칩을 전기적으로 접속하는 방법에는 1) 와이어 본딩(Wire bonding), 2) TAB(Tape Automated Bonding), 3) 플립 칩(Flip Chip) 및 4) 금속 박막(Thin film metallization) 공정이 있다. 현재, 구동소자(DDI) 반도체 칩의 접속 방법은 구동소자(DDI) 반도체 칩에 금 도금된 플립칩 범프를 형성하고 이방성 전도필름(ACFs) 접속 재료를 사용한 플립 칩(Flip Chip) 접속 공정을 사용하고 있다. Methods for electrically connecting chips such as semiconductor chips include 1) wire bonding, 2) TAB (Tape Automated Bonding), 3) flip chip, and 4) thin film metallization have. Currently, a method of connecting a driving device (DDI) semiconductor chip is to form a gold-plated flip chip bump on a driving device (DDI) semiconductor chip and use a flip chip connecting process using an anisotropic conductive film (ACFs) .

칩의 I/O 패드(pad) 간의 피치가 18 μm 이하의 초극미세 피치의 전기 접속에서는 플립 칩(Flip Chip) 접속 공정보다는 금속 박막(Thin film metallization) 공정을 사용하는 것이 더욱 효과적이다. 이러한 금속 박막 공정을 이용하는 경우 10 μm 정도의 초극미세 피치의 전기 접속도 가능하다. 금속 박막 공정의 대표적인 예는 미국 1980년대 General Electric사가 개발한 HDI(High Density Interconnect), Intel사의 Burried Chip, 그리고 팬-아웃 웨이퍼 레벨 패키지(Fan-Out Wafer Level Package; FOWLP) 등이 있다. It is more effective to use thin film metallization process than flip chip connection process for electrical connection of ultra-fine pitch with chip pitch of 18 μm or less between I / O pads. When such a metal thin film process is used, it is possible to provide an electrical connection with an ultrafine fine pitch of about 10 μm. Typical examples of the metal thin film process include High Density Interconnect (HDI) developed by General Electric in the United States in the 1980's, Intel's Burried Chip, and Fan-Out Wafer Level Package (FOWLP).

도 11은 일반적인 팬-아웃 웨이퍼 레벨 패키지(FOWLP)를 설명하기 위한 도면이다. 11 is a diagram for explaining a general fan-out wafer level package (FOWLP).

도 11은 금속 박막 접속 공정의 대표적인 예로, 팬-아웃 웨이퍼 레벨 패키지(FOWLP)는 도시된 바와 같은 공정을 통해 반도체 칩의 뒷면을 몰딩(molding)하고, 앞면에 폴리머(polymer) 절연체와 금속 박막 배선을 형성하여 플립 칩(Flip Chip) 범프 없이 금속 박막으로 반도체 칩을 기판과 전기 접속할 수 있다.11 is a typical example of a metal thin film connection process. A fan-out wafer level package (FOWLP) is formed by molding the back side of a semiconductor chip through a process as shown in the figure, So that the semiconductor chip can be electrically connected to the substrate with the metal thin film without a flip chip bump.

팬-아웃 형태의 패키지를 위해서는 반도체 칩 사이의 간격이 그만큼 넓어져야 하는데, 웨이퍼 상태의 반도체 칩들은 그 간격이 좁기 때문에 웨이퍼 상태의 반도체 칩들을 분리해 낸 후, 이를 다시 배열하여 웨이퍼 형태로 만드는 공정이 추가로 필요하다. In the case of a fan-out type package, the gap between the semiconductor chips must be enlarged as much as possible. Since the interval between the semiconductor chips in the wafer state is narrow, the semiconductor chips in the wafer state are separated, This is an additional requirement.

더 구체적으로, 팬-아웃 웨이퍼 레벨 패키지 공정은 기판(여기에서, 모기판, 희생기판, 기생기판 등으로도 불릴 수 있다)(10)에 반도체 칩을 고정하기 위해 양면 테이프(20)를 부착(a)하고, 웨이퍼에서 하나씩 분리한 반도체 칩(30)들을 재배치(b)한다. More specifically, the fan-out wafer level package process may include affixing the double-sided tape 20 to secure the semiconductor chip to a substrate (also referred to herein as a mother substrate, a sacrificial substrate, a parasitic substrate, etc.) a), and relocates the semiconductor chips 30 separated one by one from the wafer (b).

재배치된 반도체 칩(30)들 위로 웨이퍼 레벨 몰딩(40) 단계(c)가 행해진다. 이는 반도체 칩(30)보다 넓은 솔더볼(60) 영역을 채우기 위함인데 일반적으로 몰드 컴파운드를 사용하여 채워진다. 몰딩(40)에 반도체 칩(30)이 부착되고 나면 반도체 칩(30)과 몰딩(40)으로부터 기판(10)을 분리해내는 캐리어 리무벌/디본딩(carrier removal/de-bonding) 단계(d)가 행해진다. A wafer level molding (40) step (c) is performed on the relocated semiconductor chips (30). This is to fill the area of the solder ball 60 that is wider than the semiconductor chip 30 and is typically filled using a mold compound. A carrier removal / de-bonding step (d) for separating the substrate 10 from the semiconductor chip 30 and the molding 40 after the semiconductor chip 30 is attached to the molding 40 ) Is performed.

이후에는 종래의 팬-인 형태의 패키징과 동일한 형태의 통상적인 웨이퍼 레벨 패키징(e)이 행해진다. 즉, 절연이나 반도체 칩(30)의 보호를 위한 패시베이션(Passivation), 패턴, RDL(Re-Distribution Layer), 본딩(bonding) 등(50)을 이용할 수 있다. 이후, 다이싱 공정(e)이 수행될 수 있다. Thereafter, conventional wafer-level packaging (e) of the same type as conventional fan-in type packaging is performed. That is, a passivation, a pattern, a Re-Distribution Layer (RDL), a bonding (50) for protecting the semiconductor chip 30 can be used. Thereafter, the dicing step (e) may be performed.

이러한 기존의 팬-아웃 웨이퍼 레벨 패키징은 반도체 칩의 정렬(Align) 문제와 웨이퍼의 휨(warpage) 문제 및 오염 문제 등이 있다.
Such conventional fan-out wafer level packaging has problems of alignment of semiconductor chips, warpage of wafers, and contamination problems.

아래의 실시 예들은 기판 제작 과정에서 폴리머 기판에 구멍을 뚫어 반도체 칩을 내부에 삽입 및 몰딩을 진행한 후, 기판 배선을 형성하는 과정에서 노출된 반도체 칩의 전극과 폴리머 기판 전극이 연결될 수 있도록 금속 박막 공정을 진행하는 방법을 제공할 수 있으며, 그 결과로 형성된 패키지를 제공할 수 있다. In the following embodiments, a hole is formed in a polymer substrate in a substrate fabrication process to insert and mold the semiconductor chip therein, and then the metal substrate is exposed to the metal substrate It is possible to provide a method for proceeding the thin film process, and to provide the resulting formed package.

이는, 범프가 형성된 반도체 칩과 폴리머 기판 사이에 솔더링(soldering), 언더필(underfill) 공정 및 이방성 전도필름(ACFs)을 사용한 접합 공정 등을 진행하지 않아도 전기적인 접속을 기판 제작 공정 단계에서 수행할 수 있기 때문에 공정 단계가 간단해지고, 초극미세 피치 전기 접속에 대응할 수 있다.　This is because the electrical connection can be performed in the substrate fabrication process step without performing a soldering process, an underfill process, and a bonding process using anisotropic conduction films (ACFs) between the bumped semiconductor chip and the polymer substrate The process steps can be simplified, and it is possible to cope with ultrafine fine pitch electrical connection.

이러한 방식은 다양한 전기 접속 및 패키징 구조에서 구현이 가능하며, 그 예로 최근 플렉시블 디스플레이로 주목 받는 OLED(organic light-emitting diode) 디스플레이 패널 등에 적용할 수 있다. 고해상도의 디스플레이를 구현하기 위해 미세한 전극을 가진 디스플레이 구동소자(DDI)를 디스플레이 패널에 접속하는 방법으로 기존에는 이방성 전도필름(ACFs)을 사용해 왔으나, 20 ㎛ 이하의 초극미세 피치 전극에 대해 이방성 전도필름(ACFs)을 사용하기에는 한계가 있다.　Such a method can be implemented in various electrical connection and packaging structures, and can be applied to an OLED (organic light-emitting diode) display panel, which has recently attracted attention as a flexible display. Anisotropic conductive films (ACFs) have conventionally been used as a method of connecting a display driving device (DDI) having a minute electrode to a display panel in order to realize a high resolution display. However, an anisotropic conductive film (ACFs).

도 1은 일 실시 예에 따른 금속 박막 공정을 이용한 초극미세 피치 반도체 칩과 폴리머 기판 사이의 전기적 접속방법을 나타내는 흐름도이다. FIG. 1 is a flowchart illustrating an electrical connection method between an ultrafine fine pitch semiconductor chip and a polymer substrate using a metal thin film process according to one embodiment.

도 1을 참조하면, 금속 박막 공정을 이용한 반도체 칩과 폴리머 기판 사이의 전기적 접속방법은 폴리머 기판에 홀(hole)을 형성하여 내부에 반도체 칩(chip)을 삽입 또는 몰딩하고, 노출된 반도체 칩의 전극과 폴리머 기판의 전극이 연결될 수 있도록 비아 형성 공정과 금속 박막(Thin film metallization) 공정을 수행하여 이루어질 수 있다. Referring to FIG. 1, a method of electrically connecting a semiconductor chip and a polymer substrate using a metal thin film process includes forming a hole in a polymer substrate, inserting or molding a semiconductor chip therein, A via formation process and a thin film metallization process may be performed so that the electrode and the electrode of the polymer substrate are connected to each other.

더 구체적으로, 금속 박막 공정을 이용한 반도체 칩과 폴리머 기판 사이의 전기적 접속방법은 폴리머 기판에 반도체 칩(chip)이 삽입될 홀(hole)을 형성하는 단계(S110), 폴리머 기판의 홀(hole)에 반도체 칩을 배치하는 단계(S120), 폴리머(polymer) 필름 또는 페이스트를 이용하여 반도체 칩이 배치된 홀(hole)을 채우는 단계(S130), 반도체 칩이 내장된 폴리머 기판에서 반도체 칩의 전극 위에 폴리머 유전체 층을 형성하는 단계(S160), 반도체 칩의 I/O 전극의 위치에 따라 폴리머 유전체 층에 비아(via)를 형성하는 단계(S170), 및 금속 박막(Thin film metallization) 공정을 통해 반도체 칩의 I/O 전극과 폴리머 기판의 전극을 서로 전기적으로 연결하여 전기 접속시키는 단계(S180)를 포함할 수 있다. More specifically, a method of electrically connecting a semiconductor chip and a polymer substrate using a metal thin film process includes a step S110 of forming a hole into which a semiconductor chip is inserted in a polymer substrate, a step of forming a hole in the polymer substrate, A step S130 of filling a hole in which a semiconductor chip is disposed using a polymer film or paste in step S130, a step S130 of placing a semiconductor chip on an electrode of the semiconductor chip, Forming a polymer dielectric layer (S160); forming a via in a polymer dielectric layer according to the position of the I / O electrode of the semiconductor chip (S170); and performing a thin film metallization And electrically connecting the I / O electrodes of the chip and the electrodes of the polymer substrate electrically to each other (S180).

여기에서, 반도체 칩이 배치된 홀(hole)을 채운 이후, 열경화를 통해 반도체 칩과 폴리머 기판을 폴리머 필름 또는 페이스트를 경화시켜 반도체 칩의 뒷면과 폴리머 기판에 소정 두께의 폴리머 층을 형성하는 단계(S140), 및 반도체 칩의 뒷면과 폴리머 기판에 형성된 폴리머 층을 캐리어 필름(carrier film)에서 분리시키는 단계(S150)를 더 포함하여 이루어질 수 있다. Here, after the hole in which the semiconductor chip is disposed is filled, the semiconductor chip and the polymer substrate are cured through thermal curing to form a polymer film or a paste, thereby forming a polymer layer having a predetermined thickness on the back surface of the semiconductor chip and the polymer substrate (S140), and separating the back surface of the semiconductor chip and the polymer layer formed on the polymer substrate from the carrier film (S150).

실시 예들은 초극미세 피치(pitch)의 반도체 칩(chip)과 폴리머 기판 사이를 금속 박막(Thin film metallization) 공정을 사용하여 직접 전기적으로 접속하는 기술을 제공하는 것으로, 플립 칩 범프(bump) 형성 및 이방성 전도필름(ACFs)의 접합 공정 없이 배선 공정에서 기판과 20 ㎛ 이하의 초극미세 피치의 반도체 칩을 직접 금속 박막 접속 공정을 통해 전기적으로 접속시킬 수 있다. Embodiments provide a technique for directly electrically connecting an ultra fine pitch semiconductor chip and a polymer substrate using a Thin film metallization process, wherein flip chip bump formation and It is possible to electrically connect the substrate and the semiconductor chip having an ultrafine fine pitch of 20 m or less in the wiring step directly through the metal thin film connecting process without the bonding process of the anisotropic conductive films (ACFs).

아래에서 도 2 내지 도 7을 참조하여 금속 박막 공정을 이용한 초극미세 피치 반도체 칩과 폴리머 기판 사이의 전기적 접속방법의 각 단계를 하나의 예를 들어 보다 구체적으로 설명한다.
Hereinafter, with reference to FIGS. 2 to 7, each step of the electrical connection method between the ultrafine fine pitch semiconductor chip and the polymer substrate using the metal thin film process will be described in more detail with reference to one example.

도 2 내지 도 7은 일 실시 예에 따른 금속 박막 공정을 이용한 초극미세 피치 반도체 칩과 폴리머 기판 사이의 전기적 접속방법을 설명하기 위한 도면이다. FIGS. 2 to 7 are views for explaining a method of electrically connecting an ultra-fine pitch semiconductor chip and a polymer substrate using a metal thin film process according to an embodiment.

도 2 내지 도 7을 참조하면, 금속 박막 공정을 통해 내장된 초극미세 피치(pitch)의 반도체 칩(130)과 플라스틱 플렉시블(flexible) 기판을 전기 접속시키는 방법을 나타낸다. 여기에서 초극미세 피치(pitch)는 극미세 피치 및 미세 피치를 포함하며, 예컨대 I/O 사이의 간격이 20 ㎛ 이하 초극미세 피치를 의미할 수 있으며, 바람직하게는 18 ㎛ 이하 초극미세 피치를 의미할 수 있다. Referring to FIGS. 2 to 7, there is shown a method of electrically connecting a semiconductor chip 130 having a micro-pitch pitch embedded therein through a plastic thin film process to a plastic flexible substrate. Herein, the ultrafine fine pitch includes a very fine pitch and a fine pitch. For example, the interval between I / O can mean a superfine fine pitch of 20 μm or less, preferably a superfine fine pitch of 18 μm or less can do.

도 2에 도시된 바와 같이, 단계(S110)에서 금속 박막 공정을 이용한 반도체 칩(130)과 폴리머 기판(110) 사이의 전기적 접속방법은 폴리머 기판(110)에 반도체 칩(chip)(130)이 삽입될 홀(hole)(111)을 형성할 수 있다. 여기에서, 폴리머 기판(110)에 홀(hole)(111)을 형성하기 위해 메커니컬 펀칭(mechanical punching) 또는 레이저 드릴링(laser drilling) 방법을 사용할 수 있다. 2, the electrical connection method between the semiconductor chip 130 and the polymer substrate 110 using the metal thin film process in step S110 includes a step of forming a semiconductor chip 130 on the polymer substrate 110 A hole 111 to be inserted can be formed. Here, a mechanical punching method or a laser drilling method may be used to form a hole 111 in the polymer substrate 110.

예컨대 폴리머 기판(110)은 플라스틱으로 이루어질 수 있으며, 유리 또는 실리콘 등의 복합 소재를 포함할 수 있다. 더욱이, 폴리머 기판(110)은 플라스틱의 플렉시블(flexible) 기판으로 이루어질 수 있다. 이 경우, 반도체 칩(130)이 폴리머 기판(110) 내에 실장되는 형태로 이루어져 플렉시블(flexible) 기판에도 용이하게 전기적 접속이 형성될 수 있다. For example, the polymer substrate 110 may be made of plastic, and may include a composite material such as glass or silicon. Furthermore, the polymer substrate 110 may be made of a plastic flexible substrate. In this case, the semiconductor chip 130 is mounted in the polymer substrate 110, so that the electrical connection can be easily formed on the flexible substrate.

반도체 칩(130)은 폴리머 기판(110)에 내장 가능한 소자가 될 수 있으며, 예컨대 구동소자(Display Driver IC; DDI) 반도체 칩(130)일 수 있다. The semiconductor chip 130 may be a device that can be embedded in the polymer substrate 110 and may be a display driver IC (DDI) semiconductor chip 130, for example.

도 3 및 도 4에 도시된 바와 같이, 단계(S120)에서 폴리머 기판(110)에 형성된 홀(hole)(111)에 반도체 칩(130)을 배치할 수 있다. 이때, 도 3에 도시된 바와 같이 반도체 칩(130)을 고정시키기 위해 폴리머 기판(110)을 캐리어 필름(carrier film)(120)과 같은 평평한 판 위에 뒤집어 놓고, 반도체 칩(130)을 정밀한 픽앤플레이스(pick & place) 기계를 사용하여 홀(hole)(111)의 중앙에 위치시킬 수 있다. As shown in FIGS. 3 and 4, the semiconductor chip 130 may be disposed in a hole 111 formed in the polymer substrate 110 in step S120. 3, the polymer substrate 110 may be inverted on a flat plate such as a carrier film 120 to fix the semiconductor chip 130 and the semiconductor chip 130 may be accurately picked and placed can be placed in the center of the hole 111 using a pick & place machine.

단계(S130)에서, 폴리머(polymer) 필름 또는 페이스트(140)를 이용하여 반도체 칩(130)이 배치된 홀(hole)(111)을 채울 수 있다. 예를 들어, 폴리머(polymer) 필름 또는 페이스트(140)를 몰딩(molding), 라미네이션(lamination) 및 디스펜싱(dispensing) 공정 중 적어도 어느 하나의 방법으로 반도체 칩(130)이 배치된 홀(hole)(111)을 채울 수 있다.In step S130, a polymer film or a paste 140 may be used to fill the hole 111 in which the semiconductor chip 130 is disposed. For example, a hole in which the semiconductor chip 130 is disposed may be formed by at least one of a molding process, a lamination process, and a dispensing process of a polymer film or paste 140, Lt; RTI ID = 0.0 > 111 < / RTI >

단계(S140)에서 반도체 칩(130)이 배치된 홀(hole)(111)을 채운 이후, 열경화를 통해 반도체 칩(130)과 폴리머 필름 또는 페이스트(140) 사이의 폴리머 또는 페이스트를 경화시켜 반도체 칩(130)의 뒷면과 폴리머 기판(110)에 소정 두께의 폴리머 층을 형성할 수 있다. The polymer or paste between the semiconductor chip 130 and the polymer film or the paste 140 is cured by thermal curing to form a hole in the semiconductor chip 130, A polymer layer having a predetermined thickness may be formed on the back surface of the chip 130 and the polymer substrate 110.

도 5에 도시된 바와 같이, 단계(S150)에서 반도체 칩(130)의 뒷면과 폴리머 기판(110)에 형성된 폴리머 층을 캐리어 필름(carrier film)(120)에서 분리시킬 수 있다. 5, the rear surface of the semiconductor chip 130 and the polymer layer formed on the polymer substrate 110 may be separated from the carrier film 120 in step S150.

그리고, 단계(S160)에서 반도체 칩(130)이 내장된 폴리머 기판(110)에서 반도체 칩(130)의 전극 위에 폴리머 유전체 층(150)을 형성할 수 있다. 예컨대, 내장된 반도체 칩(130)이 있는 폴리머 층에 노출된 반도체 칩(130)의 전극 위에 폴리머 유전체(polymer dielectric) 재료를 코팅(coating) 또는 라미네이션(lamination) 하여, 폴리머 유전체 층(150)을 형성할 수 있다. In step S160, the polymer dielectric layer 150 may be formed on the electrode of the semiconductor chip 130 on the polymer substrate 110 in which the semiconductor chip 130 is embedded. For example, a polymer dielectric material may be coated or laminated on an electrode of a semiconductor chip 130 exposed on a polymer layer having an embedded semiconductor chip 130 to form a polymer dielectric layer 150 .

도 6에 도시된 바와 같이, 단계(S170)에서 반도체 칩(130)의 I/O 전극의 위치에 따라 폴리머 유전체 층(150)에 비아(via)(151)를 형성할 수 있다. 즉, 반도체 칩(130)이 내장된 폴리머 층을 캐리어 필름(carrier film)(120)이 도포된 판에서 떼어낸 후, 이를 뒤집어 내장된 반도체 칩(130)이 있는 폴리머 층에 노출된 반도체 칩(130)의 전극 위에 폴리머 유전체 층(150)을 형성하고, 반도체 칩(130)의 I/O 전극 위치에 맞게 비아(via)(151)를 형성할 수 있다. 예컨대, 폴리머 유전체 층(150)에 플라스마아 레이저 에칭 공정을 사용하여 비아(via)(151)를 형성할 수 있다. As shown in FIG. 6, a via 151 may be formed in the polymer dielectric layer 150 according to the position of the I / O electrode of the semiconductor chip 130 in step S170. That is, after the polymer layer with the semiconductor chip 130 is detached from the plate coated with the carrier film 120, the polymer layer is turned over and the semiconductor chip 130 is exposed to the semiconductor chip 130 A via dielectric layer 150 may be formed on the electrode of the semiconductor chip 130 and a via 151 may be formed to match the position of the I / O electrode of the semiconductor chip 130. For example, a via 151 may be formed in the polymer dielectric layer 150 using a plasma laser etch process.

그리고 도 7에 도시된 바와 같이, 단계(S180)에서 금속 박막(Thin film metallization) 공정을 통해 반도체 칩(130)의 I/O 전극과 폴리머 기판(110)의 전극을 금속 박막층(160)을 통해 서로 전기적으로 연결함으로써 전기 접속시킬 수 있다. 더 구체적으로, 금속 박막(Thin film metallization) 공정과 패터닝(patterning)을 통해 20 ㎛ 이하 초미세 피치의 반도체 칩(130)의 I/O 전극과 폴리머 기판(110)의 전극을 서로 전기적으로 연결시켜 전기 접속시킬 수 있다. 더욱이, 금속 박막(Thin film metallization) 공정을 통해 10 μm 정도의 초극미세 피치의 전기 접속도 가능하다. 7, the I / O electrode of the semiconductor chip 130 and the electrode of the polymer substrate 110 are electrically connected to each other through the metal thin film layer 160 through a thin film metallization process in step S180. They can be electrically connected to each other by electrical connection. More specifically, through the thin film metallization process and patterning, the I / O electrode of the semiconductor chip 130 having an ultra fine pitch of 20 μm or less and the electrode of the polymer substrate 110 are electrically connected to each other It can be electrically connected. Furthermore, a thin film metallization process enables electrical connection at a microfine pitch of about 10 μm.

이와 같이 금속 박막(Thin film metallization) 공정은 범프(bump) 형성 및 이방성 전도필름(ACFs)의 접합 공정 없이 폴리머 기판(110)과 초극미세 피치의 반도체 칩(130)을 직접적으로 전기 접속시킴으로써, 공정 단계가 간단하고 초극미세 피치의 전기 접속이 가능하다. As described above, the thin film metallization process directly connects the polymer substrate 110 and the semiconductor chip 130 having a micro-pitch of micro-pitch without a bump formation process and an anisotropic conduction film (ACFs) process, The step is simple and an electrical connection of ultrafine fine pitch is possible.

이러한 금속 박막 전기 접속 기술을 바탕으로 하여, 플립 칩 범프(bump) 형성 및 이방성 전도필름(ACFs)의 접합 공정 없이 OLED 백플레인(backplane) 배선 공정 단계에서 OLED 폴리머 기판(110)과 구동소자(DDI) 반도체 칩(130) 등의 반도체 칩(130)을 직접적으로 금속 박막 공정(또는, 금속 박막 접속 공정이라 할 수 있다)을 통해 전기적으로 접속하는 혁신적인 패키지를 제공할 수 있다.
Based on the metal thin film electrical connection technology, the OLED polymer substrate 110 and the driving device (DDI) can be formed at the OLED backplane wiring process step without flip chip bumping and anisotropic conductive films (ACFs) It is possible to provide an innovative package that electrically connects the semiconductor chip 130 such as the semiconductor chip 130 directly through a metal thin film process (or a metal thin film connection process).

한편, 금속 박막 공정을 이용한 반도체 칩과 폴리머 기판 사이의 전기적 접속방법을 통해 금속 박막 공정을 이용한 반도체 칩과 폴리머 기판 사이의 전기적 접속이 형성된 패키지를 구현할 수 있다. Meanwhile, a package in which an electrical connection between a semiconductor chip and a polymer substrate is formed using a metal thin film process through an electrical connection method between a semiconductor chip and a polymer substrate using a metal thin film process can be realized.

도 7을 참조하면, 금속 박막 공정을 이용한 반도체 칩과 폴리머 기판 사이의 전기적 접속이 형성된 패키지는 폴리머 기판(110), 반도체 칩(또는 반도체 칩과 폴리머 기판 칩)(130), 폴리머(polymer) 필름 또는 페이스트(140), 폴리머 유전체 층(150), 비아(via)(151), 및 금속 박막층(160)을 포함하여 이루어질 수 있다.Referring to FIG. 7, a package in which a semiconductor chip and a polymer substrate are electrically connected using a metal thin film process includes a polymer substrate 110, a semiconductor chip (or a semiconductor chip and a polymer substrate chip) 130, a polymer film Or a paste 140, a polymer dielectric layer 150, a via 151, and a metal thin film layer 160.

폴리머 기판(110)에는 반도체 칩(130)의 삽입 및 전기적 접속을 위한 홀(hole)(111)이 형성될 수 있다. A hole 111 for inserting and electrically connecting the semiconductor chip 130 may be formed on the polymer substrate 110.

여기에서 폴리머 기판(110)은 플라스틱의 플렉시블(flexible) 기판으로 이루어지며, 반도체 칩(130)이 폴리머 기판(110) 내에 실장되는 형태로 이루어져 플렉시블(flexible) 기판에 전기적 접속이 형성될 수 있다. Here, the polymer substrate 110 is made of a plastic flexible substrate, and the semiconductor chip 130 is mounted in the polymer substrate 110, so that an electrical connection can be formed to the flexible substrate.

반도체 칩(130)은 폴리머 기판(110)에 형성된 홀(hole)(111)의 중앙에 배치될 수 있다. 그리고, 폴리머(polymer) 필름 또는 페이스트(140)를 이용하여 반도체 칩(130)이 배치된 홀(hole)(111)을 채울 수 있으며, 반도체 칩(130)이 내장된 폴리머 기판(110)에서 반도체 칩(130)의 전극 위에 폴리머 유전체 층(150)이 형성될 수 있다. The semiconductor chip 130 may be disposed at the center of a hole 111 formed in the polymer substrate 110. A hole 111 in which the semiconductor chip 130 is disposed may be filled with a polymer film or a paste 140. The semiconductor chip 130 may be filled with a semiconductor A polymer dielectric layer 150 may be formed on the electrode of the chip 130.

더 구체적으로, 홀(hole)(111)이 형성된 폴리머 기판(110)을 캐리어 필름(carrier film)(120) 위에 뒤집어 놓고 정밀한 픽앤플레이스(pick & place) 기계를 사용하여 홀(hole)(111)의 중앙에 반도체 칩(130)을 위치시킨 후, 폴리머(polymer) 필름 또는 페이스트(140)를 몰딩(molding), 라미네이션(lamination) 및 디스펜싱(dispensing) 공정 중 적어도 어느 하나의 방법으로 반도체 칩(130)이 배치된 홀(hole)(111)을 채울 수 있다. 그리고, 열경화를 통해 반도체 칩(130)과 폴리머 필름 또는 페이스트(140) 사이의 폴리머 또는 페이스트를 경화시켜 소정 두께의 폴리머 층을 반도체 칩(130)의 뒷면과 폴리머 기판(110)에 형성하며, 반도체 칩(130)의 뒷면과 폴리머 기판(110)에 형성된 폴리머 층을 캐리어 필름(carrier film)(120)에서 분리시킨 후, 반도체 칩(130)의 전극 위에 폴리머 유전체 층(150)을 형성할 수 있다. More specifically, the polymer substrate 110 on which the holes 111 are formed is turned over the carrier film 120 and holes 111 are formed by using a precise pick & place machine. The semiconductor chip 130 is positioned at the center of the semiconductor chip 130 and then the polymer film or the paste 140 is subjected to at least one of molding, 130 can be filled. A polymer layer having a predetermined thickness is formed on the back surface of the semiconductor chip 130 and the polymer substrate 110 by curing the polymer or paste between the semiconductor chip 130 and the polymer film or paste 140 through thermal curing, The polymer dielectric layer 150 may be formed on the electrode of the semiconductor chip 130 after the rear surface of the semiconductor chip 130 and the polymer layer formed on the polymer substrate 110 are separated from the carrier film 120 have.

이후, 비아(via)(151)는 반도체 칩(130)의 I/O 전극의 위치에 따라 폴리머 유전체 층(150)에 형성될 수 있다. The via 151 may be formed in the polymer dielectric layer 150 according to the position of the I / O electrode of the semiconductor chip 130.

금속 박막층(160)은 금속 박막(Thin film metallization) 공정을 통해 반도체 칩(130)의 I/O 전극과 폴리머 기판(110)의 전극을 서로 전기적으로 연결하여 전기 접속시킬 수 있다. 또한, 금속 박막층(160)은 금속 박막(Thin film metallization) 공정과 패터닝(patterning)을 통해 20 ㎛ 이하 초미세 피치의 반도체 칩(130)의 I/O 전극과 폴리머 기판(110)의 전극을 서로 전기적으로 연결시켜 전기 접속시킬 수 있다. The metal thin film layer 160 may be electrically connected to the I / O electrode of the semiconductor chip 130 and the electrode of the polymer substrate 110 through a thin film metallization process. The metal thin film layer 160 is formed by performing a thin film metallization process and patterning so that the I / O electrodes of the semiconductor chip 130 having an ultrafine pitch of 20 μm or less and the electrodes of the polymer substrate 110 are connected to each other They can be electrically connected and electrically connected.

여기에서, 금속 박막(Thin film metallization) 공정은 범프(bump) 형성 및 이방성 전도필름(ACFs)의 접합 공정 없이 폴리머 기판(110)과 초극미세 피치의 반도체 칩(130)을 직접 전기적으로 접속시킬 수 있다. Herein, the thin film metallization process can directly electrically connect the polymer substrate 110 and the semiconductor chip 130 having a micro-pitch of fine pitch without a bump forming process and an anisotropic conduction film (ACFs) bonding process have.

이와 같이, 실시 예들은 20 ㎛ 이하 초극미세 피치의 반도체 칩(chip)(130)과 폴리머 기판(110) 사이를 금속 박막(Thin film metallization) 공정을 사용하여 직접 전기적으로 접속하는 기술에 관한 것으로,　기존의 솔더 범프(solder bump) 및 이방성 전도필름(ACFs) 등을 사용한 전기 접속 기술을 대체하는 방법이다.　As described above, the embodiments relate directly to a technique of electrically connecting a semiconductor chip 130 having an ultra-fine pitch of 20 μm or less and a polymer substrate 110 using a thin film metallization process, It is a method to replace electric connection technology using conventional solder bumps and anisotropic conductive films (ACFs).

이러한 실시 예들은 반도체 칩(130) 연결(chip interconnection)을 직접 구현하기 위해 디스플레이 폴리머 기판(110)에 홀(hole)(111)을 형성함으로써, 초미세 피치의 반도체 칩(130)을 폴리머 기판(110)에 내장하는 방법을 통해 기존의 접합 공정을 대체하는 새로운 패키지 구조를 제안할 수 있다. 이는, 기존의 팬-아웃 웨이퍼 레벨 패키지(FOWLP) 등에서의 COG(Chip-on-Glass)와 달리 반도체 칩(130)을 폴리머 기판(110) 내에 실장하는 형태인 Chip-in-Film 형태로 구현이 되어 플렉시블(flexible)한 디스플레이 패키지를 구현할 수 있다.
These embodiments may form a hole 111 in the display polymer substrate 110 to directly implement the chip interconnection of the semiconductor chip 130 so that the ultra fine pitch semiconductor chip 130 is bonded to the polymer substrate 110), a new package structure replacing the existing bonding process can be proposed. This is realized in a chip-in-film type in which the semiconductor chip 130 is mounted in the polymer substrate 110, unlike the conventional chip-on-glass (COG) in a fan-out wafer level package So that a flexible display package can be realized.

아래에서는 비아(via) 드릴링(Drilling) 및 금속 박막 공정을 통해 OLED 백플레인(backplane)과 내장된 구동소자(DDI) 반도체 칩을 전기적으로 연결하는 방법을 예를 들어 보다 구체적으로 설명한다. Hereinafter, a method of electrically connecting an OLED backplane to a built-in driving device (DDI) semiconductor chip through a via drilling and a metal thin film process will be described in more detail by way of example.

도 8은 일 실시 예에 따른 OLED 백플레인(backplane)과 내장된 구동소자(DDI) 반도체 칩을 전기적으로 연결하는 방법을 설명하기 위한 도면이다. 8 is a view for explaining a method of electrically connecting an OLED backplane to a built-in driving element (DDI) semiconductor chip according to an embodiment.

도 8을 참조하면, 비아(via) 드릴링(Drilling) 및 금속 박막 공정을 통해 OLED 백플레인(backplane)과 내장된 구동소자(DDI) 반도체 칩을 전기적으로 연결하는 방법을 나타내는 것으로, OLED 디스플레이 패널을 형성하는 공정 중 가장 첫 단계에서 진행되는 백플레인(backplane) 공정은 디스플레이 폴리머 기판(210) 위에 OLED를 구동시키는 TFT(270) 배열을 픽셀 단위로 구성하는 공정으로, 또한 구동소자(DDI) 반도체 칩(230)을 접합하는 본딩 패드(pad)(250)도 이때 형성시킬 수 있다. 그리고, 구동소자(DDI) 반도체 칩(230)을 폴리머 소재의 디스플레이 폴리머 기판(210)에 내장하고, TFT(270)의 패널 전극(261)과 전기적으로 접속될 수 있도록 수 ㎛ 해상도를 갖는 금속 박막 공정(260)을 수행할 수 있다. Referring to FIG. 8, there is shown a method of electrically connecting an OLED backplane to a built-in driving device (DDI) semiconductor chip through via drilling and a metal thin film process, A backplane process that is performed in the first stage of the process is a process of forming an array of TFTs 270 for driving an OLED on a display polymer substrate 210 in pixel units and also a driving device (DDI) semiconductor chip 230 A bonding pad 250 may be formed at this time. Then, a driving element (DDI) semiconductor chip 230 is embedded in a polymer-based display polymer substrate 210, and a metal thin film having a resolution of several micrometers is formed so as to be electrically connected to the panel electrode 261 of the TFT 270 Process 260 may be performed.

여기에서, 구동소자(DDI) 반도체 칩을 디스플레이 폴리머 기판에 내장하기 위해 디스플레이 폴리머 기판에 구동소자(DDI) 반도체 칩이 삽입될 홀(hole)을 형성하고, 홀(hole)에 구동소자(DDI) 반도체 칩을 배치하는 기판 제작 공정을 더 포함하여 이루어질 수 있다. Here, a hole for inserting a driving element (DDI) semiconductor chip is formed on a display polymer substrate to embed a driving element (DDI) semiconductor chip in a display polymer substrate, and a driving element (DDI) And a substrate manufacturing step of arranging the semiconductor chips.

따라서 18 ㎛ 이하의 초극미세 피치 COG(Chip-on-Glass), COP(Chip-on-Plastic) 등의 이방성 전도필름(ACFs)의 접속 기술 한계를 극복하고, 이방성 전도필름(ACFs)의 접속 후 공정을 완전히 제거할 수 있을 뿐 아니라, 구동소자(DDI) 반도체 칩도 보다 작게 만들 수 있는 등 여러 가지 장점이 있다. 결과적으로 OLED 패널 백플레인(backplane) 공정 단계에서 내장된 구동소자(DDI) 반도체 칩이 OLED 패널에 전기적으로 접속된 구조를 제작할 수 있다. 더욱이, 플라스틱 패널 내에 반도체 칩이 내장된 구조이기 때문에 플렉시블(flexible)한 OLED 패널을 구현할 수 있다.Therefore, it is possible to overcome the connection technology limitations of the anisotropic conduction films (ACFs) such as ultra-fine pitch COG (Chip-on-Glass) and COP (Chip-on- There are various advantages such that not only the process can be completely eliminated but also the driving element (DDI) semiconductor chip can be made smaller. As a result, it is possible to fabricate a structure in which a driving element (DDI) semiconductor chip embedded in the OLED panel backplane process step is electrically connected to the OLED panel. Further, since the semiconductor chip is embedded in the plastic panel, a flexible OLED panel can be realized.

이와 같이, 본 발명에서 제시하는 공정을 사용하게 되면 TFT 패널을 제작하는 과정에서 패널에 홀(hole)을 형성하고 구동소자(DDI) 반도체 칩을 삽입 및 몰딩한 다음에 TFT 전극을 형성하는 금속 박막 공정 단계를 통해 반도체 칩 위에 노출된 전극과 패널의 전극을 서로 연결함으로써, 초극미세 피치의 접속을　이방성 전도필름(ACFs)을 사용하지 않고도 형성할 수 있다.　
As described above, when the process described in the present invention is used, a hole is formed in a panel in the process of manufacturing a TFT panel, a driving device (DDI) semiconductor chip is inserted and molded, and then a metal thin film By connecting the electrode exposed on the semiconductor chip and the electrode of the panel to each other through the process step, the connection of the ultimate fine pitch can be formed without using the anisotropic conduction films (ACFs).

전극의 극미세 피치화가 가장 두드러지게 진행된 디스플레이 분야에서 가장 주목 받는 디스플레이 기술은 OLED 기술이다. LCD와 달리 저전력, 고휘도, 및 플라스틱 패널 사용 가능성 등의 장점 때문에 삼성, 화웨이 등뿐만 아니라 애플도 2017년 이후 OLED 디스플레이를 스마트폰에 채택할 것으로 예상되어 스마트폰용 OLED 패널 시장의 급속한 성장이 예상되며, 스마트폰 이외에도 OLED TV, 웨어러블 기기의 디스플레이 등 대형가전뿐만 아니라 스마트폰 및 스마트 워치, VR 등 다양한 크기와 응용분야에서 OLED 디스플레이가 사용될 것으로 예상된다. IHS report에 따르면 전세계 OLED 디스플레이 시장 규모는 2015년 1274억 달러에서 2020년 1463억 달러로 연평균 2.8% 성장할 것으로 전망하고 있다.OLED technology is one of the most notable display technologies in the field of display where the extremely fine pitch of electrodes has been remarkably advanced. In addition to Samsung and Huawei, Apple is expected to adopt OLED displays to smartphones in 2017, as it has the advantages of low power consumption, high brightness, and the possibility of using plastic panels. In addition to smart phones, OLED displays are expected to be used in a variety of sizes and applications, including smart phones, smart watches, and VRs, as well as large home appliances such as OLED TVs and wearable display devices. According to the IHS report, the worldwide OLED display market is expected to grow at an annual average growth rate of 2.8% from $ 127.4 billion in 2015 to $ 146.3 billion in 2020.

8K UHD 디스플레이 제품의 출현과 VR 디스플레이 기기의 태동으로 초고해상도(7680X4320), 고성능의 초고해상도 디스플레이 제품이 요구됨에 따라 디스플레이 부품의 I/O 수가 많아지고 구동소자(DDI) 반도체 칩과 디스플레이 패널 전극의 간격(pitch)이 18 ㎛ 이하로 급격하게 감소하고 있는 추세이다.With the advent of 8K UHD display products and the emergence of VR display devices, high resolution (7680X4320), high-performance ultra-high resolution display products are required, so that the number of I / O of display parts increases and the number of DDI semiconductor chips and display panel electrodes The pitch is sharply decreasing to 18 占 퐉 or less.

이 때문에 기존의 24 ㎛ 이하 극미세 피치의 구동소자(DDI) 반도체 칩과 OLED 패널 사이를 안정적으로 전기 접속하기 위해 초분산된 도전볼 이방성 전도필름(ACFs), 배열된 도전볼 이방성 전도필름(ACFs), 나노파이버(nanofiber) 및 고정형 폴리머층(anchoring polymer layer) 이방성 전도필름(ACFs) 등 다양한 이방성 전도필름(ACFs)이 개발되고 있다. 그러나 상용화된 새로운 이방성 전도필름(ACFs)의 경우도 기술적으로 18 ㎛ 이하의 피치의 이방성 전도필름(ACFs)의 기술적 한계와 고가의 이방성 전도필름(ACFs) 재료비 문제, 안정적인 공급 문제로 인하여 어려움이 많다.For this reason, in order to stably electrically connect a driving element (DDI) semiconductor chip having a very fine pitch of 24 μm or less to the OLED panel, a highly dispersed conductive ball anisotropic conductive film (ACFs), an aligned conductive ball anisotropic conductive film ), Nanofibers, and anchoring polymer layer anisotropic conduction films (ACFs) have been developed. However, even in the case of commercialized new anisotropic conductive films (ACFs), technically, there are many technical difficulties due to technical limitations of anisotropic conductive films (ACFs) having a pitch of 18 μm or less, problems of costly materials of anisotropic conductive films .

본 실시 예들은 기존의 24 ㎛ 피치 COG(Chip-on-Glass)와 COP(Chip-on-Plastic) 기술에서 금 도금 플립 칩 범프 구동소자(DDI) 반도체 칩 기술과 극미세 피치 이방성 전도필름(ACFs) 전기 접속 기술들을 사용하지 않고, 내장형 반도체 칩과 금속 박막 공정을 사용하여 18 ㎛ 피치 이하의 초극미세 피치 8K UHD COG(Chip-on-Glass), VR, OLED COP(Chip-on-Plastic) 등의 전기 접속을 가능하게 하는 획기적인 기술이다.These embodiments are based on the gold-plated flip chip bump driving device (DDI) semiconductor chip technology and the very fine pitch anisotropic conduction films (ACFs) in the conventional 24 탆 pitch COG (Chip-on-Glass) ) 8K UHD chip-on-glass (COG), VR, OLED COP (Chip-on-Plastic) etc with an ultra-fine pitch of 18 μm pitch or less using built-in semiconductor chip and metal thin film process Is an epoch-making technology that enables electrical connection of

기존 24 ㎛ 피치 구동소자(DDI) 반도체 칩 플립 칩 기술에서 사용되는 4 ~ 6단 배열된 플립 칩 I/O 범프(bump) 대신 18 ㎛ 피치 이하의 접속이 가능함으로써, 구동소자(DDI) 반도체 칩의 4 ~ 6단 IO 배열을 약 3단 이하의 I/O 배열로 줄일 수 있으므로 구동소자(DDI) 반도체 칩의 크기를 30% 정도 줄일 수 있다. 이로 인한 웨이퍼(wafer) 당 구동소자(DDI) 반도체 칩 개수도 늘일 수 있으므로 구동소자(DDI) 반도체 칩 단가를 획기적으로 줄일 수 있다. 또한 기존 구동소자(DDI) 반도체 칩 범핑 공정 비용과 이방성 전도필름(ACFs) 소재 등의 비용을 없앨 수 있다. (DDI) Semiconductor Chip Flip Chip Technology, which is used in the conventional semiconductor chip flip chip technology, can be connected to a driving element (DDI) semiconductor chip Of the I / O array of 4 to 6 stages can be reduced to an I / O array of about 3 stages or less, so that the size of the driving element (DDI) semiconductor chip can be reduced by about 30%. The number of DDI semiconductor chips per wafer can also be increased, which can drastically reduce the cost of the DDI semiconductor chip. In addition, the cost of the conventional driving device (DDI) semiconductor chip bumping process and the cost of the anisotropic conduction film (ACFs) material can be eliminated.

그리고 기존 OLED 제작 후 구동소자(DDI) 반도체 칩을 이방성 전도필름(ACFs)으로 접속하는 후 공정을 없애고, 초기 백플레인(backplane) 공정에서 구동소자(DDI) 반도체 칩을 내장하므로 OLED 모듈 제조 공정이 용이해진다. 이와 같은 금속 박막 공정으로 전기 접속된 구동소자(DDI) 반도체 칩의 두께를 OLED 필름 두께로 얇게 하고, 폴리머 구조물로 완전히 감싸게 됨으로써 플렉시블(flexible) 특성이 우수한 CIF(Chip In Film) 패키징을 구현할 수 있고, 장차 플렉시블(flexible) 특성을 요구하는 VR용 OLED 모듈 구현에도 적합하다.OLED module fabrication process is facilitated by eliminating the post-process of connecting DDI semiconductor chips with ACFs after conventional OLED fabrication and incorporating DDI semiconductor chips in the initial backplane process. It becomes. The thickness of the electrically connected DDI semiconductor chip is thinned to the thickness of the OLED film by the metal thin film process and the CIG (Chip In Film) packaging excellent in the flexible characteristic can be realized by completely wrapping the DDI semiconductor chip with the polymer structure , And is also suitable for the implementation of OLED modules for VR that require flexible characteristics in the future.

이와 같이, 실시 예들에 따르면 기존의 구동소자(DDI) 반도체 칩과 OLED 패키지 기술에서 플립 칩 범프 기술과 이방성 전도필름(ACFs) 기술을 사용하지 않고, 18 μm 이하 초극미세 피치의 전기 접속을 가능하게 하며 구동소자(DDI) 반도체 칩 자체를 작게 설계할 수 있다. 더욱이, 실시 예들에 따르면 플렉시블(flexible)한 OLED를 용이하게 구현할 수 있다. 이러한 기술은 새로운 장비 및 신물질을 도입하는 것이 아닌, 기존의 금속 박막 공정 설비와 재료를 이용하여 쉽게 공정 접근 가능하며 조기 사업화가 가능한 장점이 있다.As described above, according to the embodiments, it is possible to make the electrical connection of the ultra-fine pitch of 18 μm or less without using the flip chip bump technique and the anisotropic conduction film (ACFs) technique in the conventional driving device (DDI) And the driving element (DDI) semiconductor chip itself can be designed to be small. Furthermore, according to the embodiments, a flexible OLED can be easily implemented. These technologies are not only introducing new equipments and new materials, but also have advantages of being easily accessible and early commercialization by using existing metal thin film process equipment and materials.

이상과 같이 실시 예들이 비록 한정된 실시 예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. For example, it is to be understood that the techniques described may be performed in a different order than the described methods, and / or that components of the described systems, structures, devices, circuits, Lt; / RTI > or equivalents, even if it is replaced or replaced.

그러므로, 다른 구현들, 다른 실시 예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments and equivalents to the claims are within the scope of the following claims.

Claims (19)

OLED(Organic Light Emitting Diodes) 폴리머 기판위에 OLED를 구동시키는 TFT의 배열을 픽셀 단위로 구성하는 단계;
상기 OLED 폴리머 기판상에 구동소자(Display Driver IC; DDI) 반도체 칩(chip)을 접합하기 위한 본딩 패드를 형성하는 단계;
상기 OLED 폴리머 기판에 상기 구동소자 반도체 칩을 삽입하기 위한 홀(hole)을 형성하는 단계;
상기 구동소자 반도체 칩을 상기 본딩 패드에 접합시켜 상기 홀에 배치하는 단계;
폴리머(polymer) 필름 또는 페이스트를 이용하여 상기 구동소자 반도체 칩이 배치된 상기 홀(hole)을 채우는 단계;
상기 구동소자 반도체 칩의 전극의 위치에 따라 상기 본딩 패드에 비아(via)를 형성하는 단계; 및
금속 박막(Thin film metallization) 공정을 이용하여 상기 구동소자 반도체 칩의 전극과 상기 TFT의 전극을 상기 비아를 통해 서로 전기적으로 연결하여 전기 접속시키는 단계
를 포함하는, 금속 박막 공정을 이용한 구동소자 반도체 칩과 OLED 폴리머 기판 사이의 전기적 접속방법.Forming an array of TFTs for driving an OLED on a polymer substrate of an OLED (Organic Light Emitting Diodes) in pixel units;
Forming a bonding pad for bonding a display driver IC (DDI) semiconductor chip on the OLED polymer substrate;
Forming a hole for inserting the driving device semiconductor chip in the OLED polymer substrate;
Bonding the driving element semiconductor chip to the bonding pad and arranging the driving element semiconductor chip in the hole;
Filling the hole in which the driving IC chip is disposed by using a polymer film or paste;
Forming a via in the bonding pad according to a position of an electrode of the driving device semiconductor chip; And
Electrically connecting the electrodes of the driving device semiconductor chip and the electrodes of the TFT to each other through the vias by using a thin film metallization process,
Wherein the organic semiconductor chip is electrically connected to the OLED polymer substrate. 제1항에 있어서,
상기 OLED 폴리머 기판에 반도체 칩을 삽입하기 위한 홀을 형성하는 단계는,
상기 OLED 폴리머 기판에 메커니컬 펀칭(mechanical punching) 또는 레이저 드릴링(laser drilling)을 통해 홀을 형성하는 단계인 것
을 특징으로 하는 금속 박막 공정을 이용한 구동소자 반도체 칩과 OLED 폴리머 기판 사이의 전기적 접속방법.The method according to claim 1,
Forming a hole for inserting a semiconductor chip in the OLED polymer substrate,
And forming a hole in the OLED polymer substrate through mechanical punching or laser drilling
And a method of electrically connecting the driving device semiconductor chip and the OLED polymer substrate using the metal thin film process. 제1항에 있어서,
상기 전기 접속시키는 단계는,
상기 금속 박막 공정과 패터닝(patterning)을 통해 20 ㎛ 이하 초미세 피치의 상기 구동소자 반도체 칩의 전극과 상기 TFT의 전극을 서로 전기적으로 연결시켜 전기 접속시키는 것
을 특징으로 하는 금속 박막 공정을 이용한 구동소자 반도체 칩과 OLED 폴리머 기판 사이의 전기적 접속방법.The method according to claim 1,
Wherein the step of electrically connecting comprises:
The electrode of the driving element semiconductor chip and the electrode of the TFT having an ultrafine pitch of 20 μm or less are electrically connected to each other through the metal thin film process and patterning to electrically connect
And a method of electrically connecting the driving device semiconductor chip and the OLED polymer substrate using the metal thin film process. 제1항에 있어서,
상기 OLED 폴리머 기판은,
플라스틱의 플렉시블(flexible) 기판으로 이루어지며,
상기 구동소자 반도체 칩이 상기 OLED 폴리머 기판 내에 실장되는 형태로 이루어져 상기 플렉시블(flexible) 기판에 전기적 접속이 형성되는 것
을 특징으로 하는 금속 박막 공정을 이용한 구동소자 반도체 칩과 OLED 폴리머 기판 사이의 전기적 접속방법.The method according to claim 1,
Wherein the OLED polymer substrate comprises:
It consists of a plastic flexible substrate,
Wherein the driving device semiconductor chip is mounted in the OLED polymer substrate to form an electrical connection to the flexible substrate
And a method of electrically connecting the driving device semiconductor chip and the OLED polymer substrate using the metal thin film process. 제1항에 있어서,
상기 금속 박막(Thin film metallization) 공정은,
범프(bump) 형성 및 이방성 전도필름(ACFs)의 접합 공정 없이 상기 TFT의 전극과 초극미세 피치의 상기 구동소자 반도체 칩을 직접 전기적으로 접속시키는 것
을 특징으로 하는 금속 박막 공정을 이용한 구동소자 반도체 칩과 OLED 폴리머 기판 사이의 전기적 접속방법.The method according to claim 1,
In the thin film metallization process,
The electrode of the TFT and the driving element semiconductor chip of super fine pitch are directly electrically connected without forming a bump and an anisotropic conductive film (ACFs)
And a method of electrically connecting the driving device semiconductor chip and the OLED polymer substrate using the metal thin film process. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
KR1020170069753A 2017-06-05 2017-06-05 Method for interconnecting ultra-fine pitch semiconductor chip to substrates using thin film metallization KR101938976B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170069753A KR101938976B1 (en) 2017-06-05 2017-06-05 Method for interconnecting ultra-fine pitch semiconductor chip to substrates using thin film metallization

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170069753A KR101938976B1 (en) 2017-06-05 2017-06-05 Method for interconnecting ultra-fine pitch semiconductor chip to substrates using thin film metallization

Publications (2)

Publication Number Publication Date
KR20180133277A KR20180133277A (en) 2018-12-14
KR101938976B1 true KR101938976B1 (en) 2019-01-16

Family

ID=64743474

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170069753A KR101938976B1 (en) 2017-06-05 2017-06-05 Method for interconnecting ultra-fine pitch semiconductor chip to substrates using thin film metallization

Country Status (1)

Country Link
KR (1) KR101938976B1 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012523667A (en) * 2009-04-09 2012-10-04 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー Flexible OLED display with chiplet
JP2015146345A (en) * 2014-01-31 2015-08-13 イビデン株式会社 Electronic component built-in multilayer wiring board and manufacturing method of the same

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7214569B2 (en) * 2002-01-23 2007-05-08 Alien Technology Corporation Apparatus incorporating small-feature-size and large-feature-size components and method for making same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012523667A (en) * 2009-04-09 2012-10-04 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー Flexible OLED display with chiplet
JP2015146345A (en) * 2014-01-31 2015-08-13 イビデン株式会社 Electronic component built-in multilayer wiring board and manufacturing method of the same

Also Published As

Publication number Publication date
KR20180133277A (en) 2018-12-14

Similar Documents

Publication Publication Date Title
US10665567B1 (en) Wafer level package and fabrication method
US8580683B2 (en) Apparatus and methods for molding die on wafer interposers
CN203312275U (en) Semiconductor device with formation of embedded SOP fan-out type packaging
TWI523126B (en) Semiconductor device and method of forming cavity in pcb containing encapsulant or dummy die having cte similar to cte of large array wlcsp
US8877567B2 (en) Semiconductor device and method of forming uniform height insulating layer over interposer frame as standoff for semiconductor die
US8836097B2 (en) Semiconductor device and method of forming pre-molded substrate to reduce warpage during die molding
TWI517351B (en) Interposer package apparatus and method for constructing interposer assembly
US9806061B2 (en) Bumpless wafer level fan-out package
US6900534B2 (en) Direct attach chip scale package
TWI541916B (en) Semiconductor device and method of forming flipchip interconnect structure
CN203312276U (en) Semiconductor device for controlling warping in semiconductor packaging
US20150221577A1 (en) Package assembly having a semiconductor substrate
US20090294911A1 (en) Semiconductor Device and Method of Forming Double-Sided Through Vias in Saw Streets
CN1853271A (en) Method and apparatus for a dual substrate package
CN103681468A (en) Semiconductor device and method of forming dual-sided interconnect structures in Fo-WLCSP
US10325880B2 (en) Hybrid 3D/2.5D interposer
US20130260510A1 (en) 3-D Integrated Circuits and Methods of Forming Thereof
US20220262751A1 (en) Chip Package on Package Structure, Packaging Method Thereof, and Electronic Device
US20210217707A1 (en) Semiconductor package having re-distribution layer structure on substrate component
US20210265290A1 (en) Semiconductor package structures and methods of manufacturing the same
KR101938976B1 (en) Method for interconnecting ultra-fine pitch semiconductor chip to substrates using thin film metallization
CN221201163U (en) Semiconductor device package
US20230042800A1 (en) Electronic package and method of forming the same
US20190259675A1 (en) Glass frame fan out packaging and method of manufacturing thereof
CN116259619A (en) Semiconductor device and method for processing a strip of electrical components using a mesh clamp

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant