KR101935267B1 - Fabrication method for ultrathin silicon substrate - Google Patents
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Abstract
본 발명은 실리콘 모재에 포어를 형성하고 스트레스층을 증착한 뒤, 스트레스의 변화에 따라 멤브레인 실리콘 기판 또는 다공성 실리콘 기판으로 형성될 수 있는 초박형 실리콘 기판 제조 방법을 제공한다.
이를 위하여, 결정형 실리콘 모재를 준비하는 단계; 상기 실리콘 모재 표면에 전해 에칭으로 포어를 형성하는 단계; 상기 실리콘 모재 위에 스트레스층을 형성하는 단계; 상기 실리콘 모재으로부터, 상기 스트레스층 및 이에 접합된 실리콘층을 함께 박리하는 단계; 및 상기 박리된 실리콘층에서 스트레스층을 제거하는 단계를 포함하는 초박형 실리콘 기판 제조 방법을 제공한다.
The present invention provides a method of manufacturing an ultra-thin silicon substrate which can be formed into a membrane silicon substrate or a porous silicon substrate by forming a pore in a silicon base material, depositing a stress layer, and changing the stress.
Preparing a crystalline silicon base material; Forming a pore on the surface of the silicon base material by electrolytic etching; Forming a stress layer on the silicon base material; Peeling the stress layer and the silicon layer bonded thereto from the silicon base material together; And removing the stress layer from the peeled silicon layer.
Description
본 발명은 초박형 실리콘 기판 제조 방법에 관한 것이며, 더 자세하게는 실리콘 모재에 포어를 형성하고 금속층을 증착한 뒤, 증착 조건에 따라 멤브레인 실리콘 기판 또는 다공성 실리콘 기판으로서 형성될 수 있는 초박형 실리콘 기판 제조 방법을 제공하는 것이 목적이다.The present invention relates to a method of manufacturing an ultra-thin silicon substrate, and more particularly, to a method of manufacturing an ultra-thin silicon substrate which can be formed as a membrane silicon substrate or a porous silicon substrate by forming a pore in a silicon base material and depositing a metal layer, The purpose is to provide.
실리콘은 태양광발전 재료에서 중요한 역할을 하기 때문에 사용량이 계속 증가하고 있다. 그에 따라 실리콘의 가격이 오르면서 재료비용이 태양전지 제조에 있어서 높은 부담을 주고 있다.Silicon is playing an important role in photovoltaic materials, so usage continues to increase. As the price of silicon increases, the cost of materials is putting a heavy burden on the manufacture of solar cells.
대표적으로 태양광 발전을 살펴보면, 단결정 실리콘을 재료로 하는 결정질 실리콘 태양전지가 뛰어난 성능을 기반으로 초기부터 지속적으로 발전하고 사용되어 왔으나, 단결정 실리콘 기판의 재료비용이 증가하는 문제로 인하여 비정질 형태의 박막 실리콘 태양전지 또는 비정질 박막을 결정화한 다결정질(poly-crystal) 형태의 실리콘 태양전지에 대한 연구가 활발하게 진행되고 있다.As a representative example of the photovoltaic power generation, a crystalline silicon solar cell using a single crystal silicon material has been continuously developed and used from the beginning based on its excellent performance. However, due to an increase in material cost of a single crystal silicon substrate, Silicon solar cells or polycrystalline silicon solar cells that crystallize amorphous thin films have been actively studied.
단결정 실리콘 반도체 재료는 단결정의 잉곳을 제조하고 이를 얇게 커팅한 웨이퍼 형태로 사용하지만, 커팅에 의한 두께에 한계가 있기 때문에 비정질 박막을 형성하는 경우에 비하여 재료비용이 높을 수 밖에 없다.The single crystal silicon semiconductor material is used in the form of a wafer in which a single crystal ingot is prepared and thinly cut. However, since the thickness of the single crystal ingot is limited by the cutting, the material cost is inevitably higher than in the case of forming an amorphous thin film.
따라서 원가절감을 위한 실리콘 기판 두께 감소와 고효율을 동시에 만족시키기 위한 연구가 활발하게 진행되고 있다. 이중 후면전극을 이용한 고효율 EWT(Emitter Wrap-through) 태양전지는 전극이 전면에 없고 홀(포어) 내부가 충전되어 있기 때문에 빛 흡수를 극대화시킬 수 있는 장점이 있다. Therefore, studies are being actively carried out to simultaneously satisfy the reduction of silicon substrate thickness and high efficiency for cost reduction. The high efficiency EWT (Emitter Wrap-through) solar cell using dual rear electrodes has the advantage of maximizing light absorption because the electrode is not on the front and the hole is filled inside.
이러한 EWT 태양전지를 위해서는 다수의 관통홀을 구비한 초박형 실리콘 기판, 즉 멤브레인 실리콘 기판이 필요한 바, 현재까지 초박형 멤브레인 실리콘 기판은 대개 전해 에칭법을 이용하여 먼저 홀을 형성한 후 KOH로 실리콘을 용해하여 제작하고 있다. 하지만 이 경우, 실리콘이 용해되는 과정에서 포어의 직경이 변화하고 또 실리콘의 손실이 발생되는 문제가 있다. For such an EWT solar cell, an ultra-thin silicon substrate having a plurality of through-holes, that is, a membrane silicon substrate is required. Up to now, an ultra-thin membrane silicon substrate is generally formed by using an electrolytic etching method, . However, in this case, there is a problem that the diameter of the pore changes and the loss of silicon is generated in the process of dissolving the silicon.
본 발명에서는 이러한 종래 기술의 문제점을 해결하여, 표면에 형성된 포어 직경의 변화가 없고 실리콘 손실을 최소화할 수 있는 초박형 실리콘 기판 제조 방법을 제공하는 것이 목적이다. It is an object of the present invention to provide a method of manufacturing an ultra-thin silicon substrate which solves the problems of the prior art and can minimize the silicon loss without changing the pore diameter formed on the surface.
또 본 발명은 스트레스의 제어에 따라 멤브레인 실리콘 박막 기판 또는 다공성 실리콘 박막 기판으로서 형성될 수 있는 초박형 실리콘 기판 제조 방법을 제공하는 것이 목적이다. It is another object of the present invention to provide an ultra-thin silicon substrate manufacturing method which can be formed as a membrane silicon thin film substrate or a porous silicon thin film substrate according to the control of stress.
상기 목적을 달성하기 위해 본 발명에서는 아래와 같은 구성으로 이루어지는 초박형 실리콘 기판 제조 방법을 제공한다.In order to achieve the above object, the present invention provides an ultra-thin silicon substrate manufacturing method having the following structure.
실리콘 모재를 준비하는 단계; Preparing a silicon base material;
상기 실리콘 모재 표면에 포어를 형성하는 단계;Forming a pore on the surface of the silicon base material;
상기 실리콘 모재 위에 스트레스층을 형성하는 단계; Forming a stress layer on the silicon base material;
상기 실리콘 모재로부터, 상기 스트레스층 및 이에 접합된 실리콘층으로 이루어지는 박리층을 박리하는 단계; 및 Peeling the release layer comprising the stress layer and the silicon layer bonded thereto from the silicon base material; And
상기 박리층에서 스트레스층을 제거하여 실리콘층만 남기는 단계를 포함하는 초박형 실리콘 기판 제조 방법. And removing the stress layer from the peeling layer to leave only the silicon layer.
본 발명에서는 실리콘 모재에 원하는 크기와 깊이의 포어를 형성한 후, 스트레스층을 증착한 뒤 박리하는 공정을 기본으로 하여, 초박형 다공성 실리콘 기판 또는 초박형 멤브레인 실리콘 기판을 제공한다. 본 발명에서 다공성 기판이라는 표현은, 구멍이 관통되어 형성된 멤브레인과 구별하기 위해, 한쪽은 막힌 상태의 기판을 의미하는 것으로 한다. The present invention provides an ultra-thin porous silicon substrate or an ultra-thin membrane silicon substrate on the basis of a process of forming a pore of a desired size and depth in a silicon base material, followed by depositing and releasing a stress layer. In the present invention, the term porous substrate means a substrate in which one side is in a clogged state in order to distinguish it from a membrane formed through a hole.
실리콘 모재는 결정질 실리콘이 바람직하다. 이는 박리 단계에서 결정면을 따라 박리가 일어나야 하기 때문이다. The silicon base material is preferably crystalline silicon. This is because peeling must occur along the crystal plane in the peeling step.
준비된 실리콘 모재 위에 포어를 형성하는 방법은 특히 한정되지 않는다. 건식, 습식 모두 가능하다. The method of forming the pores on the prepared silicon base material is not particularly limited. Both dry and wet are possible.
전해 에칭에 의해 다수의 포어가 형성된 실리콘 모재 위에는 금속 스트레스층을 형성한다. 스트레스층 형성 방법은 특정 방법으로 제한되는 것은 아니나, 전해도금으로 형성되는 것이 바람직하다. 스트레스층의 재료로서는 니켈이 대표적으로 사용될 수 있으나, 이에 한정되는 것은 아니며, 예를 들어 Co, Ni, Cu, Cr, Zn 등을 사용할 수도 있다. A metal stress layer is formed on the silicon base material having a plurality of pores formed by electrolytic etching. The stress layer forming method is not limited to a specific method, but is preferably formed by electrolytic plating. For example, Co, Ni, Cu, Cr, Zn and the like may be used as the material of the stress layer, although nickel is typically used as the material of the stress layer.
스트레스층에는 증착 과정에서 층 내부에 증착 응력이 형성되어 잔류하며, 이러한 응력이 임계값을 넘을 경우 이후 실리콘 모재로부터의 박리를 위한 구동력으로 작용하게 된다. In the stress layer, a deposition stress is formed in the layer during the deposition process. If the stress exceeds the threshold value, the stress layer acts as a driving force for peeling from the silicon base material.
한편, 상기 포어 형성 단계 이후 스트레스층을 형성하기 전에, 전기저항 감소를 위해 시드층을 형성하는 단계를 더 포함하는 것이 바람직하다. 시드층을 형성하는 공정 역시 제한되지 않으며, 건식, 습식 모두 적용 가능하다. PVD 또는 무전해도금이 대표적이다. 진공 설비가 필요 없는 점 및, 이후의 전해 도금에 의한 스트레스층 형성과의 연속적인 습식 공정을 통해 공정의 효율성을 향상시키는 면에서, 습식 공정이 특히 바람직하다. 습식방법은 바람직하게는 무전해도금으로 이루어진다. 시드층으로 사용되는 물질은 특히 한정되지 않는다. 예를 들어 Ti, Ni, Cu, Co, Cr, Zn에서 선택되는 하나 이상의 금속으로 이루어질 수 있으며, 실리콘과 접착력이 높은 Ni 또는 Ti/Ni 등의 금속이 바람직하다.On the other hand, before forming the stress layer after the pore forming step, it is preferable to further include forming a seed layer for reducing electrical resistance. The process of forming the seed layer is also not limited, and both dry and wet processes are applicable. PVD or electroless plating is typical. A wet process is particularly preferable in terms of improving the efficiency of the process through the continuous wet process with the formation of the stress layer by electrolytic plating after the vacuum process is not necessary. The wet method is preferably of electroless plating. The material used as the seed layer is not particularly limited. For example, at least one metal selected from Ti, Ni, Cu, Co, Cr, and Zn, and a metal such as Ni or Ti / Ni having high adhesion to silicon is preferable.
한편, 시드층과 스트레스층 형성 단계 사이에 전기전도도 증가를 위한 버퍼층을 더 형성하는 단계를 더 포함하는 것이 특히 바람직하다. On the other hand, it is particularly preferable to further include forming a buffer layer for increasing the electrical conductivity between the seed layer and the stress layer forming step.
증착 공정 이후에는, 표면에 다수의 포어가 형성되어 있고 그 위에 스트레스층이 증착된 실리콘 모재에 대해 박리 공정을 수행한다. 박리는 잔류하는 응력에 의해 자발적으로 일어날 수도 있고 테이프를 이용하여 리프트 오프 방식으로 떼어냄으로써 이루어질 수도 있다. 또는 자석을 이용하여 박리 효율을 높일 수도 있다. After the deposition process, a peeling process is performed on a silicon base material having a plurality of pores formed on its surface and a stress layer deposited thereon. The peeling may occur spontaneously by residual stress or may be accomplished by peeling off with a tape in a lift-off manner. Alternatively, the peeling efficiency can be increased by using a magnet.
이때 스트레스층과 결합된 실리콘 모재 표면의 층(시드층/버퍼층이 형성된 경우 시드층/버퍼층도 포함)이 함께 박리된다. 이하, 이와 같이 박리되는 층들을 함께 일컬어 박리층이라고 한다. At this time, the layer of the surface of the silicon base material combined with the stress layer (including the seed layer / buffer layer when the seed layer / buffer layer is formed) is peeled together. Hereinafter, such peeled layers are also referred to as peel layers.
박리된 실리콘 모재 표면에는 앞선 전해 에칭 공정으로 형성된 포어가 드러나 있다. 이때 스트레스층 형성 시의 조건에 따라, 박리가 이루어지는 실리콘 모재의 깊이가 달라진다. 예를 들어 포어의 바닥보다 높은 위치에서 박리층이 박리되어 나올 경우에는, 박리층은 다수의 포어에 의해 기판 전면과 후면이 관통된 형태의 멤브레인 박막 형태의 기판이 된다. 이와 달리, 포어가 형성된 깊이보다 더 깊은 위치에서 박리가 이루어지게 할 경우에는, 박리층은 밑면이 막혀 있는 다공성 실리콘 박막 형태의 기판으로서 얻을 수 있다.The pores formed by the preceding electrolytic etching process are exposed on the surface of the peeled silicon base material. At this time, depending on the conditions at the time of forming the stress layer, the depth of the silicon base material to be peeled varies. For example, when the peeling layer is peeled off at a position higher than the bottom of the pore, the peeling layer becomes a substrate in the form of a membrane thin film in which the front surface and the back surface of the substrate are penetrated by a plurality of pores. Alternatively, when the peeling is performed at a position deeper than the depth at which the pores are formed, the peeling layer can be obtained as a porous silicon thin film substrate having a closed bottom surface.
이와 같이 실리콘 기판을 멤브레인 실리콘 기판이나 다공성 실리콘 기판으로 형성하는 것은 스트레스층 형성 시 스트레스의 조절에 의해 이루어진다. 스트레스의 크기는 전류밀도를 제어하여 증착함으로써 이루어질 수 있다. The formation of the silicon substrate by the membrane silicon substrate or the porous silicon substrate is performed by controlling the stress when forming the stress layer. The magnitude of stress can be achieved by controlling the current density to deposit.
본 발명에서, 박리된 상태의 스트레스층은 실리콘 박막을 보호하는 캐리어 역할 뿐만 아니라 이후 공정에서 포어 내부를 충전하기 위한 시드층으로도 사용할 수도 있다.In the present invention, the stressed layer in the peeled state can be used not only as a carrier for protecting the silicon thin film, but also as a seed layer for filling the inside of the pores in a subsequent process.
최종적으로, 이와 같이 박리된 스트레스층과 실리콘층의 결합체로부터 스트레스층을 에칭하면 최종적으로 초박형 실리콘 기판, 즉 초박형 멤브레인 실리콘 기판 또는 초박형 다공성 실리콘 기판을 얻게 된다. Ultimately, the stress layer is etched from the bonded body of the stress layer and the silicon layer thus peeled to finally obtain an ultra-thin silicon substrate, that is, an ultra-thin membrane silicon substrate or an ultra-thin porous silicon substrate.
이상 설명한 본 발명에 따르면, 종래와 달리 실리콘을 용해할 필요가 없고 실리콘 손실이 없는 초박형 멤브레인 실리콘 기판 또는 초박형 다공성 실리콘 기판을 얻을 수 있다.As described above, according to the present invention, it is possible to obtain an ultra-thin membrane silicon substrate or an ultra-thin porous silicon substrate which does not need dissolving silicon and has no silicon loss unlike the prior art.
또한 최초 형성 시와 초박형 기판 제조 완료 시의 포어 크기 변화가 없고 원하는 두께로 획득되는 초박형 멤브레인 실리콘 기판 또는 초박형 다공성 실리콘 기판이 제공된다.Also, there is provided an ultra-thin membrane silicon substrate or an ultra-thin porous silicon substrate which is obtained at a desired thickness without change in pore size at the time of initial formation and at the completion of manufacturing of an ultra-thin substrate.
또한 스트레스층 형성 시 스트레스 값의 제어를 통해서 원하는 박막 두께 및 박리된 실리콘의 형태(다공성 실리콘 기판 또는 멤브레인 실리콘 기판)를 쉽게 결정할 수 있다.In addition, the desired thin film thickness and the shape of the exfoliated silicon (porous silicon substrate or membrane silicon substrate) can be easily determined by controlling the stress value in forming the stress layer.
또한 박리된 상태의 스트레스층은 그 자체로서 실리콘 박막을 보호하는 캐리어 역할 뿐만 아니라 이후 공정에서 포어 내부를 충전하기 위한 시드층으로도 사용할 수도 있다. In addition, the stressed layer in the peeled state itself can be used not only as a carrier for protecting the silicon thin film, but also as a seed layer for filling the inside of the pores in a subsequent process.
더욱이, 박리되고 남은 실리콘 모재는 재활용이 가능하여 원가를 절감할 수 있다. Furthermore, the remaining silicon base material that has been peeled off can be recycled, thus reducing cost.
이와 같이 형성된 초박형 실리콘 기판은 고효율 태양전지 제작에 활용할 수 있다. The ultra-thin silicon substrate thus formed can be utilized in the production of high-efficiency solar cells.
도 1은 본 발명의 한 실시예에 따라 초박형 실리콘 기판을 제작하는 공정을 도식적으로 나타내는 도면이다.
도 2는 본 발명의 한 실시예에서 각각 (a)최초 포어가 형성된 상태, (b)무전해도금에 의해 시드층이 형성된 상태의 실리콘 모재의 SEM 사진이다.
도 3은 본 발명의 한 실시예에서 전류밀도에 따른 스트레스층 내 스트레스 크기의 변화를 측정하여 도시한 그래프이다.
도 4는 본 발명의 한 실시예에서 (a)최초 포어 형성 후 실리콘 모재 표면 및 (b)스트레스층과 시드층이 모두 제거된 상태의 실리콘 박막 표면을 나타내는 SEM 이미지이다.
도 5는 본 발명의 한 실시예에 따라 다양한 전류밀도 조건에서 형성된 멤브레인 실리콘 기판 및 다공성 실리콘 기판의 사진이다.
도 6은 본 발명에서 스트레스의 차이에 따라 실리콘 기판이, 멤브레인 실리콘 기판 또는 다공성 실리콘 기판으로 형성되는 과정을 비교하여 나타내는 모식도이다.
도 7은 건식 에칭 방식으로 제작된 다공성 실리콘 모재의 표면 및 단면 SEM 이미지다.
도 8은 포어가 형성된 실리콘 모재 위에 PVD 장비를 이용하여 시드층을 형성한 후 표면 변화를 보여주는 SEM 이미지이다.
도 9는 본 발명이 다른 실시예에서 전류밀도에 따른 스트레스층 내 스트레스 크기의 변화를 측정하여 도시한 그래프이다.
도 10은 본 발명의 다른 실시예에서 서로 다른 전류 밀도에 따른 니켈 스트레스층의 표면을 나타내는 SEM 이미지이다.
도 11은 본 발명의 다른 실시예에서 전류 밀도에 따른 박리층 내 니켈층 두께와 실리콘층 두께의 변화를 나타내는 그래프이다.
도 12는 본 발명의 다른 실시예에서 전류 밀도에 따른 박리층 내 니켈층 두께와 실리콘층 두께의 비를 나타내는 SEM 이미지이다.
도 13은 본 발명의 다른 실시예에서 박리층으로부터 니켈층을 에칭하기 전과 후의 상태를 보여주는 사진이다.
도 14는 본 발명의 다른 실시예에서 에지로부터의 거리에 따른 박리층의 두께 변화를 나타내는 그래프이다.
도 15는 본 발명의 다른 실시예에 따라 얻어진 초박형 멤브레인 실리콘 기판의 표면과 박리면에 대한 SEM 사진이다. FIG. 1 is a diagram schematically showing a process of manufacturing an ultra-thin silicon substrate according to an embodiment of the present invention.
2 is an SEM photograph of a silicon base material in a state in which a seed layer is formed by (a) initial pores and (b) electroless plating in an embodiment of the present invention.
FIG. 3 is a graph illustrating a change in stress intensity in a stress layer according to current density in an embodiment of the present invention.
4 is an SEM image showing a surface of a silicon thin film in a state in which (a) a silicon base material surface after formation of an initial pore and (b) both a stress layer and a seed layer are removed.
Figure 5 is a photograph of a membrane silicon substrate and a porous silicon substrate formed at various current density conditions according to one embodiment of the present invention.
FIG. 6 is a schematic diagram showing a process of forming a silicon substrate by a membrane silicon substrate or a porous silicon substrate according to a stress difference in the present invention.
7 is a SEM image of the surface and cross-section of the porous silicon base material produced by the dry etching method.
8 is an SEM image showing a surface change after forming a seed layer using a PVD apparatus on a silicon base material having a pore formed therein.
FIG. 9 is a graph illustrating a change in stress intensity in a stress layer according to current density in another embodiment of the present invention.
10 is an SEM image showing the surface of the nickel stress layer according to different current densities in another embodiment of the present invention.
11 is a graph showing changes in the thickness of the nickel layer and the thickness of the silicon layer in the release layer according to the current density in another embodiment of the present invention.
12 is an SEM image showing the ratio of the nickel layer thickness to the silicon layer thickness in the release layer according to the current density in another embodiment of the present invention.
13 is a photograph showing a state before and after etching the nickel layer from the release layer in another embodiment of the present invention.
14 is a graph showing the thickness variation of the release layer according to the distance from the edge in another embodiment of the present invention.
15 is a SEM photograph of a surface and a peeling surface of an ultra-thin membrane silicon substrate obtained according to another embodiment of the present invention.
이하 도면을 참조하여 본 발명을 바람직한 실시예를 통해 보다 상세하게 설명한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described in more detail with reference to the accompanying drawings.
도 1은 본 발명의 한 실시예에 따라 초박형 실리콘 기판을 제작하는 공정을 도식적으로 나타내는 도면이다. FIG. 1 is a diagram schematically showing a process of manufacturing an ultra-thin silicon substrate according to an embodiment of the present invention.
도면의 순서대로 실리콘 기판 제조 공정을 설명한다. 본 실시예에서는 실리콘 모재의 에칭을 전해 에칭으로 형성한 경우이다. The silicon substrate manufacturing process will be described in the order of the drawings. In this embodiment, the etching of the silicon base material is formed by electrolytic etching.
우선 결정질 실리콘 모재 표면에 전해 에칭으로 무수히 많은 나노 사이즈의 포어가 형성된 다공성 실리콘 기판을 준비하였다. 포어의 지름은 ~0.8㎛, 깊이는 ~40㎛이었다. First, a porous silicon substrate on which numerous nano-sized pores are formed by electrolytic etching on the surface of a crystalline silicon base material is prepared. The diameter of the pores was ~ 0.8 μm and the depth was ~ 40 μm.
다음으로, 이와 같이 전해 에칭에 의해 다수의 포어가 형성된 실리콘 모재 위에 시드층을 형성하였다. Next, a seed layer was formed on the silicon base material on which a plurality of pores were formed by electrolytic etching.
도 2는 원하는 포어 패턴이 형성된 실리콘 모재 위에 다양한 방식으로 시드층을 형성한 후 표면 변화를 보여주는 SEM 이미지이다. (a)는 포어가 형성된 상태의 실리콘 모재의 표면이고, (b)는 0.1M NiSO4-5H2O, 0.15M NaHP2O2, 0.2M-Na3C6H5O7, pH 7.0, 온도 70℃ 조건에서 15분 동안 침지하여 무전해 Ni-P 시드층이 모재 표면에 형성된 상태의 사진이다.2 is an SEM image showing a surface change after forming a seed layer in various ways on a silicon base material on which a desired fore pattern is formed. (a) is a surface of the silicon base material of the pore state is formed, (b) is 0.1M NiSO 4 -5H 2 O, 0.15M NaHP 2
이어 시드층 위에 스트레스층으로서 니켈층을 표 1과 같은 조건에서 전해 증착하였다. Then, a nickel layer as a stress layer was electrolytically deposited on the seed layer under the same conditions as in Table 1.
위와 같이 스트레스층을 형성한 뒤, 스트레스층 내의 잔류 응력에 의해, 스트레스층, 시드층 및 그와 결합된 실리콘 모재 표면의 실리콘층이 박리층으로서 함께 박리되게 하는 공정을 수행하였다. After forming the stress layer as described above, a process of causing the stress layer, the seed layer, and the silicon layer on the surface of the silicon base material bonded thereto to be peeled together as the peeling layer was performed by residual stress in the stress layer.
이때 박리되고 남은 실리콘 모재는, 다시 최초 단계로 돌아가서 표면에 포어를 형성함으로써 재사용될 수 있다. 이와 같이 하나의 실리콘 모재를 여러 번 사용할 수 있으므로, 종래에 비해 실리콘 재료비용을 절감할 수 있다. At this time, the silicon base material left off may be reused by returning to the initial stage and forming a pore on the surface. Since one silicon base material can be used many times as described above, the cost of the silicon material can be reduced compared with the conventional one.
박리 거동은 스트레스 크기에 따라 달라지고, 스트레스는 전류밀도에 의해 조절이 가능하다. 전류밀도에 따른 스트레스 크기의 변화를 알아보기 위해, 다양한 전류밀도에서 스트레스층을 형성하고, 각각의 경우에 대해 스트레스를 측정하였다. 전류밀도가 10, 20, 30, 50mA/cm2일 경우에 대해 실험하였고, 스트레스 측정은 구리 스트립(copper strip)을 이용하였다. 측정 결과 도 3에서 볼 수 있듯이 전류밀도 증가에 따라 스트레스가 증가함을 알 수 있었다. The exfoliation behavior depends on the stress level, and the stress can be controlled by the current density. In order to investigate the change of the stress intensity according to the current density, the stress layer was formed at various current densities and the stress was measured for each case. The current density was measured at 10, 20, 30, and 50 mA / cm 2 , and the stress was measured using a copper strip. As a result of the measurement, stress was increased with increasing current density as shown in FIG.
이어서 스트레스층, 시드층, 실리콘층이 접합된 박리층을 에칭하였다. 구체적으로, 염산(HCl) 5% 용액(200㎖)에 황산구리(CuSO4) 2g, 과산화수소(H2O2) 8㎖를 추가한 에칭 용액에 2시간 동안 침지시켜 스트레스층과 시드층을 에칭하여, 최종적으로 상하가 관통된 포어를 다수 포함하는 멤브레인 실리콘 기판을 얻었다. Then, the release layer to which the stress layer, the seed layer and the silicon layer are bonded is etched. Specifically, the stress layer and the seed layer were etched by immersing in an etching solution containing 2 g of copper sulfate (CuSO 4 ) and 8 ml of hydrogen peroxide (H 2 O 2 ) in a 5% solution (200 ml) of hydrochloric acid (HCl) , And finally a membrane silicon substrate including a plurality of pores penetrating up and down was obtained.
도 4는 본 발명의 한 실시예에서 (a)최초 포어 형성 후 실리콘 모재 표면 및 (b)스트레스층과 시드층이 모두 제거된 상태의 실리콘 박막 표면을 나타내는 SEM 이미지이다. 도면으로부터, 에칭에 의해 최초 포어가 형성된 상태의 표면과 스트레스층 제거 이후의 표면에는 큰 변화가 없음을 확인할 수 있다. 즉 최초로 형성한 포어의 직경, 간격 등, 원하는 패턴이 초박형 기판 형성 후에도 유지됨을 알 수 있었다. 4 is an SEM image showing a surface of a silicon thin film in a state in which (a) a silicon base material surface after formation of an initial pore and (b) both a stress layer and a seed layer are removed. It can be seen from the figure that there is no significant change in the surface in the state where the initial pore is formed by etching and the surface after the removal of the stress layer. That is, it was found that a desired pattern such as the diameter and interval of the first formed pores was retained even after the formation of the ultra-thin substrate.
한편, 도 5는 다양한 전류밀도 조건에서 형성된 뒤 박리된 초박형 실리콘 기판의 사진이다. (a)는 전류밀도 10mA/cm2 조건의 경우인데, 다공성 실리콘 기판, 즉 상부에는 포어가 형성되어 있고 하부는 막힌 형태의 초박형 다공성 실리콘 기판으로서 박리가 되었다. 즉 (b)처럼 파단 표면(기판의 하부)은 벌크 실리콘이고, (c)에서와 같이 측면을 보면 상부는 다공성 구조이고 하부는 벌크 실리콘임을 확인할 수 있었다. 반면, 비교적 높은 30mA/cm2 로 형성한 경우 (d)와 같은 멤브레인 실리콘으로서 박리됨을 확인할 수 있었다. 즉 (e)처럼 파단 표면에서도 관통 포어를 확인할 수 있고, (f)에서처럼 측면을 보면 포어가 실리콘의 상하를 관통함으로써 멤브레인이 형성되었음을 알 수 있었다.On the other hand, Fig. 5 is a photograph of a back-stripped ultra-thin silicon substrate formed under various current density conditions. (a) shows a case of a current density of 10 mA / cm 2 , where a porous silicon substrate, that is, a pore is formed on the upper part and a lower part is formed as an ultra-thin porous silicon substrate in a clogged form. In other words, as shown in (b), the fracture surface (lower part of the substrate) is bulk silicon. As shown in (c), the upper part is porous structure and the lower part is bulk silicon. On the other hand, it was confirmed that when the film was formed at a relatively high 30 mA / cm 2 , it was peeled off as membrane silicon as in (d). As shown in (e), the penetrating pores can be confirmed on the fractured surface, and as seen in (f), the pores penetrate the upper and lower portions of the silicon to form the membrane.
이러한 차이가 나타나는 이유를 도 6을 통해 설명한다.The reason for this difference will be explained with reference to FIG.
낮은 스트레스 도금 조건의 경우 포어 바닥 부위에 노출된 실리콘 모재 내부로 스트레스가 전파되어 스폴링(spalling) 현상에 따른 박리 거동을 보인다.In case of low stress plating condition, the stress propagates into the silicon base material exposed at the bottom of the pore and shows the peeling behavior due to the spalling phenomenon.
이와 달리 높은 스트레스 조건에서는 발생되는 스트레스가 포어 바닥부에 집중되기 때문에 내부로 전파되지 않고 포어 바닥 지점을 중심으로 크랙이 발생됨에 기인한다. 그 결과 최초 형성된 포어 깊이 40㎛ 지점에 크랙이 발생되어 파단면에 포어를 구비한 40㎛급 멤브레인 실리콘 기판을 얻을 수 있었다. On the other hand, the stress generated in the high stress condition is concentrated in the bottom of the pore, so that cracks are generated around the bottom of the pore without propagating to the inside. As a result, a crack was generated at the point of 40 탆 depth of the initially formed pore, and a 40 탆 grade membrane silicon substrate having a pore on the fracture surface was obtained.
이로부터, 포어 깊이를 조절하여 원하는 두께의 초박형 다공성 실리콘 기판 또는 초박형 멤브레인 실리콘 기판을 얻게 됨을 알 수 있다. From this, it can be seen that the ultra-thin porous silicon substrate or the ultra-thin membrane silicon substrate having a desired thickness is obtained by adjusting the pore depth.
이하, 본 발명의 다른 실시예를 설명한다. 본 실시예는 최초 실리콘 모재의 포어 형성을 건식 에칭 방법으로 수행한 경우이다. Hereinafter, another embodiment of the present invention will be described. This embodiment is a case where pores of the first silicon base material are formed by the dry etching method.
도 7은 건식 에칭 방식으로 제작된 다공성 실리콘 모재의 표면 및 단면 SEM 이미지다. 포어의 직경은 약 ~13.5㎛, 포어 사이 간격은 ~50㎛, 포어의 깊이는 약 ~151㎛ 정도임을 알 수 있다. 7 is a SEM image of the surface and cross-section of the porous silicon base material produced by the dry etching method. The diameter of the pores is about 13.5 mu m, the distance between the pores is about 50 mu m, and the depth of the pores is about 151 mu m.
다음으로, 이와 같이 건식 에칭에 의해 다수의 포어가 형성된 실리콘 모재 위에 시드층을 형성하였다. 도 8은 원하는 포어 패턴이 형성된 실리콘 모재 위에 PVD 장비를 이용하여 시드층을 형성한 후 표면 변화를 보여주는 SEM 이미지이다. 시드층은 Ti(100nm)/Ni(300nm)의 멀티 시드층으로서 형성되었다.Next, a seed layer was formed on the silicon base material in which a plurality of pores were formed by dry etching as described above. 8 is an SEM image showing a surface change after forming a seed layer using a PVD apparatus on a silicon base material on which a desired fore pattern is formed. The seed layer was formed as a multi-seed layer of Ti (100 nm) / Ni (300 nm).
이어 시드층 위에 스트레스층으로서 니켈을 표 2와 같은 조건에서 전해 증착하였다. Nickel was then electrodeposited on the seed layer under the same conditions as in Table 2 as a stress layer.
위와 같이 스트레스층을 형성한 뒤, 스트레스층 내의 잔류 응력에 의해, 스트레스층, 시드층 및 그와 결합된 실리콘 모재의 표면층, 즉 박리층이 실리콘 모재로부터 박리되게 하는 공정을 수행하였다. After forming the stress layer as described above, a process of causing the stress layer, the seed layer, and the surface layer of the silicon base material bonded thereto, i.e., the release layer, to be peeled off from the silicon base material was performed by residual stress in the stress layer.
본 실시예에서도 전류밀도에 따른 스트레스 크기의 변화를 알아보기 위해, 전류밀도가 10, 20, 30, 50mA/cm2일 경우에 대해 각각 스트레스층을 형성하고 층 내부의 스트레스를 측정하여 그 결과를 도 9에 나타내었다. 스트레스 측정은 구리 스트립(copper strip)을 이용하였다. In order to investigate the variation of the stress intensity according to the current density in this embodiment, a stress layer is formed for current density of 10, 20, 30, and 50 mA / cm 2 , Is shown in Fig. Stress was measured using a copper strip.
도시된 나타난 바와 같이, 전류밀도 증가에 따라 스트레스가 증가함을 확인할 수 있었다. 반면 박리 시간은 감소하는 것으로 나타났다. 또한 내부 스트레스 증가는 결정립 크기 감소와 관계가 있는데, 도 10에 나타난 바와 같이 니켈층의 표면 형상을 비교함으로써도 충분히 확인할 수 있었다. As shown in the figure, it was confirmed that the stress increases with the increase of the current density. On the other hand, peeling time decreased. Also, the increase in internal stress is related to the reduction in grain size. As shown in FIG. 10, it can be confirmed by comparing the surface shapes of the nickel layers.
한편, 박리층에 대해 단면 폴리싱을 수행한 후, 박리층 내 니켈층의 두께와 실리콘층의 두께를 광학현미경으로 분석하였다. 도 11에서 볼 수 있듯이 전류 밀도 증가에 따라 박리된 실리콘의 두께가 감소함을 확인할 수 있었다. 또한 50mA/cm2 전류 밀도 조건에서 가장 얇은 ~30㎛급 초박형 실리콘 기판을 얻을 수 있었다. 이는 도 12의 사진에서도 확인된다. 즉 50mA/cm2 전류밀도에서 실리콘의 두께는 ~32㎛, 니켈의 두께는 ~18.3㎛로서, 전체 두께는 50.3㎛로서 가장 얇게 형성되었다. On the other hand, after performing the cross-section polishing on the release layer, the thickness of the nickel layer and the thickness of the silicon layer in the release layer were analyzed by an optical microscope. As can be seen from FIG. 11, it can be seen that the thickness of the peeled silicon decreases with increasing current density. Also, the thinnest ~ 30μm ultra thin silicon substrate could be obtained under the condition of current density of 50mA / cm 2 . This is also confirmed in the photograph of FIG. That is, at a current density of 50 mA / cm 2 , the thickness of silicon was ~ 32 μm, and the thickness of nickel was ~ 18.3 μm. The total thickness was 50.3 μm, which was the thinnest.
이어서 박리층으로부터 스트레스층과 시드층을 에칭함으로써, 최종적으로 관통 포어를 다수 포함하는 초박형 멤브레인 실리콘 기판을 얻었다. 도 13은 50mA/cm2 조건에서 박리된 실리콘 기판에서 니켈층을 에칭하기 전과 후의 상태를 보여주는 사진이다. 도면 왼쪽은 박리된 직후의 실리콘 기판인데, 스트레스에 의해 휘어져 있는 것을 알 수 있다. 도면 오른쪽은 중간 사진의 에칭이 끝난 실리콘 기판인데, 니켈 스트레스층에 의해 발생된 휨 현상이 니켈층 제거 후 완전히 사라졌음을 확인할 수 있었다. Subsequently, the stress layer and the seed layer were etched from the release layer to finally obtain an ultra-thin membrane silicon substrate including a plurality of through pores. 13 is a photograph showing a state before and after etching a nickel layer in a silicon substrate peeled off under a condition of 50 mA / cm 2 . The left side of the drawing is a silicon substrate just after being peeled off, and it is found that the silicon substrate is bent due to stress. On the right side of the drawing, the intermediate photolithography silicon substrate was confirmed. It was confirmed that the bending phenomenon caused by the nickel stress layer completely disappeared after the removal of the nickel layer.
한편, 니켈 스트레스층을 에칭한 후 멤브레인 실리콘 기판의 두께 균일도를 평가하였다. 평가를 위해서 시편의 에지 부위를 커팅한 후 광학현미경을 이용하여 중심부 5 포인트를 측정한 후 시편 균일도(uniformity)를 아래 식과 같은 방법으로 계산하였다. On the other hand, after the nickel stress layer was etched, the thickness uniformity of the membrane silicon substrate was evaluated. For the evaluation, the edge part of the specimen was cut and the center of 5 points was measured using an optical microscope. The uniformity of the specimen was calculated by the following formula.
그 결과 도 14에 나타난 바와 같이 평균 두께 35.9㎛이며 전체 두께 균일도가 2.11%로서 양호함을 확인할 수 있었다. As a result, as shown in FIG. 14, it was confirmed that the average thickness was 35.9 μm and the uniformity of the entire thickness was 2.11%, which is good.
최종적으로, SEM 분석 결과 도 15와 같이 포어가 관통된 초박형 멤브레인 실리콘 박막 기판이 형성되었다. 이때 증착면인 표면(a)과, 파단면인 박리면(b)의 포어는 거의 유사한 크기와 형태를 나타내었다. 따라서 균일한 관통 포어를 가지는 초박형 멤브레인 실리콘 기판이 형성되었음을 확인하였다. Finally, as a result of SEM analysis, an ultra-thin membrane silicon thin film substrate having pores penetrated was formed as shown in Fig. At this time, the surface (a) as the deposition surface and the pores of the cleavage surface (b) as the fracture surface showed almost the same size and shape. Thus, it was confirmed that an ultra-thin membrane silicon substrate having uniform through pores was formed.
Claims (15)
상기 실리콘 모재 표면에 전해 에칭으로 다수의 포어를 형성하는 단계;
상기 포어가 형성된 실리콘 모재 위에 Ti, Ni, Cu, Co, Cr, Zn에서 선택되는 하나 이상의 금속으로 이루어지는 시드층을 무전해도금 또는 PVD에 의해 형성하는 단계;
상기 실리콘 모재 위에 Ni, Co, Cu, Cr, Zn에서 선택되는 하나 이상의 금속으로 이루어지는 스트레스층을 전해 도금에 의해 형성하는 단계;
상기 스트레스층 내에 형성된 스트레스에 의해, 상기 실리콘 모재로부터, 상기 스트레스층, 시드층 및 이에 접합된 실리콘층으로 이루어지는 박리층을 박리하는 단계; 및
상기 박리층에서 상기 스트레스층 및 시드층을 습식 에칭에 의해 제거하여 실리콘층만 남기는 단계를 포함하며,
상기 스트레스층 형성 시 전류밀도를 30~50mA/cm2로 설정함으로써, 상기 박리층을 박리하는 단계에서 상기 포어의 바닥 지점을 중심으로 크랙이 발생되어 상기 포어의 바닥면보다 위쪽에서 박리가 이루어지게 하여,
상기 스트레스층 및 시드층이 제거된 실리콘층이 다수의 관통 포어를 구비하는 멤브레인 기판으로서 형성되게 하는 것을 특징으로 하는 초박형 실리콘 기판 제조 방법.
Preparing a silicon base material;
Forming a plurality of pores on the surface of the silicon base material by electrolytic etching;
Forming a seed layer made of at least one metal selected from Ti, Ni, Cu, Co, Cr, and Zn by electroless plating or PVD on the silicon base material having the pores formed therein;
Forming a stress layer made of at least one metal selected from Ni, Co, Cu, Cr, and Zn on the silicon base material by electrolytic plating;
Peeling the release layer comprising the stress layer, the seed layer and the silicon layer bonded thereto from the silicon base material by the stress formed in the stress layer; And
Removing the stress layer and the seed layer in the peeling layer by wet etching to leave only the silicon layer,
A current density is set to 30 to 50 mA / cm < 2 > at the time of forming the stress layer, so that a crack is generated around the bottom point of the pore in the step of peeling off the peeling layer to peel off from the bottom surface of the pore,
Wherein the stress layer and the silicon layer from which the seed layer has been removed are formed as a membrane substrate having a plurality of through pores.
상기 시드층과 스트레스층 사이에 전기전도도 증가를 위한 버퍼층을 더 형성하는 단계를 더 포함하는 것을 특징으로 하는 초박형 실리콘 기판 제조 방법.
The method according to claim 1,
Further comprising forming a buffer layer between the seed layer and the stress layer to increase the electrical conductivity. ≪ RTI ID = 0.0 > 11. < / RTI >
상기 스트레스층이 조성 1M NiCl2, 0.1M Na3C6H5O7 , pH 4.0, 온도 25℃의 도금욕에서 형성되는 것을 특징으로 하는 초박형 실리콘 기판 제조 방법.
The method according to claim 1,
Wherein the stress layer is formed in a plating bath having a composition of 1M NiCl 2 , 0.1M Na 3 C 6 H 5 O 7 , pH 4.0, and a temperature of 25 ° C.
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