KR101926987B1 - 반도체 메모리 디바이스를 테스트 하기 위한 테스트 시스템 및 방법 - Google Patents

반도체 메모리 디바이스를 테스트 하기 위한 테스트 시스템 및 방법 Download PDF

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Abstract

본 발명은 복수개의 반도체 메모리 디바이스를 테스트하기 위한 테스트 시스템에 관한 것으로서 메인 PC가 허브의 각 포트 별 MAC 어드레스와 각 테스트보드 별 MAC 어드레스의 매치 여부를 판단하는 MAC 어드레스 매칭부를 구비함으로써 각 테스트보드의 위치가 올바른 위치에 있지 않거나 스왑(Swap)되는 경우를 테스트 전에 미리 알 수 있게 하여 테스트 결과의 신뢰성을 향상시킬 수 있다.

Description

반도체 메모리 디바이스를 테스트 하기 위한 테스트 시스템 및 방법{Test system for testing semiconductor memory device and method thereof}
본 문서는 반도체 메모리 디바이스를 테스트 하기 위한 테스트 시스템 및 방법에 관한 것으로서, 특히 본 발명은 테스트 시에 테스트보드가 잘못 위치되거나 바뀌는 경우(Swap)를 미연에 방지할 수 있어 테스트 결과의 신뢰성을 높일 수 있는 테스트 시스템 및 방법에 관련된다.
현재 반도체 메모리 디바이스의 테스트 기술의 발전에 따라 더 많은 수의 반도체 메모리 디바이스를 동시에 테스트하여 작업시간을 단축하는 시스템이 발전해 왔다.
반도체 메모리 디바이스는 최근 들어 메모리 기능의 반도체 소자 중에서 작은 크기에도 대용량 데이터를 저장할 수 있는 SSD(Solid State Drive)가 각광을 받고 있으며 이외에도 다양한 반도체 메모리 디바이스가 있다.
도 1은 종래의 반도체 메모리 디바이스를 테스트 하기 위한 테스트 시스템을 설명하는 도면이다. 도시된 바와 같이, 테스트 시스템(10)는 메인 PC(100), 허브(200, Hub), 테스트보드(300), 반도체 메모리 디바이스(400)로 구성된다.
메인 PC(100)는 사용자의 입력을 통해 테스트 명령 신호를 발생시키고, 테스트보드(300)을 제어하며, 표시부(미도시)를 통해 테스트 출력값을 확인하는 장치이다.
허브(200)는 메인 PC 커넥터(220)를 통해 메인 PC와 LAN 연결되어 테스트 신호를 송수신하고 복수개의 포트(210)를 구성하며 TCP/IP 어드레스가 할당되어 있다. TCP/IP 어드레스 할당은 복수개의 포트의 위치에 순차적으로 할당을 한다.
테스트보드(300)는 허브의 복수개의 포트에 각각 LAN 연결되고 각 테스트보드(300) 별 TCP/IP 어드레스가 할당되어 반도체 메모리 디바이스(400)의 테스트를 수행한다. 테스트보드의 개수는 테스트 장비 마다 다르지만 통상 1개의 메인 PC에 약 60개의 테스트보드가 연결된다. 각 테스트보드(300)는 DIP 스위치(Dual in-line package switch)를 통해 고유의 식별 번호(고유 IP번호)를 부여 받는데, 이 번호를 통해 메인 PC(100)가 테스트보드를 식별하고 제어하게 된다. 고유의 식별 번호는 허브의 포트에 대응하여 통상 순차적으로 배열된다. 메인 PC와 테스트보드 간에는 TCP/IP 통신을 하며, 메인 PC는 각 테스트보드(300)의 고유의 식별번호에 해당하는 IP번호를 부여하게 된다. 메인 PC는 테스트보드(300)에 할당된 고유의 식별번호를 인식하여 해당 위치의 테스트보드(300)를 제어하게 된다.
도 2는 종래의 반도체 메모리 디바이스를 테스트 하기 위한 테스트 시스템에서 테스트보드가 스왑 된 경우를 설명하는 도면이다. 도시된 바와 같이 테스트 시스템(10)는 메인 PC(100), 허브(200), 테스트보드(300), 반도체 메모리 디바이스(400)로 구성되며 각 구성부의 기능은 도 1에 설명한 바와 같다.
도 2에 있어서, 식별번호 3의 테스트보드와 식별번호 4의 테스트보드가 서로 위치가 바뀌어 있을 경우(Swap), 메인 PC는 테스트보드의 식별번호, 즉 IP번호를 기준으로 인식하게 된다. 따라서, 식별번호 3의 테스트보드가 식별번호 4의 테스트보드의 위치에 있다면, 메인 PC는 식별번호 3의 테스트보드를 식별번호 4의 테스트보드로 인식하여 테스트를 수행하게 되는 문제가 발생하게 된다. 이럴 경우 반도체 메모리 디바이스의 테스트를 완료하였어도 테스트 결과 데이터는 스왑(Swap)된 결과로 반영되어 데이터의 신뢰성이 저하가 된다. 이러한 스왑은 작업자가 '실수'로 테스트보드를 잘못 위치시키는 경우에 발생할 수 있다.
도 1 및 2에 대해 상기 설명한 바와 같이, 테스트보드의 미스매치 내지 스왑으로 인해 테스트 결과 데이터의 신뢰성이 저하되는 문제를 방지하는 테스트 시스템에 대한 필요성이 대두되고 있다.
한국특허공보(등록공보번호: 10-0794147, “반도체 소자 테스터 제어 장치”)는 복수개의 반도체 소자를 동시에 테스트 하는 반도체 소자 테스터를 직렬 통신하는 허브를 사용하여 제어함으로써 신속하고 신뢰성이 높은 제어를 가능하게 하는 반도체 소자 테스터 제어 장치에 관한 것으로서 테스트보드의 미스매치 내지 스왑의 문제 해결 방안에 대하여는 개시되어 있지 않다.
본 발명은 작업자의 실수로 테스트보드가 올바른 위치에 있지 않거나 스왑 된 경우 작업자에게 이를 표시하여 바로 위치시킬 수 있도록 하고, 바로 위치된 테스트보드에 대하여 테스트를 진행하여 테스트 결과 데이터의 신뢰성을 향상시키는 것을 목적으로 한다. 또한, 올바른 위치에 있지 않거나 스왑 된 테스트보드를 제외한 테스트보드에 대하여 테스트를 수행할 수도 있다.
이러한 목적을 달성하기 위한 일 양상에 따른, 복수개의 반도체 메모리 디바이스를 테스트하기 위한 테스트 시스템은,
허브와 LAN 연결되어 반도체 메모리 디바이스를 테스트 하기 위한 테스트 신호의 송수신을 제어하는 메인 PC,
메인 PC와 LAN 연결되어 테스트 신호를 송수신하고 복수개의 포트를 구성하며 각 포트 별 MAC 어드레스가 할당된 허브,
허브의 복수개의 포트에 각각 LAN 연결되고 각 테스트보드 별 MAC 어드레스가 할당되어 반도체 메모리 디바이스의 테스트를 수행하는 복수개의 테스트보드와,
메인 PC는,
허브의 각 포트 별 MAC 어드레스와 각 테스트보드 별 MAC 어드레스의 매치 여부를 판단하는 MAC 어드레스 매칭부;를 포함하는 테스트 시스템을 구성한다.
본 발명은 테스트보드의 위치가 잘못 배치 내지 스왑(Swap)되는 경우를 미연에 방지하여 테스트 결과의 신뢰성을 향상시킬 수 있다.
도 1은 종래의 반도체 메모리 디바이스를 테스트 하기 위한 테스트 시스템을 설명하는 도면이다.
도 2는 종래의 반도체 메모리 디바이스를 테스트 하기 위한 테스트 시스템에서 테스트보드가 스왑 된 경우를 설명하는 도면이다.
도 3은 일 실시예에 따른 복수개의 반도체 메모리 디바이스를 테스트하기 위한 테스트 시스템을 설명하는 도면이다.
도 4는 일 실시예에 따른 복수개의 반도체 메모리 디바이스를 테스트하기 위한 테스트 시스템에서 테스트보드가 스왑 된 경우를 설명하는 도면이다.
도 5는 일 실시예에 따른 복수개의 반도체 메모리 디바이스를 테스트하기 위한 테스트 시스템을 설명하는 도면이다.
이하, 첨부된 도면을 참조하여 기술되는 바람직한 실시예를 통하여 본 발명을 당업자가 용이하게 이해하고 재현할 수 있도록 상세히 기술하기로 한다. 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명 실시예들의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 본 발명 명세서 전반에 걸쳐 사용되는 용어들은 본 발명 실시예에서의 기능을 고려하여 정의된 용어들로서, 사용자 또는 운용자의 의도, 관례 등에 따라 충분히 변형될 수 있는 사항이므로, 이 용어들의 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
또한 전술한, 그리고 추가적인 발명의 양상들은 후술하는 실시예들을 통해 명백해질 것이다. 본 명세서에서 선택적으로 기재된 양상이나 선택적으로 기재된 실시예의 구성들은 비록 도면에서 단일의 통합된 구성으로 도시되었다 하더라도 달리 기재가 없는 한 당업자에게 기술적으로 모순인 것이 명백하지 않다면 상호간에 자유롭게 조합될 수 있는 것으로 이해된다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.
도 3은 일 실시예에 따른 복수개의 반도체 메모리 디바이스(800)를 테스트하기 위한 테스트 시스템을 설명하는 도면이다. 도시된 바와 같이, 테스트 시스템(20)는 메인 PC(500), 허브(600, Hub), 테스트보드(700), 반도체 메모리 디바이스(800)로 구성될 수 있다. 반도체 메모리 디바이스(800)는 SSD일 수 있다.
복수개의 반도체 메모리 디바이스를 테스트하기 위한 테스트 시스템(20)에 있어서, 허브(600, Hub)와 LAN 연결되어 반도체 메모리 디바이스(800)를 테스트 하기 위한 테스트 신호의 송수신을 제어하는 메인 PC(500), 메인 PC와 LAN 연결되어 테스트 신호를 송수신하고 복수개의 포트를 구성하며 각 포트 별 MAC 어드레스가 할당된 허브(600, Hub), 허브의 복수개의 포트에 각각 LAN 연결되고 각 테스트보드 별 MAC 어드레스(Media Access Control Address)가 할당되어 반도체 메모리 디바이스의 테스트를 수행하는 복수개의 테스트보드(700)와, 메인 PC(500)는 허브의 각 포트(610) 별 MAC 어드레스와 각 테스트보드(700) 별 MAC 어드레스의 매치 여부를 수행하여 판단하는 MAC 어드레스 매칭부(510)와 매치 여부를 표시하는 표시부(520)를 포함하는 테스트 시스템(20)으로 구성될 수 있다.
MAC 어드레스는 통신을 위해 랜카드 등에 부여된 일종의 주소로서 네트워크에 사용되는 장비에 존재하는 고유번호를 의미하고 IP와 달리 부품을 교체하지 않는 한 바뀌지 않도록 지정되어 있다. 테스트보드의 경우에는 DIP 스위치에 의해 MAC 어드레스를 지정할 수 있다.
메인 PC(500)는 사용자의 입력을 통해 테스트 명령 신호를 발생시키고, 반도체 메모리 디바이스를 테스트할 수 있도록 테스트보드(300)을 제어하며, 표시부(520)를 통해 테스트 출력값을 확인하는 장치일 수 있다. 메인 PC(500)는 내부에 컨트롤러(미도시)를 구비하여 실질적으로 컨트롤러에 의해 내부동작, 허브동작, 테스트보드동작을 제어할 수 있다. MAC 어드레스 매칭부(510)는 컨트롤러 내에 위치할 수 있다.
허브(600)는 메인 PC 커넥터(620)를 통해 메인 PC와 LAN 연결되어 테스트 신호를 송수신하고 복수개의 포트(610)를 구성하며 각 포트 별 MAC 어드레스가 할당되어 있을 수 있다. MAC 어드레스 할당은 복수개의 포트의 위치에 순차적으로 할당을 할 수 있다. 순차적 할당은 다양한 방법으로 할당될 수 있다. 예를 들어 도 3에 도시된 바와 같이, 상부 포트의 좌측부터 순차적으로 할당될 수 있다.
테스트보드(BD, 700)은 허브의 복수개의 포트에 각각 LAN 연결되고 각 테스트보드(700) 별 MAC 어드레스가 할당되어 반도체 메모리 디바이스(800)의 테스트를 수행할 수 있다. 각 테스트보드(700)는 고유의 식별 번호를 부여 받는데, 이 번호를 통해 메인 PC(500)가 테스트보드(700)를 식별하고 제어할 수 있다.
고유의 식별 번호는 허브의 포트 위치에 대응하여 순차적으로 배열될 수 있다. 메인 PC와 테스트보드 간에는 MAC 통신을 하며, 메인 PC는 각 테스트보드에 해당하는 MAC 어드레스 번호를 부여 받을 수 있다. 따라서 메인 PC는 테스트보드에 할당된 MAC 어드레스 번호를 인식하여 해당 위치의 테스트보드의 동작을 제어할 수 있다. MAC 어드레스 매칭부(510)는 허브의 각 포트 별 MAC 어드레스 리딩하고 테스트보드 별 MAC 어드레스 리딩한 후에 허브의 각 포트 별 MAC 어드레스와 테스트보드 별 MAC 어드레스 간에 매치 여부를 판단할 수 있다. MAC 어드레스 매칭부(510)는 메인 PC의 컨트롤러(미도시) 내에 존재할 수 있다.
MAC 어드레스 매칭부(510)가 표 1과 같이 허브의 각 포트 별 MAC 어드레스를 리딩한 값과 표 2와 같이 테스트보드 별 MAC 어드레스를 리딩한 값을 도출하고 양값을 매칭하여 미스매치 내지 스왑 여부를 판단할 수 있다. 표 1 및 표 2의 결과를 통해 매치가 됨을 알 수 있고 이는 테스트보드가 지정된 위치에 배치됨 (In place)을 의미한다.
HUB Port #1 00-00-00-00-00-00-01
HUB Port #2 00-00-00-00-00-00-02
HUB Port #3 00-00-00-00-00-00-03
HUB Port #4 00-00-00-00-00-00-04
HUB Port #10 00-00-00-00-00-00-10
BD Port #1 00-00-00-00-00-00-01
BD Port #2 00-00-00-00-00-00-02
BD Port #3 00-00-00-00-00-00-03
BD Port #4 00-00-00-00-00-00-04
BD Port #10 00-00-00-00-00-00-10
도 4는 일 실시예에 따른 복수개의 반도체 메모리 디바이스를 테스트하기 위한 테스트 시스템에서 테스트보드가 스왑 된 경우를 설명하는 도면이다. 도시된 바와 같이, 테스트 시스템(20)는 메인 PC(500), 허브(600, Hub), 테스트보드(700), 반도체 메모리 디바이스(800)로 구성되며 각 구성부의 기능은 도 1에 설명한 바와 같다. 도 4의 점선 박스에서 식별번호 3의 테스트보드와 식별번호 4의 테스트보드가 서로 위치가 바뀌어 있을 경우(Swap), 테스트 결과 데이터가 스왑(Swap)된 결과로 반영되어 데이터의 신뢰성이 저하가 되는 경우를 방지하기 위하여, MAC 어드레스 매칭부(510)는 허브의 각 포트 별 MAC 어드레스 리딩하고 테스트보드 별 MAC 어드레스 리딩한 후에 허브의 각 포트 별 MAC 어드레스와 테스트보드 별 MAC 어드레스 간에 매치 여부를 판단할 수 있다. 스왑(Swap)은 2개 이상의 테스트보드 사이에 각각의 위치가 뒤바뀐 것을 의미하며, 미스매치는 스왑이나 테스트보드가 지정된 위치에 있지 아니하여(Out of place), 허브의 어드레스와 매치가 안되는 것을 의미할 수 있다. 이러한 스왑은 작업자가 테스트보드를 수리 하는 과정에서 테스트보드를 실수로 잘못 위치시키는 경우에 발생할 수 있다.
표 3 및 표 4의 결과를 통해 미스매치가 됨을 알 수 있고 이는 테스트보드 #3과 테스트보드 #4가 지정된 위치에 배치되지 않거나(Out of place), 스왑(Swap)됨을 의미한다.
HUB Port #1 00-00-00-00-00-00-01
HUB Port #2 00-00-00-00-00-00-02
HUB Port #3 00-00-00-00-00-00-03
HUB Port #4 00-00-00-00-00-00-04
HUB Port #10 00-00-00-00-00-00-10
BD Port #1 00-00-00-00-00-00-01
BD Port #2 00-00-00-00-00-00-02
BD Port #3 00-00-00-00-00-00-04
BD Port #4 00-00-00-00-00-00-03
BD Port #10 00-00-00-00-00-00-10
또 다른 일 실시예에 따른 복수개의 반도체 메모리 디바이스를 테스트하기 위한 테스트 시스템에 있어서, 미스매치가 발생한 경우, 미스매치 된 테스트보드를 메인 PC에 표시하는 표시부(520)를 더 포함하는 더 포함할 수 있다. 표시부(520)는 미스매치 된 테스트보드에 대하여 마스크(Mask) 처리하여 작업자가 육안으로 이를 확인할 수 있도록 할 수 있다. 이로 인해 작업자는 테스트보드가 올바른 위치(In place)에 있도록 하게 된다. 표시부는 경고음을 울리는 스피커를 수반할 수 있다.
또 다른 일 실시예에 따른 복수개의 반도체 메모리 디바이스를 테스트하기 위한 테스트 시스템에 있어서, 메인 PC는, 미스매치 된 테스트보드를 제외한 테스트보드에 대한 테스트를 수행하도록 제어할 수 있다. 따라서 테스트 결과 데이터의 신뢰성을 높일 수 있다.
도 5는 일 실시예에 따른 복수개의 반도체 메모리 디바이스를 테스트하기 위한 테스트 방법을 설명하는 도면이다. 도시된 바와 같이, 복수개의 반도체 메모리 디바이스를 테스트하기 위한 테스트 방법은, MAC 어드레스 매칭 시작 단계(S100), 허브의 각 포트 별 MAC 어드레스 리딩 단계(S200), 테스트보드 별 MAC 어드레스 리딩 단계(S300), 허브의 각 포트 별 MAC 어드레스와 테스트보드 별 MAC 어드레스 간에 매치 여부를 판단하는 단계(S400)를 포함할 수 있다. 미스매치가 발생하지 않은 경우 실장 된 전체 테스트보드(BD)에 대해 테스트를 수행하는 단계(S600)를 더 포함할 수 있다.
또 다른 복수개의 반도체 메모리 디바이스를 테스트하기 위한 테스트 방법은, 미스매치가 발생한 경우, 미스매치 된 테스트보드를 표시하는 단계(S500)를 더 포함할 수 있다.
또 다른 복수개의 반도체 메모리 디바이스를 테스트하기 위한 테스트 방법은, 미스매치 된 테스트보드를 제외한 테스트보드에 대해 테스트를 수행하는 단계(S700)를 더 포함할 수 있다.
10, 20 : 테스트 시스템
100, 500 : 메인 PC
510 : MAC 어드레스 매칭부
520 : 표시부
200, 600 : 허브
210, 610 : 포트
220, 620 : 메인 PC 커넥터
700 : 테스트보드
800 : 반도체 메모리 디바이스

Claims (6)

  1. 복수개의 반도체 메모리 디바이스를 테스트하기 위한 테스트 시스템에 있어서,
    허브와 LAN 연결되어 반도체 메모리 디바이스를 테스트 하기 위한 테스트 신호의 송수신을 제어하는 메인 PC;
    메인 PC와 LAN 연결되어 메인 PC와 MAC 통신 및 테스트 신호를 송수신하고 복수개의 포트를 구성하며 각 포트 별 MAC 어드레스가 할당된 허브;
    허브의 복수개의 포트에 각각 LAN 연결되고 각 테스트보드 별 MAC 어드레스가 할당되어 메인 PC와 MAC 통신 및 테스트 신호의 송수신을 통해 반도체 메모리 디바이스의 테스트를 수행하는 복수개의 테스트보드;
    테스트보드에 MAC 어드레스를 할당하기 위한 DIP 스위치; 및
    메인 PC는,
    허브의 각 포트 별 MAC 어드레스와 각 테스트보드 별 MAC 어드레스의 매치 여부를 판단하는 MAC 어드레스 매칭부;를 포함하고,
    미스매치가 발생한 경우, 미스매치 된 테스트보드를 메인 PC에 표시하는 표시부를 더 포함하고,
    미스매치가 발생하지 않은 경우 복수개의 테스트보드 전부에 대해 테스트를 수행하고, 미스매치가 발생한 경우 미스매치 된 테스트보드를 제외한 테스트보드에 대한 테스트를 수행하도록 제어하는 것을 특징으로 하는 테스트 시스템.
  2. MAC 어드레스 매칭 시작 단계;
    허브의 각 포트 별 MAC 어드레스 리딩 단계;
    DIP 스위치에 의해 할당된 테스트보드 별 MAC 어드레스 리딩 단계;
    MAC 통신을 통해 허브의 각 포트 별 MAC 어드레스와 테스트보드 별 MAC 어드레스 간에 매치 여부를 판단하는 단계;
    미스매치가 발생한 경우, 미스매치 된 테스트보드를 메인 PC에 표시하는 단계; 및
    테스트 신호의 송수신을 통해 미스매치 된 테스트보드를 제외한 테스트보드에 대한 테스트를 수행하는 단계를 포함하는 복수개의 반도체 메모리 디바이스 테스트 방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
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