KR101922936B1 - Semiconductor Device and Method for manufacturing the same - Google Patents

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Abstract

반도체 소자 및 그 제조방법에 개시된다. 개시된 반도체 소자는, 벌크 실리콘 기판, 벌크 실리콘 기판에 형성되고, 소정의 높이와 폭 및 소정의 길이를 갖는 담장 형태로 이루어지는 제1 핀 영역 및 제2 핀 영역을 포함하는 담장형 바디, 전기적 절연 물질로 이루어지며, 벌크 실리콘 기판의 표면 및 제1 핀 영역의 높이까지 형성되는 절연층, 제2 핀 영역의 길이 방향을 기준으로 제2 핀 영역의 상부 중앙부에 형성되는 정공저장영역, 제2 핀 영역과 정공저장영역의 측벽 및 정공저장영역의 상부에 형성되는 게이트 절연층, 게이트 절연층의 상부에 형성되는 게이트 및 제2 핀 영역 중 게이트와 대응되는 위치에 형성되는 바디 영역 및 바디 영역의 양측 영역에 각각 형성되는 소스/드레인 영역을 포함한다.A semiconductor device and a manufacturing method thereof are disclosed. The disclosed semiconductor device comprises: a fired body formed on a bulk silicon substrate, a bulk silicon substrate, and including a first fin region and a second fin region in the form of a fence having a predetermined height, width and predetermined length; An insulating layer formed to a height of the surface of the bulk silicon substrate and the first fin region, a hole storage region formed in the upper central portion of the second fin region with reference to the longitudinal direction of the second fin region, A gate insulating layer formed on the sidewalls of the hole storage region and the hole storage region, a gate formed on the gate insulating layer, and a body region formed in a position corresponding to the gate of the second fin region, And source / drain regions formed in the source / drain regions, respectively.

Figure 112018111602486-pat00001
Figure 112018111602486-pat00001

Description

반도체 소자 및 그 제조방법{Semiconductor Device and Method for manufacturing the same}Technical Field [0001] The present invention relates to a semiconductor device and a manufacturing method thereof.

본 발명은 밴드간 터널링 현상을 이용하여 낮은 누설 전류를 갖는 핀 전계 효과 반도체 소자 및 그 제조방법에 관한 것이다.Field of the Invention [0002] The present invention relates to a pin field effect semiconductor device having a low leakage current by using a band-to-band tunneling phenomenon and a manufacturing method thereof.

일반적으로 디램(DRAM)은 하나의 트랜지스터와 하나의 커패시터(1T/1C)를 이용하여 1 비트의 정보를 기록하는 셀 소자로 구성되어, 미세화 과정에서 트랜지스터뿐만 아니라 커패시터도 미세화해야 하는 어려움이 있어 고집적화에 한계가 있었다.Generally, a DRAM is composed of a cell element that records one bit of information by using one transistor and one capacitor (1T / 1C), and it is difficult to miniaturize not only transistors but also capacitors in the miniaturization process, .

최근에는 커패시터 없이 하나의 트랜지스터만으로 1 비트의 정보를 저장할 수 있는 셀이 구현되는 1T 디램의 연구가 활발하게 진행되고 있다. 1T 디렘 셀은 기존 1T/1C 디램 셀에 비하여 미세화가 쉽고, 동작속도가 빠르며 CMOS 공정에 통합되기 쉬우므로 생산비용을 감소할 수 있다는 장점을 가진다.In recent years, 1T DRAMs, in which a cell capable of storing 1-bit information can be realized with only one transistor without a capacitor, have been actively studied. The 1T cell has a merit that it can be miniaturized more easily than the conventional 1T / 1C DRAM cells, has a high operation speed, and is easy to integrate into the CMOS process, thereby reducing the production cost.

이러한 1T 디램의 동작은 플로팅 바디에 정공의 저장 유무를 통하여 '1'과 '0'을 구분하기 때문에 정공을 저장하기 위한 다양한 프로그래밍 방법들이 제안되고 있다.Since the operation of the 1T DRAM distinguishes between '1' and '0' through the presence or absence of holes in the floating body, various programming methods for storing holes are proposed.

이들 중 가장 전통적인 프로그래밍 방법은 MOSFET(모스 전게 효과 트랜지스터(Metal Oxide Silicon Field Effect transistor))에 전류가 흐르도록 게이트에 전압을 인가한 후, 드레인에 높은 전압을 인가하여 충돌 이온화(impact ionization)을 통해 정공을 생성하여 바디에 저장하는 것이다.The most traditional programming method is to apply a voltage to the gate so that current flows through the MOSFET (Metal Oxide Silicon Field Effect Transistor), and then apply a high voltage to the drain to effect impact ionization And the hole is generated and stored in the body.

이 이외에도, 리드 동작 시에 큰 센싱 마진을 가지는 BJT(Bipolar Junction Transistor)동작 기반의 프로그래밍 방법과, 프로그램 동작 시에 전력 소모가 작은 GIDL(Gate Induced Drain Leakage) 기반의 프로그램 방법이 있다.In addition, there is a BJT (Bipolar Junction Transistor) based programming method having a large sensing margin at the time of a read operation and a GIDL (Gate Induced Drain Leakage) based programming method having a small power consumption at the time of program operation.

그러나, 종래 프로그래밍 방법들 중 MOSFET 기반의 이온화 충돌 프로그래밍 방법이나, BJT 동작 기반의 프로그래밍 방법은 리드 동작보다 프로그램 동작 시에 전력소모는 작을 수는 있으나, GIDL 전류 크기가 상대적으로 작기 때문에 빠르게 프로그래밍하기 위해서는 높은 게이트 전압이 필요하다는 문제점이 있다.However, among the conventional programming methods, the MOSFET-based ionization collision programming method and the BJT operation-based programming method can reduce the power consumption during the program operation rather than the read operation. However, since the GIDL current size is relatively small, There is a problem that a high gate voltage is required.

본 발명은 밴드간 터널링 현상을 이용한 반도체 소자 및 그 제조방법을 제공하고자 한다.The present invention provides a semiconductor device using a band-to-band tunneling phenomenon and a manufacturing method thereof.

이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 반도체 소자는, 벌크 실리콘 기판; 상기 벌크 실리콘 기판에 형성되고, 소정의 높이와 폭 및 소정의 길이를 갖는 담장 형태로 이루어지는 제1 핀 영역 및 제2 핀 영역을 포함하는 담장형 바디; 전기적 절연 물질로 이루어지며, 상기 벌크 실리콘 기판의 표면 및 상기 제1 핀 영역의 높이까지 형성되는 절연층; 상기 제2 핀 영역의 길이 방향을 기준으로 상기 제2 핀 영역의 상부 중앙부에 형성되는 정공저장영역; 상기 제2 핀 영역과 상기 정공저장영역의 측벽 및 상기 정공저장영역의 상부에 형성되는 게이트 절연층; 상기 게이트 절연층의 상부에 형성되는 게이트; 및 상기 제2 핀 영역 중 상기 게이트와 대응되는 위치에 형성되는 바디 영역 및 상기 바디 영역의 양측 영역에 각각 형성되는 소스/드레인 영역을 포함한다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a bulk silicon substrate; A fence-like body formed on the bulk silicon substrate and including a first fin region and a second fin region in the form of a fence having a predetermined height, width, and predetermined length; An insulating layer made of an electrically insulating material and formed up to a surface of the bulk silicon substrate and a height of the first fin region; A hole storage region formed in an upper central portion of the second fin region with respect to a longitudinal direction of the second fin region; A gate insulating layer formed on the sidewalls of the second fin region, the hole storage region, and the hole storage region; A gate formed on the gate insulating layer; And a source / drain region formed in both side regions of the body region and a body region formed in a position corresponding to the gate of the second fin region.

상기 제1 핀 영역은 상기 벌크 실리콘 기판과 동일한 P형 불순물 도핑영역(P- 영역)이고, 상기 제2 핀 영역은 N형 불순물 도핑영역(N+ 영역)이고, 상기 정공저장영역은 상기 제1 핀 영역보다 고농도로 도핑된 P형 불순물 도핑영역(P+ 영역)일 수 있다.Wherein the first fin region is the same P-type impurity doping region (P-region) as the bulk silicon substrate, the second fin region is an N-type impurity doping region (N + region) Type impurity doped region (P < + > region) doped at a higher concentration than that of the p-type impurity doped region.

상기 게이트에 기 설정된 제1 음의 전압을 인가하고, 상기 드레인 영역에 기 설정된 제1 양의 전압을 각각 인가할 경우, 상기 드레인 영역의 정공이 상기 바디 영역으로 터널링되고, 상기 바디 영역으로 터널링된 정공은 확산과 드리프트 현상에 의해 상기 정공저장영역으로 이동하여 프로그램(write'1') 동작이 수행될 수 있다.Wherein a first negative voltage is applied to the gate and a predetermined first positive voltage is applied to the drain region, the holes of the drain region are tunneled to the body region, The holes move to the hole storing region by the diffusion and drift phenomenon and a program (write'1 ') operation can be performed.

상기 게이트 및 상기 소스/드레인 영역이 모두 접지될 경우, 상기 정공저장영역으로 이동된 정공이 유지됨으로써 홀드(hold'1') 동작이 수행될 수 있다.When both the gate and the source / drain region are grounded, a hole held in the hole storage region is held, so that a hold'1 'operation can be performed.

상기 게이트에 상기 제1 양의 전압보다 작은 제2 양의 전압을 인가하고, 상기 드레인 영역에 상기 제2 양의 전압보다 작은 제3 양의 전압을 인가하여 상기 드레인 영역과 상기 소스 영역 사이에 흐르는 드레인 전류를 확인하여 정공의 유무를 리드(read'1') 동작이 수행될 수 있다.Applying a second positive voltage less than the first positive voltage to the gate and applying a third positive voltage to the drain region that is less than the second positive voltage to cause a current to flow between the drain region and the source region The drain current can be confirmed, and the read ('1') operation can be performed for the presence or absence of the hole.

상기 게이트에 기 설정된 제1 양의 전압을 인가하고, 상기 드레인 영역에 기 설정된 제1 음의 전압을 각각 인가할 경우, 상기 정공저장영역의 정공이 확산과 드리프트 현상에 의해 상기 드레인 영역으로 배출되어 이레이즈(write'0') 동작이 수행될 수 있다.When a predetermined first positive voltage is applied to the gate and a predetermined first negative voltage is applied to the drain region, holes in the hole storage region are discharged to the drain region by diffusion and drift phenomenon A write'0 'operation can be performed.

상기 게이트 및 상기 소스/드레인 영역이 모두 접지될 경우, 상기 제2 핀 영역의 정공이 상기 정공저장영역으로 유입되는 것을 차단할 수 있다.When both the gate and the source / drain region are grounded, holes in the second fin region can be prevented from flowing into the hole storage region.

상기 게이트에 상기 제1 양의 전압보다 작은 제2 양의 전압을 인가하고, 상기 드레인 영역에 상기 제2 양의 전압보다 작은 제3 양의 전압을 인가하여 상기 드레인 영역과 상기 소스 영역 사이에 흐르는 드레인 전류를 확인하여 정공의 유무를 리드(read'0') 동작이 수행될 수 있다.Applying a second positive voltage less than the first positive voltage to the gate and applying a third positive voltage to the drain region that is less than the second positive voltage to cause a current to flow between the drain region and the source region (Read '0') operation can be performed by confirming the drain current and the presence or absence of the hole.

상기 제2 핀 영역은 전체적으로 동일한 타입의 불순물이 동일한 농도로 주입되고, 소스 및 드레인 컨택 메탈에 전기적으로 연결되어 무접합될 수 있다.The second pin region may be entirely implanted with the same type of impurity and electrically connected to the source and drain contact metal and may be non-bonded.

상기 제1 핀 영역은 상기 벌크 실리콘 기판과 동일한 N형 불순물 도핑영역(N- 영역)이고, 상기 제2 핀 영역은 P형 불순물 도핑영역(P+ 영역)이고, 상기 정공저장영역은 상기 제1 핀 영역보다 고농도로 도핑된 N형 불순물 도핑영역(N+ 영역)일 수 있다.Wherein the first fin region is the same N-type impurity doping region (N-region) as the bulk silicon substrate, the second fin region is a P-type impurity doping region (P + region) Type impurity doped region (N < + > region) doped at a higher concentration than the region.

한편, 본 발명의 일 실시 예에 따른 반도체 소자 제조방법은, 벌크 실리콘 기판층 상에 제2 핀 영역층 및 정공저장영역층을 순차적으로 형성하는 단계; 상기 벌크 실리콘 기판층과 상기 제2 핀 영역층 및 상기 정공저장영역층을 패터닝하여 소정의 높이와 폭 및 소정의 길이를 갖는 담장 형태로 이루어지는 제1 핀 영역과 제2 핀 영역 및 정공저장영역부를 형성하는 단계; 상기 벌크 실리콘 기판층 상에 상기 제1 핀 영역의 높이까지 절연층을 형성하는 단계; 상기 제2 핀 영역과 상기 정공저장영역부의 측벽 및 상기 정공저장영역부의 상부에 게이트 절연층을 형성하는 단계; 상기 제2 핀 영역의 길이 방향을 기준으로 상기 게이트 및 상기 게이트 절연층이 중앙부에 위치하도록 패터닝하는 단계; 상기 정공저장영역부를 상기 게이트와 대응되는 폭과 길이를 가지도록 식각하여 정공저장영역을 형성하는 단계; 및 상기 게이트를 중심으로 양측에 각각 소스 메탈 및 드레인 메탈을 각각 증착하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including: sequentially forming a second fin region and a hole storage region on a bulk silicon substrate; The second fin region and the hole storage region layer are patterned to form a first fin region, a second fin region, and a hole storage region, each having a predetermined height, width, and length, ; Forming an insulating layer on the bulk silicon substrate layer to a height of the first fin region; Forming a gate insulating layer on the sidewall of the second fin region, the hole storage region, and the hole storage region; Patterning the gate and the gate insulating layer such that the gate and the gate insulating layer are positioned at a center portion with respect to a longitudinal direction of the second fin region; Forming a hole storage region by etching the hole storage region to have a width and a length corresponding to the gate; And depositing a source metal and a drain metal on both sides of the gate, respectively.

상기 제2 핀 영역층은 N형 불순물로 도핑되고, 상기 정공저장영역층은 상기 벌크 실리콘 기판층보다 고농도인 P형 불순물로 도핑될 수 있다.The second pinned region layer may be doped with an N-type impurity, and the hole storage region layer may be doped with a P-type impurity that is heavier than the bulk silicon substrate layer.

상기 제2 핀 영역층은 P형 불순물로 도핑되고, 상기 정공저장영역층은 상기 벌크 실리콘 기판층보다 고농도인 N형 불순물로 도핑될 수 있다.The second pinned region layer is doped with a P-type impurity, and the hole storage region layer may be doped with an N-type impurity having a higher concentration than the bulk silicon substrate layer.

상기 절연층을 형성하는 단계는, STI(shallow trench isolation) 공정을 통해 형성될 수 있다.The step of forming the insulating layer may be performed through a shallow trench isolation (STI) process.

상기 정공저장영역을 형성하는 단계는, 자가정렬패터닝(self aligned patterning) 공정을 통해 상기 정공저장영역부를 부분적으로 식각하여 상기 상공저장영역이 형성될 수 있다.The forming of the hole storage region may include forming the overlay storage region by partially etching the hole storage region through a self aligned patterning process.

본 발명의 일 실시 예에 따른 반도체 소자는, 정공저장영역을 바디영역의 상부에 구성함으로써, 반도체 소자(1T 디램 셀 소자)의 정공 보유 능력을 향상시킬 수 있다. 정공저장영역은 바디영역의 상부에 형성되어 소자의 전류가 흐르는 영역과 분리됨에 따라, 정공을 보유할 수 있는 공간을 확보할 수 있고, 반도체 소자의 홀드 동작에서 바디영역에 의해 형성된 에너지 장벽이 전공저장영역으로 전공이 유출되거나 유입되는 것을 최소화할 수 있도록 하여 데이터 '1'과 '0'을 오랫동안 유지할 수 있도록 한다.The semiconductor device according to the embodiment of the present invention can improve the hole holding ability of the semiconductor element (1T DRAM cell element) by constructing the hole storage region on the upper portion of the body region. As the hole storage region is formed on the upper portion of the body region and separated from the region where the current flows in the element, it is possible to secure a space capable of holding holes, and an energy barrier formed by the body region in the holding operation of the semiconductor element, It is possible to keep data '1' and '0' for a long time by minimizing leakage or inflow to the storage area.

아울러, 에너지 장벽으로 인해 정공이 제1 핀 영역으로 빠져나가는 것을 막아주므로, 벌크 실리콘 기판에서도 쉽게 제작할 수 있다는 큰 장점을 가진다고 할 수 있다.In addition, since the energy barrier prevents the holes from escaping to the first fin region, it has a great advantage that it can be easily manufactured even on a bulk silicon substrate.

도 1은 본 발명의 일 실시 예에 따른 반도체 소자를 도시한 사시도이다.
도 2는 도 1에 도시한 본 발명의 일 실시 예에 따른 반도체 소자를 A-A' 방향에서 바라본 단면도이다.
도 3은 도 1에 도시한 본 발명의 일 실시 예에 따른 반도체 소자를 B-B' 방향에서 바라본 단면도이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 과정을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시 예에 따른 반도체 소자의 데이터 '1'과 '0' 상태에 따른 전류 값의 변화를 보여주는 그래프이다.
도 6은 본 발명의 일 실시 예에 따른 반도체 소자의 밴드 간 터널링 동작 원리를 나타내는 단면도이다.
도 7은 도 6에 도시한 본 발명의 일 실시 예에 따른 반도체 소자의 프로그램 동작에서의 에너지 밴드를 나타내는 도면이다.
도 8은 도 6에 도시한 본 발명의 일 실시 예에 따른 반도체 소자의 이레이즈 동작에서의 에너지 밴드를 나타내는 도면이다.
도 9는 도 6에 도시한 본 발명의 일 실시 예에 따른 반도체 소자의 홀드 동작에서의 에너지 밴드를 나타내는 도면이다.
도 10은 도 6에 도시한 본 발명의 일 실시 예에 따른 반도체 소자의 리드 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 반도체 소자의 각 동작에 따른 드레인 전류의 크기를 도시한 그래프이다.
도 12는 프로그램 후 홀드 시간에 따른 리드 전류의 크기 변화를 도시한 그래프이다.
도 13은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 과정을 설명하기 위한 흐름도이다.1 is a perspective view illustrating a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention shown in FIG. 1 as seen from AA 'direction.
FIG. 3 is a cross-sectional view of the semiconductor device according to an embodiment of the present invention shown in FIG. 1, viewed from the direction BB '.
4 is a view for explaining a manufacturing process of a semiconductor device according to an embodiment of the present invention.
5 is a graph showing changes in current values according to data '1' and '0' states of a semiconductor device according to an embodiment of the present invention.
6 is a cross-sectional view illustrating a principle of interband tunneling operation of a semiconductor device according to an embodiment of the present invention.
FIG. 7 is a diagram showing energy bands in a program operation of a semiconductor device according to an embodiment of the present invention shown in FIG.
FIG. 8 is a diagram showing energy bands in the erasing operation of the semiconductor device according to the embodiment of the present invention shown in FIG.
FIG. 9 is a view showing energy bands in a hold operation of a semiconductor device according to an embodiment of the present invention shown in FIG.
FIG. 10 is a view for explaining the read operation of the semiconductor device according to the embodiment of the present invention shown in FIG.
11 is a graph showing the magnitude of drain current according to each operation of a semiconductor device according to an embodiment of the present invention.
FIG. 12 is a graph showing a change in the magnitude of the read current according to the hold time after the program.
13 is a flowchart illustrating a process of manufacturing a semiconductor device according to an embodiment of the present invention.

본 발명에 대하여 구체적으로 설명하기에 앞서, 본 명세서 및 도면의 기재 방법에 대하여 설명한다.Before describing the present invention in detail, a method of describing the present specification and drawings will be described.

먼저, 본 명세서 및 청구범위에서 사용되는 용어는 본 발명의 다양한 실시 예들에서의 기능을 고려하여 일반적인 용어들을 선택하였다 하지만, 이러한 용어들은 당 분야에 종사하는 기술자의 의도나 법률적 또는 기술적 해석 및 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 일부 용어는 출원인이 임의로 선정한 용어도 있다. 이러한 용어에 대해서는 본 명세서에 정의된 의미로 해석될 수 있으며, 구체적인 용어 정의가 없으면 본 명세서의 전반적인 내용 및 당해 기술분야의 통상적인 기술 상식을 토대로 해석될 수도 있다.It is to be understood that the terminology used herein should be broadly interpreted as encompassing any and all of the terms, as well as the legal and technical interpretations of technicians skilled in the art, The appearance of the technology, and the like. In addition, some terms are arbitrarily selected by the applicant. These terms may be construed in the meaning defined herein and, unless otherwise specified, may be construed on the basis of the entire contents of this specification and common technical knowledge in the art.

또한, 본 명세서에 첨부된 각 도면에 기재된 동일한 참조번호 또는 부호는 실질적으로 동일한 기능을 수행하는 부품 또는 구성요소를 나타낸다. 설명 및 이해의 편의를 위해서 서로 다른 실시 예들에서도 동일한 참조번호 또는 부호를 사용하여 설명한다. 즉, 복수의 도면에서 동일한 참조 번호를 가지는 구성요소를 모두 도시되어 있다고 하더라도, 복수의 도면들이 하나의 실시 예를 의미하는 것은 아니다.In addition, the same reference numerals or signs in the drawings attached to the present specification indicate components or components that perform substantially the same function. For ease of explanation and understanding, different embodiments will be described using the same reference numerals or symbols. That is, even though all of the elements having the same reference numerals are shown in the plural drawings, the plural drawings do not mean one embodiment.

또한, 본 명세서 및 청구범위에서는 구성요소들 간의 구별을 위하여 "제1", "제2" 등과 같이 서수를 포함하는 용어가 사용될 수 있다. 이러한 서수는 동일 또는 유사한 구성요소들을 서로 구별하기 위하여 사용하는 것이며 이러한 서수 사용으로 인하여 용어의 의미가 한정 해석되어서는 안 된다. 일 예로, 이러한 서수와 결합된 구성요소는 그 숫자에 의해 사용 순서나 배치 순서 등이 제한되어서는 안 된다. 필요에 따라서는, 각 서수들은 서로 교체되어 사용될 수도 있다.Further, in the present specification and claims, terms including ordinal numbers such as "first "," second ", etc. may be used for distinguishing between elements. These ordinals are used to distinguish between identical or similar components, and the use of such ordinal numbers should not be construed as limiting the meaning of the term. For example, the components associated with such an ordinal number should not be limited in their order of use or placement order by their numbers. If necessary, each ordinal number may be used interchangeably.

본 명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "구성되다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.As used herein, the singular forms "a", "an" and "the" include plural referents unless the context clearly dictates otherwise. In this application, the terms "comprise", "comprising" and the like are used to specify that there is a stated feature, number, step, operation, element, component, or combination thereof, But do not preclude the presence or addition of features, numbers, steps, operations, components, parts, or combinations thereof.

또한, 본 발명의 실시 예에서, 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적인 연결뿐 아니라, 다른 매체를 통한 간접적인 연결의 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 포함한다는 의미는, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.Further, in an embodiment of the present invention, when a part is connected to another part, this includes not only a direct connection but also an indirect connection through another medium. Also, the meaning that a part includes an element does not exclude other elements, but may include other elements, unless specifically stated otherwise.

아울러, 이하에서 사용되는 “무접합”은 전계효과 트랜지스터 구조(MOSFET)에서 도전형을 달리하는 소스, 드레인, 바디를 형성함에 따른 pn 접합이 없는 것을 의미할 수 있다. 또한, 이하에서 설명하는 반도체 소자는 1T 디램 셀을 예시하나, 이에 한정하는 바는 아니다.In addition, " non-junction " used below may mean that there is no pn junction due to forming a source, a drain, and a body having different conductivity types in a field effect transistor structure (MOSFET). In addition, the semiconductor device described below exemplifies a 1T DRAM cell, but is not limited thereto.

이하, 첨부된 도면을 이용하여 본 발명에 대하여 구체적으로 설명한다. 도 1은 본 발명의 일 실시 예에 따른 반도체 소자를 도시한 사시도이고, 도 2는 도 1에 도시한 본 발명의 일 실시 예에 따른 반도체 소자를 A-A' 방향에서 바라본 단면도이며, 도 3은 도 1에 도시한 본 발명의 일 실시 예에 따른 반도체 소자를 B-B' 방향에서 바라본 단면도이다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. FIG. 1 is a perspective view showing a semiconductor device according to an embodiment of the present invention, FIG. 2 is a cross-sectional view of the semiconductor device according to an embodiment of the present invention shown in FIG. 1, 1 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention, as viewed from BB 'direction.

도 1 내지 도 3을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자(100)(예컨대, 1T 디램 셀)는 벌크 실리콘 기판(10)상에 형성되는 담장형 바디(20, 40) 및 절연층(30), 그리고, 담장형 바디(20, 40)의 상부에 형성되는 정공저장영역(50), 담장형 바디(20, 40)와 정공저장영역(50) 그리고 절연층(30)의 상부에 형성된 게이트(70)를 포함한다. 또한, 본 발명의 일 실시 예에 따른 반도체 소자(100)는 게이트(70)와 담장형 바디(20, 40)에 포함된 제2 영역층(40), 정공저장영역(50), 절연층(30) 사이에 게이트 절연막(60)을 더 포함한다.1 to 3, a semiconductor device 100 (for example, a 1T DRAM cell) according to an embodiment of the present invention includes a fence-type body 20, 40 formed on a bulk silicon substrate 10, Layer body 30 and the hole storage region 50 formed on the fringing bodies 20 and 40 and the focal-type bodies 20 and 40 and the hole storage region 50 and the upper portion of the insulating layer 30 (Not shown). A semiconductor device 100 according to an embodiment of the present invention includes a gate electrode 70 and a second region layer 40 included in the fence-type bodies 20 and 40, a hole storage region 50, 30) formed on the gate insulating film 60.

일례로, 담장형 바디(20, 40)는 제1 핀 영역(20) 및 제2 핀 영역(40)이라 말할 수 있다. 담장형 바디(20, 40)는 벌크 실리콘 기판(10)상에 형성되고, 소정의 높이와 폭 및 소정의 길이를 갖는 담장 형태로 이루어질 수 있다.For example, the fence-like bodies 20 and 40 may be referred to as a first fin region 20 and a second fin region 40. The fence-like bodies 20, 40 may be formed on the bulk silicon substrate 10, and may be in the form of a fence having a predetermined height, width, and predetermined length.

담장형 바디(20, 40)는 벌크 실리콘 기판(10)상에 서로 다른 불순물을 도핑함으로써, 제1 핀 영역(20) 및 제2 핀 영역(40)이 형성될 수 있다. 구체적으로, P-형 벌크 실리콘 기판(10)에 고농도 N형 불순물을 도핑하여 제2 핀 영역(40)을 형성한 후, 고농도 P형 불순물을 도핑하여 P+형 정공저장영역(50)을 형성할 수 있다. 이러한 이온 주입 방식은 이온 주입의 에너지를 설정하여 주입된 깊이를 조정할 수 있으므로, 제2 핀 영역(40)과 정공저장영역(50)을 용이하게 형성할 수 있다.The first pin region 20 and the second fin region 40 can be formed by doping different impurities on the bulk silicon substrate 10 with the fence bodies 20 and 40. [ Specifically, a high-concentration N-type impurity is doped in the P-type bulk silicon substrate 10 to form a second fin region 40, and then a high concentration P-type impurity is doped to form a P + type hole storage region 50 . In this ion implantation method, the implantation depth can be adjusted by setting the energy of the ion implantation, so that the second fin region 40 and the hole storage region 50 can be easily formed.

한편, 본 발명의 일 실시 예에 따른 반도체 소자(100)의 제2 핀 영역(40)과 정공저장영역(50)의 형성 과정은 이에 한정하지 않으며, 제2 핀 영역(40)은 이온 주입 도핑 공정으로 형성시킨 후에, 제2 핀 영역(40)의 상부에 에픽텍셜 방식을 통해 정공저장영역(50)을 제작될 수도 있다.The process of forming the second fin region 40 and the hole storage region 50 of the semiconductor device 100 according to an embodiment of the present invention is not limited thereto and the second fin region 40 may be formed by ion implantation doping The hole storage region 50 may be formed on the second fin region 40 through an epitaxial process.

여기서, 제1 핀 영역(20)은 벌크 실리콘 기판(10)을 패터닝(patterning)하여 형성되므로, 벌크 실리콘 기판(10)과 제1 핀 영역(20)은 벌크 실리콘 기판(10)과 동일한 도핑농도를 가질 수 있다. 이때, 벌크 실리콘 기판(10)은 P형 불순물 도핑영역(P- 영역)을 가질 수 있다.Since the first fin region 20 is formed by patterning the bulk silicon substrate 10, the bulk silicon substrate 10 and the first fin region 20 are doped with the same doping concentration as the bulk silicon substrate 10, Lt; / RTI > At this time, the bulk silicon substrate 10 may have a P-type impurity doped region (P-region).

또한, 제2 핀 영역(40)은 고농도 N형 불순물 도핑영역(N+ 영역)(예컨대, 도핑농도 : 1 × 1019 cm- 3)일 수 있고, Ⅴ족 원소 중 어느 하나로 구성될 수 있다. 제2 핀 영역(40)은 전체적으로 동일한 타입의 불순물이 동일한 농도로 주입되고, 소스 및 드레인 컨택 메탈(도시안함)에 전기적으로 연결되어 무접합될 수 있다. 이로 인해, 제2 핀 영역(40)은 게이트(70)가 형성되지 않은 영역에 소스영역(401) 및 드레인 영역(403)가 형성될 수 있다. 바디영역(402)은 소스영역(401) 및 드레인 영역(403) 사이에 형성되고, 게이트(70)의 폭과 같거나 크게 형성될 수 있다.In addition, the second pin region 40 is heavily doped N-type impurity doped region (N + region): - may be (e. G., Dopant concentration 1 × 10 19 cm 3), may be configured by any one of Ⅴ group elements. The second fin region 40 may be entirely implanted with the same type of impurity at the same concentration and electrically connected to the source and drain contact metal (not shown) to be non-bonded. As a result, the second fin region 40 can be formed with the source region 401 and the drain region 403 in the region where the gate 70 is not formed. The body region 402 is formed between the source region 401 and the drain region 403 and may be formed to be equal to or larger than the width of the gate 70. [

정공저장영역(50)은 제1 핀 영역(20)보다 고농도로 도핑된 P형 불순물 도핑영역(P+ 역)(예컨대, 도핑농도 : 1× 1019 cm- 3)을 가질 수 있고, Ⅲ족 원소 중 어느 하나로 구성될 수 있다. 한편, 이상에서 예시한 본 발명의 일 실시 예에 따른 반도체 소자(100)의 제1 핀 영역(20), 제2 핀 영역(40) 및 정공저장영역(50)의 도핑농도의 수치를 최적화하여 변경될 수 있다.A hole storage region 50 is first doped at a high concentration than a pin region (20) P-type impurity doped region (P + station) - may have a (e. G., Dopant concentration 1 × 10 19 cm 3), Ⅲ group elements As shown in FIG. The numerical values of the doping concentrations of the first fin region 20, the second fin region 40 and the hole storage region 50 of the semiconductor device 100 according to the embodiment of the present invention described above are optimized can be changed.

또한, 전자저장영역(50)의 저장 수단, 즉 전자를 저장하는 전하로 사용할 경우에는 상술한 제1 핀 영역(20), 제2 핀 영역(40) 및 정공저장영역(50)이 모두 반대되는 타입으로 형성될 수 있다. 일례로, 벌크 실리콘 기판(10)과 제1 핀 영역(20)은 N형 불순물 도핑영역(N- 영역)이고, 제2 핀 영역(40)은 P형 분순물 도핑영역(P+ 영역)이며, 정공저장영역(50)은 제1 핀 영역(20)보다 고농도로 도핑된 N형 불순물 도핑영역(N+)일 수 있다.The first pin region 20, the second fin region 40, and the hole storage region 50 are all opposite to each other when used as a storage means of the electron storage region 50, that is, Type. In one example, the bulk silicon substrate 10 and the first fin region 20 are an N-type impurity doping region (N-region), the second fin region 40 is a P-type impurity doping region (P + region) The hole storage region 50 may be an N-type impurity doped region N + doped at a higher concentration than the first fin region 20.

이하에서는, 본 발명의 일 실시 예에 따른 반도체 소자(100)의 제조 과정을 설명하기로 한다.Hereinafter, a manufacturing process of the semiconductor device 100 according to an embodiment of the present invention will be described.

도 4a 내지 도 4e는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 과정을 설명하기 위한 도면이고, 도 13은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 과정을 설명하기 위한 흐름도이다.FIGS. 4A to 4E are views for explaining a manufacturing process of a semiconductor device according to an embodiment of the present invention, and FIG. 13 is a flowchart illustrating a manufacturing process of a semiconductor device according to an embodiment of the present invention.

먼저, 도 4a 및 도 13을 참조하면, 벌크 실리콘 기판층(10a)상에 N형 불순물 및 P형 불순물을 각각 도핑하여 제2 핀 영역층(40a) 및 정공저장영역층(50a)이 형성된다(S100).First, referring to FIGS. 4A and 13, a second fin region layer 40a and a hole storage region layer 50a are formed by doping an N-type impurity and a P-type impurity respectively on the bulk silicon substrate layer 10a (S100).

이후, 도 4b 및 도 13을 참조하면, 벌크 실리콘 기판층(10a)과 제2 핀 영역층(40a) 및 정공저장영역층(50a)을 패터닝하여 소정의 높이와 폭 및 소정의 길이를 갖는 담장 형태로 이루어진 제1 핀 영역(20)과 제2 핀 영역(40) 및 정공저장영역부(50a)를 형성된다(S200). 아울러, 벌크 실리콘 기판(10)상에 제1 핀 영역(20)의 높이까지 절연층이 형성한다(S300).4B and 13, the bulk silicon substrate layer 10a, the second fin region 40a, and the hole storage region layer 50a are patterned to form a fence having a predetermined height, width, A first fin region 20, a second fin region 40 and a hole storage region 50a are formed (S200). In addition, an insulating layer is formed on the bulk silicon substrate 10 up to the height of the first fin region 20 (S300).

절연층(30) 형성 과정에서 제1 핀 영역(20)이 형성되고, 제1 핀 영역(20)은 벌크 실리콘 기판(10)과 동일한 도핑농도를 가진다.In the process of forming the insulating layer 30, the first fin region 20 is formed and the first fin region 20 has the same doping concentration as the bulk silicon substrate 10.

여기서, 절연층(30)은 소자 분리를 위함이고, STI(shallow trench isolation) 공정을 통해 형성될 수 있다. STI 공정은 반도체 기판에 트렌치를 형성하고, 트렌치 내부를 절연막으로 매립함으로써 소자분리막을 형성하는 기법으로, 종래의 소자분리기술에 비하여 소자분리특성이 우수하고 점유 면적도 작기 때문에 반도체 소자의 고집적화에 적합한 기술이라 말할 수 있다.Here, the insulating layer 30 is for device isolation and may be formed through a shallow trench isolation (STI) process. The STI process is a technique for forming a device isolation film by forming a trench in a semiconductor substrate and filling the trench with an insulating film. This device is superior in device isolation characteristics and occupies a smaller area than conventional device isolation techniques, Technology.

다음으로, 도 4c 및 도 13을 참조하면, 절연층(30)의 상면, 제2 핀 영역(40) 및 정공저장영역부(50)의 측벽, 정공저장영역부(50)의 상면에 게이트 절연층부(60a)가 형성된다. 또한, 게이트 절연층부(60a)의 상부에는 게이트부(70a)가 형성된다(S400).Next, referring to FIGS. 4C and 13, on the upper surface of the insulating layer 30, the second fin region 40, the sidewalls of the hole storage region 50, and the upper surface of the hole storage region 50, A layer portion 60a is formed. A gate portion 70a is formed on the gate insulating layer portion 60a (S400).

일례로, 게이트 절연층부(60a)은 산화 실리콘(silicon oxide), 질화막, 산화 알루미늄(aluminum oxide), 산화 하프늄(hafnium oxide), 산화질화 하프늄(hafnium oxynitride), 산화 아연(zinx oxide) 또는 이들의 임의의 조합 중 어느 하나로 이루어질 수 있다.For example, the gate insulating layer 60a may be formed of silicon oxide, a nitride film, aluminum oxide, hafnium oxide, hafnium oxynitride, zinx oxide, Or any combination thereof.

게이트부(70a)는 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 파라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 타이타늄(Ti) 또는 이들의 임의의 조합 중 어느 하나로 이루어질 수 있다.The gate portion 70a may be formed of a metal such as aluminum (Al), molybdenum (Mo), magnesium (Mg), chromium (Cr), palladium (Pd), gold (Au), platinum ), Or any combination thereof.

다음으로, 도 4d 및 도 13을 참조하면, 게이트 절연층부(60a) 및 게이트부(70a)가 제2 핀 영역(40)의 길이 방향을 기준으로 제2 핀 영역(40)의 중앙부에 위치하도록 패터닝하여, 게이트 절연층(60) 및 게이트(70)를 형성한다(S500).4D and 13, the gate insulating layer portion 60a and the gate portion 70a are positioned at the center of the second fin region 40 with respect to the longitudinal direction of the second fin region 40 And patterned to form a gate insulating layer 60 and a gate 70 (S500).

이후, 도 4e 및 도 13과 같이, 정공저장영역부(50b)를 게이트(70)와 대응되는 폭과 길이를 가지도록 식각하여 정공저장영역(50)을 형성한다(S600). 한편, 도시하지는 않았으나, 이후에 게이트(70)를 중심으로 양측에 각각 소스 메탈 및 드레인 메탈을 각각 증착(S700)함으로써, 본 발명의 일 실시 예에 따른 반도체 소자(100)를 제조할 수 있다.Thereafter, as shown in FIGS. 4E and 13, the hole storage region 50b is etched to have a width and a length corresponding to the gate 70 to form the hole storage region 50 (S600). Although not shown, the semiconductor device 100 according to an embodiment of the present invention can be manufactured by depositing source metal and drain metal on both sides of the gate 70, respectively (S700).

게이트 절연층부(60a) 및 게이트부(70a)를 패터닝한 이후, 소스 영역(401)과 드레인 영역(403)을 형성하기 위해 자가정렬 패터닝(self aligned patterning) 기술을 이용하여 정공저장영역부(50b)를 부분적인 식각 공정을 통해 정공저장영역(50)을 형성할 수 있다.After the gate insulating layer portion 60a and the gate portion 70a are patterned, a self-aligned patterning technique is used to form the source region 401 and the drain region 403, The hole storage region 50 can be formed through a partial etching process.

여기서, 자가정렬은 소스 영역(401) 및 드레인 영역(403)과 게이트(70)가 저절로 정렬되는 공정이라 말할 수 있으며, 이후 고온 확산 공정을 통해 주입된 이온을 기판 표면 아래쪽으로 더 깊이 분포하도록 할 수도 있다.Here, the self-alignment can be said to be a process in which the source region 401 and the drain region 403 and the gate 70 are self-aligned, and then the ions implanted through the high-temperature diffusion process are distributed more deeply below the surface of the substrate It is possible.

즉, 본 발명의 일 실시 예에 따른 반도체 소자(100)는, 공정과정에서 기존의 벌크 실리콘 반도체 기반의 핀타입 MOSFET(모스 전게 효과 트랜지스터(Metal Oxide Silicon Field Effect transistor)) 공정과정과 대응되므로, 제조과정 측면에서 바라볼 때, 기존 공정 장비를 활용하여 제작할 수 있다.That is, since the semiconductor device 100 according to an embodiment of the present invention is compatible with a conventional bulk silicon semiconductor-based PIN type MOSFET (Metal Oxide Silicon Field Effect Transistor) process, From the viewpoint of manufacturing process, it can be manufactured using existing process equipment.

아울러, 추가적인 소자 기술을 통하여 반도체 소자의 성능을 향상시킬 수 있다. 예컨대, 전체적인 핀 높이를 높여 정공저장영역(50)의 높이 증가를 통해, 정공저장공간을 확장시켜 정공 보유 능력을 향상시키거나, 제2 핀 영역(40)의 높이 증가를 통해, 전류 특성을 향상시킬 수 있다.In addition, the performance of semiconductor devices can be improved through additional device technology. For example, by increasing the overall fin height to increase the height of the hole storage region 50, the hole storage capacity can be expanded to improve the hole holding ability, or the current characteristic can be improved through the height of the second fin region 40 .

또한, 정공저장영역(50)을 에너지 밴드갭(energy bandgap)이 작고, 전자친화도(electron affinity)의 값이 거의 같은 반도체(일례로, SiGe, Ge)를 증착할 경우, 더 높은 정공 에너지 장벽을 형성하여 정공 보유 능력을 향상시킬 수도 있다.Further, when a semiconductor (for example, SiGe, Ge) having a small energy band gap and almost the same electron affinity value is deposited in the hole storage region 50, a higher hole energy barrier May be formed to improve the hole holding ability.

뿐만 아니라, 실리콘 이외에도 별도의 Ⅲ-Ⅴ족 화합물 반도체 물질(일례로, InGaAs, InP, InAs 등)을 본 발명의 일 실시 예에 따른 반도체 소자(100)에 단일접합 또는 동종접합(homojunction) 또는 이종접합(heterojunction)의 형태로 적용이 가능하므로, 향후 더 우수한 데이터 보유시간과 전류 센싱 마진을 가지는 반도체 소자(100)를 제작할 수 있다.In addition, in addition to silicon, a separate III-V compound semiconductor material (for example, InGaAs, InP, InAs, etc.) may be added to the semiconductor device 100 according to one embodiment of the present invention by a single junction or homojunction or hetero- It is possible to fabricate the semiconductor device 100 having a better data retention time and a current sensing margin in the future.

이상에서 설명한 본 발명의 일 실시 예에 따른 반도체 소자(100)는, 벌크 실리콘 기판층(10a)이 P형 불순물로 도핑될 경우, 제2 핀 영역층(40a)은 N형 불순물로 도핑되고, 정공저장영역층(50a)은 벌크 실리콘 기판층(10a)보다 고농도인 P형 불순물로 도핑될 수 있다.In the semiconductor device 100 according to the embodiment of the present invention described above, when the bulk silicon substrate layer 10a is doped with the P-type impurity, the second fin region 40a is doped with the N-type impurity, The hole storage region layer 50a may be doped with a P-type impurity which is higher in concentration than the bulk silicon substrate layer 10a.

한편, 이와 반대로 벌크 실리콘 기판층(10a)이 N형 불순물로 도핑될 경우, 제2 핀 영역층(40a)은 P형 불순물로 도핑되고, 정공저장영역층(50a)은 벌크 실리콘 기판층(10a)보다 고농도인 N형 불순물로 도핑될 수도 있다.On the other hand, when the bulk silicon substrate layer 10a is doped with an N-type impurity, the second fin region 40a is doped with a P-type impurity, and the hole storage region layer 50a is doped with the bulk silicon substrate layer 10a Lt; / RTI > dopant.

이하에서는, 상술한 본 발명의 일 실시 예에 따른 반도체 소자(100)의 전류 특성 및 동작 과정에 대해 자세히 살펴보기로 한다.Hereinafter, the current characteristics and the operation process of the semiconductor device 100 according to an embodiment of the present invention will be described in detail.

도 5는 본 발명의 일 실시 예에 따른 반도체 소자의 데이터 '1'과 '0' 상태에 따른 전류 값의 변화를 보여주는 그래프이다.5 is a graph showing changes in current values according to data '1' and '0' states of a semiconductor device according to an embodiment of the present invention.

도 5를 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자(100)는 드레인 전류 값의 차이를 센싱 마진(Sensing Margin)으로 하여 '1' 과 '0'을 구분하는 방식으로 메모리 동작을 수행할 수 있다. 본 발명의 일 실시 예에 따른 반도체 소자(100)는 무접합 트랜지스터의 밴드간 터널링 현상을 이용하여 정공을 생성시키고, P+형 정공저장영역(50)에 정공을 보유할 경우(데이터'1'), 문턱전압의 감소와 함께 드레인 전류 값이 높아지게 된다.Referring to FIG. 5, a semiconductor device 100 according to an embodiment of the present invention performs a memory operation in such a manner that '1' and '0' are distinguished from each other by setting a difference in drain current value as a sensing margin. can do. The semiconductor device 100 according to an embodiment of the present invention generates holes by using the interband tunneling phenomenon of the non-junction transistor and when holes are held in the P + type hole storage region 50 (data '1'), , The drain current value increases with the decrease of the threshold voltage.

한편, P+형 정공저장영역(50)에 정공이 없을 경우(데이터'0'), 문턱전압은 증가하고, 드레인 전류 값은 감소하게 된다. 이로 인해, 본 발명의 일 실시 예에 따른 반도체 소자(100)는 전류 센싱 마진을 확보하고 데이터 '1'과 데이터 '0'을 구분할 수 있다.On the other hand, when there is no hole in the P + type hole storage region 50 (data '0'), the threshold voltage increases and the drain current value decreases. Accordingly, the semiconductor device 100 according to an embodiment of the present invention can secure the current sensing margin and distinguish the data '1' from the data '0'.

도 6은 본 발명의 일 실시 예에 따른 반도체 소자의 밴드 간 터널링 동작 원리를 나타내는 단면도이다.6 is a cross-sectional view illustrating a principle of interband tunneling operation of a semiconductor device according to an embodiment of the present invention.

구체적으로, 도 6은 밴드 간 터널링 동작 및 프로그램, 이레이즈, 홀드 및 리드 동작을 설명하기 위해, 도 1에 도시한 본 발명의 일 실시 예에 따른 반도체 소자(100)의 구성 중 적층 순서를 기준으로 벌크 실리콘 기판(10), 제1 핀 영역(20), 제2 핀 영역(40)(소스(401)/바디(402)/드레인(403)), 정공저장영역(50), 게이트 절연층(60) 및 게이트(70)를 도시한 단면도이다. Specifically, FIG. 6 is a diagram illustrating the operation of the interband tunneling and the program, erase, hold, and read operations according to the stacking order of the structures of the semiconductor device 100 according to the embodiment of the present invention shown in FIG. A first pin region 20, a second fin region 40 (source 401 / body 402 / drain 403), a hole storage region 50, a gate insulating layer (60) and a gate (70).

도 7은 도 6에 도시한 본 발명의 일 실시 예에 따른 반도체 소자의 프로그램 동작에서의 에너지 밴드를 나타내는 도면이다. 구체적으로, 도 7a는 프로그램 동작에서의 도 6에 도시한 X-X'선의 에너지 밴드를 나타내는 도면이고, 도 7b는 프로그램 동작에서의 도 6에 도시한 Y-Y'선의 에너지 밴드를 나타내는 도면이다.FIG. 7 is a diagram showing energy bands in a program operation of a semiconductor device according to an embodiment of the present invention shown in FIG. Specifically, FIG. 7A is a diagram showing the energy band of line X-X 'shown in FIG. 6 in the program operation, and FIG. 7B is a diagram showing the energy band of line Y-Y' shown in FIG. 6 in the program operation .

도 6 및 도 7를 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자(100)의 프로그램(Write'1') 동작은 무접합 트랜지스터 내의 밴드간 터널링 현상을 이용하여 정공을 형성하는 원리라 말할 수 있다. 일례로, 게이트(70)에 음의 전압(예컨대, -2.0 V)을 인가하고 드레인 영역(403)에는 양의 전압(예컨대, 2.0 V)을 각각 인가하게 되면, 도 7a에 도시한 바와 같이, 제2 핀 영역(40) 내 N+형 바디 영역(402)과 드레인 영역(403) 사이에서 에너지 밴드 경사가 증가하게 되며 밴드 간의 간격이 좁아져 터널링 현상으로 인하여 N+형 바디 영역(402)에 정공이 형성된다. 형성된 정공은 도 7b와 같이, 확산과 드리프트 현상에 의하여 P+형 전공저장영역(50)으로 이동하게 된다. P+형 전공저장영역(50)에 정공이 쌓이면서 반도체 소자(1T 디램 셀)은 데이터 '1'인 상태가 된다.Referring to FIGS. 6 and 7, a program (Write'1 ') operation of the semiconductor device 100 according to an embodiment of the present invention may be referred to as a method of forming holes using interband tunneling phenomenon in non- . For example, when a negative voltage (for example, -2.0 V) is applied to the gate 70 and a positive voltage (for example, 2.0 V) is applied to the drain region 403, respectively, The inclination of the energy band between the N + type body region 402 and the drain region 403 in the second fin region 40 increases and the interval between the bands becomes narrow. As a result, the N + type body region 402 has holes . The formed holes are moved to the P + type electron storage region 50 by diffusion and drift phenomenon, as shown in FIG. 7B. Holes are accumulated in the P + -type electrical storage region 50, so that the semiconductor device (1T-DRAM cell) becomes data '1'.

도 8은 도 6에 도시한 본 발명의 일 실시 예에 따른 반도체 소자의 이레이즈 동작에서의 에너지 밴드를 나타내는 도면이다. 구체적으로, 도 8a는 이레이즈 동작에서의 Y-Y'선의 에너지 밴드를 나타내는 도면이고, 도 8b는 이레이즈 동작에서의 X-X'선의 에너지 밴드를 나타내는 도면이다.FIG. 8 is a diagram showing energy bands in the erasing operation of the semiconductor device according to the embodiment of the present invention shown in FIG. Specifically, FIG. 8A shows the energy band of the Y-Y 'line in the erase operation, and FIG. 8B shows the energy band of the line X-X' in the erase operation.

도 6 및 도 8을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자(100)의 이레이즈(Write'0') 동작은 P+형 정공저장영역(50)에 저장된 정공을 제2 핀 영역(40) 내의 N+형 바디 영역(402)으로 배출시키기 위한 것이므로, 게이트(70)에 양의 전압 (예컨대, 2.0 V)과 드레인 영역(403)에 음의 전압 (예컨대, -2.0 V)를 인가한다.Referring to FIGS. 6 and 8, the write '0' operation of the semiconductor device 100 according to an embodiment of the present invention is performed by applying the holes stored in the P + type hole storage region 50 to the second fin region (For example, 2.0 V) to the gate 70 and a negative voltage (for example, -2.0 V) to the drain region 403 since the N + type body region 402 in the N + .

이와 같은 전압 인가할 경우, 도 8a와 같이 P+형 정공저장영역(50)의 에너지 밴드가 내려오게 되면서 상대적으로 정공의 이동을 제한하던 에너지 장벽이 감소하게 되며 전공저장영역(50)의 정공은 제2 핀 영역(40) 내의 N+형 바디 영역(402)으로 이동하게 된다. 그 후, 도 8b와 같이 확산과 드리프트 현상에 의하여 N+형 바디 영역(402)으로 이동했던 정공이 드레인 영역(403)으로 배출되게 된다. 이로 인해, P+형 전공저장영역(50)에는 정공이 없게 되며, 반도체 소자(1T 디램 셀)은 데이터 '0'인 상태가 된다.When such a voltage is applied, the energy band of the P + type hole storage region 50 is reduced as shown in FIG. 8A, and the energy barrier that restricts the movement of the holes is decreased. Type body region 402 in the two-pin region 40. In this case, Thereafter, as shown in FIG. 8B, the holes that have migrated to the N + type body region 402 by the diffusion and drift phenomenon are discharged to the drain region 403. As a result, holes are not present in the P + type electron storage region 50, and the semiconductor device (1T DRAM cell) becomes data '0'.

도 9는 도 6에 도시한 본 발명의 일 실시 예에 따른 반도체 소자의 홀드 동작에서의 에너지 밴드를 나타내는 도면이다. 구체적으로, 도 9a는 홀드 '1' 동작에서의 Y-Y'선의 에너지 밴드를 나타내는 도면이고, 9b는 홀드 '0' 동작에서의 Y-Y'선의 에너지 밴드를 나타내는 도면이다.FIG. 9 is a view showing energy bands in a hold operation of a semiconductor device according to an embodiment of the present invention shown in FIG. Specifically, FIG. 9A shows the energy band of the Y-Y 'line in the hold' 1 'operation, and 9b shows the energy band of the Y-Y' line in the hold '0' operation.

홀드 동작은 리드, 프로그램, 이레이즈 동작 전에 P+형 정공저장영역(50)에 정공을 보유한 상태(데이터 '1' 상태) 또는 정공이 없는 상태(데이터 '0' 상태)를 유지하는 동작으로 반도체 소자(1T 디램 셀)의 보유시간(retention time) 특성을 결정한다.The hold operation is an operation for holding a hole in the P + type hole storage region 50 (data '1' state) or a state in which there is no hole (data '0' state) before the read, program and erase operations, (1T dummy cell).

따라서, 홀드 동작은 데이터 '1'과 '0'의 상태에 따라서 각각 홀드 '1'과 홀드 '0'의 동작으로 나뉘며, 모든 영역을 접지한 상태에서 동작을 수행한다. 여기서, 모든 영역은 게이트(70), 소스(401) 및 드레인 영역(403)이 모두 접지된 상태라 말할 수 있다.Therefore, the hold operation is divided into hold '1' and hold '0' operations according to the states of data '1' and '0', and the operation is performed while all regions are grounded. Here, it can be said that the gate 70, the source 401, and the drain region 403 are all grounded.

도 9a를 참조하면, 홀드 '1' 동작 수행 시에는 N+형 바디 영역(402)에 의하여 형성된 에너지 장벽은 P+형 정공저장영역(50)에 있는 정공들이 이동하지 못하고 유지가 되는 것을 확인할 수 있다.Referring to FIG. 9A, it can be seen that the energy barrier formed by the N + -type body region 402 maintains the holes in the P + -type hole storage region 50 when the hold '1' operation is performed.

아울러, 도 9b를 참조하면, 홀드 '0' 동작 수행 시에는 에너지 장벽은 정공이 P+형 전공저장영역(50)으로 유입되는 것을 막아주므로 정공이 없는 상태를 유지한다.In addition, referring to FIG. 9B, when the hold '0' operation is performed, the energy barrier prevents holes from flowing into the P.sup. + Type electrical storage region 50, and thus maintains no holes.

도 10은 도 6에 도시한 본 발명의 일 실시 예에 따른 반도체 소자의 리드 동작을 설명하기 위한 도면이다. 구체적으로, 도 10a는 리드 '1', '0' 동작에서의 X-X'선의 에너지 밴드를 나타내는 도면이고, 도 10b는 리드 '1' 동작에서의 Y-Y'선의 전류 분포도이고, 도 10c는 리드 '0' 동작에서의 Y-Y'선의 전류 분포도이다.FIG. 10 is a view for explaining the read operation of the semiconductor device according to the embodiment of the present invention shown in FIG. 10B is a current distribution diagram of the Y-Y 'line in the read' 1 'operation, and FIG. 10C is a graph showing the current band distribution of the Y'- Is a current distribution diagram of the line Y-Y 'in the lead' 0 'operation.

리드 동작은 정공저장영역(50)에 정공이 저장되어 있는지 여부를 읽기 위한 동작으로, 게이트(70)에 양의 전압 (예컨대, 0.5 V)과 드레인 영역(403)에 작은 양의 전압 (예컨대, 0.1 V)을 인가하고 드레인 영역(403)과 소스 영역(401) 사이에 흐르는 드레인 전류를 확인함으로써, 정공의 유무(데이터 '1' 또는 데이터 '0')를 확인할 수 있다.The read operation is an operation for reading whether or not holes are stored in the hole storage region 50. The read operation is performed by applying a positive voltage (for example, 0.5 V) to the gate 70 and a small voltage (Data '1' or data '0') by applying a voltage of 0.1 V to the drain region 403 and checking a drain current flowing between the drain region 403 and the source region 401.

데이터 '1' 일 경우, 리드 동작을 리드 '1'로 구분하고 데이터 '0' 일 경우, 리드 동작을 리드 '1'로 구분할 수 있다. 예컨대, 정공저장영역(50)에 정공이 저장되어 있는 상태의 경우(데이터 '1' 상태), 도 10a와 같이 P+형 정공저장영역(50)에 보유되어 있는 정공에 의하여 제2 핀 영역(40) 내의 N+형 바디 영역(402)의 에너지 밴드가 내려가게 되어 무접합 트랜지스터의 문턱전압의 감소와 함께 드레인 전류 값이 증가하게 된다.When the data is '1', the read operation is divided into the read '1' and when the data is '0', the read operation can be divided into the read '1'. For example, when the holes are stored in the hole storage region 50 (data '1' state), the second pin region 40 The energy band of the N + type body region 402 in the non-junction type transistor decreases and the drain current value increases with the decrease of the threshold voltage of the non-junction transistor.

이와 반대로 리드 '0'의 경우, 정공저장영역에 정공이 없는 상태(데이터 '0' 상태)이므로 제2 핀 영역 내의 N+형 바디영역의 에너지 밴드는 데이터 '1'의 상태일 때의 에너지 밴드보다 높은 상태가 되고 상대적으로 높은 문턱전압을 가지면서 드레인 전류 값이 감소하게 된다.On the other hand, in the case of the lead '0', the energy band of the N + type body region in the second fin region is less than the energy band in the state of data '1' since there is no hole in the hole storage region And the drain current value is decreased while having a relatively high threshold voltage.

즉, 리드 동작은, 반도체 소자(1T 디램 셀)의 데이터 '1'과 '0' 의 상태(저장영역의 정공 유무)에 따라 반도체 소자(100)의 문턱전압이 변하게 되고 리드 동작시 같은 게이트 전압에 드레인 전류 값의 차이가 발생된다. 이 경우, 발생된 드레인 전류 값의 차이가 반도체 소자의 전류 센싱 마진 (current sensing margin)이 된다. That is, in the read operation, the threshold voltage of the semiconductor element 100 changes according to the states of data '1' and '0' (presence or absence of holes in the storage region) of the semiconductor element (1T DRAM cell) A difference in the drain current value is generated. In this case, the difference in the generated drain current value becomes the current sensing margin of the semiconductor device.

또한, 리드 동작시 흐르는 드레인 전류는 제2 핀 영역(40) 내부에 흐르는 벌크 전류를 이용한다. 따라서 데이터 '1'과 데이터 '0'에 따른 드레인 전류의 변화는 제2 핀 영역(40) 내부에 흐르는 벌크 전류가 흐르는 면적의 변화에 의하여 발생한다.Further, the drain current flowing in the read operation uses the bulk current flowing in the second fin region 40. Therefore, the change of the drain current according to the data '1' and the data '0' is caused by the change of the area where the bulk current flows in the second fin region 40.

도면 10b 및 도 10c를 참조하면, 리드 '1' 동작시 전류가 흐르는 면적이 리드 '0' 동작시 흐르는 전류 면적보다 넓게 분포한다. 이와 같은 현상은 P+ 정공저장영역(50)에 저장되어 있는 정공이 제2 핀 영역(40)에 전체적으로 영향을 미치므로, 제2 핀 영역(40)의 높이와 폭이 커짐에 따라 전류 센싱 마진 향상이 가능하다.Referring to FIGS. 10B and 10C, an area where a current flows in a lead '1' operation is distributed more widely than a current area flowing in a lead '0' operation. This is because the holes stored in the P + hole storage region 50 have an overall effect on the second fin region 40, so that the current sensing margin increases as the height and width of the second fin region 40 increases. This is possible.

아래의 표 1은 앞서 설명한 프로그램, 이레이즈, 리드, 홀드 각각의 동작에서의 게이트, 드레인, 소스에 각각 전가되는 전압을 예시한 표이다.Table 1 below is a table illustrating voltages transferred to the gate, drain, and source in the above-described program, erase, read, and hold operations, respectively.

본 발명의 일 실시예에 따른 반도체 소자(디램 셀 소자)의 전압 인가 예시An example of voltage application of a semiconductor element (a DRAM cell element) according to an embodiment of the present invention 동작action 프로그램(write'1')The program (write'1 ') 이레이즈(write'0')Erase (write'0 ') 리드('1', '0')Lead ('1', '0') 홀드('1', '0')Hold ('1', '0') 게이트 전압(V)Gate voltage (V) -2.0-2.0 2.02.0 0.50.5 00 드레인 전압(V)Drain voltage (V) 2.02.0 -2.0-2.0 0.10.1 00 소스 전압(V)The source voltage (V) 00 00 00 00

도 11은 본 발명의 일 실시 예에 따른 반도체 소자의 각 동작에 따른 드레인 전류의 크기를 도시한 그래프이다. 구체적으로, 도 11a는 홀드 동작 시간이 10ms이고, 도 11b는 홀드 동작 시간이 100ms일 경우의 전기적 특성도이다. 또한, 도 12는 프로그램 후 홀드 시간에 따른 리드 전류의 크기 변화를 도시한 그래프이다.도 11을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자(100)는 P+형 전공저장영역(50)과 N+형 바디 영역(402)의 PN 접합으로 인해 높은 에너지 장벽을 형성할 수 있으며, 높은 에너지 장벽의 차단에 의하여 P+형 전공저장영역(50)에 갇힌 정공들의 유출 및 유입을 최대한 차단할 수 있기에 드레인 전류가 흐르지 않는 상태에서 보유시간을 높일 수 있는 장점을 지니고 있다.11 is a graph showing the magnitude of drain current according to each operation of a semiconductor device according to an embodiment of the present invention. Specifically, FIG. 11A shows the electrical characteristics when the hold operation time is 10 ms, and FIG. 11B shows the hold characteristics when the hold operation time is 100 ms. 11, a semiconductor device 100 according to an embodiment of the present invention includes a P + type electrical storage region 50, a P + type semiconductor storage region 50, Type body region 402 and the PN junction of the N + type body region 402. Due to the blocking of the high energy barrier, it is possible to block the leakage and inflow of the holes trapped in the P + type electron storage region 50 to the utmost, And has an advantage that the holding time can be increased in a state in which no current flows.

이와 같은 장점은 전산모사를 통해 추출한 도 12에 도시한 바와 같이, 100 ms에서도 '1'과 '0'의 전류 값의 차이(디램의 전류 센싱 마진)을 유지하는 것을 확인하였으며, 현재 ITRS 로드맵이 제시하고 있는 보유시간은 64 ms라는 것을 감안했을 때 본 특허가 제안하는 커패시터리스 1T 디램 셀이 우수한 보유 능력을 가지는 것을 보여준다.As shown in Fig. 12, which is obtained through computer simulation, it is confirmed that this advantage is maintained even at 100 ms, that is, the difference between the current values of '1' and '0' (current sensing margin of the DRAM) Considering that the proposed retention time is 64 ms, the capacitor-less 1T DRAM cell proposed by this patent shows excellent retention capability.

또한, N+형 바디 영역(402)으로 형성된 높은 에너지 장벽에 의하여 P+형 전공저장영역(50)의 정공보유능력을 향상시킨 방식은 P-형 바디 영역을 가지는 MOSFET에서는 높은 에너지 장벽을 가지기 힘든 부분이므로, 무접합 트랜지스터에서만 가능한 방식이며, 동시에 에너지 장벽으로 인해 정공이 제1 핀 영역(20)으로 빠져나가는 것을 막아주므로 벌크 실리콘 기판(10)에서도 쉽게 제작할 수 있다는 큰 장점을 가진다고 할 수 있다.In addition, the method of improving the hole holding ability of the P + -type electron storage region 50 by the high energy barrier formed by the N + -type body region 402 is a portion which is difficult to have a high energy barrier in the MOSFET having the P-type body region And can be manufactured only on the bulk silicon substrate 10 because the energy barrier prevents the holes from escaping to the first fin region 20 at the same time.

특히, 본 발명의 일 실시 예에 따른 반도체 소자(100)는, P+ 정공저장영역(50)을 N+형 바디 영역(402)의 상부에 구성함으로써, 반도체 소자(1T 디램)의 정공 보유 능력을 향상시킬 수 있다. P+ 정공저장영역(50)은 N+형 바디 영역(402)의 상부에 형성되어 소자의 전류가 흐르는 영역과 분리됨에 따라, 정공을 보유할 수 있는 공간을 확보할 수 있고, 1T 디램의 홀드 동작에서 N+형 바디 영역(402)에 의해 형성된 에너지 장벽이 P+형 전공저장영역(50)으로 전공이 유출되거나 유입되는 것을 최소화할 수 있도록 하여 데이터 '1'과 '0'을 오랫동안 유지할 수 있도록 한다.In particular, the semiconductor device 100 according to an embodiment of the present invention improves the hole holding ability of the semiconductor element (1T DRAM) by forming the P + hole storage region 50 on the N + type body region 402 . The P + hole storage region 50 is formed in the upper portion of the N + type body region 402 so that the P + hole storage region 50 can be separated from the region where the current flows, The energy barrier formed by the N + type body region 402 minimizes the leakage or inflow of the electrons into the P + type electrical storage region 50, so that data '1' and '0' can be maintained for a long time.

본 발명에 제안하는 반도체 소자(100)는 벌크 실리콘 기판(10)의 무접합 트랜지스터는 기존 벌크 실리콘 기판의 MOSFET 제조 공정 기술을 활용할 수 있을 뿐만 아니라 일반적인 벌크 실리콘 기판의 MOSFET와 달리 소스영역(401), 바디영역(402), 드레인영역(403)의 도핑 타입과 농도로 되어있으므로, 소스영역(401)과 드레인영역(403)을 형성시키기 위한 포토리소그래피 및 도핑 공정이 줄어 공정과정을 최소화 할 수 있다는 장점이 있다.In the semiconductor device 100 proposed in the present invention, the non-junction transistor of the bulk silicon substrate 10 can utilize the MOSFET manufacturing process technology of the conventional bulk silicon substrate, and the source region 401, unlike the MOSFET of a general bulk silicon substrate, The body region 402 and the drain region 403 and the photolithography and the doping process for forming the source region 401 and the drain region 403 can be reduced and the process can be minimized There are advantages.

또한, 게이트(70)가 핀을 감싸고 있는 형태로 구성한 핀타입 무접합 트랜지스터는 게이트 장악력이 우수하여 누설전류를 최소화할 수 있으며, 이와 같은 벌크 실리콘 기판의 핀타입 무접합 트랜지스터를 이용한 커패시터리스 1T 디램 셀은 낮은 전력 소모 특성을 확보하여 우수한 저전력 성능을 가진 디램 셀 어레이 및 시스템으로 활용 가능하다.Further, the pin type non-junction transistor formed by the gate 70 surrounding the pin can have excellent gate holding power and can minimize the leakage current, and the capacitorless 1T dummy transistor using the pin type non-junction transistor of the bulk silicon substrate Cell can be utilized as a DRAM cell array and system with excellent low power performance by ensuring low power consumption characteristics.

아울러, N+형 바디영역(402) 위에 P+형 정공저장영역(50)을 형성한 구조는 기판으로 정공이 유출되거나 유입되는 것을 최소화하므로, 종래의 SOI 기판 플로팅 효과를 이용한 커패시터리스 1T 디램 셀과 달리 기판과의 분리를 위한 추가 공정 없이 벌크실리콘 기판 위에 제작 가능하며 생산 비용 측면과 공정 호환성 측면에서 우수한 장점이 있다.In addition, since the structure in which the P + type hole storage region 50 is formed on the N + type body region 402 minimizes the flow of holes into or out of the substrate, unlike the capacitorless 1T DRAM cell using the conventional SOI substrate floating effect, It can be manufactured on a bulk silicon substrate without any additional process for separation from the substrate, and is advantageous in terms of production cost and process compatibility.

이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해 되어져서는 안될 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be construed as limiting the scope of the invention as defined by the appended claims. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention.

10 : 벌크 실리콘 기판 20 : 제1 핀 영역
30 : 절연층 40 : 제2 핀 영역
50 : 정공저장영역 60 : 게이트 절연층
70 : 게이트 100 : 반도체 소자10: bulk silicon substrate 20: first pin region
30: insulating layer 40: second pin region
50: hole storage region 60: gate insulating layer
70: gate 100: semiconductor element

Claims (15)

벌크 실리콘 기판;
상기 벌크 실리콘 기판에 형성되고, 소정의 높이와 폭 및 소정의 길이를 갖는 담장 형태로 이루어지는 제1 핀 영역 및 제2 핀 영역을 포함하는 담장형 바디;
전기적 절연 물질로 이루어지며, 상기 벌크 실리콘 기판의 표면 및 상기 제1 핀 영역의 높이까지 형성되는 절연층;
상기 제2 핀 영역의 상부에 형성되는 정공저장영역;
상기 제2 핀 영역과 상기 정공저장영역의 측벽 및 상기 정공저장영역의 상부에 형성되는 게이트 절연층;
상기 게이트 절연층의 상부에 형성되는 게이트; 및
상기 제2 핀 영역은,
상기 게이트와 대응되는 위치에 형성되는 바디 영역 및 상기 바디 영역의 양측 영역에 각각 형성되는 소스/드레인 영역을 포함하며,
상기 바디 영역과 상기 소스/드레인 영역은,
상기 제2 핀 영역에 도핑된 불순물과 동일한 성질을 가진 불순물로 도핑되며,
상기 게이트 절연층 및 상기 게이트는,
상기 제2 핀 영역의 길이 방향을 기준으로 상기 제2 핀 영역의 중앙부에 위치하도록 패터닝(patterning)되며,
상기 정공저장영역은,
상기 게이트와 대응되는 폭과 길이를 갖도록 식각되는, 반도체 소자.Bulk silicon substrate;
A fence-like body formed on the bulk silicon substrate and including a first fin region and a second fin region in the form of a fence having a predetermined height, width, and predetermined length;
An insulating layer made of an electrically insulating material and formed up to a surface of the bulk silicon substrate and a height of the first fin region;
A hole storage region formed on the second fin region;
A gate insulating layer formed on the sidewalls of the second fin region, the hole storage region, and the hole storage region;
A gate formed on the gate insulating layer; And
Wherein the second pin region comprises:
A body region formed at a position corresponding to the gate, and source / drain regions formed in both side regions of the body region,
Wherein the body region and the source /
Doped with an impurity having the same properties as doped impurities in the second fin region,
Wherein the gate insulating layer
And patterning the first fin region to be located at a center portion of the second fin region with respect to a longitudinal direction of the second fin region,
Wherein the hole storage region comprises:
And is etched to have a width and a length corresponding to the gate. 제1항에 있어서,
상기 제1 핀 영역은 상기 벌크 실리콘 기판과 동일한 P형 불순물 도핑영역(P- 영역)이고,
상기 제2 핀 영역은 N형 불순물 도핑영역(N+ 영역)이고,
상기 정공저장영역은 상기 제1 핀 영역보다 고농도로 도핑된 P형 불순물 도핑영역(P+ 영역)인, 반도체 소자.The method according to claim 1,
The first fin region is the same P-type impurity doped region (P-region) as the bulk silicon substrate,
The second fin region is an N-type impurity doped region (N + region)
And the hole storage region is a P-type impurity doped region (P + region) doped at a higher concentration than the first fin region. 제2항에 있어서,
상기 게이트에 기 설정된 제1 음의 전압을 인가하고, 상기 드레인 영역에 기 설정된 제1 양의 전압을 각각 인가할 경우,
상기 드레인 영역의 정공이 상기 바디 영역으로 터널링되고, 상기 바디 영역으로 터널링된 정공은 확산과 드리프트 현상에 의해 상기 정공저장영역으로 이동하여 프로그램(write'1') 동작이 수행되는, 반도체 소자.3. The method of claim 2,
When a predetermined first negative voltage is applied to the gate and a predetermined first positive voltage is applied to the drain region,
Wherein a hole of the drain region is tunneled to the body region and a hole tunneled to the body region is moved to the hole storage region by diffusion and drift phenomenon to perform a write operation. 제3항에 있어서,
상기 게이트 및 상기 소스/드레인 영역이 모두 접지될 경우, 상기 정공저장영역으로 이동된 정공이 유지됨으로써 홀드(hold'1') 동작이 수행되는, 반도체 소자.The method of claim 3,
Wherein when the gate and the source / drain region are both grounded, a hole held in the hole storing region is held to perform a hold'1 'operation. 제3항에 있어서,
상기 게이트에 상기 제1 양의 전압보다 작은 제2 양의 전압을 인가하고, 상기 드레인 영역에 상기 제2 양의 전압보다 작은 제3 양의 전압을 인가하여 상기 드레인 영역과 상기 소스 영역 사이에 흐르는 드레인 전류를 확인하여 정공의 유무를 리드(read'1') 동작이 수행되는, 반도체 소자.The method of claim 3,
Applying a second positive voltage less than the first positive voltage to the gate and applying a third positive voltage to the drain region that is less than the second positive voltage to cause a current to flow between the drain region and the source region And a read operation is performed on the presence or absence of a hole by confirming a drain current. 제3항에 있어서,
상기 게이트에 기 설정된 제1 양의 전압을 인가하고, 상기 드레인 영역에 기 설정된 제1 음의 전압을 각각 인가할 경우, 상기 정공저장영역의 정공이 확산과 드리프트 현상에 의해 상기 드레인 영역으로 배출되어 이레이즈(write'0') 동작이 수행되는, 반도체 소자.The method of claim 3,
When a predetermined first positive voltage is applied to the gate and a predetermined first negative voltage is applied to the drain region, holes in the hole storage region are discharged to the drain region by diffusion and drift phenomenon Wherein a write'0 'operation is performed. 제6항에 있어서,
상기 게이트 및 상기 소스/드레인 영역이 모두 접지될 경우, 상기 제2 핀 영역의 정공이 상기 정공저장영역으로 유입되는 것을 차단하는, 반도체 소자.The method according to claim 6,
And shields the holes of the second fin region from flowing into the hole storage region when both the gate and the source / drain region are grounded. 제6항에 있어서,
상기 게이트에 상기 제1 양의 전압보다 작은 제2 양의 전압을 인가하고, 상기 드레인 영역에 상기 제2 양의 전압보다 작은 제3 양의 전압을 인가하여 상기 드레인 영역과 상기 소스 영역 사이에 흐르는 드레인 전류를 확인하여 정공의 유무를 리드(read'0') 동작이 수행되는, 반도체 소자.The method according to claim 6,
Applying a second positive voltage less than the first positive voltage to the gate and applying a third positive voltage to the drain region that is less than the second positive voltage to cause a current to flow between the drain region and the source region And a read operation is performed on the presence or absence of a hole by confirming a drain current. 제1항에 있어서,
상기 제2 핀 영역은 전체적으로 동일한 타입의 불순물이 동일한 농도로 주입되고, 소스 및 드레인 컨택 메탈에 전기적으로 연결되어 무접합되는, 반도체 소자.The method according to claim 1,
Wherein the second pin region is entirely implanted with the same type of impurity at the same concentration and is electrically connected to the source and drain contact metal and is non-bonded. 제1항에 있어서,
상기 제1 핀 영역은 상기 벌크 실리콘 기판과 동일한 N형 불순물 도핑영역(N- 영역)이고,
상기 제2 핀 영역은 P형 불순물 도핑영역(P+ 영역)이고,
상기 정공저장영역은 상기 제1 핀 영역보다 고농도로 도핑된 N형 불순물 도핑영역(N+ 영역)인, 반도체 소자.The method according to claim 1,
The first fin region is the same N-type impurity doping region (N-region) as the bulk silicon substrate,
The second fin region is a P type impurity doped region (P + region)
Wherein the hole storage region is an N-type impurity doped region (N + region) doped at a higher concentration than the first fin region. 벌크 실리콘 기판층 상에 제2 핀 영역층 및 정공저장영역층을 순차적으로 형성하는 단계;
상기 벌크 실리콘 기판층과 상기 제2 핀 영역층 및 상기 정공저장영역층을 패터닝하여 소정의 높이와 폭 및 소정의 길이를 갖는 담장 형태로 이루어지는 제1 핀 영역과 제2 핀 영역 및 정공저장영역부를 형성하는 단계;
상기 벌크 실리콘 기판층 상에 상기 제1 핀 영역의 높이까지 절연층을 형성하는 단계;
상기 제2 핀 영역과 상기 정공저장영역부의 측벽 및 상기 정공저장영역부의 상부에 게이트 절연층을 형성하는 단계;
상기 제2 핀 영역의 길이 방향을 기준으로 상기 제2 핀 영역의 중앙부에 위치하도록 게이트 및 상기 게이트 절연층을 패터닝하는 단계;
상기 정공저장영역부를 상기 게이트와 대응되는 폭과 길이를 가지도록 식각하여 정공저장영역을 형성하는 단계; 및
상기 게이트를 중심으로 양측에 각각 소스 메탈 및 드레인 메탈을 각각 증착하는 단계를 포함하며,
상기 제2 핀 영역은,
상기 게이트와 대응되는 위치에 형성된 바디 영역 및 상기 바디 영역의 양측 영역 각각에 형성되는 소스/드레인 영역을 포함하며,
상기 바디 영역과 상기 소스/드레인 영역은,
상기 제2 핀 영역에 도핑된 불순물과 동일한 성질을 가진 불순물로 도핑되는, 반도체 소자 제조방법.Sequentially forming a second fin region layer and a hole storage region layer on the bulk silicon substrate layer;
The second fin region and the hole storage region layer are patterned to form a first fin region, a second fin region, and a hole storage region, each having a predetermined height, width, and length, ;
Forming an insulating layer on the bulk silicon substrate layer to a height of the first fin region;
Forming a gate insulating layer on the sidewall of the second fin region, the hole storage region, and the hole storage region;
Patterning the gate and the gate insulating layer so as to be located at the center of the second fin region with respect to the longitudinal direction of the second fin region;
Forming a hole storage region by etching the hole storage region to have a width and a length corresponding to the gate; And
Depositing a source metal and a drain metal on both sides of the gate, respectively,
Wherein the second pin region comprises:
A body region formed at a position corresponding to the gate, and source / drain regions formed in both side regions of the body region,
Wherein the body region and the source /
Doped with impurities having the same properties as the doped impurities in the second fin region. 제11항에 있어서,
상기 제2 핀 영역층은 N형 불순물로 도핑되고,
상기 정공저장영역층은 상기 벌크 실리콘 기판층보다 고농도인 P형 불순물로 도핑되는, 반도체 소자 제조방법.12. The method of claim 11,
The second fin region layer is doped with an N-type impurity,
Wherein the hole storage region layer is doped with a P-type impurity having a higher concentration than the bulk silicon substrate layer. 제11항에 있어서,
상기 제2 핀 영역층은 P형 불순물로 도핑되고,
상기 정공저장영역층은 상기 벌크 실리콘 기판층보다 고농도인 N형 불순물로 도핑되는, 반도체 소자 제조방법.12. The method of claim 11,
The second fin region layer is doped with a P type impurity,
Wherein the hole storage region layer is doped with an N-type impurity having a higher concentration than the bulk silicon substrate layer. 제11항에 있어서,
상기 절연층을 형성하는 단계는,
STI(shallow trench isolation) 공정을 통해 형성되는, 반도체 소자 제조방법.12. The method of claim 11,
Wherein forming the insulating layer comprises:
Formed through an STI (shallow trench isolation) process. 제11항에 있어서,
상기 정공저장영역을 형성하는 단계는,
자가정렬패터닝(self aligned patterning) 공정을 통해 상기 정공저장영역부를 부분적으로 식각하여 상기 정공저장영역이 형성되는, 반도체 소자 제조방법.12. The method of claim 11,
The forming of the hole storage region may include:
Wherein the hole storage region is formed by partially etching the hole storage region through a self aligned patterning process.
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