KR101914296B1 - Semiconductor module - Google Patents

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Abstract

반도체모듈은 액티브 동작이 종료되고 클럭인에이블신호가 디스에이블되는 경우 구동전압의 구동을 중단하는 전원제어회로; 및 상기 구동전압을 공급받아 컬럼경로 동작을 제어하는 컬럼경로회로를 포함한다.The semiconductor module comprising: a power supply control circuit for stopping the driving of the driving voltage when the active operation ends and the clock enable signal is disabled; And a column path circuit that receives the driving voltage and controls a column path operation.

Description

반도체모듈{SEMICONDUCTOR MODULE}[0001] SEMICONDUCTOR MODULE [0002]

본 발명은 스텐바이모드에서 전류소모를 절감할 수 있는 반도체모듈에 관한 것이다.
The present invention relates to a semiconductor module capable of reducing current consumption in a standby mode.

휴대폰, PMP, 노트북 등의 모바일 장치는 휴대가 간편하여 이동중 사용이 가능하지만, 배터리의 용량 한계로 사용시간이 제한된다. 따라서, 모바일 장치의 사용시간의 제한을 늘리기 위해 모바일 장치에 사용되는 반도체 메모리 장치(이하, '모바일용 반도체 메모리 장치'로 칭함)에서는 전류소모를 줄이기 위한 다양한 시도들이 수행되고 있다.Mobile devices such as mobile phones, PMPs, and notebooks are portable and easy to use while on the move, but their use time is limited due to battery capacity limitations. Accordingly, various attempts have been made to reduce current consumption in a semiconductor memory device (hereinafter referred to as a 'mobile semiconductor memory device') used for a mobile device to increase the use time of a mobile device.

다양한 시도들 중 리드 또는 라이트 동작 등의 실질적인 동작이 수행되지 않고 커맨드 대기 상태로 유지되는 스텐바이모드(stand-by mode)에서 전류소모를 감소시키기 위해 내부회로에 공급되는 공급전압의 구동을 차단하는 방법도 사용되고 있다. In order to reduce the current consumption in a stand-by mode in which a substantial operation such as a read or write operation is not performed and is kept in a command waiting state among various attempts, Method is also being used.

그런데, 종래기술에서는 딥파워다운모드에서만 내부회로에 공급되는 공급전압의 구동을 차단함으로써, 딥파워다운모드에 진입하지 않은 스텐바이모드에서는 공급전압이 내부회로에 계속 공급되어 전류소모를 야기하는 측면이 있었다.However, in the prior art, by stopping the supply voltage supplied to the internal circuit only in the deep power down mode, the supply voltage is continuously supplied to the internal circuit in the stand-by mode that does not enter the deep power down mode, .

본 발명은 스텐바이모드에서 전류소모를 절감할 수 있는 반도체모듈을 제공한다.
The present invention provides a semiconductor module capable of reducing current consumption in a standby mode.

이를 위해 본 발명은 액티브 동작이 종료되고 클럭인에이블신호가 디스에이블되는 경우 구동전압의 구동을 중단하는 전원제어회로; 및 상기 구동전압을 공급받아 컬럼경로 동작을 제어하는 컬럼경로회로를 포함하는 반도체모듈을 제공한다.To this end, the invention comprises a power supply control circuit for stopping the driving of the driving voltage when the active operation ends and the clock enable signal is disabled; And a column path circuit for receiving the driving voltage and controlling a column path operation.

또한, 본 발명은 제1 액티브커맨드, 제1 프리차지커맨드 및 클럭인에이블신호에 응답하여 제1 컬럼경로회로에 공급되는 제1 구동전압의 구동을 제어하는 제1 반도체칩; 및 제2 액티브커맨드, 제2 프리차지커맨드 및 상기 클럭인에이블신호에 응답하여 제2 컬럼경로회로에 공급되는 제2 구동전압의 구동을 제어하는 제2 반도체칩을 포함하는 반도체모듈을 제공한다.
The present invention also provides a semiconductor memory device comprising: a first semiconductor chip for controlling driving of a first driving voltage supplied to a first column path circuit in response to a first active command, a first precharge command and a clock enable signal; And a second semiconductor chip for controlling driving of a second driving voltage supplied to the second column path circuit in response to the second active command, the second precharge command, and the clock enable signal.

본 발명에 의하면 스텐바이모드에서 전류소모를 절감할 수 있는 효과가 있다.
According to the present invention, current consumption can be reduced in the standby mode.

도 1은 본 발명의 일 실시예에 따른 반도체모듈의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체모듈에 포함된 액티브종료신호생성부의 회로도이다.
도 3은 도 1에 도시된 반도체모듈에 포함된 구동전압생성부의 일 실시예에 따른 회로도이다.
도 4는 도 1에 도시된 반도체모듈에 포함된 구동전압생성부의 다른 실시예에 따른 회로도이다.
도 5는 도 1에 도시된 반도체모듈의 동작을 설명하기 위한 타이밍도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체모듈의 구성을 도시한 블럭도이다.
도 7은 도 6에 도시된 반도체모듈에 포함된 제1 전원제어회로의 일 실시예에 따른 회로도이다.1 is a block diagram showing a configuration of a semiconductor module according to an embodiment of the present invention.
2 is a circuit diagram of an active termination signal generator included in the semiconductor module shown in FIG.
3 is a circuit diagram according to an embodiment of the driving voltage generator included in the semiconductor module shown in FIG.
4 is a circuit diagram according to another embodiment of the driving voltage generator included in the semiconductor module shown in FIG.
5 is a timing chart for explaining the operation of the semiconductor module shown in FIG.
6 is a block diagram showing a configuration of a semiconductor module according to another embodiment of the present invention.
7 is a circuit diagram according to an embodiment of the first power control circuit included in the semiconductor module shown in FIG.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.

도 1은 본 발명의 일 실시예에 따른 반도체모듈의 구성을 도시한 블럭도이다.1 is a block diagram showing a configuration of a semiconductor module according to an embodiment of the present invention.

도 1에 도시된 바와 같이, 본 실시예에 따른 반도체모듈은 전원제어회로(1) 및 컬럼경로회로(2)로 구성된다. 전원제어회로(1)는 액티브종료신호생성부(11), 버퍼부(12) 및 구동전압생성부(13)로 구성된다. 컬럼경로회로(2)는 컬럼디코더(21), 입출력라인센스앰프(22) 및 라이트드라이버(23)로 구성된다.As shown in Fig. 1, the semiconductor module according to the present embodiment is composed of a power supply control circuit 1 and a column path circuit 2. The power supply control circuit 1 is constituted by an active end signal generating section 11, a buffer section 12 and a drive voltage generating section 13. The column path circuit 2 includes a column decoder 21, an input / output line sense amplifier 22, and a write driver 23.

액티브종료신호생성부(11)는 제1 및 제2 액티브커맨드(ACT_CMD<1:2>) 및 제1 및 제2 프리차지커맨드(PCG_CMD<1:2>)를 입력받아 반도체모듈에 포함된 제1 및 제2 반도체칩의 액티브동작이 종료되고 프리차지모드에 진입하는 경우 로직로우레벨로 인에이블되는 액티브종료신호(ACT_EXTB)를 생성한다. 제1 액티브커맨드(ACT_CMD<1>)는 반도체모듈에 포함된 제1 반도체칩의 액티브동작이 수행되는 동안 로직하이레벨로 인에이블되고, 제2 액티브커맨드(ACT_CMD<2>)는 반도체모듈에 포함된 제2 반도체칩의 액티브동작이 수행되는 동안 로직하이레벨로 인에이블된다. 제1 프리차지커맨드(PCG_CMD<1>)는 반도체모듈에 포함된 제1 반도체칩이 프리차지모드에 진입하는 경우 로직하이레벨로 인에이블되고, 제2 프리차지커맨드(PCG_CMD<2>)는 반도체모듈에 포함된 제2 반도체칩이 프리차지모드에 진입하는 경우 로직하이레벨로 인에이블된다.The active termination signal generator 11 receives the first and second active commands ACT_CMD <1: 2> and the first and second precharge commands PCG_CMD <1: 2> 1 and an active end signal ACT_EXTB that is enabled to a logic low level when the active operation of the second semiconductor chip is terminated and enters the precharge mode. The first active command ACT_CMD <1> is enabled to a logic high level while the active operation of the first semiconductor chip included in the semiconductor module is performed, and the second active command ACT_CMD <2> The logic high level is enabled while the active operation of the second semiconductor chip is performed. The first precharge command PCG_CMD <1> is enabled to a logic high level when the first semiconductor chip included in the semiconductor module enters the precharge mode, and the second precharge command PCG_CMD <2> And is enabled to a logic high level when the second semiconductor chip included in the module enters the pre-charge mode.

버퍼부(12)는 외부에서 입력되는 클럭인에이블신호(CKE)를 버퍼인에이블신호(BUF_EN)에 응답하여 버퍼링하여 입력클럭인에이블신호(CKE_IN)를 생성한다.The buffer unit 12 buffers an externally input clock enable signal CKE in response to the buffer enable signal BUF_EN to generate an input clock enable signal CKE_IN.

구동전압생성부(13)는 액티브종료신호(ACT_EXTB)가 로직로우레벨로 인에이블된 상태에서 입력클럭인에이블신호(CKE_IN)가 로직로우레벨로 천이하면 구동전압(VDRV)의 구동을 차단한다.The driving voltage generator 13 blocks driving of the driving voltage VDRV when the input clock enable signal CKE_IN transits to a logic low level in a state where the active end signal ACT_EXTB is enabled to a logic low level.

컬럼디코더(21)는 구동전압(VDRV)을 공급받아 구동되어, 컬럼어드레스를 디코딩한다. 입출력라인센스앰프(22)는 구동전압(VDRV)을 공급받아 구동되어, 입출력라인을 센싱증폭한다. 라이트드라이버(23)는 구동전압(VDRV)을 공급받아 구동되어, 라이트 동작 시 입력되는 데이터를 구동한다.The column decoder 21 is driven by receiving the driving voltage VDRV to decode the column address. The input / output line sense amplifier 22 is driven to receive the driving voltage VDRV, and senses and amplifies the input / output lines. The write driver 23 is driven by receiving the drive voltage VDRV, and drives the data to be input during the write operation.

도 2는 액티브종료신호생성부(11)의 회로도이다. 2 is a circuit diagram of the active end signal generator 11. Fig.

액티브종료신호생성부(11)는 제1 구동신호생성부(111), 제2 구동신호생성부(112) 및 신호출력부(113)로 구성된다.The active termination signal generator 11 includes a first driving signal generator 111, a second driving signal generator 112, and a signal output unit 113.

제1 구동신호생성부(111)는 제1 액티브커맨드(ACT_CMD<1>)가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블되고, 제1 프리차지커맨드(PCG_CMD<1>)가 로직하이레벨로 인에이블되는 경우 로직로우레벨로 디스에이블되는 제1 구동신호(DRV1)를 생성한다.The first drive signal generator 111 is enabled to a logic high level when the first active command ACT_CMD <1> is enabled to a logic high level and the first precharge command PCG_CMD <1> And generates a first drive signal DRV1 that is disabled to a logic low level when enabled to a high level.

제2 구동신호생성부(112)는 제2 액티브커맨드(ACT_CMD<2>)가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블되고, 제2 프리차지커맨드(PCG_CMD<2>)가 로직하이레벨로 인에이블되는 경우 로직로우레벨로 디스에이블되는 제2 구동신호(DRV2)를 생성한다.The second drive signal generator 112 is enabled to a logic high level when the second active command ACT_CMD <2> is enabled to a logic high level and the second precharge command PCG_CMD <2> And generates a second drive signal DRV2 that is disabled to a logic low level when enabled to a high level.

신호출력부(113)는 제1 구동신호(DRV1) 및 제2 구동신호(DRV2)가 모두 로직로우레벨로 디스에이블되는 경우, 즉, 반도체모듈에 포함된 제1 및 제2 반도체칩이 모두 프리차지모드에 진입하는 경우 로직로우레벨로 인에이블되는 액티브종료신호(ACT_EXTB)를 생성한다.When both the first driving signal DRV1 and the second driving signal DRV2 are disabled at a logic low level, that is, when the first and second semiconductor chips included in the semiconductor module are both free And generates an active end signal ACT_EXTB that is enabled to a logic low level when entering the charge mode.

이하, 구동전압생성부(13)의 구성을 도 3 및 도 4를 참고하여 살펴보면 다음과 같다.Hereinafter, the structure of the driving voltage generator 13 will be described with reference to FIGS. 3 and 4. FIG.

도 3에 도시된 바와 같이, 구동전압생성부(13)는 제1 제어신호생성부(131) 및 제1 구동부(132)로 구성된다. 제1 제어신호생성부(131)는 액티브종료신호(ACT_EXTB)가 로직로우레벨로 인에이블된 상태에서 입력클럭인에이블신호(CKE_IN)가 로직로우레벨로 천이하면 로직하이레벨로 디스에이블된 제어신호(CTRLB)를 생성한다. 제1 구동부(132)는 로직하이레벨로 디스에이블된 제어신호(CTRLB)가 입력되는 경우 구동전압(VDRV)이 공급전압(VSUP)에 의해 구동되는 것이 차단된다.3, the driving voltage generating unit 13 includes a first control signal generating unit 131 and a first driving unit 132. When the input clock enable signal CKE_IN transits to a logic low level in a state where the active end signal ACT_EXTB is enabled to a logic low level, the first control signal generator 131 generates a control signal (CTRLB). The first driver 132 is prevented from being driven by the supply voltage VSUP when the control signal CTRLB disabled to a logic high level is input.

도 4에 도시된 바와 같이, 구동전압생성부(13)는 제2 제어신호생성부(133) 및 제2 구동부(134)로 구성된다. 제2 제어신호생성부(133)는 액티브종료신호(ACT_EXTB)가 로직로우레벨로 인에이블된 후 입력클럭인에이블신호(CKE_IN)가 로직로우레벨로 천이한 상태 또는 딥파워다운모드에 진입한 상태에서 로직하이레벨로 디스에이블된 제어신호(CTRLB)를 생성한다. 딥파워다운모드에 진입하면 딥파워다운모드신호(DPD)는 로직하이레벨로 인에이블된다. 제2 구동부(134)는 로직하이레벨로 디스에이블된 제어신호(CTRLB)가 입력되는 경우 구동전압(VDRV)이 공급전압(VSUP)에 의해 구동되는 것을 차단한다.As shown in FIG. 4, the driving voltage generator 13 includes a second control signal generator 133 and a second driver 134. The second control signal generating unit 133 generates a second control signal CKE_IN in a state where the input clock enable signal CKE_IN transits to a logic low level after the active end signal ACT_EXTB is enabled to a logic low level, Lt; / RTI &gt; to the logic high level. Upon entering the deep power down mode, the deep power down mode signal DPD is enabled to a logic high level. The second driving unit 134 blocks the driving voltage VDRV from being driven by the supply voltage VSUP when the control signal CTRLB disabled to a logic high level is input.

이와 같이 구성된 반도체칩의 동작을 도 5를 참고하여 설명하면 다음과 같다.The operation of the semiconductor chip thus constructed will now be described with reference to FIG.

우선, t1 시점에서 클럭인에이블신호(CKE)가 로직하이레벨로 천이하면 입력클럭인에이블신호(CKE_IN)도 로직하이레벨로 천이하므로, 제어신호(CTRLB)가 로직로우레벨로 인에이블된다. First, when the clock enable signal CKE transits to the logic high level at the time t1, the input clock enable signal CKE_IN also transitions to the logic high level, so that the control signal CTRLB is enabled to the logic low level.

다음으로, t2 시점에서 반도체모듈에 포함된 제1 및 제2 반도체칩에 대한 액티브동작 수행을 위해 제1 및 제2 액티브커맨드(ACT_CMD<1:2>)가 입력되고, t3 시점에서 리드 또는 라이트 동작을 위한 리드/라이트커맨드(WT/RD)가 입력되면 액티브종료신호(ACT_EXTB)는 로직하이레벨로 디스에이블된다.Next, first and second active commands (ACT_CMD <1: 2>) are input to perform active operation on the first and second semiconductor chips included in the semiconductor module at time t2, and at the time t3, When the read / write command WT / RD for operation is input, the active end signal ACT_EXTB is disabled to a logic high level.

다음으로, t4 시점에서 제1 및 제2 반도체칩이 프리차지모드에 진입하여 제1 및 제2 프리차지커맨드(PCG_CMD<1:2>)가 입력되면 액티브종료신호(ACT_EXTB)는 t4 시점부터 로직로우레벨로 인에이블된다.Next, when the first and second semiconductor chips enter the precharge mode at time t4 and the first and second precharge commands PCG_CMD <1: 2> are input, the active end signal ACT_EXTB starts to be logic And is enabled to the low level.

다음으로, t5 시점에서 클럭인에이블신호(CKE)가 로직로우레벨로 천이하면 입력클럭인에이블신호(CKE_IN)도 로직로우레벨로 천이하므로 제어신호(CTRLB)가 로직하이레벨로 디스에이블된다. 따라서, t5 시점부터 구동전압(VDRV)이 공급전압(VSUP)에 의해 구동되는 것이 차단된다.Next, when the clock enable signal CKE transits to the logic low level at time t5, the input clock enable signal CKE_IN also transitions to the logic low level, so that the control signal CTRLB is disabled to the logic high level. Therefore, the driving voltage VDRV is prevented from being driven by the supply voltage VSUP from the time t5.

이상 살펴본 본 실시예에 따른 반도체모듈은 딥파워다운모드에 진입하지 않은 스텐바이모드에서도 구동전압(VDRV)이 공급전압(VSUP)에 의해 구동되는 것을 차단함으로써, 전류소모를 절감할 수 있다.In the semiconductor module according to the present invention, the driving voltage VDRV is prevented from being driven by the supply voltage VSUP even in the stand-by mode which does not enter the deep power down mode, thereby reducing current consumption.

도 6은 본 발명의 일 실시예에 따른 반도체모듈의 구성을 도시한 블럭도이다.6 is a block diagram showing a configuration of a semiconductor module according to an embodiment of the present invention.

도 6에 도시된 바와 같이, 본 실시예에 따른 반도체모듈은 제1 반도체칩(3) 및 제2 반도체칩(4)으로 구성된다. 제1 반도체칩(3)은 제1 전원제어회로(31) 및 제1 컬럼경로회로(32)로 구성된다. 제2 반도체칩(4)은 제2 전원제어회로(41) 및 제2 컬럼경로회로(42)로 구성된다. 제1 컬럼경로회로(32)는 제1 컬럼디코더(321), 제1 입출력라인센스앰프(322) 및 제1 라이트드라이버(323)로 구성된다. 제2 컬럼경로회로(42)는 제2 컬럼디코더(421), 제2 입출력라인센스앰프(422) 및 제2 라이트드라이버(423)로 구성된다.As shown in FIG. 6, the semiconductor module according to the present embodiment includes a first semiconductor chip 3 and a second semiconductor chip 4. The first semiconductor chip 3 is composed of a first power supply control circuit 31 and a first column path circuit 32. The second semiconductor chip 4 is composed of a second power supply control circuit 41 and a second column path circuit 42. The first column path circuit 32 includes a first column decoder 321, a first input / output line sense amplifier 322, and a first write driver 323. The second column path circuit 42 includes a second column decoder 421, a second input / output line sense amplifier 422, and a second write driver 423.

제1 전원제어회로(31)는 제1 반도체칩(3)이 스텐바이모드에 진입하는 경우 제1 컬럼경로회로(32)에 공급되는 제1 구동전압(VDRV1)이 구동되는 것을 차단한다.The first power supply control circuit 31 blocks the first driving voltage VDRV1 supplied to the first column path circuit 32 from being driven when the first semiconductor chip 3 enters the standby mode.

제2 전원제어회로(41)는 제2 반도체칩(4)이 스텐바이모드에 진입하는 경우 제2 컬럼경로회로(42)에 공급되는 제2 구동전압(VDRV2)이 구동되는 것을 차단한다.The second power supply control circuit 41 blocks the second driving voltage VDRV2 supplied to the second column path circuit 42 from being driven when the second semiconductor chip 4 enters the standby mode.

도 7은 제1 전원제어회로(31)의 일 실시예에 따른 회로도이다.7 is a circuit diagram according to an embodiment of the first power supply control circuit 31. In Fig.

도 7에 도시된 바와 같이, 제1 전원제어회로(31)는 액티브종료신호생성부(311), 버퍼부(312), 제어신호생성부(313) 및 구동부(314)로 구성된다. 액티브종료신호생성부(311)는 제1 액티브커맨드(ACT_CMD<1>) 및 제1 프리차지커맨드(PCG_CMD<1>)를 입력받아 제1 반도체칩(3)의 액티브동작이 종료되고 프리차지모드에 진입하는 경우 로직하이레벨로 인에이블되는 액티브종료신호(ACT_EXT)를 생성한다. 버퍼부(312)외부에서 입력되는 클럭인에이블신호(CKE)를 버퍼인에이블신호(BUF_EN)에 응답하여 버퍼링하여 입력클럭인에이블신호(CKE_IN)를 생성한다. 제어신호생성부(313)는 액티브종료신호(ACT_EXT)가 로직하이레벨로 인에이블된 후 입력클럭인에이블신호(CKE_IN)가 로직로우레벨로 천이한 상태 또는 딥파워다운모드에 진입한 상태에서 로직하이레벨로 디스에이블된 제어신호(CTRL)를 생성한다. 구동부(314)는 로직하이레벨로 디스에이블된 제어신호(CTRL)가 입력되는 경우 제1 구동전압(VDRV1)이 공급전압(VSUP)에 의해 구동 것을 차단한다.7, the first power source control circuit 31 includes an active end signal generator 311, a buffer 312, a control signal generator 313, and a driver 314. The active termination signal generator 311 receives the first active command ACT_CMD <1> and the first precharge command PCG_CMD <1> to terminate the active operation of the first semiconductor chip 3, And generates an active end signal ACT_EXT that is enabled to a logic high level upon entry into the active high level. And generates an input clock enable signal CKE_IN by buffering a clock enable signal CKE input from the outside of the buffer unit 312 in response to a buffer enable signal BUF_EN. The control signal generator 313 generates a logic low level when the input clock enable signal CKE_IN transits to the logic low level after the active end signal ACT_EXT is enabled to the logic high level, And generates a control signal CTRL disabled to a high level. The driving unit 314 blocks the first driving voltage VDRV1 driven by the supply voltage VSUP when the control signal CTRL which is disabled to a logic high level is input.

이상 살펴본 본 실시예에 따른 반도체모듈은 제1 반도체칩(3)이 스텐바이모드에 진입하는 경우 제1 구동전압(VDRV1)이 공급전압(VSUP)에 의해 구동되는 것을 차단하고, 제2 반도체칩(4)이 스텐바이모드에 진입하는 경우 제2 구동전압(VDRV2)이 공급전압(VSUP)에 의해 구동되는 것을 차단함으로써, 전류소모를 절감할 수 있다.
In the semiconductor module according to the present embodiment, the first driving voltage VDRV1 is prevented from being driven by the supply voltage VSUP when the first semiconductor chip 3 enters the stand-by mode, Current consumption can be reduced by blocking the second driving voltage VDRV2 from being driven by the supply voltage VSUP when the fourth driving circuit 4 enters the standby mode.

1: 전원제어회로 2: 컬럼경로회로
11: 액티브종료신호생성부 12: 버퍼부
13: 구동전압생성부 21: 컬럼디코더
22: 입출력라인센스앰프 23: 라이트드라이버
111: 제1 구동신호생성부 112: 제2 구동신호생성부
113: 신호출력부
131: 제1 제어신호생성부 132: 제1 구동부
133: 제2 제어신호생성부 134: 제2 구동부
3: 제1 반도체칩 4: 제2 반도체칩
31: 제1 전원제어회로 32: 제1 컬럼경로회로
321: 제1 컬럼디코더 322: 제1 입출력라인센스앰프
323: 라이트드라이버
41: 제2 전원제어회로 42: 제2 컬럼경로회로
421: 제2 컬럼디코더 422: 제2 입출력라인센스앰프
423: 라이트드라이버
311: 액티브종료신호생성부 312: 버퍼부
313: 제어신호생성부 314: 구동부1: power supply control circuit 2: column path circuit
11: active end signal generation unit 12: buffer unit
13: driving voltage generating unit 21: column decoder
22: Input / output line sense amplifier 23: Light driver
111: first drive signal generating unit 112: second drive signal generating unit
113: Signal output section
131: first control signal generating unit 132: first driving unit
133: second control signal generation unit 134: second drive unit
3: first semiconductor chip 4: second semiconductor chip
31: first power supply control circuit 32: first column path circuit
321: first column decoder 322: first input / output line sense amplifier
323: Light driver
41: second power supply control circuit 42: second column path circuit
421: second column decoder 422: second input / output line sense amplifier
423: Light driver
311: Active termination signal generation unit 312: Buffer unit
313: Control signal generator 314:

Claims (16)

액티브 동작이 종료되고 프리차지모드에 진입한 후 클럭인에이블신호가 디스에이블되는 경우 구동전압의 구동을 중단하는 전원제어회로; 및
상기 구동전압을 공급받아 컬럼경로 동작을 제어하는 컬럼경로회로를 포함하되, 상기 컬럼경로회로는 상기 구동전압을 공급받아 구동되어 컬럼어드레스를 디코딩하는 컬럼디코더, 상기 구동전압을 공급받아 구동되어 입출력라인을 센싱증폭하는 입출력라인센스앰프 및 상기 구동전압을 공급받아 구동되어 라이트 동작 시 입력되는 데이터를 구동하는 라이트드라이버를 포함하는 반도체모듈.
A power supply control circuit for stopping driving of the driving voltage when the active operation ends and the clock enable signal is disabled after entering the precharge mode; And
And a column path circuit for receiving the driving voltage and controlling a column path operation, wherein the column path circuit is a column decoder driven by receiving the driving voltage to decode a column address, a column decoder driven by the driving voltage, An input / output line sense amplifier for sensing and amplifying the input voltage, and a write driver driven by the drive voltage to drive data input during a write operation.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 2 is abandoned due to payment of registration fee. 제 1 항에 있어서, 상기 전원제어회로는
액티브커맨드 및 프리차지커맨드에 응답하여 액티브종료신호를 생성하는 액티브종료신호생성부;
상기 클럭인에이블신호를 버퍼링하여 입력클럭인에이블신호를 생성하는 버퍼부; 및
상기 액티브종료신호 및 상기 입력클럭인에이블신호에 응답하여 구동전압을 구동하는 구동전압생성부를 포함하는 반도체모듈.
The power supply control circuit according to claim 1,
An active termination signal generator for generating an active termination signal in response to an active command and a precharge command;
A buffer unit for buffering the clock enable signal to generate an input clock enable signal; And
And a drive voltage generator for driving the drive voltage in response to the active end signal and the input clock enable signal.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 3 is abandoned due to the registration fee. 제 2 항에 있어서, 상기 액티브종료신호생성부는
제1 액티브커맨드 및 제1 프리차지커맨드에 응답하여 제1 구동신호를 생성하는 제1 구동신호생성부;
제2 액티브커맨드 및 제2 프리차지커맨드에 응답하여 제2 구동신호를 생성하는 제2 구동신호생성부; 및
상기 제1 및 제2 구동신호가 모두 디스에이블되는 경우 인에이블되는 상기 액티브종료신호를 생성하는 반도체모듈.
3. The apparatus of claim 2, wherein the active termination signal generator comprises:
A first driving signal generator for generating a first driving signal in response to a first active command and a first precharge command;
A second drive signal generator for generating a second drive signal in response to a second active command and a second precharge command; And
And generates the active termination signal that is enabled if both the first and second driving signals are disabled.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 4 is abandoned due to the registration fee. 제 3 항에 있어서, 상기 제1 구동신호는 상기 제1 액티브커맨드에 응답하여 인에이블되고, 상기 제1 프리차지커맨드에 응답하여 디스에이블되는 반도체모듈.
4. The semiconductor module of claim 3, wherein the first drive signal is enabled in response to the first active command and disabled in response to the first precharge command.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 5 is abandoned due to the registration fee. 제 3 항에 있어서, 상기 제2 구동신호는 상기 제2 액티브커맨드에 응답하여 인에이블되고, 상기 제2 프리차지커맨드에 응답하여 디스에이블되는 반도체모듈.
4. The semiconductor module of claim 3, wherein the second drive signal is enabled in response to the second active command and is disabled in response to the second precharge command.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 6 is abandoned due to the registration fee. 제 2 항에 있어서, 상기 구동전압생성부는
상기 액티브종료신호가 인에이블되고, 상기 입력클럭인에이블신호가 디스에이블된 상태에서 디스에이블되는 제어신호를 생성하는 제어신호생성부; 및
상기 제어신호에 응답하여 공급전압으로 상기 구동전압을 구동하는 구동부를 포함하는 반도체모듈.
The plasma display apparatus of claim 2, wherein the driving voltage generator
A control signal generator for generating a control signal which is disabled when the active end signal is enabled and the input clock enable signal is disabled; And
And a driver for driving the driving voltage with a supply voltage in response to the control signal.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 7 is abandoned due to registration fee. 제 2 항에 있어서, 상기 구동전압생성부는
상기 액티브종료신호가 인에이블되고, 상기 입력클럭인에이블신호가 디스에이블되거나, 딥파워다운모드에 진입하는 경우 디스에이블되는 제어신호를 생성하는 제어신호생성부; 및
상기 제어신호에 응답하여 공급전압으로 상기 구동전압을 구동하는 구동부를 포함하는 반도체모듈.
The plasma display apparatus of claim 2, wherein the driving voltage generator
A control signal generator for generating a control signal that is disabled when the active end signal is enabled, the input clock enable signal is disabled, or enters a deep power down mode; And
And a driver for driving the driving voltage with a supply voltage in response to the control signal.
삭제delete 제1 액티브커맨드, 제1 프리차지커맨드 및 클럭인에이블신호에 응답하여 제1 컬럼경로회로에 공급되는 제1 구동전압의 구동을 제어하는 제1 반도체칩; 및
제2 액티브커맨드, 제2 프리차지커맨드 및 상기 클럭인에이블신호에 응답하여 제2 컬럼경로회로에 공급되는 제2 구동전압의 구동을 제어하는 제2 반도체칩을 포함하는 반도체모듈.
A first semiconductor chip for controlling driving of a first driving voltage supplied to a first column path circuit in response to a first active command, a first precharge command, and a clock enable signal; And
And a second semiconductor chip for controlling driving of a second driving voltage supplied to the second column path circuit in response to a second active command, a second precharge command, and the clock enable signal.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 10 is abandoned due to the registration fee. 제 9 항에 있어서, 상기 제1 액티브커맨드는 상기 제1 반도체칩의 액티브동작이 수행되는 경우 인에이블되고, 상기 제1 프리차지커맨드는 상기 제1 반도체칩의 프리차지동작이 수행되는 경우 인에이블되며, 제2 액티브커맨드는 상기 제2 반도체칩의 액티브동작이 수행되는 경우 인에이블되고, 상기 제2 프리차지커맨드는 상기 제2 반도체칩의 프리차지동작이 수행되는 경우 인에이블되는 반도체모듈.
10. The semiconductor memory device according to claim 9, wherein the first active command is enabled when the active operation of the first semiconductor chip is performed, and the first precharge command is enabled when the precharge operation of the first semiconductor chip is performed And a second active command is enabled when an active operation of the second semiconductor chip is performed, and the second precharge command is enabled when a precharging operation of the second semiconductor chip is performed.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 11 is abandoned due to registration fee. 제 9 항에 있어서, 상기 제1 반도체칩은
상기 제1 프리차지커맨드가 인에이블된 후 상기 클럭인에이블신호가 디스에이블되는 경우 상기 제1 구동전압의 구동을 중단하는 전원제어회로; 및
상기 제1 구동전압을 공급받아 컬럼경로 동작을 제어하는 컬럼경로회로를 포함하는 반도체모듈.
10. The semiconductor device according to claim 9, wherein the first semiconductor chip
A power control circuit for stopping the driving of the first driving voltage when the clock enable signal is disabled after the first precharge command is enabled; And
And a column path circuit that receives the first driving voltage and controls a column path operation.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 12 is abandoned due to registration fee. 제 11 항에 있어서, 상기 전원제어회로는
상기 제1 액티브커맨드 및 상기 제1 프리차지커맨드에 응답하여 액티브종료신호를 생성하는 액티브종료신호생성부;
상기 클럭인에이블신호를 버퍼링하여 입력클럭인에이블신호를 생성하는 버퍼부;
상기 액티브종료신호가 인에이블되고, 상기 입력클럭인에이블신호가 디스에이블된 상태에서 디스에이블되는 제어신호를 생성하는 제어신호생성부; 및
상기 제어신호에 응답하여 공급전압으로 상기 제1 구동전압을 구동하는 구동부를 포함하는 반도체모듈.
12. The power supply control circuit according to claim 11, wherein the power supply control circuit
An active termination signal generator for generating an active termination signal in response to the first active command and the first precharge command;
A buffer unit for buffering the clock enable signal to generate an input clock enable signal;
A control signal generator for generating a control signal which is disabled when the active end signal is enabled and the input clock enable signal is disabled; And
And a driver for driving the first driving voltage with a supply voltage in response to the control signal.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 13 is abandoned due to registration fee. 제 11 항에 있어서, 상기 컬럼경로회로는
상기 제1 구동전압을 공급받아 구동되어 컬럼어드레스를 디코딩하는 컬럼디코더;
상기 제1 구동전압을 공급받아 구동되어 입출력라인을 센싱증폭하는 입출력라인센스앰프;
상기 제1 구동전압을 공급받아 구동되어 라이트 동작 시 입력되는 데이터를 구동하는 라이트드라이버를 포함하는 반도체모듈.
12. The device according to claim 11, wherein the column path circuit
A column decoder driven by the first driving voltage to decode a column address;
An input / output line sense amplifier driven by the first driving voltage to sense and amplify an input / output line;
And a write driver that is driven by the first drive voltage to drive data to be input during a write operation.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 14 is abandoned due to registration fee. 제 9 항에 있어서, 상기 제2 반도체칩은
상기 제2 프리차지커맨드가 인에이블된 후 상기 클럭인에이블신호가 디스에이블되는 경우 상기 제2 구동전압의 구동을 중단하는 전원제어회로; 및
상기 제2 구동전압을 공급받아 컬럼경로 동작을 제어하는 컬럼경로회로를 포함하는 반도체모듈.
10. The semiconductor device according to claim 9, wherein the second semiconductor chip
A power control circuit which stops driving the second driving voltage when the clock enable signal is disabled after the second precharge command is enabled; And
And a column path circuit that receives the second driving voltage and controls a column path operation.
◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 15 is abandoned due to registration fee. 제 14 항에 있어서, 상기 전원제어회로는
상기 제2 액티브커맨드 및 상기 제2 프리차지커맨드에 응답하여 액티브종료신호를 생성하는 액티브종료신호생성부;
상기 클럭인에이블신호를 버퍼링하여 입력클럭인에이블신호를 생성하는 버퍼부;
상기 액티브종료신호가 인에이블되고, 상기 입력클럭인에이블신호가 디스에이블된 상태에서 디스에이블되는 제어신호를 생성하는 제어신호생성부; 및
상기 제어신호에 응답하여 공급전압으로 상기 제2 구동전압을 구동하는 구동부를 포함하는 반도체모듈.
15. The power supply control circuit according to claim 14,
An active termination signal generator for generating an active termination signal in response to the second active command and the second precharge command;
A buffer unit for buffering the clock enable signal to generate an input clock enable signal;
A control signal generator for generating a control signal which is disabled when the active end signal is enabled and the input clock enable signal is disabled; And
And a driver for driving the second driving voltage with a supply voltage in response to the control signal.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 16 is abandoned due to registration fee. 제 14 항에 있어서, 상기 컬럼경로회로는
상기 제2 구동전압을 공급받아 구동되어 컬럼어드레스를 디코딩하는 컬럼디코더;
상기 제2 구동전압을 공급받아 구동되어 입출력라인을 센싱증폭하는 입출력라인센스앰프;
상기 제2 구동전압을 공급받아 구동되어 라이트 동작 시 입력되는 데이터를 구동하는 라이트드라이버를 포함하는 반도체모듈.
15. The device according to claim 14, wherein the column path circuit
A column decoder driven by the second driving voltage to decode a column address;
An input / output line sense amplifier driven by the second driving voltage to sense and amplify an input / output line;
And a write driver driven by the second driving voltage to drive data input during a write operation.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11100962B2 (en) 2017-12-26 2021-08-24 SK Hynix Inc. Semiconductor device with a power-down mode and a power gating circuit and semiconductor system including the same
US11270743B1 (en) 2020-09-08 2022-03-08 SK Hynix Inc. Electronic devices controlling a power supply
US11336282B2 (en) 2020-09-24 2022-05-17 SK Hynix Inc. Devices configured to conduct a power gating operation
US11670348B2 (en) 2017-12-26 2023-06-06 SK Hynix Inc. Semiconductor memory device with power gating circuit for data input/output control block and data input/output block and semiconductor system including the same
US11838020B1 (en) 2017-12-26 2023-12-05 SK Hynix Inc. Semiconductor memory device including write driver with power gating structures and operating method thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080198672A1 (en) 2004-10-30 2008-08-21 Hynix Semiconductor, Inc. Power Supply Control Circuit and Controlling Method Thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080198672A1 (en) 2004-10-30 2008-08-21 Hynix Semiconductor, Inc. Power Supply Control Circuit and Controlling Method Thereof

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11100962B2 (en) 2017-12-26 2021-08-24 SK Hynix Inc. Semiconductor device with a power-down mode and a power gating circuit and semiconductor system including the same
US11670348B2 (en) 2017-12-26 2023-06-06 SK Hynix Inc. Semiconductor memory device with power gating circuit for data input/output control block and data input/output block and semiconductor system including the same
US11670347B2 (en) 2017-12-26 2023-06-06 SK Hynix Inc. Semiconductor memory device with power gating circuit for data input/output control block and data input/output block and semiconductor system including the same
US11838020B1 (en) 2017-12-26 2023-12-05 SK Hynix Inc. Semiconductor memory device including write driver with power gating structures and operating method thereof
US11270743B1 (en) 2020-09-08 2022-03-08 SK Hynix Inc. Electronic devices controlling a power supply
US11336282B2 (en) 2020-09-24 2022-05-17 SK Hynix Inc. Devices configured to conduct a power gating operation

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