KR101899012B1 - Sar adc(successive approximation register analog digital converter) and cmos image sensor comprising the same - Google Patents

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범진욱
이관우
여장치
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서강대학교산학협력단
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Abstract

A successive approximation register (SAR) analog-digital converter (ADC) according to an embodiment of the present invention includes a digital-analog converter for outputting a first analog voltage through first and second sub digital-analog converters receiving N digital bits and including a plurality of resistors and capacitors, respectively, a comparator for providing a comparison result by comparing the first analog voltage with a second analog voltage, and an SAR unit for determining the N digital bits by receiving the comparison result. Accordingly, the present invention can improve area efficiency and easily perform high-speed conversion.

Description

축차 비교형 아날로그-디지털 변환기 및 이를 포함하는 CMOS 이미지 센서{SAR ADC(SUCCESSIVE APPROXIMATION REGISTER ANALOG DIGITAL CONVERTER) AND CMOS IMAGE SENSOR COMPRISING THE SAME}[0001] The present invention relates to a CMOS image sensor, and more particularly, to a CMOS image sensor including a CMOS image sensor,

본 발명은 아날로그-디지털 변환 기술에 관한 것으로, 보다 상세하게는 면적 효율을 개선하고 고속 변환에 용이한 축차 비교형 아날로그-디지털 변환기 및 이를 포함하는 CMOS 이미지 센서에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an analog-to-digital conversion technique, and more particularly, to a CMOS-analog-to-digital converter that improves area efficiency and facilitates high-speed conversion and a CMOS image sensor including the same.

CMOS(Complementary Metal-Oxide Semiconductor) 이미지 센서 시스템은 픽셀 이미지에 의한 아날로그 전압을 디지털 신호로 변환시키는 ADC(Analog Digital Converter)를 구성 요소로 포함하고, 분해능 대비 면적 효율을 개선하기 위해 컬럼용 ADC를 카운터 타입의 싱글슬로프 (single slope) ADC로 이용한다. 이러한 종래의 CMOS 이미지 센서는 카운터 타입의 ADC를 적용하여 면적을 개선할 수 있으나, 해당 시스템에서 요구되는 고속의 프레임 레이트(frame rate)를 구현하기 어려운 단점이 있다.The CMOS (Complementary Metal-Oxide Semiconductor) image sensor system includes an analog-to-digital converter (ADC) that converts an analog voltage from a pixel image into a digital signal. In order to improve the area efficiency relative to the resolution, Type single slope ADC. Such a conventional CMOS image sensor can improve the area by applying a counter type ADC, but it has a disadvantage that it is difficult to realize a high frame rate required in the system.

종래 CMOS 이미지 센서에서의 상기 단점들을 개선하기 위해 고속 변환에 용이한 축차 비교형(Successive Approximation Register) ADC를 적용하기 위한 연구들이 이루어지고 있다. 축차 비교형 ADC 기술은 이진 탐색 방식으로 양자화하는 변환 방식을 이용할 수 있다. 보다 구체적으로, 축차 비교형 ADC 기술은 커패시터로 구성된 DAC(Digital Analog Converter)와 비교기(Comparator)를 사용하여 각각의 비트에 대해 클럭 단위로 상위 MSB(most significant bit)부터 LSB(least significant bit) 쪽으로 결정해나가고, 한 클럭마다 우선 설정된 비트에 따라 DAC가 아날로그 전압을 생성하면 이것과 입력전압을 비교하여 해당 비트를 결정하며, 이러한 클럭 사이클을 비트 수만큼 진행하여 모든 비트를 결정한다.Studies have been made to apply a Successive Approximation Register (ADC) that is easy to perform high-speed conversion to improve the above-mentioned disadvantages in the conventional CMOS image sensor. The comparison-based ADC technique can use a conversion method that quantizes by a binary search method. More specifically, the comparative ADC technique uses a digital analog converter (DAC) composed of a capacitor and a comparator to convert the most significant bit (LSB) to the least significant bit When the DAC generates an analog voltage according to a predetermined bit for each clock, it compares the input voltage with the input voltage to determine a corresponding bit, and determines all the bits by advancing the clock cycle by the number of bits.

종래의 CMOS 이미지 센서는 커패시터 DAC로 구성된 축차 비교형 ADC를 컬럼 개수만큼 구비하여 컬럼용 ADC로 적용할 수 있으나, 이 경우 면적 효율이 현저하게 급감하는 문제가 있어 이러한 종래 기술의 단점을 개선할 수 있는 기술 개발이 요구되고 있다.The conventional CMOS image sensor can have a columnar comparative ADC composed of capacitor DAC as many as the number of columns, and can be applied as an ADC for a column. In this case, however, there is a problem that the area efficiency significantly decreases, Technology development is required.

한국공개특허공보 제10-2015-0059405(2015.06.01)호는 SAR 아날로그-디지털 변환 장치 및 그 방법과 그에 따른 씨모스 이미지 센서에 관한 것으로, [N] 비트 SAR 아날로그-디지털 변환부(N은 자연수)의 분해 비트에 따라 서로 다른 기준 전압을 공급하기 위한 기준 전압 공급부; 상기 기준 전압 공급부로부터의 기준 전압에 따라 픽셀 출력 신호에 대해 상위 [N-1] 비트 및 하위 [N] 비트를 순차적으로 분해하기 위한 상기 [N] 비트 SAR 아날로그-디지털 변환부; 및 상기 [N] 비트 SAR 아날로그-디지털 변환부에서 분해된 각 하위 [N] 비트의 비트 분해 결과의 차를 이용하여 오차 보정값을 구하고, 상기 [N] 비트 SAR 아날로그-디지털 변환부에서 분해된 상위 [N-1] 비트와 하위 [N] 비트의 결합 시 상기 구한 오차 보정값을 이용하여 기준 전압의 오차를 보정하여 [2N-2] 비트의 아날로그-디지털 분해 결과를 출력하기 위한 오차 보정부를 포함할 수 있다.[N] bit SAR analog-to-digital conversion unit (N is an integer of 1 to 5) A reference voltage supply unit for supplying different reference voltages according to the disassembled bits of the memory cells; An [N] bit SAR analog-to-digital converter for sequentially decomposing upper [N-1] bits and lower [N] bits for a pixel output signal according to a reference voltage from the reference voltage supplier; And [N] bit SAR analog-to-digital conversion section, and the [N] -bit SAR analog-to-digital conversion section decomposes the [N] bit SAR analog- An error correcting unit for correcting the error of the reference voltage using the obtained error correction value when the upper [N-1] bit and the lower [N] bit are combined and outputting the [2N-2] .

한국등록특허 제10-1686217(2016.12.07)호는 이중채널 비동기 파이프라인 SAR ADC에 관한 것으로, 첫 번째 단은 이중채널로 구현되는 제1 SAR ADC와 제2 SAR ADC가 비동기 SAR 로직과 DAC를 각각 포함하고 제1 비교기를 공유하도록 형성되고, 두 번째 단은 이중채널로 구현되는 제3 SAR ADC와 제4 SAR ADC가 비동기 SAR 로직과 DAC를 각각 포함하고 제2 비교기를 공유하도록 형성되고, 상기 첫 번째 단과 상기 두 번째 단 사이에 위치하고, 상기 제1 SAR ADC와 상기 제2 SAR ADC 중에서 선택된 SAR ADC의 잔류전압 증폭을 수행하는 잔류전압 증폭기 및, 클록 신호를 생성하는 클록 타이밍 회로부를 포함하고, 상기 제1 비교기는 상기 클록 신호, 상기 클록 신호를 소정 시간 지연한 클록 지연 신호 및 상기 제1 비교기의 동작 완료에 대응하는 준비 신호를 입력받아 상기 제1 비교기의 준안정 상태를 감지하고, 상기 제1 비교기의 준안정 상태를 감지하면 상기 제1 비교기가 미리 정해진 출력을 내보내고 다음 동작을 수행하게 하는 감지 신호를 출력하는 제1 감지 회로부를 포함한다.Korean Patent No. 10-1686217 discloses a dual-channel asynchronous pipelined SAR ADC, wherein the first and second SAR ADCs, which are implemented as dual channels, are provided with asynchronous SAR logic and a DAC And the second stage is formed to share a second comparator, each of the third and fourth SAR ADCs implemented as a dual channel including asynchronous SAR logic and a DAC, each of the third and fourth SAR ADCs being configured to share a first comparator, A residual voltage amplifier located between the first stage and the second stage for performing residual voltage amplification of the SAR ADC selected from the first SAR ADC and the second SAR ADC and a clock timing circuit section for generating a clock signal, Wherein the first comparator receives the clock signal, a clock delay signal delayed by a predetermined time of the clock signal, and a ready signal corresponding to the completion of the operation of the first comparator, When it detects the state, and detects a metastable state of the first comparator comprises a first detection circuit to the first comparator a predetermined export an output outputs a detection signal to perform the following operation.

한국공개특허공보 제10-2015-0059405(2015.06.01)호Korean Patent Laid-Open Publication No. 10-2015-0059405 (May 2015.06.01) 한국등록특허 제10-1686217(2016.12.07)호Korea Patent No. 10-1686217 (July 2016)

본 발명의 일 실시예는 면적 효율을 개선하고 고속 변환에 용이한 축차 비교형 아날로그-디지털 변환기 및 이를 포함하는 CMOS 이미지 센서를 제공하고자 한다.One embodiment of the present invention is to provide an analog-to-digital converter of a comparative type which is improved in area efficiency and is easy to perform high-speed conversion, and a CMOS image sensor including the same.

본 발명의 일 실시예는 저항 타입의 서브 디지털-아날로그 변환기를 통해 상위 비트들을 결정하고 캐패시터 타입의 서브 디지털-아날로그 변환기를 통해 하위 비트들을 결정하여 면적 효율을 개선한 축차 비교형 아날로그-디지털 변환기를 제공하고자 한다.One embodiment of the present invention provides a series-comparator analog-to-digital converter that determines upper bits through a resistor-type subdigital-analog converter and determines lower bits through a capacitor-type subdigital-analog converter to improve area efficiency .

본 발명의 일 실시예는 축차 비교형 아날로그-디지털 변환기를 컬럼 아날로그-디지털 변환기로 적용하되 저항 타입의 서브 디지털-아날로그 변환기를 칩 내에 여러 개의 아날로그-디지털 변환기가 공유하도록 하여 고속 변환에 용이하면서 면적 효율을 현저하게 개선시킬 수 있는 CMOS 이미지 센서를 제공하고자 한다.One embodiment of the present invention is to apply a column-to-column analog-to-digital converter as a column analog-to-digital converter while allowing a plurality of analog-to-digital converters And to provide a CMOS image sensor capable of remarkably improving the efficiency.

실시예들 중에서, 축차 비교형 아날로그-디지털 변환기(Successive Approximation Register Analog Digital Converter)는 N 개(상기 N은 자연수)의 디지털 비트들을 수신하고 복수의 저항들과 커패시터들을 각각 포함하는 제1 및 제2 서브 디지털-아날로그 변환기들을 통해 제1 아날로그 전압을 출력하는 디지털-아날로그 변환부, 상기 제1 아날로그 전압과 제2 아날로그 전압을 비교하여 비교 결과를 제공하는 비교기 및 상기 비교 결과를 수신하여 상기 N 개의 디지털 비트들을 결정하는 SAR 부를 포함한다.Among the embodiments, the Successive Approximation Register Analog Digital Converter receives N (where N is a natural number) digital bits and outputs first and second digital bits each including a plurality of resistors and capacitors, A comparator for comparing the first analog voltage with a second analog voltage to provide a comparison result, and a comparator for comparing the first analog voltage with a second analog voltage, And a SAR section for determining the bits.

상기 제1 서브 디지털-아날로그 변환기는 상기 비교기의 제1 입력단과 연결된 제1 샘플링 캐패시터와 연결되어 (m + n) 개(상기 m과 n은 자연수)의 디지털 비트들에 해당하는 상기 N 개의 디지털 비트들 중 상기 m 개의 상위 비트들을 결정하기 위한 아날로그 전압들 각각을 상기 제1 아날로그 전압으로 출력할 수 있다.Wherein the first sub-digital-analog converter is connected to a first sampling capacitor connected to a first input terminal of the comparator, and the N digital bits corresponding to (m + n) (m and n are natural numbers) And outputting each of the analog voltages for determining the m upper bits among the first analog voltage.

상기 제2 서브 디지털-아날로그 변환기는 상기 비교기의 제2 입력단과 연결된 제2 샘플링 캐패시터와 연결되어 상기 n 개의 하위 비트들을 결정하기 위한 아날로그 전압들 각각을 상기 제1 아날로그 전압으로 출력할 수 있다.The second sub-digital-to-analog converter may be coupled to a second sampling capacitor coupled to the second input of the comparator to output each of the analog voltages for determining the n least significant bits as the first analog voltage.

상기 SAR 부는 상기 제1 서브 디지털-아날로그 변환기를 통해 생성된 제1 아날로그 전압과 상기 비교기의 제2 입력단에 기준전압으로서 인가된 상기 제2 아날로그 전압 간의 비교 결과를 수신하여 상기 m 개의 상위 비트들을 순차적으로 결정할 수 있다.The SAR unit receives the comparison result between the first analog voltage generated through the first sub-digital-analog converter and the second analog voltage applied as a reference voltage to the second input terminal of the comparator, and outputs the m most significant bits sequentially .

상기 SAR 부는 상기 제2 서브 디지털-아날로그 변환기를 통해 생성된 제1 아날로그 전압과 상기 비교기의 제1 입력단에 인가된 상기 제2 아날로그 전압 간의 비교 결과를 수신하여 상기 n 개의 하위 비트들을 순차적으로 결정할 수 있다.The SAR unit receives the comparison result between the first analog voltage generated through the second sub-digital-analog converter and the second analog voltage applied to the first input terminal of the comparator to sequentially determine the n lower bits have.

상기 축차 비교형 아날로그-디지털 변환기는 상기 제1 또는 제2 서브 디지털-아날로그 변환기는 복수의 리던던시 저항들 또는 리던던시 캐패시터들을 더 포함하고, 상기 SAR 부는 상기 복수의 리던던시 저항들 또는 리던던시 캐패시터들을 통해 생성된 상기 제1 아날로그 전압과 샘플링된 상기 제2 아날로그 전압 간의 비교 결과를 수신하여 에러 발생률을 최소화시키기 위한 k 개(상기 k는 자연수)의 리던던시 디지털 비트를 더 결정할 수 있다.Wherein the first or second sub-digital-to-analog converter further comprises a plurality of redundancy resistors or redundancy capacitors, and wherein the SAR unit comprises a plurality of redundancy resistors or redundancy capacitors, The comparison result between the first analog voltage and the sampled second analog voltage may be further received to determine k (k is a natural number) redundant digital bits for minimizing the error occurrence rate.

상기 비교기는 상기 제1 아날로그 전압과 제2 아날로그 전압 간의 차이를 증폭하여 출력하는 프리-앰프 및 상기 프리-앰프의 출력단과 연결되어 상기 증폭된 출력을 기초로 0 또는 1의 디지털 신호를 출력하는 컴퍼레이터를 포함할 수 있다.The comparator includes a pre-amplifier for amplifying and outputting the difference between the first analog voltage and the second analog voltage, and a comparator connected to the output of the pre-amplifier for outputting a 0 or 1 digital signal based on the amplified output. Lt; / RTI >

상기 제1 서브 디지털-아날로그 변환기는 상기 비교기의 제1 입력단과 상기 제2 서브 디지털-아날로그 변환기를 통해 연결되어 상기 N 개의 디지털 비트들 중 m 개의 상위 비트들을 결정하기 위한 아날로그 전압들 각각을 상기 제1 아날로그 전압으로 출력할 수 있다.Wherein the first sub-digital-to-analog converter is coupled to the first input of the comparator through the second sub-digital-to-analog converter to convert each of the analog voltages for determining the m most significant bits of the N digital bits, 1 analog voltage can be output.

상기 제2 서브 디지털-아날로그 변환기는 일단에서 상기 제1 서브 디지털-아날로그 변환기의 출력단과 연결되고 다른 일단에서 상기 비교기의 제1 입력단과 연결되어 n 개의 하위 비트들을 결정하기 위한 아날로그 전압들 각각을 상기 제1 아날로그 전압으로 출력할 수 있다.Wherein the second sub-digital-to-analog converter is coupled to the output of the first sub-digital-to-analog converter at one end and to the first input of the comparator at another end, And can output the first analog voltage.

상기 SAR 부는 상기 제1 서브 디지털-아날로그 변환기를 통해 생성된 제1 아날로그 전압과 상기 비교기의 제2 입력단에 인가된 상기 제2 아날로그 전압 간의 비교 결과를 수신하여 상기 m 개의 상위 비트들을 순차적으로 결정하는 것을 특징으로 하는 축차 비교형 아날로그-디지털 변환기.The SAR unit receives the comparison result between the first analog voltage generated through the first sub-digital-analog converter and the second analog voltage applied to the second input terminal of the comparator, and sequentially determines the m upper bits Wherein the analog-to-digital converter is a digital-to-analog converter.

상기 SAR 부는 상기 제2 서브 디지털-아날로그 변환기를 통해 생성된 제1 아날로그 전압과 상기 비교기의 제2 입력단에 기준전압으로서 인가된 상기 제2 아날로그 전압 간의 비교 결과를 수신하여 상기 n 개의 하위 비트들을 순차적으로 결정하는 것을 특징으로 하는 축차 비교형 아날로그-디지털 변환기.The SAR unit receives a comparison result between a first analog voltage generated through the second sub-digital-analog converter and the second analog voltage applied as a reference voltage to a second input of the comparator, and outputs the n least significant bits sequentially To-analog converter (ADC).

실시예들 중에서, 축차 비교형 아날로그-디지털 변환기(Successive Approximation Register Analog Digital Converter)에 의해 수행되는 축차 비교형 아날로그-디지털 변환 방법은 (a) 입력 전압을 샘플링하는 단계, (b) N 개(상기 N은 자연수)의 디지털 비트들을 수신하고 복수의 저항들과 커패시터들을 각각 포함하는 제1 및 제2 서브 디지털-아날로그 변환기들을 통해 제1 아날로그 전압을 출력하는 단계, (c) 상기 제1 아날로그 전압과 제2 아날로그 전압(상기 제2 아날로그 전압은 상기 입력 전압에 해당함)을 비교하여 비교 결과를 제공하는 단계 및 (d) 상기 비교 결과를 수신하여 상기 N 개의 디지털 비트들을 결정하는 단계를 포함한다.Among the embodiments, a sequential comparison type analog-to-digital conversion method performed by a successive approximation register analog-to-digital converter comprises the steps of: (a) sampling an input voltage; (b) N being a natural number) and outputting a first analog voltage through first and second sub-digital-to-analog converters, each of the first and second sub-digital-analog converters comprising a plurality of resistors and capacitors, (c) Comparing the second analog voltage (the second analog voltage corresponds to the input voltage) to provide a comparison result; and (d) receiving the comparison result to determine the N digital bits.

실시예들 중에서, CMOS(Complementary Metal-Oxide Semiconductor) 이미지 센서는 복수의 이미지 센서 픽셀 스트링들로 구성된 이미지 센서 픽셀 어레이 및 상기 복수의 이미지 센서 픽셀 스트링들에 공통되고 복수의 저항들을 포함하는 제1 서브 디지털-아날로그 변환기와 각각이 상기 복수의 이미지 센서 픽셀 스트링들에 독립되고 복수의 커패시터들을 포함하는 복수의 제2 서브 디지털-아날로그 변환기들로 구성된 축차 비교형 아날로그-디지털 변환기를 포함한다.In embodiments, a CMOS (Complementary Metal-Oxide Semiconductor) image sensor may include an image sensor pixel array comprised of a plurality of image sensor pixel strings, and a second sub-sensor common to the plurality of image sensor pixel strings, A digital-to-analog converter and a sequential comparison type analog-to-digital converter comprising a plurality of second sub-digital-to-analog converters each of which is independent of the plurality of image sensor pixel strings and includes a plurality of capacitors.

상기 축차 비교형 아날로그-디지털 변환기는 컬럼 각각의 아날로그-디지털 변환 과정에서 컬럼수 미만으로 배치된 상기 제1 서브 디지털-아날로그 변환기를 공유하여 상기 컬럼 각각의 m 개(상기 m은 자연수)의 상위 비트들을 결정하고, 상기 컬럼수로 배치된 상기 복수의 제2 서브 디지털-아날로그 변환기들을 통해 상기 컬럼 각각의 n 개(상기 n은 자연수)의 하위 비트들을 결정할 수 있다.Wherein the column-by-column analog-to-digital converter shares the first sub-digital-analog converter disposed under the column number in the analog-to-digital conversion process of each column, (N is a natural number) of each of the columns through the plurality of second sub-digital-to-analog converters arranged in the column number.

실시예들 중에서, 상기 CMOS 이미지 센서는 복수의 이미지 센서 픽셀 스트링들로 구성된 이미지 센서 픽셀 어레이 및 각각이 상기 복수의 이미지 센서 픽셀 스트링들에 독립되고 복수의 저항들을 포함하는 복수의 제1 서브 디지털-아날로그 변환기들과 상기 복수의 이미지 센서 픽셀 스트링들에 공통되고 복수의 커패시터들을 포함하는 제2 서브 디지털-아날로그 변환기로 구성된 축차 비교형 아날로그-디지털 변환기를 포함한다.In embodiments, the CMOS image sensor may include an image sensor pixel array comprised of a plurality of image sensor pixel strings and a plurality of first sub-digital-to-analogue sensor arrays, each of which is independent of the plurality of image sensor pixel strings, To-analog converters comprised of a second sub-digital-to-analog converter that is common to the plurality of image sensor pixel strings and includes a plurality of capacitors.

상기 축차 비교형 아날로그-디지털 변환기는 컬럼 각각의 아날로그-디지털 변환 과정에서 컬럼수로 배치된 상기 복수의 제1 서브 디지털-아날로그 변환기들을 공유하여 상기 컬럼 각각의 m 개(상기 m은 자연수)의 상위 비트들을 결정하고, 상기 컬럼수 미만으로 배치된 상기 제2 서브 디지털-아날로그 변환기를 통해 상기 컬럼 각각의 n 개(상기 n은 자연수)의 하위 비트들을 결정할 수 있다.The conversion-type analog-to-digital converter shares the plurality of first sub-digital-analog converters arranged in the number of columns in the analog-to-digital conversion process of each of the columns, so that each of the m (m is a natural number) Bits, and determine the lower bits of n (where n is a natural number) of each of the columns through the second sub-digital-to-analog converter disposed less than the number of columns.

개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.The disclosed technique may have the following effects. It is to be understood, however, that the scope of the disclosed technology is not to be construed as limited thereby, as it is not meant to imply that a particular embodiment should include all of the following effects or only the following effects.

본 발명의 일 실시예에 따른 축차 비교형 아날로그-디지털 변환기 및 이를 포함하는 CMOS 이미지 센서는 면적 효율을 개선하고 고속 변환에 용이하다.The sequential comparison type analog-to-digital converter and the CMOS image sensor including the same according to an exemplary embodiment of the present invention improve area efficiency and facilitate high-speed conversion.

본 발명의 일 실시예에 따른 축차 비교형 아날로그-디지털 변환기는 저항 타입의 서브 디지털-아날로그 변환기를 통해 상위 비트들을 결정하고 캐패시터 타입의 서브 디지털-아날로그 변환기를 통해 하위 비트들을 결정하여 면적 효율을 개선할 수 있다.A sequential comparison type analog-to-digital converter according to an embodiment of the present invention determines upper bits through a resistor type sub-digital-analog converter and determines lower bits through a capacitor type sub-digital-analog converter to improve area efficiency can do.

본 발명의 일 실시예에 따른 CMOS 이미지 센서는 축차 비교형 아날로그-디지털 변환기를 컬럼 아날로그-디지털 변환기로 적용하되 저항 타입의 서브 디지털-아날로그 변환기를 칩 내에 여러 개의 아날로그-디지털 변환기가 공유하도록 하여 고속 변환에 용이하면서 면적 효율을 현저하게 개선시킬 수 있다.The CMOS image sensor according to an exemplary embodiment of the present invention applies a column-by-column analog-to-digital converter as a column analog-to-digital converter and allows a plurality of analog-to- The area efficiency can be remarkably improved while facilitating the conversion.

도 1은 본 발명의 일 실시예에 따른 축차 비교형 아날로그-디지털 변환기의 구성을 나타내는 도면이다.
도 2은 도 1에 있는 제1 서브 디지털-아날로그 변환기의 일 실시예를 나타내는 회로도이다.
도 3은 도 1에 있는 제2 서브 디지털-아날로그 변환기의 일 실시예를 나타내는 회로도이다.
도 4는 도 1에 있는 축차 비교형 아날로그-디지털 변환기를 통해 N 개의 디지털 비트들을 결정하기 위한 타이밍 다이어그램의 일 실시예를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 CMOS(Complementary Metal-Oxide Semiconductor) 이미지 센서를 설명하는 도면이다.FIG. 1 is a diagram illustrating a configuration of a comparison-type analog-to-digital converter according to an embodiment of the present invention.
2 is a circuit diagram showing an embodiment of the first sub-digital-analog converter shown in Fig.
3 is a circuit diagram showing an embodiment of the second sub-digital-analog converter shown in Fig.
FIG. 4 is a diagram illustrating one embodiment of a timing diagram for determining N digital bits through a sequential comparison analog-to-digital converter in FIG.
5 is a diagram illustrating a CMOS (Complementary Metal-Oxide Semiconductor) image sensor according to an embodiment of the present invention.

본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.The description of the present invention is merely an example for structural or functional explanation, and the scope of the present invention should not be construed as being limited by the embodiments described in the text. That is, the embodiments are to be construed as being variously embodied and having various forms, so that the scope of the present invention should be understood to include equivalents capable of realizing technical ideas. Also, the purpose or effect of the present invention should not be construed as limiting the scope of the present invention, since it does not mean that a specific embodiment should include all or only such effect.

한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.Meanwhile, the meaning of the terms described in the present application should be understood as follows.

"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.The terms "first "," second ", and the like are intended to distinguish one element from another, and the scope of the right should not be limited by these terms. For example, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.

어떤 구성요소가 다른 구성요소에 "연결되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.It is to be understood that when an element is referred to as being "connected" to another element, it may be directly connected to the other element, but there may be other elements in between. On the other hand, when an element is referred to as being "directly connected" to another element, it should be understood that there are no other elements in between. On the other hand, other expressions that describe the relationship between components, such as "between" and "between" or "neighboring to" and "directly adjacent to" should be interpreted as well.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다"또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.It is to be understood that the singular " include " or "have" are to be construed as including the stated feature, number, step, operation, It is to be understood that the combination is intended to specify that it does not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof.

각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.In each step, the identification code (e.g., a, b, c, etc.) is used for convenience of explanation, the identification code does not describe the order of each step, Unless otherwise stated, it may occur differently from the stated order. That is, each step may occur in the same order as described, may be performed substantially concurrently, or may be performed in reverse order.

여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.All terms used herein have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs, unless otherwise defined. Commonly used predefined terms should be interpreted to be consistent with the meanings in the context of the related art and can not be interpreted as having ideal or overly formal meaning unless explicitly defined in the present application.

도 1은 본 발명의 일 실시예에 따른 축차 비교형 아날로그-디지털 변환기의 구성을 나타내는 도면이다. 보다 구체적으로, 도 1a는 제1 연결 구조를 가지는 축차 비교형 아날로그-디지털 변환기(100)의 구성의 일 실시예를 나타내고, 도 1b는 제2 연결 구조를 가지는 다른 일 실시예를 나타낸다.FIG. 1 is a diagram illustrating a configuration of a comparison-type analog-to-digital converter according to an embodiment of the present invention. More specifically, FIG. 1A shows an embodiment of a configuration of a sequential comparison type analog-to-digital converter 100 having a first connection structure, and FIG. 1B shows another embodiment having a second connection structure.

도 1a 내지 도 1b를 참조하면, 축차 비교형 아날로그-디지털 변환기(100)는 디지털-아날로그 변환부(110), 비교기(120) 및 SAR 부(130)를 포함할 수 있다.1A and 1B, a time-sequence comparison type analog-to-digital converter 100 may include a digital-analog converter 110, a comparator 120, and a SAR unit 130. Referring to FIG.

디지털-아날로그 변환부(110)는 N 개(N은 자연수)의 디지털 비트들을 수신하고 복수의 저항들(210)과 커패시터들을 각각 포함하는 제1 및 제2 서브 디지털-아날로그 변환기들(112, 114)을 통해 제1 아날로그 전압을 출력한다. 디지털-아날로그 변환부(110)는 SAR 부(130)의 출력단과 연결되어 SAR 부(130)로부터 N 개의 디지털 비트들을 수신할 수 있고, 기준 전압 생성부에 의해 생성된 적어도 하나의 기준 전압(예를 들어, 충전을 위한 제1 전압 레벨을 가지는 REFP, 방전을 위한 제2 전압 레벨을 가지는 REFN)을 기초로 수신된 N 개의 디지털 비트들에 대응되는 제1 아날로그 전압을 생성하여 출력할 수 있다.The digital-to-analog conversion unit 110 includes first and second sub-digital-analog converters 112 and 114, which receive N (N is a natural number) digital bits and include a plurality of resistors 210 and capacitors, To output the first analog voltage. The digital-analog converter 110 is connected to the output terminal of the SAR unit 130 and is capable of receiving N digital bits from the SAR unit 130. The digital-analog converter 110 converts at least one reference voltage generated by the reference voltage generator For example, REFP having a first voltage level for charging, and REFN having a second voltage level for discharging), and generate and output a first analog voltage corresponding to the received N digital bits.

일 실시예에서, N 개의 디지털 비트들은 m 개의 상위 비트들과 n 개의 하위 비트들을 포함하는 (m + n) 개의 디지털 비트들에 해당될 수 있고, 다른 일 실시예에서, m 개의 상위 비트들, n 개의 하위 비트들 및 k 개의 리던던시 비트를 포함하는 (m + n + k) 개의 디지털 비트들에 해당될 수 있다(여기에서, m, n 및 k는 자연수).In one embodiment, the N digital bits may correspond to (m + n) digital bits comprising m high order bits and n low order bits, and in another embodiment m high order bits, (m + n + k) digital bits (where m, n, and k are natural numbers), including n lower bits and k redundancy bits.

제1 서브 디지털-아날로그 변환기(112)는 복수의 저항들(210)을 포함할 수 있다. 이러한 내용은 도 3을 참조하여 설명하도록 한다. 도 2은 도 1에 있는 제1 서브 디지털-아날로그 변환기의 일 실시예를 나타내는 회로도이다.The first sub-digital-to-analog converter 112 may include a plurality of resistors 210. This will be described with reference to FIG. 2 is a circuit diagram showing an embodiment of the first sub-digital-analog converter shown in Fig.

도 2를 참조하면, 제1 서브 디지털-아날로그 변환기(112)는 복수의 저항들(210)을 포함하는 디지털-아날로그 변환기에 해당한다. 일 실시예에서, 제1 서브 디지털-아날로그 변환기(112)는 m 개의 상위 비트들을 결정하기 위한 제1 아날로그 전압들을 생성하기 위하여 직렬로 연결된 2m+ 1 개의 저항들(210)을 통해 서로 다른 2m 개의 아날로그 전압들을 형성할 수 있고, 해당 2m 개의 아날로그 전압들 각각은 비교기(120)의 제1 입력단(122)과 스위치를 통해 연결될 수 있으며, 각각의 스위치는 SAR 부(130)에 의해 연결 상태가 제어되어 2m 개의 아날로그 전압들 중 해당 제어에 따른 특정 기준 전압을 제1 아날로그 전압으로 출력할 수 있다.Referring to FIG. 2, the first sub-digital-to-analog converter 112 corresponds to a digital-to-analog converter including a plurality of resistors 210. In one embodiment, the first sub-digital-to-analog converter (112) of m generating the first analog voltage for determining the upper bit serial 2 m + 1 2 of resistors 210 different through m connected in to And each of the 2 m analog voltages can be connected to the first input terminal 122 of the comparator 120 through a switch and each switch is connected to the SAR unit 130 by the SAR unit 130. [ So that a specific reference voltage according to the corresponding control among the 2 m analog voltages can be output as the first analog voltage.

일 실시예에서, 제1 서브 디지털-아날로그 변환기(112)는 비교기(120)의 제1 입력단(122)과 연결된 제1 샘플링 캐패시터(116)와 연결되어 (m + n) 개의 디지털 비트들에 해당하는 N 개의 디지털 비트들 중 m 개의 상위 비트들을 결정하기 위한 아날로그 전압들 각각을 제1 아날로그 전압으로 출력할 수 있다.In one embodiment, the first sub-digital-to-analog converter 112 is coupled to a first sampling capacitor 116 coupled to a first input 122 of the comparator 120 to generate a digital output signal corresponding to (m + n) And outputting each of the analog voltages for determining m upper bits of the N digital bits to the first analog voltage.

제2 서브 디지털-아날로그 변환기(114)는 복수의 캐패시터들(310)을 포함할 수 있다. 이러한 내용은 도 3을 참조하여 설명하도록 한다. 도 3은 도 1에 있는 제2 서브 디지털-아날로그 변환기의 일 실시예를 나타내는 회로도이다.The second sub-digital-to-analog converter 114 may include a plurality of capacitors 310. This will be described with reference to FIG. 3 is a circuit diagram showing an embodiment of the second sub-digital-analog converter shown in Fig.

도 3을 참조하면, 제2 서브 디지털-아날로그 변환기(114)는 병렬로 연결된 복수의 캐패시터들(310)을 포함하는 디지털-아날로그 변환기에 해당한다. 일 실시예에서, 제2 서브 디지털-아날로그 변환기(114)는 n 개의 하위 비트들을 결정하기 위한 제1 아날로그 전압들을 생성하기 위하여 병렬로 연결된 2n 개의 커패시터들을 통해 서로 다른 2n 개의 아날로그 전압들 중 하나를 선택적으로 형성하여 출력할 수 있다. 일 실시예에서, 제2 서브 디지털-아날로그 변환기(114)에서 병렬로 연결된 2n 개의 커패시터들 각각은 제1 기준 전압(VREFN), 제2 기준 전압(VREFP) 및 제2 아날로그 전압(디지털-아날로그 변환부(110)의 입력 전압으로서, 예를 들어, VPIX, VRESET) 중 적어도 하나와 연결된 스위치와 그 일단이 연결될 수 있고, 복수의 캐패시터들(310) 각각과 다른 일단이 연결될 수 있다. 각각의 스위치는 SAR 부(130)에 의해 연결 상태가 제어되어 해당 제어에 따른 특정 아날로그 전압을 제2 입력단(124)과 연결된 제2 샘플링 캐패시터(118)에 제1 아날로그 전압으로 출력할 수 있다.Referring to FIG. 3, the second sub-digital-to-analog converter 114 corresponds to a digital-analog converter including a plurality of capacitors 310 connected in parallel. In one embodiment, the second sub-digital-to-analog converters 114, the n low order bits of the first to produce an analog voltage 2 n capacitors different 2 n analog voltage through the coupled in parallel in order to determine from One can be selectively formed and output. In one embodiment, each of the 2 < n > capacitors connected in parallel in the second sub-digital-to-analog converter 114 has a first reference voltage VREFN, a second reference voltage VREFP and a second analog voltage One end of a switch connected to at least one of the input voltages V PIX and V RESET may be connected and the other end of each of the plurality of capacitors 310 may be connected. Each switch is controlled by the SAR unit 130 so that a specific analog voltage according to the control can be output as a first analog voltage to the second sampling capacitor 118 connected to the second input terminal 124.

일 실시예에서, 제2 서브 디지털-아날로그 변환기(114)는 비교기(120)의 제2 입력단(124)과 연결된 제2 샘플링 캐패시터(118)와 연결되어 N 개의 디지털 비트들 중 n 개의 하위 비트들을 결정하기 위한 아날로그 전압들 각각을 제1 아날로그 전압으로 출력할 수 있다.In one embodiment, the second sub-digital-to-analog converter 114 is coupled to a second sampling capacitor 118 coupled to a second input 124 of the comparator 120 to provide n lower bits of the N digital bits It is possible to output each of the analog voltages for determination as the first analog voltage.

비교기(120)는 제1 아날로그 전압과 제2 아날로그 전압을 비교하여 비교 결과를 제공한다. 보다 구체적으로, 비교기(120)는 디지털-아날로그 변환부(110)에 의해 N 개의 디지털 비트들을 기초로 생성된 제1 아날로그 전압과 입력 전압으로서의 제2 아날로그 전압을 입력으로 수신하여 입력 전압으로서의 제2 아날로그 전압이 기준 전압으로서의 제1 아날로그 전압을 초과하는지 여부에 따라 해당 비교 결과를 디지털 신호로 생성할 수 있고, 예를 들어, 제1 아날로그 전압이 5V 이고 제2 아날로그 전압이 2.3V 이면 입력 전압으로서의 제2 아날로그 전압이 비교를 위한 기준 전압인 제1 아날로그 전압보다 더 작은 것으로 판단하여 디지털 신호 1을 출력할 수 있다.The comparator 120 compares the first analog voltage and the second analog voltage to provide a comparison result. More specifically, the comparator 120 receives as input the first analog voltage generated based on the N digital bits and the second analog voltage as the input voltage by the digital-analog converter 110, The comparison result can be generated as a digital signal according to whether the analog voltage exceeds the first analog voltage as the reference voltage. For example, if the first analog voltage is 5V and the second analog voltage is 2.3V, It can be determined that the second analog voltage is smaller than the first analog voltage, which is the reference voltage for comparison, and the digital signal 1 can be output.

일 실시예에서, 비교기(120)는 전압 증폭도는 다소 낮으나 반응 시간이 빠른 비교기 회로로 구현될 수 있다. 다른 일 실시예에서, 비교기(120)는 아날로그 전압과 제2 아날로그 전압 간의 차이를 증폭하여 출력할 수 있는 프리-앰프(126) 및 프리-앰프(126)의 출력단과 연결되어 해당 증폭된 출력을 기초로 0 또는 1의 디지털 신호를 출력할 수 있는 컴퍼레이터(128)를 통해 구현될 수 있다.In one embodiment, the comparator 120 may be implemented with a comparator circuit that has a slightly lower voltage gain but a faster response time. In another embodiment, the comparator 120 is coupled to the output of the pre-amplifier 126 and the pre-amplifier 126, which can amplify and output the difference between the analog voltage and the second analog voltage, And can be implemented through a comparator 128 capable of outputting a digital signal of 0 or 1 as a basis.

SAR 부(130)는 비교 결과를 수신하여 N 개의 디지털 비트들을 결정한다. 보다 구체적으로, SAR 부(130)는 클럭 단위로 N 개의 디지털 비트들을 상위 비트에서 하위 비트 순으로 순차적 변환을 수행할 수 있고, 이러한 변환 과정에서 우선 설정되었거나 결정된 N 개의 디지털 비트들을 디지털-아날로그 변환부(110)에 제공하여 디지털-아날로그 변환부(110) 에서 이에 대응되는 제1 아날로그 전압을 생성하도록 제어할 수 있으며, 비교기(120)에서 입력 전압으로서의 제2 아날로그 전압과 기준 전압으로서의 제1 아날로그 전압이 비교되도록 제어하여 해당 비교 결과에 따라 해당 클럭에 대응되는 특정 디지털 비트의 값을 결정할 수 있다. SAR 부(130)는 특정 디지털 비트가 결정되면 다음 클럭 시에 갱신된 N 개의 디지털 비트들을 디지털-아날로그 변환부(110)의 입력단에 제공하여 다음 디지털 비트의 결정 과정에서 이에 대응되는 제1 아날로그 전압이 생성되도록 피드백 할 수 있다.The SAR unit 130 receives the comparison result and determines N digital bits. More specifically, the SAR unit 130 may perform sequential conversion of N digital bits from upper bits to lower bits in clock units. In this conversion, the N sets of digital bits, which have been set or determined in advance, To the digital-to-analog converter 110, and generates a first analog voltage corresponding to the second analog voltage as the input voltage and a second analog voltage as the reference voltage to the comparator 120. [ So that the value of the specific digital bit corresponding to the clock can be determined according to the comparison result. When a specific digital bit is determined, the SAR unit 130 provides the N digital bits updated at the next clock to the input of the digital-to-analog converter 110 so that the first analog voltage Can be generated.

SAR 부(130)는 변환시작 제어신호의 수신에 따라 축차 비교형 아날로그-디지털 변환기(120)의 축차 비교형 아날로그-디지털 변환 수행 과정 전반을 제어할 수 있다.The SAR unit 130 may control the whole sequence-comparison analog-to-digital conversion process of the sequence comparison type analog-to-digital converter 120 according to the reception of the conversion start control signal.

SAR 부(130)는 제1 서브 디지털-아날로그 변환기(112)를 통해 생성된 제1 아날로그 전압과 비교기(120)의 제2 입력단(124)에 기준 전압으로서 인가된 제2 아날로그 전압 간의 비교 결과를 수신하여 m 개의 상위 비트들을 순차적으로 결정할 수 있다. 일 실시예에서, SAR 부(130)는 복수의 캐패시터들(310)로 구성된 제2 서브 디지털-아날로그 변환기(114)를 고정시킨 상태에서 복수의 저항들(210)로 구성된 제1 서브 디지털-아날로그 변환기(112)를 동작시키어 m 번의 클럭 순환을 통해 순차적으로 m 개의 상위 비트들을 결정할 수 있다.The SAR unit 130 compares the comparison result between the first analog voltage generated through the first sub-digital-analog converter 112 and the second analog voltage applied as the reference voltage to the second input terminal 124 of the comparator 120 And may sequentially determine m upper bits. In one embodiment, the SAR unit 130 includes a first sub-digital-to-analog converter 114 configured with a plurality of resistors 210 with a second sub-digital-to-analog converter 114 composed of a plurality of capacitors 310 fixed The converter 112 can be operated to sequentially determine m upper bits through a clock cycle of m times.

SAR 부(130)는 제2 서브 디지털-아날로그 변환기(114)를 통해 생성된 제1 아날로그 전압과 비교기(120)의 제1 입력단(122)에 인가된 제2 아날로그 전압 간의 비교 결과를 수신하여 n 개의 하위 비트들을 순차적으로 결정할 수 있다. 일 실시예에서, SAR 부(130)는 복수의 저항들(210)로 구성된 제1 서브 디지털-아날로그 변환기(112)를 고정시킨 상태에서 복수의 캐패시터들(310)로 구성된 제2 서브 디지털-아날로그 변환기(114)를 동작시키어 n 번의 클럭 단위마다 순차적으로 n 개의 하위 비트들을 결정할 수 있다.The SAR unit 130 receives the comparison result between the first analog voltage generated through the second sub-digital-to-analog converter 114 and the second analog voltage applied to the first input 122 of the comparator 120, Lt; RTI ID = 0.0 > 1 < / RTI > In one embodiment, the SAR unit 130 includes a first sub-digital-to-analog converter 112 composed of a plurality of resistors 210 and a second sub-digital-analog converter 112 composed of a plurality of capacitors 310, The converter 114 may be operated to sequentially determine n lower bits for every n clock units.

일 실시예에서, 제1 또는 제2 서브 디지털-아날로그 변환기(112, 114)는 복수의 리던던시 저항들 또는 복수의 리던던시 캐패시터들을 더 포함할 수 있고, SAR 부(130)는 비교기(120)로부터 해당 복수의 리던던시 저항들 또는 복수의 리던던시 캐패시터들를 통해 생성된 제1 아날로그 전압과 샘플링된 제2 아날로그 전압 간의 비교 결과를 수신하여 k 개의 리던던시 디지털 비트를 더 결정할 수 있다. 예를 들어, SAR 부(130)는 10비트 변환 과정에 있어서, 비-이진(non-binary) 탐색 알고리즘을 기초로 각 클럭마다 제1 서브 디지털-아날로그 변환기(112)를 통해 상위 5비트를 순차적으로 결정할 수 있고, 특정 개수의 리던던시 캐패시터들을 더 포함하는 제2 서브 디지털-아날로그 변환기(114)를 통해 그 다음 5비트와 리던던시 1비트를 순차적으로 결정할 수 있다. 이때, 제1 및 제2 서브 디지털-아날로그 변환기(112, 114)를 통해 생성될 수 있는 아날로그 전압들 간의 전압 차이는 추가된 리던던시 비트에 따른 1 단계를 통해 에러 발생률을 최소화시키기 위한 설계 값을 가지도록 설계될 수 있고, 해당 설계 값에 따라 제1 및 제2 서브 디지털-아날로그 변환기(112, 114)에 있는 복수의 저항들(210) 및 캐패시터들(310)의 개수 및 파라미터 값 등이 결정될 수 있다. 이에 따라, SAR 부(130)는 N 개의 디지털 비트들을 결정하는 과정에서 초기 또는 중간에 에러가 발생하더라도 리던던시 비트를 통해 에러 발생률을 최소화시킬 수 있다.In one embodiment, the first or second sub-digital-to-analog converters 112 and 114 may further include a plurality of redundancy resistors or a plurality of redundancy capacitors, and the SAR unit 130 may receive the corresponding The comparison result between the first analog voltage generated through the plurality of redundancy resistors or the plurality of redundancy capacitors and the sampled second analog voltage may be received to further determine k redundancy digital bits. For example, in the 10-bit conversion process, the SAR unit 130 sequentially outputs the upper 5 bits through the first sub-digital-analog converter 112 for each clock based on a non-binary search algorithm And sequentially determine the next 5 bits and the redundancy 1 bit through the second sub-digital-to-analog converter 114, which further includes a certain number of redundancy capacitors. At this time, the voltage difference between the analog voltages that can be generated through the first and second sub digital-to-analog converters 112 and 114 has a design value for minimizing the error occurrence rate through one step according to the added redundancy bit And the number and parameter values of the plurality of resistors 210 and capacitors 310 in the first and second sub-digital-analog converters 112 and 114 can be determined according to the design value have. Accordingly, the SAR unit 130 can minimize the error rate through the redundancy bit even if an error occurs in the initial or intermediate process of determining N digital bits.

일 실시예에서, 축차 비교형 아날로그-디지털 변환기(100)는 도 1a에서와 같이, 제1 및 제2 서브 디지털-아날로그 변환기들(112, 114) 간에 제1 연결 구조를 가질 수 있고, 다른 일 실시예에서, 도 1b에서와 같이, 제1 및 제2 서브 디지털-아날로그 변환기들(112, 114) 간에 제2 연결 구조를 가질 수 있다.In one embodiment, the sequence comparison analog-to-digital converter 100 may have a first connection structure between the first and second sub-digital-to-analog converters 112 and 114, as in FIG. 1A, In an embodiment, as in FIG. 1B, the first and second sub-digital-to-analog converters 112 and 114 may have a second connection structure.

도 1a에 따른 일 실시예에서, 축차 비교형 아날로그-디지털 변환기(100)는 복수의 저항들(210)을 포함하는 제1 서브 디지털-아날로그 변환기(112)가 비교기(120)의 제1 입력단(122)에 연결된 제1 커플링 캐패시터(116)와 연결되고, 복수의 캐패시터들(310)을 포함하는 제2 서브 디지털-아날로그 변환기(114)가 비교기(120)의 제2 입력단(124)에 연결된 제2 커플링 캐패시터(118)와 연결되는 제1 연결 구조를 가질 수 있다. 이러한 제1 연결 구조에서 샘플링 캐패시터는 2개 배치되어 제1 및 제2 서브 디지털-아날로그 변환기들(112, 114) 각각과 연결될 수 있다. 축차 비교형 아날로그-디지털 변환기(100)는 앞서 서술한 것처럼, 축차 비교형 아날로그-디지털 변환 과정에서 제1 서브 디지털-아날로그 변환기(112)를 통해 m 개의 상위 비트들을 순차적으로 결정하고 제2 서브 디지털-아날로그 변환기(114)를 통해 n 개의 하위 비트들을 순차적으로 결정할 수 있다.In one embodiment according to FIG. 1A, the period-comparison analog-to-digital converter 100 includes a first sub-digital-to-analog converter 112 including a plurality of resistors 210, To-analog converter 114 coupled to a first coupling capacitor 116 coupled to a second input 124 of the comparator 120 and a second sub-digital-to-analog converter 114 including a plurality of capacitors 310 coupled to a second input 124 of the comparator 120 And may have a first connection structure connected to the second coupling capacitor 118. In this first connection structure, two sampling capacitors may be disposed and connected to the first and second sub-digital-analog converters 112 and 114, respectively. The sequential comparison type analog-to-digital converter 100 sequentially determines m upper bits through a first sub-digital-analog converter 112 in a sequence comparison type analog-to-digital conversion process as described above, To-analog converter 114 to sequentially determine n lower bits.

도 1b에 따른 다른 일 실시예에서, 축차 비교형 아날로그-디지털 변환기(100)는 제1 및 제2 서브 디지털-아날로그 변환기들(112, 114) 간에 제2 연결 구조를 가질 수 있다. 보다 구체적으로, 축차 비교형 아날로그-디지털 변환기(100)는 복수의 저항들(210)을 포함하는 제1 서브 디지털-아날로그 변환기(112)의 출력단이 복수의 캐패시터들(310)을 포함하는 제2 서브 디지털-아날로그 변환기(114)의 입력단에 연결되고, 제2 서브 디지털-아날로그 변환기(114)의 출력단이 비교기(120)의 제1 입력단(122)에 연결된 제1 커플링 캐패시터(116)와 연결되며, 입력 전압으로서의 제2 아날로그 전압(예를 들어, 이미지 센서 픽셀에 의해 출력된 VPIX)이 비교기(120)의 제2 입력단(124)과 연결되는 제2 연결 구조를 가질 수 있다. 이러한 제2 연결 구조에서 샘플링 커패시터는 1개 배치되어 제2 서브 디지털-아날로그 변환기(114)와 연결될 수 있다.In another embodiment according to FIG. 1B, the sequence comparison analog-to-digital converter 100 may have a second connection structure between the first and second sub-digital-analog converters 112 and 114. More specifically, the period-comparison analog-to-digital converter 100 includes a first sub-digital-to-analog converter 112 having a plurality of capacitors 310, To-analog converter 114 and the output of the second sub-digital-to-analog converter 114 is connected to a first coupling capacitor 116 connected to the first input 122 of the comparator 120, And has a second connection structure in which a second analog voltage (e.g., V PIX output by the image sensor pixel) as the input voltage is coupled to the second input 124 of the comparator 120. In this second connection structure, one sampling capacitor may be disposed and connected to the second sub-digital-analog converter 114.

제2 연결 구조의 일 실시예에서, 제1 서브 디지털-아날로그 변환기(112)는 비교기(120)의 제1 입력단(122)과 제2 서브 디지털-아날로그 변환기(112)를 통해 연결되어 N 개의 디지털 비트들 중 m 개의 상위 비트들을 결정하기 위한 아날로그 전압들 각각을 제1 아날로그 전압으로 출력할 수 있다. 또한, 제2 서브 디지털-아날로그 변환기(114)는 일단에서 제1 서브 디지털-아날로그 변환기(112)의 출력단과 연결되고 다른 일단에서 비교기(120)의 제1 입력단(122)과 연결된 제1 커플링 커패시터(116)와 연결되어 n 개의 하위 비트들을 결정하기 위한 아날로그 전압들 각각을 제1 아날로그 전압으로 출력할 수 있다.In one embodiment of the second connection structure, the first sub-digital-to-analog converter 112 is coupled through a first input stage 122 of the comparator 120 to a second sub-digital-to-analog converter 112, Each of the analog voltages for determining m upper bits of the bits may be output as a first analog voltage. In addition, the second sub-digital-to-analog converter 114 is connected at one end to the output of the first sub-digital-to-analog converter 112 and at the other end to the first input 122 of the comparator 120, May be coupled to the capacitor 116 to output each of the analog voltages for determining the n lower bits as a first analog voltage.

제2 연결 구조의 일 실시예에서, SAR 부(130)는 제1 서브 디지털-아날로그 변환기(112)를 통해 생성된 제1 아날로그 전압과 비교기(120)의 제2 입력단(124)에 인가된 제2 아날로그 전압 간의 비교 결과를 수신하여 m 개의 상위 비트들을 순차적으로 결정할 수 있다. 또한, SAR 부(130)는 제2 서브 디지털-아날로그 변환기(112)를 통해 생성된 제1 아날로그 전압과 비교기(120)의 제2 입력단(124)에 기준 전압으로서 인가된 제2 아날로그 전압 간의 비교 결과를 수신하여 n 개의 하위 비트들을 순차적으로 결정할 수 있다. 예를 들어, SAR 부(130)는 복수의 캐패시터들(310)로 구성된 제2 서브 디지털-아날로그 변환기(114)를 고정시킨 상태에서 복수의 저항들(210)로 구성된 제1 서브 디지털-아날로그 변환기(112)를 동작시키어 m 번의 클럭 순환을 통해 순차적으로 m 개의 상위 비트들을 순차적으로 결정 및 저장할 수 있고, 이후에 제1 서브 디지털-아날로그 변환기(112)를 고정시킨 상태에서 제2 서브 디지털-아날로그 변환기(114)를 동작시키어 n 번의 클럭 단위마다 순차적으로 n 개의 하위 비트들을 결정하여 전체 (m + n) 개에 해당하는 N 개의 디지털 비트들을 결정 및 저장할 수 있다.In one embodiment of the second connection structure, the SAR unit 130 receives the first analog voltage generated by the first sub-digital-to-analog converter 112 and the first analog voltage generated by the second input 124 of the comparator 120 2 analog voltages, and successively determine m upper bits. The SAR unit 130 also compares the first analog voltage generated through the second sub-digital-to-analog converter 112 with the second analog voltage applied as the reference voltage to the second input 124 of the comparator 120 The result can be received and the n least significant bits can be determined sequentially. For example, the SAR unit 130 may include a first sub-digital-to-analog converter (ADC) 110 configured with a plurality of resistors 210 in a state where a second sub-digital-analog converter 114 composed of a plurality of capacitors 310 is fixed The first sub-digital-to-analog converter 112 is operated to sequentially determine and store m upper bits sequentially through m clock cycles, and then the first sub-digital- The converter 114 may be operated to sequentially determine n lower bits for every n clock units to determine and store N digital bits corresponding to (m + n) total.

도 4는 도 1에 있는 축차 비교형 아날로그-디지털 변환기를 통해 N 개의 디지털 비트들을 결정하기 위한 타이밍 다이어그램의 일 실시예를 나타내는 도면이다.FIG. 4 is a diagram illustrating one embodiment of a timing diagram for determining N digital bits through a sequential comparison analog-to-digital converter in FIG.

도 4에서, S1, S2, S3, S4는 축차 비교형 아날로그-디지털 변환기(100)에 있는 스위치들을 나타낸다.In Fig. 4, S1, S2, S3, and S4 represent switches in the comparison-type analog-to-digital converter 100.

SAR 부(130)는 아래와 같은 과정들을 통해 이미지 센서 픽셀의 리셋(reset) 값을 N 비트의 디지털 신호로 변환할 수 있다.The SAR unit 130 may convert a reset value of an image sensor pixel into an N-bit digital signal through the following processes.

SAR 부(130)는 제1 샘플링 단계(VRESET Sampling)(단계 S410)에서, 스위치 S1, S2 및 S3을 턴-온 상태로 제어하고 S4를 턴-오프 상태로 제어하여 입력 전압에 해당되는 제2 아날로그 전압(예를 들어, 이미지 센서 픽셀에 의해 출력된 VRESET)을 제1 및 제2 샘플링 캐패시터(116, 118)에 샘플링하도록 제어할 수 있다.The SAR unit 130 controls the switches S1, S2 and S3 in the turn-on state and controls the switch S4 in the turn-off state in the first sampling step (V RESET Sampling) (step S410) 2 analog voltage (e.g., V RESET output by the image sensor pixel) to the first and second sampling capacitors 116, 118.

SAR 부(130)는 제1 서브 디지털-아날로그 변환 단계(단계 S420)에서, 스위치 S1, S2 및 S3을 턴-오프 상태로 제어하고 S4를 턴-온 상태로 제어하여 복수의 커패시터들을 포함하는 제2 서브 디지털-아날로그 변환기(114)를 고정한 상태에서 복수의 저항들(210)을 포함하는 제1 서브 디지털-아날로그 변환기(112)를 동작시키는 코스(coarse) 동작을 제어할 수 있다. SAR 부(130)는 미리 설정된 N 개의 디지털 비트들을 기초로 제1 서브 디지털-아날로그 변환기(112)를 통해 생성된 제1 아날로그 전압과 제2 샘플링 캐패시터(118)에 샘플링된 제2 아날로그 전압의 비교에 따라 최상위 비트를 결정하여 N 개의 디지털 비트들을 갱신할 수 있고, 이러한 m 번의 클럭 사이클을 통해 순차적으로 m 개의 상위 비트들을 결정할 수 있다.The SAR unit 130 controls the switches S1, S2 and S3 in the turn-off state and controls S4 in the turn-on state in the first sub-digital-analog conversion step (step S420) To-analog converter 112 including a plurality of resistors 210 in a state where two sub-digital-analog converters 114 are fixed. The SAR unit 130 compares the first analog voltage generated through the first sub-digital-analog converter 112 with the second analog voltage sampled in the second sampling capacitor 118 based on the N digital bits set in advance The N most significant bits can be determined and the N significant bits can be updated, and the m most significant bits can be sequentially determined through the m clock cycles.

SAR 부(130)는 이어서 수행되는 제2 서브 디지털-아날로그 변환 단계(단계 S420)에서, 복수의 저항들(210)을 포함하는 제1 서브 디지털-아날로그 변환기(112)를 고정한 상태에서 복수의 커패시터들을 포함하는 제2 서브 디지털-아날로그 변환기(114)를 동작시키는 파인(fine) 동작을 제어할 수 있다. SAR 부(130)는 제1 서브 디지털-아날로그 변환 과정을 통해 결정된 N 개의 디지털 비트들을 기초로 제2 서브 디지털-아날로그 변환기(114)를 통해 생성된 제1 아날로그 전압과 제1 샘플링 캐패시터(116)에 샘플링된 제2 아날로그 전압의 비교에 따라 해당 클럭에 대응되는 하위 비트를 결정하여 N 개의 디지털 비트들을 갱신할 수 있고, 이러한 n 번의 클럭 사이클을 통해 순차적으로 n 개의 하위 비트들을 결정할 수 있다.The SAR unit 130 then performs a second sub-digital-to-analog conversion step (step S420) in which the first sub-digital-analog converter 112 including the plurality of resistors 210 is fixed, To-analog converter 114, which includes a first sub-D / A converter 114 and a second sub-D / A converter 114. [ The SAR unit 130 receives the first analog voltage generated through the second sub-digital-analog converter 114 and the first analog voltage generated by the first sampling capacitor 116 based on the N digital bits determined through the first sub- The N digital bits can be determined by determining the lower bits corresponding to the clock according to the comparison of the sampled second analog voltages, and the n lower bits can be sequentially determined through the n clock cycles.

SAR 부(130)는 아래와 같은 과정들을 통해 이미지 센서 픽셀에서 이미지 신호를 담고 있는 픽셀(VPIX) 정보를 N 비트의 디지털 신호로 변환할 수 있다.The SAR unit 130 may convert the pixel (V PIX ) information containing the image signal in the image sensor pixel into an N-bit digital signal through the following processes.

SAR 부(130)는 제2 샘플링 단계(VPIX Sampling)(단계 S430)에서, 스위치 S1와 S3을 턴-온 상태로 제어하고 S2와 S4를 턴-오프 상태로 제어하여 입력 전압에 해당되는 제2 아날로그 전압(예를 들어, 이미지 센서 픽셀에 의해 출력되고 이미지 신호를 담고 있는 VPIX)을 제1 및 제2 샘플링 캐패시터(116, 118)에 샘플링하도록 제어할 수 있다.The SAR unit 130 controls the switches S1 and S3 in the turn-on state and controls the switches S2 and S4 in the turn-off state in the second sampling step (V PIX Sampling) (step S430) ( E.g. , V PIX output by the image sensor pixel and containing the image signal) to the first and second sampling capacitors 116 and 118. In this case,

SAR 부(130)는 앞서 서술한 것과 같이, 제1 및 제2 서브 디지털-아날로그 변환 단계(단계 S440)을 수행하여 m 개의 상위 비트들과 n 개의 하위 비트들을 순차적으로 결정할 수 있다.The SAR unit 130 may perform the first and second sub-digital-analog conversion steps (step S440) to sequentially determine m upper bits and n lower bits, as described above.

도 5는 본 발명의 일 실시예에 따른 CMOS(Complementary Metal-Oxide Semiconductor) 이미지 센서를 설명하는 도면이다. 보다 구체적으로, 도 5a는 제1 연결 구조의 축차 비교형 아날로그-디지털 변환기(510)가 CMOS 이미지 센서(500)에 배치된 일 실시예의 구조를 나타내고, 도 5b는 제2 연결 구조의 축차 비교형 아날로그-디지털 변환기(510)가 CMOS 이미지 센서(500)에 배치된 다른 일 실시예의 구조를 나타낸다.5 is a diagram illustrating a CMOS (Complementary Metal-Oxide Semiconductor) image sensor according to an embodiment of the present invention. More specifically, FIG. 5A shows a structure of an embodiment in which the comparison-type analog-to-digital converter 510 of the first connection structure is disposed in the CMOS image sensor 500, and FIG. 5B shows a structure of the second- And the analog-to-digital converter 510 is arranged in the CMOS image sensor 500. [

도 5a 내지 도 5b를 참조하면, CMOS 이미지 센서(500)는 이미지 센서 픽셀 어레이 및 축차 비교형 아날로그-디지털 변환기(510)를 포함한다.5A-5B, the CMOS image sensor 500 includes an image sensor pixel array and a sequential comparison type analog-to-digital converter 510. [

이미지 센서 픽셀 어레이는 복수의 이미지 센서 픽셀 스트링들로 구성된다. 이미지 센서 픽셀 스트링은 복수의 이미지 센서 픽셀들을 포함할 수 있다. 이미지 센서 픽셀 각각은 광(light) 정보를 수신하여 이에 대응하는 아날로그 신호를 출력할 수 있다.The image sensor pixel array is comprised of a plurality of image sensor pixel strings. The image sensor pixel string may comprise a plurality of image sensor pixels. Each of the image sensor pixels can receive light information and output a corresponding analog signal.

축차 비교형 아날로그-디지털 변환기(510)는 복수의 이미지 센서 픽셀 스트링들에 공통되고 복수의 저항들(210)을 포함하는 제1 서브 디지털-아날로그 변환기(112)와 각각이 복수의 이미지 센서 픽셀 스트링들에 독립되고 복수의 커패시터들(310)을 포함하는 복수의 제2 서브 디지털-아날로그 변환기(114)들로 구성될 수 있다. 예를 들어, 복수의 저항들(210)을 포함하는 제1 서브 디지털-아날로그 변환기(112)는 CMOS 이미지 센서 칩으로 구현된 CMOS 이미지 센서(100) 내에서 단일하게 배치되거나 컬럼 개수 미만으로 배치되어 복수의 이미지 센서 픽셀 스트링들과 복수의 제2 서브 디지털-아날로그 변환기(114)들에 공유될 수 있고, 복수의 제2 서브 디지털-아날로그 변환기(114)들은 컬럼 개수만큼 배치되어 각각은 복수의 이미지 센서 픽셀 스트링들 각각과 연결될 수 있다.Digital converter 510 includes a first sub-digital-to-analog converter 112 common to a plurality of image sensor pixel strings and including a plurality of resistors 210 and a plurality of image sensor pixel strings < RTI ID = 0.0 > And a plurality of second sub-digital-to-analog converters 114 that are independent of each other and include a plurality of capacitors 310. For example, the first sub-digital-to-analog converter 112, which includes a plurality of resistors 210, may be uniquely disposed within the CMOS image sensor 100 implemented as a CMOS image sensor chip, Analog converters 114 may be shared by a plurality of image sensor pixel strings and a plurality of second subdigital-analog converters 114, and a plurality of second subdigital-analog converters 114 may be arranged by a number of columns, And may be coupled to each of the sensor pixel strings.

이러한 구조의 일 실시예에 있어서, 축차 비교형 아날로그-디지털 변환기(510)는 제1 서브 디지털-아날로그 변환기(112)와 복수의 제2 서브 디지털-아날로그 변환기(114)들 간에 도 5a에서와 같이, 제1 연결 구조를 가질 수 있다.In one embodiment of this structure, the sequence comparison analog-to-digital converter 510 includes a first sub-digital-to-analog converter 112 and a plurality of second sub-digital-analog converters 114, , And a first connection structure.

이러한 구조의 다른 일 실시예에 있어서, 축차 비교형 아날로그-디지털 변환기(510)는 제1 서브 디지털-아날로그 변환기(112)와 복수의 제2 서브 디지털-아날로그 변환기(114)들 간에 도 5b에서와 같이, 제2 연결 구조를 가질 수 있다.In another embodiment of this structure, the sequence comparison type analog-to-digital converter 510 is provided between the first sub-digital-analog converter 112 and the plurality of second sub-digital-analog converters 114, Likewise, it may have a second connection structure.

일 실시예에서, CMOS 이미지 센서(500)에 있는 축차 비교형 아날로그-디지털 변환기(510)는 컬럼 각각의 아날로그-디지털 변환 과정에서 컬럼수 미만으로 배치된 제1 서브 디지털-아날로그 변환기(112)를 공유할 수 있다. 예를 들어, 축차 비교형 아날로그-디지털 변환기(510)는 컬럼수 미만으로 배치된 저항 타입의 제1 서브 디지털-아날로그 변환기(112)를 공유하여 컬럼 각각의 m 개의 상위 비트들을 결정하고, 컬럼수로 배치된 캐패시터 타입의 복수의 제2 서브 디지털-아날로그 변환기(114)들을 통해 컬럼 각각의 n 개의 하위 비트들을 결정할 수 있다. 이러한 축차 비교형 아날로그-디지털 변환기(510)는 컬럼 각각의 아날로그-디지털 변환 과정에 있어서 앞서 서술한 축차 비교형 아날로그-디지털 변환기(100)의 기능적 요소를 포함할 수 있다.In one embodiment, the column-by-column comparator analog-to-digital converter 510 in the CMOS image sensor 500 includes a first sub-digital-to-analog converter 112 disposed under the number of columns in the analog- You can share. For example, the period comparator analog-to-digital converter 510 shares the first sub-digital-to-analog converter 112 of the resistor type disposed under the number of columns to determine the m most significant bits of each column, Through the plurality of second sub-digital-to-analog converters 114 of the capacitor type arranged in the first column. The contiguous comparative analog-to-digital converter 510 may include the functional elements of the above-described column-by-column analog-to-digital converter 100 in the analog-to-digital conversion process of each of the columns.

CMOS 이미지 센서(500)는 도 5에 표시하고 있지는 않으나, 기준 전압 생성부, 디지털 이미지 신호 처리부, 컬럼 제어부, 로우 제어부 및 제어부를 포함할 수 있다.Although not shown in FIG. 5, the CMOS image sensor 500 may include a reference voltage generator, a digital image signal processor, a column controller, a row controller, and a controller.

기준 전압 생성부는 적어도 하나의 기준 전압을 생성하여 축차 비교형 아날로그-디지털 변환기(510)에 제공할 수 있다. 디지털 이미지 신호 처리부는 축차 비교형 아날로그-디지털 변환기(120)에 의해 변환된 디지털 신호들을 수신하여 디지털 도메인 상에서 처리된 디지털 이미지 신호 처리 결과를 출력할 수 있다.The reference voltage generator may generate at least one reference voltage and provide the at least one reference voltage to the comparison / comparison-type analog-to-digital converter 510. The digital image signal processor may receive the digital signals converted by the comparison-type analog-to-digital converter 120 and output processed digital image signal processing results in the digital domain.

컬럼 제어부는 축차 비교형 아날로그-디지털 변환기(510)에 있는 각각의 컬럼을 선택하여 해당 컬럼과 대응되는 디지털 출력 신호를 디지털 이미지 신호 처리부에 보낼 수 있다. 축차 비교형 아날로그-디지털 변환기(510)은 컬럼 제어부의 제어에 따라 병렬로 복수의 이미지 센서 픽셀 스트링들을 처리하여 각각에 대응하는 디지털 신호들을 생성할 수 있다.The column controller may select each column in the sequence comparison type analog-to-digital converter 510 and send a digital output signal corresponding to the column to the digital image signal processing unit. The contiguity comparative analog-to-digital converter 510 may process a plurality of image sensor pixel strings in parallel according to the control of the column controller to generate corresponding digital signals.

로우 제어부는 각각의 로우를 선택하여 해당 로우에 있는 이미지 센서 픽셀들과 대응되는 아날로그 신호들 각각을 축차 비교형 아날로그-디지털 변환기(510)에 보낼 수 있고, 일 실시예에서, 로우 디코더(row decoder)로 구현될 수 있다.The row controller may select each row to send each of the analog sensor signals corresponding to the image sensor pixels in the row to the sequential comparison type analog to digital converter 510 and in one embodiment a row decoder ). ≪ / RTI >

제어부는 CMOS 이미지 센서(100)의 동작 전반을 제어할 수 있고, 이미지 센서 픽셀 어레이 및 축차 비교형 아날로그-디지털 변환기(510), 기준 전압 생성부, 디지털 이미지 신호 처리부, 컬럼 제어부 및 로우 제어부 간의 데이터 흐름을 제어할 수 있다.The control unit can control the overall operation of the CMOS image sensor 100 and can control the operation of the image sensor pixel array and the data between the sequence comparison type analog-to-digital converter 510, the reference voltage generation unit, the digital image signal processing unit, You can control the flow.

상기에는 도 5를 참조하여 본 발명의 일 실시예에 따른 CMOS 이미지 센서(500) 및 이에 포함된 축차 비교형 아날로그-디지털 변환기(510)의 구성에 관해 서술하였으나, 본 발명의 다른 일 실시예에서, CMOS 이미지 센서(500)에 있는 축차 비교형 아날로그-디지털 변환기(510)는 다음과 같은 구성을 가질 수도 있다.5, the CMOS image sensor 500 according to an exemplary embodiment of the present invention and the configuration of the comparison-type analog-to-digital converter 510 included therein are described. However, in another embodiment of the present invention, , The sequence comparison type analog-to-digital converter 510 in the CMOS image sensor 500 may have the following configuration.

해당 실시예에서, 축차 비교형 아날로그-디지털 변환기(510)는 각각이 상기 복수의 이미지 센서 픽셀 스트링들에 독립되고 복수의 저항들(210)을 포함하는 복수의 제1 서브 디지털-아날로그 변환기들(112)과 복수의 이미지 센서 픽셀 스트링들에 공통되고 복수의 커패시터들(310)을 포함하는 제2 서브 디지털-아날로그 변환기(114)로 구성될 수 있다. 보다 구체적으로, 축차 비교형 아날로그-디지털 변환기(510)는 컬럼 각각의 아날로그-디지털 변환 과정에서 컬럼수 미만으로 배치된 제2 서브 디지털-아날로그 변환기(114)를 공유할 수 있다. 예를 들어, 축차 비교형 아날로그-디지털 변환기(510)는 컬럼수로 배치된 저항 타입의 복수의 제1 서브 디지털-아날로그 변환기(112)들을 통해 컬럼 각각의 m 개의 상위 비트들을 결정하고, 컬럼수 미만으로 배치된 캐패시터 타입의 제2 서브 디지털-아날로그 변환기(114)를 공유하여 컬럼 각각의 n 개의 하위 비트들을 결정할 수 있다.In this embodiment, the period comparator analog-to-digital converter 510 comprises a plurality of first sub-digital-to-analog converters (DACs), each of which is independent of the plurality of image sensor pixel strings and comprises a plurality of resistors 210 And a second sub-digital-to-analog converter 114 that is common to a plurality of image sensor pixel strings and includes a plurality of capacitors 310. [ More specifically, the contiguity comparable analog-to-digital converter 510 may share a second sub-digital-to-analog converter 114 disposed under the number of columns in the analog-to-digital conversion process of each column. For example, the period comparator analog-to-digital converter 510 determines the m most significant bits of each column through a plurality of first sub-digital-to-analog converters 112 of a resistor type arranged in column numbers, The second sub-digital-to-analog converter 114 of the capacitor type arranged less than the first sub-digital-to-analog converter 114 can determine the n least significant bits of each column.

상기에서는 본 출원의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 통상의 기술자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 출원을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as set forth in the following claims And changes may be made without departing from the spirit and scope of the invention.

100: 축차 비교형 아날로그-디지털 변환기
110: 디지털-아날로그 변환부
112: 제1 서브 디지털-아날로그 변환기
114: 제2 서브 디지털-아날로그 변환기
116: 제1 샘플링 캐패시터 118: 제2 샘플링 캐패시터
120: 비교기 122: 제1 입력단
124: 제2 입력단 130: SAR 부
500: CMOS 이미지 센서
510: 축차 비교형 아날로그-디지털 변환기100: Analog to Digital Converter
110: digital-analog conversion section
112: first sub-digital-analog converter
114: second sub-digital-analog converter
116: first sampling capacitor 118: second sampling capacitor
120: comparator 122: first input stage
124: second input terminal 130: SAR section
500: CMOS image sensor
510: Analog to Digital Converter

Claims (16)

N 개(상기 N은 자연수)의 디지털 비트들을 수신하고 복수의 저항들과 커패시터들을 각각 포함하는 제1 및 제2 서브 디지털-아날로그 변환기들을 통해 제1 아날로그 전압을 출력하고, 상기 제1 또는 제2 서브 디지털-아날로그 변환기는 복수의 리던던시 저항들 또는 복수의 리던던시 캐패시터들을 더 포함하여 상기 제1 아날로그 전압을 생성하고 제2 아날로그 전압을 샘플링하는 디지털-아날로그 변환부;
상기 제1 아날로그 전압과 제2 아날로그 전압을 비교하여 비교 결과를 제공하는 비교기; 및
상기 비교 결과를 수신하여 상기 N 개의 디지털 비트들과 에러 발생률을 최소화시키기 위한 k 개(상기 k는 자연수)의 리던던시 디지털 비트를 결정하는 SAR 부를 포함하는 축차 비교형 아날로그-디지털 변환기(Successive Approximation Register Analog Digital Converter).
And outputs a first analog voltage through first and second sub-digital-to-analog converters that receive N digital bits (where N is a natural number) and each comprise a plurality of resistors and capacitors, The sub-digital-analog converter further includes a plurality of redundancy resistors or a plurality of redundancy capacitors to generate the first analog voltage and to sample the second analog voltage;
A comparator comparing the first analog voltage with a second analog voltage to provide a comparison result; And
And a SAR unit for receiving the comparison result and determining k redundant digital bits for minimizing the N digital bits and an error occurrence rate (where k is a natural number), and a SAR unit for determining successive approximation register analog Digital Converter).
제1항에 있어서, 상기 제1 서브 디지털-아날로그 변환기는
상기 비교기의 제1 입력단과 연결된 제1 샘플링 캐패시터와 연결되어 (m + n) 개(상기 m과 n은 자연수)의 디지털 비트들에 해당하는 상기 N 개의 디지털 비트들 중 상기 m 개의 상위 비트들을 결정하기 위한 아날로그 전압들 각각을 상기 제1 아날로그 전압으로 출력하는 것을 특징으로 하는 축차 비교형 아날로그-디지털 변환기.
3. The apparatus of claim 1, wherein the first sub-digital-to-
And the m upper bits among the N digital bits corresponding to (m + n) digital bits (where m and n are natural numbers) are connected to a first sampling capacitor connected to the first input terminal of the comparator And outputs each of the analog voltages for the first analog voltage to the first analog voltage.
제2항에 있어서, 상기 제2 서브 디지털-아날로그 변환기는
상기 비교기의 제2 입력단과 연결된 제2 샘플링 캐패시터와 연결되어 상기 n 개의 하위 비트들을 결정하기 위한 아날로그 전압들 각각을 상기 제1 아날로그 전압으로 출력하는 것을 특징으로 하는 축차 비교형 아날로그-디지털 변환기.
3. The apparatus of claim 2, wherein the second sub-digital-to-
And a second sampling capacitor connected to the second input terminal of the comparator and outputting each of the analog voltages for determining the n lower bits as the first analog voltage.
제3항에 있어서, 상기 SAR 부는
상기 제1 서브 디지털-아날로그 변환기를 통해 생성된 제1 아날로그 전압과 상기 비교기의 제2 입력단에 기준전압으로서 인가된 상기 제2 아날로그 전압 간의 비교 결과를 수신하여 상기 m 개의 상위 비트들을 순차적으로 결정하는 것을 특징으로 하는 축차 비교형 아날로그-디지털 변환기.
4. The apparatus of claim 3, wherein the SAR unit
A comparison result between a first analog voltage generated through the first sub-digital-analog converter and the second analog voltage applied as a reference voltage to a second input of the comparator, and sequentially determining the m most significant bits Wherein the analog-to-digital converter is a digital-to-analog converter.
제4항에 있어서, 상기 SAR 부는
상기 제2 서브 디지털-아날로그 변환기를 통해 생성된 제1 아날로그 전압과 상기 비교기의 제1 입력단에 인가된 상기 제2 아날로그 전압 간의 비교 결과를 수신하여 상기 n 개의 하위 비트들을 순차적으로 결정하는 것을 특징으로 하는 축차 비교형 아날로그-디지털 변환기.
5. The apparatus of claim 4, wherein the SAR unit
And a comparison result between the first analog voltage generated through the second sub-digital-analog converter and the second analog voltage applied to the first input terminal of the comparator is received and the n least significant bits are sequentially determined. To-analog converter.
삭제delete 제1항에 있어서, 상기 비교기는
상기 제1 아날로그 전압과 제2 아날로그 전압 간의 차이를 증폭하여 출력하는 프리-앰프; 및
상기 프리-앰프의 출력단과 연결되어 상기 증폭된 출력을 기초로 0 또는 1의 디지털 신호를 출력하는 컴퍼레이터를 포함하는 것을 특징으로 하는 축차 비교형 아날로그-디지털 변환기.
The apparatus of claim 1, wherein the comparator
A pre-amplifier for amplifying and outputting a difference between the first analog voltage and the second analog voltage; And
And a comparator connected to an output terminal of the pre-amplifier for outputting a digital signal of 0 or 1 based on the amplified output.
제1항에 있어서, 상기 제1 서브 디지털-아날로그 변환기는
상기 비교기의 제1 입력단과 상기 제2 서브 디지털-아날로그 변환기를 통해 연결되어 상기 N 개의 디지털 비트들 중 m 개의 상위 비트들을 결정하기 위한 아날로그 전압들 각각을 상기 제1 아날로그 전압으로 출력하는 것을 특징으로 하는 축차 비교형 아날로그-디지털 변환기.
3. The apparatus of claim 1, wherein the first sub-digital-to-
And outputs each of analog voltages for determining m upper bits among the N digital bits through the first input terminal of the comparator and the second sub-digital-analog converter as the first analog voltage. To-analog converter.
제8항에 있어서, 상기 제2 서브 디지털-아날로그 변환기는
일단에서 상기 제1 서브 디지털-아날로그 변환기의 출력단과 연결되고 다른 일단에서 상기 비교기의 제1 입력단과 연결되어 n 개의 하위 비트들을 결정하기 위한 아날로그 전압들 각각을 상기 제1 아날로그 전압으로 출력하는 것을 특징으로 하는 축차 비교형 아날로그-디지털 변환기.
9. The apparatus of claim 8, wherein the second sub-digital-to-
And outputting each of the analog voltages connected to the output terminal of the first sub-digital-analog converter at one end and the n-th lower bits connected to the first input terminal of the comparator at the other end with the first analog voltage To-analog converters.
제9항에 있어서, 상기 SAR 부는
상기 제1 서브 디지털-아날로그 변환기를 통해 생성된 제1 아날로그 전압과 상기 비교기의 제2 입력단에 인가된 상기 제2 아날로그 전압 간의 비교 결과를 수신하여 상기 m 개의 상위 비트들을 순차적으로 결정하는 것을 특징으로 하는 축차 비교형 아날로그-디지털 변환기.
10. The apparatus of claim 9, wherein the SAR unit
And sequentially determines the m most significant bits by receiving a comparison result between a first analog voltage generated through the first sub-digital-analog converter and the second analog voltage applied to a second input terminal of the comparator, To-analog converter.
제10항에 있어서, 상기 SAR 부는
상기 제2 서브 디지털-아날로그 변환기를 통해 생성된 제1 아날로그 전압과 상기 비교기의 제2 입력단에 기준전압으로서 인가된 상기 제2 아날로그 전압 간의 비교 결과를 수신하여 상기 n 개의 하위 비트들을 순차적으로 결정하는 것을 특징으로 하는 축차 비교형 아날로그-디지털 변환기.
11. The apparatus of claim 10, wherein the SAR unit
A comparison result between a first analog voltage generated through the second sub-digital-analog converter and the second analog voltage applied as a reference voltage to a second input terminal of the comparator, and sequentially determining the n least significant bits Wherein the analog-to-digital converter is a digital-to-analog converter.
축차 비교형 아날로그-디지털 변환기(Successive Approximation Register Analog Digital Converter)에 의해 수행되는 축차 비교형 아날로그-디지털 변환 방법에 있어서,
(a) 입력 전압을 샘플링하는 단계;
(b) N 개(상기 N은 자연수)의 디지털 비트들을 수신하고 복수의 저항들과 커패시터들을 각각 포함하는 제1 및 제2 서브 디지털-아날로그 변환기들을 통해 제1 아날로그 전압을 출력하고, 상기 제1 또는 제2 서브 디지털-아날로그 변환기는 복수의 리던던시 저항들 또는 복수의 리던던시 캐패시터들을 더 포함하여 상기 제1 아날로그 전압을 생성하고 제2 아날로그 전압을 샘플링하는 단계;
(c) 상기 제1 아날로그 전압과 제2 아날로그 전압(상기 제2 아날로그 전압은 상기 입력 전압에 해당함)을 비교하여 비교 결과를 제공하는 단계; 및
(d) 상기 비교 결과를 수신하여 상기 N 개의 디지털 비트들과 에러 발생률을 최소화시키기 위한 k 개(상기 k는 자연수)의 리던던시 디지털 비트를 결정하는 단계를 포함하는 축차 비교형 아날로그-디지털 변환 방법.
A method for performing a sequence comparison type analog-to-digital conversion performed by a successive approximation register analog-to-digital converter,
(a) sampling an input voltage;
(b) receiving a digital bit of N (where N is a natural number) and outputting a first analog voltage via first and second sub-digital-to-analog converters each comprising a plurality of resistors and capacitors, Or the second sub-digital-to-analog converter further comprises a plurality of redundancy resistors or a plurality of redundancy capacitors to generate the first analog voltage and to sample a second analog voltage;
(c) comparing the first analog voltage and the second analog voltage (the second analog voltage corresponds to the input voltage) to provide a comparison result; And
(d) receiving the comparison result and determining k redundant digital bits (k is a natural number) to minimize the N digital bits and the error occurrence rate.
복수의 이미지 센서 픽셀 스트링들로 구성된 이미지 센서 픽셀 어레이; 및
상기 복수의 이미지 센서 픽셀 스트링들에 공통되고 복수의 저항들을 포함하는 제1 서브 디지털-아날로그 변환기와 각각이 상기 복수의 이미지 센서 픽셀 스트링들에 독립되고 복수의 커패시터들을 포함하는 복수의 제2 서브 디지털-아날로그 변환기들로 구성된 축차 비교형 아날로그-디지털 변환기를 포함하되
상기 제1 또는 제2 서브 디지털-아날로그 변환기는 복수의 리던던시 저항들 또는 리던던시 캐패시터들을 더 포함하는 CMOS(Complementary Metal-Oxide Semiconductor) 이미지 센서.
An image sensor pixel array comprising a plurality of image sensor pixel strings; And
A first sub-digital-to-analog converter common to the plurality of image sensor pixel strings and comprising a plurality of resistors, and a plurality of second sub-digital converters, each of which is independent of the plurality of image sensor pixel strings and comprises a plurality of capacitors; ≪ / RTI > comprising a series-comparator analog-to-digital converter comprised of analog-to-digital converters
Wherein the first or second sub-digital-to-analog converter further comprises a plurality of redundancy resistors or redundancy capacitors.
제13항에 있어서, 상기 축차 비교형 아날로그-디지털 변환기는
컬럼 각각의 아날로그-디지털 변환 과정에서 컬럼수 미만으로 배치된 상기 제1 서브 디지털-아날로그 변환기를 공유하여 상기 컬럼 각각의 m 개(상기 m은 자연수)의 상위 비트들을 결정하고, 상기 컬럼수로 배치된 상기 복수의 제2 서브 디지털-아날로그 변환기들을 통해 상기 컬럼 각각의 n 개(상기 n은 자연수)의 하위 비트들을 결정하는 것을 특징으로 하는 CMOS 이미지 센서.
14. The analog-to-digital converter as claimed in claim 13,
(M is a natural number) of each of the columns by sharing the first sub-digital-analog converter disposed under the number of columns in the analog-to-digital conversion process of each column, (N is a natural number) of each of the columns through the plurality of second sub-digital-to-analog converters.
복수의 이미지 센서 픽셀 스트링들로 구성된 이미지 센서 픽셀 어레이; 및
각각이 상기 복수의 이미지 센서 픽셀 스트링들에 독립되고 복수의 저항들을 포함하는 복수의 제1 서브 디지털-아날로그 변환기들과 상기 복수의 이미지 센서 픽셀 스트링들에 공통되고 복수의 커패시터들을 포함하는 제2 서브 디지털-아날로그 변환기로 구성된 축차 비교형 아날로그-디지털 변환기를 포함하되
상기 제1 또는 제2 서브 디지털-아날로그 변환기는 복수의 리던던시 저항들 또는 리던던시 캐패시터들을 더 포함하는 CMOS(Complementary Metal-Oxide Semiconductor) 이미지 센서.
An image sensor pixel array comprising a plurality of image sensor pixel strings; And
A plurality of first sub-digital-to-analog converters, each of which is independent of the plurality of image sensor pixel strings and comprises a plurality of resistors, and a second sub-digital converter common to the plurality of image sensor pixel strings and comprising a plurality of capacitors Digital-to-analog converters comprised of digital-to-analog converters
Wherein the first or second sub-digital-to-analog converter further comprises a plurality of redundancy resistors or redundancy capacitors.
제15항에 있어서, 상기 축차 비교형 아날로그-디지털 변환기는
컬럼 각각의 아날로그-디지털 변환 과정에서 컬럼수로 배치된 상기 복수의 제1 서브 디지털-아날로그 변환기들을 통해 상기 컬럼 각각의 m 개(상기 m은 자연수)의 상위 비트들을 결정하고, 상기 컬럼수 미만으로 배치된 상기 제2 서브 디지털-아날로그 변환기를 공유하여 상기 컬럼 각각의 n 개(상기 n은 자연수)의 하위 비트들을 결정하는 것을 특징으로 하는 CMOS 이미지 센서.
16. The digital-to-analog converter as set forth in claim 15,
(M is a natural number) of each of the columns through the plurality of first sub-D / A converters arranged in the number of columns in the analog-to-digital conversion process of each of the columns, And said second sub-digital-to-analog converter is arranged to share the arranged lower n bits of each of said columns (where n is a natural number).
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