KR101887299B1 - Oxide thin film transistor and method of manufacturing the same - Google Patents
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Abstract
본 발명은 산화물 박막트랜지스터 및 그 제조방법을 개시한다. 본 발명의 실시예에 따른 산화물 박막트랜지스터는 기판 상에 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 게이트 절연층; 및 상기 게이트 절연층 상에 형성된 산화물 박막을 포함하고, 상기 산화물 박막은 채널 영역, 상기 채널 영역 상에 서로 이격되어 형성된 소스 영역 및 드레인 영역을 포함하며, 상기 게이트 절연층으로부터 확산된 도펀트에 의한 농도 프로파일을 포함하고, 상기 채널 영역은 상기 농도 프로파일에 의해 채널층으로 동작한다.The present invention discloses an oxide thin film transistor and a manufacturing method thereof. An oxide thin film transistor according to an embodiment of the present invention includes: a gate electrode formed on a substrate; A gate insulating layer formed on the gate electrode; And an oxide thin film formed on the gate insulating layer, wherein the oxide thin film includes a channel region, a source region and a drain region formed apart from each other on the channel region, and a concentration due to the dopant diffused from the gate insulating layer Profile, and the channel region operates as a channel layer by the concentration profile.
Description
본 발명은 산화물 박막트랜지스터 및 그 제조방법에 관한 것이다.The present invention relates to an oxide thin film transistor and a manufacturing method thereof.
FPD(Flat panel display)는 매우 얇고 가벼운 장점으로 디스플레이 시장에서 매우 높은 점유율을 차지하고 있다. FPD는 시장 점유율의 증가와 더불어 대면적화 및 고화질이 요구되고, 나아가 더 가볍고 얇으면서 휘거나 접을 수 있는 플렉서블(flexible) 디스플레이에 적용하기 위해 저온에서 공정이 가능하면서 전기적 및 기계적 특성이 우수하고 동작 안정성이 보장되는 백플레인(backplane) 기술이 요구되고 있다.Flat panel displays (FPDs) are very thin and lightweight and occupy a very high share in the display market. FPD is required to be large-sized and high-quality with an increase in market share, and can be processed at a low temperature for application to a lighter, thinner and warped or foldable flexible display, and has excellent electrical and mechanical characteristics, Backplane technology is required.
디스플레이의 백플레인으로 사용되는 스위칭 소자나 구동 소자로 비정질 실리콘(a-Si)이나 폴리 실리콘(poly-Si)을 사용하는 실리콘(Si) 기반 박막트랜지스터(TFT: Thin Film Transistor)와 산화물 반도체 박막트랜지스터가 있다.Silicon (Si) -based thin film transistors (TFTs) and oxide semiconductor thin film transistors (TFTs) using amorphous silicon (a-Si) or polysilicon have.
실리콘(Si) 기반 박막트랜지스터의 비정질 실리콘(a-Si) 박막트랜지스터는 제조가 용이하지만 낮은 전자 이동도를 갖고 있다. 한편, 폴리 실리콘(poly-Si) 박막트랜지스터는 비정질 실리콘(a-Si) 박막트랜지스터에 비해 전자 이동도가 높아 대면적의 고화질 디스플레이에 적용가능하며 안정성도 높지만, 제조공정이 복잡하고 제조원가가 높으며, 패널 내 소자 특성의 불균일로 인해 보상회로를 필요로 하는 문제점이 있다.The amorphous silicon (a-Si) thin film transistor of a silicon (Si) based thin film transistor is easy to manufacture but has low electron mobility. On the other hand, a poly-Si thin film transistor has a higher electron mobility than an amorphous silicon (a-Si) thin film transistor and is applicable to a large-area high-quality display and has high stability. However, the manufacturing process is complicated, There is a problem that a compensation circuit is required due to non-uniformity of device characteristics in the panel.
이러한 실리콘(Si) 기반 박막트랜지스터의 단점을 해결하고자 산화물 반도체 박막트랜지스터가 개발되고 있다. 산화물 박막트랜지스터는 기존 비정질 실리콘(a-Si) 박막트랜지스터에 비해 높은 이동도와 낮은 누설전류(off-current)를 가지고 있어, 차세대 디스플레이 구동소자의 가능성 측면에서 많은 각광을 받고 있다.Oxide semiconductor thin film transistors are being developed to solve the disadvantages of such silicon (Si) based thin film transistors. Oxide thin film transistors have a higher mobility and lower off-current than conventional amorphous silicon (a-Si) thin film transistors, and are attracting much attention in view of the possibility of next generation display driving elements.
산화물 박막트랜지스터의 채널층 영역으로 사용되는 산화물 반도체를 만들기 위한 여러 가지 방법은, 크게 두 가지의 방법으로 나눌 수 있다. 첫째로, 진공장비를 사용해 산화물 반도체를 기판에 물리적 혹은 화학적으로 증착하는 방법이 있다. 하지만 이 방법은 높은 생산비용이 필요하다는 단점이 있다.Various methods for making an oxide semiconductor used as a channel layer region of an oxide thin film transistor can be roughly divided into two methods. First, there is a method of physically or chemically depositing an oxide semiconductor on a substrate using vacuum equipment. However, this method has a disadvantage in that a high production cost is required.
이러한 단점을 극복하기 위한 방법으로, 용액공정을 사용하여 산화물 반도체를 형성하는 방법이 있다. 하지만 생산비용을 낮출 수 있다는 장점에도 불구하고, 용액공정으로 제작된 산화물 박막트랜지스터는 진공공정으로 제작된 박막트랜지스터에 비해 전기적 특성이 낮다는 단점이 있다.As a method for overcoming this disadvantage, there is a method of forming an oxide semiconductor using a solution process. However, despite the advantages of lowering the production cost, the oxide thin film transistor fabricated by the solution process has a disadvantage that the electrical characteristic is lower than that of the thin film transistor fabricated by the vacuum process.
따라서, 생산비용을 낮출 수 있으면서도 전기적 특성을 향상시킬 수 있는 용액공정 기반의 산화물 반도체의 제조 방법에 대한 연구 개발이 필요하다.Therefore, it is necessary to research and develop a manufacturing method of an oxide semiconductor based on a solution process which can improve the electrical characteristics while reducing the production cost.
본 발명의 실시예는 용액공정으로 산화물 박막을 형성하여 생산비용을 절감시킬 수 있는 산화물 박막트랜지스터를 제공하고자 한다.Embodiments of the present invention provide an oxide thin film transistor capable of reducing the production cost by forming an oxide thin film by a solution process.
또한, 본 발명의 실시예는 산화물 박막이 선택적으로 식각되어 반도체화된 채널층을 포함함으로써 전기적 특성이 향상된 산화물 박막트랜지스터를 제공하고자 한다.Also, an embodiment of the present invention is to provide an oxide thin film transistor having improved electrical characteristics by selectively etching the oxide thin film to include a semiconducting channel layer.
또한, 본 발명의 실시예는 산화물 박막이 선택적으로 식각됨으로써 채널층의 두께 제어가 용이한 산화물 박막트랜지스터를 제공하고자 한다.Also, embodiments of the present invention provide an oxide thin film transistor in which the thickness of the channel layer can be easily controlled by selectively etching the oxide thin film.
또한, 본 발명의 실시예는 산화물 박막이 멀티 스택을 포함함으로써 높은 막 밀도를 가져 전기적 특성이 향상된 산화물 박막트랜지스터를 제공하고자 한다.In addition, the embodiment of the present invention is intended to provide an oxide thin film transistor in which the oxide thin film has a high film density by including a multi-stack, thereby improving the electrical characteristics.
본 발명의 실시예에 따른 산화물 박막트랜지스터는, 기판 상에 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 게이트 절연층; 및 상기 게이트 절연층 상에 형성된 산화물 박막을 포함하고, 상기 산화물 박막은 채널 영역, 상기 채널 영역 상에 서로 이격되어 형성된 소스 영역 및 드레인 영역을 포함하며, 상기 게이트 절연층으로부터 확산된 도펀트에 의한 농도 프로파일을 포함하고, 상기 채널 영역은 상기 농도 프로파일에 의해 채널층으로 동작한다.An oxide thin film transistor according to an embodiment of the present invention includes: a gate electrode formed on a substrate; A gate insulating layer formed on the gate electrode; And an oxide thin film formed on the gate insulating layer, wherein the oxide thin film includes a channel region, a source region and a drain region formed apart from each other on the channel region, and a concentration due to the dopant diffused from the gate insulating layer Profile, and the channel region operates as a channel layer by the concentration profile.
본 발명의 실시예에 따른 산화물 박막트랜지스터에 있어서, 상기 채널 영역은 상기 소스 영역 및 상기 드레인 영역과 구분되어 상기 채널층으로 동작하기 위한 상기 농도 프로파일을 포함하도록 선택적 식각에 의해 형성될 수 있다.In the oxide thin film transistor according to an embodiment of the present invention, the channel region may be formed by selective etching so as to include the concentration profile for separating from the source region and the drain region and acting as the channel layer.
상기 산화물 박막은 상기 선택적 식각에 의해 웰(well) 형상의 함몰 패턴을 가질 수 있다.The oxide thin film may have a well-shaped depression pattern by the selective etching.
상기 산화물 박막은 상기 선택적 식각에 의한 상기 농도 프로파일의 제어를 통해 상기 채널층의 두께가 조절될 수 있다.The thickness of the channel layer can be controlled by controlling the concentration profile of the oxide thin film by the selective etching.
본 발명의 실시예에 따른 산화물 박막트랜지스터에 있어서, 상기 농도 프로파일은 상기 기판에서부터 상부 방향으로의 농도 구배를 포함할 수 있다.In the oxide thin film transistor according to the embodiment of the present invention, the concentration profile may include a concentration gradient from the substrate to the upper direction.
본 발명의 실시예에 따른 산화물 박막트랜지스터에 있어서, 상기 게이트 절연층은 실리콘 산화물(SiO2)이고, 상기 도펀트는 실리콘(Si)일 수 있다.In the oxide thin film transistor according to an embodiment of the present invention, the gate insulating layer may be silicon oxide (SiO 2 ), and the dopant may be silicon (Si).
본 발명의 실시예에 따른 산화물 박막트랜지스터에 있어서, 상기 산화물 박막은 적어도 하나 이상의 산화물층으로 이루어진 멀티 스택을 포함할 수 있다.In the oxide thin film transistor according to an embodiment of the present invention, the oxide thin film may include a multi-stack including at least one oxide layer.
본 발명의 실시예에 따른 산화물 박막트랜지스터에 있어서, 상기 산화물 박막은 InO, ZnO, SnO, InZnO, InGaO, ZnSnO, InSnZnO 및 InGaZnO으로 이루어진 군으로부터 선택된 어느 하나일 수 있다.In the oxide thin film transistor according to the embodiment of the present invention, the oxide thin film may be any one selected from the group consisting of InO, ZnO, SnO, InZnO, InGaO, ZnSnO, InSnZnO and InGaZnO.
본 발명의 실시예에 따른 산화물 박막트랜지스터에 있어서, 상기 산화물 박막은 상기 기판 상에 형성된 후 어닐링 처리될 수 있다.In the oxide thin film transistor according to the embodiment of the present invention, the oxide thin film may be formed on the substrate and then annealed.
본 발명의 다른 실시예에 따른 산화물 박막트랜지스터는, 기판 상에 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 게이트 절연층; 상기 게이트 절연층 상에 형성된 산화물 박막; 및 상기 산화물 박막 상에 서로 이격되어 형성된 소스 전극 및 드레인 전극을 포함하고, 상기 산화물 박막은 채널 영역을 포함하고, 상기 게이트 절연층으로부터 확산된 도펀트에 의한 농도 프로파일을 포함하며, 상기 채널 영역은 상기 농도 프로파일에 의해 채널층으로 동작한다.According to another aspect of the present invention, there is provided an oxide thin film transistor including: a gate electrode formed on a substrate; A gate insulating layer formed on the gate electrode; An oxide thin film formed on the gate insulating layer; And a source electrode and a drain electrode spaced apart from each other on the oxide thin film, wherein the oxide thin film includes a channel region and includes a concentration profile due to a dopant diffused from the gate insulating layer, And operates as a channel layer by a concentration profile.
본 발명의 실시예에 따른 산화물 박막트랜지스터의 제조방법은, 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 상에 산화물 박막을 형성하는 단계; 및 상기 산화물 박막을 선택적으로 식각하여 채널 영역, 상기 채널 영역 상에 서로 이격되어 형성된 소스 영역 및 드레인 영역을 형성하는 단계를 포함하고, 상기 산화물 박막은 상기 선택적 식각에 의해 상기 게이트 절연층으로부터 확산된 도펀트에 의한 농도 프로파일을 포함하며, 상기 채널 영역은 상기 농도 프로파일에 의해 채널층으로 동작한다.A method of manufacturing an oxide thin film transistor according to an embodiment of the present invention includes: forming a gate electrode on a substrate; Forming a gate insulating layer on the gate electrode; Forming an oxide thin film on the gate insulating layer; And selectively etching the oxide thin film to form a channel region, a source region and a drain region spaced apart from each other on the channel region, wherein the oxide thin film is diffused from the gate insulating layer by the selective etching And a concentration profile by a dopant, wherein the channel region operates as a channel layer by the concentration profile.
본 발명의 다른 실시예에 따른 산화물 박막트랜지스터의 제조방법은, 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 상에 산화물 박막을 형성하는 단계; 상기 산화물 박막 상에 소스 전극 및 드레인 전극을 형성하는 단계; 및 상기 산화물 박막을 선택적으로 식각하여 채널 영역을 형성하는 단계를 포함하고, 상기 산화물 박막은 상기 선택적 식각에 의해 상기 게이트 절연층으로부터 확산된 도펀트에 의한 농도 프로파일을 포함하며, 상기 채널 영역은 상기 농도 프로파일에 의해 채널층으로 동작한다.According to another aspect of the present invention, there is provided a method of manufacturing an oxide thin film transistor, including: forming a gate electrode on a substrate; Forming a gate insulating layer on the gate electrode; Forming an oxide thin film on the gate insulating layer; Forming a source electrode and a drain electrode on the oxide thin film; And forming a channel region by selectively etching the oxide thin film, wherein the oxide thin film includes a concentration profile due to the dopant diffused from the gate insulating layer by the selective etching, It acts as a channel layer by profile.
본 발명의 실시예에 따르면, 산화물 박막트랜지스터의 산화물 박막이 용액공정에 의해 형성되므로 증착공정에 비하여 생산비용을 절감시킬 수 있다.According to the embodiment of the present invention, since the oxide thin film of the oxide thin film transistor is formed by the solution process, the production cost can be reduced as compared with the deposition process.
또한, 본 발명의 실시예에 따르면, 산화물 박막이 선택적으로 식각되어 반도체화된 채널층을 포함함으로써 전기적 특성이 향상된 산화물 박막트랜지스터를 제조할 수 있다.Also, according to the embodiment of the present invention, an oxide thin film transistor having an improved electrical characteristic can be manufactured by selectively etching the oxide thin film to include a semiconducting channel layer.
또한, 본 발명의 실시예에 따르면, 산화물 박막의 선택적 식각을 통해 채널층의 두께를 제어할 수 있는 산화물 박막트랜지스터를 제조할 수 있다.According to an embodiment of the present invention, an oxide thin film transistor capable of controlling a thickness of a channel layer through selective etching of an oxide thin film can be manufactured.
또한, 본 발명의 실시예에 따르면, 산화물 박막이 멀티 스택을 포함함으로써 높은 막 밀도를 가져 전기적 특성이 향상된 산화물 박막트랜지스터를 제조할 수 있다.Also, according to the embodiment of the present invention, an oxide thin film transistor having a high film density and improved electrical characteristics can be manufactured by including a multi-stack.
도 1은 본 발명의 실시예에 따른 산화물 박막트랜지스터를 나타내는 단면도이다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 산화물 박막트랜지스터의 선택적 식각 공정을 나타내는 모식도이다.
도 3은 본 발명의 다른 실시예에 따른 산화물 박막트랜지스터를 나타내는 단면도이다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 산화물 박막트랜지스터의 선택적 식각 공정을 나타내는 모식도이다.
도 5는 본 발명의 일 측에 따른 InZnO 박막의 층수에 따른 산화물 박막트랜지스터의 전기적 특성을 나타내는 그래프이다.
도 6은 본 발명의 일 측에 따른 InZnO 박막의 선택적 식각 시간에 따른 InZnO 박막의 두께를 나타내는 그래프이다.
도 7은 본 발명의 일 측에 따른 InZnO 박막의 선택적 식각 시간에 따른 산화물 박막트랜지스터의 전기적 특성을 나타내는 그래프이다.
도 8은 본 발명의 일 측에 따른 3층으로 형성된 InZnO 박막의 선택적 식각 시간에 따른 산화물 박막트랜지스터의 전기적 특성을 나타내는 그래프이다.
도 9는 본 발명의 일 측에 따른 InZnO 박막의 층수에 따른 InZnO 박막의 두께를 나타내는 그래프이다.
도 10은 본 발명의 일 측에 따른 3층으로 형성된 InZnO 박막의 선택적 식각 시간에 따른 InZnO 박막의 두께 변화를 나타내는 그래프이다.
도 11은 본 발명의 일 측에 따른 산화물 박막트랜지스터의 투과 전자현미경(TEM, Transmission electron microscopy) 이미지이다.
도 12는 본 발명의 일 측에 따른 산화물 박막트랜지스터의 에너지 분광(EDS, Energy Dispersive Spectroscopy) 분석 결과를 나타낸 이미지이다.
도 13은 박막 내 In, Zn, O, Si 의 분포도를 나타낸 EDS line scan profile이다.
도 14는 박막 내 In, Zn, O, Si 의 분포도를 나타낸 TOF-SIMS(Time-of-flight secondary ion mass spectroscopy) 분석 결과이다.
도 15 및 도 16은 박막 내 산소공공 및 M-OH/Si-O 본딩의 결합의 변화를 나타는 depth X-ray photoXPS O1s peak 분석 결과이다.
도 17은 본 발명의 다른 일 측에 따른 호모접합 산화물 박막트랜지스터의 광학 현미경(OM, optical microscopy) 이미지이다.
도 18은 본 발명의 다른 일 측에 따른 호모접합 산화물 박막트랜지스터의 전기적 특성을 나타내는 그래프이다.1 is a cross-sectional view illustrating an oxide thin film transistor according to an embodiment of the present invention.
2A to 2C are schematic views illustrating a selective etching process of an oxide thin film transistor according to an embodiment of the present invention.
3 is a cross-sectional view illustrating an oxide thin film transistor according to another embodiment of the present invention.
4A and 4B are schematic views illustrating a selective etching process of an oxide thin film transistor according to another embodiment of the present invention.
5 is a graph showing electrical characteristics of an oxide thin film transistor according to the number of layers of an InZnO thin film according to one aspect of the present invention.
6 is a graph showing the thickness of an InZnO thin film according to selective etching time of an InZnO thin film according to one aspect of the present invention.
7 is a graph showing electrical characteristics of an oxide thin film transistor according to selective etching time of an InZnO thin film according to one aspect of the present invention.
8 is a graph showing electrical characteristics of an oxide thin film transistor according to selective etching time of an InZnO thin film formed in three layers according to one aspect of the present invention.
9 is a graph showing the thickness of an InZnO thin film according to the number of layers of an InZnO thin film according to one aspect of the present invention.
10 is a graph showing a change in thickness of an InZnO thin film according to selective etching time of an InZnO thin film formed in three layers according to one aspect of the present invention.
11 is a transmission electron microscopy (TEM) image of an oxide thin film transistor according to one aspect of the present invention.
12 is an image showing energy dispersive spectroscopy (EDS) analysis results of an oxide thin film transistor according to one aspect of the present invention.
13 is an EDS line scan profile showing the distribution of In, Zn, O and Si in the thin film.
FIG. 14 is a time-of-flight secondary ion mass spectroscopy (TOF-SIMS) analysis showing the distribution of In, Zn, O and Si in the thin film.
15 and 16 are results of a depth X-ray photoXPS O1s peak analysis showing the change of bonding of oxygen vacancy and M-OH / Si-O bonding in the thin film.
17 is an optical microscope (OM) image of a homojunction oxide thin film transistor according to another aspect of the present invention.
18 is a graph showing electrical characteristics of a homojunction oxide thin film transistor according to another aspect of the present invention.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 실시예에 의해 제한되거나 한정되는 것은 아니다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings and accompanying drawings, but the present invention is not limited to or limited by the embodiments.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. It is noted that the terms "comprises" and / or "comprising" used in the specification are intended to be inclusive in a manner similar to the components, steps, operations, and / Or additions.
본 명세서에서 사용되는 "실시예", "예", "측면", "예시" 등은 기술된 임의의 양상(aspect) 또는 설계가 다른 양상 또는 설계들보다 양호하다거나, 이점이 있는 것으로 해석되어야 하는 것은 아니다.As used herein, the terms "embodiment," "example," "side," "example," and the like should be construed as advantageous or advantageous over any other aspect or design It does not.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or'이기보다는 포함적인 논리합 'inclusive or'를 의미한다. 즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 사용한다'라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.Also, the term 'or' implies an inclusive or 'inclusive' rather than an exclusive or 'exclusive'. That is, unless expressly stated otherwise or clear from the context, the expression 'x uses a or b' means any of the natural inclusive permutations.
또한, 본 명세서 및 청구항들에서 사용되는 단수 표현("a" 또는 "an")은, 달리 언급하지 않는 한 또는 단수 형태에 관한 것이라고 문맥으로부터 명확하지 않는 한, 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.Also, the phrase "a" or "an ", as used in the specification and claims, unless the context clearly dictates otherwise, or to the singular form, .
또한, 막, 층, 영역, 구성 요청 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 층, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.It will also be understood that when an element such as a film, layer, region, configuration request, etc. is referred to as being "on" or "on" another element, And the like are included.
본 발명은 산화물 박막트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 용액공정으로 제조된 산화물 박막이 선택적으로 식각되어 반도체화된 채널층을 포함하는 산화물 박막트랜지스터 및 그 제조방법에 관한 것이다.The present invention relates to an oxide thin film transistor and a method of manufacturing the same, and more particularly, to an oxide thin film transistor including a channel layer formed by selectively etching an oxide thin film manufactured by a solution process, and a method of manufacturing the same.
이하에서는 도 1을 참조하여, 본 발명의 실시예에 따른 산화물 박막트랜지스터 및 그 제조방법을 설명하기로 한다.Hereinafter, an oxide thin film transistor and a method of manufacturing the same according to an embodiment of the present invention will be described with reference to FIG.
도 1은 본 발명의 실시예에 따른 산화물 박막트랜지스터를 나타내는 단면도이다.1 is a cross-sectional view illustrating an oxide thin film transistor according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 실시예에 따른 산화물 박막트랜지스터(100)는, 기판(110), 기판(110) 상에 형성된 게이트 전극(120), 게이트 전극(120) 상에 형성된 게이트 절연층(130) 및 게이트 절연층(130) 상에 형성된 산화물 박막(140)을 포함한다.1, an oxide
기판(110)은 산화물 박막 트랜지스터(100)를 형성하기 위한 베이스 기판으로서, 당 분야에서 사용하는 기판이라면 그 재질을 특별하게 한정되지 않는다. 기판(110)은 예를 들어, 실리콘, 유리, 플라스틱 또는 금속 호일(foil) 등의 다양한 재질을 사용할 수 있고, 실리콘의 경우 실리콘의 표면에 실리콘 산화물층이 형성된 기판을 사용할 수 있다.The
게이트 전극(120)은 기판(110) 상에 형성된다. 게이트 전극(120)은 전기 전도도 물질인 금속 또는 금속 산화물을 사용할 수 있다. 게이트 전극(120)은 예를 들어, Al, Cr, Au, Ti 또는 Ag 등의 금속, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ITZO(Indium Tin Zinc Oxide) 등의 금속 산화물 또는 이들의 혼합물을 사용할 수 있다.A
게이트 절연층(130)은 게이트 전극(120) 상에 형성된다. 게이트 절연층(130)은 일반적인 반도체 공정시 사용하는 절연 물질을 사용할 수 있다. 게이트 절연층(130)은 예를 들어, SiO2, SiO2보다 유전율이 높은 High-K 물질인 HfO2, Al2O3, ZrO2, Si3N4 또는 이들의 혼합물을 사용할 수 있다.A
산화물 박막(140)은 게이트 절연층(130) 상에 형성된다. 구체적으로, 산화물 박막(140)은 게이트 전극(120) 및 게이트 절연층(130)이 형성된 기판(110) 상에 용액 공정 기반으로 형성될 수 있다. 보다 구체적으로, 산화물 박막(140)은 게이트 전극(120) 및 게이트 절연층(130)이 형성된 기판(110) 상에 산화물 함유 용액이 코팅됨으로써 형성될 수 있다.An oxide
산화물 박막(140)은 채널 영역(141), 채널 영역(141) 상에 서로 이격되어 형성된 소스 영역 및 드레인 영역(143, 143')을 포함할 수 있고, 산화물 박막(140)은 게이트 절연층(130)으로부터 확산된 도펀트(dopant)에 의한 농도 프로파일(concentration profile)을 포함할 수 있다.The oxide
구체적으로, 산화물 박막(140)은 게이트 절연층(130)으로부터 확산된 도펀트에 의해 기판(110)에서부터 상부 방향으로의 농도 구배(concentration gradient)를 갖는 농도 프로파일을 포함할 수 있다.Specifically, the oxide
상기 농도 구배는 기판(110)에서부터 상부 방향으로 갈수록 도펀트의 농도가 낮아지는 것일 수 있다. 일례로, 산화물 박막(140)은 하부층(141) > 중간층(142) > 상부층(143) 순으로 도펀트의 농도가 낮아질 수 있다.The concentration gradient may be such that the concentration of the dopant decreases from the
채널 영역(141)은 상기 도펀트에 의한 농도 프로파일에 의해 채널층으로 동작할 수 있다. 구체적으로, 채널 영역(141)은 소스 영역 및 드레인 영역(143, 143')에 비해 게이트 절연층(130)으로부터 확산된 도펀트의 농도가 높은 농도 프로파일을 포함할 수 있고, 채널 영역(141)은 이러한 높은 도펀트 농도에 의해 반도체 특성을 가짐으로써 채널층으로 동작할 수 있다.The
실시예에 따라, 게이트 절연층(130)은 실리콘 산화물(SiO2)로 이루어지고, 이때의 상기 도펀트는 실리콘(Si)일 수 있다.According to an embodiment, the
채널 영역(141)은 선택적 식각에 의해 형성될 수 있다. 구체적으로, 채널 영역(141)은 소스 영역 및 드레인 영역(143, 143')과 구분되어 상기 채널층으로 동작하기 위한 상기 농도 프로파일을 포함하도록 선택적 식각에 의해 형성될 수 있다. 상기 선택적 식각에 대한 상세한 설명은 추후 도 2a 내지 도 2c를 참조하여 설명하기로 한다.The
산화물 박막(140)은 상기 선택적 식각에 의해 웰(well, 우물) 형상의 함몰 패턴을 가질 수 있다. 구체적으로, 산화물 박막(140)은 웰 형상의 함몰 패턴을 가져, 채널 영역(141)이 하부층을 이루고 소스 영역 및 드레인 영역(143, 143')이 상부층을 이룰 수 있다. 또한, 채널 영역(141)과 소스 영역 및 드레인 영역(143, 143') 사이의 중간 영역(142)은 중간층을 이룰 수 있다.The oxide
산화물 박막(140)은 상기 선택적 식각에 의한 상기 농도 프로파일의 제어를 통해 상기 채널층의 두께가 조절될 수 있다. 구체적으로, 산화물 박막(140)은 상기 선택적 식각 시간이 증가할수록 산화물 박막(140)의 식각 정도가 증가하여 상기 채널층의 두께가 감소될 수 있다. 상기 채널층의 두께가 감소될 경우, 상기 채널층 내의 도펀트 농도는 더욱 증가할 수 있고, 이에 따라 산화물 박막의 전기 전도도가 감소할 수 있다.The thickness of the channel layer can be controlled by controlling the concentration profile of the oxide
산화물 박막(140)은 적어도 하나 이상의 산화물층으로 이루어진 멀티 스택(multi stack)을 포함할 수 있다. 구체적으로, 산화물 박막(140)은 충분한 두께를 확보하기 위해 적어도 하나 이상의 산화물층이 소정 개수의 다층으로 형성된 멀티 스택을 포함할 수 있다. 산화물 박막(140)은 멀티 스택을 포함할 경우, 기공 및 핀홀이 감소되어 높은 막 밀도를 가져 산화물 박막트랜지스터로서 사용하기에 충분한 전기 전도도를 나타낼 수 있다.The oxide
산화물 박막(140)은 InO, ZnO, SnO, InZnO, InGaO, ZnSnO, InSnZnO 및 InGaZnO으로 이루어진 군으로부터 선택된 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.The oxide
본 발명의 실시예에 따른 산화물 박막트랜지스터(100)는 누설 전류(off current)가 감소되어 높은 온 전류(on current) 특성을 나타냄으로써 소자의 전기적 특성을 향상시킬 수 있다.The oxide
이하에서는 도 2a 내지 도 2c를 참조하여, 본 발명의 실시예에 따른 산화물 박막트랜지스터의 제조방법을 설명하기로 한다.Hereinafter, a method for fabricating an oxide thin film transistor according to an embodiment of the present invention will be described with reference to FIGS. 2A to 2C.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 산화물 박막트랜지스터의 선택적 식각 공정을 나타내는 모식도이다.2A to 2C are schematic views illustrating a selective etching process of an oxide thin film transistor according to an embodiment of the present invention.
도 2a를 참조하면, 산화물 박막(140)은 용액 공정 기반으로 기판(110) 상에 형성할 수 있다. 구체적으로, 산화물 박막(140)은 게이트 전극(120) 및 게이트 절연층(130)이 형성된 기판(110) 상에 산화물 함유 용액을 코팅함으로써 형성할 수 있다.Referring to FIG. 2A, the oxide
상기 산화물 함유 용액은, 예를 들어, InO, ZnO, SnO, InZnO, InGaO, ZnSnO, InSnZnO 또는 InGaZnO 등의 산화물 박막을 형성하기 위한 산화물 전구체를 함유하는 용액일 수 있다. 상기 산화물 전구체는, 예를 들어, In(NO3)3H2O, Ga(NO3)3H2O 또는 Zn(CH3COO)2H2O 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 일례로, 상기 산화물 함유 용액은 인듐(In) 및 아연(Zn)을 9 : 3의 몰 비율로 포함할 수 있다.The oxide containing solution may be a solution containing an oxide precursor for forming an oxide thin film such as InO, ZnO, SnO, InZnO, InGaO, ZnSnO, InSnZnO or InGaZnO. The oxide precursor may include, for example, In (NO 3 ) 3 H 2 O, Ga (NO 3 ) 3 H 2 O or Zn (CH 3 COO) 2 H 2 O, no. For example, the oxide-containing solution may contain indium (In) and zinc (Zn) in a molar ratio of 9: 3.
상기 산화물 함유 용액을 코팅하는 방법은, 당 분야에서 사용하는 코팅 방법으로서 그 방법을 특별하게 한정하는 것은 아니나, 스핀코팅(spin coating), 스프레이코팅(spray coating), 잉크젯코팅(inkjet coating), 슬릿코팅(slit coating) 또는 딥코팅(deep coating) 등의 방법을 사용할 수 있고, 바람직하게는 스핀코팅 방법을 사용할 수 있다.The method of coating the oxide-containing solution may be a coating method used in the art, but the method is not particularly limited, but a spin coating method, a spray coating method, an inkjet coating method, A slit coating method or a deep coating method may be used, and a spin coating method may be preferably used.
스핀코팅 방법은 당 분야에서 가장 널리 쓰이는 코팅 방법으로, 기판 상에 용액을 일정량 떨어뜨리고 기판을 고속으로 회전시켜서 상기 용액에 가해지는 원심력으로 기판을 코팅하는 방법이다.The spin coating method is the most widely used coating method in the art, in which a solution is dropped on a substrate by a predetermined amount and the substrate is rotated at a high speed to coat the substrate with centrifugal force applied to the solution.
산화물 박막(140)은 게이트 전극(120) 및 게이트 절연층(130)이 형성된 기판(110) 상에 산화물 함유 용액을 스핀코팅함으로써 형성할 수 있다.The oxide
본 발명의 실시예에 따르면, 산화물 박막(140)은 스핀코팅과 같은 용액공정에 의해 형성되므로 증착공정 대비 생산비용을 절감시킬 수 있다.According to the embodiment of the present invention, since the oxide
산화물 박막(140)은 적어도 하나 이상의 산화물층으로 이루어진 멀티 스택(multi stack)을 포함할 수 있다. 구체적으로, 산화물 박막(140)은 산화물 박막 형성 과정의 반복 수행을 통해 다수의 산화물층으로 이루어진 멀티 스택으로 형성할 수 있다. 산화물 박막(140)을 다수의 산화물층으로 형성할 경우, 산화물 박막은 산화물층의 수가 증가함에 따라 두께가 증가할 수 있다.The oxide
산화물 박막(140)은 산화물 박막 형성 과정의 반복 수행을 통해 도 2a에 도시된 바와 같이, 제1 산화물층(141), 제2 산화물층(142) 및 제3 산화물층(143)으로 이루어진 3층의 산화물 박막(140)일 수 있다.The oxide
하나의 산화물층은 예를 들어, 1 ㎚ 내지 50 ㎚ 범위의 두께를 가질 수 있고, 바람직하게는 1 ㎚ 내지 10 ㎚ 범위의 두께를 가질 수 있으며, 보다 바람직하게는 1 ㎚ 내지 5 ㎚ 범위의 두께를 가질 수 있다.One oxide layer may have a thickness in the range of, for example, 1 nm to 50 nm, preferably in the range of 1 nm to 10 nm, more preferably in the range of 1 nm to 5 nm Lt; / RTI >
산화물 박막이 3층으로 형성될 경우, 3층의 산화물 박막의 전체 두께는 예를 들어, 3 ㎚ 내지 150 ㎚ 범위의 두께를 가질 수 있고, 바람직하게는 3 ㎚ 내지 30 ㎚ 범위의 두께를 가질 수 있으며, 보다 바람직하게는 3 ㎚ 내지 15 ㎚ 범위의 두께를 가질 수 있다. 또한, 각 층의 두께는 서로 다를 수 있다.When the oxide thin film is formed of three layers, the overall thickness of the oxide thin film of three layers may have a thickness in the range of, for example, 3 nm to 150 nm, and preferably in the range of 3 nm to 30 nm And more preferably in the range of 3 nm to 15 nm. Further, the thicknesses of the respective layers may be different from each other.
산화물 박막(140)은 산화물 함유 용액의 코팅에 의하여 게이트 전극(120) 및 게이트 절연층(130)이 형성된 기판(110) 상에 형성된 후 어닐링 처리될 수 있다. 산화물 박막(140)이 어닐링 처리될 경우, 산화물 박막 내 산소공공(Oxygen vacancy)의 농도가 높아져 이에 따른 전자농도가 증가하여 산화물 박막의 전기 전도도가 향상될 수 있다.The oxide
상기 어닐링 처리는 예를 들어, 300 ℃ 내지 500 ℃의 온도로 30분 내지 3시간 동안 수행될 수 있다.The annealing treatment may be performed at a temperature of, for example, 300 DEG C to 500 DEG C for 30 minutes to 3 hours.
선정된 패턴을 갖는 포토레지스트층(150, 150')은 산화물 박막(140)이 형성된 기판(110) 상에 형성될 수 있다. 구체적으로, 포토레지스트층(150, 150')은 채널층을 형성하기 위한 소정의 패턴을 갖도록 산화물 박막(140)이 형성된 기판(110) 상에 형성된다.The photoresist layers 150 and 150 'having a predetermined pattern may be formed on the
포토레지스트층(150, 150')은 공지된 리소그래피 분야에서 사용되는 것으로서, 그 종류에 대해 특별하게 한정하지 않고 다양하게 사용할 수 있다.The photoresist layers 150 and 150 'are used in a well-known lithography field and can be variously used without being particularly limited.
포토레지스트층(150, 150')은 산화물 박막(140)에 대한 선택적 식각(selective etching)(E)의 마스크(mask)로 사용할 수 있다. 구체적으로, 포토레지스트층(150, 150')과 중첩되지 않는 비오버랩 영역, 즉 포토레지스트층(150, 150')에 의해 가려지지 않고 노출되어 있는 부분의 산화물 박막(140)이 선택적으로 식각(E)될 수 있다.The photoresist layers 150 and 150 'may be used as masks for selective etching (E) on the oxide
상기 선택적 식각(E)은 선택적 습식 식각일 수 있다. 구체적으로, 산화물 박막(140)은 포토레지스트층(150, 150')과 중첩되지 않는 비오버랩 영역에 대해 식각액을 사용하여 선택적으로 습식 식각될 수 있다.The selective etch (E) may be an optional wet etch. Specifically, the oxide
실시예에 따라, 산화물 박막(140)을 포함하는 산화물 박막트랜지스터는 선택적 습식 식각을 위해 식각액(미도시)에 침지될 수 있다. 이때, 식각액에 침지된 산화물 박막트랜지스터에 있어서, 포토레지스트층(150, 150')과 중첩되지 않는 비오버랩 영역의 산화물 박막(140)은 식각액을 통해 선택적으로 습식 식각될 수 있다.According to the embodiment, the oxide thin film transistor including the oxide
상기 식각액은 산화물 박막(140)은 식각시키되, 포토레지스트층(150, 150')은 식각시키지 않는 식각 선택비를 가지는 물질을 포함하는 용액으로서, 특히 산성인 식각액을 이용할 수 있다. 산성 식각액은, 예를 들어, 아세트산(acetic acid), 염산(hydrochloric acid), 과염소산(perchloric acid) 또는 유기산(organic acid) 등의 다양한 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.The etchant may be a solution comprising a material having an etch selectivity that etches the
상기 선택적 식각(E)은 예를 들어, 30초 내지 10분 동안 수행될 수 있고, 바람직하게는 4분 내지 7분 동안 수행될 수 있으나, 이에 한정되는 것은 아니다. 선택적 식각의 처리 시간은 산화물 박막(140)의 두께 또는 폭과 같은 산화물 박막(140)의 사이즈에 따라 다양하게 조절될 수 있다.The selective etching (E) may be performed, for example, for 30 seconds to 10 minutes, and preferably for 4 minutes to 7 minutes, but is not limited thereto. The processing time of the selective etching can be variously adjusted depending on the size of the oxide
도 2b를 참조하면, 산화물 박막(140)은 포토레지스트층(150, 150')를 이용한 선택적 식각에 의해 선택적으로 식각될 수 있다.Referring to FIG. 2B, the oxide
선택적으로 식각된 산화물 박막(140)은 상기 선택적 식각에 의해 채널 영역(141), 채널 영역(141) 상에 서로 이격되어 형성된 소스 영역 및 드레인 영역(143, 143')을 포함할 수 있다.The selectively etched
구체적으로, 선택적으로 식각된 산화물 박막(140)은 상기 선택적 식각에 의해 웰(well) 형상의 함몰 패턴을 가질 수 있고, 웰 형상의 함몰 패턴은 하부층을 이루는 채널 영역(141), 중간층을 이루는 중간 영역(142) 및 상부층을 이루는 소스 영역 및 드레인 영역(143, 143')을 포함할 수 있다.In detail, the selectively etched
여기서, 선택적으로 식각된 산화물 박막(140)은 상기 선택적 식각의 처리 시간에 따라 식각된 부분의 두께가 조절될 수 있다.Here, the selectively etched
선택적으로 식각된 산화물 박막(140)은 상기 선택적 식각에 의해 게이트 절연층(130)으로부터 확산된 도펀트에 의한 농도 프로파일을 포함할 수 있다. 구체적으로, 선택적으로 식각된 산화물 박막(140)은 게이트 절연층(130)으로부터 확산된 도펀트에 의해 기판(110)에서부터 상부 방향으로의 농도 구배를 갖는 농도 프로파일을 포함할 수 있다.The selectively etched
상기 농도 구배는 기판(110)에서부터 상부 방향으로 갈수록 도펀트의 농도가 낮아지는 것일 수 있다. 일례로, 산화물 박막(140)은 하부층(141) > 중간층(142) > 상부층(143) 순으로 도펀트의 농도가 낮아질 수 있다.The concentration gradient may be such that the concentration of the dopant decreases from the
채널 영역(141)은 상기 도펀트에 의한 농도 프로파일에 의해 채널층으로 동작할 수 있다. 구체적으로, 채널 영역(141)은 소스 영역 및 드레인 영역(143, 143')에 비해 게이트 절연층(130)으로부터 확산된 도펀트의 농도가 높은 농도 프로파일을 포함할 수 있고, 채널 영역(141)은 이러한 높은 도펀트 농도에 의해 반도체 특성을 가짐으로써 채널층으로 동작할 수 있다.The
또한, 선택적으로 식각된 산화물 박막(140)은 상기 선택적 식각에 의한 농도 프로파일의 제어를 통해 상기 채널층의 두께가 조절될 수 있다. 구체적으로, 산화물 박막(140)은 상기 선택적 식각 시간이 증가할수록 산화물 박막(140)의 식각 정도가 증가하여 상기 채널층의 두께가 감소될 수 있다. 상기 채널층의 두께가 감소될 경우, 상기 채널층 내의 도펀트 농도는 더욱 증가할 수 있다.In addition, the thickness of the channel layer can be controlled by selectively controlling the concentration profile of the etched
도 2c를 참조하면, 산화물 박막트랜지스터(100)는 도 2b의 포토레지스트층(150, 150')의 제거를 통해 최종적으로 완성될 수 있다.Referring to FIG. 2C, the oxide
산화물 박막트랜지스터(100)는 채널 영역(141), 소스 영역 및 드레인 영역(143, 143')이 모두 동일한 물질로 형성되는 호모접합(homojunction) 트랜지스터일 수 있다.The oxide
채널 영역(141)은 선택적 식각에 의해 형성된 산화물 박막의 하부층으로서, 게이트 절연층(130)으로부터 확산된 도펀트를 높은 농도 프로파일로 포함함으로써 반도체 특성을 가져 채널층으로 동작할 수 있다.The
소스 영역 및 드레인 영역(143, 143')은 선택적으로 식각되지 않은 산화물 박막의 상부층으로서, 채널 영역(141) 보다 낮은 도펀트 농도 프로파일을 포함함으로써 소스 전극 및 드레인 전극으로 동작할 수 있다.The source and drain
본 발명의 실시예에 따른 산화물 박막트랜지스터(100)는 누설 전류(off current)가 감소되어 높은 온 전류(on current) 특성을 나타냄으로써 소자의 전기적 특성을 향상시킬 수 있다.The oxide
이하에서는 도 3을 참조하여, 본 발명의 다른 실시예에 따른 산화물 박막트랜지스터 및 그 제조방법을 설명하기로 한다.Hereinafter, an oxide thin film transistor and a method of manufacturing the same according to another embodiment of the present invention will be described with reference to FIG.
도 3은 본 발명의 다른 실시예에 따른 산화물 박막트랜지스터를 나타내는 단면도이다.3 is a cross-sectional view illustrating an oxide thin film transistor according to another embodiment of the present invention.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 산화물 박막트랜지스터(200)는, 기판(210), 기판(210) 상에 형성된 게이트 전극(220), 게이트 전극(220) 상에 형성된 게이트 절연층(230), 게이트 절연층(230) 상에 형성된 산화물 박막(240) 및 산화물 박막(240) 상에 형성된 소스 전극 및 드레인 전극(250, 250')을 포함한다.3, an oxide
기판(210)은 산화물 박막 트랜지스터(200)를 형성하기 위한 베이스 기판으로서, 당 분야에서 사용하는 기판이라면 그 재질을 특별하게 한정되지 않는다. 기판(210)은 예를 들어, 실리콘, 유리, 플라스틱 또는 금속 호일(foil) 등의 다양한 재질을 사용할 수 있고, 실리콘의 경우 실리콘의 표면에 실리콘 산화물층이 형성된 기판을 사용할 수 있다.The
게이트 전극(220)은 기판(210) 상에 형성된다. 게이트 전극(220)은 전기 전도도 물질인 금속 또는 금속 산화물을 사용할 수 있다. 게이트 전극(220)은 예를 들어, Al, Cr, Au, Ti 또는 Ag 등의 금속, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ITZO(Indium Tin Zinc Oxide) 등의 금속 산화물 또는 이들의 혼합물을 사용할 수 있다.A
게이트 절연층(230)은 게이트 전극(220) 상에 형성된다. 게이트 절연층(230)은 일반적인 반도체 공정시 사용하는 절연 물질을 사용할 수 있다. 게이트 절연층(230)은 예를 들어, SiO2, SiO2보다 유전율이 높은 High-K 물질인 HfO2, Al2O3, ZrO2, Si3N4 또는 이들의 혼합물을 사용할 수 있다.A
산화물 박막(240)은 게이트 절연층(230) 상에 형성된다. 구체적으로, 산화물 박막(240)은 게이트 전극(220) 및 게이트 절연층(230)이 형성된 기판(210) 상에 용액 공정 기반으로 형성될 수 있다. 보다 구체적으로, 산화물 박막(240)은 게이트 전극(220) 및 게이트 절연층(230)이 형성된 기판(210) 상에 산화물 함유 용액이 코팅됨으로써 형성될 수 있다.An oxide
산화물 박막(240)은 채널 영역(241)을 포함할 수 있고, 산화물 박막(240)은 게이트 절연층(230)으로부터 확산된 도펀트에 의한 농도 프로파일을 포함할 수 있다.The oxide
구체적으로, 산화물 박막(240)은 게이트 절연층(230)으로부터 확산된 도펀트에 의해 기판(210)에서부터 상부 방향으로의 농도 구배를 갖는 농도 프로파일을 포함할 수 있다.Specifically, the oxide
상기 농도 구배는 기판(210)에서부터 상부 방향으로 갈수록 도펀트의 농도가 낮아지는 것일 수 있다. 일례로, 산화물 박막(240)은 하부층(241) > 중간층(242) > 상부층(243) 순으로 도펀트의 농도가 낮아질 수 있다.The concentration gradient may be such that the concentration of the dopant decreases from the
채널 영역(241)은 상기 도펀트에 의한 농도 프로파일에 의해 채널층으로 동작할 수 있다. 구체적으로, 채널 영역(241)은 중간층(242) 및 상부층(243)에 비해 게이트 절연층(230)으로부터 확산된 도펀트의 농도가 높은 농도 프로파일을 포함할 수 있고, 채널 영역(241)은 이러한 높은 도펀트 농도에 의해 반도체 특성을 가짐으로써 채널층으로 동작할 수 있다.The
실시예에 따라, 게이트 절연층(230)은 실리콘 산화물(SiO2)로 이루어지고, 이때의 상기 도펀트는 실리콘(Si)일 수 있다.According to an embodiment, the
채널 영역(241)은 선택적 식각에 의해 형성될 수 있다. 구체적으로, 채널 영역(241)은 상기 채널층으로 동작하기 위한 상기 농도 프로파일을 포함하도록 선택적 식각에 의해 형성될 수 있다. 상기 선택적 식각에 대한 상세한 설명은 추후 도 4a 및 도 4b를 참조하여 설명하기로 한다.The
산화물 박막(240)은 상기 선택적 식각에 의해 웰(well, 우물) 형상의 함몰 패턴을 가질 수 있다. 구체적으로, 산화물 박막(240)은 웰 형상의 함몰 패턴을 가져, 채널 영역(241)이 하부층을 이룰 수 있다.The oxide
산화물 박막(240)은 상기 선택적 식각에 의한 상기 농도 프로파일의 제어를 통해 상기 채널층의 두께가 조절될 수 있다. 구체적으로, 산화물 박막(240)은 상기 선택적 식각 시간이 증가할수록 산화물 박막(240)의 식각 정도가 증가하여 상기 채널층의 두께가 감소될 수 있다. 상기 채널층의 두께가 감소될 경우, 상기 채널층 내의 도펀트 농도는 더욱 증가할 수 있고, 이에 따라 산화물 박막의 전기 전도도가 감소할 수 있다.The thickness of the
산화물 박막(240)은 적어도 하나 이상의 산화물층으로 이루어진 멀티 스택(multi stack)을 포함할 수 있다. 구체적으로, 산화물 박막(240)은 충분한 두께를 확보하기 위해 적어도 하나 이상의 산화물층이 소정 개수의 다층으로 형성된 멀티 스택을 포함할 수 있다. 산화물 박막(240)은 멀티 스택을 포함할 경우, 기공 및 핀홀이 감소되어 높은 막 밀도를 가져 산화물 박막트랜지스터로서 사용하기에 충분한 전기 전도도를 나타낼 수 있다.The oxide
산화물 박막(240)은 InO, ZnO, SnO, InZnO, InGaO, ZnSnO, InSnZnO 및 InGaZnO으로 이루어진 군으로부터 선택된 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.The oxide
소스 전극 및 드레인 전극(250, 250’)은 산화물 박막(240)이 형성된 기판(210) 상에 형성된다. 구체적으로, 소스 전극 및 드레인 전극(250, 250’)은 산화물 박막(240) 상에 서로 이격되도록 형성된다.The source and drain
소스 전극 및 드레인 전극(250, 250’)은 전기 전도성 물질인 금속 또는 금속 산화물을 사용할 수 있다. 구체적으로, 소스 전극 및 드레인 전극(250, 250’)은 게이트 전극(220)과 마찬가지로, 예를 들어, Al, Cr, Au, Ti 또는 Ag 등의 금속, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ITZO(Indium Tin Zinc Oxide) 등의 금속 산화물 또는 이들의 혼합물을 사용할 수 있다.The source and drain
본 발명의 다른 실시예에 따른 산화물 박막트랜지스터(200)는 누설 전류(off current)가 감소되어 높은 온 전류(on current) 특성을 나타냄으로써 소자의 전기적 특성을 향상시킬 수 있다.The oxide
또한, 본 발명의 다른 실시예에 따른 산화물 박막트랜지스터(200)의 소스 전극 및 드레인 전극(250, 250’)이 금속으로 이루어질 경우, 전술한 산화물 박막트랜지스터(100)의 산화물로 이루어진 소스 영역 및 드레인 영역(143, 143')에 비해 전기 전도도가 높아 소자의 전기적 특성을 더욱 향상시킬 수 있다.In addition, when the source and drain
이하에서는 도 4a 및 도 4b를 참조하여, 본 발명의 다른 실시예에 따른 산화물 박막트랜지스터의 제조방법을 설명하기로 한다.Hereinafter, a method for fabricating an oxide thin film transistor according to another embodiment of the present invention will be described with reference to FIGS. 4A and 4B.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 산화물 박막트랜지스터의 선택적 식각 공정을 나타내는 모식도이다.4A and 4B are schematic views illustrating a selective etching process of an oxide thin film transistor according to another embodiment of the present invention.
도 4a를 참조하면, 산화물 박막(240)은 용액 공정 기반으로 기판(210) 상에 형성할 수 있다. 구체적으로, 산화물 박막(240)은 게이트 전극(220) 및 게이트 절연층(230)이 형성된 기판(210) 상에 산화물 함유 용액을 코팅함으로써 형성할 수 있다.Referring to FIG. 4A, the oxide
상기 산화물 함유 용액은, 예를 들어, InO, ZnO, SnO, InZnO, InGaO, ZnSnO, InSnZnO 또는 InGaZnO 등의 산화물 박막을 형성하기 위한 산화물 전구체를 함유하는 용액일 수 있다. 상기 산화물 전구체는, 예를 들어, In(NO3)3H2O, Ga(NO3)3H2O 또는 Zn(CH3COO)2H2O 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 일례로, 상기 산화물 함유 용액은 인듐(In) 및 아연(Zn)을 9 : 3의 몰 비율로 포함할 수 있다.The oxide containing solution may be a solution containing an oxide precursor for forming an oxide thin film such as InO, ZnO, SnO, InZnO, InGaO, ZnSnO, InSnZnO or InGaZnO. The oxide precursor may include, for example, In (NO 3 ) 3 H 2 O, Ga (NO 3 ) 3 H 2 O or Zn (CH 3 COO) 2 H 2 O, no. For example, the oxide-containing solution may contain indium (In) and zinc (Zn) in a molar ratio of 9: 3.
상기 산화물 함유 용액을 코팅하는 방법은, 당 분야에서 사용하는 코팅 방법으로서 그 방법을 특별하게 한정하는 것은 아니나, 스핀코팅, 스프레이코팅, 잉크젯코팅, 슬릿코팅 또는 딥코팅 등의 방법을 사용할 수 있고, 바람직하게는 스핀코팅 방법을 사용할 수 있다.The method of coating the oxide-containing solution may be a coating method used in the art, but a method such as spin coating, spray coating, ink jet coating, slit coating or dip coating can be used, Preferably, a spin coating method can be used.
스핀코팅 방법은 당 분야에서 가장 널리 쓰이는 코팅 방법으로, 기판 상에 용액을 일정량 떨어뜨리고 기판을 고속으로 회전시켜서 상기 용액에 가해지는 원심력으로 기판을 코팅하는 방법이다.The spin coating method is the most widely used coating method in the art, in which a solution is dropped on a substrate by a predetermined amount and the substrate is rotated at a high speed to coat the substrate with centrifugal force applied to the solution.
산화물 박막(240)은 게이트 전극(220) 및 게이트 절연층(230)이 형성된 기판(210) 상에 산화물 함유 용액을 스핀코팅함으로써 형성할 수 있다.The oxide
본 발명의 다른 실시예에 따르면, 산화물 박막(240)은 스핀코팅과 같은 용액공정에 의해 형성되므로 증착공정 대비 생산비용을 절감시킬 수 있다.According to another embodiment of the present invention, since the oxide
산화물 박막(240)은 적어도 하나 이상의 산화물층으로 이루어진 멀티 스택(multi stack)을 포함할 수 있다. 구체적으로, 산화물 박막(240)은 산화물 박막 형성 과정의 반복 수행을 통해 다수의 산화물층으로 이루어진 멀티 스택으로 형성할 수 있다. 산화물 박막(240)을 다수의 산화물층으로 형성할 경우, 산화물 박막은 산화물층의 수가 증가함에 따라 두께가 증가할 수 있다.The oxide
산화물 박막(240)은 산화물 박막 형성 과정의 반복 수행을 통해 도 4a에 도시된 바와 같이, 제1 산화물층(241), 제2 산화물층(242) 및 제3 산화물층(243)으로 이루어진 3층의 산화물 박막(240)일 수 있다.The oxide
하나의 산화물층은 예를 들어, 1 ㎚ 내지 50 ㎚ 범위의 두께를 가질 수 있고, 바람직하게는 1 ㎚ 내지 10 ㎚ 범위의 두께를 가질 수 있으며, 보다 바람직하게는 1 ㎚ 내지 5 ㎚ 범위의 두께를 가질 수 있다.One oxide layer may have a thickness in the range of, for example, 1 nm to 50 nm, preferably in the range of 1 nm to 10 nm, more preferably in the range of 1 nm to 5 nm Lt; / RTI >
산화물 박막이 3층으로 형성될 경우, 3층의 산화물 박막의 전체 두께는 예를 들어, 3 ㎚ 내지 150 ㎚ 범위의 두께를 가질 수 있고, 바람직하게는 3 ㎚ 내지 30 ㎚ 범위의 두께를 가질 수 있으며, 보다 바람직하게는 3 ㎚ 내지 15 ㎚ 범위의 두께를 가질 수 있다. 또한, 각 층의 두께는 서로 다를 수 있다.When the oxide thin film is formed of three layers, the overall thickness of the oxide thin film of three layers may have a thickness in the range of, for example, 3 nm to 150 nm, and preferably in the range of 3 nm to 30 nm And more preferably in the range of 3 nm to 15 nm. Further, the thicknesses of the respective layers may be different from each other.
산화물 박막(240)은 산화물 함유 용액의 코팅에 의하여 게이트 전극(220) 및 게이트 절연층(230)이 형성된 기판(210) 상에 형성된 후 어닐링 처리될 수 있다. 산화물 박막(240)이 어닐링 처리될 경우, 산화물 박막 내 산소공공의 농도가 높아져 이에 따른 전자농도가 증가하여 산화물 박막의 전기 전도도가 향상될 수 있다.The oxide
상기 어닐링 처리는 예를 들어, 300 ℃ 내지 500 ℃의 온도로 30분 내지 3시간 동안 수행될 수 있다.The annealing treatment may be performed at a temperature of, for example, 300 DEG C to 500 DEG C for 30 minutes to 3 hours.
소스 전극 및 드레인 전극(250, 250’)은 산화물 박막(240)이 형성된 기판(210) 상에 형성된다.The source and drain
소스 전극 및 드레인 전극(250, 250’)은 산화물 박막(240)에 대한 선택적 식각(selective etching)(E)의 마스크(mask)로 사용할 수 있다. 구체적으로, 소스 전극 및 드레인 전극(250, 250’)과 중첩되지 않는 비오버랩 영역, 즉 소스 전극 및 드레인 전극(250, 250’)에 의해 가려지지 않고 노출되어 있는 부분의 산화물 박막(240)이 선택적으로 식각(E)될 수 있다.The source and drain
상기 선택적 식각(E)은 선택적 습식 식각일 수 있다. 구체적으로, 산화물 박막(240)은 소스 전극 및 드레인 전극(250, 250’)과 중첩되지 않는 비오버랩 영역에 대해 식각액을 사용하여 선택적으로 습식 식각될 수 있다.The selective etch (E) may be an optional wet etch. Specifically, the oxide
실시예에 따라, 산화물 박막(240)을 포함하는 산화물 박막트랜지스터는 선택적 습식 식각을 위해 식각액(미도시)에 침지될 수 있다. 이때, 식각액에 침지된 산화물 박막트랜지스터에 있어서, 소스 전극 및 드레인 전극(250, 250’)과 중첩되지 않는 비오버랩 영역의 산화물 박막(240)은 식각액을 통해 선택적으로 습식 식각될 수 있다.According to the embodiment, the oxide thin film transistor including the oxide
상기 식각액은 산화물 박막(240)은 식각시키되, 소스 전극 및 드레인 전극(250, 250’)은 식각시키지 않는 식각 선택비를 가지는 물질을 포함하는 용액으로서, 특히 산성인 식각액을 이용할 수 있다. 산성 식각액은, 예를 들어, 아세트산, 염산, 과염소산 또는 유기산 등의 다양한 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.The etchant may be a solution containing a material having an etch selectivity that does not etch the oxide
상기 선택적 식각(E)은 예를 들어, 30초 내지 10분 동안 수행될 수 있고, 바람직하게는 4분 내지 7분 동안 수행될 수 있으나, 이에 한정되는 것은 아니다. 선택적 식각의 처리 시간은 산화물 박막(240)의 두께 또는 폭과 같은 산화물 박막(240)의 사이즈에 따라 다양하게 조절될 수 있다.The selective etching (E) may be performed, for example, for 30 seconds to 10 minutes, and preferably for 4 minutes to 7 minutes, but is not limited thereto. The processing time of the selective etching can be variously adjusted depending on the size of the oxide
도 4b를 참조하면, 산화물 박막(240)은 소스 전극 및 드레인 전극(250, 250’)를 이용한 선택적 식각에 의해 선택적으로 식각될 수 있다.Referring to FIG. 4B, the oxide
선택적으로 식각된 산화물 박막(240)은 상기 선택적 식각에 의해 채널 영역(241)을 포함할 수 있다.The selectively etched
구체적으로, 선택적으로 식각된 산화물 박막(240)은 상기 선택적 식각에 의해 웰(well) 형상의 함몰 패턴을 가질 수 있고, 웰 형상의 함몰 패턴은 하부층을 이루는 채널 영역(241), 중간층(242) 및 상부층(243)을 포함할 수 있다.Specifically, the selectively etched
여기서, 선택적으로 식각된 산화물 박막(240)은 상기 선택적 식각의 처리 시간에 따라 식각된 부분의 두께가 조절될 수 있다.Here, the selectively etched
선택적으로 식각된 산화물 박막(240)은 상기 선택적 식각에 의해 게이트 절연층(230)으로부터 확산된 도펀트에 의한 농도 프로파일을 포함할 수 있다. 구체적으로, 선택적으로 식각된 산화물 박막(240)은 게이트 절연층(230)으로부터 확산된 도펀트에 의해 기판(210)에서부터 상부 방향으로의 농도 구배를 갖는 농도 프로파일을 포함할 수 있다.The selectively etched
상기 농도 구배는 기판(210)에서부터 상부 방향으로 갈수록 도펀트의 농도가 낮아지는 것일 수 있다. 일례로, 산화물 박막(240)은 하부층(241) > 중간층(242) > 상부층(243) 순으로 도펀트의 농도가 낮아질 수 있다.The concentration gradient may be such that the concentration of the dopant decreases from the
채널 영역(241)은 상기 도펀트에 의한 농도 프로파일에 의해 채널층으로 동작할 수 있다. 구체적으로, 채널 영역(241)은 중간층(242) 및 상부층(243)에 비해 게이트 절연층(230)으로부터 확산된 도펀트의 농도가 높은 농도 프로파일을 포함할 수 있고, 채널 영역(241)은 이러한 높은 도펀트 농도에 의해 반도체 특성을 가짐으로써 채널층으로 동작할 수 있다.The
또한, 선택적으로 식각된 산화물 박막(240)은 상기 선택적 식각에 의한 농도 프로파일의 제어를 통해 상기 채널층의 두께가 조절될 수 있다. 구체적으로, 산화물 박막(240)은 상기 선택적 식각 시간이 증가할수록 산화물 박막(240)의 식각 정도가 증가하여 상기 채널층의 두께가 감소될 수 있다. 상기 채널층의 두께가 감소될 경우, 상기 채널층 내의 도펀트 농도는 더욱 증가할 수 있다.In addition, the thickness of the channel layer can be controlled by selectively controlling the concentration profile of the etched
본 발명의 다른 실시예에 따른 산화물 박막트랜지스터(200)는 누설 전류(off current)가 감소되어 높은 온 전류(on current) 특성을 나타냄으로써 소자의 전기적 특성을 향상시킬 수 있다.The oxide
또한, 본 발명의 다른 실시예에 따른 산화물 박막트랜지스터(200)의 소스 전극 및 드레인 전극(250, 250’)이 금속으로 이루어질 경우, 전술한 산화물 박막트랜지스터(100)의 산화물로 이루어진 소스 영역 및 드레인 영역(143, 143')에 비해 전기 전도도가 높아 소자의 전기적 특성을 더욱 향상시킬 수 있다.In addition, when the source and drain
이하에서는 본 발명의 실시예를 기재한다. 하기 실시예는 본 발명의 일 실시예일뿐 본 발명이 하기 실시예에 한정되는 것은 아니다.Hereinafter, embodiments of the present invention will be described. The following examples are only illustrative of the present invention and the present invention is not limited to the following examples.
실시예Example 1: 소스1: source 전극 및 The electrodes and 드레인drain 전극을 포함하는 산화물 Oxide containing an electrode 박막트랜지스터Thin film transistor
<기판의 준비><Preparation of Substrate>
InZnO 용액을 코팅하기 위해, SiO2가 형성된 p+ Si 기판(이하, 'SiO2/p+ Si 기판'라고 함)을 준비하였다. 여기서, 상기 SiO2/p+ Si 기판은 아세톤과 메탄올 순으로 초음파 세척을 각각 10분씩 실시한 후에 질소 건을 사용하여 기판을 블러링(blurring)해 준 것이다.In order to coat the InZnO solution, the SiO 2 formed of p + Si substrate (hereinafter referred to as, "SiO 2 / p + Si substrate") was prepared. Here, the SiO 2 / p + Si substrate was subjected to ultrasonic cleaning for 10 minutes each in the order of acetone and methanol, and then the substrate was blurred using a nitrogen gun.
<InZnO 용액의 제조>≪ Preparation of InZnO solution >
InZnO 용액의 제조를 위해, 전구체(precursor)를 제조하였다. InZnO 전구체는 인듐 나이트레이트 하이드레이트(indium nitrate hydrate, In(NO3)3·xH2O) 및 아연 나이트레이트 하이드레이트(zinc nitrate hydrate, Zn(NO3)2·xH2O)를 9 : 3의 mol% 농도로 하였고, 이를 2-메톡시에탄올(2-methoxyethanol, 2ME) 용매에 0.1M의 농도로 용해시켰다. 상기 InZnO 용액은 InZnO 박막의 높은 전기 전도도를 유지하기 위해 In : Zn의 비율을 9 : 3으로 하였다.For the preparation of the InZnO solution, a precursor was prepared. The InZnO precursor was prepared by dissolving indium nitrate hydrate (In (NO 3 ) 3 .xH 2 O) and zinc nitrate hydrate (Zn (NO 3 ) 2 .xH 2 O) in a molar ratio of 9: 3 %, Which was dissolved in a solvent of 2-methoxyethanol (2ME) at a concentration of 0.1M. The InZnO solution has a ratio of In: Zn of 9: 3 in order to maintain the high electrical conductivity of the InZnO thin film.
<InZnO 박막의 형성><Formation of InZnO thin film>
InZnO 박막의 형성을 위해, SiO2/p+ Si 기판 상에 InZnO 용액을 스핀코팅하였다. 박막의 적절한 전기 전도도를 확보하기 위해 총 3번의 박막을 순차적으로 스핀코팅을 사용하여 형성시켰다.In order to form the InZnO thin film, the InZnO solution was spin-coated on the SiO 2 / p + Si substrate. A total of three thin films were sequentially formed using spin coating to ensure adequate electrical conductivity of the thin film.
첫번째 InZnO 박막의 형성을 위해 3,000 rpm의 속도로 30초 동안 스핀코팅을 진행하였고, InZnO 용액에 의해 코팅된 기판은 100 ℃에서 5분 동안 예비 어닐링(pre-annealing) 처리를 거친 후, 380 ℃에서 30분 동안 어닐링(annealing) 처리를 거쳤다.The first InZnO thin film was spin-coated at a rate of 3,000 rpm for 30 seconds. The substrate coated with the InZnO solution was subjected to pre-annealing at 100 ° C for 5 minutes and then at 380 ° C Followed by annealing for 30 minutes.
두번째 InZnO 박막의 형성을 위해 3,000 rpm의 속도로 30초 동안 스핀코팅을 진행하였고, InZnO 용액에 의해 코팅된 기판은 100 ℃에서 5분 동안 예비 어닐링 처리를 거친 후, 380 ℃에서 30분 동안 어닐링 처리를 거쳤다.For the formation of the second InZnO thin film, spin coating was carried out at a rate of 3,000 rpm for 30 seconds. The substrate coated with the InZnO solution was preliminarily annealed at 100 ° C for 5 minutes and then annealed at 380 ° C for 30 minutes .
세번째 박막의 형성을 위해 3,000 rpm의 속도로 30초 동안 스핀코팅을 진행하였고, InZnO 용액에 의해 코팅된 기판은 100 ℃에서 5분 동안 예비 어닐링 처리를 거친 후, 380 ℃에서 마지막으로 1시간 30분 동안 어닐링 처리를 거쳤다.For the formation of the third thin film, spin coating was carried out at a rate of 3,000 rpm for 30 seconds, and the substrate coated with the InZnO solution was preliminarily annealed at 100 ° C for 5 minutes and then at a temperature of 380 ° C for 1
이러한 과정을 통해 SiO2/p+ Si 기판 상에 총 3층의 InZnO 박막이 형성되었고, 다층의 박막을 형성함으로 인해 박막의 전기 전도도를 증가시킬 수 있었다.Through this process, three layers of InZnO thin films were formed on the SiO 2 / p + Si substrate and the electrical conductivity of the thin films could be increased by forming multilayer thin films.
<소스 전극 및 드레인 전극의 형성>≪ Formation of source electrode and drain electrode >
총 3층의 InZnO 박막을 형성한 후, RF 스퍼터(sputter) 장비를 사용하여 알루미늄(aluminum) 소스 전극 및 드레인 전극을 증착하였다. 이때, 상기 소스 전극 및 드레인 전극은 채널층의 너비(W)가 300 ㎛, 채널층의 길이(L)가 15 ㎛이 되도록 증착하였다.A total of three layers of InZnO thin films were formed and aluminum source electrodes and drain electrodes were deposited using RF sputtering equipment. At this time, the source electrode and the drain electrode were deposited such that the width W of the channel layer was 300 mu m and the length L of the channel layer was 15 mu m.
<채널층의 형성>≪ Formation of channel layer &
InZnO 박막을 선택적 습식 식각하여 채널층을 형성하기 위해, 5%로 희석된 아세트산 용액에 상기에서 제조된 소자를 딥핑(dipping) 시켰다. 식각(딥핑) 시간은 하기의 표 1과 같이 조절하였고, 딥핑 시간에 따른 3층의 InZnO 박막의 두께를 기재하였다.In order to form a channel layer by selective wet etching of the InZnO thin film, the above-prepared device was dipped in a 5% diluted acetic acid solution. The etching time (dipping time) was adjusted as shown in Table 1 below, and the thickness of the three-layered InZnO thin film was described according to the dipping time.
이하에서는 도 5를 참조하여, 본 발명의 일 측에 따른 산화물 박막의 층수에 따른 전기적 특성을 설명하기로 한다.Hereinafter, electrical characteristics according to the number of layers of the oxide thin film according to one aspect of the present invention will be described with reference to FIG.
도 5는 본 발명의 일 측에 따른 InZnO 박막의 층수에 따른 산화물 박막트랜지스터의 전기적 특성을 나타내는 그래프이다. 구체적으로, 도 5는 상기 실시예 1에 따라 InZnO(IZO) 박막이 1층, 2층 및 3층으로 형성된 각각의 산화물 박막트랜지스터의 전기적 특성을 나타내는 그래프이다.5 is a graph showing electrical characteristics of an oxide thin film transistor according to the number of layers of an InZnO thin film according to one aspect of the present invention. Specifically, FIG. 5 is a graph showing electrical characteristics of each oxide thin film transistor in which an InZnO (IZO) thin film is formed as one layer, two layers, and three layers according to the first embodiment.
도 5를 참조하면, InZnO 박막의 층수가 1층에서 3층으로 증가할수록, 즉, InZnO 박막의 두께가 두꺼워질수록 전기 전도도가 증가하는 것을 확인할 수 있다. 이를 통해, InZnO 박막을 다층으로 형성할 경우, InZnO 박막은 기공 및 핀홀이 감소되어 높은 막 밀도를 가져 박막 트랜지스터로서 사용하기에 충분한 전기 전도도를 나타내는 것을 확인할 수 있다.Referring to FIG. 5, it can be seen that the electric conductivity increases as the number of layers of the InZnO thin film increases from one layer to three layers, that is, the thickness of the InZnO thin film increases. As a result, when the InZnO thin film is formed in multiple layers, the InZnO thin film has a high film density due to reduced pores and pinholes, and thus it is confirmed that the InZnO thin film exhibits sufficient electric conductivity for use as a thin film transistor.
이하에서는 도 6을 참조하여, 본 발명의 일 측에 따른 산화물 박막의 식각 시간에 따른 산화물 박막의 두께 변화를 설명하기로 한다.Hereinafter, the thickness variation of the oxide thin film according to the etching time of the oxide thin film according to one aspect of the present invention will be described with reference to FIG.
도 6은 본 발명의 일 측에 따른 InZnO 박막의 선택적 식각 시간에 따른 InZnO 박막의 두께를 나타내는 그래프이다. 구체적으로, 도 6은 상기 실시예 1에 따라 용액공정으로 패터닝이 없는 기판 상에 형성된 InZnO 박막을 5% 아세트산으로 습식 식각한 후, 박막의 두께를 타원편광법(ellipsometry)으로 측정한 결과를 나타내는 그래프이다.6 is a graph showing the thickness of an InZnO thin film according to selective etching time of an InZnO thin film according to one aspect of the present invention. Specifically, FIG. 6 shows the result of measuring the thickness of the thin film by ellipsometry after wet etching the InZnO thin film formed on the substrate without the patterning by the solution process according to the first embodiment, using 5% acetic acid Graph.
도 6을 참조하면, InZnO 박막은 식각 시간이 0분에서 3분으로 증가할수록 InZnO 박막의 식각 정도가 증가하여 InZnO 박막의 두께가 감소하는 것을 확인할 수 있다. 이를 통해, InZnO 박막을 식각 용액에 담가두는 시간, 즉 InZnO 박막에 대한 식각 시간의 조절을 통해, InZnO 박막의 두께가 조절 가능하다는 것을 확인할 수 있다. Referring to FIG. 6, it can be seen that as the etching time increases from 0 minutes to 3 minutes, the thickness of the InZnO thin film is decreased by increasing the etching degree of the InZnO thin film. Through this, it can be seen that the thickness of the InZnO thin film can be controlled by controlling the time for immersing the InZnO thin film in the etching solution, that is, the etching time for the InZnO thin film.
이하에서는 도 7을 참조하여, 본 발명의 일 측에 따른 산화물 박막의 선택적 식각 시간에 따른 산화물 박막트랜지스터의 전기적 특성을 설명하기로 한다.Hereinafter, the electrical characteristics of the oxide thin film transistor according to the selective etching time of the oxide thin film according to one aspect of the present invention will be described with reference to FIG.
도 7은 본 발명의 일 측에 따른 InZnO 박막의 선택적 식각 시간에 따른 산화물 박막트랜지스터의 전기적 특성을 나타내는 그래프이다. 구체적으로, 도 7은 상기 실시예 1에 따라 380 ℃의 온도로 어닐링 처리된 InZnO 박막의 선택적 식각 시간에 따른 산화물 박막트랜지스터의 전기적 특성을 나타내는 그래프이다.7 is a graph showing electrical characteristics of an oxide thin film transistor according to selective etching time of an InZnO thin film according to one aspect of the present invention. 7 is a graph showing electrical characteristics of an oxide thin film transistor according to selective etching time of an InZnO thin film annealed at a temperature of 380 ° C according to the first embodiment.
도 7을 참조하면, InZnO 용액이 코팅되어 InZnO 박막이 형성된 후 380 ℃의 온도로 어닐링 처리된 InZnO 박막트랜지스터에 있어서, 상기 InZnO 박막의 식각 시간에 따른 산화물 박막트랜지스터 소자의 이동(transfer) 특성을 확인할 수 있다.Referring to FIG. 7, in the InZnO thin film transistor in which an InZnO thin film is formed by coating an InZnO thin film and then annealed at a temperature of 380 ° C, the transfer characteristics of the thin oxide transistor device according to the etching time of the InZnO thin film are confirmed .
InZnO 박막을 식각하지 않은 경우(Pristine)는, InZnO 박막 트랜지스터의 전기 전도도가 별로 높지 않아 이동 특성이 나타나지 않는 것을 확인할 수 있다. 애초부터 식각을 하지 않은 InZnO 박막의 전기 전도도는 많이 높지 않기 때문이다.When the InZnO thin film is not etched (Pristine), the electric conductivity of the InZnO thin film transistor is not very high, so that it can be confirmed that the migration characteristic does not appear. The electric conductivity of the InZnO thin film, which has not been etched since the beginning, is not very high.
한편, 1분 동안 InZnO 박막의 식각을 진행한 경우의 순방향 전압(turn-on voltage)이 0 V에 근접하였을 때의 전기적 특성을 살펴보면, 온 전류(on current)가 낮고 이동도(mobility)가 낮은 것을 확인할 수 있고, 2분 및 3분인 경우는 이동 특성이 나타나긴 하나, 온 전류(on current) 및 오프 전류(off current)의 차이가 103 이상으로 벌어지지 않기 때문에, 박막트랜지스터로의 사용이 어려운 것을 확인할 수 있다.On the other hand, electrical characteristics when the turn-on voltage of the InZnO thin film is about 0 V when the etching is performed for 1 minute is as follows. When the on current is low and the mobility is low And the movement characteristics are shown for 2 minutes and 3 minutes. However, since the difference between the on current and the off current does not exceed 10 3 , the use of the thin film transistor I can confirm that it is difficult.
이하에서는 도 8을 참조하여, 본 발명의 일 측에 따른 산화물 박막의 선택적 식각 시간에 따른 산화물 박막트랜지스터의 전기적 특성을 추가적으로 설명하기로 한다.Hereinafter, the electrical characteristics of the oxide thin film transistor according to the selective etching time of the oxide thin film according to one aspect of the present invention will be further described with reference to FIG.
도 8은 본 발명의 일 측에 따른 3층으로 형성된 InZnO 박막의 선택적 식각 시간에 따른 산화물 박막트랜지스터의 전기적 특성을 나타내는 그래프이다.8 is a graph showing electrical characteristics of an oxide thin film transistor according to selective etching time of an InZnO thin film formed in three layers according to one aspect of the present invention.
구체적으로, 도 8은 상기 실시예 1에 따라 3층으로 형성된 InZnO 박막 상에 Al 소스/드레인 전극을 형성한 후, InZnO 박막의 선택적 식각 시간을 1분에서 8분으로 조절한 선택적 식각 시간에 따른 산화물 박막트랜지스터의 전기적 특성을 나타내는 그래프이다.Specifically, FIG. 8 is a graph illustrating the relationship between the selective etching time and the selective etching time of the InZnO thin film adjusted from 1 minute to 8 minutes after the Al source / drain electrode is formed on the InZnO thin film formed in the three- Oxide thin film transistor according to the present invention.
도 8을 참조하면, InZnO 박막의 선택적 식각 시간이 증가함에 따라 InZnO 박막의 전기 전도도가 조절되어 반도체 특성을 나타내는 것을 확인할 수 있다. 특히, InZnO 박막의 선택적 식각 시간을 5분 또는 6분으로 조절한 경우의 산화물 박막트랜지스터의 전기적 특성이 가장 우수한 것을 확인할 수 있다. 또한, InZnO 박막의 선택적 식각 시간이 너무 길어지면, InZnO 박막이 모두 제거되어 절연체(insulator) 특성을 나타내는 것을 확인할 수 있다.Referring to FIG. 8, as the selective etching time of the InZnO thin film is increased, the electrical conductivity of the InZnO thin film is controlled to show the semiconductor characteristics. In particular, it can be seen that the electric characteristics of the oxide thin film transistor when the selective etching time of the InZnO thin film is adjusted to 5 minutes or 6 minutes are the most excellent. In addition, if the selective etching time of the InZnO thin film becomes too long, it can be confirmed that the InZnO thin film is completely removed to show an insulator characteristic.
또한, 상기 실시예 1에 따라 3층으로 형성된 InZnO 박막의 선택적 식각 시간에 따른 산화물 박막트랜지스터의 전기적 특성을 하기 표 2에 나타내었다.The electrical characteristics of the oxide thin film transistor according to the selective etching time of the InZnO thin film formed of three layers according to the first embodiment are shown in Table 2 below.
표 2를 참조하면, InZnO 박막의 선택적 식각 시간을 5분까지 조절한 경우에는 이동도(μFET)가 10 이상이고 온/오프 전류비(On/Off current ratio)가 107 이상으로 잘 나타나지만, 식각을 더 진행하였을 경우에는 점점 소자의 특성이 저하됨과 동시에 8분에는 InZnO 박막이 모두 식각되어 전달특성이 더 이상 나타나지 않는 것을 확인할 수 있다.Referring to Table 2, when the selective etching time of the InZnO thin film is adjusted to 5 minutes, the mobility (μFET) is more than 10 and the on / off current ratio is more than 10 7 , The characteristics of the device gradually deteriorated. At the same time, the InZnO thin film was etched at 8 minutes, indicating that the transfer characteristics were no longer exhibited.
이하에서는 도 9를 참조하여, 본 발명의 일 측에 따른 산화물 박막의 층수에 따른 산화물 박막의 두께 변화를 설명하기로 한다.Hereinafter, the thickness variation of the oxide thin film according to the number of layers of the oxide thin film according to one aspect of the present invention will be described with reference to FIG.
도 9는 본 발명의 일 측에 따른 InZnO 박막의 층수에 따른 InZnO 박막의 두께를 나타내는 그래프이다. 구체적으로, 도 9는 상기 실시예 1에 따라 3층으로 형성된 InZnO 박막의 두께 변화를 나타내는 그래프이다.9 is a graph showing the thickness of an InZnO thin film according to the number of layers of an InZnO thin film according to one aspect of the present invention. Specifically, FIG. 9 is a graph showing the thickness variation of the InZnO thin film formed in three layers according to the first embodiment.
도 9를 참조하면, InZnO 박막의 층수가 1층(1 layer)에서 2층(2 layer) 및 3층(3 layer)으로 증가함에 따라 InZnO 박막의 두께는 5 ㎚에서 9.4 ㎚ 및 14 ㎚로 증가하는 것을 확인할 수 있다.Referring to FIG. 9, as the number of layers of the InZnO thin film increases from 1 layer to 2 layers and 3 layers, the thickness of the InZnO thin film increases from 5 nm to 9.4 nm and 14 nm .
이하에서는 도 10을 참조하여, 본 발명의 일 측에 따른 산화물 박막의 식각 시간에 따른 산화물 박막의 두께 변화를 설명하기로 한다.Hereinafter, the thickness variation of the oxide thin film according to the etching time of the oxide thin film according to one aspect of the present invention will be described with reference to FIG.
도 10은 본 발명의 일 측에 따른 3층으로 형성된 InZnO 박막의 선택적 식각 시간에 따른 InZnO 박막의 두께 변화를 나타내는 그래프이다.10 is a graph showing a change in thickness of an InZnO thin film according to selective etching time of an InZnO thin film formed in three layers according to one aspect of the present invention.
구체적으로, 도 10은 상기 실시예 1에 따라 3층으로 형성된 InZnO 박막 상에 Al 소스/드레인 전극을 형성한 후, InZnO 박막의 선택적 식각 시간을 1분에서 8분으로 조절한 선택적 식각 시간에 따른 InZnO 박막의 두께 변화를 나타내는 그래프이다.Specifically, FIG. 10 is a graph illustrating the relationship between the selective etching time and the selective etching time of the InZnO thin film after the formation of the Al source / drain electrode on the InZnO thin film formed in three layers according to Example 1, A graph showing a change in thickness of an InZnO thin film.
도 10에서 x축은 Al 소스 전극, 채널층 및 Al 드레인 전극으로의 거리(Distance)(㎜)를 나타내고, y축은 Al 소스/드레인 전극을 기준으로 한 깊이(Depth)(㎚)를 나타낸다. 구체적으로, 상기 깊이(Depth)는 Al 소스/드레인 전극과 선택적으로 식각된 InZnO 박막의 단차(높이 차이)를 나타내고, 이것은 알파스텝(alpha step) 장비로 측정되었다. 구체적으로,In FIG. 10, the x-axis shows the distance (mm) to the Al source electrode, the channel layer and the Al drain electrode, and the y-axis shows the depth (nm) with respect to the Al source / drain electrode. Specifically, the depth represents a step difference (height difference) between the Al source / drain electrode and the selectively etched InZnO thin film, which is measured by an alpha step equipment. Specifically,
도 10을 참조하면, InZnO 박막의 선택적 식각 시간이 증가함에 따라 Al 소스/드레인 전극과 선택적으로 식각된 InZnO 박막의 단차가 더욱 증가하는 것을 확인할 수 있다.Referring to FIG. 10, it can be seen that as the selective etching time of the InZnO thin film is increased, the step between the Al source / drain electrode and the selectively etched InZnO thin film is further increased.
이하에서는 도 11을 참조하여, 본 발명의 일 측에 따른 산화물 박막트랜지스터의 투과 전자현미경(TEM) 이미지 특성을 설명하기로 한다.Hereinafter, transmission electron microscope (TEM) image characteristics of the oxide thin film transistor according to one aspect of the present invention will be described with reference to FIG.
도 11은 본 발명의 일 측에 따른 산화물 박막트랜지스터의 투과 전자현미경(TEM, Transmission electron microscopy) 이미지이다. 구체적으로, 도 11은 상기 실시예 1에 따라 3층으로 형성된 InZnO 박막을 포함하는 산화물 박막트랜지스터의 투과 전자현미경(TEM) 이미지이다.11 is a transmission electron microscopy (TEM) image of an oxide thin film transistor according to one aspect of the present invention. Specifically, FIG. 11 is a transmission electron microscope (TEM) image of an oxide thin film transistor including an InZnO thin film formed in three layers according to the first embodiment.
도 11에서 (a)는 투과 전자현미경 분석을 위한 에폭시(epoxy)를 나타내고, (b)는 3층으로 형성된 InZnO 박막을 나타내며, (c)는 게이트 절연층인 실리콘 산화물(SiO2)을 나타낸다.FIG. 11A shows an epoxy for transmission electron microscopy, FIG. 11B shows an InZnO thin film formed of three layers, and FIG. 11C shows silicon oxide (SiO 2 ) as a gate insulating layer.
도 11을 참조하면, 상기 실시예 1에 따라 3층으로 형성된 InZnO 박막의 두께는 약 14.01 ㎚로 나타나는 것을 확인할 수 있다.Referring to FIG. 11, it can be seen that the thickness of the InZnO thin film formed in three layers according to the first embodiment is about 14.01 nm.
이하에서는 도 12를 참조하여, 본 발명의 일 측에 따른 산화물 박막트랜지스터의 에너지 분광(EDS) 특성을 설명하기로 한다.Hereinafter, energy spectroscopy (EDS) characteristics of the oxide thin film transistor according to one aspect of the present invention will be described with reference to FIG.
도 12는 본 발명의 일 측에 따른 산화물 박막트랜지스터의 에너지 분광(EDS, Energy Dispersive Spectroscopy) 분석 결과를 나타낸 이미지이다. 구체적으로, 도 12는 상기 실시예 1에 따라 3층으로 형성된 InZnO 박막을 포함하는 산화물 박막트랜지스터의 에너지 분광 분석 이미지이다.12 is an image showing energy dispersive spectroscopy (EDS) analysis results of an oxide thin film transistor according to one aspect of the present invention. 12 is an energy spectroscopic analysis image of an oxide thin film transistor including an InZnO thin film formed in three layers according to the first embodiment.
도 12에서 (a)는 에너지 분광 분석을 위한 에폭시(epoxy)를 나타내고, (b)는 3층으로 형성된 InZnO 박막(IZO)을 나타내며, (c)는 게이트 절연층인 실리콘 산화물(SiO2)을 나타낸다.12 (a) shows an epoxy for energy spectroscopic analysis, (b) shows an InZnO thin film (IZO) formed of three layers, (c) shows a silicon oxide (SiO 2 ) .
도 12를 참조하면, SiO2로 이루어진 게이트 절연층으로부터 InZnO 박막으로 Si 도펀트가 확산된 것을 확인할 수 있다.Referring to FIG. 12, it can be seen that the Si dopant diffuses from the gate insulating layer made of SiO 2 into the InZnO thin film.
이하에서는 도 13 내지 도 16을 참조하여, 본 발명의 일 측에 따른 산화물 박막트랜지스터의 산화물 박막 내 존재하는 원자 분석을 설명하기로 한다.Hereinafter, with reference to FIGS. 13 to 16, atomic analysis in the oxide thin film of the oxide thin film transistor according to one aspect of the present invention will be described.
도 13은 본 발명의 일 측에 따른 산화물 박막트랜지스터의 InZnO 박막 내 In, Zn, O 및 Si의 분포도를 보여주는 에너지 분광 라인 스캔 프로파일(EDS line scan profile)을 나타낸 것이다.13 shows an energy spectral line scan profile (EDS line scan profile) showing the distribution of In, Zn, O and Si in an InZnO thin film of an oxide thin film transistor according to one aspect of the present invention.
도 13을 참조하면, 에너지 분광 라인 스캔 프로파일을 통해 상기 실시예 1에 따라 제조된 산화물 박막트랜지스터의 InZnO 박막 내에서 In, Zn, O 및 Si 원자가 어디에 위치해 있는지 파악할 수 있다.Referring to FIG. 13, it can be seen where the In, Zn, O and Si atoms are located in the InZnO thin film of the oxide thin film transistor manufactured according to the first embodiment through the energy spectroscopic line scan profile.
도 14는 본 발명의 일 측에 따른 산화물 박막트랜지스터의 InZnO 박막 내 In, Zn, O 및 Si의 분포도를 보여주는 토프 심스(TOF-SIMS, Time-of-Flight Secondary Ion Mass Spectrometry) 분석 결과를 나타낸 것이다.FIG. 14 shows a TOF-SIMS (Time-of-Flight Secondary Ion Mass Spectrometry) analysis result showing the distribution of In, Zn, O and Si in the InZnO thin film of the oxide thin film transistor according to one aspect of the present invention .
도 14를 참조하면, 이온 빔(ion beam)을 상기 실시예 1에 따라 제조된 산화물 박막트랜지스터의 InZnO 박막에 발사하여 거기에서 튀어나오는 원자들의 질량(mass)을 분석함으로써 어떤 원자들이 InZnO 박막 내에 존재하고 있는지 파악할 수 있다.Referring to FIG. 14, an ion beam is emitted to an InZnO thin film of an oxide thin film transistor manufactured according to the first embodiment, and a mass of atoms protruding therefrom is analyzed, so that certain atoms are present in the InZnO thin film Can be identified.
도 15 및 도 16은 본 발명의 일 측에 따른 산화물 박막트랜지스터의 InZnO 박막 내 산소공공 및 M-OH/Si-O 본딩의 결합의 변화를 보여주는 X선 광전자 분광(XPS, X-ray Photoelectron Spectroscopy) 분석 결과를 나타낸 것이다.FIGS. 15 and 16 are X-ray photoelectron spectroscopy (XPS) images showing changes in bonding of oxygen vacancies and M-OH / Si-O bonds in an InZnO thin film of an oxide thin film transistor according to one aspect of the present invention. The results of the analysis are shown.
도 15 및 도 16을 참조하면, X선 광전자 분광 분석을 통해 상기 실시예 1에 따라 제조된 산화물 박막트랜지스터의 InZnO 박막의 깊이 프로파일(depth profile)을 분석한 결과, 채널층의 두께가 증가함에 따라 산소공공 비율(Vo percentage)는 감소하고, M-OH/Si-O 본딩의 결합의 비율(M-OH/Si-O percentage)은 증가하는 것을 확인할 수 있다.Referring to FIG. 15 and FIG. 16, the depth profile of the InZnO thin film of the oxide thin film transistor fabricated according to Example 1 through X-ray photoelectron spectroscopy was analyzed. As a result, as the thickness of the channel layer increased It can be seen that the VO percentage decreases and the ratio of M-OH / Si-O bonds to bond (M-OH / Si-O percentage) increases.
실시예Example 2: 채널2: channel 영역, 소스 영역 및 Regions, source regions, and 드레인drain 영역을 포함하는 호모접합 산화물 Homo-junction oxide 박막트랜지스터Thin film transistor
<기판의 준비>, <InZnO 용액의 제조> 및 <InZnO 박막의 형성>은 상기 실시예 1과 동일한 방법으로 진행하였다.<Preparation of Substrate>, <Preparation of InZnO Solution> and <Formation of InZnO Thin Film> were conducted in the same manner as in Example 1 above.
<포토레지스트층의 형성>≪ Formation of photoresist layer >
총 3층의 InZnO 박막을 형성한 후, 채널층의 너비(W)가 300 ㎛, 채널층의 길이(L)가 15 ㎛이 되도록 포토레지스트층을 증착하였다.After forming three layers of InZnO thin films, a photoresist layer was deposited such that the width W of the channel layer was 300 mu m and the length L of the channel layer was 15 mu m.
<채널층의 형성>≪ Formation of channel layer &
InZnO 박막을 선택적 습식 식각하여 채널층(채널 영역), 소스 영역 및 드레인 영역을 형성하기 위해, 5%로 희석된 아세트산 용액에 상기에서 제조된 소자를 딥핑(dipping) 시켰다. 식각(딥핑) 시간은 6분으로 조절하였다.The device fabricated above was dipped into a 5% diluted acetic acid solution to form a channel layer (channel region), source region and drain region by selective wet etching of the InZnO thin film. The etching (dipping) time was adjusted to 6 minutes.
<포토레지스트층의 제거>≪ Removal of Photoresist Layer >
포토레지스트층은 산소(O2) 플라즈마를 이용한 애싱 공정으로 제거하였다.The photoresist layer was removed by an ashing process using an oxygen (O 2 ) plasma.
이하에서는 도 17 및 도 18을 참조하여, 본 발명의 다른 일 측에 따른 호모접합 산화물 박막트랜지스터의 특성을 설명하기로 한다.Hereinafter, characteristics of a homojunction oxide thin film transistor according to another aspect of the present invention will be described with reference to FIGS. 17 and 18. FIG.
도 17은 본 발명의 다른 일 측에 따른 호모접합 산화물 박막트랜지스터의 광학 현미경(OM, optical microscopy) 이미지이다.17 is an optical microscope (OM) image of a homojunction oxide thin film transistor according to another aspect of the present invention.
구체적으로, 도 17은 상기 실시예 2에 따라 InZnO 박막을 소정의 패턴을 갖는 포토레지스트층을 이용하여 패터닝한 후, InZnO 박막의 선택적 식각 시간을 6분 동안 진행하고, 마지막으로 상기 포토레지스트층을 제거하여 제조된 산화물 박막트랜지스터의 광학 현미경 이미지이다.Specifically, FIG. 17 shows the result of patterning an InZnO thin film using a photoresist layer having a predetermined pattern according to the second embodiment, then conducting selective etching of the InZnO thin film for 6 minutes, And FIG. 7 is an optical microscope image of an oxide thin film transistor manufactured by removing the oxide thin film transistor.
도 17을 참조하면, 채널층의 폭/길이(W/L)는 300/15 ㎛인 것을 확인할 수 있다.Referring to FIG. 17, it can be seen that the width / length (W / L) of the channel layer is 300/15 μm.
도 18은 본 발명의 다른 일 측에 따른 호모접합 산화물 박막트랜지스터의 전기적 특성을 나타내는 그래프이다.18 is a graph showing electrical characteristics of a homojunction oxide thin film transistor according to another aspect of the present invention.
구체적으로, 도 18은 InZnO 박막을 소정의 패턴을 갖는 포토레지스트층을 이용하여 패터닝한 후, InZnO 박막의 선택적 식각 시간을 6분 동안 진행하고, 마지막으로 상기 포토레지스트층을 제거하여 제조된 산화물 박막트랜지스터의 전기적 특성을 나타내는 그래프이다.Specifically, FIG. 18 shows an example in which an InZnO thin film is patterned using a photoresist layer having a predetermined pattern, then the selective etching time of the InZnO thin film is allowed to proceed for 6 minutes, and finally, This graph shows the electrical characteristics of the transistor.
도 18을 참조하면, 소스 전극 및 드레인 전극을 따로 형성하지 않고, 포토레지스트층을 이용하여 InZnO 박막을 선택적으로 식각함으로써 패터닝되어 채널 영역, 소스 영역 및 드레인 영역을 갖는 InZnO 박막을 포함하는 산화물 박막트랜지스터의 경우에도, 산화물 박막트랜지스터 소자의 이동(transfer) 특성을 나타내는 것을 확인할 수 있다.Referring to FIG. 18, an oxide thin film transistor including an InZnO thin film having a channel region, a source region, and a drain region, which is patterned by selectively etching an InZnO thin film using a photoresist layer without separately forming a source electrode and a drain electrode, The transfer characteristics of the oxide thin film transistor element can be confirmed.
또한, 상기 실시예 2에 따라 제조된 산화물 박막트랜지스터의 전기적 특성을 하기 표 3에 나타내었다.The electrical characteristics of the oxide thin film transistor fabricated according to Example 2 are shown in Table 3 below.
표 3을 참조하면, 별도의 소스 전극 및 드레인 전극 없이 InZnO 박막으로만 산화물 박막트랜지터를 구현하였을 경우에도, 소자의 전기적 특성이 잘 나타나는 것을 확인할 수 있다.Referring to Table 3, it can be seen that the electrical characteristics of the device can be seen even when an oxide thin film transistor is implemented only as an InZnO thin film without a separate source electrode and drain electrode.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. This is possible. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined by the equivalents of the claims, as well as the claims.
100, 200: 산화물 박막트랜지스터
110, 210: 기판
120, 220: 게이트 전극
130, 230: 게이트 절연층
140, 240: 산화물 박막
141, 241: 제1 산화물층, 채널 영역, 하부층
142, 242: 제2 산화물층, 중간 영역, 중간층
143, 143': 제3 산화물층, 소스 영역 및 드레인 영역, 상부층
150, 150': 포토레지스트층
243: 제3 산화물층
250, 250': 소스 전극 및 드레인 전극100, 200: oxide thin film transistor
110, 210: substrate
120, 220: gate electrode
130, 230: gate insulating layer
140, 240: oxide thin film
141, 241: a first oxide layer, a channel region,
142, 242: a second oxide layer, an intermediate region,
143, 143 ': a third oxide layer, a source region and a drain region,
150, 150 ': photoresist layer
243: Third oxide layer
250, 250 ': a source electrode and a drain electrode
Claims (12)
상기 게이트 전극 상에 형성된 게이트 절연층; 및
상기 게이트 절연층 상에 형성된 산화물 박막
을 포함하고,
상기 산화물 박막은 채널 영역, 상기 채널 영역 상에 서로 이격되어 형성된 소스 영역 및 드레인 영역을 포함하며, 상기 게이트 절연층으로부터 확산된 도펀트에 의한 농도 프로파일을 포함하고,
상기 채널 영역은 상기 농도 프로파일에 의해 채널층으로 동작하며,
상기 산화물 박막은 채널 영역과 소스 영역 및 드레인 영역 사이에 중간 영역을 더 포함하고,
상기 채널 영역에서의 상기 도펀트 농도는 상기 중간 영역에서의 상기 도펀트 농도보다 높고, 상기 중간 영역의 상기 도펀트 농도는 상기 소스 영역 및 드레인 영역의 상기 도펀트 농도보다 높은 것을 특징으로 하는 산화물 박막트랜지스터.
A gate electrode formed on the substrate;
A gate insulating layer formed on the gate electrode; And
The oxide thin film formed on the gate insulating layer
/ RTI >
Wherein the oxide thin film includes a channel region, a source region and a drain region formed on the channel region, the source region and the drain region being spaced apart from each other and including a concentration profile by a dopant diffused from the gate insulating layer,
The channel region acting as a channel layer by the concentration profile,
Wherein the oxide thin film further comprises a channel region and an intermediate region between the source region and the drain region,
Wherein the dopant concentration in the channel region is higher than the dopant concentration in the intermediate region and the dopant concentration in the intermediate region is higher than the dopant concentration in the source region and the drain region.
상기 채널 영역은 상기 소스 영역 및 상기 드레인 영역과 구분되어 상기 채널층으로 동작하기 위한 상기 농도 프로파일을 포함하도록 선택적 식각에 의해 형성되는 것을 특징으로 하는 산화물 박막트랜지스터.
The method according to claim 1,
Wherein the channel region is formed by selective etching so as to include the concentration profile for separating from the source region and the drain region and acting as the channel layer.
상기 산화물 박막은 상기 선택적 식각에 의해 웰(well) 형상의 함몰 패턴을 갖는 것을 특징으로 하는 산화물 박막트랜지스터.
3. The method of claim 2,
Wherein the oxide thin film has a well-shaped depression pattern by the selective etching.
상기 산화물 박막은 상기 선택적 식각에 의한 상기 농도 프로파일의 제어를 통해 상기 채널층의 두께가 조절되는 것을 특징으로 하는 산화물 박막트랜지스터.
3. The method of claim 2,
Wherein the thickness of the channel layer is controlled by controlling the concentration profile of the oxide thin film by the selective etching.
상기 농도 프로파일은 상기 기판에서부터 상부 방향으로의 농도 구배를 포함하는 것을 특징으로 하는 산화물 박막트랜지스터.
The method according to claim 1,
Wherein the concentration profile comprises a concentration gradient from the substrate to the upper direction.
상기 게이트 절연층은 실리콘 산화물(SiO2)이고, 상기 도펀트는 실리콘(Si)인 것을 특징으로 하는 산화물 박막트랜지스터.
The method according to claim 1,
Wherein the gate insulating layer is silicon oxide (SiO 2 ), and the dopant is silicon (Si).
상기 산화물 박막은 적어도 하나 이상의 산화물층으로 이루어진 멀티 스택을 포함하는 것을 특징으로 하는 산화물 박막트랜지스터.
The method according to claim 1,
Wherein the oxide thin film comprises a multi-stack including at least one oxide layer.
상기 산화물 박막은 InO, ZnO, SnO, InZnO, InGaO, ZnSnO, InSnZnO 및 InGaZnO으로 이루어진 군으로부터 선택된 어느 하나인 것을 특징으로 하는 산화물 박막트랜지스터.
The method according to claim 1,
Wherein the oxide thin film is any one selected from the group consisting of InO, ZnO, SnO, InZnO, InGaO, ZnSnO, InSnZnO, and InGaZnO.
상기 산화물 박막은 상기 기판 상에 형성된 후 어닐링 처리되는 것을 특징으로 하는 산화물 박막트랜지스터.
The method according to claim 1,
Wherein the oxide thin film is formed on the substrate and then annealed.
상기 게이트 전극 상에 형성된 게이트 절연층;
상기 게이트 절연층 상에 형성된 산화물 박막; 및
상기 산화물 박막 상에 서로 이격되어 형성된 소스 전극 및 드레인 전극
을 포함하고,
상기 산화물 박막은 채널 영역, 상기 채널 영역 상에 형성된 소스 전극 및 드레인 전극을 포함하고, 상기 게이트 절연층으로부터 확산된 도펀트에 의한 농도 프로파일을 포함하며,
상기 채널 영역은 상기 농도 프로파일에 의해 채널층으로 동작하고,
상기 산화물 박막은 채널 영역과 소스 영역 및 드레인 영역 사이에 중간 영역을 더 포함하고,
상기 채널 영역에서의 상기 도펀트 농도는 상기 중간 영역에서의 상기 도펀트 농도보다 높고, 상기 중간 영역의 상기 도펀트 농도는 상기 소스 영역 및 드레인 영역의 상기 도펀트 농도보다 높은 것을 특징으로 하는 산화물 박막트랜지스터.
A gate electrode formed on the substrate;
A gate insulating layer formed on the gate electrode;
An oxide thin film formed on the gate insulating layer; And
A source electrode and a drain electrode formed on the oxide thin film,
/ RTI >
Wherein the oxide thin film includes a channel region, a source electrode and a drain electrode formed on the channel region, and a concentration profile due to a dopant diffused from the gate insulating layer,
Wherein the channel region operates as a channel layer by the concentration profile,
Wherein the oxide thin film further comprises a channel region and an intermediate region between the source region and the drain region,
Wherein the dopant concentration in the channel region is higher than the dopant concentration in the intermediate region and the dopant concentration in the intermediate region is higher than the dopant concentration in the source region and the drain region.
상기 게이트 절연층은 실리콘 산화물(SiO2)이고, 상기 도펀트는 실리콘(Si)인 것을 특징으로 하는 산화물 박막트랜지스터.
11. The method of claim 10,
Wherein the gate insulating layer is silicon oxide (SiO 2 ), and the dopant is silicon (Si).
상기 게이트 전극 상에 형성된 게이트 절연층; 및
상기 게이트 절연층 상에 형성된 산화물 박막
을 포함하고,
상기 산화물 박막은 채널 영역, 상기 채널 영역 상에 서로 이격되어 형성된 소스 영역 및 드레인 영역을 포함하며, 상기 게이트 절연층으로부터 확산된 도펀트에 의한 농도 프로파일을 포함하고,
상기 게이트 절연층은 실리콘 산화물(SiO2)이며, 상기 도펀트는 실리콘(Si)인 것을 특징으로 하는 산화물 박막트랜지스터.A gate electrode formed on the substrate;
A gate insulating layer formed on the gate electrode; And
The oxide thin film formed on the gate insulating layer
/ RTI >
Wherein the oxide thin film includes a channel region, a source region and a drain region formed on the channel region, the source region and the drain region being spaced apart from each other and including a concentration profile by a dopant diffused from the gate insulating layer,
Wherein the gate insulating layer is silicon oxide (SiO 2 ), and the dopant is silicon (Si).
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