KR101884573B1 - Test circuit for 3d semiconductor device and method for testing thereof - Google Patents

Test circuit for 3d semiconductor device and method for testing thereof Download PDF

Info

Publication number
KR101884573B1
KR101884573B1 KR1020170129195A KR20170129195A KR101884573B1 KR 101884573 B1 KR101884573 B1 KR 101884573B1 KR 1020170129195 A KR1020170129195 A KR 1020170129195A KR 20170129195 A KR20170129195 A KR 20170129195A KR 101884573 B1 KR101884573 B1 KR 101884573B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
misr
test
output signal
soft error
Prior art date
Application number
KR1020170129195A
Other languages
Korean (ko)
Other versions
KR20170119312A (en
Inventor
강성호
이인걸
Original Assignee
연세대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 연세대학교 산학협력단 filed Critical 연세대학교 산학협력단
Priority to KR1020170129195A priority Critical patent/KR101884573B1/en
Publication of KR20170119312A publication Critical patent/KR20170119312A/en
Application granted granted Critical
Publication of KR101884573B1 publication Critical patent/KR101884573B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/31816—Soft error testing; Soft error rate evaluation; Single event testing
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3187—Built-in tests
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31919—Storing and outputting test patterns
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels

Abstract

3차원 반도체 장치의 테스트 회로 및 그의 테스트 방법이 개시된다. 본 발명에 따른 3차원 반도체 장치의 테스트 회로는 제1 반도체 칩 내에 배치되어 테스트 패턴에 대응하는 제1 테스트 결과 신호를 압축하는 제1 MISR(Multiple Input Signature Register), 제1 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제2 반도체 칩 내에 배치되어 테스트 패턴에 대응하는 제2 테스트 결과 신호를 압축하는 제2 MISR(Multiple Input Signature Register); 제1 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제3 반도체 칩 내에 배치되어 테스트 패턴에 대응하는 제3 테스트 결과 신호를 압축하는 제3 MISR(Multiple Input Signature Register); 및 상기 제1 MISR에서 출력되는 제1 출력 신호, 상기 제2 MISR에서 출력되는 제2 출력 신호 및 상기 제3 MISR에서 출력되는 제3 출력 신호를 비교하여 상기 제1 반도체칩 내지 상기 제3 반도체칩의 소프트 오류를 검출하는 오류 검출부를 포함한다.A test circuit of a three-dimensional semiconductor device and a test method thereof are disclosed. The test circuit of the three-dimensional semiconductor device according to the present invention includes: a first MISR (Multiple Input Signature Register) disposed in the first semiconductor chip for compressing a first test result signal corresponding to a test pattern; A second MISR (Multiple Input Signature Register) arranged in a second semiconductor chip stacked on one side of the first semiconductor chip and compressing a second test result signal corresponding to the test pattern; A third MISR (Multiple Input Signature Register) arranged in a third semiconductor chip stacked on either one of the upper side and the lower side of the first semiconductor chip for compressing a third test result signal corresponding to the test pattern; And comparing the first output signal outputted from the first MISR, the second output signal outputted from the second MISR and the third output signal outputted from the third MISR, And a soft error detection unit for detecting a soft error of the soft error.

Description

3차원 반도체 장치의 테스트 회로 및 그의 테스트 방법{TEST CIRCUIT FOR 3D SEMICONDUCTOR DEVICE AND METHOD FOR TESTING THEREOF}TECHNICAL FIELD [0001] The present invention relates to a test circuit for a three-dimensional semiconductor device,

본 발명의 실시 예들은 3차원 반도체 장치의 소프트 오류를 검출하기 위한 테스트 회로 및 그의 테스트 방법에 관한 것이다.Embodiments of the present invention relate to a test circuit for detecting a soft error in a three-dimensional semiconductor device and a test method thereof.

공정이 미세화될수록 소자가 점점 작아짐에 따라 소프트 오류가 일어날 확률이 크게 증가하게 되는데 이를 방지하기 위해 소프트 오류에 강인한 로직을 설계하거나, 하드웨어, 시간 중복 기법 등을 적용하여 오류를 정정하는 기법 등을 이용한 연구가 진행되고 있다. As the process becomes finer, the probability of soft error increases greatly as the device becomes smaller. To prevent this, it is necessary to design a logic that is robust against soft errors or to correct errors by applying hardware and time overlapping techniques Research is underway.

소프트 오류를 방지하기 위한 여러 가지 연구를 검증하기 위해서는 소프트 오류를 측정하기 위한 기법이 반드시 필요하다. SER(soft error rate) 측정 단위인 FIT(Failure in Time)는 10억 단위시간에 오류가 일어나는 빈도를 나타내는데 이는 매우 드물게 일어나는 사건이라 측정을 위해서는 매우 긴 시간 동안 기기를 사용하면서 오류가 일어나는 빈도를 측정해야 한다. 그러나, 이는 상당한 양의 테스트 비용을 요구하기 때문에 BIST(built-in self test)를 이용하여 소프트 오류를 검출하는 하드웨어 구조가 연구되었다. To verify various studies to prevent soft errors, techniques for measuring soft errors are indispensable. FIT (Failure in Time), a unit of measurement of the SER (soft error rate), indicates the frequency at which errors occur in 1 billion units of time, which is a very rare event. Should be. However, since this requires a significant amount of test cost, a hardware architecture for detecting soft errors using a built-in self test (BIST) has been studied.

도 1은 일반적인 2차원 반도체 장치(10)에 내장된 테스트 회로(BIST)의 구성을 나타내는 도면이다. 도 1을 참조하면, 테스트 회로는 테스트 패턴을 생성하여 주는 패턴 생성기(Pattern generator)와 응답 분석기(Response analyzer)로 구성되어 소프트 오류를 검출한다. Fig. 1 is a diagram showing a configuration of a test circuit (BIST) incorporated in a general two-dimensional semiconductor device 10. Fig. Referring to FIG. 1, a test circuit includes a pattern generator and a response analyzer for generating a test pattern, and detects a soft error.

테스트 회로는 테스트 패턴 생성기의 일종인 LFSR(linear feedback shift register)(11)과, 이에 연결된 n 개의 스캔 체인(12a, 12b, 12c, 12d), 그리고 테스트 결과 신호를 받아서 이를 압축하여 주는 제1 및 제2 MISR(multiple-input signature register)(13a, 13b)을 포함한다.The test circuit includes a linear feedback shift register (LFSR) 11, a type of test pattern generator, n scan chains 12a, 12b, 12c and 12d connected thereto, And a second multiple-input signature register (MISR) 13a, 13b.

이 같이, 테스트 회로는 하나의 반도체 칩인 2차원 반도체 장치(10)에 내장된 제1 및 제2 MISR(13a, 13b)을 이용하여 트윈(twin) 테스트를 진행한다. 즉, LFSR(11)에서 동일한 테스트 패턴을 2번을 인가하는데, 첫 번째 입력되는 테스트 패턴에 대한 테스트 결과 신호를 제1 MISR(13a)에 저장하고, 두 번째 입력되는 테스트 패턴에 대한 테스트 결과 신호를 제2 MISR(13b)에 저장한다. 이때, 제1 및 제2 MISR(13a, 13b)에 저장된 두 신호를 비교하여 서로 다를 경우, 소프트 오류를 검출한다. As described above, the test circuit performs the twin test using the first and second MISRs 13a and 13b built in the two-dimensional semiconductor device 10 which is one semiconductor chip. That is, the same test pattern is applied twice in the LFSR 11, the test result signal for the first test pattern is stored in the first MISR 13a, and the test result signal for the second test pattern To the second MISR 13b. At this time, the two signals stored in the first and second MISRs 13a and 13b are compared with each other to detect a soft error.

도 1이 도시된 테스트 회로는 소프트 오류를 검출을 위하여 2차원 반도체 장치(10) 내에 2개의 MISR(13a, 13b)을 필요로 한다. 이 같은 구성은 하나의 반도체 칩 단위로 이루어진 2차원 반도체 장치에서는 큰 문제가 되지 않으나, 다수의 반도체 칩이 적층된 3차원 반도체 장치에 적용할 경우, 칩 단위로 2개의 MISR을 구비해야 하므로 하드웨어의 오버헤드가 증가하고, 테스트 시간 또한 증가하게 된다. 특히, 최근 3차원 반도체 장치에 대한 관심이 높아지고 있어, 3차원 반도체 장치의 소프트 오류를 효율적으로 검출하기 위한 테스트 기술이 필요하다.The test circuit shown in Fig. 1 requires two MISRs 13a and 13b in the two-dimensional semiconductor device 10 for detecting soft errors. Such a configuration is not a serious problem in a two-dimensional semiconductor device composed of one semiconductor chip unit. However, when the present invention is applied to a three-dimensional semiconductor device in which a plurality of semiconductor chips are stacked, two MISRs must be provided in units of chips, The overhead increases, and the test time also increases. Particularly, interest in a three-dimensional semiconductor device has recently increased, and a test technique for efficiently detecting a soft error in a three-dimensional semiconductor device is required.

미국 공개 특허 제11/933,853호, "Distributed test compression for integrated circuits"U.S. Patent Application Serial No. 11 / 933,853, "Distributed test compression for integrated circuits"

Proc. IEEE Int. On-Line Test. Symp., Jul. 2008, pp. 65-70, "A Built-In Self-Test Scheme for Soft Error Rate Characterization"Proc. IEEE Int. On-Line Test. Symp., Jul. 2008, pp. 65-70, "A Built-In Self-Test Scheme for Soft Error Rate Characterization" International New Circuits and Systems Conference, Jun 2013, Paris, France. IEEE, 11th International NEWCAS Conference, "A 3D IC BIST for pre-bond test of TSVs using Ring Oscillators"International New Circuits and Systems Conference, June 2013, Paris, France. IEEE, 11th International NEWCAS Conference, "A 3D IC BIST for pre-bond test of TSVs using Ring Oscillators"

본 발명의 실시예들의 목적은 칩 단위 당 1개의 MISR을 구비하여 3차원 반도체 장치의 소프트 오류를 효율적으로 검출하고, 반복 테스트를 통해 하드웨어 오류까지 검출할 수 있는 테스트 회로 및 그의 테스트 방법을 제공하기 위한 것이다.It is an object of embodiments of the present invention to provide a test circuit and a method of testing the same that can detect a soft error of a three-dimensional semiconductor device efficiently with a single MISR per chip unit, .

실시예에 따른 3차원 반도체 장치의 테스트 회로는 제1 반도체 칩 내에 배치되어 테스트 패턴에 대응하는 제1 테스트 결과 신호를 압축하는 제1 MISR(Multiple Input Signature Register), 상기 제1 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제2 반도체 칩 내에 배치되어 상기 테스트 패턴에 대응하는 제2 테스트 결과 신호를 압축하는 제2 MISR(Multiple Input Signature Register) 및 상기 제1 MISR에서 출력되는 제1 출력 신호와 상기 제2 MISR에서 출력되는 제2 출력 신호를 비교하여 소프트 오류를 검출하는 제1 오류 검출부를 포함한다. The test circuit of the three-dimensional semiconductor device according to the embodiment includes a first MISR (Multiple Input Signature Register) arranged in the first semiconductor chip and compressing a first test result signal corresponding to the test pattern, A second MISR (Multiple Input Signature Register) arranged in a second semiconductor chip stacked on one side of the lower side for compressing a second test result signal corresponding to the test pattern, And a first error detector for detecting a soft error by comparing a second output signal output from the second MISR.

일 실시예에 따르면, 상기 제1 오류 검출부는 상기 제1 반도체 칩 및 상기 제2 반도체 칩 중 어느 하나의 내부에 배치되고, 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이에 배치된 TSV(Through Silicon Via)를 통해 상기 제1 및 제2 MISR 중 어느 하나와 전기적으로 연결될 수 있다.According to one embodiment, the first error detecting unit is disposed in any one of the first semiconductor chip and the second semiconductor chip, and the TSV (Through) disposed between the first semiconductor chip and the second semiconductor chip Silicon Via) to the first and second MISRs.

일 실시예에 따르면, 상기 제1 오류 검출부는 상기 제1 출력 신호와 상기 제2 출력 신호를 비교하는 비교부 및 상기 제1 출력 신호와 상기 제2 출력 신호가 서로 상이한 경우, 상기 제1 및 제2 반도체 칩의 소프트 오류를 검출하는 SER 카운터부를 포함할 수 있다. According to an embodiment, the first error detecting unit may include a comparator comparing the first output signal and the second output signal, and a comparator comparing the first output signal and the second output signal, And a SER counter unit for detecting a soft error of the two semiconductor chips.

일 실시예에 따르면, 상기 제1 및 제2 반도체 칩 각각에 내장된 상기 테스트 회로는 상기 테스트 패턴을 발생시키는 LFSR 및 상기 테스트 패턴을 입력받아 저장하는 복수의 스캔 체인을 포함할 수 있다.According to an embodiment, the test circuit incorporated in each of the first and second semiconductor chips may include an LFSR for generating the test pattern and a plurality of scan chains for receiving and storing the test pattern.

일 실시예에 따르면, 상기 테스트 회로는 상기 제1 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제3 반도체 칩 내에 배치되어 상기 테스트 패턴에 대응하는 제3 테스트 결과 신호를 압축하는 제3 MISR(Multiple Input Signature Register)를 더 포함할 수 있다. 이 경우, 상기 제1 오류 검출부는 상기 제1 출력 신호 및 제2 출력 신호와 함께, 상기 제3 출력 신호를 비교하여 소프트 오류를 검출할 수 있다. According to one embodiment, the test circuit includes a third MISR arranged in the third semiconductor chip stacked on either one of the upper side and the lower side of the first semiconductor chip and compressing a third test result signal corresponding to the test pattern, (Multiple Input Signature Register). In this case, the first error detector may detect the soft error by comparing the third output signal with the first output signal and the second output signal.

일 실시예에 따르면, 상기 제1 오류 검출부는, 상기 제1 반도체 칩 내지 상기 제3 반도체 칩 중 어느 하나의 내부에 배치되고, 상기 제1 반도체 칩 내지 상기 제3 반도체 칩 사이에 배치된 복수의 TSV(Through Silicon Via)를 통해 상기 제1 MISR 내지 상기 제3 MISR 중 적어도 두 개와 전기적으로 연결될 수 있다.According to one embodiment, the first error detecting section is disposed within any one of the first semiconductor chip and the third semiconductor chip, and the plurality of first error detecting sections are disposed between the first semiconductor chip and the third semiconductor chip. And may be electrically connected to at least two of the first MISR through the third MISR through a through silicon via (TSV).

일 실시예에 따르면, 상기 테스트 회로는 제3 반도체 칩 내에 배치되어 테스트 패턴에 대응하는 제3 테스트 결과 신호를 압축하는 제3 MISR(Multiple Input Signature Register), 상기 제3 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제4 반도체 칩 내에 배치되어 상기 테스트 패턴에 대응하는 제4 테스트 결과 신호를 압축하는 제4 MISR(Multiple Input Signature Register) 및 상기 제3 MISR에서 출력되는 제3 출력 신호와 상기 제4 MISR에서 출력되는 제4 출력 신호를 비교하여 소프트 오류를 검출하는 제2 오류 검출부를 더 포함할 수 있다.According to an embodiment, the test circuit may include a third MISR (Multiple Input Signature Register) disposed in the third semiconductor chip for compressing a third test result signal corresponding to the test pattern, A fourth MISR (Multiple Input Signature Register) arranged in a fourth semiconductor chip stacked on one side to compress a fourth test result signal corresponding to the test pattern, And a second error detector for comparing the fourth output signal output from the fourth MISR to detect a soft error.

한편, 실시예에 따른 3차원 반도체 장치에 대한 테스트 방법은 제1 반도체 칩 내에 배치된 제1 MISR(Multiple Input Signature Register)을 이용하여 테스트 패턴에 대응하는 제1 테스트 결과 신호를 압축하는 단계, 상기 제1 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제2 반도체 칩 내의 제2 MISR(Multiple Input Signature Register)을 이용하여 상기 테스트 패턴에 대응하는 제2 테스트 결과 신호를 압축하는 단계 및 상기 제1 MISR에서 출력되는 제1 출력 신호와 상기 제2 MISR에서 출력되는 제2 출력 신호를 비교하여 소프트 오류를 검출하는 단계를 포함할 수 있다.According to another aspect of the present invention, there is provided a method of testing a three-dimensional semiconductor device, comprising: compressing a first test result signal corresponding to a test pattern using a first multiple input signature register (MISR) Compressing a second test result signal corresponding to the test pattern by using a second multiple input signature register (MISR) in a second semiconductor chip stacked on either one of the upper side and the lower side of the first semiconductor chip, And comparing the first output signal output from the first MISR and the second output signal output from the second MISR to detect a soft error.

일 실시예에 따르면, 상기 소프트 오류를 검출하는 단계는 상기 제1 출력 신호와 상기 제2 출력 신호를 비교하는 단계 및 상기 제1 출력 신호와 상기 제2 출력 신호가 서로 상이한 경우, 상기 제1 및 제2 반도체 칩의 소프트 오류를 검출하는 단계를 포함할 수 있다.According to one embodiment, detecting the soft error comprises comparing the first output signal with the second output signal, and when the first output signal and the second output signal are different from each other, And detecting a soft error of the second semiconductor chip.

일 실시예에 따르면, 상기 테스트 방법은 상기 제1 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제3 반도체 칩 내에 배치된 제3 MISR(Multiple Input Signature Register)을 이용하여 상기 테스트 패턴에 대응하는 제3 테스트 결과 신호를 압축하는 단계를 더 포함할 수 있다. 이 경우, 상기 소프트 오류를 검출하는 단계는 상기 제1 출력 신호 및 제2 출력 신호와 함께, 상기 제3 출력 신호를 비교하여 소프트 오류를 검출할 수 있다. According to an embodiment, the test method may include a third MISR (Multiple Input Signature Register) disposed in a third semiconductor chip stacked on either one of the upper side and the lower side of the first semiconductor chip to correspond to the test pattern And compressing the third test result signal. In this case, the step of detecting the soft error may detect the soft error by comparing the third output signal with the first output signal and the second output signal.

일 실시예에 따르면, 상기 테스트 방법은 제3 반도체 칩 내에 배치된 제3 MISR(Multiple Input Signature Register)을 이용하여 테스트 패턴에 대응하는 제3 테스트 결과 신호를 압축하는 단계, 상기 제3 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제4 반도체 칩 내의 제4 MISR(Multiple Input Signature Register)을 이용하여 상기 테스트 패턴에 대응하는 제4 테스트 결과 신호를 압축하는 단계, 상기 제3 MISR에서 출력되는 제3 출력 신호와 상기 제4 MISR에서 출력되는 제4 출력 신호를 비교하여 소프트 오류를 검출하는 단계를 더 포함할 수 있다.According to one embodiment, the testing method includes compressing a third test result signal corresponding to a test pattern using a third multiple input signature register (MISR) disposed in a third semiconductor chip, Compressing a fourth test result signal corresponding to the test pattern using a fourth MISR (Multiple Input Signature Register) in a fourth semiconductor chip stacked on either one of the upper side and the lower side, And comparing the third output signal with a fourth output signal output from the fourth MISR to detect a soft error.

본 발명의 실시예들에 따르면, 칩 단위 당 1개의 MISR을 구비하고, 이웃하는 반도체 칩에 내장된 2개의 MISR에서 출력되는 신호를 비교하여 소프트 오류를 검출함으로써, 테스트를 위한 하드웨어 오버헤드를 감소시키고, 테스트 시간을 감소시킬 수 있다. According to embodiments of the present invention, by detecting a soft error by comparing signals output from two MISRs provided in a neighboring semiconductor chip with one MISR per chip unit, it is possible to reduce hardware overhead for testing And reduce the test time.

또한, 본 발명의 실시예들에 따르면, 소프트 오류를 검출하기 위한 테스트를 반복 수행함으로써, 3차원 반도체 장치의 하드웨어 오류도 검출할 수 있다.Further, according to the embodiments of the present invention, it is possible to detect a hardware error of the three-dimensional semiconductor device by repeating the test for detecting the soft error.

도 1은 일반적인 2차원 반도체 장치에 내장된 테스트 회로의 구성을 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 장치에 내장된 테스트 회로의 구성을 나타내는 도면이다.
도 3은 본 발명의 다른 실시예에 따른 3차원 반도체 장치에 내장된 테스트 회로의 구성을 나타내는 도면이다.
도 4는 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치에 내장된 테스트 회로의 구성을 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 3차원 반도체 장치의 테스트 방법을 설명하기 위한 도면이다.1 is a diagram showing a configuration of a test circuit built in a general two-dimensional semiconductor device.
2 is a diagram showing the configuration of a test circuit built in a three-dimensional semiconductor device according to an embodiment of the present invention.
3 is a diagram showing a configuration of a test circuit built in a three-dimensional semiconductor device according to another embodiment of the present invention.
4 is a diagram showing a configuration of a test circuit built in a three-dimensional semiconductor device according to another embodiment of the present invention.
5 is a view for explaining a method of testing a three-dimensional semiconductor device according to an embodiment of the present invention.

이하에서, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 이러한 실시예들에 의해 권리범위가 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. However, the scope of the rights is not limited or limited by these embodiments. Like reference symbols in the drawings denote like elements.

아래 설명에서 사용되는 용어는, 연관되는 기술 분야에서 일반적이고 보편적인 것으로 선택되었으나, 기술의 발달 및/또는 변화, 관례, 기술자의 선호 등에 따라 다른 용어가 있을 수 있다. 따라서, 아래 설명에서 사용되는 용어는 기술적 사상을 한정하는 것으로 이해되어서는 안 되며, 실시예들을 설명하기 위한 예시적 용어로 이해되어야 한다.The terms used in the following description are chosen to be generic and universal in the art to which they are related, but other terms may exist depending on the development and / or change in technology, customs, preferences of the technician, and the like. Accordingly, the terminology used in the following description should not be construed as limiting the technical thought, but should be understood in the exemplary language used to describe the embodiments.

또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다. Also, in certain cases, there may be a term chosen arbitrarily by the applicant, in which case the detailed description of the meaning will be given in the corresponding description section. Therefore, the term used in the following description should be understood based on the meaning of the term, not the name of a simple term, and the contents throughout the specification.

한편, 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되지 않는다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. On the other hand, the terms first, second, etc. may be used to describe various elements, but the elements are not limited by terms. Terms are used only for the purpose of distinguishing one component from another.

또한, 막, 층, 영역, 구성 요청 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 층, 양역, 구성 요소 등이 개재되어 있는 경우도 포함한다. It is also to be understood that when a section such as a film, a layer, an area, a configuration request, etc. is referred to as being "on" or "on" another part, And the like are included.

도 2는 본 발명의 일 실시예에 따른 3차원 반도체 장치에 내장된 테스트 회로의 구성을 나타내는 도면이다. 3차원 반도체 장치(100)는 수직 방향으로 적층된 제1 및 제2 반도체 칩(110, 120)을 포함하며, 제1 및 제2 반도체 칩(110, 120)은 그 사이에 배치된 TSV(Through Silicon Via)(130)를 통해 전기적으로 연결된다. 2 is a diagram showing the configuration of a test circuit built in a three-dimensional semiconductor device according to an embodiment of the present invention. The three-dimensional semiconductor device 100 includes first and second semiconductor chips 110 and 120 stacked in a vertical direction, and the first and second semiconductor chips 110 and 120 are connected to each other through a through- Silicon Via) 130 as shown in FIG.

제1 및 제2 반도체 칩(110, 120)은 각각 테스트 회로를 내장하여 BIST(BIST: built in self test) 방식으로 소프트 오류를 검출할 수 있다. 여기서, 제1 반도체 칩(110)에 내장된 테스트 회로는 테스트 패턴을 발생시키는 LFSR(Linear Feedback Shift Register)(111), 제1 내지 제4 스캔 체인(112a, 112b, 112c, 112d), 제1 MISR(113)을 포함한다. The first and second semiconductor chips 110 and 120 each have a built-in test circuit to detect a soft error in a built-in self test (BIST) method. The test circuit built in the first semiconductor chip 110 includes a linear feedback shift register (LFSR) 111, first through fourth scan chains 112a, 112b, 112c and 112d, And a MISR 113.

LFSR(111)은 제1 반도체 칩(110)의 소프트 오류 검출을 위한 테스트 패턴을 생성한다. LFSR(111)은 의사 무작위 패턴 방식을 이용하여 테스트 패턴을 생성할 수도 있으나, 시드(seed) 값을 미리 계산하고 LFSR(111)에 계산된 시드 값을 로딩하는 리시딩(reseeding) 방식을 이용하여 원하는 테스트 패턴을 생성할 수도 있다. The LFSR 111 generates a test pattern for soft error detection of the first semiconductor chip 110. The LFSR 111 may generate a test pattern using a pseudo random pattern method. However, the LFSR 111 may use a reseeding method of calculating a seed value in advance and loading the seed value calculated in the LFSR 111 You can also generate the desired test pattern.

제1 내지 제4 스캔 체인(112a, 112b, 112c, 112d)은 LFSR(111)에서 생성된 테스트 패턴을 입력 받는다. 제1 내지 제4 스캔 체인(112a, 112b, 112c, 112d)은 여러 개의 스캔 셀(1, 2, …, 10)로 이루어지며, 한 스캔 셀 단위로 이동하는 방식으로 테스트 패턴에 해당하는 데이터가 입력될 수 있다. 이때, 각 스캔 체인은 테스트 패턴이 이동되는 스캔 패스가 된다. The first through fourth scan chains 112a, 112b, 112c and 112d receive test patterns generated in the LFSR 111. [ The first through fourth scan chains 112a, 112b, 112c, and 112d are made up of a plurality of scan cells 1, 2, ..., and 10, Can be input. At this time, each scan chain becomes a scan path in which the test pattern is moved.

제1 내지 제4 스캔 체인(112a, 112b, 112c, 112d)에 하나의 테스트 패턴이 모두 입력되면, 제1 내지 제4 스캔 체인(112a, 112b, 112c, 112d)을 통해 테스트 패턴에 대응하는 제1 테스트 결과 신호가 출력될 수 있다. When all the test patterns are input to the first through fourth scan chains 112a, 112b, 112c, and 112d, the first through fourth scan chains 112a, 112b, 112c, 1 Test result signal can be output.

제1 MISR(Multiple Input Signature Register)(113)은 제1 테스트 결과 신호를 압축하여 제1 출력 신호를 출력한다. A first multiple input signature register (MISR) 113 compresses the first test result signal and outputs a first output signal.

한편, 제2 반도체 칩(120)에 포함된 테스트 회로 역시 테스트 패턴을 발생시키는 LFSR(Linear Feedback Shift Register)(121), 제1 내지 제4 스캔 체인(122a, 122b, 122c, 122d), 제2 MISR(123) 및 오류 검출부(124)를 포함한다. The test circuit included in the second semiconductor chip 120 also includes a linear feedback shift register (LFSR) 121, first through fourth scan chains 122a, 122b, 122c, and 122d for generating test patterns, An MISR 123 and an error detection unit 124.

LFSR(121), 제1 내지 제4 스캔 체인(122a, 122b, 122c, 122d), 제2 MISR(123)은 제2 반도체 칩(120) 내에 포함되어 제2 반도체 칩(120)의 소프트 오류 검출을 위한 동작을 하는 것으로, 이들의 동작 방식은 제1 반도체 칩(110)에 포함된 테스트 회로의 구성들과 동일하다. The LFSR 121, the first to fourth scan chains 122a, 122b, 122c and 122d and the second MISR 123 are included in the second semiconductor chip 120 to detect the soft error of the second semiconductor chip 120 And their operation modes are the same as those of the test circuit included in the first semiconductor chip 110. [

제1 내지 제4 스캔 체인(122a, 122b, 122c, 122d)에 의해 테스트 패턴에 대응하는 제2 테스트 결과 신호가 출력되면, 제2 MISR(Multiple Input Signature Register)(123)은 제2 테스트 결과 신호를 압축하여 제2 출력 신호를 출력한다. 이때, 테스트 패턴은 제1 반도체 칩(110)의 소프트 오류 검출을 위해 적용된 테스트 패턴과 동일한 것이 바람직하다. When a second test result signal corresponding to a test pattern is output by the first to fourth scan chains 122a, 122b, 122c, and 122d, a second multiple input signature register (MISR) And outputs a second output signal. At this time, it is preferable that the test pattern is the same as the test pattern applied for soft error detection of the first semiconductor chip 110.

오류 검출부(124)는 제1 MISR(113)에서 출력되는 제1 출력 신호와, 제2 MISR(123)에서 출력되는 제2 출력 신호를 수신한다. 이때, 제1 출력 신호는 제1 반도체 칩(110)과 제2 반도체 칩(120) 사이에 배치된 TSV(130)를 통해 수신될 수 있다. The error detection unit 124 receives the first output signal output from the first MISR 113 and the second output signal output from the second MISR 123. At this time, the first output signal may be received through the TSV 130 disposed between the first semiconductor chip 110 and the second semiconductor chip 120.

오류 검출부(124)는 비교부(124a) 및 SER 카운터부(124b)를 이용하여 제1 출력 신호와 제2 출력 신호를 비교하여 소프트 오류를 검출한다. The error detector 124 compares the first output signal with the second output signal using the comparator 124a and the SER counter 124b to detect a soft error.

비교부(124a)는 제1 출력 신호와 제2 출력 신호를 비교하고, SER 카운터부(124b)는 비교부(124a)로부터 출력된 비교 결과, 제1 출력 신호와 제2 출력 신호가 서로 상이한 경우, 제1 및 제2 반도체 칩(110, 120)에 소프트 오류가 발생한 것으로 판단하고, 그에 따른 오류 신호를 출력한다. The comparator 124a compares the first output signal with the second output signal and the SER counter 124b compares the first output signal with the second output signal when the comparison result output from the comparator 124a is different , It is determined that a soft error has occurred in the first and second semiconductor chips 110 and 120, and an error signal corresponding thereto is output.

즉, LFSR(111, 121)을 통해 동일한 테스트 패턴을 생성하여 제1 반도체 칩(110) 및 제2 반도체 칩(120)을 동시에 테스트하고, 비교부(124a)에 포함된 XOR 게이트를 이용하여 제1 및 제2 MISR(113, 123)에서 출력되는 제1 출력 신호와 제2 출력 신호를 비교한다. That is, the same test pattern is generated through the LFSRs 111 and 121 to test the first semiconductor chip 110 and the second semiconductor chip 120 at the same time, and the XOR gate included in the comparator 124a 1 and the second MISR 113, 123 with the second output signal.

비교부(124a)는 제1 출력 신호와 제2 출력 신호를 수신하는 XOR 게이트와, XOR 게이트의 출력 값과 인에이블 신호를 수신하는 AND 게이트를 포함한다. 구체적으로, XOR 게이트는 제1 출력 신호와 제2 출력 신호의 각 비트들이 서로 동일하면"0"을 출력하고, 서로 상이하면 "1"을 출력한다. 그리고, AND 게이트는 XOR 게이트의 출력 값과 인에이블 신호를 수신하여 오류 검출을 위한 출력 값을 출력한다. 예를 들어, XOR 게이트의 출력 값이 "0"일 때, 인에이블 신호 "1"이 입력되면 AND 게이트는 "0"을 출력한다. 반면, XOR 게이트의 출력 값이 "1"일 때, 인에이블 신호 "1"이 입력되면, AND 게이트는 "1"을 출력한다. The comparator 124a includes an XOR gate for receiving the first output signal and the second output signal, and an AND gate for receiving the output value of the XOR gate and the enable signal. Specifically, the XOR gate outputs "0" if the bits of the first output signal and the second output signal are equal to each other, and outputs "1 " The AND gate receives the output value of the XOR gate and the enable signal, and outputs an output value for error detection. For example, when the output value of the XOR gate is "0 ", and the enable signal" 1 "is input, the AND gate outputs" 0 ". On the other hand, when the output value of the XOR gate is "1", when the enable signal "1" is input, the AND gate outputs "1".

SER 카운터부(124b)는 비교부(124a)를 통해 출력되는 출력 값을 이용하여 소프트 오류를 검출한다. 즉, SER 카운터부(124b)는 출력 값에서 "1"이 카운팅되면 제1 및 제2 반도체 칩(110, 120)에 소프트 오류가 발생한 것으로 판단한다. The SER counter 124b detects the soft error using the output value output through the comparator 124a. That is, the SER counter 124b determines that a soft error has occurred in the first and second semiconductor chips 110 and 120 when the output value is counted as "1 ".

도 2에 도시된 테스트 회로에 따르면, 각 반도체 칩(110, 120) 내에 하나의 MISR을 포함하므로 하드웨어의 오버헤드가 감소된다. 또한, 동일한 테스트 패턴을 각 반도체 칩(110, 120) 내에 구비된 테스트 회로에 적용하므로, 2개의 테스트 회로가 동시에 테스트를 진행하여 테스트 시간이 절반 가까이 감소될 수 있다.According to the test circuit shown in FIG. 2, the hardware overhead is reduced because it includes one MISR in each semiconductor chip 110, 120. Further, since the same test pattern is applied to the test circuits provided in the respective semiconductor chips 110 and 120, the test time can be reduced by about half by conducting the test at the same time by the two test circuits.

한편, 본 실시예에서는 SER 카운터부(124b)에서 소프트 오류가 카운팅되면, 제1 및 제2 반도체 칩(110, 120)에 대하여 상술한 테스트를 1회 반복 수행할 수 있다. 소프트 오류는 테스트를 다시 수행하더라도 반복하여 검출되지 않으나, 하드웨어 오류는 자체 결함에 의해 발생되는 것이므로, 테스트를 다시 수행할 경우, 반복 검출될 수 있다. 따라서, 테스트 회로에서 1차 테스트에서 소프트 오류가 검출되면, 2차 테스트를 수행하여, 소프트 오류와 하드웨어 오류를 구분할 수 있다. Meanwhile, in this embodiment, when the soft error is counted in the SER counter part 124b, the above-described test can be repeatedly performed on the first and second semiconductor chips 110 and 120 once. The soft error is not repeatedly detected even if the test is performed again. However, since the hardware error is caused by the defect itself, the soft error can be repeatedly detected when the test is performed again. Therefore, if a soft error is detected in the primary test in the test circuit, the secondary test can be performed to distinguish the soft error from the hardware error.

도 2에서 오류 검출부(124)가 제2 반도체 칩(120)에 포함된 것으로 설명 및 도시하였으나, 오류 검출부(124)는 테스트하고자 하는 제1 및 제2 반도체 칩(110, 120) 중 어느 하나의 내부에 배치되어 2개의 MISR(113, 123)으로부터 제1 및 제2 출력 신호를 수신하면 된다. 따라서, 오류 검출부(124)는 제1 반도체 칩(110)에 포함될 수도 있다. Although the error detecting unit 124 is illustrated as being included in the second semiconductor chip 120 in FIG. 2, the error detecting unit 124 may include any one of the first and second semiconductor chips 110 and 120 So that the first and second output signals are received from the two MISRs 113 and 123, respectively. Therefore, the error detection unit 124 may be included in the first semiconductor chip 110. [

도 3은 본 발명의 다른 실시예에 따른 3차원 반도체 장치에 내장된 테스트 회로의 구성을 나타내는 도면이다. 도 3에서 3차원 반도체 장치(200)는 3개의 반도체 칩(210, 220, 230)을 포함한다. 제1 반도체 칩(210)과 제2 반도체 칩(220)은 도 2에 도시된 3차원 반도체 장치(100)와 동일한 테스트 회로를 포함하며, 동일한 테스트 동작을 수행할 수 있다. 3 is a diagram showing a configuration of a test circuit built in a three-dimensional semiconductor device according to another embodiment of the present invention. In FIG. 3, the three-dimensional semiconductor device 200 includes three semiconductor chips 210, 220, and 230. The first semiconductor chip 210 and the second semiconductor chip 220 include the same test circuit as the three-dimensional semiconductor device 100 shown in FIG. 2, and can perform the same test operation.

간략히 설명하면, 제1 및 제2 반도체 칩(210, 220)은 내장된 테스트 회로를 이용하여 소프트 오류를 검출하는데, 각 테스트 회로는 테스트 패턴을 발생시키는 LFSR(Linear Feedback Shift Register), 복수의 스캔 체인, 그리고 1개의 MISR을 포함한다. 즉, 제1 반도체 칩(210)에 내장된 테스트 회로는 제1 MISR(211)을 포함하고, 제2 반도체 칩(220)에 내장된 테스트 회로는 제2 MISR(221)을 포함한다. Briefly, the first and second semiconductor chips 210 and 220 use a built-in test circuit to detect a soft error. Each test circuit includes a Linear Feedback Shift Register (LFSR) generating a test pattern, Chain, and one MISR. That is, the test circuit embedded in the first semiconductor chip 210 includes the first MISR 211, and the test circuit embedded in the second semiconductor chip 220 includes the second MISR 221.

제1 MISR(211)은 테스트 패턴에 대응하는 제1 테스트 결과 신호를 압축하고, 제2 MISR(221)은 테스트 패턴에 대응하는 제2 테스트 결과 신호를 압축한다. 이때, 동일한 테스트 패턴이 각 테스트 회로에 동시에 적용될 수 있다. The first MISR 211 compresses the first test result signal corresponding to the test pattern, and the second MISR 221 compresses the second test result signal corresponding to the test pattern. At this time, the same test pattern can be simultaneously applied to each test circuit.

본 실시예에서 3차원 반도체 장치(200)는 제3 반도체 칩(230)에 대한 테스트 동작을 더 수행할 수 있다. 구체적으로, 제3 반도체 칩(230)은 LFSR(Linear Feedback Shift Register), 복수의 스캔 체인 및 제3 MISR(231)을 포함한다. In this embodiment, the three-dimensional semiconductor device 200 may further perform a test operation on the third semiconductor chip 230. [ Specifically, the third semiconductor chip 230 includes a linear feedback shift register (LFSR), a plurality of scan chains, and a third MISR 231.

제3 MISR(231)은 테스트 패턴에 대응하는 제3 테스트 결과 신호를 압축한다. 여기서, 테스트 패턴은 제1 MISR(211) 및 제2 MISR(221)과 동일한 테스트 패턴일 수 있다. 한편, 제2 반도체 칩(220)은 제1 반도체 칩(210) 및 제3 반도체 칩(230)과 달리 오류 검출부(222)를 포함한다. 오류 검출부(222)는 제1 MISR(211)에서 출력되는 제1 출력 신호와, 제2 MISR(221)에서 출력되는 제2 출력 신호를 수신하며, 제3 MISR(231)에서 출력되는 제3 출력 신호를 수신한다. The third MISR 231 compresses the third test result signal corresponding to the test pattern. Here, the test pattern may be the same test pattern as the first MISR 211 and the second MISR 221. Unlike the first semiconductor chip 210 and the third semiconductor chip 230, the second semiconductor chip 220 includes an error detection unit 222. The error detector 222 receives the first output signal output from the first MISR 211 and the second output signal output from the second MISR 221 and outputs the third output signal output from the third MISR 231 Signal.

이때, 오류 검출부(222)는 제1 반도체 칩(210)과 제2 반도체 칩(220) 사이에 배치된 TSV(240)를 통해 제1 반도체 칩(210)과 전기적으로 연결될 수 있으며, 제2 반도체 칩(220)과 제3 반도체 칩(230) 사이에 배치된 TSV(250)를 통해 제3 반도체 칩(230)과 전기적으로 연결될 수 있다. 따라서, 오류 검출부(222)는 제1 내지 제3 MISR(211, 221, 231)로부터 제1 내지 제3 출력 신호를 수신하고, 이 출력 신호들을 비교하여 소프트 오류를 검출할 수 있다.The error detection unit 222 may be electrically connected to the first semiconductor chip 210 through the TSV 240 disposed between the first semiconductor chip 210 and the second semiconductor chip 220, And may be electrically connected to the third semiconductor chip 230 through the TSV 250 disposed between the chip 220 and the third semiconductor chip 230. Therefore, the error detecting unit 222 can receive the first to third output signals from the first to third MISRs 211, 221, and 231, and compare these output signals to detect a soft error.

오류 검출부(222)는 비교부(222a) 및 SER 카운터부(222b)를 이용하여 제1 내지 제3 출력 신호를 비교하여 소프트 오류를 검출한다. 구체적으로, 비교부(222a)는 제1 내지 제3 출력 신호들에서 동시에 출력되는 비트가 모두 "0"이거나 모두 "1"이면 "0"을 출력하고, 어느 하나라도 상이하면 "1"을 출력할 수 있다. The error detection unit 222 compares the first to third output signals using the comparison unit 222a and the SER counter unit 222b to detect a soft error. Specifically, the comparator 222a outputs "0" if all the bits simultaneously output from the first to third output signals are "0" or all "1 & can do.

SER 카운터부(222b)는 비교부(222a)를 통해 출력되는 출력 값을 이용하여 소프트 오류를 검출한다. 즉, 비교부(222a)를 통해 출력되는 출력 값이 "1"인 경우, SER 카운터부(222b)는 제1 내지 제3 반도체 칩(210, 220, 230)의 소프트 오류를 검출할 수 있다.The SER counter 222b detects a soft error using the output value output through the comparator 222a. That is, when the output value outputted through the comparator 222a is '1', the SER counter 222b can detect the soft errors of the first to third semiconductor chips 210, 220 and 230.

도 3에 도시된 실시예에 따르면, 제1 내지 제3 반도체 칩(210, 220, 230)에 내장된 테스트 회로들에 동일한 테스트 패턴을 동시에 적용하여 소프트 오류를 검출할 수 있다. According to the embodiment shown in FIG. 3, the same test pattern can be simultaneously applied to the test circuits built in the first to third semiconductor chips 210, 220 and 230 to detect a soft error.

특히, 하나의 오류 검출부(222)가 3개의 반도체 칩(210, 220, 230)에 대한 소프트 오류를 동시에 검출함으로써, 테스트를 위한 하드웨어 오버헤드를 감소시키고, 테스트 시간을 감소시킬 수 있다. In particular, by simultaneously detecting a soft error in the three semiconductor chips 210, 220, and 230 by one error detection unit 222, the hardware overhead for testing can be reduced and the test time can be reduced.

도 3에 도시된 테스트 회로 역시, 오류 검출부(222) 에서 소프트 오류가 검출되면, 제1 내지 제3 반도체 칩(210, 220, 230)에 대하여 상술한 테스트를 1회 반복 수행할 수 있다. 반복 테스트를 통해 제1 내지 제3 반도체 칩(210, 220, 230)에 대한 하드웨어 오류를 검출할 수 있다. The test circuit shown in FIG. 3 can also perform the above-described test once on the first to third semiconductor chips 210, 220, and 230 when a soft error is detected in the error detection unit 222. It is possible to detect a hardware error in the first to third semiconductor chips 210, 220 and 230 through the repetitive test.

한편, 오류 검출부(222)는 제2 반도체 칩(220) 내에 배치된 것으로 설명 및 도시하였으나, 오류 검출부(222)는 테스트하고자 하는 제1 내지 제3 반도체 칩(210, 220, 230) 중 어느 하나의 내부에 배치되어 3개의 MISR로부터 출력 신호를 수신하면 된다. 따라서, 오류 검출부(222)는 제 제1 반도체 칩(210)에 포함될 수도 있으며, 제3 반도체 칩(230)에 포함될 수도 있다.Although the error detecting unit 222 has been described and shown as being disposed in the second semiconductor chip 220, the error detecting unit 222 may be any one of the first to third semiconductor chips 210, 220, and 230 And receives the output signals from the three MISRs. Therefore, the error detecting unit 222 may be included in the first semiconductor chip 210 or may be included in the third semiconductor chip 230. [

도 4는 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치에 내장된 테스트 회로의 구성을 나타내는 도면이다. 도 4에서 3차원 반도체 장치(300)는 4개의 반도체 칩(310, 320, 340, 350)을 포함한다. 여기서, 2개의 반도체 칩은 하나의 테스트 세트로 구성될 수 있다. 따라서, 제1 반도체 칩(310)과 제2 반도체 칩(320)이 제1 테스트 세트이고, 제3 반도체 칩(340)과 제4 반도체 칩(350)이 제2 테스트 세트가 될 수 있다. 4 is a diagram showing a configuration of a test circuit built in a three-dimensional semiconductor device according to another embodiment of the present invention. In FIG. 4, the three-dimensional semiconductor device 300 includes four semiconductor chips 310, 320, 340, and 350. Here, the two semiconductor chips may be constituted by one test set. Accordingly, the first semiconductor chip 310 and the second semiconductor chip 320 may be the first test set, and the third semiconductor chip 340 and the fourth semiconductor chip 350 may be the second test set.

제1 반도체 칩(310)과 제2 반도체 칩(320), 제3 반도체 칩(340)과 제4 반도체 칩(350)은 도 2에 도시된 3차원 반도체 장치(100)와 동일한 테스트 회로를 포함하며, 동일한 테스트 동작을 수행할 수 있다.The first semiconductor chip 310 and the second semiconductor chip 320, the third semiconductor chip 340 and the fourth semiconductor chip 350 include the same test circuit as the three-dimensional semiconductor device 100 shown in FIG. 2 And can perform the same test operation.

간략히 설명하면, 제1 내지 제4 반도체 칩(310, 320, 340, 350)은 내장된 테스트 회로를 이용하여 소프트 오류를 검출하는데, 각 테스트 회로는 테스트 패턴을 발생시키는 LFSR(Linear Feedback Shift Register), 복수의 스캔 체인, 그리고 1개의 MISR(311, 321, 341, 351)을 포함한다. 또한, 제2 반도체 칩(320)에 내장된 테스트 회로는 제1 오류 검출부(322)를 포함하고, 제4 반도체 칩(350)에 내장된 테스트 회로는 제2 오류 검출부(352)를 포함한다. Briefly, the first to fourth semiconductor chips 310, 320, 340, and 350 detect a soft error using a built-in test circuit. Each test circuit includes a linear feedback shift register (LFSR) A plurality of scan chains, and one MISR 311, 321, 341, and 351. The test circuit built in the second semiconductor chip 320 includes the first error detection section 322 and the test circuit embedded in the fourth semiconductor chip 350 includes the second error detection section 352. [

제1 오류 검출부(322)는 TSV(330)를 통해 제1 MISR(311)에서 출력되는 제1 출력 신호와, 제2 MISR(321)에서 출력되는 제2 출력 신호를 이용하여 제1 및 제2 반도체 칩(310, 320)의 소프트 오류를 검출할 수 있다. The first error detection unit 322 detects the first and second error signals using the first output signal outputted from the first MISR 311 and the second output signal outputted from the second MISR 321 via the TSV 330, A soft error of the semiconductor chips 310 and 320 can be detected.

또한, 제2 오류 검출부(352)는 TSV(360)를 통해 제3 MISR(341)에서 출력되는 제3 출력 신호와, 제4 MISR(351)에서 출력되는 제4 출력 신호를 이용하여 제3 및 제4 반도체 칩(340, 350)의 소프트 오류를 검출할 수 있다.The second error detector 352 detects the third and fourth signals using the third output signal outputted from the third MISR 341 and the fourth output signal outputted from the fourth MISR 351 via the TSV 360, It is possible to detect a soft error of the fourth semiconductor chips 340 and 350.

도 4에 도시된 테스트 회로에 따르면, 각 반도체 칩(310, 320, 340, 350) 내에 하나의 MISR을 포함하므로 하드웨어의 오버헤드가 감소된다. 또한, 소프트 오류를 검출하기 위한 각 오류 검출부(351, 352)는 두 개의 테스트 회로 당 하나만 포함되므로, 이에 따른 하드웨어의 오버헤드 역시 감소될 수 있다. 특히, 3차원 반도체 장치(400)를 구성하는 반도체 칩의 수가 증가할수록 하드웨어의 오버헤드 감소 효과가 커질 수 있다.According to the test circuit shown in FIG. 4, the hardware overhead is reduced because it includes one MISR in each semiconductor chip 310, 320, 340, 350. In addition, since only one error detector 351 or 352 for detecting a soft error is included in each of two test circuits, the hardware overhead can also be reduced. In particular, as the number of semiconductor chips constituting the three-dimensional semiconductor device 400 increases, the overhead reduction effect of the hardware can be increased.

도 5는 본 발명의 일 실시예에 따른 3차원 반도체 장치의 테스트 방법을 설명하기 위한 도면이다. 도 5에 도시된 테스트 방법은 도 2에 도시된 3차원 반도체 장치(100)의 테스트 회로에 의해 수행될 수 있다. 여기서, 3차원 반도체 장치(100)는 제1 및 제2 반도체 칩(110, 120)를 포함하며, 테스트 회로는 제1 및 제2 반도체 칩(110, 120)에 내장된다. 5 is a view for explaining a method of testing a three-dimensional semiconductor device according to an embodiment of the present invention. The test method shown in Fig. 5 can be performed by the test circuit of the three-dimensional semiconductor device 100 shown in Fig. Here, the three-dimensional semiconductor device 100 includes first and second semiconductor chips 110 and 120, and a test circuit is embedded in the first and second semiconductor chips 110 and 120.

테스트 회로는 제1 반도체 칩(110)에 배치된 제1 MISR(113)을 이용하여 LFSR에서 생성된 테스트 패턴에 대응하는 제1 테스트 결과 신호를 압축한다(510 단계). The test circuit compresses the first test result signal corresponding to the test pattern generated in the LFSR using the first MISR 113 disposed in the first semiconductor chip 110 (operation 510).

또한, 테스트 회로는 제2 반도체 칩(120)에 배치된 제2 MISR(123)을 이용하여 LFSR에서 생성된 테스트 패턴에 대응하는 제2 테스트 결과 신호를 압축한다(520 단계). 여기서, 510 단계 및 520 단계는 동일한 테스트 패턴을 이용하여 동시에 수행될 수 있다. In addition, the test circuit compresses the second test result signal corresponding to the test pattern generated in the LFSR using the second MISR 123 disposed in the second semiconductor chip 120 (operation 520). Here, steps 510 and 520 may be performed simultaneously using the same test pattern.

테스트 회로는 제1 MISR(113)에서 출력되는 제1 출력 신호와 제2 MISR(123)에서 출력되는 제2 출력 신호를 비교하여 소프트 오류를 검출한다(530 단계). 구체적으로, 제1 출력 신호와 제2 출력 신호를 비교하여 서로 상이한 비트 값을 가지면 소프트 오류가 검출한 것으로 판단할 수 있다. 이는 도 2에 도시된 비교부(124a) 및 오류 검출부(125b)의 동작과 동일한 방법으로 수행되므로, 구체적인 설명은 생략한다.The test circuit compares the first output signal output from the first MISR 113 with the second output signal output from the second MISR 123 to detect a soft error (operation 530). Specifically, if the first output signal and the second output signal are compared to have different bit values, it can be determined that a soft error has been detected. This is performed in the same manner as the operation of the comparing unit 124a and the error detecting unit 125b shown in FIG. 2, and therefore, a detailed description thereof will be omitted.

도 5는 2개의 반도체 칩을 포함하는 3차원 반도체 장치(100)에 대한 테스트 방법이나, 3개 이상의 반도체 칩을 포함하는 3차원 반도체 장치에 대해서도 유사한 테스트 방법이 적용될 수 있다. 5, a similar test method can be applied to a test method for a three-dimensional semiconductor device 100 including two semiconductor chips or a three-dimensional semiconductor device including three or more semiconductor chips.

예를 들어, 3개의 반도체 칩을 포함하는 3차원 반도체 장치의 경우, 도 3에 도시된 실시예와 같이, 어느 하나의 기준 MISR에서 출력된 테스트 결과 신호와, 타 테스트 회로들에 포함된 MISR에서 출력된 테스트 결과 신호를 한번에 비교하여 소프트 오류를 검출할 수 있다. For example, in the case of a three-dimensional semiconductor device including three semiconductor chips, as in the embodiment shown in FIG. 3, the test result signal output from any one reference MISR and the MISR included in the other test circuits A soft error can be detected by comparing the output signal of the test result at a time.

또는, 4개의 반도체 칩을 포함하는 3차원 반도체 장치의 경우, 도 4에 도시된 실시예와 같이, 2개의 반도체 칩을 하나의 테스트 세트로 구성하고, 2개의 반도체 칩에 배치된 MISR에서 출력된 테스트 결과 신호를 비교하여 소프트 오류를 검출할 수 있다.Alternatively, in the case of a three-dimensional semiconductor device including four semiconductor chips, as in the embodiment shown in FIG. 4, two semiconductor chips may be constituted by one test set, The soft error can be detected by comparing the test result signal.

이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. This is possible.

그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined by the equivalents of the claims, as well as the claims.

100: 3차원 반도체 장치
110: 제1 반도체 칩
120: 제2 반도체 칩
111, 121: LFSR
113: 제1 MISR
123: 제2 MISR
124: 오류 검출부100: Three-dimensional semiconductor device
110: first semiconductor chip
120: second semiconductor chip
111, 121: LFSR
113: 1st MISR
123: 2nd MISR
124:

Claims (8)

제1 반도체 칩 내에 배치되어 테스트 패턴에 대응하는 제1 테스트 결과 신호를 압축하는 제1 MISR(Multiple Input Signature Register);
상기 제1 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제2 반도체 칩 내에 배치되어 상기 테스트 패턴에 대응하는 제2 테스트 결과 신호를 압축하는 제2 MISR(Multiple Input Signature Register);
상기 제1 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제3 반도체 칩 내에 배치되어 상기 테스트 패턴에 대응하는 제3 테스트 결과 신호를 압축하는 제3 MISR(Multiple Input Signature Register); 및
상기 제1 MISR에서 출력되는 제1 출력 신호, 상기 제2 MISR에서 출력되는 제2 출력 신호 및 상기 제3 MISR에서 출력되는 제3 출력 신호를 비교하여 상기 제1 반도체칩 내지 상기 제3 반도체칩의 소프트 오류를 검출하는 오류 검출부;
상기 오류 검출부는,
상기 제1 반도체 칩 내지 상기 제3 반도체 칩 중 어느 하나의 내부에 배치되고,
상기 제1 반도체 칩 내지 상기 제3 반도체 칩 사이에 배치된 TSV(Through Silicon Via)를 통해 상기 제1 반도체 칩 내지 상기 제3 반도체 칩 중 적어도 둘과 전기적으로 연결되며,
상기 제1 반도체 칩에 배치될 경우, 상기 TSV를 통해 상기 제2 MISR 및 상기 제3 MISR과 전기적으로 연결되고,
상기 제2 반도체 칩에 배치될 경우, 상기 TSV를 통해 상기 제1 MISR 및 상기 제3 MISR과 전기적으로 연결되며,
상기 제3 반도체 칩에 배치될 경우, 상기 TSV를 통해 상기 제1 MISR 및 상기 제2 MISR과 전기적으로 연결되는
3차원 반도체 장치의 테스트 회로.A first MISR (Multiple Input Signature Register) arranged in the first semiconductor chip for compressing a first test result signal corresponding to a test pattern;
A second MISR (Multiple Input Signature Register) arranged in a second semiconductor chip stacked on either one of the upper side and the lower side of the first semiconductor chip and compressing a second test result signal corresponding to the test pattern;
A third MISR (Multiple Input Signature Register) arranged in a third semiconductor chip stacked on either one of the upper side and the lower side of the first semiconductor chip to compress a third test result signal corresponding to the test pattern; And
A second output signal output from the first MISR, a second output signal output from the second MISR, and a third output signal output from the third MISR to compare the first output signal outputted from the first semiconductor chip An error detector for detecting a soft error;
Wherein,
A first semiconductor chip, a second semiconductor chip, and a third semiconductor chip,
And electrically connected to at least two of the first semiconductor chip and the third semiconductor chip through a through silicon via (TSV) disposed between the first semiconductor chip and the third semiconductor chip,
And when electrically connected to the second MISR and the third MISR through the TSV when disposed on the first semiconductor chip,
And when electrically connected to the first MISR and the third MISR through the TSV when disposed on the second semiconductor chip,
And when electrically connected to the first MISR and the second MISR through the TSV when disposed on the third semiconductor chip
A test circuit of a three-dimensional semiconductor device. 제1항에 있어서,
상기 오류 검출부는,
상기 제1 출력 신호 내지 상기 제3 출력 신호 중 어느 하나가 상이한 경우, 상기 제1 반도체 칩 내지 상기 제3 반도체 칩의 소프트 오류를 검출하는 SER 카운터부
를 포함하는 3차원 반도체 장치의 테스트 회로.The method according to claim 1,
Wherein,
And a SER counter unit for detecting a soft error of the first semiconductor chip or the third semiconductor chip when any one of the first output signal and the third output signal is different,
And a test circuit for testing the three-dimensional semiconductor device. 제1항에 있어서,
상기 제1 반도체 칩 내지 상기 제3 반도체 칩 각각은,
상기 테스트 패턴을 발생시키는 LFSR; 및
상기 테스트 패턴을 입력받아 저장하는 복수의 스캔 체인
을 포함하는 3차원 반도체 장치의 테스트 회로.The method according to claim 1,
Wherein each of the first semiconductor chip and the third semiconductor chip includes:
An LFSR generating the test pattern; And
A plurality of scan chains for receiving and storing the test patterns,
And a test circuit for testing the three-dimensional semiconductor device. 삭제delete 삭제delete 제1 반도체 칩 내에 배치된 제1 MISR(Multiple Input Signature Register)을 이용하여 테스트 패턴에 대응하는 제1 테스트 결과 신호를 압축하는 단계;
상기 제1 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제2 반도체 칩 내의 제2 MISR(Multiple Input Signature Register)을 이용하여 상기 테스트 패턴에 대응하는 제2 테스트 결과 신호를 압축하는 단계;
상기 제1 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제3 반도체 칩 내의 제3 MISR(Multiple Input Signature Register)을 이용하여 상기 테스트 패턴에 대응하는 제3 테스트 결과 신호를 압축하는 단계;
오류 검출부에서, 상기 제1 MISR에서 출력되는 제1 출력 신호, 상기 제2 MISR에서 출력되는 제2 출력 신호 및 상기 제3 MISR에서 출력되는 제3 출력 신호를 비교하여 상기 제1 반도체칩 내지 상기 제3 반도체칩의 소프트 오류를 검출하는 단계를 포함하고,
상기 오류 검출부는,
상기 제1 반도체 칩 내지 상기 제3 반도체 칩 중 어느 하나의 내부에 배치되고,
상기 제1 반도체 칩 내지 상기 제3 반도체 칩 사이에 배치된 TSV(Through Silicon Via)를 통해 상기 제1 반도체 칩 내지 상기 제3 반도체 칩 중 적어도 둘과 전기적으로 연결되며,
상기 제1 반도체 칩에 배치될 경우, 상기 TSV를 통해 상기 제2 MISR 및 상기 제3 MISR과 전기적으로 연결되고,
상기 제2 반도체 칩에 배치될 경우, 상기 TSV를 통해 상기 제1 MISR 및 상기 제3 MISR과 전기적으로 연결되며,
상기 제3 반도체 칩에 배치될 경우, 상기 TSV를 통해 상기 제1 MISR 및 상기 제2 MISR과 전기적으로 연결되는
3차원 반도체 장치의 테스트 방법.Compressing a first test result signal corresponding to a test pattern using a first multiple input signature register (MISR) disposed in the first semiconductor chip;
Compressing a second test result signal corresponding to the test pattern using a second multiple input signature register (MISR) in a second semiconductor chip stacked on either one of the upper side and the lower side of the first semiconductor chip;
Compressing a third test result signal corresponding to the test pattern by using a third multiple input signature register (MISR) in a third semiconductor chip stacked on either one of the upper side and the lower side of the first semiconductor chip;
The error detection unit compares the first output signal outputted from the first MISR, the second output signal outputted from the second MISR and the third output signal outputted from the third MISR, 3 detecting a soft error of the semiconductor chip,
Wherein,
A first semiconductor chip, a second semiconductor chip, and a third semiconductor chip,
And electrically connected to at least two of the first semiconductor chip and the third semiconductor chip through a through silicon via (TSV) disposed between the first semiconductor chip and the third semiconductor chip,
And when electrically connected to the second MISR and the third MISR through the TSV when disposed on the first semiconductor chip,
And when electrically connected to the first MISR and the third MISR through the TSV when disposed on the second semiconductor chip,
And when electrically connected to the first MISR and the second MISR through the TSV when disposed on the third semiconductor chip
Method of testing a three - dimensional semiconductor device. 제6항에 있어서,
상기 소프트 오류를 검출하는 단계는,
SER 카운터부에서, 상기 제1 출력 신호 내지 상기 제3 출력 신호 중 어느 하나가 상이한 경우, 상기 제1 반도체 칩 내지 상기 제3 반도체 칩의 소프트 오류를 검출하는 단계
를 포함하는 3차원 반도체 장치의 테스트 방법.The method according to claim 6,
Wherein detecting the soft error comprises:
Detecting a soft error of the first semiconductor chip or the third semiconductor chip when any one of the first output signal and the third output signal is different in the SER counter unit
The method comprising the steps of: 삭제delete
KR1020170129195A 2017-10-10 2017-10-10 Test circuit for 3d semiconductor device and method for testing thereof KR101884573B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170129195A KR101884573B1 (en) 2017-10-10 2017-10-10 Test circuit for 3d semiconductor device and method for testing thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170129195A KR101884573B1 (en) 2017-10-10 2017-10-10 Test circuit for 3d semiconductor device and method for testing thereof

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020160046987 Division 2016-04-18 2016-04-18

Publications (2)

Publication Number Publication Date
KR20170119312A KR20170119312A (en) 2017-10-26
KR101884573B1 true KR101884573B1 (en) 2018-08-01

Family

ID=60300932

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170129195A KR101884573B1 (en) 2017-10-10 2017-10-10 Test circuit for 3d semiconductor device and method for testing thereof

Country Status (1)

Country Link
KR (1) KR101884573B1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011082448A (en) 2009-10-09 2011-04-21 Elpida Memory Inc Semiconductor apparatus and testing method thereof
JP2013524166A (en) 2010-03-26 2013-06-17 アイメック Test architecture for TSV-based 3D stacked IC
US20150260792A1 (en) 2014-03-12 2015-09-17 International Business Machines Corporation Matrix and compression-based error detection

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011082448A (en) 2009-10-09 2011-04-21 Elpida Memory Inc Semiconductor apparatus and testing method thereof
JP2013524166A (en) 2010-03-26 2013-06-17 アイメック Test architecture for TSV-based 3D stacked IC
US20150260792A1 (en) 2014-03-12 2015-09-17 International Business Machines Corporation Matrix and compression-based error detection

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Alodeep Sanyal, Syed M. Alam, Sandip Kundu. A Built-In Self-Test Scheme for Soft Error Rate Characterization. 14th IEEE International On-Line Testing Symposium 2008. July 2008. pp. 65-70

Also Published As

Publication number Publication date
KR20170119312A (en) 2017-10-26

Similar Documents

Publication Publication Date Title
Patel et al. Application of Saluja-Karpovsky compactors to test responses with many unknowns
US6442723B1 (en) Logic built-in self test selective signature generation
US4768196A (en) Programmable logic array
EP0529290B1 (en) Hybrid pattern self-testing of integrated circuits
US7437641B1 (en) Systems and methods for signature circuits
Pomeranz et al. On output response compression in the presence of unknown output values
US6442720B1 (en) Technique to decrease the exposure time of infrared imaging of semiconductor chips for failure analysis
EP0585435B1 (en) Transparent testing of integrated circuits
EP2135104B1 (en) Testable integrated circuit and test data generation method
US6199184B1 (en) Parallel signature compression circuit and method for designing the same
US7260757B2 (en) System and method for testing electronic devices on a microchip
US9043662B2 (en) Double data rate memory physical interface high speed testing using self checking loopback
US20080148119A1 (en) Apparatus for Built-in Speed Grading and Method for Generating Desired Frequency for the Same
Ahmad A simulation experiment on a built-in self test equipped with pseudorandom test pattern generator and Multi-Input Shift Register (MISR)
KR101884573B1 (en) Test circuit for 3d semiconductor device and method for testing thereof
Savir Salvaging test windows in BIST diagnostics
Cheng et al. On the over-specification problem in sequential ATPG algorithms
Teja et al. Test pattern generation using NLFSR for detecting single stuck-at faults
US10095591B2 (en) Test circuit for 3D semiconductor device and method for testing thereof
KR20060019556A (en) Signal integrity self-test architecture
US7299394B2 (en) Method and apparatus for determining optimum initial value for test pattern generator
US6240537B1 (en) Signature compression circuit and method
US10024914B2 (en) Diagnosing failure locations of an integrated circuit with logic built-in self-test
JP4025301B2 (en) Electronic circuit test circuit, electronic circuit test apparatus, and electronic circuit test method
EP3105674B1 (en) Testing a feedback shift-register

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant