KR101878374B1

KR101878374B1 - Scan driving device and driving method thereof

Info

Publication number: KR101878374B1
Application number: KR1020120043970A
Authority: KR
Inventors: 정보용; 박용성; 최덕영
Original assignee: 삼성디스플레이 주식회사
Priority date: 2012-04-26
Filing date: 2012-04-26
Publication date: 2018-07-16
Also published as: KR20130120809A; US8810552B2; US20130285888A1

Abstract

주사 구동 장치는 순차적으로 배열되는 복수의 주사 구동 블록을 포함하고, 상기 복수의 주사 구동 블록 각각은, 제1 클록 신호 입력단에 입력되는 클록 신호가 전달되는 제1 노드에 연결되어 있는 게이트 전극, 출력 제어신호가 입력되는 일 전극 및 제1 출력단에 연결되어 있는 타 전극을 포함하는 제1 트랜지스터, 제2 클록 신호 입력단에 입력되는 클록 신호에 따라 입력 신호가 전달되는 제2 노드에 연결되어 있는 게이트 전극, 제3 클록 신호 입력단에 연결되어 있는 일 전극 및 상기 제1 출력단에 연결되어 있는 타 전극을 포함하는 제2 트랜지스터, 상기 제1 노드에 연결되어 있는 게이트 전극, 상기 출력 제어신호가 입력되는 일 전극 및 제2 출력단에 연결되어 있는 타 전극을 포함하는 제3 트랜지스터, 및 상기 제2 노드에 연결되어 있는 게이트 전극, 상기 제3 클록 신호 입력단에 연결되어 있는 일 전극 및 상기 제2 출력단에 연결되어 있는 타 전극을 포함하는 제4 트랜지스터를 포함하고, 상기 제1 출력단은 상기 복수의 주사 구동 블록 각각의 주사선에 연결되고, 상기 제2 출력단은 상기 복수의 주사 구동 블록 각각의 다음에 배열된 주사 구동 블록의 입력 신호 입력단에 연결된다.The scan driver includes a plurality of scan driving blocks arranged in sequence, each of the plurality of scan driving blocks includes a gate electrode connected to a first node through which a clock signal inputted to a first clock signal input terminal is transmitted, A first transistor including one electrode to which a control signal is input and another electrode connected to the first output terminal; a gate electrode connected to a second node to which an input signal is transmitted according to a clock signal input to a second clock signal input terminal; A second transistor including one electrode connected to the third clock signal input terminal and the other electrode connected to the first output terminal, a gate electrode connected to the first node, And a third transistor connected to the second output terminal, and a gate electrode connected to the second node, And a fourth transistor including one electrode connected to the third clock signal input terminal and another electrode connected to the second output terminal, wherein the first output terminal is connected to the scanning line of each of the plurality of scan driving blocks And the second output terminal is connected to the input signal input terminal of the scan driving block arranged next to each of the plurality of scan driving blocks.

Description

BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a scan driving device,

본 발명은 주사 구동 장치 및 그 구동 방법에 관한 것으로, 보다 상세하게는 표시장치의 표시영역에서 발생할 수 있는 오동작에 대해 강건한 주사 구동 장치 및 그 구동 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0002] The present invention relates to a scan driver and a driving method thereof, and more particularly, to a scan driver and a driving method thereof that are robust against malfunctions that may occur in a display area of a display device.

표시장치의 표시영역은 복수의 주사선 및 복수의 데이터선에 연결되어 대략 행렬의 형태로 배열되는 복수의 화소를 포함한다. 표시장치는 영상을 표시하기 위하여 복수의 주사선에 순차적으로 게이트 온 전압의 주사신호를 인가하고, 게이트 온 전압의 주사신호에 대응하는 데이터 신호를 복수의 데이터선에 인가한다. A display area of the display device includes a plurality of pixels connected to a plurality of scanning lines and a plurality of data lines and arranged in a substantially matrix form. The display device sequentially applies a gate-on voltage scanning signal to a plurality of scanning lines to display an image, and applies a data signal corresponding to a scanning signal of a gate-on voltage to a plurality of data lines.

주사 구동 장치는 복수의 주사선에 연결되어 순차적으로 배열되는 복수의 주사 구동 블록을 포함한다. 복수의 주사 구동 블록은 앞서 배열된 주사 구동 블록의 주사 신호가 입력되면 자신의 주사 신호를 출력하는 방식으로 게이트 온 전압의 주사 신호를 순차적으로 출력한다. The scan driving device includes a plurality of scan driving blocks sequentially connected to a plurality of scan lines. The plurality of scan driving blocks sequentially output the scan signals of the gate-on voltage in a manner of outputting the scan signals of the scan driving blocks arranged in the preceding scan driving block.

한편, 표시장치의 표시영역에서는 정전기, 배선 간의 쇼트(short), 커플링 등에 의한 오동작이 발생할 수 있다. 표시영역에서의 정전기, 배선 간의 쇼트, 커플링 등에 의한 오동작으로 인하여 주사선의 전압 레벨이 변동될 수 있다. 복수의 주사선 중에서 어느 하나의 주사선의 전압 레벨의 변동되면 다음에 배열된 주사 구동 블록의 주사 신호가 정상적으로 출력되지 않는다. 즉, 주사 구동 장치가 정상적으로 주사 신호를 출력하지 못 하는 불량이 발생할 수 있다.On the other hand, in the display area of the display device, a malfunction due to static electricity, a short between the wirings, coupling and the like may occur. The voltage level of the scanning line may fluctuate due to static electricity in the display area, a short circuit between wiring lines, and a malfunction due to coupling or the like. When the voltage level of any one of the plurality of scan lines changes, the scan signal of the next arranged scan drive block is not normally output. That is, the scan driver may fail to output the scan signal normally.

본 발명이 해결하고자 하는 기술적 과제는 표시장치의 표시영역에서 발생할 수 있는 정전기, 배선 간의 쇼트, 커플링 등에 의한 오동작에 대해 강건한 주사 구동 장치 및 그 구동 방법을 제공함에 있다. SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and it is an object of the present invention to provide a scan driving apparatus which is robust against malfunction caused by static electricity, short-circuit between wires, coupling,

본 발명의 일 실시예에 따른 주사 구동 장치는 순차적으로 배열되는 복수의 주사 구동 블록을 포함하고, 상기 복수의 주사 구동 블록 각각은, 제1 클록 신호 입력단에 입력되는 클록 신호가 전달되는 제1 노드에 연결되어 있는 게이트 전극, 출력 제어신호가 입력되는 일 전극 및 제1 출력단에 연결되어 있는 타 전극을 포함하는 제1 트랜지스터, 제2 클록 신호 입력단에 입력되는 클록 신호에 따라 입력 신호가 전달되는 제2 노드에 연결되어 있는 게이트 전극, 제3 클록 신호 입력단에 연결되어 있는 일 전극 및 상기 제1 출력단에 연결되어 있는 타 전극을 포함하는 제2 트랜지스터, 상기 제1 노드에 연결되어 있는 게이트 전극, 상기 출력 제어신호가 입력되는 일 전극 및 제2 출력단에 연결되어 있는 타 전극을 포함하는 제3 트랜지스터, 및 상기 제2 노드에 연결되어 있는 게이트 전극, 상기 제3 클록 신호 입력단에 연결되어 있는 일 전극 및 상기 제2 출력단에 연결되어 있는 타 전극을 포함하는 제4 트랜지스터를 포함하고, 상기 제1 출력단은 상기 복수의 주사 구동 블록 각각의 주사선에 연결되고, 상기 제2 출력단은 상기 복수의 주사 구동 블록 각각의 다음에 배열된 주사 구동 블록의 입력 신호 입력단에 연결된다.The scan driver according to an embodiment of the present invention includes a plurality of scan driving blocks arranged in sequence, each of the plurality of scan driving blocks includes a first node to which a clock signal input to a first clock signal input terminal is transmitted, A first transistor including a gate electrode connected to the first clock signal input terminal, a first electrode through which an output control signal is input, and another electrode connected to the first output terminal, and a second transistor through which the input signal is transmitted in accordance with a clock signal input to the second clock signal input terminal A second transistor including a gate electrode connected to the second node, one electrode connected to the third clock signal input terminal and the other electrode connected to the first output terminal, a gate electrode connected to the first node, A third transistor including one electrode to which an output control signal is input and another electrode connected to a second output terminal; And a fourth transistor including a gate electrode coupled to the third clock signal input terminal, a first electrode coupled to the third clock signal input terminal, and a second electrode coupled to the second output terminal, And the second output terminal is connected to the input signal input terminal of the scan driving block arranged next to each of the plurality of scan driving blocks.

상기 제1 출력단으로 주사 신호가 출력될 때 상기 제2 출력단으로 다음에 배열된 주사 구동 블록의 입력 신호 입력단으로 입력되는 입력 신호를 출력할 수 있다. When the scan signal is output to the first output terminal, the second input terminal may output an input signal to the input signal input terminal of the scan driving block arranged next to the second output terminal.

상기 제1 출력단으로 출력되는 주사 신호 및 상기 제2 출력단으로 출력되는 입력 신호는 동일한 파형으로 출력될 수 있다. The scan signal output to the first output terminal and the input signal output to the second output terminal may be output in the same waveform.

상기 복수의 주사 구동 블록 각각은, 상기 제2 노드에 연결되어 있는 일 전극 및 상기 제1 출력단에 연결되어 있는 타 전극을 포함하는 제1 커패시터를 더 포함할 수 있다. Each of the plurality of scan driving blocks may further include a first capacitor including one electrode connected to the second node and another electrode connected to the first output terminal.

상기 복수의 주사 구동 블록 각각은, 상기 출력 제어신호가 인가되는 일 전극 및 상기 제1 노드에 연결되어 있는 타 전극을 포함하는 제2 커패시터를 더 포함할 수 있다. Each of the plurality of scan driving blocks may further include a second capacitor including one electrode to which the output control signal is applied and another electrode connected to the first node.

상기 복수의 주사 구동 블록 각각은, 상기 출력 제어신호가 입력되는 게이트 전극, 제1 전원 전압에 연결되어 있는 일 전극 및 상기 제2 노드에 연결되어 있는 타 전극을 포함하는 제5 트랜지스터를 더 포함할 수 있다. Each of the plurality of scan driving blocks further includes a fifth transistor including a gate electrode to which the output control signal is input, a first electrode coupled to the first power supply voltage, and a second electrode coupled to the second node .

상기 복수의 주사 구동 블록 각각은, 상기 제2 클록 신호 입력단에 연결되어 있는 게이트 전극, 상기 입력 신호가 입력되는 일 전극 및 상기 제2 노드에 연결되어 있는 타 전극을 포함하는 제6 트랜지스터를 더 포함할 수 있다. Each of the plurality of scan driving blocks further includes a sixth transistor including a gate electrode connected to the second clock signal input terminal, a first electrode to which the input signal is inputted, and another electrode connected to the second node can do.

상기 복수의 주사 구동 블록 각각은, 상기 제1 클록 신호 입력단에 연결되어 있는 게이트 전극, 상기 제1 클록 신호 입력단에 연결되어 있는 일 전극 및 상기 제1 노드에 연결되어 있는 타 전극을 포함하는 제7 트랜지스터를 더 포함할 수 있다. Wherein each of the plurality of scan driving blocks includes a scan driver having a gate electrode connected to the first clock signal input terminal, a first electrode connected to the first clock signal input terminal, and another electrode connected to the first node, Transistor. &Lt; / RTI >

상기 복수의 주사 구동 블록 각각은, 상기 제2 노드에 연결되어 있는 게이트 전극, 상기 제1 클록 신호 입력단에 연결되어 있는 일 전극 및 상기 제1 노드에 연결되어 있는 타 전극을 포함하는 제8 트랜지스터를 더 포함할 수 있다. Each of the plurality of scan driving blocks includes an eighth transistor including a gate electrode connected to the second node, a first electrode connected to the first clock signal input terminal, and another electrode connected to the first node, .

상기 복수의 주사 구동 블록 각각은, 상기 제1 노드에 연결되어 있는 게이트 전극 및 상기 출력 제어신호가 인가되는 일 전극을 포함하는 제9 트랜지스터, 및 상기 제3 클록 신호 입력단에 연결되어 있는 게이트 전극, 상기 제9 트랜지스터의 타 전극에 연결되어 있는 일 전극 및 상기 제2 노드에 연결되어 있는 타 전극을 포함하는 제10 트랜지스터를 더 포함할 수 있다.Wherein each of the plurality of scan driving blocks includes a ninth transistor including a gate electrode connected to the first node and one electrode to which the output control signal is applied, and a gate electrode connected to the third clock signal input, And a tenth transistor including one electrode connected to the other electrode of the ninth transistor and another electrode connected to the second node.

상기 입력 신호가 입력되는 게이트 전극, 상기 제1 클록 신호 입력단에 연결되어 있는 일 전극을 포함하는 제8 트랜지스터, 및 상기 제2 클록 신호 입력단에 연결되어 있는 게이트 전극, 상기 제8 트랜지스터의 타 전극에 연결되어 있는 일 전극 및 상기 제1 노드에 연결되어 있는 타 전극을 포함하는 제9 트랜지스터를 더 포함할 수 있다. An eighth transistor including a gate electrode to which the input signal is input, one electrode connected to the first clock signal input terminal, and a gate electrode connected to the second clock signal input terminal, And a ninth transistor including one electrode connected to the first node and another electrode connected to the first node.

상기 복수의 주사 구동 블록 각각은, 상기 제1 노드에 연결되어 있는 게이트 전극 및 상기 출력 제어신호가 인가되는 일 전극을 포함하는 제10 트랜지스터, 및 상기 제3 클록 신호 입력단에 연결되어 있는 게이트 전극, 상기 제10 트랜지스터의 타 전극에 연결되어 있는 일 전극 및 상기 제2 노드에 연결되어 있는 타 전극을 포함하는 제11 트랜지스터를 더 포함할 수 있다. Wherein each of the plurality of scan driving blocks includes a tenth transistor including a gate electrode connected to the first node and one electrode to which the output control signal is applied, and a gate electrode connected to the third clock signal input, And an eleventh transistor including one electrode connected to the other electrode of the tenth transistor and the other electrode connected to the second node.

상기 복수의 주사 구동 블록 각각은, 상기 제1 클록 신호 입력단에 연결되어 있는 게이트 전극, 제2 전원 전압에 연결되어 있는 일 전극 및 상기 제1 노드에 연결되어 있는 타 전극을 포함하는 제7 트랜지스터를 더 포함할 수 있다. Each of the plurality of scan driving blocks includes a seventh transistor including a gate electrode connected to the first clock signal input terminal, a first electrode coupled to the second power supply voltage, and another electrode coupled to the first node, .

상기 복수의 주사 구동 블록 각각은, 상기 제1 노드에 연결되어 있는 게이트 전극 및 상기 출력 제어신호가 인가되는 일 전극을 포함하는 제9 트랜지스터, 및 상기 제3 클록 신호 입력단에 연결되어 있는 게이트 전극, 상기 제9 트랜지스터의 타 전극에 연결되어 있는 일 전극 및 상기 제2 노드에 연결되어 있는 타 전극을 포함하는 제10 트랜지스터를 더 포함할 수 있다. Wherein each of the plurality of scan driving blocks includes a ninth transistor including a gate electrode connected to the first node and one electrode to which the output control signal is applied, and a gate electrode connected to the third clock signal input, And a tenth transistor including one electrode connected to the other electrode of the ninth transistor and another electrode connected to the second node.

상기 복수의 주사 구동 블록 중 복수의 제1 주사 구동 블록의 제1 클록 신호 입력단 및 제2 클록 신호 입력단에는 제1 클록 신호가 입력되고, 제3 클록 신호 입력단에는 제2 클록 신호가 입력되고, 상기 복수의 주사 구동 블록 중 나머지 복수의 제2 주사 구동 블록의 제1 클록 신호 입력단 및 제2 클록 신호 입력단에는 상기 제2 클록 신호가 입력되고, 제3 클록 신호 입력단에는 상기 제1 클록 신호가 입력될 수 있다. A first clock signal is input to a first clock signal input terminal and a second clock signal input terminal of a plurality of first scan driving blocks of the plurality of scan driving blocks, a second clock signal is input to a third clock signal input terminal, The second clock signal is input to the first clock signal input terminal and the second clock signal input terminal of the remaining plurality of second scan driving blocks among the plurality of scan driving blocks and the first clock signal is input to the third clock signal input terminal .

상기 제2 클록 신호는 상기 제1 클록 신호의 듀티만큼 시프트된 신호일 수 있다. The second clock signal may be a signal shifted by the duty of the first clock signal.

상기 복수의 제1 주사 구동 블록의 입력 신호 입력단에는 앞서 배열된 제2 주사 구동 블록의 주사 신호가 입력되고, 상기 복수의 제2 주사 구동 블록의 구동 신호 입력단에는 앞서 배열된 제1 주사 구동 블록의 주사 신호가 입력될 수 있다.A scan signal of the second scan driving block arranged in the preceding stage is inputted to an input signal input terminal of the plurality of first scan driving blocks and a scan signal of the first scan driving block A scanning signal can be input.

상기 복수의 주사 구동 블록 중 어느 하나의 제1 주사 구동 블록의 제1 클록 신호 입력단에는 제1 클록 신호가 입력되고, 제2 클록 신호 입력단에는 제2 클록 신호가 입력되고, 제3 클록 신호 입력단에는 제3 클록 신호가 입력되고, 상기 제2 클록 신호는 상기 제1 클록 신호가 1/2 듀티만큼 시프트된 신호이고, 상기 제3 클록 신호는 상기 제2 클록 신호가 1/2 듀티만큼 시프트된 신호일 수 있다. A first clock signal is input to the first clock signal input terminal of any one of the plurality of scan driving blocks, a second clock signal is input to the second clock signal input terminal, and a second clock signal is input to the third clock signal input terminal A third clock signal is input, and the second clock signal is a signal in which the first clock signal is shifted by 1/2 duty, and the third clock signal is a signal in which the second clock signal is shifted by 1/2 duty .

상기 제1 주사 구동 블록에 뒤이어 배열된 제2 주사 구동 블록의 제1 클록 신호 입력단에는 상기 제2 클록 신호가 입력되고, 제2 클록 신호 입력단에는 상기 제3 클록 신호가 입력되고, 제3 클록 신호 입력단에는 상기 제3 클록 신호가 1/2 듀티만큼 시프트된 신호인 제4 클록 신호가 입력될 수 있다. The second clock signal is input to the first clock signal input terminal of the second scan driving block arranged subsequent to the first scan driving block, the third clock signal is input to the second clock signal input terminal, And a fourth clock signal, which is a signal obtained by shifting the third clock signal by 1/2 duty, may be input to the input terminal.

상기 제2 주사 구동 블록에 뒤이어 배열된 제3 주사 구동 블록의 제1 클록 신호 입력단에는 상기 제3 클록 신호가 입력되고, 제2 클록 신호 입력단에는 상기 제4 클록 신호가 입력되고, 제3 클록 신호 입력단에는 상기 제1 클록 신호가 입력될 수 있다. The third clock signal is input to the first clock signal input terminal of the third scan driving block arranged subsequent to the second scan driving block, the fourth clock signal is input to the second clock signal input terminal, And the first clock signal may be input to an input terminal.

상기 제3 주사 구동 블록에 뒤이어 배열된 제4 주사 구동 블록의 제1 클록 신호 입력단에는 상기 제4 클록 신호가 입력되고, 제2 클록 신호 입력단에는 상기 제1 클록 신호가 입력되고, 제3 클록 신호 입력단에는 상기 제2 클록 신호가 입력될 수 있다. The fourth clock signal is input to the first clock signal input terminal of the fourth scan driving block arranged subsequent to the third scan driving block, the first clock signal is input to the second clock signal input terminal, And the second clock signal may be input to the input terminal.

본 발명의 다른 실시예에 따른 제1 노드, 제2 노드, 상기 제1 노드에 게이트 전극이 연결되고 출력 제어신호를 제1 출력단으로 전달하는 제1 트랜지스터, 상기 제2 노드에 게이트 전극이 연결되고 제1 클록 신호를 상기 제1 출력단으로 전달하는 제2 트랜지스터, 상기 제1 노드에 게이트 전극이 연결되고 상기 출력 제어신호를 제2 출력단으로 전달하는 제3 트랜지스터, 상기 제2 노드에 게이트 전극이 연결되고 상기 제1 클록 신호를 상기 제2 출력단으로 전달하는 제4 트랜지스터, 및 상기 제2 노드와 상기 제1 출력단에 연결되는 커패시터를 포함하는 주사 구동 블록을 복수개 포함하는 주사 구동 장치의 구동 방법은 상기 제1 클록 신호가 게이트 온 전압으로 변동하는 단계, 상기 커패시터를 통한 부트스트랩에 의해 상기 제2 트랜지스터 및 상기 제4 트랜지스터가 턴 온되는 단계, 상기 제1 출력단으로 게이트 온 전압의 제1 클록 신호가 주사 신호로서 출력되는 단계, 및 상기 제2 출력단으로 상기 게이트 온 전압의 제1 클록 신호가 다음에 배열된 주사 구동 블록의 입력 신호로서 출력되는 단계를 포함한다.A first transistor having a first node, a second node, a gate electrode connected to the first node and an output control signal to a first output terminal, a gate electrode connected to the second node, A second transistor for transmitting a first clock signal to the first output terminal, a third transistor having a gate electrode connected to the first node and transmitting the output control signal to a second output terminal, a gate electrode connected to the second node, A method of driving a scan driver including a plurality of scan driving blocks including a first transistor and a second transistor, the fourth transistor transmitting a first clock signal to the second output terminal, and a capacitor coupled to the second node and the first output terminal, Wherein the first clock signal varies to a gate-on voltage, the bootstrap through the capacitor causes the second transistor and the fourth transistor The first clock signal of the gate-on voltage is output as a scan signal to the first output terminal, and the first clock signal of the gate- As an input signal of the control unit.

상기 제1 클록 신호가 게이트 온 전압으로 변동하기 이전에, 앞서 배열된 주사 구동 블록의 제2 출력단을 통해 출력되는 게이트 온 전압의 입력 신호가 상기 제2 노드에 인가되는 단계, 상기 제2 노드의 게이트 온 전압에 의해 상기 제2 트랜지스터가 턴 온되고, 상기 제1 출력단으로 게이트 오프 전압의 제1 클록 신호가 주사 신호로 출력되는 단계, 및 상기 커패시터가 상기 제2 노드의 게이트 온 전압 및 상기 출력단의 게이트 오프 전압으로 충전되는 단계를 더 포함할 수 있다. Wherein an input signal of a gate-on voltage output through a second output terminal of the previously arranged scan driving block is applied to the second node before the first clock signal fluctuates to a gate-on voltage, The second transistor is turned on by a gate-on voltage, and the first clock signal of the gate-off voltage is output as a scan signal to the first output terminal, and the capacitor is connected to the gate- The gate-off voltage of the first transistor Q3 is charged.

상기 복수의 주사 구동 블록에 동시에 인가되는 게이트 온 전압의 출력 제어신호에 따라 상기 제1 노드의 전압이 변동하는 단계, 상기 제1 노드의 전압 변동으로 상기 제1 트랜지스터가 턴 온되고 상기 제1 출력단으로 상기 게이트 온 전압의 출력 제어신호가 주사 신호로서 출력되는 단계, 및 상기 제1 노드의 전압 변동으로 상기 제3 트랜지스터가 턴 온되고 상기 제2 출력단으로 상기 게이트 온 전압의 출력 제어신호가 다음에 배열된 주사 구동 블록의 입력 신호로 출력되는 단계를 포함할 수 있다. The voltage of the first node varies according to an output control signal of a gate-on voltage applied to the plurality of scan driving blocks at the same time, the first transistor is turned on by the voltage variation of the first node, On voltage is output as a scanning signal, and the third transistor is turned on by the voltage variation of the first node, and the output control signal of the gate-on voltage is outputted to the second output terminal next And outputting the signal to an input signal of an array scan driving block.

상기 게이트 온 전압의 출력 제어신호에 따라 상기 제2 노드에 게이트 오프 전압을 전달하는 단계를 더 포함할 수 있다. And transferring a gate-off voltage to the second node in accordance with the output control signal of the gate-on voltage.

제안하는 주사 구동 장치는 표시영역에서 발생할 수 정전기, 배선 간의 쇼트, 커플링 등에 의한 오동작으로 인한 주사 구동 장치의 오동작을 최소화할 수 있다.The proposed scan driving device can minimize the malfunction of the scan driving device due to the static electricity that may occur in the display area, the short between the wirings, and the malfunction caused by the coupling.

또한, 제안하는 주사 구동 장치는 복수의 주사 구동 블록 중에서 어느 하나의 주사 구동 블록의 출력단에 불량이 발생하더라도 그 다음의 주사 구동 블록은 정상적으로 주사 신호를 출력할 수 있다.In addition, in the proposed scan driving device, even if a defect occurs in the output terminal of any one of the scan drive blocks, the next scan drive block can normally output the scan signal.

도 1은 본 발명의 일 실시예에 따른 표시장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 동시 발광 방식의 구동 동작을 나타낸다.
도 3은 본 발명의 일 실시예에 따른 주사 구동 장치의 구성을 나타내는 블록도이다.
도 4는 도 3의 주사 구동 장치에 포함된 일 실시예에 따른 주사 구동 블록을 나타내는 회로도이다.
도 5는 도 3의 주사 구동 장치의 구동 방법을 설명하기 위한 타이밍도이다.
도 6은 본 발명의 다른 실시예에 따른 주사 구동 장치의 구성을 나타내는 블록도이다.
도 7은 도 6의 주사 구동 장치에 포함된 일 실시예에 따른 주사 구동 블록을 나타내는 회로도이다.
도 8은 도 6의 주사 구동 장치의 구동 방법을 설명하기 위한 타이밍도이다.
도 9는 도 6의 주사 구동 장치에 포함된 다른 실시예에 따른 주사 구동 블록을 나타내는 회로도이다.
도 10은 도 6의 주사 구동 장치에 포함된 또 다른 실시예에 따른 주사 구동 블록을 나타내는 회로도이다.1 is a block diagram showing a display device according to an embodiment of the present invention.
2 illustrates a driving operation of a simultaneous light emission type display apparatus according to an embodiment of the present invention.
3 is a block diagram showing a configuration of a scan driving apparatus according to an embodiment of the present invention.
4 is a circuit diagram showing a scan driving block according to an embodiment included in the scan driving device of FIG.
5 is a timing chart for explaining the driving method of the scan driving device of FIG.
6 is a block diagram showing a configuration of a scan driving apparatus according to another embodiment of the present invention.
7 is a circuit diagram showing a scan driving block according to an embodiment included in the scan driving device of FIG.
8 is a timing chart for explaining the driving method of the scan driving apparatus of FIG.
9 is a circuit diagram showing a scan driving block according to another embodiment included in the scan driving device of FIG.
10 is a circuit diagram showing a scan driving block according to another embodiment included in the scan driving device of FIG.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings, which will be readily apparent to those skilled in the art to which the present invention pertains. The present invention may be embodied in many different forms and is not limited to the embodiments described herein.

또한, 여러 실시예들에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1 실시예에서 설명하고, 그 외의 실시예에서는 제1 실시예와 다른 구성에 대해서만 설명하기로 한다.In addition, in the various embodiments, components having the same configuration are represented by the same reference symbols in the first embodiment. In the other embodiments, only components different from those in the first embodiment will be described .

본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.In order to clearly illustrate the present invention, parts not related to the description are omitted, and the same or similar components are denoted by the same reference numerals throughout the specification.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.Throughout the specification, when a part is referred to as being "connected" to another part, it includes not only "directly connected" but also "electrically connected" with another part in between . Also, when an element is referred to as "comprising ", it means that it can include other elements as well, without departing from the other elements unless specifically stated otherwise.

도 1은 본 발명의 일 실시예에 따른 표시장치를 나타내는 블록도이다.1 is a block diagram showing a display device according to an embodiment of the present invention.

도 1을 참조하면, 표시장치는 신호 제어부(100), 주사 구동 장치(200), 데이터 구동부(300) 및 표시부(500)를 포함한다.Referring to FIG. 1, a display device includes a signal controller 100, a scan driver 200, a data driver 300, and a display unit 500.

신호 제어부(100)는 외부 장치로부터 입력되는 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 영상 신호(R, G, B)는 각 화소(PX)의 휘도(luminance) 정보를 담고 있으며 휘도는 정해진 수효, 예를 들어 1024(=2¹⁰), 256(=2⁸) 또는 64(=2⁶)개의 계조(gray)를 가지고 있다. 입력 제어 신호의 예로는 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등이 있다. The signal controller 100 receives image signals (R, G, B) input from an external device and an input control signal for controlling the display thereof. The video signals R, G and B contain luminance information of each pixel PX and the luminance has a predetermined number, for example, 1024 (= 2 ¹⁰ ), 256 (= 2 ⁸ ) ⁶ ) gray levels. Examples of the input control signal include a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a main clock MCLK, and a data enable signal DE.

신호 제어부(100)는 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 입력 영상 신호(R, G, B)를 표시부(500) 및 데이터 구동부(300)의 동작 조건에 맞게 적절히 처리하고 주사 제어신호(CONT1), 데이터 제어신호(CONT2) 및 영상 데이터 신호(DAT)를 생성한다. 신호 제어부(100)는 주사 제어신호(CONT1)를 주사 구동 장치(200)에 전달한다. 신호 제어부(100)는 데이터 제어신호(CONT2) 및 영상 데이터 신호(DAT)를 데이터 구동부(300)에 전달한다. The signal controller 100 appropriately adjusts the input video signals R, G and B based on the input video signals R, G and B and the input control signals according to the operating conditions of the display unit 500 and the data driver 300 And generates a scan control signal CONT1, a data control signal CONT2, and a video data signal DAT. The signal controller 100 transfers the scan control signal CONT1 to the scan driver 200. [ The signal controller 100 transmits the data control signal CONT2 and the video data signal DAT to the data driver 300. [

표시부(500)는 복수의 주사선(S1~Sn), 복수의 데이터선(D1~Dm) 및 복수의 신호선(S1~Sn, D1~Dm)에 연결되어 대략 행렬의 형태로 배열되는 복수의 화소(PX)를 포함한다. 복수의 주사선(S1~Sn)은 대략 행 방향으로 연장되어 서로가 거의 평행하다. 복수의 데이터선(D1~Dm)은 대략 열 방향으로 연장되어 서로가 거의 평행하다. 표시부(500)의 복수의 화소(PX)는 외부로부터 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)을 공급받는다. The display unit 500 includes a plurality of pixels connected to the plurality of scanning lines S1 to Sn, the plurality of data lines D1 to Dm and the plurality of signal lines S1 to Sn and D1 to Dm, PX). The plurality of scanning lines S1 to Sn extend substantially in the row direction and are substantially parallel to each other. The plurality of data lines D1 to Dm extend substantially in the column direction and are substantially parallel to each other. The plurality of pixels PX of the display unit 500 are supplied with a first power supply voltage ELVDD and a second power supply voltage ELVSS from the outside.

주사 구동 장치(200)는 복수의 주사선(S1~Sn)에 연결되고, 주사 제어신호(CONT1)에 따라 화소(PX)에 대한 데이터 신호의 인가를 턴 온(turn on)시키는 게이트 온 전압(Von)과 턴 오프(turn off)시키는 게이트 오프 전압(Voff)의 조합으로 이루어진 주사 신호를 복수의 주사선(S1~Sn)에 인가한다.The scan driver 200 is connected to the plurality of scan lines S1 to Sn and generates a gate on voltage Von for turning on the application of the data signal to the pixel PX in accordance with the scan control signal CONT1. And a gate-off voltage Voff for turning off the scan lines S1 to Sn.

주사 제어신호(CONT1)는 주사 시작 신호(SSP), 클록 신호(SCLK), 출력 제어신호(SGCK) 등을 포함한다. 주사 시작 신호(SSP)는 한 프레임의 영상을 표시하기 위한 첫 번째 주사 신호를 발생시키는 신호이다. 클록 신호(SCLK)는 복수의 주사선(S1~Sn)에 순차적으로 주사 신호를 인가시키기 위한 동기 신호이다. 출력 제어신호(SGCK)는 복수의 주사선(S1~Sn)에 주사 신호가 일괄적으로 인가되도록 제어하는 신호이다.The scan control signal CONT1 includes a scan start signal SSP, a clock signal SCLK, an output control signal SGCK, and the like. The scan start signal SSP is a signal for generating a first scan signal for displaying an image of one frame. The clock signal SCLK is a synchronous signal for sequentially applying a scan signal to the plurality of scan lines S1 to Sn. The output control signal SGCK is a signal for controlling the scan signals to be applied collectively to the plurality of scan lines S1 to Sn.

데이터 구동부(300)는 복수의 데이터선(D1~Dm)에 연결되고, 영상 데이터 신호(DAT)에 따른 계조 전압을 선택한다. 데이터 구동부(300)는 데이터 제어신호(CONT2)에 따라 선택한 계조 전압을 데이터 신호로서 복수의 데이터선(D1~Dm)에 인가한다.The data driver 300 is connected to the plurality of data lines D1 to Dm and selects a gray scale voltage according to the video data signal DAT. The data driver 300 applies the gradation voltage selected in accordance with the data control signal CONT2 to the plurality of data lines D1 to Dm as data signals.

상술한 구동 장치(100, 200, 300) 각각은 적어도 하나의 집적 회로 칩의 형태로 화소 영역 외부에 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film) 위에 장착되거나 TCP(tape carrier package)의 형태로 표시부(500)에 부착되거나, 별도의 인쇄 회로 기판(printed circuit board) 위에 장착되거나, 또는 신호선(S1~Sn, D1~Dm)과 함께 화소 영역 외부에 집적될 수 있다.Each of the driving devices 100, 200, and 300 described above may be mounted outside the pixel region in the form of at least one integrated circuit chip, mounted on a flexible printed circuit film (TFT) Or may be mounted on a separate printed circuit board or integrated with the signal lines S1 to Sn and D1 to Dm outside the pixel area.

본 발명에 따른 표시장치는 복수의 화소(PX) 각각에 데이터 신호가 전달되어 기입되는 주사 기간 및 복수의 화소(PX) 각각이 기입된 데이터 신호에 따라 발광하는 발광 기간을 포함하는 프레임을 이용한 동시 발광 방식으로 구동될 수 있다. A display device according to the present invention includes a plurality of pixels (PX), each of which includes a plurality of pixels (PX), each of which includes a plurality of pixels (PX) And can be driven by a light emission method.

도 2는 본 발명의 일 실시예에 따른 표시장치의 동시 발광 방식의 구동 동작을 나타낸다.2 illustrates a driving operation of a simultaneous light emission type display apparatus according to an embodiment of the present invention.

도 2를 참조하면, 본 발명에 따른 표시장치가 유기발광 다이오드를 이용한 유기발광 표시장치인 것으로 가정하여 설명한다. 그러나 본 발명은 이에 한정되지 않으며 다양한 표시장치에 적용될 수 있다. Referring to FIG. 2, it is assumed that the display device according to the present invention is an OLED display device using an organic light emitting diode. However, the present invention is not limited thereto and can be applied to various display devices.

표시장치의 구동 방식은 화소의 유기발광 다이오드의 구동 전압을 리셋하는 리셋 단계(a), 화소의 구동 트랜지스터의 문턱 전압을 보상하는 문턱전압 보상 단계(b), 복수의 화소 각각에 데이터 신호가 전달되는 주사 단계(c), 복수의 화소가 전달된 데이터 신호에 대응하여 발광하는 발광 단계(d)를 포함한다. The driving method of the display device includes a reset step (a) for resetting the driving voltage of the organic light emitting diode of the pixel, a threshold voltage compensating step (b) for compensating the threshold voltage of the driving transistor of the pixel, , And a light emission step (d) in which a plurality of pixels emit light corresponding to the transferred data signal.

도시된 바와 같이, 주사 단계(c)는 각 주사선 별로 순차적으로 수행되나, 리셋 단계(a), 문턱전압 보상 단계(b), 발광 단계(d)는 표시부(500) 전체에서 동시에 일괄적으로 수행된다. As shown in the drawing, the scanning step (c) is performed sequentially for each scanning line, but the reset step (a), the threshold voltage compensating step (b) do.

여기서, 본 발명에 따른 표시장치의 주사 구동 장치(200)는 주사 단계(c)에서 게이트 온 전압(Von)의 주사 신호를 복수의 주사선(S1~Sn)에 순차적으로 인가하고, 리셋 단계(a) 및 문턱전압 보상 단계(b)에서 게이트 온 전압(Von)의 주사 신호를 복수의 주사선(S1~Sn)에 동시에 인가한다. 즉, 주사 구동 장치(200)는 표시장치의 구동 단계에 따라 주사 신호의 순차적 인가 및 동시 인가를 수행한다. Here, the scan driver 200 of the display device according to the present invention sequentially applies the scan signal of the gate-on voltage Von to the plurality of scan lines S1 to Sn in the scanning step (c) And the gate-on voltage Von are simultaneously applied to the plurality of scan lines S1 to Sn in the threshold voltage compensation step (b). That is, the scan driver 200 performs the sequential application and the simultaneous application of the scan signals in accordance with the driving step of the display device.

도 3은 본 발명의 일 실시예에 따른 주사 구동 장치의 구성을 나타내는 블록도이다. 3 is a block diagram showing a configuration of a scan driving apparatus according to an embodiment of the present invention.

도 3을 참조하면, 주사 구동 장치는 순차적으로 배열되는 복수의 주사 구동 블록(210_1, 210_2, 210_3, 210_4, ...)을 포함한다. 각 주사 구동 블록(210_1, 210_2, 210_3, 210_4, ...)은 입력 신호를 입력받아 복수의 주사선(S1~Sn) 각각에 전달되는 주사 신호(S[1], S[2], S[3], S[4], ...)를 생성한다. Referring to FIG. 3, the scan driver includes a plurality of scan driving blocks 210_1, 210_2, 210_3, 210_4,... Sequentially arranged. Each of the scan driving blocks 210_1, 210_2, 210_3, 210_4, ... receives scan signals S [1], S [2], S [ 3], S [4], ...).

복수의 주사 구동 블록(210_1, 210_2, 210_3, 210_4, ...) 각각은 제1 클록 신호 입력단(CLK1), 제2 클록 신호 입력단(CLK2), 출력 제어신호 입력단(GCK), 입력신호 입력단(IN), 제1 출력단(OUT) 및 제2 출력단(NEXT)을 포함한다.Each of the plurality of scan driving blocks 210_1, 210_2, 210_3, 210_4, ... has a first clock signal input terminal CLK1, a second clock signal input terminal CLK2, an output control signal input terminal GCK, IN, a first output OUT and a second output NEXT.

복수의 주사 구동 블록(210_1, 210_2, 210_3, 210_4, ...) 중 홀수 번째 주사 구동 블록(210_1, 210_3, ...)의 제1 클록 신호 입력단(CLK1)에는 제1 클록 신호(SCLK1)가 입력되고, 제2 클록 신호 입력단(CLK2)에는 제2 클록 신호(SCLK2)가 입력된다. 그리고 복수의 주사 구동 블록(210_1, 210_2, 210_3, 210_4, ...) 중 짝수 번째 주사 구동 블록(210_2, 210_4, ...)의 제1 클록 신호 입력단(CLK1)에는 제2 클록 신호(SCLK2)가 입력되고, 제2 클록 신호 입력단(CLK2)에는 제1 클록 신호(SCLK1)가 입력된다.The first clock signal SCLK1 is input to the first clock signal input terminal CLK1 of the odd-numbered scan driving blocks 210_1, 210_3, ... among the plurality of scan driving blocks 210_1, 210_2, 210_3, 210_4, And the second clock signal SCLK2 is input to the second clock signal input terminal CLK2. The second clock signal SCLK2 is supplied to the first clock signal input terminal CLK1 of the even-numbered scan driving blocks 210_2, 210_4, ... among the plurality of scan driving blocks 210_1, 210_2, 210_3, 210_4, And the first clock signal SCLK1 is input to the second clock signal input terminal CLK2.

복수의 주사 구동 블록(210_1, 210_2, 210_3, 210_4, ...)의 출력 제어신호 입력단(GCK)에는 출력 제어신호(SGCK)가 입력된다.An output control signal SGCK is input to an output control signal input terminal GCK of the plurality of scan driving blocks 210_1, 210_2, 210_3, 210_4, ....

복수의 주사 구동 블록(210_1, 210_2, 210_3, 210_4, ...) 각각의 제1 출력단(OUT)은 복수의 주사 구동 블록(210_1, 210_2, 210_3, 210_4, ...) 각각의 주사선에 연결된다. 각 주사 구동 블록(210_1, 210_2, 210_3, 210_4, ...)은 제1 클록 신호 입력단(CLK1), 제2 클록 신호 입력단(CLK2), 출력 제어신호 입력단(GCK) 및 입력 신호 입력단(IN)으로 입력되는 신호에 따라 생성된 주사 신호(S[1], S[2], S[3], S[4], ...)를 제1 출력단(OUT)으로 출력한다. The first output OUT of each of the plurality of scan driving blocks 210_1 210_2 210_3 210_4 is connected to the scan lines of the plurality of scan driving blocks 210_1 210_2 210_3 210_4, do. Each of the scan driving blocks 210_1, 210_2, 210_3, 210_4, ... has a first clock signal input terminal CLK1, a second clock signal input terminal CLK2, an output control signal input terminal GCK, And outputs the generated scanning signals S [1], S [2], S [3], S [4], ... according to a signal input to the first output terminal OUT.

복수의 주사 구동 블록(210_1, 210_2, 210_3, 210_4, ...) 각각의 제2 출력단(NEXT)은 복수의 주사 구동 블록(210_1, 210_2, 210_3, 210_4, ...) 각각의 다음에 배열된 주사 구동 블록의 입력 신호 입력단(IN)에 연결된다. 각 주사 구동 블록(210_1, 210_2, 210_3, 210_4, ...)은 제1 출력단(OUT)으로 주사 신호가 출력될 때 제2 출력단(NEXT)으로 다음에 배열된 주사 구동 블록의 입력 신호 입력단(IN)으로 입력되는 입력 신호를 출력한다. 제1 출력단(OUT)으로 출력되는 주사 신호와 제2 출력단(NEXT)으로 출력되는 입력 신호는 동일한 파형으로 출력된다. The second output terminal NEXT of each of the plurality of scan driving blocks 210_1 210_2 210_3 210_4, ... is arranged next to each of the plurality of scan driving blocks 210_1 210_2, 210_3, 210_4, And is connected to the input signal input IN of the scan driving block. Each of the scan driving blocks 210_1, 210_2, 210_3, 210_4, ... has an input signal input terminal of a scan driving block arranged next to the second output terminal NEXT when a scan signal is output to the first output terminal OUT IN). The scan signal output to the first output terminal OUT and the input signal output to the second output terminal NEXT are output in the same waveform.

즉, 복수의 주사 구동 블록(210_1, 210_2, 210_3, 210_4, ...)의 입력 신호 입력단(IN)에는 앞서 배열된 주사 구동 블록의 제2 출력단(NEXT)을 통해 출력되는 입력 신호가 입력된다. 홀수 번째 주사 구동 블록의 입력 신호 입력단(IN)에는 앞서 배열된 짝수 번째 주사 구동 블록의 제2 출력단(NEXT)을 통해 출력되는 입력 신호가 입력된다. 짝수 번째 주사 구동 블록의 입력 신호 입력단(IN)에는 앞서 배열된 홀수 번째 주사 구동 블록의 제2 출력단(NEXT)을 통해 출력되는 입력 신호가 입력된다. 이때, 첫 번째 주사 구동 블록(210_1)의 입력 신호 입력단(IN)에는 주사 시작 신호(SSP)가 입력된다.That is, the input signal IN input to the scan driving blocks 210_1, 210_2, 210_3, 210_4, ... is inputted through the second output terminal NEXT of the scan driving block arranged beforehand . An input signal IN input to the odd-numbered scan driving block is input to a second output NEXT of the even-numbered scan driving block. Numbered scan driving block, an input signal outputted through the second output terminal NEXT of the odd-numbered scan driving block arranged previously is inputted to the input signal input terminal IN of the even-numbered scan driving block. At this time, the scan start signal SSP is input to the input signal input IN of the first scan driving block 210_1.

도 4는 도 3의 주사 구동 장치에 포함된 일 실시예에 따른 주사 구동 블록을 나타내는 회로도이다.4 is a circuit diagram showing a scan driving block according to an embodiment included in the scan driving device of FIG.

도 4를 참조하면, 주사 구동 블록은 복수의 트랜지스터(M11, M12, M13, M14, M15, M16, M17, M18, M19, M20) 및 복수의 커패시터(C11, C12)를 포함한다.Referring to FIG. 4, the scan driving block includes a plurality of transistors M11, M12, M13, M14, M15, M16, M17, M18, M19 and M20 and a plurality of capacitors C11 and C12.

제1 트랜지스터(M11)는 제1 노드(QB)에 연결되어 있는 게이트 전극, 출력 제어신호 입력단(GCK)에 연결되어 있는 일 전극 및 제1 출력단(OUT)에 연결되어 있는 타 전극을 포함한다. The first transistor M11 includes a gate electrode connected to the first node QB, a first electrode connected to the output control signal input terminal GCK and another electrode connected to the first output OUT.

제2 트랜지스터(M12)는 제2 노드(Q)에 연결되어 있는 게이트 전극, 제2 클록 신호 입력단(CLK2)에 연결되어 있는 일 전극 및 제1 출력단(OUT)에 연결되어 있는 타 전극을 포함한다.The second transistor M12 includes a gate electrode connected to the second node Q, a first electrode connected to the second clock signal input terminal CLK2, and another electrode connected to the first output OUT .

제3 트랜지스터(M13)는 제1 노드(QB)에 연결되어 있는 게이트 전극, 출력 제어신호 입력단(GCK)에 연결되어 있는 일 전극 및 제2 출력단(NEXT)에 연결되어 있는 타 전극을 포함한다.The third transistor M13 includes a gate electrode connected to the first node QB, a first electrode connected to the output control signal input terminal GCK and another electrode connected to the second output terminal NEXT.

제4 트랜지스터(M14)는 제2 노드(Q)에 연결되어 있는 게이트 전극, 제2 클록 신호 입력단(CLK2)에 연결되어 있는 일 전극 및 제2 출력단(NEXT)에 연결되어 있는 타 전극을 포함한다.The fourth transistor M14 includes a gate electrode connected to the second node Q, a first electrode connected to the second clock signal input terminal CLK2, and another electrode connected to the second output terminal NEXT .

제5 트랜지스터(M15)는 출력 제어신호 입력단(GCK)에 연결되어 있는 게이트 전극, 제1 전원전압(VGH)에 연결되어 있는 일 전극 및 제2 노드(Q)에 연결되어 있는 타 전극을 포함한다. The fifth transistor M15 includes a gate electrode connected to the output control signal input terminal GCK, a first electrode coupled to the first power supply voltage VGH, and another electrode coupled to the second node Q .

제6 트랜지스터(M16)는 제1 클록 신호 입력단(CLK1)에 연결되는 게이트 전극, 입력 신호 입력단(IN)에 연결되는 일 전극 및 제2 노드(Q)에 연결되는 타 전극을 포함한다. The sixth transistor M16 includes a gate electrode connected to the first clock signal input terminal CLK1, a first electrode connected to the input signal input IN and another electrode connected to the second node Q. [

제7 트랜지스터(M17)는 제1 클록 신호 입력단(CLK1)에 연결되는 게이트 전극, 제1 클록 신호 입력단(CLK1)에 연결되는 일 전극 및 제1 노드(QB)에 연결되는 타 전극을 포함한다.The seventh transistor M17 includes a gate electrode connected to the first clock signal input terminal CLK1, a first electrode connected to the first clock signal input terminal CLK1 and another electrode connected to the first node QB.

제8 트랜지스터(M18)는 제2 노드(Q)에 연결되어 있는 게이트 전극, 제1 클록 신호 입력단(CLK1)에 연결되어 있는 일 전극 및 제1 노드(QB)에 연결되어 있는 타 전극을 포함한다.The eighth transistor M18 includes a gate electrode connected to the second node Q, a first electrode connected to the first clock signal input terminal CLK1 and another electrode connected to the first node QB .

제9 트랜지스터(M19)는 제1 노드(QB)에 연결되어 있는 게이트 전극, 출력 제어신호 입력단(GCK)에 연결되어 있는 일 전극 및 제10 트랜지스터(M20)의 일 전극에 연결되어 있는 타 전극을 포함한다. The ninth transistor M19 includes a gate electrode connected to the first node QB, a first electrode connected to the output control signal input terminal GCK and another electrode connected to one electrode of the tenth transistor M20 .

제10 트랜지스터(M20)는 제2 클록 신호 입력단(CLK2)에 연결되어 있는 게이트 전극, 제9 트랜지스터(M19)의 타 전극에 연결되어 있는 일 전극 및 제2 노드(Q)에 연결되어 있는 타 전극을 포함한다.The tenth transistor M20 is connected to the gate electrode connected to the second clock signal input terminal CLK2, one electrode connected to the other electrode of the ninth transistor M19 and the other electrode connected to the second node Q .

제1 커패시터(C11)는 제2 노드(Q)에 연결되어 있는 일 전극 및 제1 출력단(OUT)에 연결되어 있는 타 전극을 포함한다. 제2 커패시터(C12)는 출력 제어신호 입력단(GCK)에 연결되어 있는 일 전극 및 제1 노드(QB)에 연결되어 있는 타 전극을 포함한다.The first capacitor C11 includes one electrode connected to the second node Q and the other electrode connected to the first output OUT. The second capacitor C12 includes one electrode connected to the output control signal input terminal GCK and the other electrode connected to the first node QB.

복수의 트랜지스터(M11, M12, M13, M14, M15, M16, M17, M18, M19, M20)는 p-채널 전계 효과 트랜지스터이다. 복수의 트랜지스터(M11, M12, M13, M14, M15, M16, M17, M18, M19, M20)를 턴 온시키는 게이트 온 전압은 논리 로우 레벨의 전압이고 턴 오프시키는 게이트 오프 전압은 논리 하이 레벨의 전압이다. 여기서는 복수의 트랜지스터(M11, M12, M13, M14, M15, M16, M17, M18, M19, M20)가 p-채널 전계 효과 트랜지스터인 것으로 설명하였으나, 복수의 트랜지스터(M11, M12, M13, M14, M15, M16, M17, M18, M19, M20)는 n-채널 전계 효과 트랜지스터일 수 있다. n-채널 전계 효과 트랜지스터를 턴 온시키는 게이트 온 전압은 논리 하이 레벨의 전압이고 턴 오프시키는 게이트 오프 전압은 논리 로우 레벨의 전압이다. The plurality of transistors M11, M12, M13, M14, M15, M16, M17, M18, M19 and M20 are p-channel field effect transistors. The gate-on voltage for turning on the plurality of transistors M11, M12, M13, M14, M15, M16, M17, M18, M19 and M20 is a logic low level voltage, to be. Although the plurality of transistors M11, M12, M13, M14, M15, M16, M17, M18, M19 and M20 are described as p-channel field effect transistors, , M16, M17, M18, M19, M20) may be an n-channel field effect transistor. The gate on voltage that turns on the n-channel field effect transistor is a logic high level voltage and the gate off voltage that turns off is a logic low level voltage.

도 5는 도 3의 주사 구동 장치의 구동 방법을 설명하기 위한 타이밍도이다.5 is a timing chart for explaining the driving method of the scan driving device of FIG.

도 3 내지 5를 참조하면, 설명의 편의를 위해, 첫 번째 주사 구동 블록(210_1)의 제1 노드(QB[1]) 및 제2 노드(Q[1])의 전압 레벨을 나타내고 첫 번째 주사 구동 블록(210_1)의 동작에 대하여 먼저 설명한다. Referring to FIGS. 3 to 5, for convenience of explanation, the voltage levels of the first node QB [1] and the second node Q [1] of the first scan driving block 210_1 are represented, The operation of the driving block 210_1 will be described first.

제안하는 주사 구동 장치는 리셋 단계(a) 및 문턱전압 보상 단계(b)에서 게이트 온 전압의 주사 신호를 복수의 주사선(S1~Sn)에 동시에 출력하고, 주사 단계(c)에서 게이트 온 전압의 주사 신호를 복수의 주사선(S1~Sn)에 순차적으로 출력한다.The proposed scan driving device simultaneously outputs the gate-on voltage scanning signal to the plurality of scanning lines S1 to Sn in the resetting step (a) and the threshold voltage compensating step (b), and in the scanning step (c) And sequentially outputs the scan signals to the plurality of scan lines S1 to Sn.

t11~t12 구간은 게이트 온 전압의 주사 신호가 복수의 주사선(S1~Sn)에 동시에 출력되는 리셋 단계(a) 및 문턱전압 보상 단계(b) 중 어느 하나의 구간을 나타낸다. The period from t11 to t12 represents any one of the resetting step (a) and the threshold voltage compensating step (b) in which the scanning signal of the gate-on voltage is simultaneously outputted to the plurality of scanning lines (S1 to Sn).

t11~t12 구간에서, 출력 제어신호(SGCK)는 논리 로우 레벨의 전압으로 인가되고, 주사 시작 신호(SSP), 제1 클록 신호(SCLK1) 및 제2 클록 신호(SCLK2)는 논리 하이 레벨의 전압으로 인가된다. 논리 하이 레벨의 신호에 의해 제6 트랜지스터(M16), 제7 트랜지스터(M17), 제10 트랜지스터(M20)가 턴 오프된다. 출력 제어신호(SGCK)에 의해 제5 트랜지스터(M15)가 턴 온된다. 턴 온된 제5 트랜지스터(M15)를 통해 제1 전원 전압(VGH)이 제2 노드(Q[1])에 전달된다. 제1 전원 전압(VGH)은 논리 하이 레벨의 전압이다. 제2 노드(Q[1])의 논리 하이 레벨의 전압에 의해 제2 트랜지스터(M12), 제4 트랜지스터(M14) 및 제8 트랜지스터(M18)가 턴 오프된다. the output control signal SGCK is applied with a logic low level voltage and the scan start signal SSP, the first clock signal SCLK1 and the second clock signal SCLK2 are applied with a logic high level voltage . The sixth transistor M16, the seventh transistor M17 and the tenth transistor M20 are turned off by a logic high level signal. The fifth transistor M15 is turned on by the output control signal SGCK. The first power supply voltage VGH is transferred to the second node Q [1] through the turned-on fifth transistor M15. The first power supply voltage VGH is a logic high level voltage. The second transistor M12, the fourth transistor M14 and the eighth transistor M18 are turned off by the logic high level voltage of the second node Q [1].

t11~t12 구간에서, 제1 트랜지스터(M11)의 게이트 전극 및 제3 트랜지스터(M13)의 게이트 전극에 연결되어 있는 제1 노드(QB[1])는 플로팅 상태이다. t11~t12 구간 이외의 구간에서 제1 노드(QB[1])의 전압은 제1 출력단(OUT)으로 게이트 온 전압의 주사 신호가 출력되는 구간을 제외하고 논리 로우 레벨로 유지된다. 따라서 플로팅 상태의 제1 노드(QB[1])는 논리 로우 레벨 또는 논리 로우 레벨에 근접한 전압을 갖게 된다. t11 시점에서 출력 제어신호(SGCK)가 논리 하이 레벨에서 논리 로우 레벨로 전압이 낮아지면, 플로팅 상태의 제1 노드(QB[1])의 전압은 제2 커패시터(C12)에 의한 커플링에 의해 논리 로우 레벨의 전압보다 더 낮은 전압으로 낮아진다. 이에 따라, 제1 트랜지스터(M11) 및 제3 트랜지스터(M13)가 턴 온된 상태가 된다. 그리고 제1 출력단(OUT)을 통해 논리 로우 레벨의 출력 제어신호(SGCK)가 주사 신호로서 출력되고, 제2 출력단(NEXT)을 통해 논리 로우 레벨의 출력 제어신호(SGCK)가 다음의 주사 구동 블록의 입력 신호로서 출력된다.The first node QB [1] connected to the gate electrode of the first transistor M11 and the gate electrode of the third transistor M13 in the period from t11 to t12 is in a floating state. the voltage of the first node QB [1] is maintained at a logic low level except for a period during which the scan signal of the gate-on voltage is output to the first output OUT. Therefore, the first node (QB [1]) in the floating state has a voltage close to the logic low level or the logic low level. When the output control signal SGCK is lowered from the logic high level to the logic low level at time t11, the voltage of the first node QB [1] in the floating state is reduced by coupling by the second capacitor C12 Which is lower than the voltage of the logic low level. Thus, the first transistor M11 and the third transistor M13 are turned on. A logic low level output control signal SGCK is output as a scan signal through the first output terminal OUT and a logic low level output control signal SGCK is output via the second output terminal NEXT to the next scan drive block As shown in Fig.

t11~t12 구간에서, 복수의 주사 구동 블록(210_1, 210_2, 210_3, 210_4, ...)으로 입력되는 신호들이 동일하므로, 복수의 주사 구동 블록(210_1, 210_2, 210_3, 210_4, ...)은 논리 로우 레벨의 주사 신호(S[1], S[2], S[3], S[4], ...)를 동시에 출력한다.the signals input to the plurality of scan driving blocks 210_1, 210_2, 210_3, 210_4, ... are the same in the period from t11 to t12, so that the plurality of scan driving blocks 210_1, 210_2, 210_3, 210_4, Simultaneously outputs logic low level scanning signals S [1], S [2], S [3], S [4],.

t13 이후 구간은 게이트 온 전압의 주사 신호가 복수의 주사선(S1~Sn)에 순차적으로 출력되는 주사 단계(c)의 구간이다. t13 이후 구간에서 출력 제어신호(SGCK)는 논리 하이 레벨의 전압으로 인가된다.The section after t13 is a section of the scanning step (c) in which the scanning signal of the gate-on voltage is sequentially outputted to the plurality of scanning lines S1 to Sn. In the period after t13, the output control signal SGCK is applied with a logic high level voltage.

주사 시작 신호(SSP)는 t13~t14 구간에서 논리 로우 레벨로 인가된다. 제1 클록 신호(SCLK1)는 t13~t14 구간에서 논리 로우 레벨로 인가되고 t14~t15 구간에서 논리 하이 레벨로 인가되는 방식으로, 제1 클록 신호(SCLK1)의 전압은 논리 로우 레벨 및 논리 하이 레벨로 반복하여 변동된다. 제2 클록 신호(SCLK2)는 제1 클록 신호(SCLK1)가 제1 클록 신호(SCLK1)의 듀티(duty)만큼 시프트된 신호이다. 클록 신호의 듀티는 주사 구동 블록에 포함되는 트랜지스터를 턴 온시키는 전압이 인가되는 구간을 의미한다.The scan start signal SSP is applied at a logic low level in the period from t13 to t14. The voltage of the first clock signal SCLK1 is set to the logic low level and the logic high level (low level) in such a manner that the first clock signal SCLK1 is applied at the logic low level in the period from t13 to t14 and at the logic high level in the period from t14 to t15 Lt; / RTI > The second clock signal SCLK2 is a signal in which the first clock signal SCLK1 is shifted by the duty of the first clock signal SCLK1. The duty of the clock signal means a period in which a voltage for turning on the transistors included in the scan driving block is applied.

t13~t14 구간에서, 첫 번째 주사 구동 블록(210_1)의 입력 신호 입력단(IN)에 논리 로우 레벨의 주사 시작 신호(SSP)가 인가되고, 제1 클록 신호 입력단(CLK1)에 논리 로우 레벨의 제1 클록 신호(SCLK1)가 인가되고, 제2 클록 신호 입력단(CLK2)에는 논리 하이 레벨의 제2 클록 신호(SCLK1)가 인가된다. 제1 클록 신호(SCLK1)에 의해 제6 트랜지스터(M16) 및 제7 트랜지스터(M17)가 턴 온된다. 제1 노드(QB[1])에는 논리 로우 레벨의 제1 클록 신호(SCLK1)가 전달되고, 제2 노드(Q[1])에는 논리 로우 레벨의 주사 시작 신호(SSP)가 전달된다. 제1 노드(QB[1])의 논리 로우 레벨의 전압에 의해 제1 트랜지스터(M11) 및 제3 트랜지스터(M13)가 턴 온되고, 제2 노드(Q[1])의 논리 로우 레벨의 전압에 의해 제2 트랜지스터(M12) 및 제4 트랜지스터(M14)가 턴온된다. 출력 제어신호(SGCK) 및 제2 클록 신호(SCLK2)의 전압이 논리 하이 레벨이므로, 제1 출력단(OUT)으로 논리 하이 레벨의 주사 신호(S[1])가 출력된다. 이때, 제1 커패시터(C11)는 제2 노드(Q[1])의 논리 로우 레벨의 전압 및 제1 출력단(OUT)의 논리 하이 레벨의 전압에 의한 전압차로 충전된다. 그리고 제2 출력단(NEXT)으로 논리 하이 레벨의 입력 신호가 출력된다. 제2 출력단(NEXT)으로 출력되는 입력 신호는 제1 출력단(OUT)으로 출력되는 주사 신호(S[1])와 동일한 파형으로 출력되므로, 입력 신호의 파형 표시를 생략한다.a logic low level scan start signal SSP is applied to the input signal input IN of the first scan driving block 210_1 and a logic low level signal CLK2 is applied to the first clock signal input CLK1 in the interval t13 to t14. 1 clock signal SCLK1 is applied and the second clock signal SCLK1 is applied to the second clock signal input terminal CLK2. The sixth transistor M16 and the seventh transistor M17 are turned on by the first clock signal SCLK1. A logic low level first clock signal SCLK1 is transferred to the first node QB [1] and a logical low level scan start signal SSP is transferred to the second node Q [1]. The first transistor M11 and the third transistor M13 are turned on by the logic low level voltage of the first node QB [1] and the logic low level voltage of the second node Q [1] The second transistor M12 and the fourth transistor M14 are turned on. The voltage of the output control signal SGCK and the voltage of the second clock signal SCLK2 is at the logic high level and the logic high level of the scanning signal S [1] is outputted to the first output terminal OUT. At this time, the first capacitor C11 is charged with the voltage difference between the logical low level voltage of the second node Q [1] and the logic high level voltage of the first output OUT. And a logic high level input signal is output to the second output terminal NEXT. Since the input signal output to the second output terminal NEXT is output in the same waveform as the scan signal S [1] output to the first output terminal OUT, the waveform display of the input signal is omitted.

t14~t15 구간에서, 제1 클록 신호(SCLK1)는 논리 하이 레벨로 인가되고, 제2 클록 신호(SCLK2)는 논리 로우 레벨로 인가된다. 제1 클록 신호(SCLK1)에 의해 제6 트랜지스터(M16) 및 제7 트랜지스터(M17)가 턴 오프된다. t14 시점에 제2 클록 신호(SCLK2)의 전압이 논리 하이 레벨에서 논리 로우 레벨로 낮아짐에 따라 제1 커패시터(C11)를 통한 부트스트랩에 의해 제2 노드(Q[1])의 전압은 논리 로우 레벨보다 낮은 전압으로 낮아진다. 이에 따라, 제2 트랜지스터(M12) 및 제4 트랜지스터(M14)는 완전히 턴 온된다. 그리고 논리 로우 레벨의 제2 클록 신호(SCLK2)가 제1 출력단(OUT)을 통해 주사 신호(S[1])로서 출력된다. 논리 로우 레벨의 제2 클록 신호(SCLK2)가 제2 출력단(NEXT)을 통해 두 번째 주사 구동 블록(210_2)의 입력 신호로서 출력된다. 한편, 제2 노드(Q[1])의 전압에 의해 제8 트랜지스터(M18)가 턴 온되고, 논리 하이 레벨의 제1 클록 신호(SCLK1)가 제1 노드(QB[1])에 전달된다. 제1 노드(QB[1])의 전압에 의해 제1 트랜지스터(M11) 및 제3 트랜지스터(M13)는 턴 오프된다.In the period from t14 to t15, the first clock signal SCLK1 is applied to the logic high level and the second clock signal SCLK2 is applied to the logic low level. The sixth transistor M16 and the seventh transistor M17 are turned off by the first clock signal SCLK1. As the voltage of the second clock signal SCLK2 is lowered from the logic high level to the logic low level at time t14, the voltage of the second node Q [1] by the bootstrap through the first capacitor C11 becomes logic low Level to a lower voltage. Accordingly, the second transistor M12 and the fourth transistor M14 are completely turned on. And the second clock signal SCLK2 of the logic low level is output as the scanning signal S [1] through the first output terminal OUT. The second clock signal SCLK2 of the logic low level is output as the input signal of the second scan driving block 210_2 through the second output terminal NEXT. On the other hand, the eighth transistor M18 is turned on by the voltage of the second node Q [1], and the first clock signal SCLK1 of the logic high level is transferred to the first node QB [1] . The first transistor M11 and the third transistor M13 are turned off by the voltage of the first node QB [1].

t15~t16 구간에서, 제1 클록 신호(SCLK1)는 논리 로우 레벨로 인가되고, 제2 클록 신호(SCLK2)는 논리 하이 레벨로 인가된다. 제1 클록 신호(SCLK1)에 의해 제6 트랜지스터(M16) 및 제7 트랜지스터(M17)가 턴 온된다. 턴 온된 제7 트랜지스터(M17)를 통해 논리 로우 레벨의 제1 클록 신호(SCLK1)가 제1 노드(QB[1])에 전달된다. 그리고 턴 온된 제6 트랜지스터(M16)를 통해 논리 하이 레벨의 주사 시작 신호(SSP)가 제2 노드(Q[1])에 전달된다. 제2 노드(Q[1])의 전압에 의해 제2 트랜지스터(M12) 및 제4 트랜지스터(M14)는 턴 오프된다. 제1 노드(QB[1])의 전압에 의해 제1 트랜지스터(M11), 제3 트랜지스터(M13) 및 제9 트랜지스터(M19)가 턴 온된다. 논리 하이 레벨의 출력 제어신호(SGCK)가 제1 출력단(OUT)을 통해 주사 신호(S[1])로서 출력된다. 그리고 논리 하이 렙레의 출력 제어신호(SGCK)가 제2 출력단(NEXT)을 통해 두 번째 주사 구동 블록(210_2)의 입력 신호로서 출력된다. 이때, 제2 커패시터(C12)는 제1 노드(QB[1])의 논리 로우 레벨의 전압 및 출력 제어신호 입력단(GCK)의 논리 하이 레벨의 전압의 의한 전압차로 충전된다.In the interval t15 to t16, the first clock signal SCLK1 is applied at a logic low level and the second clock signal SCLK2 is applied at a logic high level. The sixth transistor M16 and the seventh transistor M17 are turned on by the first clock signal SCLK1. The first low level clock signal SCLK1 is transferred to the first node QB [1] through the turned-on seventh transistor M17. A logic high level scan start signal SSP is transmitted to the second node Q [1] through the turned-on sixth transistor M16. The second transistor M12 and the fourth transistor M14 are turned off by the voltage of the second node Q [1]. The first transistor M11, the third transistor M13 and the ninth transistor M19 are turned on by the voltage of the first node QB [1]. A logic high level output control signal SGCK is outputted as the scanning signal S [1] through the first output terminal OUT. The output control signal SGCK of the logic high refresh is output as the input signal of the second scan driving block 210_2 through the second output terminal NEXT. At this time, the second capacitor C12 is charged with the voltage difference between the logical low-level voltage of the first node QB [1] and the logical high-level voltage of the output control signal input terminal GCK.

t16~t17 구간에서, 제1 클록 신호(SCLK1)는 논리 하이 레벨로 인가되고, 제2 클록 신호(SCLK2)는 논리 로우 레벨로 인가된다. 제1 클록 신호(SCLK1)에 의해 제6 트랜지스터(M16) 및 제7 트랜지스터(M17)가 턴 오프된다. 제1 노드(QB[1])의 전압은 제2 커패시터(C12)에 충전된 전압에 의해 논리 로우 레벨을 유지한다. 제1 노드(QB[1])의 전압에 의해 제1 트랜지스터(M11), 제3 트랜지스터(M13) 및 제9 트랜지스터(M19)는 턴 온된 상태를 유지한다. 제1 출력단(OUT)을 통해 논리 하이 레벨의 주사 신호(S[1])가 지속적으로 출력되고, 제2 출력단(NEXT)을 통해 논리 하이 레벨의 입력 신호가 지속적으로 출력된다. 그리고 제2 클록 신호(SCLK2)에 의해 제10 트랜지스터(M20)가 턴 온된다. 제9 트랜지스터(M19) 및 제10 트랜지스터(M20)를 통해 출력 제어신호 입력단(GCK)의 논리 하이 레벨의 전압이 제2 노드(Q[1])에 전달된다. 이에 따라, 주사 구동 블록(210_1)이 논리 하이 레벨의 주사 신호(S[1])를 출력하는 동안 제2 클록 신호 입력단(CLK2)에 입력되는 클록 신호에 의해 제1 출력단(OUT)으로 출력되는 주사 신호(S[1]) 및 제2 출력단(NEXT)으로 출력되는 입력 신호가 흔들리는 것을 방지할 수 있다.In the interval t16 to t17, the first clock signal SCLK1 is applied to the logic high level and the second clock signal SCLK2 is applied to the logic low level. The sixth transistor M16 and the seventh transistor M17 are turned off by the first clock signal SCLK1. The voltage of the first node QB [1] is maintained at a logic low level by the voltage charged in the second capacitor C12. The first transistor M11, the third transistor M13 and the ninth transistor M19 are kept turned on by the voltage of the first node QB [1]. The logic high level scanning signal S [1] is continuously output through the first output terminal OUT and the logic high level input signal is continuously outputted through the second output terminal NEXT. The tenth transistor M20 is turned on by the second clock signal SCLK2. The logic high level voltage of the output control signal input terminal GCK is transmitted to the second node Q [1] through the ninth transistor M19 and the tenth transistor M20. Accordingly, while the scan driving block 210_1 outputs the logical high level scan signal S [1], the clock signal is outputted to the first output OUT by the clock signal input to the second clock signal input terminal CLK2 It is possible to prevent the input signal outputted to the scanning signal S [1] and the second output terminal NEXT from shaking.

두 번째 주사 구동 블록(210_2)은 첫 번째 주사 구동 블록(210_1)보다 제1 기간만큼 지연되어 입력 신호 입력단(IN), 제1 클록 신호 입력단(CLK1) 및 제2 클록 신호 입력단(CLK2)으로 신호를 입력받으므로, 첫 번째 주사 구동 블록(210_1)의 게이트 온 전압의 주사 신호(S[1])보다 제1 기간만큼 지연되어 주사 신호(S[2])를 출력한다. 제1 기간은 클록 신호(SCLK1, SCLK2)의 듀티에 해당한다.The second scan driving block 210_2 is delayed by a first period from the first scan driving block 210_1 and is supplied with an input signal IN, a first clock signal CLK1 and a second clock signal CLK2 The scan signal S [2] is delayed by the first period from the scan signal S [1] of the gate-on voltage of the first scan driving block 210_1 to output the scan signal S [2]. The first period corresponds to the duty of the clock signals SCLK1 and SCLK2.

이러한 방식으로, 복수의 주사 구동 블록(210_1, 210_2, 210_3, 210_4, ...)은 순차적으로 논리 로우 레벨의 주사 신호(S[1], S[2], S[3], S[4], ...)를 출력한다.In this manner, the plurality of scan driving blocks 210_1, 210_2, 210_3, 210_4, ... sequentially output the logic low level scan signals S [1], S [2], S [ ], ...).

상술한 바와 같이, 복수의 주사 구동 블록(210_1, 210_2, 210_3, 210_4, ...)은 제1 출력단(OUT)으로 주사 신호(S[1], S[2], S[3], S[4], ...)를 출력하고, 제2 출력단(NEXT)으로 다음의 주사 구동 블록에 입력되는 입력 신호를 출력한다. 표시영역에서의 정전기, 배선 간의 쇼트, 커플링 등에 의해 복수의 주사선(S1~Sn) 중 어느 하나의 주사선에 연결된 주사 구동 블록의 제1 출력단(OUT)의 전압 레벨이 변동되더라도 제2 출력단(NEXT)을 통해 출력되는 입력 신호는 정상적으로 다음에 배열된 주사 구동 블록으로 전달될 수 있다. 따라서, 복수의 주사 구동 블록(210_1, 210_2, 210_3, 210_4, ...) 중 어느 하나의 주사 구동 블록의 주사 신호에 이상이 발생하더라도 이후의 주사 구동 블록의 주사 신호는 정상적으로 출력될 수 있다. 즉, 제안하는 주사 구동 장치는 표시영역에서 발생할 수 정전기, 배선 간의 쇼트, 커플링 등에 의한 오동작으로 인한 주사 구동 장치의 오동작을 최소화할 수 있다.As described above, the plurality of scan driving blocks 210_1, 210_2, 210_3, 210_4, ... are supplied with the scan signals S [1], S [2], S [ [4], ...) and outputs the input signal to the next scan driving block at the second output terminal NEXT. Even if the voltage level of the first output OUT of the scan driving block connected to any one of the plurality of scan lines S1 to Sn varies due to static electricity in the display area, short-circuit between wires, coupling or the like, May be normally transmitted to the next arranged scan driving block. Therefore, even if an abnormality occurs in the scan signals of any one of the plurality of scan drive blocks 210_1, 210_2, 210_3, 210_4, ..., the scan signals of the subsequent scan drive blocks can be normally output. That is, the proposed scan driving apparatus can minimize the malfunction of the scan driving device due to the static electricity which may occur in the display area, the short-circuit between the wirings, and the malfunction caused by the coupling.

도 6은 본 발명의 다른 실시예에 따른 주사 구동 장치의 구성을 나타내는 블록도이다. 6 is a block diagram showing a configuration of a scan driving apparatus according to another embodiment of the present invention.

도 6을 참조하면, 주사 구동 장치는 순차적으로 배열되는 복수의 주사 구동 블록(220_1, 220_2, 220_3, 220_4, ...)을 포함한다. 각 주사 구동 블록(220_1, 220_2, 220_3, 220_4, ...)은 입력 신호를 입력받아 복수의 주사선(S1~Sn) 각각에 전달되는 주사 신호(S[1], S[2], S[3], S[4], ...)를 생성한다. Referring to FIG. 6, the scan driver includes a plurality of scan driving blocks 220_1, 220_2, 220_3, 220_4,..., Sequentially arranged. Each of the scan driving blocks 220_1, 220_2, 220_3, 220_4, ... receives scan signals S [1], S [2], S [ 3], S [4], ...).

복수의 주사 구동 블록(220_1, 220_2, 220_3, 220_4, ...) 각각은 제1 클록 신호 입력단(CLK1), 제2 클록 신호 입력단(CLK2), 제3 클록 신호 입력단(CLK3), 출력 제어신호 입력단(GCK), 입력 신호 입력단(IN), 제1 출력단(OUT) 및 제2 출력단(NEXT)을 포함한다.Each of the plurality of scan driving blocks 220_1, 220_2, 220_3, 220_4, ... has a first clock signal input terminal CLK1, a second clock signal input terminal CLK2, a third clock signal input terminal CLK3, An input terminal GCK, an input signal IN, a first output OUT, and a second output NEXT.

복수의 주사 구동 블록(220_1, 220_2, 220_3, 220_4, ...) 각각의 제1 클록 신호 입력단(CLK1), 제2 클록 신호 입력단(CLK2) 및 제3 클록 신호 입력단(CLK3)에는 제1 클록 신호(SCLK1), 제2 클록 신호(SCLK2), 제3 클록 신호(SCLK3) 및 제4 클록 신호(SCLK4) 중 3개의 클록 신호가 입력된다. 첫 번째 주사 구동 블록(220_1)에는 제1 클록 신호(SCLK1), 제2 클록 신호(SCLK2) 및 제3 클록 신호(SCLK3)가 입력된다. 두 번째 주사 구동 블록(220_2)에는 제2 클록 신호(SCLK2), 제3 클록 신호(SCLK3) 및 제4 클록 신호(SCLK4)가 입력된다. 세 번째 주사 구동 블록(220_3)에는 제3 클록 신호(SCLK3), 제4 클록 신호(SCLK4) 및 제1 클록 신호(SCLK1)가 입력된다. 네 번째 주사 구동 블록(220_4)에는 제4 클록 신호(SCLK4), 제1 클록 신호(SCLK1) 및 제2 클록 신호(SCLK2)가 입력된다. 이러한 방식으로, 순차적으로 배열되는 복수의 주사 구동 블록(220_1, 220_2, 220_3, 220_4, ...)에 4개 클록 신호(SCLK1 내지 SCLK4) 중 3개의 클록 신호가 순환적으로 입력된다. The first clock signal input terminal CLK1, the second clock signal input terminal CLK2 and the third clock signal input terminal CLK3 of the respective scan driving blocks 220_1, 220_2, 220_3, 220_4, Three clock signals of the signal SCLK1, the second clock signal SCLK2, the third clock signal SCLK3 and the fourth clock signal SCLK4 are input. The first scan driving block 220_1 receives the first clock signal SCLK1, the second clock signal SCLK2, and the third clock signal SCLK3. The second scan driving block 220_2 receives the second clock signal SCLK2, the third clock signal SCLK3, and the fourth clock signal SCLK4. The third scan driving block 220_3 receives the third clock signal SCLK3, the fourth clock signal SCLK4, and the first clock signal SCLK1. The fourth scan driving block 220_4 receives the fourth clock signal SCLK4, the first clock signal SCLK1, and the second clock signal SCLK2. In this manner, three clock signals among the four clock signals SCLK1 to SCLK4 are cyclically input to the plurality of sequentially arranged scan driving blocks 220_1, 220_2, 220_3, 220_4, ....

복수의 주사 구동 블록(220_1, 220_2, 220_3, 220_4, ...)의 출력 제어신호 입력단(GCK)에는 출력 제어신호(SGCK)가 입력된다.An output control signal SGCK is input to an output control signal input terminal GCK of the plurality of scan driving blocks 220_1, 220_2, 220_3, 220_4,.

복수의 주사 구동 블록(220_1, 220_2, 220_3, 220_4, ...) 각각의 제1 출력단(OUT)은 복수의 주사 구동 블록(220_1, 220_2, 220_3, 220_4, ...) 각각의 주사선에 연결된다. 각 주사 구동 블록(220_1, 220_2, 220_3, 220_4, ...)은 제1 클록 신호 입력단(CLK1), 제2 클록 신호 입력단(CLK2), 출력 제어신호 입력단(GCK) 및 입력 신호 입력단(IN)으로 입력되는 신호에 따라 생성된 주사 신호(S[1], S[2], S[3], S[4], ...)를 제1 출력단(OUT)으로 출력한다. The first output OUT of each of the plurality of scan driving blocks 220_1, 220_2, 220_3, 220_4, ... is connected to a scan line of each of the plurality of scan driving blocks 220_1, 220_2, 220_3, 220_4, do. Each of the scan driving blocks 220_1, 220_2, 220_3, 220_4, ... has a first clock signal input terminal CLK1, a second clock signal input terminal CLK2, an output control signal input terminal GCK, And outputs the generated scanning signals S [1], S [2], S [3], S [4], ... according to a signal input to the first output terminal OUT.

복수의 주사 구동 블록(220_1, 220_2, 220_3, 220_4, ...) 각각의 제2 출력단(NEXT)은 복수의 주사 구동 블록(220_1, 220_2, 220_3, 220_4, ...) 각각의 다음에 배열된 주사 구동 블록의 입력 신호 입력단(IN)에 연결된다. 각 주사 구동 블록(220_1, 220_2, 220_3, 220_4, ...)은 제1 출력단(OUT)으로 주사 신호가 출력될 때 제2 출력단(NEXT)으로 다음에 배열된 주사 구동 블록의 입력 신호 입력단(IN)으로 입력되는 입력 신호를 출력한다. 제1 출력단(OUT)으로 출력되는 주사 신호와 제2 출력단(NEXT)으로 출력되는 입력 신호는 동일한 파형으로 출력된다. The second output terminal NEXT of each of the plurality of scan driving blocks 220_1, 220_2, 220_3, 220_4, ... is arranged next to each of the plurality of scan driving blocks 220_1, 220_2, 220_3, 220_4, And is connected to the input signal input IN of the scan driving block. Each of the scan driving blocks 220_1, 220_2, 220_3, 220_4, ... has an input signal input terminal of a scan driving block arranged next to the second output terminal NEXT when a scan signal is output to the first output OUT IN). The scan signal output to the first output terminal OUT and the input signal output to the second output terminal NEXT are output in the same waveform.

즉, 복수의 주사 구동 블록(220_1, 220_2, 220_3, 220_4, ...)의 입력 신호 입력단(IN)에는 앞서 배열된 주사 구동 블록의 제2 출력단(NEXT)을 통해 출력되는 입력 신호가 입력된다. 이때, 첫 번째 주사 구동 블록(220_1)의 입력 신호 입력단(IN)에는 주사 시작 신호(SSP)가 입력된다.That is, the input signal IN input to the scan driving blocks 220_1, 220_2, 220_3, 220_4, ... is inputted through the second output terminal NEXT of the scan driving block arranged in advance . At this time, the scan start signal SSP is input to the input signal input IN of the first scan driving block 220_1.

도 7은 도 6의 주사 구동 장치에 포함된 일 실시예에 따른 주사 구동 블록을 나타내는 회로도이다.7 is a circuit diagram showing a scan driving block according to an embodiment included in the scan driving device of FIG.

도 7을 참조하면, 주사 구동 블록은 복수의 트랜지스터(M21, M22, M23, M24, M25, M26, M27, M28, M29, M30) 및 복수의 커패시터(C21, C22)를 포함한다.Referring to FIG. 7, the scan driving block includes a plurality of transistors M21, M22, M23, M24, M25, M26, M27, M28, M29 and M30 and a plurality of capacitors C21 and C22.

제1 트랜지스터(M21)는 제1 노드(QB)에 연결되어 있는 게이트 전극, 출력 제어신호 입력단(GCK)에 연결되어 있는 일 전극 및 제1 출력단(OUT)에 연결되어 있는 타 전극을 포함한다. The first transistor M21 includes a gate electrode connected to the first node QB, a first electrode connected to the output control signal input terminal GCK, and another electrode connected to the first output OUT.

제2 트랜지스터(M22)는 제2 노드(Q)에 연결되어 있는 게이트 전극, 제3 클록 신호 입력단(CLK3)에 연결되어 있는 일 전극 및 제1 출력단(OUT)에 연결되어 있는 타 전극을 포함한다.The second transistor M22 includes a gate electrode connected to the second node Q, a first electrode connected to the third clock signal input terminal CLK3 and another electrode connected to the first output OUT .

제3 트랜지스터(M23)는 제1 노드(QB)에 연결되어 있는 게이트 전극, 출력 제어신호 입력단(GCK)에 연결되어 있는 일 전극 및 제2 출력단(NEXT)에 연결되어 있는 타 전극을 포함한다.The third transistor M23 includes a gate electrode connected to the first node QB, a first electrode connected to the output control signal input terminal GCK and another electrode connected to the second output terminal NEXT.

제4 트랜지스터(M24)는 제2 노드(Q)에 연결되어 있는 게이트 전극, 제3 클록 신호 입력단(CLK3)에 연결되어 있는 일 전극 및 제2 출력단(NEXT)에 연결되어 있는 타 전극을 포함한다.The fourth transistor M24 includes a gate electrode connected to the second node Q, a first electrode connected to the third clock signal input terminal CLK3, and another electrode connected to the second output terminal NEXT .

제5 트랜지스터(M25)는 출력 제어신호 입력단(GCK)에 연결되어 있는 게이트 전극, 제1 전원전압(VGH)에 연결되어 있는 일 전극 및 제2 노드(Q)에 연결되어 있는 타 전극을 포함한다. The fifth transistor M25 includes a gate electrode connected to the output control signal input terminal GCK, a first electrode coupled to the first power supply voltage VGH, and another electrode coupled to the second node Q .

제6 트랜지스터(M26)는 제2 클록 신호 입력단(CLK2)에 연결되어 있는 게이트 전극, 입력 신호 입력단(IN)에 연결되는 일 전극 및 제2 노드(Q)에 연결되어 있는 타 전극을 포함한다. The sixth transistor M26 includes a gate electrode connected to the second clock signal input terminal CLK2, one electrode connected to the input signal input IN and another electrode connected to the second node Q. [

제7 트랜지스터(M27)는 제1 클록 신호 입력단(CLK1)에 연결되어 있는 게이트 전극, 제1 클록 신호 입력단(CLK1)에 연결되는 일 전극 및 제1 노드(QB)에 연결되어 있는 타 전극을 포함한다.The seventh transistor M27 includes a gate electrode connected to the first clock signal input terminal CLK1, a first electrode connected to the first clock signal input terminal CLK1 and another electrode connected to the first node QB do.

제8 트랜지스터(M28)는 제2 노드(Q)에 연결되어 있는 게이트 전극, 제1 클록 신호 입력단(CLK1)에 연결되어 있는 일 전극 및 제1 노드(QB)에 연결되어 있는 타 전극을 포함한다.The eighth transistor M28 includes a gate electrode connected to the second node Q, a first electrode connected to the first clock signal input terminal CLK1 and another electrode connected to the first node QB .

제9 트랜지스터(M29)는 제1 노드(QB)에 연결되어 있는 게이트 전극, 출력 제어신호 입력단(GCK)에 연결되어 있는 일 전극 및 제10 트랜지스터(M30)의 일 전극에 연결되어 있는 타 전극을 포함한다. The ninth transistor M29 has a gate electrode connected to the first node QB, a first electrode connected to the output control signal input terminal GCK and another electrode connected to one electrode of the tenth transistor M30 .

제10 트랜지스터(M30)는 제3 클록 신호 입력단(CLK3)에 연결되어 있는 게이트 전극, 제9 트랜지스터(M29)의 타 전극에 연결되어 있는 일 전극 및 제2 노드(Q)에 연결되어 있는 타 전극을 포함한다.The tenth transistor M30 is connected to the gate electrode connected to the third clock signal input terminal CLK3, one electrode connected to the other electrode of the ninth transistor M29 and the other electrode connected to the second node Q .

제1 커패시터(C21)는 제2 노드(Q)에 연결되어 있는 일 전극 및 제1 출력단(OUT)에 연결되어 있는 타 전극을 포함한다. 제2 커패시터(C22)는 출력 제어신호 입력단(GCK)에 연결되어 있는 일 전극 및 제1 노드(QB)에 연결되어 있는 타 전극을 포함한다.The first capacitor C21 includes one electrode connected to the second node Q and another electrode connected to the first output OUT. The second capacitor C22 includes one electrode connected to the output control signal input terminal GCK and the other electrode connected to the first node QB.

복수의 트랜지스터(M21, M22, M23, M24, M25, M26, M27, M28, M29, M30)는 p-채널 전계 효과 트랜지스터이다. 복수의 트랜지스터(M21, M22, M23, M24, M25, M26, M27, M28, M29, M30)를 턴 온시키는 게이트 온 전압은 논리 로우 레벨의 전압이고 턴 오프시키는 게이트 오프 전압은 논리 하이 레벨의 전압이다. 여기서는 복수의 트랜지스터(M21, M22, M23, M24, M25, M26, M27, M28, M29, M30)가 p-채널 전계 효과 트랜지스터인 것으로 설명하였으나, 복수의 트랜지스터(M21, M22, M23, M24, M25, M26, M27, M28, M29, M30)는 n-채널 전계 효과 트랜지스터일 수 있다. n-채널 전계 효과 트랜지스터를 턴 온시키는 게이트 온 전압은 논리 하이 레벨의 전압이고 턴 오프시키는 게이트 오프 전압은 논리 로우 레벨의 전압이다. The plurality of transistors M21, M22, M23, M24, M25, M26, M27, M28, M29 and M30 are p-channel field effect transistors. The gate-on voltage for turning on the plurality of transistors M21, M22, M23, M24, M25, M26, M27, M28, M29 and M30 is a logic low level voltage, to be. Although a plurality of transistors M21, M22, M23, M24, M25, M26, M27, M28, M29 and M30 are described as being p-channel field effect transistors, , M26, M27, M28, M29, M30) may be n-channel field effect transistors. The gate on voltage that turns on the n-channel field effect transistor is a logic high level voltage and the gate off voltage that turns off is a logic low level voltage.

도 8은 도 6의 주사 구동 장치의 구동 방법을 설명하기 위한 타이밍도이다.8 is a timing chart for explaining the driving method of the scan driving apparatus of FIG.

도 6 내지 8을 참조하면, 설명의 편의를 위해, 첫 번째 주사 구동 블록(220_1)의 제1 노드(QB[1]) 및 제2 노드(Q[1])의 전압 레벨을 나타내고 첫 번째 주사 구동 블록(220_1)의 동작에 대하여 먼저 설명한다. Referring to FIGS. 6 to 8, for convenience of explanation, the voltage levels of the first node QB [1] and the second node Q [1] of the first scan driving block 220_1 are shown, The operation of the driving block 220_1 will be described first.

t21~t22 구간은 게이트 온 전압의 주사 신호가 복수의 주사선(S1~Sn)에 동시에 출력되는 리셋 단계(a) 및 문턱전압 보상 단계(b) 중 어느 하나의 구간을 나타낸다. The section from t21 to t22 represents any one of the resetting step (a) and the threshold voltage compensating step (b) in which the scanning signal of the gate-on voltage is simultaneously outputted to the plurality of scanning lines (S1 to Sn).

t21~t22 구간에서, 출력 제어신호(SGCK)는 논리 로우 레벨의 전압으로 인가되고, 주사 시작 신호(SSP), 제1 클록 신호(SCLK1), 제2 클록 신호(SCLK2), 제3 클록 신호(SCLK3) 및 제4 클록 신호(SCLK4)는 논리 하이 레벨의 전압으로 인가된다. 논리 하이 레벨의 신호에 의해 제6 트랜지스터(M26), 제7 트랜지스터(M27), 제10 트랜지스터(M30)가 턴 오프된다. 출력 제어신호(SGCK)에 의해 제5 트랜지스터(M25)가 턴 온된다. 턴 온된 제5 트랜지스터(M25)를 통해 제1 전원 전압(VGH)이 제2 노드(Q[1])에 전달된다. 제1 전원 전압(VGH)은 논리 하이 레벨의 전압이다. 제2 노드(Q[1])의 논리 하이 레벨의 전압에 의해 제2 트랜지스터(M22), 제4 트랜지스터(M24) 및 제8 트랜지스터(M28)가 턴 오프된다. the output control signal SGCK is applied at a logic low level and the scan start signal SSP, the first clock signal SCLK1, the second clock signal SCLK2, the third clock signal SCLK2, SCLK3 and the fourth clock signal SCLK4 are applied with a logic high level voltage. The sixth transistor M26, the seventh transistor M27 and the tenth transistor M30 are turned off by a logic high level signal. The fifth transistor M25 is turned on by the output control signal SGCK. The first power supply voltage VGH is transferred to the second node Q [1] through the turned-on fifth transistor M25. The first power supply voltage VGH is a logic high level voltage. The second transistor M22, the fourth transistor M24 and the eighth transistor M28 are turned off by the logic high level voltage of the second node Q [1].

t21~t22 구간에서, 제1 트랜지스터(M21)의 게이트 전극 및 제3 트랜지스터(M23)의 게이트 전극에 연결되어 있는 제1 노드(QB[1])는 플로팅 상태이다. t21~t22 구간 이외의 구간에서 제1 노드(QB[1])의 전압은 제1 출력단(OUT)으로 게이트 온 전압의 주사 신호가 출력되는 구간을 제외하고 논리 로우 레벨로 유지된다. 따라서 플로팅 상태의 제1 노드(QB[1])는 논리 로우 레벨 또는 논리 로우 레벨에 근접한 전압을 갖게 된다. t21 시점에서 출력 제어신호(SGCK)가 논리 하이 레벨에서 논리 로우 레벨로 전압이 낮아지면, 플로팅 상태의 제1 노드(QB[1])의 전압은 제2 커패시터(C22)에 의한 커플링에 의해 논리 로우 레벨의 전압보다 더 낮은 전압으로 낮아진다. 이에 따라, 제1 트랜지스터(M21) 및 제3 트랜지스터(M23)가 턴 온된 상태가 된다. 그리고 제1 출력단(OUT)을 통해 논리 로우 레벨의 출력 제어신호(SGCK)가 주사 신호로서 출력되고, 제2 출력단(NEXT)을 통해 논리 로우 레벨의 출력 제어신호(SGCK)가 다음의 주사 구동 블록의 입력 신호로서 출력된다.The first node QB [1] connected to the gate electrode of the first transistor M21 and the gate electrode of the third transistor M23 in the period from t21 to t22 is in a floating state. the voltage of the first node QB [1] is maintained at the logic low level except for the period during which the scan signal of the gate-on voltage is output to the first output OUT. Therefore, the first node (QB [1]) in the floating state has a voltage close to the logic low level or the logic low level. When the output control signal SGCK lowers from the logic high level to the logic low level at time t21, the voltage of the first node QB [1] in the floating state is reduced by coupling by the second capacitor C22 Which is lower than the voltage of the logic low level. Thus, the first transistor M21 and the third transistor M23 are turned on. A logic low level output control signal SGCK is output as a scan signal through the first output terminal OUT and a logic low level output control signal SGCK is output via the second output terminal NEXT to the next scan drive block As shown in Fig.

t21~t22 구간에서, 복수의 주사 구동 블록(220_1, 220_2, 220_3, 220_4, ...)으로 입력되는 신호들이 동일하므로, 복수의 주사 구동 블록(220_1, 220_2, 220_3, 220_4, ...)은 논리 로우 레벨의 주사 신호(S[1], S[2], S[3], S[4], ...)를 동시에 출력한다.the signals input to the plurality of scan driving blocks 220_1, 220_2, 220_3, 220_4, ... are the same in the interval of t21 to t22, so that the plurality of scan driving blocks 220_1, 220_2, 220_3, 220_4, Simultaneously outputs logic low level scanning signals S [1], S [2], S [3], S [4],.

t23 이후 구간은 게이트 온 전압의 주사 신호가 복수의 주사선(S1~Sn)에 순차적으로 출력되는 주사 단계(c)의 구간을 나타낸다. t23 이후 구간에서 출력 제어신호(SGCK)는 논리 하이 레벨로 인가된다. 주사 시작 신호(SSP)는 t24~t26 구간에서 논리 로우 레벨로 인가되고, 나머지 구간 동안 논리 하이 레벨로 인가된다.The section after t23 represents the section of the scanning step (c) in which the scanning signal of the gate-on voltage is sequentially outputted to the plurality of scanning lines (S1 to Sn). In the period after t23, the output control signal SGCK is applied to the logic high level. The scan start signal SSP is applied to the logic low level in the interval t24 to t26, and is applied to the logic high level for the remaining interval.

제1 클록 신호(SCLK1)는 t23~t25 구간에서 논리 로우 레벨로 인가되고 t25~t27 구간에서 논리 하이 레벨로 인가되는 방식으로, 제1 클록 신호(SCLK1)의 전압은 논리 로우 레벨 및 논리 하이 레벨로 반복하여 변동된다. 제2 클록 신호(SCLK2)는 제1 클록 신호(SCLK1)가 제1 클록 신호(SCLK1)의 1/2 듀티 만큼 시프트된 신호이다. 제3 클록 신호(SCLK3)는 제2 클록 신호(SCLK2)가 제2 클록 신호(SCLK2)의 1/2 듀티 만큼 시프트된 신호이다. 제4 클록 신호(SCLK4)는 제3 클록 신호(SCLK3)가 제3 클록 신호(SCLK3)의 1/2 듀티 만큼 시프트된 신호이다. The voltage of the first clock signal SCLK1 is set to a logic low level and a logic high level in a manner that the first clock signal SCLK1 is applied at a logic low level in a period from t23 to t25 and is applied at a logic high level in a period from t25 to t27 Lt; / RTI > The second clock signal SCLK2 is a signal in which the first clock signal SCLK1 is shifted by 1/2 duty of the first clock signal SCLK1. The third clock signal SCLK3 is a signal in which the second clock signal SCLK2 is shifted by 1/2 duty of the second clock signal SCLK2. The fourth clock signal SCLK4 is a signal in which the third clock signal SCLK3 is shifted by 1/2 duty of the third clock signal SCLK3.

즉, t23 이후 구간에서, 복수의 주사 구동 블록(220_1, 220_2, 220_3, 220_4, ...)의 제1 클록 신호 입력단(CLK1)에 입력되는 클록 신호의 1/2 듀티만큼 시프트된 클록 신호가 제2 클록 신호 입력단(CLK2)에 입력되고, 제2 클록 신호 입력단(CLK2)에 입력되는 클록 신호의 1/2 듀티만큼 시프트된 클록 신호가 제3 클록 신호 입력단(CLK3)에 입력된다. That is, in the period after t23, a clock signal shifted by 1/2 duty of the clock signal input to the first clock signal input terminal (CLK1) of the plurality of scan driving blocks 220_1, 220_2, 220_3, 220_4, A clock signal that is input to the second clock signal input terminal CLK2 and shifted by 1/2 duty of the clock signal input to the second clock signal input terminal CLK2 is input to the third clock signal input terminal CLK3.

t24~t25 구간에서, 첫 번째 주사 구동 블록(220_1)의 입력 신호 입력단(IN)에 논리 로우 레벨의 주사 시작 신호(SSP)가 인가되고, 제1 클록 신호 입력단(CLK1)에 논리 로우 레벨의 제1 클록 신호(SCLK1)가 인가되고, 제2 클록 신호 입력단(CLK2)에 논리 로우 레벨의 제2 클록 신호(SCLK2)가 인가되고, 제3 클록 신호 입력단(CLK3)에 논리 하이 레벨의 제3 클록 신호(SCLK3)가 인가된다. 제1 클록 신호(SCLK1) 및 제2 클록 신호(SCLK2)에 의해 제6 트랜지스터(M26) 및 제7 트랜지스터(M27)가 턴 온된다. 제1 노드(QB[1])에는 논리 로우 레벨의 제1 클록 신호(SCLK1)가 전달되고, 제2 노드(Q[1])에는 논리 로우 레벨의 주사 시작 신호(SSP)가 전달된다. 제1 노드(QB[1])의 논리 로우 레벨의 전압에 의해 제1 트랜지스터(M21) 및 제3 트랜지스터(M23)가 턴 온되고, 제2 노드(Q[1])의 논리 로우 레벨의 전압에 의해 제2 트랜지스터(M22) 및 제4 트랜지스터(M24)가 턴온된다. 출력 제어신호(SGCK) 및 제2 클록 신호(SCLK2)의 전압이 논리 하이 레벨이므로, 제1 출력단(OUT)으로 논리 하이 레벨의 주사 신호(S[1])가 출력된다. 이때, 제1 커패시터(C21)는 제2 노드(Q[1])의 논리 로우 레벨의 전압 및 제1 출력단(OUT)의 논리 하이 레벨의 전압에 의한 전압차로 충전된다. 그리고 제2 출력단(NEXT)으로 논리 하이 레벨의 입력 신호가 출력된다. 제2 출력단(NEXT)으로 출력되는 입력 신호는 제1 출력단(OUT)으로 출력되는 주사 신호(S[1])와 동일한 파형으로 출력되므로, 입력 신호의 파형 표시를 생략한다.a logic low level scan start signal SSP is applied to the input signal input IN of the first scan driving block 220_1 in the interval t24 to t25 and a logic low level scan signal SSP is applied to the first clock signal input CLK1, A third clock signal SCLK1 is applied to the second clock signal input terminal CLK2 and a second clock signal SCLK2 of logic low level is applied to the second clock signal input terminal CLK2, The signal SCLK3 is applied. The sixth transistor M26 and the seventh transistor M27 are turned on by the first clock signal SCLK1 and the second clock signal SCLK2. A logic low level first clock signal SCLK1 is transferred to the first node QB [1] and a logical low level scan start signal SSP is transferred to the second node Q [1]. The first transistor M21 and the third transistor M23 are turned on by the logic low level voltage of the first node QB [1] and the logic low level voltage of the second node Q [1] The second transistor M22 and the fourth transistor M24 are turned on. The voltage of the output control signal SGCK and the voltage of the second clock signal SCLK2 is at the logic high level and the logic high level of the scanning signal S [1] is outputted to the first output terminal OUT. At this time, the first capacitor C21 is charged with the voltage difference between the logical low level voltage of the second node Q [1] and the logic high level voltage of the first output OUT. And a logic high level input signal is output to the second output terminal NEXT. Since the input signal output to the second output terminal NEXT is output in the same waveform as the scan signal S [1] output to the first output terminal OUT, the waveform display of the input signal is omitted.

t25~t26 구간에서, 주사 시작 신호(SSP), 제2 클록 신호(SCLK2) 및 제3 클록 신호(SCLK3)는 논리 로우 레벨로 인가되고, 제1 클록 신호(SCLK1)는 논리 하이 레벨로 인가된다. t25 시점에 제3 클록 신호(SCLK3)의 전압이 논리 하이 레벨에서 논리 로우 레벨로 낮아짐에 따라 제1 커패시터(C21)를 통한 부트스트랩에 의해 제2 노드(Q[1])의 전압은 논리 로우 레벨보다 낮은 전압으로 낮아진다. 이에 따라, 제2 트랜지스터(M22) 및 제4 트랜지스터(M24)가 완전히 턴 온된다. 그리고 논리 로우 레벨의 제3 클록 신호(SCLK3)가 제1 출력단(OUT)을 통해 주사 신호(S[1])로서 출력된다. 논리 로우 레벨의 제3 클록 신호(SCLK3)가 제2 출력단(NEXT)을 통해 두 번째 주사 구동 블록(220_2)의 입력 신호로서 출력된다. 한편, 제2 노드(Q[1])의 전압에 의해 제8 트랜지스터(M28)가 턴 온되고, 논리 하이 레벨의 제1 클록 신호(SCLK1)가 제1 노드(QB[1])에 전달된다. 제1 노드(QB[1])의 전압에 의해 제1 트랜지스터(M21) 및 제3 트랜지스터(M23)는 턴 오프된다.In the interval t25 to t26, the scan start signal SSP, the second clock signal SCLK2 and the third clock signal SCLK3 are applied at a logic low level and the first clock signal SCLK1 is applied at a logic high level . As the voltage of the third clock signal SCLK3 is lowered from the logic high level to the logic low level at time t25, the voltage of the second node Q [1] by the bootstrap through the first capacitor C21 becomes logic low Level to a lower voltage. Thus, the second transistor M22 and the fourth transistor M24 are completely turned on. And the third clock signal SCLK3 of the logic low level is outputted as the scanning signal S [1] through the first output terminal OUT. And the third clock signal SCLK3 of the logic low level is output as the input signal of the second scan driving block 220_2 through the second output terminal NEXT. On the other hand, the eighth transistor M28 is turned on by the voltage of the second node Q [1], and the first clock signal SCLK1 of the logic high level is transferred to the first node QB [1] . The first transistor M21 and the third transistor M23 are turned off by the voltage of the first node QB [1].

t26~t27 구간에서, 제3 클록 신호(SCLK3)가 논리 로우 레벨로 인가되고, 주사 시작 신호(SSP), 제1 클록 신호(SCLK1) 및 제2 클록 신호(SCLK2)는 논리 하이 레벨로 인가된다. 제2 클록 신호(SCLK2)에 의해 제6 트랜지스터(M26)가 턴 오프되고, 제2 노드(Q[1])의 전압은 논리 로우 레벨보다 낮은 전압으로 유지된다. 이에 따라, 제2 트랜지스터(M22) 및 제4 트랜지스터(M24)는 턴 온 상태를 유지되지, 논리 로우 레벨의 제3 클록 신호(SCLK3)가 제1 출력단(OUT)을 통해 주사 신호(S[1])로서 지속적으로 출력되고, 제3 클록 신호(SCLK3)가 제2 출력단(NEXT)을 통해 두 번째 주사 구동 블록(220_2)의 입력 신호로서 지속적으로 출력된다. 또한, 제1 노드(QB[1])의 전압은 논리 하이 레벨로 유지되고, 제1 트랜지스터(M21) 및 제3 트랜지스터(M23)는 턴 오프 상태를 유지한다. In the period from t26 to t27, the third clock signal SCLK3 is applied at a logic low level and the scan start signal SSP, the first clock signal SCLK1 and the second clock signal SCLK2 are applied at a logic high level . The sixth transistor M26 is turned off by the second clock signal SCLK2 and the voltage of the second node Q [1] is maintained at a voltage lower than the logic low level. Accordingly, the second transistor M22 and the fourth transistor M24 are maintained in the turned-on state, and the third clock signal SCLK3 of the logic low level is supplied to the scan signal S [1 ], And the third clock signal SCLK3 is continuously output as the input signal of the second scan driving block 220_2 through the second output terminal NEXT. In addition, the voltage of the first node QB [1] is maintained at the logic high level, and the first transistor M21 and the third transistor M23 maintain the turn-off state.

t27~t28 구간에서, 제1 클록 신호(SCLK1)가 논리 로우 레벨로 인가되고, 주사 시작 신호(SSP), 제2 클록 신호(SCLK2) 및 제3 클록 신호(SCLK3)는 논리 하이 레벨로 인가된다. 제1 클록 신호(SCLK1)에 의해 제7 트랜지스터(M27)가 턴 온되고, 제1 노드(QB[1])에 논리 로우 레벨의 제1 클록 신호(SCLK1)가 전달된다. 제1 노드(QB[1])의 전압은 논리 로우 레벨이 되고, 제1 트랜지스터(M21) 및 제3 트랜지스터(M23)가 턴 온된다. 그리고 논리 하이 레벨의 출력 제어신호(SGCK)가 제1 출력단(OUT)을 통해 주사 신호(S[1])로서 출력되고, 논리 하이 레벨의 출력 제어신호(SGCK)가 제2 출력단(NEXT)을 통해 두 번째 주사 구동 블록(220_2)의 입력 신호로서 출력된다. t27 시점에 제3 클록 신호(SCLK3)의 전압이 논리 로우 레벨에서 논리 하이 레벨로 높아짐에 따라 제2 트랜지스터(M22)의 게이트-드레인 간의 커플링에 의해 제2 노드(Q[1])의 전압은 논리 로우 레벨보다 낮은 전압에서 논리 로우 레벨로 높아진다. In the period from t27 to t28, the first clock signal SCLK1 is applied at a logic low level and the scan start signal SSP, the second clock signal SCLK2 and the third clock signal SCLK3 are applied at a logic high level . The seventh transistor M27 is turned on by the first clock signal SCLK1 and the first clock signal SCLK1 of the logic low level is transferred to the first node QB [1]. The voltage of the first node QB [1] becomes a logic low level, and the first transistor M21 and the third transistor M23 are turned on. The logic high level output control signal SGCK is output as the scanning signal S [1] through the first output OUT and the logic high level output control signal SGCK is output as the second output NEXT And is output as an input signal to the second scan driving block 220_2. At time t27, as the voltage of the third clock signal SCLK3 rises from the logic low level to the logic high level, the voltage of the second node Q [1] by the coupling between the gate and the drain of the second transistor M22 Rises from a voltage lower than the logic low level to a logic low level.

t28~t29 구간에서, 제1 클록 신호(SCLK1) 및 제2 클록 신호(SCLK2)가 논리 로우 레벨로 인가되고, 주사 시작 신호(SSP) 및 제3 클록 신호(SCLK3)가 논리 하이 레벨로 인가된다. 논리 로우 레벨의 신호에 의해 제6 트랜지스터(M26) 및 제7 트랜지스터(M27)가 턴 온된다. 제1 노드(QB[1])에는 논리 로우 레벨의 제1 클록 신호(SCLK1)가 전달되고, 제2 노드(Q[1])에는 논리 하이 레벨의 주사 시작 신호(SSP)가 전달된다. 제1 노드(QB[1])의 전압은 논리 로우 레벨을 유지하고, 논리 하이 레벨의 출력 제어신호(SGCK)가 제1 출력단(OUT)을 통해 주사 신호(S[1])로서 출력되고, 논리 하이 레벨의 출력 제어신호(SGCK)가 제2 출력단(NEXT)을 통해 두 번째 주사 구동 블록(220_2)의 입력 신호로서 출력된다. 제2 노드(Q[1])의 전압은 논리 하이 레벨이 된다. the first clock signal SCLK1 and the second clock signal SCLK2 are applied at the logic low level and the scan start signal SSP and the third clock signal SCLK3 are applied at the logic high level in the interval t28 to t29 . The sixth transistor M26 and the seventh transistor M27 are turned on by the logic low level signal. The first clock signal SCLK1 of the logic low level is transferred to the first node QB [1] and the scan start signal SSP of logic high level is transferred to the second node Q [1]. The voltage of the first node QB [1] maintains the logic low level and the output control signal SGCK of the logic high level is outputted as the scanning signal S [1] through the first output OUT, A logic high level output control signal SGCK is output as an input signal to the second scan driving block 220_2 through the second output terminal NEXT. The voltage of the second node Q [1] becomes a logic high level.

두 번째 주사 구동 블록(220_2)은 첫 번째 주사 구동 블록(220_1)보다 제1 기간만큼 지연되어 입력 신호 입력단(IN), 제1 클록 신호 입력단(CLK1), 제2 클록 신호 입력단(CLK2) 및 제3 클록 신호 입력단(CLK3)으로 신호를 입력받으므로, 첫 번째 주사 구동 블록(220_1)의 게이트 온 전압의 주사 신호(S[1])보다 제1 기간만큼 지연되어 주사 신호(S[2])를 출력한다. 제1 기간은 클록 신호(SCLK1, SCLK2, SCLK3, SCLK4)의 1/2 듀티에 해당한다.The second scan driving block 220_2 is delayed by the first period from the first scan driving block 220_1 and is connected to the input signal IN, the first clock signal CLK1, the second clock signal CLK2, The scan signal S [2] is delayed by the first period from the scan signal S [1] of the gate-on voltage of the first scan driving block 220_1, . The first period corresponds to 1/2 duty of the clock signals SCLK1, SCLK2, SCLK3, SCLK4.

이러한 방식으로, 복수의 주사 구동 블록(220_1, 220_2, 220_3, 220_4, ...)은 순차적으로 논리 로우 레벨의 주사 신호(S[1], S[2], S[3], S[4], ...)를 출력한다.In this manner, the plurality of scan driving blocks 220_1, 220_2, 220_3, 220_4, ... sequentially output the logic low level scanning signals S [1], S [2], S [ ], ...).

표시영역에서 정전기, 배선 간의 쇼트, 커플링 등에 의해 복수의 주사선(S1~Sn) 중 어느 하나의 주사선에 연결된 주사 구동 블록의 제1 출력단(OUT)의 전압 레벨이 변동되더라도 제2 출력단(NEXT)을 통해 출력되는 입력 신호는 정상적으로 다음에 배열된 주사 구동 블록으로 전달될 수 있다. 따라서, 복수의 주사 구동 블록(220_1, 220_2, 220_3, 220_4, ...) 중 어느 하나의 주사 구동 블록의 주사 신호에 이상이 발생하더라도 이후의 주사 구동 블록의 주사 신호는 정상적으로 출력될 수 있다. 즉, 제안하는 주사 구동 장치는 표시영역에서 발생할 수 정전기, 배선 간의 쇼트, 커플링 등에 의한 오동작으로 인한 주사 구동 장치의 오동작을 최소화할 수 있다.Even if the voltage level of the first output OUT of the scan driving block connected to any one of the plurality of scan lines S1 to Sn varies due to static electricity, a short circuit between the wires, coupling or the like in the display area, May be normally transmitted to the next arranged scan driving block. Therefore, even if an abnormality occurs in the scan signals of any one of the plurality of scan drive blocks 220_1, 220_2, 220_3, 220_4, ..., the scan signals of the subsequent scan drive blocks can be output normally. That is, the proposed scan driving apparatus can minimize the malfunction of the scan driving device due to the static electricity which may occur in the display area, the short-circuit between the wirings, and the malfunction caused by the coupling.

도 9는 도 6의 주사 구동 장치에 포함된 다른 실시예에 따른 주사 구동 블록을 나타내는 회로도이다.9 is a circuit diagram showing a scan driving block according to another embodiment included in the scan driving device of FIG.

도 9를 참조하면, 주사 구동 블록은 복수의 트랜지스터(M31, M32, M33, M34, M35, M36, M37, M38, M39, M40, M41) 및 복수의 커패시터(C31, C32)를 포함한다.Referring to FIG. 9, the scan driving block includes a plurality of transistors M31, M32, M33, M34, M35, M36, M37, M38, M39, M40 and M41 and a plurality of capacitors C31 and C32.

제1 트랜지스터(M31)는 제1 노드(QB)에 연결되어 있는 게이트 전극, 출력 제어신호 입력단(GCK)에 연결되어 있는 일 전극 및 제1 출력단(OUT)에 연결되어 있는 타 전극을 포함한다. The first transistor M31 includes a gate electrode connected to the first node QB, a first electrode connected to the output control signal input terminal GCK and another electrode connected to the first output OUT.

제2 트랜지스터(M32)는 제2 노드(Q)에 연결되어 있는 게이트 전극, 제3 클록 신호 입력단(CLK3)에 연결되어 있는 일 전극 및 제1 출력단(OUT)에 연결되어 있는 타 전극을 포함한다.The second transistor M32 includes a gate electrode connected to the second node Q, a first electrode connected to the third clock signal input terminal CLK3, and another electrode connected to the first output OUT .

제3 트랜지스터(M33)는 제1 노드(QB)에 연결되어 있는 게이트 전극, 출력 제어신호 입력단(GCK)에 연결되어 있는 일 전극 및 제2 출력단(NEXT)에 연결되어 있는 타 전극을 포함한다.The third transistor M33 includes a gate electrode connected to the first node QB, a first electrode connected to the output control signal input terminal GCK, and another electrode connected to the second output terminal NEXT.

제4 트랜지스터(M34)는 제2 노드(Q)에 연결되어 있는 게이트 전극, 제3 클록 신호 입력단(CLK3)에 연결되어 있는 일 전극 및 제2 출력단(NEXT)에 연결되어 있는 타 전극을 포함한다.The fourth transistor M34 includes a gate electrode connected to the second node Q, a first electrode connected to the third clock signal input terminal CLK3 and another electrode connected to the second output terminal NEXT .

제5 트랜지스터(M35)는 출력 제어신호 입력단(GCK)에 연결되어 있는 게이트 전극, 제1 전원전압(VGH)에 연결되어 있는 일 전극 및 제2 노드(Q)에 연결되어 있는 타 전극을 포함한다. The fifth transistor M35 includes a gate electrode connected to the output control signal input terminal GCK, a first electrode coupled to the first power supply voltage VGH, and another electrode coupled to the second node Q .

제6 트랜지스터(M36)는 제2 클록 신호 입력단(CLK2)에 연결되어 있는 게이트 전극, 입력 신호 입력단(IN)에 연결되는 일 전극 및 제2 노드(Q)에 연결되어 있는 타 전극을 포함한다. The sixth transistor M36 includes a gate electrode connected to the second clock signal input terminal CLK2, one electrode connected to the input signal input IN and another electrode connected to the second node Q. [

제7 트랜지스터(M37)는 제1 클록 신호 입력단(CLK1)에 연결되어 있는 게이트 전극, 제1 클록 신호 입력단(CLK1)에 연결되는 일 전극 및 제1 노드(QB)에 연결되어 있는 타 전극을 포함한다.The seventh transistor M37 includes a gate electrode connected to the first clock signal input terminal CLK1, a first electrode connected to the first clock signal input terminal CLK1 and another electrode connected to the first node QB do.

제8 트랜지스터(M38)는 입력 신호 입력단(IN)에 연결되어 있는 게이트 전극, 제1 클록 신호 입력단(CLK1)에 연결되어 있는 일 전극 및 제9 트랜지스터(M39)의 일 전극에 연결되어 있는 타 전극을 포함한다.The eighth transistor M38 has a gate electrode connected to the input signal IN, a first electrode connected to the first clock signal input terminal CLK1, and another electrode connected to one electrode of the ninth transistor M39. .

제9 트랜지스터(M39)는 제2 클록 신호 입력단(CLK2)에 연결되어 있는 게이트 전극, 제8 트랜지스터(M38)의 타 전극에 연결되어 있는 일 전극 및 제1 노드(QB)에 연결되어 있는 타 전극을 포함한다. The ninth transistor M39 is connected to the gate electrode connected to the second clock signal input terminal CLK2, one electrode connected to the other electrode of the eighth transistor M38 and the other electrode connected to the first node QB .

제10 트랜지스터(M40)는 제1 노드(QB)에 연결되어 있는 게이트 전극, 출력 제어신호 입력단(GCK)에 연결되어 있는 일 전극 및 제11 트랜지스터(M41)의 일 전극에 연결되어 있는 타 전극을 포함한다. The tenth transistor M40 includes a gate electrode connected to the first node QB, one electrode connected to the output control signal input terminal GCK, and the other electrode connected to one electrode of the eleventh transistor M41 .

제11 트랜지스터(M41)는 제3 클록 신호 입력단(CLK3)에 연결되어 있는 게이트 전극, 제10 트랜지스터(M40)의 타 전극에 연결되어 있는 일 전극 및 제2 노드(Q)에 연결되어 있는 타 전극을 포함한다.The eleventh transistor M41 is connected to the gate electrode connected to the third clock signal input terminal CLK3, one electrode connected to the other electrode of the tenth transistor M40 and the other electrode connected to the second node Q .

제1 커패시터(C31)는 제2 노드(Q)에 연결되어 있는 일 전극 및 제1 출력단(OUT)에 연결되어 있는 타 전극을 포함한다. 제2 커패시터(C32)는 출력 제어신호 입력단(GCK)에 연결되어 있는 일 전극 및 제1 노드(QB)에 연결되어 있는 타 전극을 포함한다.The first capacitor C31 includes one electrode connected to the second node Q and another electrode connected to the first output OUT. The second capacitor C32 includes one electrode connected to the output control signal input terminal GCK and the other electrode connected to the first node QB.

도 7의 주사 구동 블록과 비교하여, 제8 트랜지스터(M38) 및 제9 트랜지스터(M39)의 연결 구조가 다르다. 도 7의 주사 구동 블록에서는 제8 트랜지스터(M28)가 제2 클록 신호 입력단(CLK2)에 입력되는 클록 신호 및 입력 신호 입력단(IN)에 입력되는 입력 신호에 따라 제1 클록 신호 입력단(CLK1)에 입력되는 클록 신호를 제1 노드(QB)에 전달한다. 마찬가지로, 도 9의 주사 구동 블록에서도 제8 트랜지스터(M38) 및 제9 트랜지스터(M39)가 제2 클록 신호 입력단(CLK2)에 입력되는 클록 신호 및 입력 신호 입력단(IN)에 입력되는 입력 신호에 따라 제1 클록 신호 입력단(CLK1)에 입력되는 클록 신호를 제1 노드(QB)에 전달한다. 즉, 도 9의 주사 구동 블록은 도 7의 주사 구동 블록과 동일하게 동작한다. 따라서, 도 9의 주사 구동 블록의 동작에 대한 설명은 생략한다.The connection structure of the eighth transistor M38 and the ninth transistor M39 is different from that of the scan driving block of Fig. In the scan driving block of FIG. 7, the eighth transistor M28 is connected to the first clock signal input terminal CLK1 according to the clock signal input to the second clock signal input terminal CLK2 and the input signal input to the input signal input terminal IN And transmits the input clock signal to the first node (QB). Similarly, in the scan driving block of FIG. 9, the eighth transistor M38 and the ninth transistor M39 are turned on in response to the clock signal input to the second clock signal input terminal CLK2 and the input signal input to the input signal input terminal IN And transfers the clock signal input to the first clock signal input terminal (CLK1) to the first node (QB). That is, the scan driving block of FIG. 9 operates in the same manner as the scan driving block of FIG. Therefore, the description of the operation of the scan driving block of Fig. 9 is omitted.

도 10은 도 6의 주사 구동 장치에 포함된 또 다른 실시예에 따른 주사 구동 블록을 나타내는 회로도이다.10 is a circuit diagram showing a scan driving block according to another embodiment included in the scan driving device of FIG.

도 10을 참조하면, 주사 구동 블록은 복수의 트랜지스터(M51, M52, M53, M54, M55, M56, M57, M58, M59, M60) 및 복수의 커패시터(C51, C52)를 포함한다.Referring to FIG. 10, the scan driving block includes a plurality of transistors M51, M52, M53, M54, M55, M56, M57, M58, M59 and M60 and a plurality of capacitors C51 and C52.

제1 트랜지스터(M51)는 제1 노드(QB)에 연결되어 있는 게이트 전극, 출력 제어신호 입력단(GCK)에 연결되어 있는 일 전극 및 제1 출력단(OUT)에 연결되어 있는 타 전극을 포함한다. The first transistor M51 includes a gate electrode connected to the first node QB, a first electrode connected to the output control signal input terminal GCK and another electrode connected to the first output OUT.

제2 트랜지스터(M52)는 제2 노드(Q)에 연결되어 있는 게이트 전극, 제3 클록 신호 입력단(CLK3)에 연결되어 있는 일 전극 및 제1 출력단(OUT)에 연결되어 있는 타 전극을 포함한다.The second transistor M52 includes a gate electrode connected to the second node Q, a first electrode connected to the third clock signal input terminal CLK3, and another electrode connected to the first output OUT .

제3 트랜지스터(M53)는 제1 노드(QB)에 연결되어 있는 게이트 전극, 출력 제어신호 입력단(GCK)에 연결되어 있는 일 전극 및 제2 출력단(NEXT)에 연결되어 있는 타 전극을 포함한다.The third transistor M53 includes a gate electrode connected to the first node QB, a first electrode connected to the output control signal input terminal GCK, and another electrode connected to the second output terminal NEXT.

제4 트랜지스터(M54)는 제2 노드(Q)에 연결되어 있는 게이트 전극, 제3 클록 신호 입력단(CLK3)에 연결되어 있는 일 전극 및 제2 출력단(NEXT)에 연결되어 있는 타 전극을 포함한다.The fourth transistor M54 includes a gate electrode connected to the second node Q, a first electrode connected to the third clock signal input terminal CLK3 and another electrode connected to the second output terminal NEXT .

제5 트랜지스터(M55)는 출력 제어신호 입력단(GCK)에 연결되어 있는 게이트 전극, 제1 전원전압(VGH)에 연결되어 있는 일 전극 및 제2 노드(Q)에 연결되어 있는 타 전극을 포함한다. The fifth transistor M55 includes a gate electrode connected to the output control signal input terminal GCK, a first electrode connected to the first power supply voltage VGH, and another electrode connected to the second node Q .

제6 트랜지스터(M56)는 제2 클록 신호 입력단(CLK2)에 연결되어 있는 게이트 전극, 입력 신호 입력단(IN)에 연결되는 일 전극 및 제2 노드(Q)에 연결되어 있는 타 전극을 포함한다. The sixth transistor M56 includes a gate electrode connected to the second clock signal input terminal CLK2, a first electrode connected to the input signal input IN and another electrode connected to the second node Q. [

제7 트랜지스터(M57)는 제1 클록 신호 입력단(CLK1)에 연결되어 있는 게이트 전극, 제2 전원 전압(VGL)에 연결되어 있는 일 전극 및 제1 노드(QB)에 연결되어 있는 타 전극을 포함한다. 제2 전원 전압(VGL)은 논리 로우 레벨의 전압을 갖는다.The seventh transistor M57 includes a gate electrode connected to the first clock signal input terminal CLK1, a first electrode connected to the second power supply voltage VGL and another electrode connected to the first node QB do. The second power supply voltage VGL has a logic low level voltage.

제8 트랜지스터(M58)는 제2 노드(Q)에 연결되어 있는 게이트 전극, 제1 클록 신호 입력단(CLK1)에 연결되어 있는 일 전극 및 제1 노드(QB)에 연결되어 있는 타 전극을 포함한다.The eighth transistor M58 includes a gate electrode connected to the second node Q, a first electrode connected to the first clock signal input terminal CLK1 and another electrode connected to the first node QB .

제9 트랜지스터(M59)는 제1 노드(QB)에 연결되어 있는 게이트 전극, 출력 제어신호 입력단(GCK)에 연결되어 있는 일 전극 및 제10 트랜지스터(M60)의 일 전극에 연결되어 있는 타 전극을 포함한다. The ninth transistor M59 includes a gate electrode connected to the first node QB, one electrode connected to the output control signal input terminal GCK, and another electrode connected to one electrode of the tenth transistor M60 .

제10 트랜지스터(M60)는 제3 클록 신호 입력단(CLK3)에 연결되어 있는 게이트 전극, 제9 트랜지스터(M59)의 타 전극에 연결되어 있는 일 전극 및 제2 노드(Q)에 연결되어 있는 타 전극을 포함한다.The tenth transistor M60 includes a gate electrode connected to the third clock signal input terminal CLK3, one electrode connected to the other electrode of the ninth transistor M59, and one electrode connected to the second node Q, .

제1 커패시터(C51)는 제2 노드(Q)에 연결되어 있는 일 전극 및 제1 출력단(OUT)에 연결되어 있는 타 전극을 포함한다. 제2 커패시터(C52)는 출력 제어신호 입력단(GCK)에 연결되어 있는 일 전극 및 제1 노드(QB)에 연결되어 있는 타 전극을 포함한다.The first capacitor C51 includes one electrode connected to the second node Q and another electrode connected to the first output OUT. The second capacitor C52 includes one electrode connected to the output control signal input terminal GCK and the other electrode connected to the first node QB.

도 7의 주사 구동 블록과 비교하여, 제7 트랜지스터(M57)의 일 전극이 제2 전원 전압(VGL)에 연결되어 있는 것이 차이점이다. 그러나, 제7 트랜지스터(M57)가 제1 클록 신호 입력단(CLK1)에 입력되는 클록 신호에 따라 논리 로우 레벨의 전압을 제1 노드(QB)에 전달하는 것은 동일하다. 즉, 도 10의 주사 구동 블록은 도 7의 주사 구동 블록과 동일하게 동작한다. 따라서, 도 10의 주사 구동 블록의 동작에 대한 설명은 생략한다. 7, one electrode of the seventh transistor M57 is connected to the second power source voltage VGL. However, it is the same that the seventh transistor M57 transfers the logic low level voltage to the first node QB in accordance with the clock signal input to the first clock signal input terminal CLK1. That is, the scan driving block of FIG. 10 operates in the same manner as the scan driving block of FIG. Therefore, the description of the operation of the scan driving block of Fig. 10 is omitted.

지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다. It is to be understood that both the foregoing general description and the following detailed description of the present invention are illustrative and explanatory only and are intended to be illustrative of the invention and are not to be construed as limiting the scope of the invention as defined by the appended claims. It is not. Therefore, those skilled in the art will appreciate that various modifications and equivalent embodiments are possible without departing from the scope of the present invention. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

100 : 신호 제어부
200 : 주사 구동 장치
210 : 주사 구동 블록
300 : 데이터 구동부
500 : 표시부100: Signal control section
200: scan driving device
210: scan driving block
300:
500:

Claims

And a plurality of scan driving blocks arranged sequentially, wherein each of the plurality of scan driving blocks includes:
A first transistor including a gate electrode connected to a first node through which a clock signal inputted to a first clock signal input terminal is transmitted, one electrode to which an output control signal is inputted and another electrode connected to a first output terminal;
A gate electrode connected to a second node through which an input signal is transmitted according to a clock signal input to a second clock signal input terminal, a first electrode connected to the third clock signal input terminal, and another electrode connected to the first output terminal, A second transistor including a first transistor;
A third transistor including a gate electrode connected to the first node, a first electrode to which the output control signal is inputted, and another electrode connected to the second output terminal; And
And a fourth transistor including a gate electrode connected to the second node, one electrode connected to the third clock signal input terminal and another electrode connected to the second output terminal,
Wherein the first output terminal is connected to the scanning line of each of the plurality of scan driving blocks and the second output terminal is connected to the input signal input terminal of the scan driving block arranged next to each of the plurality of scan driving blocks.

The method according to claim 1,
And outputs an input signal to an input signal input terminal of a scan driving block arranged next to the second output terminal when a scan signal is output to the first output terminal.

3. The method of claim 2,
Wherein the scan signal output to the first output terminal and the input signal output to the second output terminal are output in the same waveform.

The method according to claim 1,
Wherein each of the plurality of scan driving blocks includes:
Further comprising a first capacitor including one electrode connected to the second node and another electrode connected to the first output terminal.

5. The method of claim 4,
Wherein each of the plurality of scan driving blocks includes:
And a second capacitor including one electrode to which the output control signal is applied and another electrode connected to the first node.

6. The method of claim 5,
Wherein each of the plurality of scan driving blocks includes:
And a fifth transistor including a gate electrode to which the output control signal is input, a first electrode coupled to the first power supply voltage, and another electrode coupled to the second node.

The method according to claim 6,
Wherein each of the plurality of scan driving blocks includes:
And a sixth transistor including a gate electrode connected to the second clock signal input terminal, a first electrode to which the input signal is inputted, and another electrode connected to the second node.

8. The method of claim 7,
Wherein each of the plurality of scan driving blocks includes:
And a seventh transistor including a gate electrode connected to the first clock signal input terminal, a first electrode connected to the first clock signal input terminal, and another electrode connected to the first node.

9. The method of claim 8,
Wherein each of the plurality of scan driving blocks includes:
Further comprising an eighth transistor including a gate electrode coupled to the second node, a first electrode coupled to the first clock signal input, and another electrode coupled to the first node.

10. The method of claim 9,
Wherein each of the plurality of scan driving blocks includes:
A ninth transistor including a gate electrode connected to the first node and one electrode to which the output control signal is applied; And
A tenth transistor including a gate electrode connected to the third clock signal input terminal, a tenth transistor including one electrode connected to the other electrode of the ninth transistor and another electrode connected to the second node, .

9. The method of claim 8,
Wherein each of the plurality of scan driving blocks includes:
An eighth transistor including a gate electrode to which the input signal is input, and one electrode connected to the first clock signal input terminal; And
And a ninth transistor including a gate electrode connected to the second clock signal input terminal, a ninth transistor including one electrode connected to the other electrode of the eighth transistor and another electrode connected to the first node, .

12. The method of claim 11,
Wherein each of the plurality of scan driving blocks includes:
A tenth transistor including a gate electrode connected to the first node and one electrode to which the output control signal is applied; And
Further comprising an eleventh transistor including a gate electrode connected to the third clock signal input terminal, one electrode connected to the other electrode of the tenth transistor, and another electrode connected to the second node, .

8. The method of claim 7,
Wherein each of the plurality of scan driving blocks includes:
And a seventh transistor including a gate electrode connected to the first clock signal input terminal, a first electrode connected to the second power supply voltage, and another electrode connected to the first node.

14. The method of claim 13,
Wherein each of the plurality of scan driving blocks includes:
Further comprising an eighth transistor including a gate electrode coupled to the second node, a first electrode coupled to the first clock signal input, and another electrode coupled to the first node.

15. The method of claim 14,
Wherein each of the plurality of scan driving blocks includes:
A ninth transistor including a gate electrode connected to the first node and one electrode to which the output control signal is applied; And
A tenth transistor including a gate electrode connected to the third clock signal input terminal, a tenth transistor including one electrode connected to the other electrode of the ninth transistor and another electrode connected to the second node, .

16. The method according to any one of claims 1 to 15,
A first clock signal is input to a first clock signal input terminal and a second clock signal input terminal of a plurality of first scan driving blocks of the plurality of scan driving blocks, a second clock signal is input to a third clock signal input terminal,
The second clock signal is input to the first clock signal input terminal and the second clock signal input terminal of the remaining plurality of second scan driving blocks among the plurality of scan driving blocks and the first clock signal is input to the third clock signal input terminal .

17. The method of claim 16,
Wherein the second clock signal is a signal shifted by a duty of the first clock signal.

18. The method of claim 17,
A scan signal of the second scan driving block arranged in the preceding stage is inputted to an input signal input terminal of the plurality of first scan driving blocks and a scan signal of the first scan driving block And a scan signal is input.

16. The method according to any one of claims 1 to 15,
A first clock signal is input to the first clock signal input terminal of any one of the plurality of scan driving blocks, a second clock signal is input to the second clock signal input terminal, and a second clock signal is input to the third clock signal input terminal A third clock signal is input,
Wherein the second clock signal is a signal in which the first clock signal is shifted by 1/2 duty and the third clock signal is a signal in which the second clock signal is shifted by 1/2 duty.

20. The method of claim 19,
The second clock signal is input to the first clock signal input terminal of the second scan driving block arranged subsequent to the first scan driving block, the third clock signal is input to the second clock signal input terminal, And a fourth clock signal, which is a signal obtained by shifting the third clock signal by 1/2 duty, is input to an input terminal.

21. The method of claim 20,
The third clock signal is input to the first clock signal input terminal of the third scan driving block arranged subsequent to the second scan driving block, the fourth clock signal is input to the second clock signal input terminal, And the first clock signal is input to the input terminal.

22. The method of claim 21,
The fourth clock signal is input to the first clock signal input terminal of the fourth scan driving block arranged subsequent to the third scan driving block, the first clock signal is input to the second clock signal input terminal, And the second clock signal is input to the input terminal.

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