KR101863504B1 - Bump structure having a single side recess - Google Patents

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KR101863504B1
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Abstract

범프 구조물은 제1 단부, 및 제1 단부에 대향하는 제2 단부를 포함한다. 범프 구조물은 제1 단부와 제2 단부 사이에 연결된 제1 측부를 더 포함한다. 범프 구조물은 제1 측부에 대향하는 제2 측부를 더 포함한다. 제2 측부는 제1 단부와 제2 단부 사이에 연결되고, 제2 측부는 리플로우된 솔더 재료가 채울 리세스를 포함한다. The bump structure includes a first end, and a second end opposite the first end. The bump structure further includes a first side connected between the first end and the second end. The bump structure further includes a second side opposite the first side. The second side is connected between the first end and the second end, and the second side includes a recess to be filled with the reflowed solder material.

Description

단일 측부 리세스를 갖는 범프 구조물{BUMP STRUCTURE HAVING A SINGLE SIDE RECESS}BUMP STRUCTURE HAVING A SINGLE SIDE RECESS.

관련 출원에 대한 상호 참조Cross-reference to related application

본 출원은, "BUMP STRUCTURES"이란 명칭으로 2011년 7월 27일 출원된 미국 출원 번호 제13/192,302호의 일부계속 출원이며, 이는 "EXTENDING METAL TRACES IN BUMP-ON-TRACE STRUCTURES"이란 명칭으로 2011년 2월 25일 출원된 미국 출원 번호 제13/035,586호와 관련된다. 본 출원은 또한, "REDUCED-STRESS BUMP-ON-TRACE (BOT) STRUCTURES"란 명칭으로 2011년 4월 27일 출원된 미국 출원 번호 제13/095,185호와 관련된다. 모든 미국 출원은 그 전체가 참조에 의해 여기에 포함된다. This application is a continuation-in-part of U.S. Application No. 13 / 192,302, filed July 27, 2011, entitled " BUMP STRUCTURES ", which is incorporated herein by reference in its entirety for " EXTENDING METAL TRACES IN BUMP-ON-TRACE STRUCTURES " U.S. Serial No. 13 / 035,586, filed February 25. This application is also related to U.S. Serial No. 13 / 095,185, filed April 27, 2011, entitled " REDUCED-STRESS BUMP-ON-TRACE (BOT) STRUCTURES ". All US applications are hereby incorporated by reference in their entirety.

BOT(Bump-on-Trace) 구조물은 플립 칩 패키지에 사용되었는데, 금속 범프는 각자의 접속하는 금속 트레이스보다 더 큰 폭을 갖는 금속 패드에 본딩되기보다, 직접 패키지 기판의 좁은 금속 트레이스에 본딩된다. BOT 구조물은 더 작은 칩 면적을 필요로 하며, BOT 구조물의 제조 비용은 비교적 낮다. 그러나, BOT 구조물과 관련된 기술적 난제가 존재한다.Bump-on-trace (BOT) structures have been used in flip-chip packages where the metal bumps are bonded directly to the narrow metal traces of the package substrate rather than bonded to metal pads that are wider than their respective metal traces. The BOT structure requires a smaller chip area, and the manufacturing cost of the BOT structure is relatively low. However, there are technical difficulties associated with BOT structures.

한국 공개특허공보 제10-2014-0017295호(2014.02.11.)Korean Patent Publication No. 10-2014-0017295 (Feb.

범프 구조물은 제1 단부, 및 제1 단부에 대향하는 제2 단부를 포함한다. 범프 구조물은 제1 단부와 제2 단부 사이에 연결된 제1 측부를 더 포함한다. 범프 구조물은 제1 측부에 대향하는 제2 측부를 더 포함한다. 제2 측부는 제1 단부와 제2 단부 사이에 연결되고, 제2 측부는 리플로우된 솔더 재료가 채울 리세스를 포함한다. The bump structure includes a first end, and a second end opposite the first end. The bump structure further includes a first side connected between the first end and the second end. The bump structure further includes a second side opposite the first side. The second side is connected between the first end and the second end, and the second side includes a recess to be filled with the reflowed solder material.

본 실시예 및 이의 이점의 보다 완전한 이해를 위해, 이제 첨부 도면과 함께 취한 다음의 설명을 참조한다.
도 1a 및 도 1b는 실시예에 따른 패키지 구조물의 단면도를 예시한다.
도 2a 및 도 2b는 일부 실시예에 따른 BOT(bump-on-trace) 영역의 평면도 및 단면도를 예시한다.
도 3a 및 도 3b는 일부 실시예에 따른 금속 범프의 단면도 및 평면도를 예시한다.
도 3c는 일부 실시예에 따라 이웃 금속 트레이스와의 돌출 솔더 단락을 예시한다.
도 4a 내지 도 4e는 일부 실시예에 따라 솔더 돌출을 감소시키도록 리세스 영역을 갖는 금속 범프의 다양한 실시예들을 예시한다.
도 5a 내지 도 5i는 일부 실시예에 따라 단일 측부(single side) 리세스를 갖는 범프 구조물의 평면도이다.
도 6은 일부 실시예에 따라 단일 측부 리세스를 갖는 범프 구조물의 평면도이다.
도 7은 일부 실시예에 따라 다이 상의 단일 측부 리세스를 갖는 범프 구조물들의 어레이의 평면도이다.
도 8은 일부 실시예에 따라 다이 상의 단일 측부 리세스를 갖는 범프 구조물들의 어레이의 평면도이다.
도 9는 일부 실시예에 따라 단일 측부 리세스를 갖는 범프 구조물들을 갖는 다이의 평면도이다.
도 10a는 일부 실시예에 따른 BOT 영역의 평면도이다.
도 10b는 일부 실시예에 따른 BOT 영역의 단면도이다.
도 11a는 일부 실시예에 따른 BOT 영역의 단면도이다.
도 11b는 일부 실시예에 따라 단일 측부 리세스를 갖는 범프 구조물의 사시도이다.For a more complete understanding of the present embodiments and advantages thereof, reference is now made to the following description taken in conjunction with the accompanying drawings.
1A and 1B illustrate cross-sectional views of a package structure according to an embodiment.
2A and 2B illustrate top and cross-sectional views of a bump-on-trace (BOT) region according to some embodiments.
Figures 3a and 3b illustrate cross-sectional and plan views of metal bumps in accordance with some embodiments.
3C illustrates a protruding solder short with a neighboring metal trace in accordance with some embodiments.
Figures 4A-4E illustrate various embodiments of metal bumps having recessed regions to reduce solder projection in accordance with some embodiments.
5A-5I are plan views of a bump structure having a single side recess in accordance with some embodiments.
6 is a plan view of a bump structure having a single side recess in accordance with some embodiments.
7 is a top view of an array of bump structures having a single side recess on a die in accordance with some embodiments.
8 is a top view of an array of bump structures having a single side recess on a die according to some embodiments.
Figure 9 is a plan view of a die having bump structures with a single side recess in accordance with some embodiments.
10A is a plan view of a BOT region according to some embodiments.
10B is a cross-sectional view of a BOT region according to some embodiments.
11A is a cross-sectional view of a BOT region according to some embodiments.
11B is a perspective view of a bump structure having a single side recess in accordance with some embodiments.

본 개시의 실시예를 형성하고 사용하는 것이 아래에 상세하게 설명된다. 그러나, 실시예들은 광범위하게 다양한 구체적 상황에서 구현될 수 있는 많은 적용가능한 본 발명의 개념을 제공하는 것임을 알아야 한다. 설명되는 구체적 실시예는 단지 예시적인 것이며, 본 개시의 범위를 한정하지 않는다.The formation and use of embodiments of the present disclosure will be described in detail below. It should be understood, however, that the embodiments are provided to cover many of the inventive concepts that may be implemented in a wide variety of specific contexts. The specific embodiments described are illustrative only and are not intended to limit the scope of the disclosure.

일부 실시예에 따라, BOT(Bump-on-Trace) 구조물을 포함하는 패키지 구조물(150)의 단면도가 도 1a 및 도 1b에 제공되어 있다. 패키지 구조물(150)은 워크피스(work piece)(200)에 본딩된 워크피스(100)를 포함한다. 워크피스(100)는 그 안에 트랜지스터(도시되지 않음)와 같은 능동 소자를 포함하는 디바이스 다이일 수 있지만, 워크피스(100)는 또한 능동 소자를 갖지 않는 인터포저(interposer)일 수도 있다. 워크피스(100)가 디바이스 다이인 실시예에서, 기판(102)은 실리콘 기판과 같은 반도체 기판일 수 있지만, 이는 다른 반도체 재료를 포함할 수 있다. 안에 형성되어 반도체 디바이스에 접속된 금속 라인 및 비아(106)를 포함하는 상호접속 구조물(104)이 기판(102) 상에 형성된다. 금속 라인 및 비아(106)는 구리 또는 구리 합금으로 형성될 수 있고, 다마신 공정을 사용하여 형성될 수 있다. 상호접속 구조물(104)은 일반적으로 알려진 층간 유전체(ILD; inter-layer dielectric)(도시되지 않음) 및 금속간 유전체(IMD; inter-metal dielectric)(108)를 포함할 수 있다. IMD(108)는 로우 k(low-k) 유전체 재료를 포함할 수 있고, 약 3.0보다 낮은 유전 상수(k 값)를 가질 수 있다. 로우 k 유전체 재료는 또한 약 2.5보다 낮은 k 값을 갖는 극저(extreme low) k 유전체 재료일 수도 있다. In accordance with some embodiments, a cross-sectional view of a package structure 150 including a Bump-on-Trace structure is provided in FIGS. 1A and 1B. The package structure 150 includes a workpiece 100 bonded to a workpiece 200. The workpiece 100 may be a device die that includes active elements therein, such as a transistor (not shown), but the workpiece 100 may also be an interposer having no active elements. In embodiments where the workpiece 100 is a device die, the substrate 102 may be a semiconductor substrate such as a silicon substrate, but it may include other semiconductor materials. An interconnect structure 104 is formed on the substrate 102 that includes a metal line and via 106 formed in the semiconductor device and connected to the semiconductor device. The metal lines and vias 106 may be formed of copper or a copper alloy and may be formed using a damascene process. The interconnect structure 104 may include a generally known inter-layer dielectric (ILD) (not shown) and an inter-metal dielectric (IMD) 108. IMD 108 may comprise a low-k dielectric material and may have a dielectric constant (k value) of less than about 3.0. The low k dielectric material may also be an extreme low k dielectric material having a k value of less than about 2.5.

워크피스(100)는 UBM(under-bump metallurgy) 층(110) 및 UBM 층(110) 상의 구리 포스트(post)(또는 필라(pillar))(112)를 더 포함할 수 있다. 본 명세서 전반에 걸쳐, 구리 포스트(112)는 또한 구리 함유 범프 또는 금속 범프로도 지칭된다. 여기와 아래의 기재에서 구리 포스트(112)가 예로서 사용되고 있지만, 솔더 범프와 같은 다른 유형의 금속 범프도 또한 구리 포스트(112) 대신에 사용될 수 있다. UBM 층(110)은 상호접속 구조물(104)의 일부인 금속 패드(105) 상에 배치된다. 금속 패드(105)에 접촉하지 않는 UBM 층(110) 층과 상호접속 구조물(104) 사이에는, 패시베이션(passivation) 층(107)이 있다. 일부 실시예에서, 패시베이션 층(107)은 폴리이미드로 제조된다. The workpiece 100 may further include a copper (post) (or pillar) 112 on an under-bump metallurgy (UBM) layer 110 and a UBM layer 110. Throughout this specification, copper posts 112 are also referred to as copper-containing bumps or metal bumps. Other types of metal bumps, such as solder bumps, may also be used in place of copper posts 112, although copper posts 112 are used herein by way of example and in the following description. The UBM layer 110 is disposed on a metal pad 105 that is part of the interconnect structure 104. Between the UBM layer 110 layer and the interconnect structure 104, which do not contact the metal pad 105, there is a passivation layer 107. In some embodiments, the passivation layer 107 is made of polyimide.

워크피스(200)는 패키지 기판일 수 있지만, 이는 예를 들어 인터포저와 같은 다른 패키지 컴포넌트일 수 있다. 워크피스(200)는 워크피스(200)의 대향 측부들 상의 금속 특징부들을 접속시키는 금속 라인 및 비아(202)를 포함할 수 있다. 실시예에서, 워크피스(200)의 상면 상의 금속 트레이스(들)(210)는 금속 라인 및 비아(202)를 통해 워크피스(200)의 하면 상의 볼 그리드 어레이(BGA; ball grid array) 볼(212)에 전기적으로 접속된다. 금속 라인 및 비아(202)는 유전체 층(214)에 형성될 수 있지만, 이는 또한 (실리콘 층과 같은) 반도체 층(도시되지 않음)에 그리고 반도체 층 상에 형성되는 유전체 층에 형성될 수 있다. The workpiece 200 may be a package substrate, but it may be another package component such as, for example, an interposer. The workpiece 200 may include metal lines and vias 202 connecting the metal features on opposite sides of the workpiece 200. In an embodiment, the metal trace (s) 210 on the top surface of the workpiece 200 are connected to a ball grid array (BGA) ball (not shown) on the underside of the workpiece 200 via metal lines and vias 202 212, respectively. Metal lines and vias 202 may be formed in the dielectric layer 214, but it may also be formed in a semiconductor layer (not shown) (such as a silicon layer) and in a dielectric layer formed on the semiconductor layer.

금속 트레이스(210)는 유전체 층(214)의 상부 유전체 층 위에 형성된다. 금속 트레이스(210)는 실질적으로 순수한 구리, 알루미늄 구리, 또는 텅스텐, 니켈, 팔라듐, 금, 및/또는 이들의 합금과 같은 기타 금속성 재료로 형성될 수 있다. 도 1a는, 일부 실시예에 따라 구리 포스트(또는 금속 범프)(112)가 L1의 길이를 갖는 것을 보여준다. 워크피스(100 및 200)는 솔더 층(220)을 통해 서로 본딩되며, 솔더 층(220)은 무연 솔더, 공융 솔더 등으로 형성될 수 있다. 솔더 층(220)은 금속 트레이스(210) 및 구리 포스트(112)의 상부 표면에 본딩되고 이와 접촉한다.A metal trace 210 is formed over the top dielectric layer of the dielectric layer 214. The metal traces 210 may be formed of substantially pure copper, aluminum copper, or other metallic materials such as tungsten, nickel, palladium, gold, and / or alloys thereof. FIG. 1A shows a copper post (or metal bump) 112 having a length of L 1 , according to some embodiments. The workpieces 100 and 200 are bonded to each other through a solder layer 220, and the solder layer 220 may be formed of a lead-free solder, eutectic solder, or the like. Solder layer 220 is bonded to and is in contact with the upper surface of metal traces 210 and copper posts 112.

도 1b는 도 1a에 도시된 패키지 구조물(150)의 단면도를 예시하며, 단면도는 도 1a의 평면 절단선 2-2로부터 얻어진다. 도 1b에 도시된 바와 같이, 솔더 층(220)은 또한, 솔더 리플로우 후에 금속 트레이스(210)의 측벽에 접촉할 수 있다. 리플로우된 솔더 층(220)은 또한, 구리 포스트(112)의 표면(113)을 따라 이동하며 표면(113)의 전부 또는 일부를 커버할 수 있다(도시되지 않음). 일부 실시예에서, 구리 포스트(112)와 솔더 층(220) 사이에 캐핑(capping) 층이 존재한다. 캐핑 층은 구리와 솔더로부터의 금속간 화합물(들)의 형성을 막는 데 사용될 수 있다. 일부 실시예에서, 캐핑 층은 니켈(Ni)을 포함한다. 워크피스(100)를 형성하는 데 사용되는 재료 및 공정의 예시적인 세부사항은, "REDUCED-STRESS BUMP-ON-TRACE (BOT) STRUCTURES"란 명칭으로 2011년 4월 27일 출원된 미국 출원 번호 제13/095,185호에 기재되어 있으며, 이 출원은 그 전체가 참조에 의해 여기에 포함된다.FIG. 1B illustrates a cross-sectional view of the package structure 150 shown in FIG. 1A, and a cross-sectional view is taken from the planar cut line 2-2 of FIG. 1A. 1B, the solder layer 220 may also contact the sidewalls of the metal traces 210 after solder reflow. The reflowed solder layer 220 may also move along the surface 113 of the copper post 112 and cover all or a portion of the surface 113 (not shown). In some embodiments, a capping layer is present between the copper posts 112 and the solder layer 220. The capping layer can be used to prevent the formation of intermetallic compound (s) from copper and solder. In some embodiments, the capping layer comprises nickel (Ni). Exemplary details of the materials and processes used to form the workpiece 100 are described in U.S. Application Serial No. < RTI ID = 0.0 > entitled " REDUCED-STRESS BUMP-ON-TRACE (BOT) STRUCTURES " 13 / 095,185, the entirety of which is hereby incorporated by reference.

워크피스(100 및 200)의 본딩 후에, 일부 실시예에 따라, 몰드 언더필(MUF; mold underfill)(도시되지 않음)이 워크피스(100 및 200) 사이의 공간 안으로 채워질 수 있다. 따라서, MUF는 이웃하는 금속 트레이스(210) 사이의 공간 안으로도 채워질 수 있다. 대안으로서, MUF가 채워지지 않는 반면에, 공기가 워크피스(100 및 200) 사이의 공간을 채우고 이웃하는 금속 트레이스(210) 사이의 공간을 채운다. 도 1b는 일부 실시예에 따라 구리 포스트(또는 금속 범프)(112)가 W1의 폭을 갖는 것을 보여준다. 도 1b는 또한 일부 실시예에 따라 금속 트레이스(210)가 폭 W2를 갖는 것을 보여준다. After bonding of the workpieces 100 and 200, a mold underfill (MUF) (not shown) may be filled into the space between the workpieces 100 and 200, according to some embodiments. Thus, the MUF can also be filled into a space between neighboring metal traces 210. Alternatively, the air fills the space between the workpieces 100 and 200 and fills the space between neighboring metal traces 210, while the MUF is not filled. 1B shows that the copper posts (or metal bumps) 112 have a width of W 1 , according to some embodiments. Figure 1b also shows that the metal traces 210 in accordance with some embodiments having a width W 2.

일부 다른 실시예에서, L1/W1의 비는 1보다 크다. 일부 실시예에서, L1/W1의 비는 약 1.2 이상이다. 일부 실시예에서, L1은 약 10 ㎛ 내지 약 1000 ㎛ 범위이다. 일부 실시예에서, W1는 약 10 ㎛ 내지 약 700 ㎛ 범위이다. 일부 실시예에서, W2는 약 10 ㎛ 내지 약 500 ㎛ 범위이다. 도 1a 및 도 1b에 도시된 구조물은 BOT 구조물인 것으로 지칭되는데, 솔더 층(220)이 금속 트레이스(210)의 폭 W2보다 상당히 더 큰 폭을 갖는 금속 패드 상이 아니라 금속 트레이스(210)의 상부 표면 및 측벽 상에 직접 형성되기 때문이다. 일부 실시예에서, W1/W2의 비는 약 0.25 내지 약 1의 범위이다. In some other embodiments, the ratio of L 1 / W 1 is greater than one. In some embodiments, the ratio of L 1 / W 1 is greater than or equal to about 1.2. In some embodiments, L 1 ranges from about 10 μm to about 1000 μm. In some embodiments, W 1 ranges from about 10 μm to about 700 μm. In some embodiments, W 2 ranges from about 10 μm to about 500 μm. 1A and 1B is referred to as being a BOT structure in which the solder layer 220 is not on a metal pad having a width significantly greater than the width W 2 of the metal trace 210, Surface and side walls. In some embodiments, the ratio of W 1 / W 2 ranges from about 0.25 to about 1.

도 2a는 일부 실시예에 따른 BOT 영역(200)의 평면도를 도시한다. 도 2a는 금속 트레이스(211-218) 위의 다수의 금속 범프(201-208)를 도시한다. 금속 트레이스는 상호접속 기능을 제공하며 금속 범프를 서로 접속시킨다. 예를 들어, 일부 실시예에 따라, 금속 트레이스(211)는 금속 범프(201)와 금속 범프(202)를 접속시킨다. 금속 범프(201-208)는 상기 기재한 구리 포스트(112), UBM 층(110) 및 솔더 층(220)을 포함한다. FIG. 2A shows a top view of a BOT region 200 according to some embodiments. Figure 2a shows a plurality of metal bumps 201-208 on metal traces 211-218. Metal traces provide interconnectivity and connect metal bumps to each other. For example, according to some embodiments, metal traces 211 connect metal bumps 201 and metal bumps 202. The metal bumps 201-208 include the copper posts 112, the UBM layer 110 and the solder layer 220 described above.

도 2b는 일부 실시예에 따라 A-A 선을 따라 절단된 BOT 영역(200)의 단면도를 도시한다. 도 2b는 금속 범프(201, 203, 및 205)가 금속 트레이스(211, 213, 및 215) 상에 배치되는 것을 보여준다. 도 2b는 또한, 금속 트레이스(212 및 214)의 단면을 도시한다. 금속 범프(201, 203, 및 205)의 단면은, 솔더 층(220)과 함께 UBM 층(110), 구리 포스트(112)를 보여준다. 솔더 층(220)은 리플로우 후에 금속 트레이스(211, 213, 및 215)의 노출된 표면을 둘러싼다. 도 2b는 또한, 금속 범프(201)의 구리 포스트(112) 사이의 솔더 층(220)이 간격 "D1"로 구리 포스트(112)의 표면(231)을 넘어 돌출하는 것을 보여준다. 상기 언급한 바와 같이, 솔더 층(220)의 리플로우된 솔더는 또한, 구리 포스트(112)의 표면(113)을 따라 이동하고 표면(113)의 일부 또는 전부를 커버할 수 있다. 워크피스(220) 상에 워크피스(110)에 의해 가해진 압력으로 인해, 솔더 층(220)의 표면(221)은 "D1"의 최대 간격으로 구리 포스트의 표면(113)을 넘어 연장한다. 더 큰 D1는, 표면(113)과 이웃 금속 트레이스 표면(232) 사이의 간격 D2를 감소시키고 금속 트레이스(211 및 212) 사이의 단락 위험을 증가시킨다. 또한, D2는 오정렬(mis-alignment)에 의해 또는 정렬 오류에 의해 짧아질 수 있다. 축소하는 특징부 크기 및 피치에 따라, D1를 최소화하는 것은 수율을 개선하기 위해 중요하다. 일부 실시예에서, D2, 즉 범프와 이웃 금속 트레이스 사이의 최소 간격은, 단락을 피하기 위해 약 0.1 ㎛ 이상이도록 지정된다. 일부 실시예에서, 구리 포스트(112)의 에지와, 금속 트레이스(212)의 가장 가까운 에지 사이의 간격, 또는 D1+D2는 약 1 ㎛ 이상의 범위이다. 일부 다른 실시예에서, 이 간격은 약 5 ㎛ 이상이다. Figure 2B illustrates a cross-sectional view of a BOT region 200 cut along the AA line in accordance with some embodiments. 2B shows that the metal bumps 201, 203, and 205 are disposed on the metal traces 211, 213, and 215. Figure 2b also shows a cross section of the metal traces 212 and 214. The cross-section of the metal bumps 201,203, and 205 shows the UBM layer 110, copper post 112, along with the solder layer 220. Solder layer 220 surrounds the exposed surfaces of metal traces 211, 213, and 215 after reflow. 2B also shows that the solder layer 220 between the copper posts 112 of the metal bumps 201 protrudes beyond the surface 231 of the copper posts 112 with a gap " D 1 & quot ;. As noted above, the reflowed solder of the solder layer 220 may also move along the surface 113 of the copper post 112 and cover some or all of the surface 113. Due to the pressure exerted by the workpiece 110 on the workpiece 220, the surface 221 of the solder layer 220 extends beyond the surface 113 of the copper post with a maximum spacing of " D 1 ". The larger D 1 reduces the spacing D 2 between the surface 113 and the neighboring metal trace surface 232 and increases the risk of shorting between the metal traces 211 and 212. Also, D 2 can be shortened by mis-alignment or by misalignment. Depending on the feature size and pitch to reduce, minimizing D 1 is important to improve yield. In some embodiments, D 2 , the minimum spacing between the bump and neighboring metal traces, is specified to be at least about 0.1 μm to avoid shorting. In some embodiments, the distance between the edge of the copper post 112 and the nearest edge of the metal trace 212, or D 1 + D 2, is in the range of about 1 μm or more. In some other embodiments, the spacing is greater than about 5 microns.

도 3a는 일부 실시예에 따라 금속 트레이스(211)에 연결되기 전에 그리고 솔더 리플로우 전에 금속 범프(201)의 단면도를 도시한다. 도 3a는, 금속 범프(201)가 구리 포스트(112)와 솔더 층(220)을 포함하는 것을 보여준다. 구리 포스트(112)와 솔더 층(220) 사이에 선택적인 캐핑 층(126)이 있다. 캐핑 층(126)은, 기판(101)을 외부 특징부에 본딩하는 데 사용되는, 솔더 합금과 같은 본딩 재료로 Cu 필라(125)의 구리가 확산하는 것을 막을 배리어 층으로서 작용할 수 있다. FIG. 3A illustrates a cross-sectional view of a metal bump 201 before it is connected to a metal trace 211 and before solder reflow according to some embodiments. 3A shows that the metal bumps 201 include a copper post 112 and a solder layer 220. FIG. There is an optional capping layer 126 between the copper posts 112 and the solder layer 220. The capping layer 126 may serve as a barrier layer to prevent diffusion of Cu of the Cu pillar 125 into a bonding material, such as a solder alloy, used to bond the substrate 101 to the external features.

일부 실시예에 따라, 솔더 층(220) 및 구리 포스트(112)는 UBM 층(110) 위에 도금함으로써 형성될 수 있다. 솔더 리플로우 전에, 솔더 층(220) 및 구리 포스트(112)는 동일 표면(113)을 공유한다. 도 3b는 일부 실시예에 따라 본딩 및 리플로우 전의 도 2a 및 도 2b의 금속 범프(201)의 평면도를 도시한다. 도 3b는 구리 포스트(112)의 아웃라인(310)을 도시한다. 아웃라인(310)은 또한 UBM 층(110)에 대한 아웃라인이다. 도 3b에 도시된 구리 포스트(112)는, 직사각형(N 섹션)에 연결된 2개의 반구(M 섹션)를 갖는 경마장의 형상으로 이루어진다. 2개의 반구의 직경 W1은 도 1b에도 도시되어 있는 직사각형의 폭과 같다. 금속 범프(201)의 총 길이는 도 1a에 도시된 바와 같이 L1이고, 직사각형의 길이는 LR이다. 도 3b의 예는 경마장 형상으로 이루어지지만, 타원형 등과 같은 다른 길다란 형상도 또한 적용 가능하다. According to some embodiments, solder layer 220 and copper posts 112 may be formed by plating over UBM layer 110. Prior to solder reflow, the solder layer 220 and the copper posts 112 share the same surface 113. FIG. 3B shows a top view of the metal bumps 201 of FIGS. 2A and 2B prior to bonding and reflow, according to some embodiments. 3B shows the outline 310 of the copper post 112. FIG. The outline 310 is also an outline to the UBM layer 110. The copper post 112 shown in Fig. 3b is formed in the shape of a racetrack having two hemispheres (M sections) connected to a rectangle (N section). The diameter W 1 of the two hemispheres is equal to the width of the rectangle shown in FIG. The total length of the metal bumps 201 is L 1 as shown in FIG. 1A, and the length of the rectangle is L R. 3B is of racetrack shape, but other elongated shapes such as elliptical or the like are also applicable.

리플로우 후에 그리고 금속 트레이스(211)에 대해 가압되는 압력 하에, 솔더 층(220)은 직사각형(N 섹션)의 중심 영역 근방에서 가장 많이 돌출하는 경향이 있다. 이는 에지 영역(M 섹션)에 비교하여 중심 영역(N 섹션)의 측벽 상의 적은 표면 장력으로 인한 것일 수 있다.After reflow and under pressure to be pressed against the metal traces 211, the solder layer 220 tends to project most in the vicinity of the central region of the rectangle (N section). This may be due to the small surface tension on the sidewalls of the central region (N section) compared to the edge region (M section).

상기 기재한 바와 같이, 솔더 층(220)의 돌출(최대 돌출 간격 D1)은 단락 위험을 증가시킨다. 도 3c는 일부 실시예에 따른 BOT 구조물의 단면도를 도시한다. 도 3c는, 금속 범프(201*)의 솔더 층(220)이 솔더 압출 및 공정 변동으로 인해 예상되는 일부 정렬 오류로 인해 이웃 금속 트레이스(212*)와 접촉하게 되는 것을 보여준다. 그 결과, 금속 범프(201), 금속 트레이스(211), 및 금속 트레이스(212) 간의 단락 위험의 감소를 위해 돌출 간격 D1을 감소시키는 것이 바람직하다. As described above, the protrusion (maximum protrusion distance D 1 ) of the solder layer 220 increases the risk of short circuit. 3C shows a cross-sectional view of a BOT structure in accordance with some embodiments. 3C shows that the solder layer 220 of the metal bump 201 * comes into contact with neighboring metal traces 212 * due to some misalignment that is expected due to solder extrusion and process variations. As a result, it is desirable to reduce the protrusion spacing D 1 to reduce the risk of shorting between the metal bumps 201, the metal traces 211, and the metal traces 212.

도 4a는 일부 실시예에 따른 금속 범프(400)의 평면도를 도시한다. 금속 범프는 상기 기재된 금속 범프(201)와 유사하다. 도 4a는 UBM 층(100)의 외측 경계의 아웃라인(401)을 도시하며, 이는 또한 솔더 리플로우 전의 구리 포스트(112) 및 솔더 층(220)의 외측 경계와 실질적으로 일치한다. 도 4a는, 금속 범프(201)와 같은 금속 범프와, 금속 트레이스(212)와 같은 이웃 금속 트레이스 사이의 최단 간격을 감소시키도록 솔더 돌출을 감소시키기 위하여, 금속 범프의 직사각형 섹션(N 섹션)의 폭이 W1에서 W4로 감소된 것을 보여준다. 직사각형 섹션의 각각의 측부는 W3의 폭만큼 감소된다. 도 4b는 일부 실시예에 따른 금속 범프(400)의 단면을 도시한다. 일부 실시예에 따라, 금속 범프(400)는 솔더 층(220), 구리 포스트(112) 및 UBM 층(110)을 포함한다. 대안으로서, 금속 범프(400)는 구리 포스트(112)만을 또는 UBM 층(110)과 함께 구리 포스트(112)를 지칭할 수 있다. 솔더 층(220)의 높이는 H1이고, 구리 포스트의 높이는 H2이다. UBM 층의 높이는 H3이다. 일부 실시예에서, H1는 약 10 ㎛ 내지 약 50 ㎛의 범위이다. 일부 실시예에서, H2는 약 10 ㎛ 내지 약 70 ㎛ 범위이다. 일부 실시예에서, H3은 약 3 ㎛ 내지 약 15 ㎛ 범위이다. 4A shows a top view of a metal bump 400 according to some embodiments. The metal bumps are similar to the metal bumps 201 described above. 4A shows the outline 401 of the outer boundary of the UBM layer 100, which also substantially coincides with the outer boundary of the copper posts 112 and solder layer 220 before solder reflow. 4A shows a cross section of a rectangular section (N section) of a metal bump, in order to reduce solder projection to reduce the shortest distance between a metal bump such as metal bump 201 and a neighboring metal trace such as metal trace 212 The width is reduced from W 1 to W 4 . Each side of the rectangular section is reduced by the width of W 3 . 4B illustrates a cross section of a metal bump 400 according to some embodiments. According to some embodiments, the metal bump 400 includes a solder layer 220, a copper post 112, and a UBM layer 110. Alternatively, the metal bump 400 may refer to the copper post 112 alone, or to the copper post 112 along with the UBM layer 110. The height of the solder layer 220 is H 1, and the height of the copper posts is H 2 . The height H 3 of the UBM layer. In some embodiments, H 1 ranges from about 10 μm to about 50 μm. In some embodiments, H 2 ranges from about 10 μm to about 70 μm. In some embodiments, H 3 ranges from about 3 μm to about 15 μm.

상기 언급한 바와 같이, 솔더 층(220)은 중간 섹션(또는 N 섹션)에서 돌출하려는 경향이 있다. 중간 섹션의 폭을 감소시킴으로써, 리플로우된 솔더는 중간 섹션(또는 직사각형 섹션 N)의 감소된 폭에 의해 생성된 리세스 공간을 채울 것이다. 그 결과, 돌출하는 솔더 재료로 인한 단락 위험은 감소될 수 있고 수율이 개선될 수 있다. 단락 감소 및 수율 개선을 위한 이러한 감소는 진보된 패키징에 대해 중요하다. 일부 실시예에서, 리세스 영역은 도 4c에 도시되어 있는 영역 R이다. 도 4a는, 금속 범프(400)에 대해 2개의 리세스 영역 R이 있음을 보여준다. 일부 실시예에 따라 도 4c에 도시된 바와 같이, 리세스 영역 R은 솔더 층(220)의 리세스 영역 A, 구리 포스트(112)의 리세스 영역 B, 및 UBM 층(110)의 리세스 영역 C를 포함한다. 일부 실시예에 따라, 식 (1)은 영역 R의 체적을 나타낸다. As noted above, the solder layer 220 tends to protrude from the middle section (or N section). By reducing the width of the middle section, the reflowed solder will fill the recess space created by the reduced width of the middle section (or rectangular section N). As a result, the risk of short circuit due to the protruding solder material can be reduced and the yield can be improved. This reduction in shorting and improving yield is important for advanced packaging. In some embodiments, the recessed region is the region R shown in Figure 4C. 4A shows that there are two recessed regions R for the metal bump 400. FIG. 4C, the recess region R is formed in the recess region A of the solder layer 220, the recess region B of the copper post 112, and the recess region A of the UBM layer 110, C. According to some embodiments, equation (1) represents the volume of region R.

Rvolume = W3 x LR x (H1+H2+H3) ...................................(1)R volume = W 3 x L R x (H 1 + H 2 + H 3 ) ....(One)

W1을 감소시키는 것은 단락 위험을 감소시킬 수 있지만, 아래의 금속 트레이스 상의 솔더의 불충분한 커버리지를 막기 위해 W1은 너무 많이 감소될 수는 없다. 또한, 작은 W1는 작은 UBM 영역을 초래할 것인데, 이는 IMD(108) 옆의 계면(118)(도 1a 및 도 1b에 도시됨)에서의 스트레스를 증가시킬 수 있고 계면 박리를 초래할 수 있다. 이러한 계면 박리는 신뢰성 문제가 되며, 수율에 영향을 미칠 수 있다. 일부 실시예에서, 리세스 영역 W3의 최대 폭은 약 1 ㎛ 내지 약 30 ㎛ 범위이다. 일부 실시예에서, W1에 대한 W3의 비는 약 0.02 내지 약 0.5 범위이다. 일부 실시예에서, 금속 범프(400)의 솔더 층(220)에 대한 리세스 영역 R의 체적 비는 약 0.01 이상이며, 이는 금속 범프(400)에 대한 리세스 영역 R이 솔더 층(220)의 체적의 약 1% 이상임을 의미한다. 일부 다른 실시예에서, 금속 범프(400)의 솔더 층(220)에 대한 리세스 영역 R의 체적 비는 약 0.1 이하이다. 일부 실시예에서, 범프(400)의 표면적(또는 단면적)에 대한, 도 4a에서 보이는 리세스 영역 R의 표면적(또는 단면적)의 비는 약 0.01 이상이다. 일부 다른 실시예에서, 범프(400)의 표면적(또는 단면적)에 대한, 도 4a에서 보이는 리세스 영역 R의 표면적(또는 단면적)의 비는 약 0.1 이하이다.Reducing W 1 may reduce the risk of shorting, but W 1 can not be reduced too much to prevent insufficient coverage of the solder on the underlying metal traces. Also, a small W 1 will result in a small UBM area, which can increase the stress at the interface 118 (shown in FIGS. 1A and 1B) next to the IMD 108 and cause interface delamination. Such interfacial delamination becomes a reliability problem and can affect the yield. In some embodiments, the maximum width of the recessed region W 3 is between about 1 to about 30 ㎛ ㎛ range. In some embodiments, the ratio of W 3 to W 1 ranges from about 0.02 to about 0.5. In some embodiments, the volume ratio of the recess region R to the solder layer 220 of the metal bump 400 is greater than or equal to about 0.01 because the recess region R for the metal bump 400 is greater than about 0.01 It means that it is about 1% or more of the volume. In some other embodiments, the volume ratio of the recess region R to the solder layer 220 of the metal bump 400 is less than or equal to about 0.1. In some embodiments, the ratio of the surface area (or cross-sectional area) of the recessed area R shown in Figure 4a to the surface area (or cross-sectional area) of the bump 400 is about 0.01 or greater. In some other embodiments, the ratio of the surface area (or cross-sectional area) of the recessed area R shown in Figure 4a to the surface area (or cross-sectional area) of the bump 400 is less than or equal to about 0.1.

금속 범프의 다양한 프로파일과 결합되는 리세스 영역의 다른 형상들이 또한, 솔더 금속 돌출을 감소시키도록 사용될 수 있다. 도 4d는 일부 실시예에 따른 금속 범프(400')의 평면도를 도시한다. 금속 범프(400')는 금속 범프(400)와 유사하다. 도 4a, 도 4b, 및 도 4c의 영역 R의 코너(402)는 직각(straight)이다(또는 90°). 도 4d의 리세스 영역 R'의 코너(403)는 각도 α를 갖는다. 각도 α는 90° 이상일 수 있다. 90°보다 큰 코너 각도 α는 직각 코너보다 작은 스트레스를 가질 수 있다. 그러나, 일부 실시예에 따라 각도는 90°보다 작은 각도로 설계될 수 있다. 일부 실시예에서, 금속 범프(400)의 M 섹션(또는 단부 섹션)은 반구 형상일 필요는 없다. 다른 형상도 또한 가능하다. 또한, 리세스 영역이 직선 벽에 의해 형성되어야 하는 것은 아니다. 도 4e는 일부 실시예에 따라 곡선 벽을 갖는 리세스 영역을 구비한 금속 범프(400*)를 도시한다. 리세스 영역의 다른 형상 및 측벽의 곡률도 또한 가능하다. Other shapes of the recessed area associated with the various profiles of metal bumps may also be used to reduce solder metal overhang. 4D shows a top view of a metal bump 400 'according to some embodiments. The metal bump 400 'is similar to the metal bump 400. Corner 402 of region R of Figures 4A, 4B, and 4C is straight (or 90 degrees). The corner 403 of the recessed region R 'of Figure 4D has an angle a. The angle alpha may be greater than or equal to 90 degrees. A corner angle alpha greater than 90 may have a stress less than a right angle corner. However, according to some embodiments, the angle may be designed to be less than 90 degrees. In some embodiments, the M section (or end section) of the metal bump 400 need not be hemispherical in shape. Other shapes are also possible. Further, the recessed region does not have to be formed by a straight wall. Figure 4E illustrates a metal bump 400 * with a recessed region having a curved wall in accordance with some embodiments. Other shapes of the recessed area and curvatures of the sidewalls are also possible.

리세스 영역 없이 상기 기재된 금속 범프는 경마장 형상의 단면을 갖는다. 다른 형상의 단면을 갖는 범프도 또한 사용될 수 있다. 예를 들어, 단면의 형상은 타원형일 수 있다. 금속 범프(400)의 평면도는, 라운드된 코너를 갖는 직사각형을 포함하여 임의의 길다란 형상일 수 있다. 리세스 영역(들)은 단락 위험을 감소시키기 위해 솔더 층이 리플로우 후에 리세스 영역(들)을 채울 수 있게 하도록 이러한 범프에 형성될 수 있다. The metal bump described above without a recessed area has a cross-section in the shape of a racetrack. Bumps having cross sections of other shapes may also be used. For example, the shape of the cross section may be elliptical. The top view of the metal bump 400 may be any elongated shape, including a rectangle with rounded corners. The recess region (s) may be formed in these bumps to allow the solder layer to fill the recess region (s) after reflow to reduce the risk of short circuit.

범프 및 BOT 구조물의 실시예는 리플로우된 솔더가 채울 리세스 영역을 갖는 범프를 제공한다. 리세스 영역은 리플로우 솔더가 돌출할 가능성이 큰 범프 영역에 배치된다. 리세스 영역은 범프 대 트레이스 단락의 위험을 감소시킨다. 그 결과, 수율이 개선될 수 있다. Embodiments of bumps and BOT structures provide bumps with recessed regions filled with reflowed solder. The recess region is disposed in the bump region where the reflow solder is likely to protrude. The recessed area reduces the risk of bump to trace shorts. As a result, the yield can be improved.

도 5a는 일부 실시예에 따라 단일 측부(single side) 리세스를 갖는 범프 구조물(500)의 평면도이다. 범프 구조물(500)은, 범프 구조물(500)이 범프 구조물의 단일 측부(single side)에 리세스를 포함한다는 것을 제외하고는, 범프 구조물(400)(도 4a)과 유사하다. 범프 구조물(500)은 일반적인 경마장 형상을 갖는다. 범프 구조물(500)은 하나의 측부에 리세스(510)를 포함한다. 리세스(510)에 대향하는 범프 구조물(500)의 측부는 실질적으로 직선(straight)이다. 범프 구조물(500)의 단부(530)는 측부(520)를 리세스(510)를 갖는 측부에 연결한다. 범프 구조물(500)은 전체 폭 "a" 및 전체 길이 "b"를 갖는다. 리세스(510)는 범프 구조물(500)의 외측 표면에 가장 가까운 제1 길이 "c"를 갖는다. 리세스(510)는 측부(520)에 가장 가까운 제2 길이 "d"를 갖는다. 리세스(510)의 깊이 "e"는 범프 구조물(500)의 외측 표면과, 측부(520)에 가장 가까운 리세스의 포인트 사이의 거리이다.5A is a plan view of a bump structure 500 having a single side recess in accordance with some embodiments. The bump structure 500 is similar to the bump structure 400 (FIG. 4A) except that the bump structure 500 includes a recess on a single side of the bump structure. The bump structure 500 has a general racetrack shape. The bump structure 500 includes a recess 510 on one side. The sides of the bump structure 500 facing the recess 510 are substantially straight. The end portion 530 of the bump structure 500 connects the side portion 520 to the side having the recess 510. The bump structure 500 has an overall width " a " and an overall length " b ". The recess 510 has a first length " c " closest to the outer surface of the bump structure 500. The recess 510 has a second length " d " closest to the side 520. The depth "e" of the recess 510 is the distance between the outer surface of the bump structure 500 and the point of recess closest to the side 520.

범프 구조물(500)은 하나의 다이를 패키지의 또다른 다이에 접속시키는데 사용 가능하다. 범프 구조물(500)은 전도성 재료를 포함한다. 일부 실시예에서, 전도성 재료는 구리, 알루미늄, 텅스텐, 또는 또다른 적합한 전도성 재료이다. 범프 구조물(500)은 리플로우된 솔더 층 또는 리플로우된 솔더 볼을 사용하여 하나의 다이를 또다른 다이에 접속시킨다. 리플로우 프로세스 동안, 액화된 솔더가 리세스(510) 안으로 흐른다. 리세스(510)를 포함하지 않는 범프 구조물에 비교하여, 범프 구조물(500)은 인접한 범프 구조물의 솔더 재료 사이의 브릿징(bridging) 위험의 감소와 함께, 인접한 범프 구조물 사이의 더 작은 피치를 달성할 수 있다. 일부 실시예에서, 범프 구조물(500)은 BOT 구조물의 일부이다. 일부 실시예에서, 범프 구조물(500)은 또다른 범프 구조물에 접속하도록 구성된다. 일부 실시예에서, 다른 범프 구조물은 적어도 하나의 리세싱된 측부를 포함한다. 일부 실시예에서, 다른 범프 구조물은 리세싱되지 않은 측부를 포함한다.The bump structure 500 may be used to connect one die to another die of the package. The bump structure 500 includes a conductive material. In some embodiments, the conductive material is copper, aluminum, tungsten, or another suitable conductive material. The bump structure 500 connects one die to another die using a reflowed solder layer or a reflowed solder ball. During the reflow process, the liquefied solder flows into the recesses 510. Compared to bump structures that do not include recesses 510, bump structure 500 achieves a smaller pitch between adjacent bump structures, with a reduced risk of bridging between solder materials of adjacent bump structures can do. In some embodiments, the bump structure 500 is part of a BOT structure. In some embodiments, the bump structure 500 is configured to connect to another bump structure. In some embodiments, the other bump structure includes at least one recessed side. In some embodiments, the other bump structure includes un-recessed sides.

범프 구조물(500)의 단부(530)는 연속적인 곡선이다. 일부 실시예에서, 단부(530)는 라운드된 코너를 갖는 직선 에지이며, 그리하여 범프 구조물(500)의 전반적인 형상은 도 5b에서 볼 수 있듯이 라운드된 코너를 갖는 직사각형이다. 일부 실시예에서, 단부(530)는, 삼각형(도 5c), 다각형(도 5d), 불연속 곡선(도 5e), 또는 또다른 적합한 형상과 같은 상이한 형상을 갖는다. 단부(530)는 동일한 형상을 갖는다. 일부 실시예에서, 하나의 단부(530)는 다른 단부(530)와 상이한 형상을 갖는다(도 5f). The end 530 of the bump structure 500 is a continuous curve. In some embodiments, the end portion 530 is a straight edge with rounded corners, and thus the overall shape of the bump structure 500 is a rectangle with rounded corners, as can be seen in FIG. 5B. In some embodiments, the end 530 has a different shape, such as a triangle (Fig. 5C), a polygon (Fig. 5D), a discontinuous curve (Fig. 5E), or another suitable shape. The end portion 530 has the same shape. In some embodiments, one end 530 has a different shape than the other end 530 (Fig. 5F).

범프 구조물(500)은 16 나노미터(nm) 기술 칩에 대하여 사용 가능하다. 일부 실시예에서, 범프 구조물(500)은 28 nm 기술 칩에 대하여 사용 가능하다. 일부 실시예에서, 범프 구조물(500)은 20 nm 기술 칩에 대하여 사용 가능하다. 일부 실시예에서, 범프 구조물(500)은 16nm, 20nm 또는 28nm 아닌 다른 기술 노드에 대하여 크기 맞춤된다. 일부 실시예에서, 전체 폭 "a"는 약 10 마이크론(㎛) 내지 약 200 ㎛ 범위이다. 일부 실시예에서, 전체 폭 "a"는 약 25 ㎛ 내지 약 50 ㎛ 범위이다. 범프 구조물(500)의 전체 폭이 너무 작으면, 범프 구조물(500)의 전기적 저항이 증가하고 범프 구조물에 접속된 다이의 성능에 부정적인 영향을 미치며, 또는 패키징 프로세스 동안 범프 구조물이 깨질 위험이 증가한다. 또한, 전체 폭이 너무 작으면, 패키징 동작 동안 오정렬로 인해 개방 접속(open connection)의 위험이 증가한다. 범프 구조물(500)의 전체 폭이 너무 크다면, 인접한 범프 구조물의 솔더 재료의 브릿징 위험이 증가된다. 일부 실시예에서, 전체 길이 "b"는 약 20 ㎛ 내지 약 400 ㎛ 범위이다. 일부 실시예에서, 전체 길이 "b"는 약 50 ㎛ 내지 약 80 ㎛ 범위이다. 범프 구조물(500)의 전체 길이가 너무 작으면, 일부 경우에, 범프 구조물의 전기적 저항은 증가하고 범프 구조물에 접속된 디바이스의 성능에 악영향을 미친다. 또한, 범프 구조물의 전체 길이가 너무 작다면, 범프 구조물(500)의 기계적 강도가 감소되고 패키징 프로세스 동안 깨질 위험이 증가한다. 범프 구조물(500)의 전체 길이가 너무 작으면, 개방 접속을 야기하는 오정렬의 위험도 또한 증가한다. 범프 구조물(500)의 전체 길이가 너무 크다면, 인접한 범프 구조물의 솔더 재료 사이의 브릿징 위험이 증가한다. 일부 실시예에서, 전체 길이 "b"에 대한 전체 폭 "a"의 비는 약 0.5 내지 약 1.0 범위이다. 전체 길이 "b"에 대한 전체 폭 "a"의 비가 너무 작으면, 일부 경우에, 범프 구조물(500)의 기계적 강도에 악영향을 미친다. 전체 길이 "b"에 대한 전체 폭 "a"의 비가 너무 크다면, 일부 경우에, 성능 및 기능의 실질적인 증가 없이 범프 구조물(500)의 크기만 증가된다. The bump structure 500 is usable for a 16 nanometer (nm) technology chip. In some embodiments, the bump structure 500 is usable for a 28 nm technology chip. In some embodiments, the bump structure 500 is usable for a 20 nm technology chip. In some embodiments, the bump structure 500 is sized for a technology node other than 16 nm, 20 nm, or 28 nm. In some embodiments, the overall width " a " ranges from about 10 microns (microns) to about 200 microns. In some embodiments, the overall width " a " ranges from about 25 [mu] m to about 50 [mu] m. If the overall width of the bump structure 500 is too small, the electrical resistance of the bump structure 500 increases and negatively affects the performance of the die connected to the bump structure, or the risk of breakage of the bump structure during the packaging process increases . Also, if the overall width is too small, there is an increased risk of open connections due to misalignment during packaging operations. If the overall width of the bump structure 500 is too large, the risk of bridging solder material in adjacent bump structures increases. In some embodiments, the overall length " b " ranges from about 20 microns to about 400 microns. In some embodiments, the overall length " b " ranges from about 50 microns to about 80 microns. If the overall length of the bump structure 500 is too small, in some cases, the electrical resistance of the bump structure increases and adversely affects the performance of the device connected to the bump structure. Also, if the overall length of the bump structure is too small, the mechanical strength of the bump structure 500 is reduced and the risk of breakage during the packaging process increases. If the overall length of the bump structure 500 is too small, the risk of misalignment causing open connections also increases. If the overall length of the bump structure 500 is too large, the risk of bridging between solder materials of adjacent bump structures increases. In some embodiments, the ratio of total width " a " to total length " b " ranges from about 0.5 to about 1.0. If the ratio of the total width " a " to the overall length " b " is too small, the mechanical strength of the bump structure 500 adversely affects in some cases. If the ratio of the total width " a " to the total length " b " is too large, in some cases, only the size of the bump structure 500 is increased without substantial increase in performance and function.

측부(520)에 가장 가까운 리세스(510)의 표면은 측부(520)에 평행하다. 일부 실시예에서, 측부(520)에 가장 가까운 리세스(510)의 표면은 측부(520)에 대하여 경사져있다(도 5g). 일부 실시예에서, 측부(520)에 가장 가까운 리세스(510)의 표면은 곡면이다(도 5h). 일부 실시예에서, 곡면은 볼록면(convex)이다. 일부 실시예에서, 곡면은 오목면(concave)이다. 일부 실시예에서, 제2 길이 "d"는 약 30 ㎛ 이하이다. 일부 실시예에서, 제2 길이 "d"는 약 15 ㎛ 이하이다. 일부 실시예에서, 제2 길이 "d"는 0이다(도 5g 및 도 5h). 일부 실시예에서, 전체 길이 "b"에 대한 제2 길이 "d"의 비는 약 0.3 이하이다. 일부 실시예에서, 전체 길이 "b"에 대한 제2 길이 "d"의 비는 약 0.15 이하이다. 제2 길이는, 측부(520)에 가장 가까운 표면이 곡면이거나 리세스(510)의 측벽들이 교차할 때, 실질적으로 0이다. 제2 길이 "d" 또는 제2 길이와 전체 길이 "b" 간의 비가 너무 크면, 범프 구조물(500)의 전기적 저항이 증가하고 범프 구조물에 접속된 다이의 성능에 부정적인 영향을 미치며, 또는 일부 경우에 패키징 프로세스 동안 범프 구조물이 깨질 위험이 증가한다. 또한, 제2 길이 "d" 또는 제2 길이와 전체 길이 "b" 간의 비가 너무 크다면, 패키징 동작 동안 오정렬로 인해 개방 접속 위험이 증가한다. The surface of the recess 510 closest to the side 520 is parallel to the side 520. In some embodiments, the surface of the recess 510 closest to the side 520 is tilted with respect to the side 520 (Fig. 5G). In some embodiments, the surface of the recess 510 closest to the side 520 is curved (Fig. 5H). In some embodiments, the curved surface is convex. In some embodiments, the curved surface is concave. In some embodiments, the second length " d " is less than or equal to about 30 microns. In some embodiments, the second length " d " is about 15 microns or less. In some embodiments, the second length " d " is zero (Figs. 5G and 5H). In some embodiments, the ratio of the second length " d " to the total length " b " In some embodiments, the ratio of the second length " d " to the overall length " b " is less than or equal to about 0.15. The second length is substantially zero when the surface closest to the side 520 is a curved surface or sidewalls of the recess 510 intersect. If the ratio between the second length " d " or the second length and the overall length " b " is too large, the electrical resistance of the bump structure 500 increases and negatively affects the performance of the die connected to the bump structure, There is an increased risk of breakage of the bump structure during the packaging process. Also, if the ratio between the second length " d " or the second length and the total length " b " is too large, the open connection risk increases due to misalignment during the packaging operation.

리세스(510)의 제1 길이 "c"는 리플로우 프로세스 동안 솔더 재료가 리세스 안으로 흘러들어갈 개구를 제공한다. 일부 실시예에서, 제1 길이 "c"는 약 5 ㎛ 내지 약 50 ㎛ 범위이다. 일부 실시예에서, 제1 길이 "c"는 약 8 ㎛ 내지 약 15 ㎛ 범위이다. 일부 실시예에서, 제1 길이 "c"는 제2 길이 "d"와 실질적으로 동일하다(도 5i). 일부 실시예에서, 제1 길이 "c"와 전체 길이 "b" 간의 비는 약 0.3 내지 약 0.5 범위이다. 제1 길이 "c"가 너무 크거나, 제1 길이 "c"와 전체 길이 "b" 간의 비가 너무 크면, 일부 경우에, 범프 구조물(500)의 전기적 저항은 범프 구조물에 접속된 다이의 성능에 부정적인 영향을 미친다. 또한, 제1 길이 "c"가 너무 크거나, 제1 길이 "c"와 전체 길이 "b" 간의 비가 너무 크다면, 패키징 프로세스 동안 범프 구조물(500)이 깨질 위험이 증가하거나, 또는 패키징 동작 동안 오정렬로 인해 개방 접속이 증가한다. 제1 길이 "c"가 너무 작거나, 제1 길이 "c"와 전체 길이 "b" 간의 비가 너무 작으면, 일부 경우에, 리세스(510)의 크기는 인접한 범프 구조물들 간의 브릿징 위험을 감소시키기에 충분하지 않다. The first length " c " of the recess 510 provides an opening through which the solder material flows into the recess during the reflow process. In some embodiments, the first length " c " ranges from about 5 microns to about 50 microns. In some embodiments, the first length " c " ranges from about 8 microns to about 15 microns. In some embodiments, the first length " c " is substantially the same as the second length " d " (Fig. In some embodiments, the ratio between the first length "c" and the total length "b" ranges from about 0.3 to about 0.5. If the first length "c" is too large or the ratio between the first length "c" and the total length "b" is too great, then in some cases, the electrical resistance of the bump structure 500 will be dependent on the performance of the die connected to the bump structure It has a negative effect. Also, if the first length "c" is too large or if the ratio between the first length "c" and the total length "b" is too great, there is an increased risk of breaking the bump structure 500 during the packaging process, Open connections increase due to misalignment. If the first length "c" is too small or the ratio between the first length "c" and the total length "b" is too small, in some cases, the size of the recess 510 may increase the risk of bridging between adjacent bump structures Not enough to reduce.

리세스(510)의 깊이 "e"는 리플로우 프로세스 동안 솔더 재료를 수용하기 위한 체적을 제공한다. 일부 실시예에서, 깊이 "e"는 약 0.5 ㎛ 내지 약 15 ㎛ 범위이다. 일부 실시예에서, 깊이 "e"는 약 1 ㎛ 내지 약 15 ㎛ 범위이다. 일부 실시예에서, 전체 폭 "a"에 대한 깊이 "e"의 비는 약 0.05 내지 약 0.2 범위이다. 깊이 "e"가 너무 크거나, 깊이 "e"와 전체 폭 "a" 간의 비가 너무 크면, 일부 경우에, 범프 구조물(500)의 전기적 저항은 범프 구조물에 접속된 다이의 성능에 부정적인 영향을 미친다. 또한, 깊이 "e"가 너무 크거나, 깊이 "e"와 전체 폭 "a" 간의 비가 너무 크다면, 패키징 프로세스 동안 범프 구조물(500)이 깨질 위험이 증가하거나, 또는 패키징 동작 동안 오정렬로 인해 개방 접속이 증가한다. 깊이 "e"가 너무 작거나, 깊이 "e"와 전체 폭 "a" 간의 비가 너무 작다면, 일부 경우에, 리세스(510)의 크기는 인접한 범프 구조물들 간의 브릿징 위험을 감소시키기에 충분하지 않다. The depth " e " of the recess 510 provides a volume for receiving the solder material during the reflow process. In some embodiments, depth " e " ranges from about 0.5 microns to about 15 microns. In some embodiments, the depth " e " ranges from about 1 [mu] m to about 15 [mu] m. In some embodiments, the ratio of depth " e " to total width " a " ranges from about 0.05 to about 0.2. If the depth " e " is too large or the ratio between the depth " e " and the total width " a " is too large, in some cases, the electrical resistance of the bump structure 500 negatively affects the performance of the die connected to the bump structure . Also, if the depth " e " is too large or if the ratio between the depth " e " and the entire width " a " is too large, the risk of bump structure 500 becoming cracked during the packaging process may increase, Connection increases. If the depth " e " is too small or the ratio between depth " e " and total width " a " is too small, in some cases, the size of recess 510 is sufficient to reduce the risk of bridging between adjacent bump structures I do not.

범프 구조물들 사이의 피치가 감소함에 따라, 범프 구조물의 전체 크기는 감소된다. 예를 들어, 28 nm 기술 노드 칩은 일부 경우에 약 100 ㎛ 내지 약 160 ㎛의 범프 피치를 포함한다. 약 10 mm x 10 mm인 칩의 경우, 칩을 또다른 구조물에 접속시키기 위해 범프 구조물의 개수는 대략 1000 개의 범프 구조물이다. 이와 달리, 일부 실시예에서 16 nm 기술 노드 칩은 약 80 ㎛ 내지 약 120 ㎛의 범프 피치를 포함한다. 16 nm 기술 노드 칩은 28 nm 기술 노드 칩에 비교하여 10 mm x 10 mm 칩의 경우 3-4배의 개수의 범프 구조물을 가질 것이다. 일부 실시예에서, 10 nm 기술 칩은 약 40 ㎛ 내지 약 100 ㎛의 범프 피치를 포함한다. 10 nm 기술 칩은 10 mm x 10 mm 칩에 대하여 16 nm 기술 노드 칩보다 훨씬 많은 범프 구조물을 가질 것이다. 기술 노드가 감소함에 따라 칩 상의 증가된 개수의 범프 구조물들로 인해, 범프 구조물의 양 측부를 리세싱하는 것은, 증가된 저항으로 인해, 또다른 구조물과 패키징될 때 기능을 유지할 수 있는, 리세싱된 범프 구조물을 포함한 칩의 능력에 더 큰 전체 영향을 미친다. 또한, 단일 리세스 측부를 갖는 범프 구조물(도 5a)과 다이 사이의 접속 포인트의 기계적 강도는, 양 측부에 리세스를 갖는 범프 구조물(도 4a)과 다이 사이의 접속 포인트보다 더 크다. 범프 구조물(500)의 단일 측부를 리세싱함으로써, 리세스로부터 초래되는 범프 구조물의 저항 증가 및 기계적 강도 감소는, 범프 구조물의 양 측부가 리세싱되는 범프 구조물에 비교하여 감소된다.As the pitch between the bump structures decreases, the overall size of the bump structure is reduced. For example, a 28 nm technology node chip includes bump pitches of about 100 [mu] m to about 160 [mu] m in some cases. In the case of a chip of approximately 10 mm x 10 mm, the number of bump structures for connecting the chip to another structure is approximately 1000 bump structures. Alternatively, in some embodiments, the 16 nm technology node chip includes a bump pitch of about 80 [mu] m to about 120 [mu] m. The 16 nm technology node chip will have 3-4 times the number of bump structures for a 10 mm x 10 mm chip compared to the 28 nm technology node chip. In some embodiments, the 10 nm technology chip includes a bump pitch of about 40 [mu] m to about 100 [mu] m. A 10 nm technology chip will have much more bump structures than a 16 nm technology node chip for a 10 mm x 10 mm chip. Due to the increased number of bump structures on the chip as the technology node is decreasing, recessing both sides of the bump structure may result in a recessed structure that can retain its functionality when packaged with another structure, The overall effect of the chip including the bump structure is greater. In addition, the mechanical strength of the connection point between the bump structure (FIG. 5A) with a single recessed side and the die is greater than the connection point between the die and the die with recesses on both sides (FIG. 4A). By recessing the single side of the bump structure 500, the increase in resistance and the reduction in mechanical strength of the bump structure resulting from the recess are reduced compared to the bump structure in which both sides of the bump structure are recessed.

도 6은 일부 실시예에 따라 단일 측부 리세스를 갖는 범프 구조물(600)의 평면도이다. 범프 구조물(600)은 범프 구조물의 길이 중심으로부터 오프셋된 리세스(610)를 포함한다. 일부 실시예에서, 리세스(610)의 중심으로부터 범프 구조물(600)의 길이 중심까지의 오프셋 거리 z는 약 7 ㎛ 이하이다. 일부 실시예에서, 범프 구조물(600)의 전체 길이에 대한 오프셋 z의 비는 약 0.15 이하이다. 오프셋 z가 너무 크거나, 오프셋 z와 범프 구조물(600)의 전체 길이 간의 비가 너무 크면, 일부 경우에, 패키징 동작 동안 오정렬로 인해 개방 접속의 위험이 증가한다. 6 is a plan view of a bump structure 600 having a single side recess in accordance with some embodiments. The bump structure 600 includes a recess 610 offset from a length center of the bump structure. In some embodiments, the offset distance z from the center of the recess 610 to the center of the length of the bump structure 600 is less than about 7 占 퐉. In some embodiments, the ratio of the offset z to the overall length of the bump structure 600 is about 0.15 or less. If the offset z is too large or the ratio between the offset z and the overall length of the bump structure 600 is too large, in some cases the risk of open connection due to misalignment during packaging operation increases.

도 7은 일부 실시예에 따라 다이 상의 단일 측부 리세스를 갖는 범프 구조물(750)의 어레이(700)의 평면도이다. 어레이(700)는 인접한 범프 구조물(750) 사이의 피치(P)를 포함한다. 중심선(710a 및 710b)은 어레이(700)를 4개의 실질적으로 동일한 사분면으로 나눈다. 어레이(700)의 각각의 범프 구조물(750)은, 범프 구조물(500)(도 5)과 유사한 단일 리세스를 포함한다. 선(710c)은 어레이(700)의 중심으로부터 어레이의 코너로 연장한다. 일부 실시예에서, 어레이(700)의 코어 영역 또는 코너 영역에 있는 범프 구조물(750)은, 범프 구조물의 길이 축이 선(710c)에 실질적으로 평행하도록 경사져있다. FIG. 7 is a top view of an array 700 of bump structures 750 having a single side recess on a die, according to some embodiments. The array 700 includes a pitch P between adjacent bump structures 750. The centerlines 710a and 710b divide the array 700 into four substantially identical quadrants. Each bump structure 750 of the array 700 includes a single recess similar to the bump structure 500 (FIG. 5). Line 710c extends from the center of array 700 to the corners of the array. In some embodiments, the bump structure 750 in the core region or corner region of the array 700 is tilted such that the longitudinal axis of the bump structure is substantially parallel to the line 710c.

범프 구조물(750)의 리세스를 갖는 측부는, 중심선(예컨대, 제1 중심선; 710a) 및 중심선(예컨대, 제2 중심선; 710b) 중의 가장 가까운 중심선을 향해 배향된다. 즉, 중심선(710b)보다 중심선(710a)에 더 가까이 위치되어 있는 범프 구조물(750a)과 같은 범프 구조물은, 중심선(710a)과 마주하는 범프 구조물의 측부에 리세스를 포함한다. 반대로, 중심선(710a)보다 중심선(710b)에 더 가까이 위치된 범프 구조물(750b)과 같은 범프 구조물은, 중심선(710b)과 마주하는 범프 구조물의 측부에 리세스를 포함한다. 일부 실시예에서, 중심선(710a) 및 중심선(710b)으로부터 같은 거리의 범프 구조물(750c)과 같은 범프 구조물(750)은, 중심선(710b)과 마주하는 범프 구조물의 측부에 리세스를 포함한다. 일부 실시예에서, 중심선(710a) 및 중심선(710b)으로부터 같은 거리의 범프 구조물(750)은 중심선(710a)과 마주하는 범프 구조물의 측부에 리세스를 포함한다. 일부 실시예에서, 중심선(710a) 및 중심선(710b)으로부터 같은 거리의 제1 범프 구조물(750)은 중심선(710a)과 마주하는 제1 범프 구조물의 측부에 리세스를 갖고, 중심선(710a) 및 중심선(710b)으로부터 같은 거리의 제2 범프 구조물(750)은 중심선(710b)과 마주하는 제2 범프 구조물의 측부에 리세스를 갖는다. 일부 실시예에서, 인접한 범프 구조물(750) 사이의 피치(P)는 약 40 ㎛ 내지 약 200 ㎛ 범위이다. The sides with recesses of the bump structure 750 are oriented toward the nearest centerline of the centerline (e.g., first centerline 710a) and centerline (e.g., second centerline 710b). That is, a bump structure, such as bump structure 750a located closer to centerline 710a than centerline 710b, includes recesses on the sides of the bump structure facing centerline 710a. Conversely, a bump structure, such as bump structure 750b positioned closer to centerline 710b than centerline 710a, includes a recess on the side of the bump structure that faces centerline 710b. In some embodiments, a bump structure 750, such as bump structure 750c at the same distance from centerline 710a and centerline 710b, includes recesses on the sides of the bump structure facing centerline 710b. In some embodiments, the same distance bump structure 750 from centerline 710a and centerline 710b includes recesses on the sides of the bump structure facing centerline 710a. In some embodiments, first bump structure 750 of equal distance from centerline 710a and centerline 710b has recesses on the sides of the first bump structure facing centerline 710a, centerline 710a, The second bump structure 750 at the same distance from the centerline 710b has a recess on the side of the second bump structure facing the centerline 710b. In some embodiments, the pitch P between adjacent bump structures 750 ranges from about 40 [mu] m to about 200 [mu] m.

범프 구조물(750)은 솔더 리플로우 프로세스를 사용하여 또다른 다이에 본딩된다. 일부 실시예에서, 범프 구조물(750)은 액티브 다이, 패시브 다이, 인터포저, 또는 또다른 적합한 접속 구조물의 일부이다. 범프 구조물(750)의 리세스는 패키징 프로세스 동안 리플로우된 솔더 재료를 포획하기 위하여 가장 가까운 중심선(710a 또는 710b)을 향해 배향된다. 솔더 리플로우 프로세스 동안, 범프 구조물(750)에 본딩되어 있는 다이는 가열된다. 일부 실시예에서, 다이는 액티브 다이, 패시브 다이, 인터포저, 또는 또다른 적합한 접속 구조물이다. 다이가 냉각될 때에 다이는 수축한다. 다이의 수축 크기는 다이 재료의 열팽창 계수 및 다이의 전체 크기에 기초한다. 이러한 수축은 본딩된 다이의 에지가 어레이(700)에 평행한 평면에서 중심선(710a) 및 중심선(710b)을 향해 안쪽으로 이동하게 한다. 다이 에지의 이동은 리플로우 프로세스로부터 여전히 냉각 중인 솔더 재료를 중심선(710a) 및 중심선(710b)을 향해 당긴다. 예를 들어, 도 3c를 참조하면, 트레이스(211*) 및 트레이스(212*)를 갖는 다이의 중심선은 트레이스(212*)의 우측으로 위치된다. 리플로우 프로세스를 따라 다이가 다이의 중심을 향해 수축함에 따라 솔더(220)는 다이의 중심을 향해 당겨진다. 범프 구조물(750)의 리세스를 포함하지 않는 구조물에서, 다이의 수축 동안 솔더 재료의 당김은 중심선(710) 및 중심선(710b)을 향한 방향으로 브릿징을 야기할 가능성이 높다. 중심선(710a) 또는 중심선(710b) 중 가장 가까운 중심선을 향해 배향된 범프 구조물(750)의 리세스를 포함함으로써, 수축 방향으로의 브릿징 위험은 리세스를 포함하지 않는 구조물에 비교하여 감소된다. 일부 실시예에서, 범프 구조물(750)의 리세스의 깊이, 예를 들어 깊이 "e"(도 5a)는, 범프 구조물(750)에 본딩된 다이의 열팽창 계수 또는 범프 구조물(750)에 본딩된 다이의 크기에 기초하여 결정된다. 일부 실시예에서, 범프 구조물(750)에 본딩된 다이의 열팽창 계수가 증가함에 따라, 범프 구조물(750)의 리세스 깊이는 증가한다. 일부 실시예에서, 범프 구조물(750)에 본딩된 다이의 크기가 증가함에 따라, 범프 구조물(750)의 리세스 깊이는 증가한다. The bump structure 750 is bonded to another die using a solder reflow process. In some embodiments, the bump structure 750 is part of an active die, passive die, interposer, or other suitable attachment structure. The recess of the bump structure 750 is oriented toward the nearest centerline 710a or 710b to capture reflowed solder material during the packaging process. During the solder reflow process, the die bonded to the bump structure 750 is heated. In some embodiments, the die is an active die, passive die, interposer, or other suitable attachment structure. When the die cools, the die shrinks. The shrinkage size of the die is based on the coefficient of thermal expansion of the die material and the overall size of the die. This contraction causes the edges of the bonded die to move inward toward the centerline 710a and centerline 710b in a plane parallel to the array 700. [ The movement of the die edge pulls the solder material still cooling from the reflow process toward centerline 710a and centerline 710b. For example, referring to FIG. 3C, the centerline of the die with traces 211 * and traces 212 * is positioned to the right of traces 212 * . As the die shrinks toward the center of the die along the reflow process, the solder 220 is pulled toward the center of the die. In structures that do not include recesses in the bump structure 750, the pulling of the solder material during shrinkage of the die is likely to cause bridging in the direction toward the centerline 710 and centerline 710b. By including the recess of the bump structure 750 oriented toward the nearest centerline of the centerline 710a or centerline 710b, the risk of bridging in the contraction direction is reduced compared to a structure that does not include a recess. In some embodiments, the depth of the recesses of the bump structure 750, e.g., depth "e" (FIG. 5A), is greater than the thermal expansion coefficient of the die bonded to the bump structure 750, Is determined based on the size of the die. In some embodiments, as the thermal expansion coefficient of the die bonded to the bump structure 750 increases, the recess depth of the bump structure 750 increases. In some embodiments, as the size of the die bonded to the bump structure 750 increases, the recess depth of the bump structure 750 increases.

도 8은 일부 실시예에 따라 다이 상의 단일 측부 리세스를 갖는 범프 구조물의 어레이(800)의 일부의 평면도이다. 도 8은 어레이(800)의 절반, 즉 중심선(810a) 아래인 어레이(800)의 절반을 포함한다. 어레이(700)(도 7)와 비교하여, 어레이(800)는 리세스를 포함하지 않는 적어도 하나의 범프 구조물을 포함한다. 어레이(800)는 범프 구조물을 갖는 코어 영역(820)을 포함한다. 코어 영역(820) 내의 범프 구조물은 리세싱되지 않은(non-recessed) 측부를 포함한다. 일부 실시예에서, 코어 영역(820) 내의 적어도 하나의 범프 구조물은 리세스를 포함한다. 코어 영역(820)의 범프 구조물은 중심선(예컨대, 제1 중심선; 810a) 및 중심선(예컨대, 제2 중심선; 810b)에 대해 기울어진 길이 축을 갖는다. 어레이(800)는 또한, 범프 구조물을 갖는 코너 영역(830)을 포함한다. 코너 영역(830) 내의 범프 구조물은, 코어 영역(820) 내의 범프 구조물과 유사한 리세싱되지 않은 측부를 포함한다. 일부 실시예에서, 코너 영역(830) 내의 적어도 하나의 범프 구조물을 리세스를 포함한다. 코너 영역(830) 내의 범프 구조물은 중심선(810a) 및 중심선(810b)에 대해 기울어져 배향된 길이 축을 갖는다. 어레이(800)의 중심 주변 영역(840)도 또한 범프 구조물을 포함한다. 중심 주변 영역(840)의 범프 구조물은 리세싱되지 않은 측부를 포함한다. 일부 실시예에서, 중심 주변 영역(840) 내의 적어도 하나의 범프 구조물은 리세스를 포함한다. 중심 주변 영역(840) 내의 범프 구조물은, 중심선(810a) 또는 중심선(810b) 중의 가장 가까운 중심선에 실질적으로 평행한 길이 축을 갖는다. 일부 실시예에서, 코너 영역(830) 및 코어 영역(820) 내의 범프 구조물들의 배열은 미국 특허 번호 제8,598,691호에 기재된 범프 배열에 기초한 레이아웃을 가지며, 이 특허는 그 전체가 참조에 의해 여기에 포함된다. 어레이(800)는 또한, 범프 구조물을 포함하는 리세스 주변 영역(850)을 포함한다. 리세스 주변 영역(850) 내의 각각의 범프 구조물은 중심선(810a) 또는 중심선(810b) 중의 가장 가까운 중심선을 향해 배향된 리세스를 포함한다. 리세스 주변 영역(850)은 중심 주변 영역(840)과 코너 영역(830) 사이의 어레이(800)의 에지에 위치된다. 리세스 주변 영역(850)의 범프 구조물은 중심선(810a) 또는 중심선(810b) 중의 가장 가까운 중심선에 실질적으로 평행한 길이 축을 갖는다. 8 is a top view of a portion of an array of bump structures 800 having a single side recess on a die, according to some embodiments. 8 includes half of the array 800, that is, half of the array 800 below centerline 810a. Compared to array 700 (FIG. 7), array 800 includes at least one bump structure that does not include recesses. The array 800 includes a core region 820 having a bump structure. The bump structure within core region 820 includes non-recessed sides. In some embodiments, at least one bump structure in core region 820 includes recesses. The bump structure of the core region 820 has a longitudinal axis that is tilted with respect to a centerline (e.g., first centerline 810a) and a centerline (e.g., second centerline 810b). The array 800 also includes a corner region 830 with a bump structure. The bump structure within the corner region 830 includes unrecovered sides similar to the bump structure within the core region 820. [ In some embodiments, at least one bump structure within the corner region 830 includes recesses. The bump structure within the corner region 830 has a longitudinal axis oriented obliquely with respect to the centerline 810a and the centerline 810b. The center peripheral region 840 of the array 800 also includes a bump structure. The bump structure of the center peripheral region 840 includes un-recessed sides. In some embodiments, at least one bump structure within the center peripheral region 840 comprises a recess. The bump structure within the central peripheral region 840 has a longitudinal axis that is substantially parallel to the nearest center line of the centerline 810a or centerline 810b. In some embodiments, the array of bump structures within the corner region 830 and core region 820 has a layout based on the bump arrangement described in U.S. Patent No. 8,598,691, which patent is hereby incorporated by reference in its entirety do. The array 800 also includes a recessed peripheral region 850 that includes a bump structure. Each bump structure within the recessed peripheral region 850 includes a recess oriented toward the nearest centerline of the centerline 810a or centerline 810b. The recessed peripheral region 850 is located at the edge of the array 800 between the center peripheral region 840 and the corner region 830. The bump structure of the recessed peripheral region 850 has a longitudinal axis that is substantially parallel to the nearest center line of the centerline 810a or centerline 810b.

상기에 설명한 바와 같이, 리세싱된 범프 구조물은 리세싱되지 않은 측부를 갖는 범프 구조물에 비교하여 증가된 전기적 저항을 갖는다. 리세싱된 범프 구조물은 또한, 리세싱되지 않은 범프 구조물보다 낮은 기계적 강도를 갖는다. 브릿징 위험이 가장 높은 어레이(800)의 영역에 리세싱된 범프 구조물을 집중시킴으로써, 어레이(800)의 다른 부분에서는 범프 구조물의 측부를 리세싱하는 것의 상기 단점이 완화된다. 리세스 주변 영역(850)이 어레이(800)의 브릿징 위험이 가장 높은 위치인데, 어레이(800)의 범프 구조물에 본딩된 다이의 에지가 리플로우 프로세스를 따라 가장 큰 크기의 축소를 겪기 때문이다. As described above, the recessed bump structure has increased electrical resistance compared to a bump structure having un-recessed sides. The recessed bump structure also has a lower mechanical strength than the un-recessed bump structure. By concentrating the recessed bump structure in the region of the array with the highest bridging risk, the above disadvantages of recessing the sides of the bump structure in other portions of the array 800 are mitigated. The recessed peripheral region 850 is at the highest bridging risk of the array 800 because the edge of the die bonded to the bump structure of the array 800 undergoes the largest size reduction along the reflow process .

어레이(800)는 범프 구조물들의 단일 행을 갖는 리세스 주변 영역(850)을 포함한다. 일부 실시예에서, 리세스 주변 영역(850)은 범프 구조물들의 복수 행들을 포함한다. 일부 실시예에서, 어레이(800)는 단일 리세스 주변 영역(850)을 포함한다. 일부 실시예에서, 단일 리세스 주변 영역(850)은 단일 리세싱된 범프 구조물을 포함한다. 일부 실시예에서, 단일 리세싱된 범프 구조물은 어레이(800)의 코너 영역(830)에 인접하다. The array 800 includes a recessed peripheral region 850 having a single row of bump structures. In some embodiments, the recessed peripheral region 850 includes multiple rows of bump structures. In some embodiments, the array 800 includes a single recessed peripheral region 850. In some embodiments, the single recessed peripheral region 850 includes a single recessed bump structure. In some embodiments, a single recessed bump structure is adjacent to the corner region 830 of the array 800.

일부 실시예에서, 어레이(800)에 본딩된 다이의 열팽창 계수가 증가함에 따라, 리세스 주변 영역(850)의 크기는 증가한다. 일부 실시예에서, 어레이(800)에 본딩된 다이의 크기가 증가함에 따라, 리세스 주변 영역(850)의 크기는 증가한다. 일부 실시예에서, 리세스 주변 영역(850)의 크기는 이전의 패키지 구조물로부터의 경험적 증거에 기초하여 결정된다. In some embodiments, as the thermal expansion coefficient of the die bonded to the array 800 increases, the size of the recessed peripheral region 850 increases. In some embodiments, as the size of the die bonded to the array 800 increases, the size of the recessed peripheral region 850 increases. In some embodiments, the size of the recessed peripheral region 850 is determined based on empirical evidence from previous package structures.

도 9는 일부 실시예에 따라 단일 측부 리세스를 갖는 범프 구조물을 갖는 다이(900)의 평면도이다. 다이(900)는 코어 영역(820)(도 8)과 유사한 코어 영역(920)을 포함한다. 다이(900)는 코너 영역(830)과 유사한 코너 영역(930)을 더 포함한다. 다이(900)는 리세스 주변 영역(850)과 유사한 리세스 주변 영역(950)을 더 포함한다. 일부 실시예에서, 다이(900)는 또한, 중심 주변 영역(840)과 유사한 중심 주변 영역을 포함한다. 9 is a plan view of a die 900 having a bump structure with a single side recess in accordance with some embodiments. The die 900 includes a core region 920 similar to the core region 820 (FIG. 8). The die 900 further includes a corner region 930 that is similar to the corner region 830. The die 900 further includes a recessed peripheral region 950 that is similar to the recessed peripheral region 850. In some embodiments, the die 900 also includes a central peripheral region similar to the central peripheral region 840.

중심선(예컨대, 제1 중심선; 910a)에 평행하게 연장하는 제1 코너 영역은 중심선(910a)에 평행한 길이 x1를 갖는다. 일부 실시예에서, 중심선(910a)에 평행한 다이(900)의 전체 길이 L에 대한 길이 x1의 비는, 약 0.02 내지 약 0.1 범위이다. 다이(900)의 전체 길이에 대한 길이 x1의 비가 너무 크면, 일부 경우에, 제1 코너 영역 내의 범프 구조물의 브릿징 위험이 증가한다. 다이(900)의 전체 길이에 대한 길이 x1의 비가 너무 작다면, 일부 경우에, 제1 코너 영역 내의 범프 구조물의 기계적 강도가 불필요하게 감소되거나, 제1 코너 영역 내의 범프 구조물의 전기적 저항이 불필요하게 증가된다. Center line (e.g., the first center line; 910a) a first corner region extending parallel to have a length x 1 parallel to the center line (910a). In some embodiments, the ratio of length x 1 to overall length L of die 900 parallel to centerline 910a ranges from about 0.02 to about 0.1. If the ratio of the length x 1 to the overall length of the die 900 is too great, in some cases, the risk of bridging of the bump structure within the first corner area increases. If the ratio of the length x 1 to the total length of the die 900 is too small, in some cases, the mechanical strength of the bump structure in the first corner area may be unnecessarily reduced or the electrical resistance of the bump structure in the first corner area may be unnecessary .

중심선(910a)에 평행하게 연장하는 제1 리세스 주변 영역은 중심선(910a)에 평행한 길이 y1를 갖는다. 일부 실시예에서, 중심선(910a)에 평행한 다이(900)의 전체 길이 L에 대한 길이 y1의 비는 약 0.2 내지 약 0.3 범위이다. 다이(900)의 전체 길이에 대한 길이 y1의 비가 너무 크면, 일부 경우에, 제1 리세스 주변 영역 내의 범프 구조물의 기계적 강도가 불필요하게 감소되거나, 제1 리세스 주변 영역 내의 범프 구조물의 전기적 저항이 불필요하게 증가된다. 다이(900)의 전체 길이에 대한 길이 y1의 비가 너무 작다면, 일부 경우에, 제1 코너 영역 내의 범프 구조물의 브릿징 위험이 증가한다. The first recess peripheral region extending parallel to the center line (910a) has a length y parallel to the first center line (910a). In some embodiments, the ratio of length y 1 to overall length L of die 900 parallel to centerline 910a ranges from about 0.2 to about 0.3. If the ratio of the length y 1 to the overall length of the die 900 is too great, in some cases, the mechanical strength of the bump structure within the first recessed peripheral region is unnecessarily reduced, or the electrical strength of the bump structure within the first recessed peripheral region The resistance is unnecessarily increased. If the ratio of the length y 1 to the overall length of the die 900 is too small, in some cases, the risk of bridging of the bump structure within the first corner area increases.

중심선(910a)에 평행하게 연장하는 제2 코너 영역은 중심선(910a)에 평행한 길이 x2를 갖는다. 일부 실시예에서, 중심선(910a)에 평행한 다이(900)의 전체 길이에 대한 길이 x2의 비는 약 0.02 내지 약 0.1 범위이다. 다이(900)의 전체 길이 L에 대한 길이 x2의 비가 너무 크면, 일부 경우에, 제1 코너 영역 내의 범프 구조물의 브릿징 위험이 증가한다. 다이(900)의 전체 길이에 대한 길이 x2의 비가 너무 작다면, 일부 경우에, 제1 코너 영역 내의 범프 구조물의 기계적 강도가 불필요하게 감소되거나, 제1 코너 영역 내의 범프 구조물의 전기적 저항이 불필요하게 증가된다. 일부 실시예에서, 길이 x2는 길이 x1과 동일하다. 일부 실시예에서, 길이 x2는 길이 x1과 상이하다. 일부 실시예에서, 길이 x1 또는 길이 x2의 크기는, 경험적 정보, 다이(900)에 본딩된 다이의 열팽창 계수, 또는 다이(900)에 본딩된 다이의 크기에 기초하여 결정된다. A second corner region extending parallel to the center line (910a) has a length x 2 parallel to the center line (910a). In some embodiments, the ratio of length x 2 to the overall length of die 900 parallel to centerline 910a ranges from about 0.02 to about 0.1. If the ratio of the length x 2 to the total length L of the die 900 is too great, in some cases, the risk of bridging of the bump structure within the first corner area increases. If the ratio of the length x 2 to the entire length of the die 900 is too small, in some cases, the mechanical strength of the bump structure in the first corner area is unnecessarily reduced, or the electrical resistance of the bump structure in the first corner area is unnecessary . In some embodiments, the length x 2 is equal to the length x 1 . In some embodiments, the length x 2 is different from the length x 1 . In some embodiments, the size of length x 1 or length x 2 is determined based on empirical information, the thermal expansion coefficient of the die bonded to the die 900, or the size of the die bonded to the die 900.

중심선(910a)에 평행하게 연장하는 제2 리세스 주변 영역은 중심선(910a)에 평행한 길이 y2를 갖는다. 일부 실시예에서, 중심선(910a)에 평행한 다이(900)의 전체 길이 L에 대한 길이 y2의 비는 약 0.2 내지 약 0.3 범위이다. 다이(900)의 전체 길이에 대한 길이 y2의 비가 너무 크면, 일부 경우에, 제1 리세스 주변 영역 내의 범프 구조물의 기계적 강도가 불필요하게 감소되거나, 제1 리세스 주변 영역 내의 범프 구조물의 전기적 저항이 불필요하게 증가된다. 다이(900)의 전체 길이에 대한 길이 y2의 비가 너무 작다면, 일부 경우에, 제1 코너 영역 내의 범프 구조물의 브릿징 위험이 증가한다. 일부 실시예에서, 길이 y2는 길이 y1과 동일하다. 일부 실시예에서, 길이 y2는 길이 y1과 상이하다. 일부 실시예에서, 길이 y1 또는 길이 y2의 크기는, 경험적 정보, 다이(900)에 본딩된 다이의 열팽창 계수, 또는 다이(900)에 본딩된 다이의 크기에 기초하여 결정된다. The second recess peripheral region extending parallel to the center line (910a) has a length y parallel to the second center line (910a). In some embodiments, the ratio of length y 2 to total length L of die 900 parallel to centerline 910a ranges from about 0.2 to about 0.3. If the ratio of the length y 2 to the overall length of the die 900 is too great, in some cases, the mechanical strength of the bump structure within the first recessed peripheral region may be reduced unnecessarily, or the electrical strength of the bump structure within the first recessed peripheral region may be reduced The resistance is unnecessarily increased. If the ratio of the length y 2 to the overall length of the die 900 is too small, in some cases, the risk of bridging of the bump structure within the first corner area increases. In some embodiments, the length y 2 is equal to the length y 1 . In some embodiments, the length y 2 is different from the length y 1 . In some embodiments, the size of the length y 1 or length y 2 is determined based on empirical information, the thermal expansion coefficient of the die bonded to the die 900, or the size of the die bonded to the die 900.

중심선(예컨대, 제2 중심선; 910b)에 평행하게 연장하는 제3 코너 영역은 중심선(910b)에 평행한 길이 i1을 갖는다. 일부 실시예에서, 중심선(910b)에 평행한 다이(900)의 전체 길이 K에 대한 길이 i1의 비는 약 0.02 내지 약 0.1 범위이다. 다이(900)의 전체 길이에 대한 길이 i1의 비가 너무 크면, 일부 경우에, 제1 코너 영역 내의 범프 구조물의 브릿징 위험이 증가한다. 다이(900)의 전체 길이에 대한 길이 i1의 비가 너무 작다면, 일부 경우에, 제1 코너 영역 내의 범프 구조물의 기계적 강도가 불필요하게 감소되거나, 제1 코너 영역 내의 범프 구조물의 전기적 저항이 불필요하게 증가된다. Center line (e.g., the second center line; 910b) a third corner region extending parallel to have a length of i 1 is parallel to the center line (910b). In some embodiments, the ratio of length i 1 to total length K of die 900 parallel to centerline 910 b ranges from about 0.02 to about 0.1. If the ratio of the length i 1 to the total length of the die 900 is too great, in some cases, the risk of bridging of the bump structure within the first corner area increases. If the ratio of the length i 1 to the entire length of the die 900 is too small, in some cases, the mechanical strength of the bump structure in the first corner area may be unnecessarily reduced, or the electrical resistance of the bump structure within the first corner area may be unnecessary .

중심선(910b)에 평행하게 연장하는 제3 리세스 주변 영역은 중심선(910b)에 평행한 길이 j1를 갖는다. 일부 실시예에서, 중심선(910b)에 평행한 다이(900)의 전체 길이 K에 대한 길이 j1의 비는 약 0.2 내지 약 0.3 범위이다. 다이(900)의 전체 길이에 대한 길이 j1의 비가 너무 크면, 일부 경우에, 제1 리세스 주변 영역 내의 범프 구조물의 기계적 강도가 불필요하게 감소되거나, 제1 리세스 주변 영역 내의 범프 구조물의 전기적 저항이 불필요하게 증가된다. 다이(900)의 전체 길이에 대한 길이 j1의 비가 너무 작다면, 일부 경우에, 제1 코너 영역 내의 범프 구조물의 브릿징 위험이 증가한다. A third recess peripheral region extending parallel to the center line (910b) has a length j 1 parallel to the center line (910b). In some embodiments, the ratio of the centerline length j 1 for the whole length K of the die 900 is parallel to (910b) is between about 0.2 to about 0.3 range. If the ratio of the length j 1 to the overall length of the die 900 is too great, in some cases, the mechanical strength of the bump structure within the first recessed peripheral region is unnecessarily reduced, or the electrical strength of the bump structure within the first recessed peripheral region The resistance is unnecessarily increased. If the ratio of the length j 1 to the overall length of the die 900 is too small, in some cases, the risk of bridging of the bump structure within the first corner area increases.

중심선(910b)에 평행하게 연장하는 제4 코너 영역은 중심선(910b)에 평행한 길이 i2를 갖는다. 일부 실시예에서, 중심선(910b)에 평행한 다이(900)의 전체 길이 K에 대한 길이 i2의 비는 약 0.02 내지 약 0.1 범위이다. 다이(900)의 전체 길이에 대한 길이 i2의 비가 너무 크면, 일부 경우에, 제1 코너 영역 내의 범프 구조물의 브릿징 위험이 증가한다. 다이(900)의 전체 길이에 대한 길이 i2의 비가 너무 작다면, 일부 경우에, 제1 코너 영역 내의 범프 구조물의 기계적 강도가 불필요하게 감소되거나, 제1 코너 영역 내의 범프 구조물의 전기적 저항이 불필요하게 증가된다. 일부 실시예에서, 길이 i2는 길이 x1, 길이 x2 또는 길이 i1 중의 적어도 하나와 동일하다. 일부 실시예에서, 길이 i2는 길이 x1, 길이 x2 또는 길이 i1 중의 적어도 하나와 상이하다. 일부 실시예에서, 길이 i1 또는 길이 i2의 크기는, 경험적 정보, 다이(900)에 본딩된 다이의 열팽창 계수, 또는 다이(900)에 본딩된 다이의 크기에 기초하여 결정된다. A fourth corner region has a length i 2 parallel to the center lines (910b) extending parallel to the center line (910b). In some embodiments, the ratio of length i 2 to overall length K of die 900 parallel to centerline 910b ranges from about 0.02 to about 0.1. If the ratio of the length i 2 to the total length of the die 900 is too great, in some cases, the risk of bridging of the bump structure within the first corner area increases. If the ratio of the length i 2 to the entire length of the die 900 is too small, in some cases, the mechanical strength of the bump structure in the first corner area may be unnecessarily reduced or the electrical resistance of the bump structure in the first corner area may be unnecessary . In some embodiments, length i 2 is equal to at least one of length x 1 , length x 2, or length i 1 . In some embodiments, length i 2 is different from at least one of length x 1 , length x 2, or length i 1 . In some embodiments, the size of length i 1 or length i 2 is determined based on empirical information, the thermal expansion coefficient of the die bonded to the die 900, or the size of the die bonded to the die 900.

중심선(910b)에 평행하게 연장하는 제4 리세스 주변 영역은 중심선(910b)에 평행한 길이 j2를 갖는다. 일부 실시예에서, 중심선(910b)에 평행한 다이(900)의 전체 길이 K에 대한 길이 j2의 비는 약 0.2 내지 약 0.3 범위이다. 다이(900)의 전체 길이에 대한 길이 j2의 비가 너무 크면, 일부 경우에, 제1 리세스 주변 영역 내의 범프 구조물의 기계적 강도가 불필요하게 감소되거나, 제1 리세스 주변 영역 내의 범프 구조물의 전기적 저항이 불필요하게 증가된다. 다이(900)의 전체 길이에 대한 길이 j2의 비가 너무 작다면, 일부 경우에, 제1 코너 영역 내의 범프 구조물의 브릿징 위험이 증가한다. 일부 실시예에서, 길이 j2는 길이 y1, 길이 y2 또는 길이 j1 중의 적어도 하나와 동일하다. 일부 실시예에서, 길이 j2는 길이 y1, 길이 y2 또는 길이 j1 중의 적어도 하나와 상이하다. 일부 실시예에서, 길이 j1 또는 길이 j2의 크기는, 경험적 정보, 다이(900)에 본딩된 다이의 열팽창 계수, 또는 다이(900)에 본딩된 다이의 크기에 기초하여 결정된다. The fourth recessed peripheral region extending parallel to the center line (910b) has a length j 2 parallel to the center line (910b). In some embodiments, the ratio of length j 2 to overall length K of die 900 parallel to centerline 910 b ranges from about 0.2 to about 0.3. If the ratio of the length j 2 to the overall length of the die 900 is too great, in some cases, the mechanical strength of the bump structure within the first recess peripheral region may be reduced unnecessarily, or the electrical strength of the bump structure within the first recess peripheral region The resistance is unnecessarily increased. If the ratio of the length j 2 to the overall length of the die 900 is too small, in some cases, the risk of bridging of the bump structure within the first corner area increases. In some embodiments, length j 2 is equal to at least one of length y 1 , length y 2, or length j 1 . In some embodiments, length j 2 is different from at least one of length y 1 , length y 2, or length j 1 . In some embodiments, the size of length j 1 or length j 2 is determined based on empirical information, the thermal expansion coefficient of the die bonded to the die 900, or the size of the die bonded to the die 900.

도 10a는 일부 실시예에 따른 BOT 영역(1000)의 평면도이다. BOT 영역(1000)은 워크피스(200)와 유사하며, 유사한 요소는 200에 의해 증가된 동일 참조 번호를 갖는다. 워크피스(200)에 비교하여, BOT 영역(1000)은 리세스(1050)를 포함하는 범프 구조물(1001-1008)을 포함한다. 각각의 리세스(1050)는 BOT 영역(1000)을 포함하는 다이의 중심을 향해, 즉 도 10a의 우측과 마주한다. 리세스(1050)는, 범프 구조물(1001-1008)의 본딩 동안 대응하는 트레이스(1011-1018)로 리플로우되는 솔더를 수용하도록 구성된다. 범프 구조물(1001-1008)은 트레이스(1011-1018)보다 더 넓다. 도 10a는 대응하는 범프 구조물(1001-1008)에 의해 완전히 덮이는(landed on) 각각의 트레이스(1011-1018)를 포함한다. 일부 실시예에서, 적어도 하나의 트레이스(1011-1018)는 대응하는 범프 구조물(1001-1008)에 의해 부분적으로만 덮인다. 트레이스(1011-1018)는 전도성 라인이다. 일부 실시예에서, 트레이스(1011-1018)는 구리, 알루미늄, 텅스텐, 또는 또다른 적합한 전도성 재료를 포함한다. 10A is a top view of a BOT region 1000 in accordance with some embodiments. The BOT region 1000 is similar to the workpiece 200, and similar elements have the same reference numerals increased by 200. Compared to the workpiece 200, the BOT region 1000 includes bump structures 1001-1008 that include recesses 1050. [ Each recess 1050 faces the center of the die including the BOT region 1000, i.e., the right side of FIG. 10A. The recesses 1050 are configured to receive solder that is reflowed to the corresponding traces 1011-1018 during bonding of the bump structures 1001-1008. Bump structures 1001-1008 are wider than traces 1011-1018. Figure 10a includes respective traces 1011-1018 that are completely covered by the corresponding bump structures 1001-1008. In some embodiments, at least one trace 1011-1018 is only partially covered by the corresponding bump structures 1001-1008. Traces 1011-1018 are conductive lines. In some embodiments, traces 1011-1018 include copper, aluminum, tungsten, or another suitable conductive material.

도 10b는 일부 실시예에 따라 선 B-B을 따라 취한 BOT 영역(1000)의 단면도이다. BOT 영역(1000)은 제2 워크피스(200')에 본딩된 제1 워크피스(100')를 포함한다. 제2 워크피스(100')는 트레이스(1011-1018)를 포함한다. 트레이스(1011-1018)는 제2 워크피스(200') 내의 능동 소자 또는 수동 소자에 전기적으로 접속된다. 제1 워크피스(100')는 범프 구조물(1001-1008)을 포함한다. 범프 구조물(1001-1008)은 제1 워크피스(100') 내의 능동 소자 또는 수동 소자에 전기적으로 접속된다. 10B is a cross-sectional view of the BOT region 1000 taken along line B-B in accordance with some embodiments. The BOT region 1000 includes a first workpiece 100 'bonded to a second workpiece 200'. The second workpiece 100 'includes traces 1011-1018. Traces 1011-1018 are electrically connected to the active or passive elements in the second workpiece 200 '. The first workpiece 100 'includes bump structures 1001-1008. The bump structures 1001-1008 are electrically connected to the active or passive elements in the first workpiece 100 '.

범프 구조물(1001-1008)은 전도성 포스트(1022), 솔더 재료(1024) 및 UBM 층(1026)을 포함한다. 본딩 프로세스 동안, 솔더 재료(1024)는 대응하는 트레이스(1011-1018)와 본딩하기 위하여 리플로우된다. 솔더 재료(1024)가 리플로우될 때, 리플로우된 솔더 재료의 일부는 리세스(1050) 안으로 흘러 들어간다. 리세스(1050) 안으로 흐르는 솔더 재료(1024)의 일부는, 리세스(1050)를 포함하지 않는 범프 구조물에 비교하여, 본딩된 범프 구조물(1001-1008)의 전체 폭을 감소시킨다. 범프 구조물(1001-1008)의 감소된 폭은, 감소된 피치를 갖는 어레이에서 인접한 범프 구조물 사이의 브릿징 위험을 감소시킴으로써 범프 구조물 사이의 피치 감소를 용이하게 한다. 범프 구조물(1001-1008) 사이의 피치를 감소시키는 것은 제1 워크피스(100')와 제2 워크피스(200') 사이 접속의 밀도 증가를 용이하게 한다. The bump structures 1001-1008 include a conductive post 1022, a solder material 1024, and a UBM layer 1026. During the bonding process, the solder material 1024 is reflowed to bond with the corresponding traces 1011-1018. When the solder material 1024 is reflowed, a portion of the reflowed solder material flows into the recesses 1050. A portion of the solder material 1024 flowing into the recess 1050 reduces the overall width of the bonded bump structures 1001-1008 as compared to a bump structure that does not include the recesses 1050. [ The reduced width of bump structures 1001-1008 facilitates pitch reduction between bump structures by reducing the risk of bridging between adjacent bump structures in an array with reduced pitch. Reducing the pitch between the bump structures 1001-1008 facilitates increasing the density of the connection between the first workpiece 100 'and the second workpiece 200'.

도 11a는 일부 실시예에 따른 BOT 영역(1100)의 단면도이다. BOT 영역(1110)은 BOT 영역(1000)(도 10b)과 유사하다. 동일한 요소는 100에 의해 증가된 동일 참조 번호를 갖는다. BOT 영역(1000)과 비교하여, BOT 영역(1100)은 제1 워크피스(100')를 포함하지 않는다. 전도성 포스트(1122)는 추가의 워크피스에 본딩될 수 있다. 일부 실시예에서, 추가의 워크피스는 능동 회로를 포함하는 워크피스, 수동 회로를 포함하는 워크피스, 인터포저 또는 또다른 적합한 워크피스를 포함한다. 리세스(1150)는 점선으로 표시되는데, 리세스가 BOT 영역(1100)의 단면도가 아닌 다른 평면에 위치되어 있기 때문이다. 11A is a cross-sectional view of a BOT region 1100 according to some embodiments. The BOT area 1110 is similar to the BOT area 1000 (FIG. 10B). The same element has the same reference number increased by 100. Compared to the BOT region 1000, the BOT region 1100 does not include the first workpiece 100 '. The conductive posts 1122 may be bonded to additional workpieces. In some embodiments, the additional workpiece includes a workpiece comprising active circuitry, a workpiece comprising passive circuitry, an interposer or another suitable workpiece. The recess 1150 is indicated by a dotted line because the recess is located in a plane other than the cross-sectional view of the BOT region 1100. [

도 11b는 일부 실시예에 따른 범프 구조물(1100')의 사시도이다. 범프 구조물(1100')의 전체 형상은 직사각형이고, 평평한 종단면 및 라운드된 코너를 포함한다. 범프 구조물(1100')은 또한 사다리꼴 리세스를 포함한다. 일부 실시예에서, 범프 구조물(1100')의 전체 형상은 도 5a 내지 도 5i에 나타낸 바와 같이 직사각형 형상과 상이하다. 일부 실시예에서, 범프 구조물(1100')의 리세스는 도 5a 내지 도 5i에 나타낸 바와 같이 사다리꼴 형상과 상이하다. 11B is a perspective view of bump structure 1100 'in accordance with some embodiments. The overall shape of the bump structure 1100 'is rectangular, and includes a flat profile and rounded corners. The bump structure 1100 'also includes a trapezoidal recess. In some embodiments, the overall shape of the bump structure 1100 'differs from the rectangular shape shown in Figures 5A-5I. In some embodiments, the recess of the bump structure 1100 'is different from the trapezoidal shape as shown in Figs. 5A-5I.

본 발명의 하나의 양상은, 제1 단부, 및 제1 단부에 대향하는 제2 단부를 포함하는 범프 구조물에 관한 것이다. 범프 구조물은 제1 단부와 제2 단부 사이에 연결된 제1 측부를 더 포함한다. 범프 구조물은 제1 측부에 대향하는 제2 측부를 더 포함한다. 제2 측부는 제1 단부와 제2 단부 사이에 연결되고, 제2 측부는 리플로우된 솔더 재료가 채울 리세스를 포함한다. One aspect of the invention relates to a bump structure including a first end and a second end opposite the first end. The bump structure further includes a first side connected between the first end and the second end. The bump structure further includes a second side opposite the first side. The second side is connected between the first end and the second end, and the second side includes a recess to be filled with the reflowed solder material.

본 발명의 또다른 양상은 반도체 구조물에 관한 것이다. 반도체 구조물은 분리된 다이에 전기적으로 접속하도록 구성된 범프 구조물 어레이를 포함한다. 범프 구조물 어레이의 적어도 하나의 범프 구조물은, 제1 단부 및 제1 단부에 대향하는 제2 단부를 포함한다. 적어도 하나의 범프 구조물은 제1 단부와 제2 단부 사이에 연결된 제1 측부를 더 포함한다. 적어도 하나의 범프 구조물은 제1 측부에 대향하는 제2 측부를 더 포함하며, 제2 측부는 제1 단부와 제2 단부 사이에 연결되고, 제2 측부는 리플로우된 솔더 재료가 채울 리세스를 포함한다. Yet another aspect of the present invention relates to a semiconductor structure. The semiconductor structure includes an array of bump structures configured to electrically connect to a separate die. The at least one bump structure of the array of bump structures includes a first end and a second end opposite the first end. The at least one bump structure further includes a first side connected between the first end and the second end. The at least one bump structure further includes a second side opposite the first side, the second side being connected between the first end and the second end, and the second side having recesses to fill the reflowed solder material .

본 발명의 또 다른 양상은 반도체 다이의 범프 구조물 어레이에 관한 것이다. 범프 구조물 어레이는 적어도 하나의 제1의 리세싱되지 않은 범프 구조물을 갖는 코어 영역을 포함하며, 코어 영역은 반도체 다이의 중심 부분에 위치된다. 범프 구조물 어레이는 적어도 하나의 제2의 리세싱되지 않은 범프 구조물을 갖는 코너 영역을 더 포함하며, 코너 영역은 반도체 다이의 코너에 위치된다. 범프 구조물 어레이는 적어도 하나의 리세싱된 범프 구조물을 갖는 리세스 주변 영역을 더 포함하며, 리세스 주변 영역은 코너 영역에 인접한 반도체 다이의 에지에 위치된다. 적어도 하나의 리세싱된 범프 구조물은 리플로우된 솔더 재료가 채울 리세스를 갖는 측부를 포함한다. Another aspect of the invention relates to an array of bump structures of semiconductor die. The bump structure array includes a core region having at least one first un-recessed bump structure, wherein the core region is located at a central portion of the semiconductor die. The bump structure array further includes a corner region having at least one second un-recessed bump structure, wherein the corner region is located at a corner of the semiconductor die. The bump structure array further includes a recessed peripheral region having at least one recessed bump structure wherein the recessed peripheral region is located at an edge of the semiconductor die adjacent the corner region. The at least one recessed bump structure includes a side having a recess to be filled with the reflowed solder material.

실시예 및 이의 이점이 상세하게 기재되었지만, 첨부된 청구항에 의해 정의된 실시예의 사상 및 범위로부터 벗어나지 않고서 이에 다양한 변경, 치환 및 대안이 행해질 수 있다는 것을 이해하여야 한다. 또한, 본 출원의 범위는 본 명세서에 기재된 프로세스, 기계, 제조, 및 물질 조성, 수단, 방법 및 단계의 특정 실시예에 한정되도록 의도되지 않는다. 당해 기술 분야에서의 통상의 지식을 가진 자라면 본 개시로부터 용이하게 알 수 있듯이, 여기에 기재된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는 프로세스, 기계, 제조, 물질 조성, 수단, 방법, 또는 단계가 본 개시에 따라 이용될 수 있다. 따라서, 첨부된 청구항은 이러한 프로세스, 기계, 제조, 물질 조성, 수단, 방법 또는 단계를 본 발명의 범위 내에 포함하고자 한다. 또한, 각각의 청구항은 개별 실시예를 구성하고, 다양한 청구항 및 실시예의 조합이 본 개시의 범위 내에 속한다.Although the embodiments and advantages thereof have been described in detail, it should be understood that various changes, substitutions and alterations can be made therein without departing from the spirit and scope of the embodiments defined by the appended claims. Further, the scope of the present application is not intended to be limited to the specific embodiments of the process, machine, manufacture, and materials composition, means, methods, and steps described herein. Those skilled in the art will readily recognize from the present disclosure that any process, machine, manufacturing, material, or process that performs substantially the same function or attains substantially the same result as the corresponding embodiment described herein Compositions, means, methods, or steps may be utilized in accordance with the present disclosure. Accordingly, the appended claims intend to include within their scope such process, machine, manufacturing, material composition, means, method, or step. Furthermore, each claim constitutes an individual embodiment, and the various claims and combinations of embodiments are within the scope of this disclosure.

Claims (10)

반도체 구조물에 있어서,
개별 다이에 전기적으로 접속하도록 구성된 복수의 범프 구조물
을 포함하고, 상기 복수의 범프 구조물의 각각의 범프 구조물은,
제1 단부;
상기 제1 단부에 대향하는 제2 단부; 및
상기 제1 단부와 상기 제2 단부 사이에 연결된 측부
를 포함하고, 상기 측부는 리세스를 포함하고,
상기 복수의 범프 구조물 중 제1 범프 구조물을 위한 리세스는 제1 방향으로 배향되고, 상기 복수의 범프 구조물 중 제2 범프 구조물을 위한 리세스는 상기 제1 방향과 상이한 제2 방향으로 배향되고,
상기 제1 방향은, 상기 제1 범프 구조물에 대해 상기 반도체 구조물의 가장 가까운 중심선을 향하는 것인, 반도체 구조물.In a semiconductor structure,
A plurality of bump structures configured to electrically connect to individual dies
Wherein each bump structure of the plurality of bump structures comprises:
A first end;
A second end opposite the first end; And
And a side portion connected between the first end portion and the second end portion
Said side comprising a recess,
Wherein a recess for a first bump structure of the plurality of bump structures is oriented in a first direction and a recess for a second bump structure of the plurality of bump structures is oriented in a second direction different from the first direction,
Wherein the first direction is toward the nearest centerline of the semiconductor structure with respect to the first bump structure. 삭제delete 제1항에 있어서, 상기 제2 방향은, 상기 제1 범프 구조물에 대해 상기 반도체 구조물의 상기 가장 가까운 중심선을 향하는 것인, 반도체 구조물.2. The semiconductor structure of claim 1, wherein the second direction is toward the nearest centerline of the semiconductor structure with respect to the first bump structure. 반도체 구조물에 있어서,
개별 다이에 전기적으로 접속하도록 구성된 복수의 범프 구조물
을 포함하고, 상기 복수의 범프 구조물의 각각의 범프 구조물은,
제1 단부;
상기 제1 단부에 대향하는 제2 단부; 및
상기 제1 단부와 상기 제2 단부 사이에 연결된 측부
를 포함하고, 상기 측부는 리세스를 포함하고,
상기 복수의 범프 구조물 중 제1 범프 구조물을 위한 리세스는 제1 방향으로 배향되고, 상기 복수의 범프 구조물 중 제2 범프 구조물을 위한 리세스는 상기 제1 방향과 상이한 제2 방향으로 배향되고,
상기 제1 방향은 상기 제2 방향에 대해 경사진 것인, 반도체 구조물.In a semiconductor structure,
A plurality of bump structures configured to electrically connect to individual dies
Wherein each bump structure of the plurality of bump structures comprises:
A first end;
A second end opposite the first end; And
And a side portion connected between the first end portion and the second end portion
Said side comprising a recess,
Wherein a recess for a first bump structure of the plurality of bump structures is oriented in a first direction and a recess for a second bump structure of the plurality of bump structures is oriented in a second direction different from the first direction,
Wherein the first direction is inclined with respect to the second direction. 반도체 구조물에 있어서,
개별 다이에 전기적으로 접속하도록 구성된 복수의 범프 구조물
을 포함하고, 상기 복수의 범프 구조물의 각각의 범프 구조물은,
제1 단부;
상기 제1 단부에 대향하는 제2 단부; 및
상기 제1 단부와 상기 제2 단부 사이에 연결된 측부
를 포함하고, 상기 측부는 리세스를 포함하고,
상기 복수의 범프 구조물 중 제1 범프 구조물을 위한 리세스는 제1 방향으로 배향되고, 상기 복수의 범프 구조물 중 제2 범프 구조물을 위한 리세스는 상기 제1 방향과 상이한 제2 방향으로 배향되고,
상기 제1 방향은 상기 제2 방향에 대해 수직인 것인, 반도체 구조물.In a semiconductor structure,
A plurality of bump structures configured to electrically connect to individual dies
Wherein each bump structure of the plurality of bump structures comprises:
A first end;
A second end opposite the first end; And
And a side portion connected between the first end portion and the second end portion
Said side comprising a recess,
Wherein a recess for a first bump structure of the plurality of bump structures is oriented in a first direction and a recess for a second bump structure of the plurality of bump structures is oriented in a second direction different from the first direction,
Wherein the first direction is perpendicular to the second direction. 제1항에 있어서, 상기 복수의 범프 구조물 중 제3 범프 구조물을 위한 리세스는, 상기 제1 방향 및 상기 제2 방향과 상이한 제3 방향으로 배향되는 것인, 반도체 구조물.2. The semiconductor structure of claim 1, wherein the recess of the plurality of bump structures for the third bump structure is oriented in a third direction that is different from the first direction and the second direction. 제1항에 있어서, 상기 개별 다이에 전기적으로 접속하도록 구성된 복수의 리세싱되지 않은(non-recessed) 범프 구조물을 더 포함하는, 반도체 구조물.2. The semiconductor structure of claim 1, further comprising a plurality of non-recessed bump structures configured to electrically connect to the individual die. 제7항에 있어서, 상기 제1 범프 구조물은, 상기 복수의 리세싱되지 않은 범프 구조물 중 적어도 하나의 리세싱되지 않은 범프 구조물에 인접한 것인, 반도체 구조물.8. The semiconductor structure of claim 7, wherein the first bump structure is adjacent to at least one un-reclaimed bump structure of the plurality of un-reclaimed bump structures. 반도체 구조물에 있어서,
개별 다이에 전기적으로 접속하도록 구성된 복수의 범프 구조물
을 포함하고, 상기 복수의 범프 구조물의 각각의 범프 구조물은,
제1 단부;
상기 제1 단부에 대향하는 제2 단부; 및
상기 제1 단부와 상기 제2 단부 사이에 연결된 측부
를 포함하고, 상기 측부는 리세스를 포함하고,
상기 복수의 범프 구조물 중 제1 범프 구조물을 위한 제1 단부는 제1 방향으로 배향되고, 상기 복수의 범프 구조물 중 제2 범프 구조물을 위한 제1 단부는 상기 제1 방향과 상이한 제2 방향으로 배향되고,
상기 리세스를 포함하는 상기 측부는, 상기 제1 범프 구조물에 대해 상기 반도체 구조물의 가장 가까운 중심선을 향하는 것인, 반도체 구조물.In a semiconductor structure,
A plurality of bump structures configured to electrically connect to individual dies
Wherein each bump structure of the plurality of bump structures comprises:
A first end;
A second end opposite the first end; And
And a side portion connected between the first end portion and the second end portion
Said side comprising a recess,
Wherein a first end of the plurality of bump structures for a first bump structure is oriented in a first direction and a first end of the plurality of bump structures for a second bump structure is oriented in a second direction different from the first direction, And,
Wherein the side comprising the recess is directed toward the nearest centerline of the semiconductor structure with respect to the first bump structure. 제9항에 있어서, 상기 제1 방향은 상기 제2 방향에 대해 수직인 것인, 반도체 구조물.10. The semiconductor structure of claim 9, wherein the first direction is perpendicular to the second direction.
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US20080073783A1 (en) 2000-09-04 2008-03-27 Fumiaki Matsushima Method for forming a bump, semiconductor device and method of fabricating same, semiconductor chip, circuit board, and electronic instrument
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