KR101859121B1 - Diffencial type operational amplifier compensating current offset - Google Patents

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정우주
최정열
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주식회사 센소니아
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Abstract

Disclosed is a differential operation amplifier to compensate a current offset. According to the present invention, the differential operation amplifier comprises: a first current load unit including first and second load transistors of a first conductive type; a first current source unit including first and second source transistors of a second conductive type with polarity opposite to that of the first conductive type; an input reception unit including first and second input transistors of the second conductive type; and an offset compensation unit including first and second offset capacitors. Herein, a difference between amounts of electric charge accumulated in the first and second offset capacitors corresponds to a difference in currents flowing in the first and second input transistors when an inversion input signal and a non-inversion input signal have an identical voltage level in an offset sampling operation. Accordingly, a current offset generated by mismatching between the paired input transistors is compensated, so overall operation characteristic can be improved.

Description

전류 오프셋을 보상하는 차동형 연산 증폭기{DIFFENCIAL TYPE OPERATIONAL AMPLIFIER COMPENSATING CURRENT OFFSET}[0001] DIFFENCIAL TYPE OPERATIONAL AMPLIFIER COMPENSATING CURRENT OFFSET [0002]

본 발명은 연산 증폭기(operational amplifier)에 관한 것으로, 특히 전류 오프셋(current offset)을 보상하는 차동형 연산 증폭기에 관한 것이다.The present invention relates to an operational amplifier, and more particularly to a differential operational amplifier that compensates for a current offset.

일반적으로, 연산 증폭기(Operational amplifier, OP-amp)는 아날로그 집적 회로에서 기본적인 회로로서 사용되며, 여러 가지 구조로 구현될 수 있다. 그리고, 연산 증폭기의 대표적인 것이 차동형 연산 증폭기이다.In general, an operational amplifier (OP-amp) is used as a basic circuit in an analog integrated circuit, and can be implemented in various structures. A typical operational amplifier is a differential operational amplifier.

도 1은 기존의 차동형 연산 증폭기를 나타내는 도면이다. 도 1의 차동형 연산 증폭기는 대칭적인 파형을 형성하는 비반전 입력 신호(VIP) 및 반전 입력 신호(VIN)의 전압차에 따른 전압 레벨을 가지는 출력 신호(VOUT)를 발생한다. 이때, 서로 쌍을 이루는 M1과 M2, M4와 M5, M6과 M7, M8과 M9, M10과 M11 트랜지스터들이 각각 채널 폭(W)과 채널 길이(L)가 서로 같고, 모든 트랜지스터들이 포화 영역(saturation region)에서 동작하도록 설계된다. 여기서, VBN, VBP1, VBP2는 3개의 직류 바이어스 전압이며, VSS는 접지 전압, VDD는 전원 전압이며, M3는 전류 소스로 작용한다.1 is a diagram showing a conventional differential operational amplifier. The differential operational amplifier of FIG. 1 generates an output signal VOUT having a voltage level in accordance with the voltage difference between the non-inverting input signal (VIP) and the inverting input signal (VIN) forming a symmetric waveform. At this time, M1 and M2, M4 and M5, M6 and M7, M8 and M9, and M10 and M11 transistors which are paired with each other have the same channel width W and channel length L, region. Here, VBN, VBP1 and VBP2 are three DC bias voltages, VSS is the ground voltage, VDD is the power supply voltage, and M3 is the current source.

도 1의 차동형 연산 증폭기의 경우, 비반전 입력 신호(VIP)와 반전 입력 신호(VIM)의 전압 레벨이 동일할 때, 한 쌍의 입력 트랜지스터들(M1, M2)에 흐르는 전류량이 동일하게 되는 것이 이상적이다.In the differential operational amplifier of FIG. 1, when the voltage levels of the non-inverting input signal VIP and the inverting input signal VIM are the same, the amount of current flowing in the pair of input transistors M 1 and M 2 is the same Ideal.

그러나, 실제의 도 1의 차동형 연산 증폭기에서는, 제조 공정상의 부정합에 따른 2개의 입력 트랜지스터들(M1, M2) 상호간의 미스 매칭 등으로 인하여, 비반전 입력 신호(VIP)와 반전 입력 신호(VIM)의 전압 레벨이 동일하더라도, 한 쌍의 입력 트랜지스터들(M1, M2)에 흐르는 전류량에 차이 즉, 전류 오프셋이 발생될 수 있다. 이러한, 전류 오프셋은 차동형 연산 증폭기의 동작 특성을 저하시키는 요인으로 작용한다.However, in the differential operational amplifier of FIG. 1, the non-inverting input signal (VIP) and the inverting input signal (VIM) are generated due to mismatching between the two input transistors (M1, M2) Even if the voltage levels of the input transistors M1 and M2 are the same, a difference in the amount of current flowing to the pair of input transistors M1 and M2, i.e., a current offset can be generated. Such a current offset acts as a factor for lowering the operational characteristics of the differential operational amplifier.

따라서, 이러한 전류 오프셋을 보상하는 차동형 연산 증폭기가 요구된다.Therefore, a differential operational amplifier is required that compensates for this current offset.

본 발명의 목적은 상기와 같은 필요성에 따라 창출된 것으로서, 전류 오프셋을 보상하여 전체적인 동작 특성이 향상되는 차동형 연산 증폭기를 제공하는 데 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a differential operational amplifier which is created in accordance with the above-mentioned necessity, and which compensates for a current offset to improve overall operating characteristics.

상기의 목적을 달성하기 위한 본 발명의 일면은 대칭적인 파형을 형성하는 비반전 입력 신호 및 반전 입력 신호의 전압차에 따른 전압 레벨을 가지는 출력 신호를 발생하는 차동형 연산 증폭기에 관한 것이다. 본 발명의 차동형 연산 증폭기는 상기 출력 신호를 제공하며, 로드단 및 소스단에 전류 패스가 형성되는 출력단; 반전 로드단 및 반전 소스단에 전류 패스가 형성되는 반전 출력단; 제1 도전형의 제1 및 제2 로드 트랜지스터를 포함하는 제1 전류 로드부로서, 상기 제1 로드 트랜지스터는 제1 파워 전원과 상기 로드단 사이에 형성되며, 상기 제2 로드 트랜지스터는 상기 제1 파워 전원과 상기 반전 로드단 사이에 형성되는 상기 제1 전류 로드부; 상기 제1 도전형에 대하여 반대의 극성인 제2 도전형의 제1 및 제2 소스 트랜지스터를 포함하는 제1 전류 소스부로서, 상기 제1 소스 트랜지스터는 제2 파워 전원과 상기 소스단 사이에 형성되며, 상기 제2 소스 트랜지스터는 상기 제2 파워 전원과 상기 반전 소스단 사이에 형성되는 상기 제1 전류 소스부; 상기 제2 도전형의 제1 및 제2 입력 트랜지스터를 포함하는 입력 수신부로서, 상기 제1 입력 트랜지스터는 상기 로드단과 상기 제2 파워 전원 사이에 형성되어 상기 반전 입력 신호에 게이팅되며, 상기 제2 입력 트랜지스터는 상기 반전 로드단과 상기 제2 파워 전원 사이에 형성되어 상기 비반전 입력 신호에 게이팅되는 상기 입력 수신부; 및 제1 오프셋 캐패시터 및 제2 오프셋 캐패시터를 포함하는 오프셋 보상부로서, 상기 제1 오프셋 캐패시터는 축전되는 전하량에 따라 상기 제1 소스 트랜지스터에 흐르는 전류량을 제어하며, 상기 제2 오프셋 캐패시터는 축전되는 전하량에 따라 상기 제2 소스 트랜지스터에 흐르는 전류량을 제어하는 상기 오프셋 보상부를 구비한다. 그리고, 상기 제1 오프셋 캐패시터 및 상기 제2 오프셋 캐패시터에 축전되는 전하량의 차이는 오프셋 샘플링 동작에서 상기 반전 입력 신호 및 상기 비반전 입력 신호가 동일한 전압 레벨일 때, 상기 제1 입력 트랜지스터와 상기 제2 입력 트랜지스터에 흐르는 전류의 차이에 상응한다.
그리고, 상기 차동형 연산 증폭기는 상기 제1 도전형의 제3 및 제4 로드 트랜지스터를 포함하는 제2 전류 로드부로서, 상기 제3 로드 트랜지스터는 상기 로드단과 상기 출력단 사이에 형성되며, 상기 제4 로드 트랜지스터는 상기 반전 로드단과 상기 반전 출력단 사이에 형성되는 상기 제2 전류 로드부; 및 상기 제2 도전형의 제3 및 제4 소스 트랜지스터와 제1 소스 스위치 및 제2 소스 스위치를 포함하는 제2 전류 소스부로서, 상기 제3 소스 트랜지스터는 상기 소스단과 상기 출력단 사이에 형성되며, 상기 제4 소스 트랜지스터는 상기 반전 소스단과 상기 반전 출력단 사이에 형성되며, 상기 제1 소스 스위치는 상기 소스단과 상기 출력단 사이에 상기 제3 소스 트랜지스터와 병렬로 형성되고, 상기 오프셋 샘플링 동작에서 상기 소스단과 상기 출력단을 전기적으로 연결하도록 구동되며, 상기 제2 소스 스위치는 상기 반전 소스단과 상기 반전 출력단 사이에 상기 제4 소스 트랜지스터와 병렬로 형성되고, 상기 오프셋 샘플링 동작에서 상기 반전 소스단과 상기 반전 출력단을 전기적으로 연결하도록 구동되는 상기 제2 전류 소스부를 더 구비한다.According to an aspect of the present invention, there is provided a differential operational amplifier for generating an output signal having a voltage level according to a voltage difference between a non-inverting input signal forming a symmetric waveform and an inverting input signal. The differential operational amplifier of the present invention provides the output signal, and has an output terminal in which a current path is formed at a load end and a source end; An inverting output terminal in which a current path is formed at the inverting rod end and the inverting source end; A first current load section comprising first and second load transistors of a first conductivity type, wherein the first load transistor is formed between a first power supply and a load end, The first current load part formed between the power source and the inverting rod end; A first current source portion comprising first and second source transistors of a second conductivity type opposite in polarity to the first conductivity type, the first source transistor being formed between the second power source and the source terminal The second source transistor being formed between the second power supply and the inverting source terminal; An input receiving portion including first and second input transistors of the second conductivity type, wherein the first input transistor is formed between the load end and the second power supply and is gated to the inverting input signal, A transistor formed between the inverting load stage and the second power supply and gated to the non-inverting input signal; And an offset compensator including a first offset capacitor and a second offset capacitor, wherein the first offset capacitor controls an amount of current flowing to the first source transistor in accordance with an amount of charge stored, and the second offset capacitor stores a charge amount And the offset compensating unit controls the amount of current flowing in the second source transistor according to the amount of current flowing in the second source transistor. The difference in the amount of charge stored in the first offset capacitor and the second offset capacitor is such that when the inverted input signal and the non-inverted input signal are at the same voltage level in the offset sampling operation, Corresponds to the difference in current flowing in the input transistor.
The differential operational amplifier includes a second current load section including third and fourth load transistors of the first conductivity type, the third load transistor is formed between the load end and the output end, The transistor being formed between the inverting load end and the inverting output end; And a second current source portion including third and fourth source transistors of the second conductivity type and a first source switch and a second source switch, the third source transistor being formed between the source terminal and the output terminal, Wherein the fourth source transistor is formed between the inverting source terminal and the inverting output terminal and the first source switch is formed in parallel with the third source transistor between the source terminal and the output terminal, Wherein the second source switch is formed in parallel with the fourth source transistor between the inverting source terminal and the inverting output terminal and is electrically connected to the inverting source terminal and the inverting output terminal in the offset sampling operation, And the second current source unit is driven to be connected to the second current source unit.

상기와 같은 본 발명의 차동형 연산 증폭기에서는, 쌍을 이루는 입력 트랜지스터들 사이의 미스 매칭으로 인하여 발생되는 전류 오프셋이 보상된다. 그러므로, 본 발명의 차동형 연산 증폭기에 의하면, 전체적인 동작 특성이 향상된다.In the differential operational amplifier of the present invention as described above, a current offset due to mismatching between the paired input transistors is compensated. Therefore, according to the differential operational amplifier of the present invention, overall operating characteristics are improved.

본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 기존의 차동형 연산 증폭기를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 차동형 연산 증폭기를 나타내는 도면이다.
도 3은 도 2의 차동형 연산 증폭기에서 오프셋 샘플링 동작을 설명하기 위한 도면이다.
도 4는 도 2의 차동형 연산 증폭기에서 오프셋 샘플링 동작에 후속되는 증폭 동작을 설명하기 위한 도면이다.A brief description of each drawing used in the present invention is provided.
1 is a diagram showing a conventional differential operational amplifier.
2 is a diagram illustrating a differential operational amplifier according to an embodiment of the present invention.
FIG. 3 is a view for explaining an offset sampling operation in the differential operational amplifier of FIG. 2. FIG.
4 is a diagram for explaining an amplification operation subsequent to the offset sampling operation in the differential operational amplifier of FIG.

본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. For a better understanding of the present invention and its operational advantages, and the objects attained by the practice of the present invention, reference should be made to the accompanying drawings, which illustrate preferred embodiments of the invention, and the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments disclosed herein are being provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art.

그리고, 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.It should be noted that, in understanding each of the drawings, the same members are denoted by the same reference numerals whenever possible. And detailed descriptions of known functions and configurations that may unnecessarily obscure the gist of the present invention are omitted.

본 발명의 내용을 명세서 전반에 걸쳐 설명함에 있어서, 각 구성요소에 대한 복수의 표현도 생략될 수도 있다. 예컨대 복수 개의 스위치나 복수개의 신호선으로 이루어진 구성일지라도 '스위치들', '신호선들'과 같이 표현할 수도 있고, '스위치', '신호선'과 같이 단수로 표현할 수도 있다. 이는 스위치들이 서로 상보적으로 동작하는 경우도 있고, 때에 따라서는 단독으로 동작하는 경우도 있기 때문이며, 신호선 또한 동일한 속성을 가지는 여러 신호선들, 예컨대 데이터 신호들과 같이 다발로 이루어진 경우에 이를 굳이 단수와 복수로 구분할 필요가 없기 때문이기도 하다. 이런 점에서 이러한 기재는 타당하다. 따라서 이와 유사한 표현들 역시 명세서 전반에 걸쳐 모두 이와 같은 의미로 해석되어야 한다.In describing the contents of the present invention throughout the specification, plural representations for each component may be omitted. For example, a plurality of switches or a plurality of signal lines may be expressed as 'switches', 'signal lines', or may be expressed in a single number, such as 'switch' or 'signal line'. This is because the switches operate in complementary manner and sometimes operate independently. In the case where the signal lines are formed of a plurality of signal lines, for example, data signals having the same property, It is also because there is no need to divide into plural. In this respect, such description is reasonable. Accordingly, similar expressions should be construed in the same sense throughout the specification.

이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일실시예에 따른 차동형 연산 증폭기를 나타내는 도면이다. 본 발명의 차동형 연산 증폭기는 대칭적인 파형을 형성하는 비반전 입력 신호(VIP) 및 반전 입력 신호(VIM)를 수신하여 출력 신호(VOUT)를 발생한다. 이때, 상기 출력 신호(VOUT)는 상기 비반전 입력 신호(VIP) 및 반전 입력 신호(VIM)의 전압차에 따른 전압 레벨을 가진다.2 is a diagram illustrating a differential operational amplifier according to an embodiment of the present invention. The differential operational amplifier of the present invention receives a non-inverting input signal (VIP) and an inverting input signal (VIM) forming a symmetric waveform and generates an output signal (VOUT). At this time, the output signal VOUT has a voltage level according to a voltage difference between the non-inverting input signal VIP and the inverted input signal VIM.

도 2를 참조하면, 본 발명의 차동형 연산 증폭기는 출력단(NOUT), 반전 출력단(NOUTB), 제1 전류 로드부(110), 제1 전류 소스부(120), 입력 수신부(130) 및 오프셋 제거부(140)를 구비한다.2, the differential operational amplifier of the present invention includes an output terminal NOUT, an inverting output terminal NOUTB, a first current load unit 110, a first current source unit 120, an input receiving unit 130, Rejection (140).

상기 출력단(NOUT)은 상기 출력 신호(VOUT)를 제공하며, 로드단(NRD) 및 소스단(NSC)에 전류 패스가 형성된다. 그리고 상기 반전 출력단(NOUTB)은 반전 로드단(NRDB) 및 반전 소스단(NSCB)에 전류 패스가 형성된다.The output terminal NOUT provides the output signal VOUT, and a current path is formed in the load terminal NRD and the source terminal NSC. The inverting output terminal (NOUTB) is formed with a current path in the inverting load node (NRDB) and the inverting source node (NSCB).

상기 제1 전류 로드부(110)는 제1 도전형의 제1 및 제2 로드 트랜지스터(111 및 112)를 포함한다. 도 2의 예에서, '제1 도전형'은 P형이다.The first current load part 110 includes first and second load transistors 111 and 112 of a first conductivity type. In the example of FIG. 2, 'first conductivity type' is P type.

상기 제1 로드 트랜지스터(111)는 상기 제1 파워 전원과 상기 로드단(NRD) 사이에 형성되며, 상기 제2 로드 트랜지스터(112)는 상기 제1 파워 전원과 상기 반전 로드단(NRDB) 사이에 형성된다. 도 2의 예에서, '제1 파워 전원'은 전원 전압(VDD)이다. 그리고 상기 제1 로드 트랜지스터(111) 및 상기 제2 로드 트랜지스터(112)는 제1 로드 바이어스 전압(VBP1)에 의하여 게이팅된다. 이때, 서로 쌍을 이루는 상기 제1 로드 트랜지스터(111) 및 상기 제2 로드 트랜지스터(112)는 동일한 폭(width)과 길이(length)를 가진다.The first load transistor 111 is formed between the first power supply and the load node NRD and the second load transistor 112 is connected between the first power supply and the inversion load node NRDB. . In the example of FIG. 2, the 'first power source' is the power source voltage VDD. The first load transistor 111 and the second load transistor 112 are gated by a first load bias voltage VBP1. At this time, the first load transistor 111 and the second load transistor 112 paired with each other have the same width and length.

상기 제1 전류 소스부(120)는 상기 제1 도전형에 대하여 반대의 극성인 제2 도전형의 제1 및 제2 소스 트랜지스터(121 및 122)를 포함한다. 도 2의 예에서, '제2 도전형'은 N형이다.The first current source portion 120 includes first and second source transistors 121 and 122 of a second conductivity type that are of opposite polarity to the first conductivity type. In the example of FIG. 2, the 'second conductivity type' is N-type.

상기 제1 소스 트랜지스터(121)는 제2 파워 전원과 상기 소스단(NSC) 사이에 형성되며, 상기 제2 소스 트랜지스터(122)는 상기 제2 파워 전원과 상기 반전 소스단(NSCB) 사이에 형성된다. 도 2의 예에서, '제2 파워 전원'은 접지 전압(VSS)이다. 그리고 상기 제1 소스 트랜지스터(121) 및 상기 제2 소스 트랜지스터(122)는 상기 반전 소스단(NSCB)에 의하여 게이팅된다. 이때, 서로 쌍을 이루는 상기 제1 소스 트랜지스터(121) 및 상기 제2 로드 트랜지스터(122)는 동일한 폭(width)과 길이(length)를 가진다.The first source transistor 121 is formed between the second power supply and the source node NSC and the second source transistor 122 is formed between the second power supply and the inversion source node NSCB. do. In the example of FIG. 2, the 'second power supply' is the ground voltage (VSS). The first source transistor 121 and the second source transistor 122 are gated by the inverting source terminal (NSCB). At this time, the first source transistor 121 and the second load transistor 122, which are paired with each other, have the same width and length.

상기 입력 수신부(130)는 상기 제2 도전형의 제1 및 제2 입력 트랜지스터(131 및 132)를 포함한다. 상기 제1 입력 트랜지스터(131)는 상기 로드단(NRD)과 상기 제2 파워 전원(도 2에서는, VSS) 사이에 형성되고, 수신되는 상기 반전 입력 신호(VIM)에 게이팅된다. 그리고 상기 제2 입력 트랜지스터(132)는 상기 반전 로드단(NRDB)과 상기 제2 파워 전원(도 2에서는, VSS) 사이에 형성되고, 수신되는 상기 비반전 입력 신호(VIP)에 게이팅된다.The input receiving unit 130 includes the first and second input transistors 131 and 132 of the second conductivity type. The first input transistor 131 is formed between the load node NRD and the second power supply (VSS in FIG. 2), and is gated to the inverted input signal VIM. The second input transistor 132 is formed between the inverting load node NRDB and the second power supply (VSS in FIG. 2) and is gated to the non-inverting input signal (VIP) received.

참고로, 소스 바이어스 전압(VBN)이 인가되는 트랜지스터(133)는 전류 소스로 작용한다.For reference, the transistor 133 to which the source bias voltage VBN is applied functions as a current source.

이상적인 경우, 서로 쌍을 이루는 상기 제1 입력 트랜지스터(131) 및 상기 제2 입력 트랜지스터(132)는 동일한 폭(width)과 길이(length)를 가진다. 이 경우에는, 오프셋 샘플링 동작(OP-OSP, 도 3 참조)에서 상기 반전 입력 신호(VIN) 및 상기 비반전 입력 신호(VIP)가 동일한 전압 레벨일 때, 상기 제1 입력 트랜지스터(131) 및 상기 제2 입력 트랜지스터(132)에 흐르는 전류량은 동일할 것이다.In an ideal case, the first input transistor 131 and the second input transistor 132 paired with each other have the same width and length. In this case, when the inverted input signal VIN and the non-inverted input signal VIP are at the same voltage level in the offset sampling operation OP-OSP (see FIG. 3), the first input transistor 131 and the non- The amount of current flowing through the second input transistor 132 will be the same.

하지만, 실제의 경우, 상기 제1 입력 트랜지스터(131)와 상기 제2 입력 트랜지스터(132) 사이에는, 제조 공정상의 부정합에 따른 상호 간의 미스 매칭 등이 발생될 수 있다. 이 경우, 상기 제1 입력 트랜지스터(131) 및 상기 제2 입력 트랜지스터(132)에 흐르는 전류량이 상이하게 되는 전류 오프셋이 발생될 수 있다.However, in actuality, mutual mismatching may occur between the first input transistor 131 and the second input transistor 132 due to mismatch in the manufacturing process. In this case, a current offset may be generated such that the amounts of currents flowing through the first input transistor 131 and the second input transistor 132 are different.

이러한 전류 오프셋에 따른 동작 특성의 저하를 완화하기 위하여, 본 발명의 차동형 연산 증폭기는 상기 오프셋 보상부(140)를 구비한다.In order to mitigate the deterioration of the operating characteristics due to the current offset, the differential operational amplifier of the present invention includes the offset compensator 140 described above.

상기 오프셋 보상부(140)는 제1 오프셋 캐패시터(CF1) 및 제2 오프셋 캐패시터(CF2)를 포함한다. 이때, 상기 제1 오프셋 캐패시터(CF1)는 축전되는 전하량에 따라 상기 제1 소스 트랜지스터(121)에 흐르는 전류량을 제어하게 된다. 그리고 상기 제2 오프셋 캐패시터(CF2)는 축전되는 전하량에 따라 상기 제2 소스 트랜지스터(122)에 흐르는 전류량을 제어하게 된다.The offset compensator 140 includes a first offset capacitor CF1 and a second offset capacitor CF2. At this time, the first offset capacitor CF1 controls the amount of current flowing to the first source transistor 121 according to the amount of charge stored. The second offset capacitor CF2 controls the amount of current flowing in the second source transistor 122 according to the amount of charge stored.

이때, 상기 제1 오프셋 캐패시터(CF1) 및 상기 제2 오프셋 캐패시터(CF2)에 축전되는 전하량의 차이는 오프셋 샘플링 신호(XAS)가 활성화되는 오프셋 샘플링 동작(OP-OSP, 도 3참조)에서, 상기 제1 소스 트랜지스터(121)와 상기 제2 소스 트랜지스터(122)에 흐르는 전류량의 차이를 감소시키기 위하여, 상기 제1 입력 트랜지스터(131) 및 상기 제2 입력 트랜지스터(132)에 흐르는 전류량의 차이에 상응한다.At this time, the difference in the amount of charge stored in the first offset capacitor CF1 and the second offset capacitor CF2 is determined by an offset sampling operation OP-OSP (see FIG. 3) in which the offset sampling signal XAS is activated, The difference between the amount of current flowing through the first input transistor 131 and the amount of current flowing through the second input transistor 132 corresponds to the difference between the amounts of currents flowing through the first source transistor 121 and the second source transistor 122 do.

이와 같은 상기 오프셋 보상부(140)에 의하여, 상기 제1 입력 트랜지스터(131) 및 상기 제2 입력 트랜지스터(132) 사이의 전류 오프셋에 따른 본 발명의 차동형 연산 증폭기의 동작 특성의 저하가 완화됨은 도 3 및 도 4와 관련되어 자세히 후술된다.The offset compensation unit 140 mitigates degradation of the operational characteristics of the differential operational amplifier according to the current offset between the first input transistor 131 and the second input transistor 132 3 and FIG.

계속 도 2를 참조하면, 상기 오프셋 보상부(140)는 구체적으로 제1 오프셋 트랜지스터(TRF1), 제1 오프셋 스위치(SWF1) 및 상기 제1 오프셋 캐패시터(CF1)를 포함하는 제1 오프셋 제거 수단(141)과, 제2 오프셋 트랜지스터(TRF2), 제2 오프셋 스위치(SWF2) 및 상기 제2 오프셋 캐패시터(CF2)를 포함하는 제2 오프셋 제거 수단(142)을 구비한다.2, the offset compensating unit 140 includes a first offset eliminating means including a first offset transistor TRF1, a first offset switch SWF1 and a first offset capacitor CF1 And a second offset removing means 142 including a second offset transistor TRF2, a second offset switch SWF2 and a second offset capacitor CF2.

상기 제1 오프셋 트랜지스터(TRF1)는 상기 제2 파워 전원(도 2에서는, VSS)과 상기 소스단(NSC) 사이에 상기 제1 소스 트랜지스터(121)와 병렬로 형성되어 예비단(NPRE)에 의하여 게이팅된다.The first offset transistor TRF1 is formed in parallel with the first source transistor 121 between the second power source (VSS in FIG. 2) and the source terminal NSC and is connected to the first power source Gated.

상기 제1 오프셋 스위치(SWF1)는 상기 오프셋 샘플링 동작(OP-OSP, 도 3 참조)에서 턴온(turn-on)되어 상기 소스단(NSC)과 상기 예비단(NPRE)을 전기적으로 연결한다.The first offset switch SWF1 is turned on in the offset sampling operation OP-OSP (see FIG. 3) to electrically connect the source terminal NSC and the preliminary stage NPRE.

상기 제1 오프셋 캐패시터(CF1)는 상기 제2 파워 전원(도 2에서는, VSS)과 상기 예비단(NPRE) 사이에 형성된다.The first offset capacitor CF1 is formed between the second power supply (VSS in Fig. 2) and the preliminary stage (NPRE).

그리고 상기 제2 오프셋 트랜지스터(TRF2)는 상기 제2 파워 전원(도 2에서는, VSS)과 상기 반전 소스단(NSCB) 사이에 상기 제2 소스 트랜지스터(122)와 병렬로 형성되어 반전 예비단(NPREB)에 의하여 게이팅된다.The second offset transistor TRF2 is formed in parallel with the second source transistor 122 between the second power source (VSS in FIG. 2) and the inverting source terminal (NSCB) to form an inverting preliminary stage (NPREB ).

상기 제2 오프셋 스위치(SWF2)는 상기 오프셋 샘플링 동작(OP-OSP, 도 3 참조)에서 턴온되어 상기 반전 소스단(NSCB)과 상기 반전 예비단(NPREB)을 전기적으로 연결한다.The second offset switch SWF2 is turned on in the offset sampling operation OP-OSP (see FIG. 3) to electrically connect the inverting source terminal NSCB and the inverting precharge terminal NPREB.

상기 제2 오프셋 캐패시터(CF2)는 상기 제2 파워 전원(도 2에서는, VSS)과 상기 반전 예비단(NPREB) 사이에 형성된다.The second offset capacitor CF2 is formed between the second power supply (VSS in Fig. 2) and the inverting precharge stage (NPREB).

이때, 상기 제1 오프셋 트랜지스터(TRF1) 및 상기 제2 오프셋 트랜지스터(TRF2)는 동일한 폭(width)과 길이(length)를 가진다.At this time, the first offset transistor TRF1 and the second offset transistor TRF2 have the same width and length.

그리고 상기 오프셋 샘플링 동작(OP-OSP, 도 3 참조)에 후속되는 증폭 동작(OP-AMP, 도 4 참조)에서, 상기 제1 오프셋 스위치(SWF1)와 상기 제2 오프셋 스위치(SWF2)는 턴오프된다.The first offset switch SWF1 and the second offset switch SWF2 are turned off in an amplification operation (OP-AMP, see Fig. 4) subsequent to the offset sampling operation (OP-OSP, do.

한편, 본 발명의 차동형 연산 증폭기는 보다 큰 이득율(gain)을 얻기 위하여, 제2 전류 로드부(150) 및 제2 전류 소스부(160)를 더 구비하는 것이 바람직하다.Meanwhile, the differential operational amplifier of the present invention preferably further includes a second current load unit 150 and a second current source unit 160 in order to obtain a larger gain.

상기 제2 전류 로드부(150)는 상기 제1 도전형의 제3 및 제4 로드 트랜지스터(151 및 152)를 포함한다. 상기 제3 로드 트랜지스터(151)는 상기 로드단(NRD)과 상기 출력단(NOUT) 사이에 형성되며, 상기 제4 로드 트랜지스터(152)는 상기 반전 로드단(NRDB)과 상기 반전 출력단(NOUTB) 사이에 형성된다. 그리고 상기 제3 로드 트랜지스터(151) 및 상기 제4 로드 트랜지스터(152)는 제2 로드 바이어스 전압(VBP2)에 의하여 게이팅된다. 이때, 서로 쌍을 이루는 상기 제3 로드 트랜지스터(151) 및 상기 제4 로드 트랜지스터(152)는 동일한 폭(width)과 길이(length)를 가진다.The second current load part 150 includes the third and fourth load transistors 151 and 152 of the first conductivity type. The third load transistor 151 is formed between the load node NRD and the output node NOUT and the fourth load transistor 152 is connected between the inversion load node NRDB and the inversion output node NOUTB. As shown in FIG. And the third load transistor 151 and the fourth load transistor 152 are gated by the second load bias voltage VBP2. At this time, the third load transistor 151 and the fourth load transistor 152 paired with each other have the same width and length.

상기 제2 전류 소스부(160)는 상기 제2 도전형의 제3 및 제4 소스 트랜지스터(161 및 162)와 제1 및 제2 소스 스위치(163 및 164)를 포함한다.The second current source portion 160 includes third and fourth source transistors 161 and 162 of the second conductivity type and first and second source switches 163 and 164.

상기 제3 소스 트랜지스터(161)는 상기 소스단(NSC)과 상기 출력단(NOUT) 사이에 형성되며, 상기 제4 소스 트랜지스터(162)는 상기 반전 소스단(NSCB)과 상기 반전 출력단(NOUTB) 사이에 형성된다.The third source transistor 161 is formed between the source terminal NSC and the output terminal NOUT and the fourth source transistor 162 is formed between the inverting source terminal NSCB and the inversion output terminal NOUTB. As shown in FIG.

상기 제1 소스 스위치(163)는 상기 소스단(NSC)과 상기 출력단(NOUT) 사이에 상기 제3 소스 트랜지스터(161)와 병렬로 형성되고, 상기 오프셋 샘플링 동작(OP-OSP, 도 3 참조)에서 턴온(turn-on)되어 상기 소스단(NSC)과 상기 출력단(NOUT)을 전기적으로 연결하도록 구동된다.The first source switch 163 is formed in parallel with the third source transistor 161 between the source node NSC and the output node NOUT and the offset sampling operation OP-OSP (see FIG. 3) And is driven to electrically connect the source terminal (NSC) and the output terminal (NOUT).

상기 제2 소스 스위치(164)는 상기 반전 소스단(NSCB)과 상기 반전 출력단(NOUTB) 사이에 상기 제4 소스 트랜지스터(162)와 병렬로 형성되고, 상기 오프셋 샘플링 동작(OP-OSP, 도 3 참조)에서 턴온되어 상기 반전 소스단(NSCB)과 상기 반전 출력단(NOUTB)을 전기적으로 연결하도록 구동된다.The second source switch 164 is formed in parallel with the fourth source transistor 162 between the inverting source terminal NSCB and the inverting output terminal NOUTB and the offset sampling operation OP- (NSCB) and the inverting output terminal (NOUTB) to electrically connect the inverting source terminal (NSCB) and the inverting output terminal (NOUTB).

이와 같이, 상기 제1 소스 스위치(163)와 상기 제2 소스 스위치(164)가 상기 오프셋 샘플링 동작(OP-OSP)에서 턴온됨에 따라, 상기 제3 소스 트랜지스터(161) 및 상기 제4 소스 트랜지스터(162)에서 발생되는 소위 '오픈 루프 이득(open loop gain)'이 현저히 감소된다.
만약, 본 발명의 차동형 연산 증폭기가, 상기 오프셋 샘플링 동작(OP-OSP)에서 턴온되는 상기 제1 소스 스위치(163)와 상기 제2 소스 스위치(164)를 구비하지 않는 경우에는, 높은 오픈 루프 이득으로 인하여 출력 신호(VOUT)는 비정상적인 전압 레벨로 동작하게 된다. 이 경우, 상기 제1 오프셋 캐패시터(CF1) 및 상기 제2 오프셋 캐패시터(CF2)에 축전되는 전하량의 차이는 상기 제1 입력 트랜지스터(131) 및 상기 제2 입력 트랜지스터(132)에 흐르는 전류량의 차이를 제대로 반영하지 못하게 된다.
반면, 상기 오프셋 샘플링 동작(OP-OSP)에서 턴온되는 상기 제1 소스 스위치(163)와 상기 제2 소스 스위치(164)를 구비하는 본 발명의 차동형 연산 증폭기의 경우에는, 상기 오픈 루프 이득이 현저히 감소됨으로 인하여, 출력 신호(VOUT)는 정상적인 전압 레벨 범위에서 동작하게 된다.
그 결과, 본 발명에서는, 상기 오프셋 샘플링 동작(OP-OSP, 도 3참조)에서 상기 제1 오프셋 캐패시터(CF1) 및 상기 제2 오프셋 캐패시터(CF2)에 축전되는 전하량의 차이는 상기 제1 입력 트랜지스터(131) 및 상기 제2 입력 트랜지스터(132)에 흐르는 전류량의 차이에 더욱 정확히 상응하게 된다.
이에 따라, 본 발명의 차동형 연산 증폭기에 의하면, 상기 제1 입력 트랜지스터(131) 및 상기 제2 입력 트랜지스터(132) 사이의 전류 오프셋에 따른 본 발명의 차동형 연산 증폭기의 동작 특성의 저하가 현저히 완화되는 효력이 발생된다.
한편, 상기 오프셋 샘플링 동작(OP-OSP, 도 3 참조)에 후속되는 증폭 동작(OP-AMP, 도 4 참조)에서, 상기 제1 소스 스위치(163)와 상기 제2 소스 스위치(164)는 턴오프된다. 이에 따라, 상기 증폭 동작(OP-AMP)에서 상기 제2 전류 소스부(160)는 정상 동작을 하게 된다.Thus, as the first source switch 163 and the second source switch 164 are turned on in the offset sampling operation (OP-OSP), the third source transistor 161 and the fourth source transistor 162 is greatly reduced. The " open loop gain "
If the differential operational amplifier of the present invention does not include the first source switch 163 and the second source switch 164 that are turned on in the offset sampling operation OP-OSP, The output signal VOUT operates at an abnormal voltage level. In this case, the difference in the amount of charge stored in the first offset capacitor CF1 and the second offset capacitor CF2 is determined by the difference in the amount of current flowing through the first input transistor 131 and the second input transistor 132 It will not reflect properly.
On the other hand, in the differential operational amplifier of the present invention having the first source switch 163 and the second source switch 164 turned on in the offset sampling operation (OP-OSP), the open loop gain is significantly Due to the reduction, the output signal VOUT will operate in the normal voltage level range.
As a result, in the present invention, a difference in the amount of charge stored in the first offset capacitor CF1 and the second offset capacitor CF2 in the offset sampling operation OP-OSP (see FIG. 3) The amount of current flowing through the first input transistor 131 and the second input transistor 132 corresponds more exactly to the difference.
Thus, according to the differential operational amplifier of the present invention, the deterioration of the operational characteristics of the differential operational amplifier according to the present invention, which is caused by the current offset between the first input transistor 131 and the second input transistor 132, Effect will occur.
On the other hand, the first source switch 163 and the second source switch 164 are turned on in an amplifying operation (OP-AMP, see Fig. 4) subsequent to the offset sampling operation (OP-OSP, Off. Accordingly, in the amplifying operation (OP-AMP), the second current source unit 160 operates normally.

계속하여, 본 발명의 차동형 연산 증폭기에서 상기 입력 수신부(130)에서의 상기 제1 응답전류(Irs1)와 상기 제2 응답전류(Irs2) 사이의 오프셋에 따른 동작 특성의 저하가 완화됨에 대하여 기술된다.Subsequently, it is described that in the differential operational amplifier of the present invention, the degradation of the operating characteristic according to the offset between the first response current Irs1 and the second response current Irs2 in the input receiving section 130 is mitigated .

도 3은 도 2의 차동형 연산 증폭기에서 오프셋 샘플링 동작(OP-OSP)을 설명하기 위한 도면이다.FIG. 3 is a diagram for explaining an offset sampling operation (OP-OSP) in the differential operational amplifier of FIG. 2;

상기 오프셋 샘플링 동작(OP-OSP)에서는, 상기 제1 오프셋 스위치(SWF1)와 상기 제2 오프셋 스위치(SWF2)는 턴온 상태이며, 상기 제1 소스 스위치(163)와 상기 제2 소스 스위치(164)도 턴온 상태이고, 상기 비반전 입력 신호(VIP)와 상기 반전 입력 신호(VIN)의 전압 레벨은 동일하다.In the offset sampling operation OP-OSP, the first offset switch SWF1 and the second offset switch SWF2 are turned on and the first source switch 163 and the second source switch 164 are turned on, And the voltage levels of the non-inverting input signal (VIP) and the inverting input signal (VIN) are the same.

그리고, 본 명세서에서는, 설명의 편의를 위하여, 쌍을 이루는 트랜지스터들 중에서, 제1 및 제2 입력 트랜지스터(131, 132)를 제외한 나머지 쌍을 이루는 트랜지스터들 즉, 제1 및 제2 로드 트랜지스터(111, 112), 제1 및 제2 소스 트랜지스터(121, 122), 제3 및 제4 로드 트랜지스터(151, 152), 제3 및 제4 소스 트랜지스터(161, 162) 사이에는 미스 매칭이 발생되지 않는 것으로 가정한다.In this specification, for the sake of convenience of explanation, among the paired transistors, the remaining pairs except for the first and second input transistors 131 and 132, that is, the first and second load transistors 111 , No mismatching occurs between the first and second source transistors 121 and 122, the third and fourth load transistors 151 and 152, and the third and fourth source transistors 161 and 162 .

먼저, 전원 전압(VDD)에서 상기 제1 로드 트랜지스터(111) 및 상기 제2 로드 트랜지스터(112)를 통하여 흐르는 각 전류량은 'It'라 가정한다. 그리고 제1 입력 트랜지스터(131) 및 제2 입력 트랜지스터(132)를 통하여 흐르는 전류량은 각각 'Irs1' 및 'Irs2'라 가정한다. 이때, 제1 입력 트랜지스터(131) 및 제2 입력 트랜지스터(132) 사이에 미스 매칭이 발생하면, 'Irs1' 및 'Irs2'는 상이한 값으로 된다.It is assumed that an amount of each current flowing through the first load transistor 111 and the second load transistor 112 at the power supply voltage VDD is 'It'. The amount of current flowing through the first input transistor 131 and the second input transistor 132 is assumed to be Irs1 and Irs2, respectively. At this time, when a mismatch occurs between the first input transistor 131 and the second input transistor 132, 'Irs1' and 'Irs2' have different values.

그러면, 상기 제3 로드 트랜지스터(151) 및 상기 제4 로드 트랜지스터(152)를 통하여 흐르는 전류량은 각각 '(It-Irs2)' 및 '(It-Irs1)'로 된다.Then, the amount of current flowing through the third load transistor 151 and the fourth load transistor 152 becomes '(It-Irs2)' and '(It-Irs1)', respectively.

그리고 상기 제1 소스 트랜지스터(121) 및 제2 소스 트랜지스터(122) 사이에는 미스 매칭이 발생하지 않으므로, 상기 제1 소스 트랜지스터(121) 및 제2 소스 트랜지스터(122)를 통하여 흐르는 각 전류량은 'Isc'로 동일하다.Since mismatching does not occur between the first source transistor 121 and the second source transistor 122, the amount of each current flowing through the first source transistor 121 and the second source transistor 122 is' Isc '.

이 경우, 상기 제1 오프셋 트랜지스터(TRF1) 및 상기 제2 오프셋 트랜지스터(TRF2)를 흐르는 전류량은 각각 '(It-Irs2-Isc)' 및 '(It-Irs1-Isc)'로 되며, 이에 상응하는 전하량인 'Qf1' 및 'Qf2'이 상기 제1 오프셋 캐패시터(CF1) 및 상기 제2 오프셋 캐패시터(CF2)에 저장된다.In this case, the amounts of current flowing through the first offset transistor TRF1 and the second offset transistor TRF2 are '(It-Irs2-Isc)' and '(It-Irs1-Isc)', Charge quantities 'Qf1' and 'Qf2' are stored in the first offset capacitor CF1 and the second offset capacitor CF2.

도 4는 도 2의 차동형 연산 증폭기에서 오프셋 샘플링 동작(OP-OSP)에 후속되는 증폭 동작(OP-AMP)을 설명하기 위한 도면이다.4 is a diagram for explaining an amplifying operation (OP-AMP) subsequent to an offset sampling operation (OP-OSP) in the differential operational amplifier of FIG.

상기 증폭 동작(OP-AMP)에서는, 상기 제1 오프셋 스위치(SWF1)와 상기 제2 오프셋 스위치(SWF2)는 턴오프 상태이며, 상기 제1 소스 스위치(163)와 상기 제2 소스 스위치(164)도 턴오프 상태이고, 상기 비반전 입력 신호(VIP)와 상기 반전 입력 신호(VIN)는 대칭적인 파형을 가진다.In the amplifying operation OP-AMP, the first offset switch SWF1 and the second offset switch SWF2 are turned off, and the first source switch 163 and the second source switch 164 are turned off, Off state, and the non-inverting input signal (VIP) and the inverting input signal (VIN) have symmetrical waveforms.

이 경우, 상기 제1 오프셋 캐패시터(CF1) 및 상기 제2 오프셋 캐패시터(CF2)에 저장된 전하량은 각각 'Qf1' 및 'Qf2'을 유지한다. 이에 따라, 상기 제1 오프셋 트랜지스터(TRF1) 및 상기 제2 오프셋 트랜지스터(TRF2)를 흐르는 전류량도 각각 '(It-Irs2-Isc)' 및 '(It-Irs1-Isc)'를 유지한다.In this case, the amounts of charges stored in the first offset capacitor CF1 and the second offset capacitor CF2 are maintained at 'Qf1' and 'Qf2', respectively. Accordingly, the amount of current flowing through the first offset transistor TRF1 and the second offset transistor TRF2 also maintains 'It-Irs2-Isc' and 'It-Irs1-Isc', respectively.

즉, 상기 증폭 동작(OP-AMP)에서는, 상기 제1 오프셋 트랜지스터(TRF1) 및 상기 제2 오프셋 트랜지스터(TRF2)에 흐르는 전류량의 차이는 '(Irs1-Irs2)'로 된다. 다시 기술하자면, 상기 제1 입력 트랜지스터(131) 및 상기 제2 입력 트랜지스터(132) 사이의 미스 매칭으로 인하여 발생되는 전류 오프셋은 상기 제1 오프셋 트랜지스터(TRF1) 및 상기 제2 오프셋 트랜지스터(TRF2)에 의하여 보상된다.That is, in the amplifying operation (OP-AMP), the difference in the amount of current flowing in the first offset transistor TRF1 and the second offset transistor TRF2 becomes '(Irs1-Irs2)'. Again, the current offset due to the mismatch between the first input transistor 131 and the second input transistor 132 is applied to the first offset transistor TRF1 and the second offset transistor TRF2 .

그 결과, 본 발명의 차동형 연산 증폭기에 의하면, 쌍을 이루는 입력 트랜지스터들 사이의 미스 매칭으로 인하여 발생되는 전류 오프셋이 보상되어, 전체적인 동작 특성이 향상된다.As a result, according to the differential operational amplifier of the present invention, the current offset due to the mismatching between the paired input transistors is compensated, thereby improving the overall operating characteristic.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims.

예를 들면, 본 명세서에서는, 상기 제1 파워 전원은 전원 전압(VDD)이며, 상기 제2 파워 전원은 접지 전압(VSS)이며, 상기 제1 도전형은 'P형'이며, 상기 제2 도전형은 'N형'인 실시예가 도시되고 기술되었다.For example, in the present specification, the first power source is a power source voltage (VDD), the second power source is a ground voltage (VSS), the first conductivity type is a P type, An embodiment wherein the type is " N-type " is shown and described.

그러나, 본 발명의 기술적 사상은 상기 제1 파워 전원은 접지 전압(VSS)이며, 상기 제2 파워 전원은 전원 전압(VDD)이며, 상기 제1 도전형은 'N형'이며, 상기 제2 도전형은 'P형'인 경우에도 구현될 수 있음은 당업자에게는 자명하다. 그리고 이러한 실시예는 당업자라면 도 2의 실시예를 참조하여 용이하게 구현될 수 있으며, 그에 대한 작용 효과도 당업자에게는 자명하다. However, the technical idea of the present invention is that the first power source is a ground voltage (VSS), the second power source is a power source voltage (VDD), the first conductivity type is 'N type' It will be apparent to those skilled in the art that the type can also be implemented in the case of " P type ". Those skilled in the art can easily implement this embodiment with reference to the embodiment of FIG. 2, and the operation and effect thereof will be apparent to those skilled in the art.

따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

Claims (6)

대칭적인 파형을 형성하는 비반전 입력 신호 및 반전 입력 신호의 전압차에 따른 전압 레벨을 가지는 출력 신호를 발생하는 차동형 연산 증폭기에 있어서,
상기 출력 신호를 제공하며, 로드단 및 소스단에 전류 패스가 형성되는 출력단;
반전 로드단 및 반전 소스단에 전류 패스가 형성되는 반전 출력단;
제1 도전형의 제1 및 제2 로드 트랜지스터를 포함하는 제1 전류 로드부로서, 상기 제1 로드 트랜지스터는 제1 파워 전원과 상기 로드단 사이에 형성되며, 상기 제2 로드 트랜지스터는 상기 제1 파워 전원과 상기 반전 로드단 사이에 형성되는 상기 제1 전류 로드부;
상기 제1 도전형에 대하여 반대의 극성인 제2 도전형의 제1 및 제2 소스 트랜지스터를 포함하는 제1 전류 소스부로서, 상기 제1 소스 트랜지스터는 제2 파워 전원과 상기 소스단 사이에 형성되며, 상기 제2 소스 트랜지스터는 상기 제2 파워 전원과 상기 반전 소스단 사이에 형성되는 상기 제1 전류 소스부;
상기 제2 도전형의 제1 및 제2 입력 트랜지스터를 포함하는 입력 수신부로서, 상기 제1 입력 트랜지스터는 상기 로드단과 상기 제2 파워 전원 사이에 형성되어 상기 반전 입력 신호에 게이팅되며, 상기 제2 입력 트랜지스터는 상기 반전 로드단과 상기 제2 파워 전원 사이에 형성되어 상기 비반전 입력 신호에 게이팅되는 상기 입력 수신부; 및
제1 오프셋 캐패시터 및 제2 오프셋 캐패시터를 포함하는 오프셋 보상부로서, 상기 제1 오프셋 캐패시터는 축전되는 전하량에 따라 상기 제1 소스 트랜지스터에 흐르는 전류량을 제어하며, 상기 제2 오프셋 캐패시터는 축전되는 전하량에 따라 상기 제2 소스 트랜지스터에 흐르는 전류량을 제어하는 상기 오프셋 보상부를 구비하며,
상기 제1 오프셋 캐패시터 및 상기 제2 오프셋 캐패시터에 축전되는 전하량의 차이는
오프셋 샘플링 동작에서 상기 반전 입력 신호 및 상기 비반전 입력 신호가 동일한 전압 레벨일 때, 상기 제1 입력 트랜지스터와 상기 제2 입력 트랜지스터에 흐르는 전류의 차이에 상응하며,
상기 차동형 연산 증폭기는
상기 제1 도전형의 제3 및 제4 로드 트랜지스터를 포함하는 제2 전류 로드부로서, 상기 제3 로드 트랜지스터는 상기 로드단과 상기 출력단 사이에 형성되며, 상기 제4 로드 트랜지스터는 상기 반전 로드단과 상기 반전 출력단 사이에 형성되는 상기 제2 전류 로드부; 및
상기 제2 도전형의 제3 및 제4 소스 트랜지스터와 제1 소스 스위치 및 제2 소스 스위치를 포함하는 제2 전류 소스부로서, 상기 제3 소스 트랜지스터는 상기 소스단과 상기 출력단 사이에 형성되며, 상기 제4 소스 트랜지스터는 상기 반전 소스단과 상기 반전 출력단 사이에 형성되며, 상기 제1 소스 스위치는 상기 소스단과 상기 출력단 사이에 상기 제3 소스 트랜지스터와 병렬로 형성되고, 상기 오프셋 샘플링 동작에서 상기 소스단과 상기 출력단을 전기적으로 연결하도록 구동되며, 상기 제2 소스 스위치는 상기 반전 소스단과 상기 반전 출력단 사이에 상기 제4 소스 트랜지스터와 병렬로 형성되고, 상기 오프셋 샘플링 동작에서 상기 반전 소스단과 상기 반전 출력단을 전기적으로 연결하도록 구동되는 상기 제2 전류 소스부를 더 구비하는 것을 특징으로 하는 차동형 연산 증폭기.
A differential operational amplifier for generating an output signal having a voltage level according to a voltage difference between a non-inverting input signal forming a symmetric waveform and an inverting input signal,
An output terminal providing the output signal and having a current path formed at a load end and a source end;
An inverting output terminal in which a current path is formed at the inverting rod end and the inverting source end;
A first current load section comprising first and second load transistors of a first conductivity type, wherein the first load transistor is formed between a first power supply and a load end, The first current load part formed between the power source and the inverting rod end;
A first current source portion comprising first and second source transistors of a second conductivity type opposite in polarity to the first conductivity type, the first source transistor being formed between the second power source and the source terminal The second source transistor being formed between the second power supply and the inverting source terminal;
An input receiving portion including first and second input transistors of the second conductivity type, wherein the first input transistor is formed between the load end and the second power supply and is gated to the inverting input signal, A transistor formed between the inverting load stage and the second power supply and gated to the non-inverting input signal; And
An offset compensator including a first offset capacitor and a second offset capacitor, wherein the first offset capacitor controls an amount of current flowing to the first source transistor in accordance with an amount of charge stored, and the second offset capacitor And the offset compensation unit for controlling the amount of current flowing in the second source transistor,
The difference in the amount of charge stored in the first offset capacitor and the second offset capacitor is
In the offset sampling operation, corresponds to a difference between the currents flowing through the first input transistor and the second input transistor when the inverting input signal and the non-inverting input signal are at the same voltage level,
The differential operational amplifier
A third load transistor including a third and a fourth load transistor of the first conductivity type, the third load transistor being formed between the load end and the output end, The second current load part formed between the inverted output terminals; And
A second current source portion including third and fourth source transistors of the second conductivity type and a first source switch and a second source switch, the third source transistor being formed between the source end and the output end, A fourth source transistor is formed between the inverting source terminal and the inverting output terminal, the first source switch being formed in parallel with the third source transistor between the source terminal and the output terminal, and in the offset sampling operation, Wherein the second source switch is formed in parallel with the fourth source transistor between the inverting source terminal and the inverting output terminal and is electrically connected to the inverting source terminal and the inverting output terminal in the offset sampling operation, And the second current source part being driven to be connected Differential operational amplifier.
제1항에 있어서, 상기 오프셋 보상부는
제1 오프셋 트랜지스터, 제1 오프셋 스위치 및 상기 제1 오프셋 캐패시터를 포함하는 제1 오프셋 제거 수단으로서, 상기 제1 오프셋 트랜지스터는 상기 제2 파워 전원과 상기 소스단 사이에 상기 제1 소스 트랜지스터와 병렬로 형성되어 예비단에 의하여 게이팅되며, 상기 제1 오프셋 스위치는 상기 오프셋 샘플링 동작에서 상기 소스단과 상기 예비단을 전기적으로 연결하며, 상기 제1 오프셋 캐패시터는 상기 제2 파워 전원과 상기 예비단 사이에 형성되는 상기 제1 오프셋 제거 수단; 및
제2 오프셋 트랜지스터, 제2 오프셋 스위치 및 상기 제2 오프셋 캐패시터를 포함하는 제2 오프셋 제거 수단으로서, 상기 제2 오프셋 트랜지스터는 상기 제2 파워 전원과 상기 반전 소스단 사이에 상기 제2 소스 트랜지스터와 병렬로 형성되어 반전 예비단에 의하여 게이팅되며, 상기 제2 오프셋 스위치는 상기 오프셋 샘플링 동작에서 상기 반전 소스단과 상기 반전 예비단을 전기적으로 연결하며, 상기 제2 오프셋 캐패시터는 상기 제2 파워 전원과 상기 반전 예비단 사이에 형성되는 상기 제2 오프셋 제거 수단을 구비하는 것을 특징으로 하는 차동형 연산 증폭기.
The apparatus of claim 1, wherein the offset compensator comprises:
A first offset canceling means including a first offset transistor, a first offset switch and the first offset capacitor, the first offset transistor having a first offset transistor connected in parallel with the first source transistor between the second power supply and the source terminal, And wherein the first offset switch electrically couples the source stage and the preliminary stage in the offset sampling operation and the first offset capacitor is formed between the second power supply and the preliminary stage The first offset canceling means; And
A second offset transistor including a second offset transistor, a second offset switch, and a second offset capacitor, wherein the second offset transistor is connected between the second power supply and the inverting source terminal in parallel with the second source transistor, And the second offset switch electrically couples the inverting source stage and the inverting preliminary stage in the offset sampling operation and the second offset capacitor is coupled to the second power supply and the inverting precharge stage, And the second offset removing means formed between the preliminary stages.
삭제delete 삭제delete 제1 항 내지 제2 항 중의 어느 하나의 항에 있어서,
상기 제1 파워 전원은 전원 전압이며,
상기 제2 파워 전원은 접지 전압이며,
상기 제1 도전형은 P형이며,
상기 제2 도전형은 N형인 것을 특징으로 하는 차동형 연산 증폭기.
The method according to any one of claims 1 to 2,
Wherein the first power source is a power source voltage,
Wherein the second power supply is a ground voltage,
The first conductivity type is P type,
And the second conductivity type is N-type.
제1 항 내지 제2 항 중의 어느 하나의 항에 있어서,
상기 제1 파워 전원은 접지 전압이며,
상기 제2 파워 전원은 전원 전압이며,
상기 제1 도전형은 N형이며,
상기 제2 도전형은 P형인 것을 특징으로 하는 차동형 연산 증폭기.

The method according to any one of claims 1 to 2,
Wherein the first power supply is a ground voltage,
Wherein the second power supply is a power supply voltage,
The first conductivity type is N-type,
And the second conductivity type is P type.

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10825488B1 (en) 2019-05-14 2020-11-03 SK Hynix Inc. Data sensing circuit of semiconductor apparatus
WO2021194773A1 (en) * 2020-03-27 2021-09-30 Synaptics Incorporated Operational amplifier, integrated circuit, and method for operating the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090108929A1 (en) * 2007-10-30 2009-04-30 Micron Technology, Inc. Apparatuses and methods for providing offset compensation for operational amplifier

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090108929A1 (en) * 2007-10-30 2009-04-30 Micron Technology, Inc. Apparatuses and methods for providing offset compensation for operational amplifier

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
M. H. Maghami 외, "Analysis and design of a high-compliance ultra-high output resistance current mirror ... ," International journal of circuit theory and applications, vol. 43, pp. 1935-1952, 2014. 12*

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10825488B1 (en) 2019-05-14 2020-11-03 SK Hynix Inc. Data sensing circuit of semiconductor apparatus
WO2021194773A1 (en) * 2020-03-27 2021-09-30 Synaptics Incorporated Operational amplifier, integrated circuit, and method for operating the same
US11353909B2 (en) 2020-03-27 2022-06-07 Synaptics Incorporated Operational amplifier, integrated circuit, and method for operating the same

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