KR101837898B1 - Circuit self test apparatus for performing self test in parallel and operating method thereof - Google Patents

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강성호
임현찬
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연세대학교 산학협력단
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Abstract

The present invention relates to a circuit self-testing device for efficiently executing a parallel test and an operating method thereof. According to an embodiment of the present invention, the circuit self-testing device includes: a buffer which receives and stores seeds from automatic test equipment (ATE) in a first stage; and a linear feedback shift register which generates a random test pattern and transmits the random test pattern to a scan chain in the first stage. The buffer transmits the stored seeds to the linear feedback shift register in a second stage. The linear feedback shift register generates a deterministic test pattern corresponding to the length of the scan chain by using the received seeds and transmits the deterministic test pattern to the scan chain in the second stage.

Description

병렬 테스트를 수행하는 회로 자체 테스트 장치 및 그 동작 방법{CIRCUIT SELF TEST APPARATUS FOR PERFORMING SELF TEST IN PARALLEL AND OPERATING METHOD THEREOF}TECHNICAL FIELD [0001] The present invention relates to a circuit self-test apparatus and a method for operating the same,

본 발명은 회로에 대하여 병렬 테스트를 효율적으로 수행하기 위한 기술적 사상에 관한 것으로, 구체적으로, 회로에 대하여 적은 핀으로 적절한 테스트 커버리지를 만족시키며 테스트를 수행함으로써 멀티 사이트 테스트의 효율성을 증가시키는 회로 자체 테스트 장치 및 그 동작 방법에 관한 것이다.The present invention relates to a technical idea for efficiently performing a parallel test on a circuit, and more particularly, to a circuit self test which increases the efficiency of a multi-site test by satisfying appropriate test coverage with a small pin for the circuit, And a method of operating the same.

기술의 발전으로 회로의 집적도 및 복잡도가 지속적으로 증가하게 되고, 이에 비례하여 회로 테스트의 복잡도가 증가하고 있다.As the technology advances, the degree of integration and complexity of the circuit continues to increase, and the complexity of the circuit test increases accordingly.

이에 대한 해결책으로 스캔 테스트 기법이 널리 사용되고 있다. 다만, 스캔 테스트 기법은 회로가 커질수록 이를 테스트하기 위해 더 많은 스캔 셀이 요구되고 이에 따라 테스트 데이터의 양이 급격히 증가하고 있다.Scan test techniques are widely used as a solution to this problem. However, as the scan test technique becomes larger, more scan cells are required to test it, and accordingly, the amount of test data is rapidly increasing.

테스트 데이터의 양의 증가는 테스트 시간과 테스트 비용의 증가 문제로 이어질 수 있다.An increase in the amount of test data can lead to problems of increased test time and test cost.

이에 대한 대안으로서 스캔 압축(scan compression) 기법과 BIST(build in self test) 기법이 소개되었다.As an alternative, scan compression and build in self test (BIST) techniques have been introduced.

스캔 압축 기법은 특정 알고리즘을 이용해 테스트 데이터를 압축하여 회로에 인가하고, 압축된 데이터를 원래의 테스트 데이터로 복구하기 위한 디컴프레셔(decompressor)를 추가적으로 설계하여 스캔 체인에 테스트 패턴을 인가한다.The scan compression technique applies a test pattern to a scan chain by additionally designing a decompressor for compressing test data using a specific algorithm and applying it to the circuit, and for restoring the compressed data to the original test data.

스캔 압축 기법은 결정론적(deterministic) 패턴을 인가하므로, 높은 오류 검출률(fault coverage)을 보장하나, 테스트 장비에 대한 의존도가 높다.Since the scan compression technique applies a deterministic pattern, it ensures high fault coverage but is highly dependent on the test equipment.

한편, BIST 기법은 회로 내부에 스스로 테스트 패턴을 생성할 수 있는 구조를 설계하여 테스트를 진행하는 방식으로서 회로의 빠른 클록(clock) 스피드로 테스트를 할 수 있고 테스트 장비에 대한 의존도가 낮지만, 오류를 검출하기 어려워 오률 검출률이 낮고, 패턴 생성기로 인해 많은 하드웨어 과부하가 발생하는 문제점을 포함한다.On the other hand, the BIST method is a method of designing a structure capable of generating a test pattern by itself in a circuit, and can be tested at a high clock speed of a circuit and is not relied on a test device. However, The detection rate is low and the pattern generator causes a lot of hardware overload.

이에 따라 스캔 압축 기법과 BIST 기법의 장점을 적절하게 융합하여 테스트 장비에 크게 의지하지 않고 테스트 데이터의 양과 테스트 시간을 감소시킬 수 있는 기술이 요구된다.Accordingly, there is a need for a technology capable of reducing the amount of test data and the test time without appropriately relying on the test equipment by appropriately combining the merits of the scan compression technique and the BIST technique.

한국공개특허 제10-2013-0132047호, "반도체 장치"Korean Patent Publication No. 10-2013-0132047, "Semiconductor Device" 한국공개특허 제10-2013-0114317호, "분할 어드레싱 방식 자기 랜덤 액세스 메모리 장치"Korean Patent Publication No. 10-2013-0114317, "Partial addressing type magnetic random access memory device" 한국공개특허 제10-2009-0093306호, "반도체 메모리 장치"Korean Patent Publication No. 10-2009-0093306, "Semiconductor Memory Device"

On The Computation of LFSR Characteristic Porolynomials for Built-in Deterministic Test Pattern Generation / O. Acevedo; D. Kagaris / TC, Feb. 2016, pp. 664-669On The Computation of LFSR Characteristic Porolynomials for Built-in Test Pattern Generation / O. Acevedo; D. Kagaris / TC, Feb. 2016, pp. 664-669

본 발명은 병렬 테스트를 효율적으로 수행하는 회로 자체 테스트 장치 및 그 동작 방법을 제공하고자 한다.SUMMARY OF THE INVENTION The present invention is directed to a circuit self-test apparatus and method for efficiently performing a parallel test.

본 발명은 제1 스테이지에서 랜덤 테스트 패턴을 생성하여 랜덤 테스트를 수행하고, 제2 스테이지에서 시드를 이용하여 결정형 테스트 패턴을 생성하여 결정형 테스트를 수행하는 회로 자체 테스트 장치 및 그 동작 방법을 제공하고자 한다.The present invention provides a circuit self test apparatus and a method of operating the circuit self test apparatus for performing a random test by generating a random test pattern in a first stage and generating a crystalline test pattern by using a seed in a second stage .

본 발명은 결정형 테스트 패턴에 기반하여 선형 피드백 시프트 레지스터에 대한 특징 다항식(characteristic polynomial)을 계산하여 시드(seed)를 생성하고, 주기적으로 시드를 삽입하여 결정형 테스트를 진행하며, 시드가 삽입되는 동안 랜덤 테스트를 병행하는 회로 자체 테스트 장치 및 그 동작 방법을 제공하고자 한다.The present invention is characterized in that a characteristic polynomial for a linear feedback shift register is calculated based on a crystal type test pattern to generate a seed, periodically a seed is inserted to perform a crystal type test, And to provide a circuit self-test apparatus and a method of operating the same.

본 발명은 적어도 하나 이상의 스캔 체인의 테스트 데이터를 기반하여 테스트 데이터를 생성하는 선형 피드백 시프트 레지스터를 포함하는 회로 자체 테스트 장치 및 그 동작 방법을 제공하고자 한다.SUMMARY OF THE INVENTION The present invention is directed to a circuit self-test apparatus and a method of operating the same, which includes a linear feedback shift register that generates test data based on test data of at least one scan chain.

본 발명은 결정형 테스트와 랜덤 테스트를 교차적으로 진행하여 불필요한(redundant) 테스트 패턴의 생성을 억제하고, 적은 핀을 통하여 시드를 삽입함으로써 빠르게 테스트 커버리지를 만족시키는 테스트 장치 및 그 동작 방법을 제공하고자 한다.The present invention is to provide a test apparatus and a method of operating the test apparatus which can rapidly test a test by inserting a seed through a small pin by suppressing the generation of a redundant test pattern by crossing a crystal test and a random test .

본 발명은 적은 핀을 가지는 테스트 구조에 기초하여 멀티-사이트 테스트를 진행함으로써 테스트 시간을 감소시키는 회로 자체 테스트 장치 및 그 동작 방법을 제공하고자 한다.The present invention seeks to provide a circuit self-test apparatus and a method of operating the circuit self-test apparatus that reduces the test time by conducting a multi-site test based on a test structure having a small pin.

본 발명의 일실시예에 따르면 회로 자체 테스트 장치는 제1 스테이지(stage)에서, 자동 검사 장비(automatic test equipment, ATE)로부터 시드(seed)를 수신하여 저장하는 버퍼, 및 상기 제1 스테이지(stage)에서, 랜덤 테스트 패턴을 생성하여 스캔 체인에 전달하는 선형 피드백 시프트 레지스터를 포함하고, 상기 버퍼는, 제2 스테이지(stage)에서, 상기 저장된 시드(seed)를 상기 선형 피드백 시프트 레지스터에 전달하며, 상기 선형 피드백 시프트 레지스터는 상기 제2 스테이지(stage)에서, 상기 전달된 시드(seed)를 이용하여 상기 스캔 체인의 길이에 상응하는 결정형(deterministic) 테스트 패턴을 생성하여 상기 스캔 체인에 전달할 수 있다. According to an embodiment of the present invention, a circuit self-test apparatus comprises a buffer, which receives and stores a seed from an automatic test equipment (ATE) in a first stage, ), Comprising: a linear feedback shift register for generating a random test pattern and transferring it to a scan chain, said buffer transferring said stored seed to said linear feedback shift register in a second stage, In the second stage, the linear feedback shift register may generate a deterministic test pattern corresponding to the length of the scan chain using the transmitted seed, and may transmit the deterministic test pattern to the scan chain.

본 발명의 일실시예에 따르면 회로 자체 테스트 장치는 상기 제1 스테이지(stage)와 상기 제2 스테이지(stage) 간의 실행 비율, 회로의 클록(clock) 주기, 상기 자동 검사 장비(automatic test equipment, ATE)의 클록 주기, 상기 스캔 체인의 길이 중 적어도 하나 이상에 기초하여 결정된 스테이지 선택 신호를 수신하여 상기 제1 스테이지(stage) 및 상기 제2 스테이지(stage) 중 어느 하나를 선택하는 스테이지 선택부를 더 포함할 수 있다.According to an embodiment of the present invention, the circuit self-test apparatus may be configured to determine an execution ratio between the first stage and the second stage, a clock cycle of the circuit, an automatic test equipment (ATE And a stage selection section for selecting either the first stage or the second stage by receiving a stage selection signal determined based on at least one of a clock cycle of the scan chain and a length of the scan chain can do.

본 발명의 일실시예에 따르면 회로 자체 테스트 장치는 상기 자동 검사 장비(automatic test equipment, ATE)로부터 하이 신호 및 로우 신호 중 어느 하나로서 상기 스테이지 선택 신호를 수신하고, 상기 하이 신호를 수신할 경우, 상기 제1 스테이지(stage)를 선택하고, 상기 로우 신호를 수신할 경우, 상기 제2 스테이지(stage)를 선택할 수 있다.According to an embodiment of the present invention, the circuit self-test apparatus receives the stage selection signal as either a high signal or a low signal from the automatic test equipment (ATE), and when receiving the high signal, The first stage may be selected and the second stage may be selected when receiving the row signal.

본 발명의 일실시예에 따르면 회로 자체 테스트 장치는 상기 제1 스테이지(stage)에서 상기 랜덤 테스트 패턴에 기초하여 회로에 대한 테스트를 수행하고, 상기 제2 스테이지(stage)에서 상기 결정형(deterministic) 테스트 패턴에 기초하여 상기 회로에 대한 테스트를 수행하는 상기 스캔 체인을 더 포함할 수 있다.According to an embodiment of the present invention, a circuit self-test apparatus performs a test on a circuit on the basis of the random test pattern in the first stage, and the deterministic test And the scan chain performing a test on the circuit based on the pattern.

본 발명의 일실시예에 따르면 회로 자체 테스트 장치는 적어도 하나 이상의 스캔 체인에 대하여 생성된 적어도 하나 이상의 테스트 패턴과 상기 선형 피드백 시프트 레지스터의 길이 간의 조합에 기초하여 가공된 상기 시드(seed)를 수신하여 저장할 수 있다.According to an embodiment of the present invention, the circuit self test apparatus receives the processed seed based on a combination of at least one test pattern generated for at least one scan chain and the length of the linear feedback shift register Can be stored.

본 발명의 일실시예에 따르면 선형 피드백 시프트 레지스터는 상기 제1 스테이지(stage)에서 상기 제2 스테이지(stage)로 전환될 경우, 상기 버퍼로부터 상기 시드(seed)를 전달 받기 이전에 초기화될 수 있다.According to an embodiment of the present invention, when switching from the first stage to the second stage, the linear feedback shift register may be initialized before receiving the seed from the buffer .

본 발명의 일실시예에 따르면 선형 피드백 시프트 레지스터는 상기 스캔 체인의 앞 단에 위치하고, 상기 버퍼와 동일한 수로서 포함될 수 있다.According to an embodiment of the present invention, the linear feedback shift register is located at the front end of the scan chain and may be included in the same number as the buffer.

본 발명의 일실시예에 따르면 회로 자체 테스트 장치는 상기 제1 스테이지를 통한 테스트의 폴트 커버리지와 상기 제2 스테이지를 통한 테스트의 폴트 커버리지에 대한 값과 기준 값을 비교하는 프로세서(processor)를 더 포함할 수 있다.According to an embodiment of the present invention, the circuit self-test apparatus further includes a processor for comparing the fault coverage of the test through the first stage with the reference value for the fault coverage of the test through the second stage can do.

본 발명의 일실시예에 따르면 회로 자체 테스트 장치는 상기 제1 스테이지를 통한 테스트의 폴트 커버리지와 상기 제2 스테이지를 통한 테스트의 폴트 커버리지에 대한 값이 상기 기준 값보다 낮을 경우, 제3 스테이지(stage)에서 상기 자동 검사 장비(automatic test equipment, ATE)로부터 상기 시드(seed)를 수신하는 상기 스캔 체인을 더 포함할 수 있다.According to an embodiment of the present invention, when the value of the fault coverage of the test through the first stage and the fault coverage of the test through the second stage is lower than the reference value, the circuit self- The scan chain receiving the seed from the automatic test equipment (ATE).

본 발명의 일실시예에 따르면 자동 검사 장비는 회로 자체 테스트 장치로 시드(seed)를 전달하는 시드 전달부, 및 회로 자체 테스트 장치로 스테이지 선택 신호를 전달하는 스테이지 선택 신호 전달부를 포함하고, 상기 회로 자체 테스트 장치는 제1 스테이지(stage)에서, 상기 시드(seed)를 수신하여 저장하고, 제2 스테이지(stage)에서, 상기 저장된 시드(seed)를 선형 피드백 시프트 레지스터에 전달하는 버퍼, 및 상기 제1 스테이지(stage)에서, 랜덤 테스트 패턴을 생성하여 스캔 체인에 전달하고, 상기 제2 스테이지(stage)에서, 상기 전달된 시드(seed)를 이용하여 상기 스캔 체인의 길이에 상응하는 결정형(deterministic) 테스트 패턴을 생성하여 상기 스캔 체인에 전달하는 선형 피드백 시프트 레지스터를 포함할 수 있다.According to an embodiment of the present invention, the automatic test equipment includes a seed transfer part for transferring a seed to a circuit self test device, and a stage selection signal transfer part for transferring a stage selection signal to a circuit self test device, The self-test apparatus includes a buffer for receiving and storing the seed in a first stage and delivering the stored seed to a linear feedback shift register in a second stage, The method includes generating a random test pattern at one stage and transferring the random test pattern to a scan chain and using a transferred seed at a second stage to perform a deterministic process corresponding to the length of the scan chain, And a linear feedback shift register for generating and transmitting a test pattern to the scan chain.

본 발명의 일실시예에 따르면 회로 자체 테스트 방법은 버퍼가, 제1 스테이지(stage)에서, 자동 검사 장비(automatic test equipment, ATE)로부터 시드(seed)를 수신하여 저장하는 단계, 선형 피드백 시프트 레지스터가, 상기 제1 스테이지(stage)에서, 랜덤 테스트 패턴을 생성하여 스캔 체인에 전달하는 단계, 상기 버퍼가, 제2 스테이지(stage)에서, 상기 저장된 시드(seed)를 상기 선형 피드백 시프트 레지스터에 전달하는 단계, 및 상기 선형 피드백 시프트 레지스터가, 상기 제2 스테이지(stage)에서, 상기 전달된 시드(seed)를 이용하여 상기 스캔 체인의 길이에 상응하는 결정형(deterministic) 테스트 패턴을 생성하여 상기 스캔 체인에 전달하는 단계를 포함할 수 있다.According to one embodiment of the present invention, a circuit self-test method includes a buffer receiving and storing a seed from an automatic test equipment (ATE) at a first stage, Generating a random test pattern at the first stage and transferring the random test pattern to a scan chain, the buffer transferring the stored seed to the linear feedback shift register at a second stage, And in the second stage the linear feedback shift register generates a deterministic test pattern corresponding to the length of the scan chain using the transmitted seed to generate a scan chain, As shown in FIG.

본 발명의 일실시예에 따르면 회로 자체 테스트 방법은 스테이지 선택부가, 상기 제1 스테이지(stage)와 상기 제2 스테이지(stage) 간의 실행 비율, 회로의 클록(clock) 주기, 상기 자동 검사 장비(automatic test equipment, ATE)의 클록 주기, 상기 스캔 체인의 길이 중 적어도 하나 이상에 기초하여 결정된 스테이지 선택 신호를 수신하여 상기 제1 스테이지(stage) 및 상기 제2 스테이지(stage) 중 어느 하나를 선택하는 단계를 더 포함할 수 있다.According to an embodiment of the present invention, a circuit self-test method includes a stage selection unit, an execution ratio between the first stage and the second stage, a clock cycle of the circuit, selecting one of the first stage and the second stage by receiving a stage selection signal determined based on at least one of a clock period of the test equipment (ATE), a length of the scan chain, As shown in FIG.

본 발명의 일실시예에 따르면 회로 자체 테스트 방법은 상기 스캔 체인이, 상기 제1 스테이지(stage)에서 상기 랜덤 테스트 패턴에 기초하여 회로에 대한 테스트를 수행하는 단계; 및 상기 스캔 체인이, 상기 제2 스테이지(stage)에서 상기 결정형(deterministic) 테스트 패턴에 기초하여 상기 회로에 대한 테스트를 수행하는 단계를 더 포함할 수 있다.According to an embodiment of the present invention, a circuit self-test method includes: the scan chain performing a test on a circuit based on the random test pattern in the first stage; And the scan chain performing a test on the circuit based on the deterministic test pattern in the second stage.

본 발명의 일실시예에 따르면 회로 자체 테스트 방법은 상기 버퍼가, 적어도 하나 이상의 스캔 체인에 대하여 생성된 적어도 하나 이상의 테스트 패턴과 상기 선형 피드백 시프트 레지스터의 길이 간의 조합에 기초하여 가공된 상기 시드(seed)를 수신하여 저장하는 단계를 포함할 수 있다.According to an embodiment of the present invention, a circuit self-test method may be further characterized in that the buffer comprises a plurality of scan chains, each of the plurality of scan chains including at least one test pattern generated based on a combination of at least one test pattern generated for at least one scan chain and a length of the linear feedback shift register, And receiving and storing the received data.

본 발명의 일실시예에 따르면 회로 자체 테스트 장치는 스캔 체인의 테스트 데이터에 기반하는 시드를 이용하여 테스트 데이터 및 랜덤 테스트 데이터를 생성할 수 있는 선형 피드백 시프트 레지스터를 이용하여 결정형 테스트 패턴 및 랜덤 테스트 패턴을 일정 주기에 기초하여 교차적으로 제공함으로써, 전체적으로 테스트 데이터의 양을 감소시키고, 적절한 폴트 커버리지(fault coverage)를 충족할 수 있다.According to an embodiment of the present invention, a circuit self-test apparatus uses a linear feedback shift register capable of generating test data and random test data using a seed based on test data of a scan chain, May be provided alternately based on a predetermined period, thereby reducing the amount of test data as a whole and satisfying appropriate fault coverage.

또한, 본 발명의 일실시예에 따르면 회로 자체 테스트 장치는 스캔 체인의 테스트 데이터에 기반하는 시드를 이용하여 테스트 데이터 및 랜덤 테스트 데이터를 생성할 수 있는 선형 피드백 시프트 레지스터를 이용하여 테스트 입출력에 이용되는 핀의 수를 감소시킬 수 있다.Also, according to one embodiment of the present invention, a circuit self-test apparatus is used for test input / output using a linear feedback shift register capable of generating test data and random test data using a seed based on test data of a scan chain The number of pins can be reduced.

또한, 본 발명의 일실시예에 따르면 회로 자체 테스트 장치는 결정형 테스트와 랜덤 테스트를 교차적으로 수행함으로써 적은 핀으로 시드를 삽입하여 스캔 셀 증가로 인한 테스트 시간 및 비용에 대한 증가를 억제할 수 있다.In addition, according to the embodiment of the present invention, the circuit self-test apparatus crosses a crystal type test and a random test, thereby inserting a seed with a small number of pins, thereby suppressing an increase in test time and cost due to an increase in scan cells .

또한, 본 발명의 일실시예에 따르면 회로 자체 테스트 장치는 결정형 테스트와 랜덤 테스트를 교차적으로 진행하여 불필요한(redundant) 테스트 패턴의 생성을 억제하고, 적은 핀을 통하여 시드를 삽입함으로써 빠르게 테스트 커버리지를 만족시킬 수 있다.In addition, according to an embodiment of the present invention, a circuit self-test apparatus may cross a crystal test and a random test to inhibit generation of a redundant test pattern, insert a seed through a small pin, Can satisfy.

또한, 본 발명의 일실시예에 따르면 회로 자체 테스트 장치는 짧은 길이의 선형 피드백 시프트 레지스터를 이용하여 적은 하드웨어 오버헤드(hardware overhead)로 구현될 수 있다.Also, according to one embodiment of the present invention, the circuit self-test apparatus can be implemented with a small hardware overhead using a short-length linear feedback shift register.

또한, 본 발명의 일실시예에 따르면 회로 자체 테스트 장치는 회로 내부를 변경하지 않고 기능적인 동작에 영향을 주는 요소를 추가하지 않음으로써 기존 디자인에 호환해서 이용될 수 있다.Also, according to one embodiment of the present invention, a circuit self-test apparatus can be used in compatibility with an existing design by not adding an element that affects a functional operation without changing the inside of a circuit.

도 1은 본 발명의 일실시예에 따른 회로 자체 테스트 장치의 블록도를 도시한다.
도 2는 본 발명의 일실시예에 따른 회로 자체 테스트 장치를 포함하는 회로 테스트 시스템의 블록도를 도시한다.
도 3은 본 발명의 일실시예에 따른 제1 스테이지에서의 테스트 동작과 관련된 블록도를 도시한다.
도 4는 본 발명의 일실시예에 따른 제2 스테이지에서의 테스트 동작과 관련된 블록도를 도시한다.
도 5는 본 발명의 일실시예에 따른 제3 스테이지에서의 테스트 동작과 관련된 블록도를 도시한다.
도 6은 본 발명의 일실시예에 따른 회로 자체 테스트 방법과 관련된 흐름도를 도시한다.
도 7은 본 발명의 일실시예에 따른 자동 검사 장치의 동작 방법과 관련된 흐름도를 도시한다.
도 8은 본 발명의 일실시예에 따른 병렬 테스트 환경에서 스테이지 변환에 따른 신호의 타이밍도를 도시한다.1 shows a block diagram of a circuit self-test apparatus according to an embodiment of the present invention.
2 shows a block diagram of a circuit test system including a circuit self test apparatus according to an embodiment of the present invention.
Figure 3 shows a block diagram associated with a test operation in a first stage in accordance with an embodiment of the present invention.
4 illustrates a block diagram associated with a test operation in a second stage in accordance with an embodiment of the present invention.
Figure 5 shows a block diagram associated with a test operation in a third stage in accordance with an embodiment of the present invention.
6 shows a flow diagram associated with a circuit self test method according to an embodiment of the present invention.
FIG. 7 shows a flowchart related to an operation method of an automatic inspection apparatus according to an embodiment of the present invention.
FIG. 8 shows a timing diagram of a signal according to stage conversion in a parallel test environment according to an embodiment of the present invention.

이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다.Hereinafter, various embodiments of the present document will be described with reference to the accompanying drawings.

실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.It is to be understood that the embodiments and terminologies used herein are not intended to limit the invention to the particular embodiments described, but to include various modifications, equivalents, and / or alternatives of the embodiments.

하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail.

그리고 후술되는 용어들은 다양한 실시 예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.The following terms are defined in consideration of functions in various embodiments and may vary depending on the intention of a user, an operator, or the like. Therefore, the definition should be based on the contents throughout this specification.

도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.In connection with the description of the drawings, like reference numerals may be used for similar components.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.The singular expressions may include plural expressions unless the context clearly dictates otherwise.

본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.In this document, the expressions "A or B" or "at least one of A and / or B" and the like may include all possible combinations of the items listed together.

"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.Expressions such as " first, "" second," " first, "or" second, " But is not limited to those components.

어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.When it is mentioned that some (e.g., first) component is "(functionally or communicatively) connected" or "connected" to another (second) component, May be connected directly to the component, or may be connected through another component (e.g., a third component).

본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.As used herein, the term "configured to" is intended to encompass all types of information, including, but not limited to, " , "" Made to "," can do ", or" designed to ".

어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.In some situations, the expression "a device configured to" may mean that the device can "do " with other devices or components.

예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.For example, a processor configured (or configured) to perform the phrases "A, B, and C" may be implemented by executing one or more software programs stored in a memory device or a dedicated processor (e.g., an embedded processor) , And a general purpose processor (e.g., a CPU or an application processor) capable of performing the corresponding operations.

또한, "또는" 이라는 용어는 배타적 논리합 "exclusive or" 이기보다는 포함적인 논리합 "inclusive or" 를 의미한다.Also, the term "or" means inclusive or inclusive rather than exclusive or.

즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, "x가 a 또는 b를 이용한다" 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.That is, unless expressly stated otherwise or clear from the context, the expression "x uses a or b" means any of the natural inclusive permutations.

도 1은 본 발명의 일실시예에 따른 회로 자체 테스트 장치의 블록도를 도시한다.1 shows a block diagram of a circuit self-test apparatus according to an embodiment of the present invention.

구체적으로, 도 1은 일실시예에 따른 회로 자체 테스트 장치의 구성 요소들을 예시한다.In particular, Figure 1 illustrates components of a circuit self-test apparatus according to one embodiment.

도 1을 참고하면, 회로 자체 테스트 장치(100)는 버퍼(110) 및 선형 피드백 시프트 레지스터(linear feedback shift register, LFSR)(120)를 포함한다.Referring to FIG. 1, the circuit self-test apparatus 100 includes a buffer 110 and a linear feedback shift register (LFSR) 120.

본 발명의 일실시예에 따른 버퍼(110)는 제1 스테이지(stage)에서 자동 검사 장비(automatic test equipment, ATE)로부터 시드(seed)를 수신하여 저장할 수 있다.The buffer 110 according to an exemplary embodiment of the present invention may receive and store a seed from an automatic test equipment (ATE) in a first stage.

또한, 버퍼(110)는 제1 버퍼(미도시), 제2 버퍼(미도시), 제3 버퍼(미도시) 등을 포함할 수 있다. 일례로, 제1 버퍼에 시드가 모두 저장된 경우, 다음 버퍼에 해당하는 제2 버퍼에 시드가 저장되며, 제2 버퍼에 시드가 모두 저장된 경우, 제3 버퍼에 시드가 저장될 수 있다. 상술한 설명에서는 버퍼(110)가 제1 버퍼 내지 제3 버퍼를 포함하는 것을 기재하였으나, 버퍼(110)는 제1 버퍼 내지 제3 버퍼에 한정되는 것이 아니라, N 버퍼까지 포함할 수 있다. 여기서, "N"은 "0" 이상의 정수일 수 있다.The buffer 110 may include a first buffer (not shown), a second buffer (not shown), a third buffer (not shown), and the like. For example, if all the seeds are stored in the first buffer, the seed is stored in the second buffer corresponding to the next buffer, and if the seeds are all stored in the second buffer, the seed may be stored in the third buffer. In the above description, it is described that the buffer 110 includes the first buffer to the third buffer. However, the buffer 110 is not limited to the first buffer to the third buffer but may include up to N buffers. Here, "N" may be an integer equal to or larger than "0 ".

또한, 버퍼(110)는 제2 스테이지에서 저장된 시드를 선형 피드백 시프트 레지스터(120)로 전달할 수 있다.The buffer 110 may also transfer the seed stored in the second stage to the linear feedback shift register 120.

또한, 버퍼(110)는 적어도 하나 이상의 스캔 체인에 대하여 생성된 적어도 하나 이상의 테스트 패턴과 선형 피드백 시프트 레지스터(120)의 길이 간의 조합에 기초하여 가공된 시드를 수신하여 저장할 수 있다.In addition, the buffer 110 may receive and store the processed seed based on a combination of at least one test pattern generated for at least one scan chain and the length of the linear feedback shift register 120.

일례로, 버퍼(110)는 스캔 체인에 해당하는 테스트 패턴들이 각 선형 피드백 시프트 레지스터의 길이에 기초하여 가공된 시드를 수신하여 저장할 수 있다. 즉, 버퍼(110)는 제1 스테이지에서 시드를 수신하여 저장하고, 제2 스테이지에서 시드를 선형 피드백 시프트 레지스터로 전달할 수 있다.In one example, the buffer 110 may receive and store seeds that have been processed based on the length of each linear feedback shift register. That is, the buffer 110 may receive and store the seed in the first stage and deliver the seed to the linear feedback shift register in the second stage.

본 발명의 일실시예에 따르면 제1 스테이지와 제2 스테이지에서 회로 자체 테스트 장치(100)의 동작이 구분되게 수행될 수 있다.According to one embodiment of the present invention, the operation of the circuit self-test apparatus 100 in the first stage and the second stage can be performed separately.

또한, 회로 자체 테스트 장치(100)는 제1 스테이지와 제2 스테이지 중 어느 하나를 선택하여 제1 스테이지에서의 동작 및 제2 스테이지에서의 동작 중 어느 하나를 수행할 수 있다.In addition, the circuit self-test apparatus 100 can select either the first stage or the second stage to perform either the operation in the first stage or the operation in the second stage.

본 발명의 일실시예에 따르면 선형 피드백 시프트 레지스터(120)는 제1 스테이지에서 랜덤 테스트 패턴을 생성하여 스캔 체인에 전달할 수 있다. 즉, 선형 피드백 시프트 레지스터는 버퍼(110)로부터 시드를 수신하지 않는 동안, 랜덤 테스트 패턴을 생성하여 스캔 체인으로 전달함으로써, 스캔 체인에서 랜덤 테스트 패턴을 이용한 테스트를 유도할 수 있다.According to an embodiment of the present invention, the linear feedback shift register 120 may generate a random test pattern in the first stage and transmit it to the scan chain. That is, while the linear feedback shift register does not receive a seed from the buffer 110, it can generate a random test pattern and pass it to the scan chain, thereby inducing a test using a random test pattern in the scan chain.

또한, 선형 피드백 시프트 레지스터(120)는 제2 스테이지에서, 시드를 이용하여 스캔 체인의 길이에 상응하는 결정형 테스트 패턴을 생성하여 스캔 체인에 전달할 수 있다. 즉, 선형 피드백 시프트 레지스터(120)는 시드를 이용하여 스캔 체인이 처리 가능한 테스트 데이터를 결정형 테스트 패턴으로서 생성하여 스캔 체인에 전달할 수 있다.In addition, the linear feedback shift register 120 may generate a crystalline test pattern corresponding to the length of the scan chain using a seed and transmit it to the scan chain in a second stage. That is, the linear feedback shift register 120 can generate the test data that can be processed by the scan chain using the seed as a deterministic test pattern and transmit the generated test data to the scan chain.

또한, 선형 피드백 시프트 레지스터(120)는 제1 스테이지에서 제2 스테이지로 전환될 경우, 버퍼로부터 시드를 전달 받기 이전에 초기화될 수 있다.In addition, the linear feedback shift register 120 may be initialized prior to receiving the seed from the buffer when transitioning from the first stage to the second stage.

일례로, 제1 스테이지에서 제2 스테이지로 전환될 경우, 버퍼(110)에 저장된 값이 "01"일 경우, 선형 피드백 시프트 레지스터(120)의 상태는 "10"로 초기화될 수 있다.For example, when switching from the first stage to the second stage, the state of the linear feedback shift register 120 may be initialized to "10 " if the value stored in the buffer 110 is" 01 ".

따라서, 스캔 체인은 선형 피드백 시프트 레지스터(120)로부터의 시프팅(shifting)이 완료된 후, 스캔 체인의 마지막 두 비트는 "10"으로 갖고, 나머지 비트들은 선형 피드백 시프트 레지스터(120)에 의하여 유도된 값을 포함할 수 있다.Thus, after the shifting of the scan chain from the linear feedback shift register 120 is completed, the last two bits of the scan chain are "10 ", and the remaining bits are shifted by the linear feedback shift register 120 Value. ≪ / RTI >

또한, 회로 자체 테스트 장치(100)는 스캔 체인의 앞 단에 위치하고, 버퍼와 동일한 수로서 선형 피드백 시프트 레지스터(120)를 포함할 수 있다.In addition, the circuit self test apparatus 100 may be located at the front end of the scan chain and may include a linear feedback shift register 120 as the same number as the buffer.

본 발명의 다른 실시예에 따르면 회로 자체 테스트 장치(100)는 스캔 체인(130)을 더 포함할 수 있다.According to another embodiment of the present invention, the circuit self test apparatus 100 may further include a scan chain 130.

스캔 체인(130)은 제1 스테이지에서 랜덤 테스트 패턴에 기초하여 회로에 대한 테스트를 수행하고, 제2 스테이지에서 결정형 테스트 패턴에 기초하여 회로에 대한 테스트를 수행한다.The scan chain 130 performs a test on the circuit based on the random test pattern in the first stage and a test on the circuit based on the crystalline test pattern in the second stage.

또한, 스캔 체인(130)은 일정한 주기에 기초하여 랜덤 테스트 패턴과 결정형 테스트 패턴을 교차적으로 이용하여 회로에 대한 테스트 데이터를 생성할 수 있다.In addition, the scan chain 130 may generate test data for the circuit using a random test pattern and a crystalline test pattern alternately based on a predetermined period.

또한, 스캔 체인(130)은 선형 피드백 시프트 레지스터(120)로부터 제1 스테이지에서 랜덤 테스트 패턴을 수신할 수 있고, 제2 스테이지에서 결정형 테스트 패턴을 수신할 수 있다.The scan chain 130 may also receive a random test pattern in the first stage from the linear feedback shift register 120 and receive the crystalline test pattern in the second stage.

또한, 스캔 체인(130)은 제1 스테이지에서 임의의 값으로 구성될 수 있고, 제2 스테이지에서 결정형 값으로 구성될 수 있다.In addition, the scan chain 130 may be configured with any value in the first stage and a crystalline value in the second stage.

도 2는 본 발명의 일실시예에 따른 회로 자체 테스트 장치를 포함하는 회로 테스트 시스템의 블록도를 도시한다.2 shows a block diagram of a circuit test system including a circuit self test apparatus according to an embodiment of the present invention.

구체적으로, 도 2는 본 발명의 일실시예에 따른 회로 자체 테스트 장치를 포함하는 회로 테스트 시스템의 구성 요소들을 예시한다.Specifically, FIG. 2 illustrates components of a circuit test system including a circuit self-test apparatus according to an embodiment of the present invention.

도 2를 참고하면, 회로 테스트 시스템은 회로 자체 테스트 장치(200) 및 자동 검사 장비(260)를 포함한다.Referring to FIG. 2, the circuit test system includes a circuit self test apparatus 200 and an automatic test apparatus 260.

본 발명의 일실시예에 따르면 회로 자체 테스트 장치(200)는 제1 선형 피드백 시프트 레지스터(210) 내지 제i 선형 피드백 시프트 레지스터(212), 제1 버퍼(220) 내지 제i 버퍼(222), 제1 스캔 체인(230) 내지 제i 스캔 체인(232), 스테이지 선택부(240), 클록 제어부(250)를 포함한다. 일례로 "i"는 "0" 이상의 임의의 정수를 포함할 수 있다. "i"번째 대상 이전의 대상은 "i-1"번째 대상으로 지칭될 수 있다. 이하, "i"에 대한 설명은 동일하게 적용될 수 있다.According to one embodiment of the present invention, the circuit self-test apparatus 200 includes a first linear feedback shift register 210 to an i-th linear feedback shift register 212, a first buffer 220 to an i-th buffer 222, A first scan chain 230 to an i < th > scan chain 232, a stage selector 240, and a clock controller 250. For example, "i" may include any integer greater than or equal to "0 ". the object before the "i" target can be referred to as the "i-1" Hereinafter, the description of "i"

본 발명의 일실시예에 따르면 회로 자체 테스트 장치(200)는 자동 검사 장비(260)로부터 자동 검사 장비 클록 신호(261), 시드(262) 및 스테이지 선택 신호(263)를 수신할 수 있다.The circuit self test apparatus 200 may receive the automatic test equipment clock signal 261, the seed 262 and the stage select signal 263 from the automatic test equipment 260. In this case,

즉, 자동 검사 장비(260)는 3개의 핀들을 통하여 자동 검사 장비 클록 신호(261), 시드(262) 및 스테이지 선택 신호(263)를 회로 자체 테스트 장치(200)에 제공할 수 있다.That is, the automatic test equipment 260 may provide the automatic test equipment clock signal 261, the seed 262 and the stage select signal 263 to the circuit self test apparatus 200 through the three pins.

회로 자체 테스트 장치(200)는 스테이지 선택부(240)를 포함할 수 있다.The circuit self test apparatus 200 may include a stage selection unit 240.

스테이지 선택부(240)는 제1 스테이지와 제2 스테이지 간의 실행 비율, 회로의 클록주기, 자동 검사 장비의 클록 주기, 스캔 체인의 길이 중 적어도 하나 이상에 기초하여 결정된 스테이지 선택 신호를 수신하여 제1 스테이지와 제2 스테이지 중 어느 하나를 선택할 수 있다.The stage selection unit 240 receives the stage selection signal determined based on at least one of the execution ratio between the first stage and the second stage, the clock period of the circuit, the clock period of the automatic inspection equipment, and the length of the scan chain, Either the stage or the second stage can be selected.

또한, 스테이지 선택부(240)는 자동 검사 장비(260)로부터 하이 신호 및 로우 신호 중 어느 하나로서 스테이지 선택 신호를 수신하고, 하이 신호를 수신할 경우, 제1 스테이지를 선택하고 로우 신호를 수신할 경우, 제2 스테이지를 선택할 수 있다.The stage selection unit 240 receives the stage selection signal as either the high signal or the low signal from the automatic test equipment 260 and selects the first stage and receives the low signal when receiving the high signal , The second stage can be selected.

또한, 스테이지 선택부(240)는 하기 수학식 1에 기초하여 시드의 삽입 주기와 관련된 제1 스테이지와 제2 스테이지의 변환 여부를 결정할 수 있다. 시드의 삽입 주기는 하기 수학식 1에 기초하여 결정될 수 있다.The stage selecting unit 240 may determine whether to convert the first stage and the second stage related to the insertion period of the seed based on Equation (1). The insertion period of the seed can be determined based on the following equation (1).

[수학식 1][Equation 1]

Figure 112017032392685-pat00001
Figure 112017032392685-pat00001

수학식 1에 따르면, P는 시드의 삽입 주기를 나타낼 수 있고, α는 제1 스테이지와 제2 스테이지의 비율을 나타낼 수 있으며, TCUT는 회로의 클록 주기를 나타낼 수 있고, TATE는 테스트 장비의 클록 주기를 나타낼 수 있으며, lenSCAN은 스캔 체인의 길이를 나타낼 수 있다.According to Equation 1, P may represent a periodic insertion of the seed, α may represent a ratio of the first stage and the second stage, T CUT may indicate a clock period of the circuit, T ATE testing equipment And the len SCAN can represent the length of the scan chain.

본 발명의 일실시예에 따르면 제1 선형 피드백 시프트 레지스터(210)는 제1 스테이지에서 랜덤 테스트 패턴을 생성하여 제1 스캔 체인(230)으로 전달하고, 제2 스테이지에서 제1 버퍼(220)로부터 시드를 수신하여 수신된 시드에 기초하여 결정형 데이터 패턴을 생성한 후, 생성된 결정형 데이터 패턴을 제1 스캔 체인(230)으로 제공할 수 있다.According to one embodiment of the present invention, the first linear feedback shift register 210 generates and transmits a random test pattern in the first stage to the first scan chain 230, and transfers the random test pattern from the first buffer 220 in the second stage And may generate a crystalline data pattern based on the received seed, and then provide the generated crystalline data pattern to the first scan chain 230.

본 발명의 일실시예에 따르면 제2 선형 피드백 시프트 레지스터(211) 및 제i 선형 피드백 시프트 레지스터(212) 각각은 제1 스테이지에서 랜덤 테스트 패턴을 생성하여 제2 스캔 체인(231) 및 제i 스캔 체인(232)에 각각 전달할 수 있다.According to an embodiment of the present invention, each of the second linear feedback shift register 211 and the i < th > linear feedback shift register 212 generates a random test pattern in the first stage to generate a second scan chain 231 and an i & Chain 232, respectively.

본 발명의 일실시예에 따르면 제1 버퍼(220)는 제1 스테이지에서 자동 검사 장비(260)로부터 시드를 수신하여 저장할 수 있다. 또한, 제1 버퍼(220)는 저장 용량이 충족될 경우, 시드를 제2 버퍼(221)로 전달하고, 제2 버퍼(221)는 시드를 저장할 수 있다. 또한, 제2 버퍼(221)는 저장 용량이 충족될 경우, 시드를 다음 버퍼에 해당하는 버퍼로 전달하고 해당 절차는 반복되어, 제i 버퍼(222)까지 시드가 전달 될 수 있다.According to one embodiment of the present invention, the first buffer 220 may receive and store a seed from the automatic test equipment 260 in a first stage. Also, when the storage capacity is satisfied, the first buffer 220 may transmit the seed to the second buffer 221, and the second buffer 221 may store the seed. When the storage capacity is satisfied, the second buffer 221 transfers the seed to the buffer corresponding to the next buffer, and the procedure is repeated, so that the seed can be transferred to the i-th buffer 222.

또한, 제1 버퍼(220) 내지 제i 버퍼(222) 각각은 제2 스테이지에서 시드를 제1 선형 피드백 시프트 레지스터(210) 내지 제i 선형 피드백 시프트 레지스터(212)로 전달할 수 있다.In addition, each of the first buffer 220 to the i-th buffer 222 may transfer the seed to the first linear feedback shift register 210 to the i-th linear feedback shift register 212 in the second stage.

본 발명의 다른 실시예에 따르면 자동 검사 장비(260)는 시드 전달부(미도시), 스테이지 선택 신호 전달부(미도시)를 포함할 수 있다.According to another embodiment of the present invention, the automatic test equipment 260 may include a seed transfer unit (not shown) and a stage selection signal transfer unit (not shown).

시드 전달부는 회로 자체 테스트 장치(200)로 시드를 전달할 수 있다.The seed transfer part can deliver the seed to the circuit self test device 200.

또한, 스테이지 선택 신호 전달부는 회로 자체 테스트 장치(200)로 스테이지 선택 신호를 전달할 수 있다.In addition, the stage selection signal transfer unit can transfer the stage selection signal to the circuit self test apparatus 200. [

도 3은 본 발명의 일실시예에 따른 제1 스테이지에서의 테스트 동작과 관련된 블록도를 도시한다.Figure 3 shows a block diagram associated with a test operation in a first stage in accordance with an embodiment of the present invention.

구체적으로, 도 3은 본 발명의 일실시예에 따른 회로 자체 테스트 장치가 제1 스테이지에서 시드를 전달하는 절차를 예시한다.Specifically, FIG. 3 illustrates a procedure in which a circuit self-test apparatus according to an embodiment of the present invention delivers a seed in a first stage.

도 3을 참고하면, 회로 자체 테스트 장치는 제1 버퍼(300), 제2 버퍼(301) 내지 제i 버퍼(302)를 포함하고, 제1 선형 피드백 시프트 레지스터(310), 제2 선형 피드백 시프트 레지스터(311) 내지 제i 선형 피드백 시프트 레지스터(312)를 포함하며, 제1 스캔 체인(320), 제2 스캔 체인(321) 내지 제i 스캔 체인(322)를 포함한다.3, the circuit self-test apparatus includes a first buffer 300, a second buffer 301 to an i-th buffer 302, and includes a first linear feedback shift register 310, a second linear feedback shift And includes a first scan chain 320 and a second scan chain 321 to an i th scan chain 322. The first scan chain 320 includes a register 311 to an i th linear feedback shift register 312.

본 발명의 일실시예에 따르면 회로 자체 테스트 장치는 제1 스테이지에서 제1 버퍼(300)을 통하여 시드를 수신하여 저장하고, 제1 버퍼(300)이 모두 저장된 후, 제2 버퍼(301)에 시드를 저장하는 동작을 수행한다. 또한, 회로 자체 테스트 장치는 제i 버퍼(302)에 시드를 모두 저장한 후, 해당 동작을 정지할 수 있다.According to an embodiment of the present invention, the circuit self-test apparatus receives and stores the seed through the first buffer 300 in the first stage, and stores the seed in the second buffer 301 after all the first buffer 300 is stored. And performs an operation of storing the seed. In addition, the circuit self test apparatus can store the seeds in the i < th > buffer 302 and stop the corresponding operations.

또한, 회로 자체 테스트 장치는 제1 스테이지에서 제1 버퍼(300)을 통하여 시드를 수신하는 동시에, 제1 선형 피드백 시프트 레지스터(310)에서 랜덤 테스트 패턴을 생성하여 제1 스캔 체인(320)로 전달할 수 있다.In addition, the circuit self test apparatus receives the seed through the first buffer 300 in the first stage, generates a random test pattern in the first linear feedback shift register 310, and transmits the random test pattern to the first scan chain 320 .

즉, 회로 자체 테스트 장치는 제1 스테이지에서 제1 버퍼(300), 제2 버퍼(301) 내지 제i 버퍼(302)에 시드를 저장하면서, 제1 선형 피드백 시프트 레지스터(310), 제2 선형 피드백 시프트 레지스터(311) 내지 제i 선형 피드백 시프트 레지스터(312) 각각에서 랜덤 테스트 패턴을 생성하여 제1 스캔 체인(320), 제2 스캔 체인(321) 내지 제i 스캔 체인(322)로 생성된 랜덤 테스트 패턴을 전달하여 랜덤 테스트 패턴에 기초하여 테스트를 수행할 수 있다.That is, the circuit self-test apparatus stores the seeds in the first buffer 300, the second buffer 301 to the i-th buffer 302 in the first stage, while the seeds are stored in the first linear feedback shift register 310, A random test pattern is generated in each of the feedback shift register 311 to the i-th linear feedback shift register 312 to generate a random test pattern in the first scan chain 320, the second scan chain 321, The test can be performed based on the random test pattern by transmitting the random test pattern.

도 4는 본 발명의 일실시예에 따른 제2 스테이지에서의 테스트 동작과 관련된 블록도를 도시한다.4 illustrates a block diagram associated with a test operation in a second stage in accordance with an embodiment of the present invention.

구체적으로, 도 4는 본 발명의 일실시예에 따른 회로 자체 테스트 장치가 제2 스테이지에서 버퍼로부터 공급되는 시드에 기초하여 생성된 결정형 테스트 패턴을 이용하여 회로에 대한 테스트를 수행하는 동작과 관련된 구성 요소들을 예시한다.Specifically, Figure 4 shows a circuit self-test apparatus according to an embodiment of the present invention, in a second stage, with a configuration related to the operation of performing a test on a circuit using a crystalline test pattern generated based on a seed supplied from a buffer Elements.

도 4를 참고하면, 회로 자체 테스트 장치는 제1 버퍼(400), 제2 버퍼(401) 내지 제i 버퍼(402)를 포함하고, 제1 선형 피드백 시프트 레지스터(410), 제2 선형 피드백 시프트 레지스터(411) 내지 제i 선형 피드백 시프트 레지스터(412)를 포함하며, 제1 스캔 체인(420), 제2 스캔 체인(421) 내지 제i 스캔 체인(422)를 포함한다.4, the circuit self-test apparatus includes a first buffer 400, a second buffer 401 to an i-th buffer 402, and includes a first linear feedback shift register 410, a second linear feedback shift And includes a first scan chain 420, a second scan chain 421 to an i-th scan chain 422, and a register 411 to an i-th linear feedback shift register 412.

본 발명의 일실시예에 따르면 회로 자체 테스트 장치는 제2 스테이지에서 제1 버퍼(400)가 제1 선형 피드백 시프트 레지스터(410)로 시드를 전달하고, 제2 버퍼(401)가 제2 선형 피드백 시프트 레지스터(411)로 시드를 전달하며, 제i 버퍼(402)가 제i 선형 피드백 시프트 레지스터(412)로 시드를 전달한다.According to an embodiment of the present invention, the circuit self-test apparatus may be configured such that in the second stage, the first buffer 400 delivers the seed to the first linear feedback shift register 410, and the second buffer 401 delivers the second linear feedback The seed is transferred to the shift register 411, and the i-th buffer 402 transfers the seed to the i-th linear feedback shift register 412.

또한, 회로 자체 테스트 장치는 제2 스테이지에서 제1 선형 피드백 시프트 레지스터(410), 제2 선형 피드백 시프트 레지스터(411) 및 제i 선형 피드백 시프트 레지스터(412)가 전달 받은 시드에 기초하여 결정형 테스트 패턴을 생성하여 제1 스캔 체인(420), 제2 스캔 체인(421) 및 제i 스캔 체인(422)으로 전달한다.In addition, the circuit self-test apparatus may further include a second test pattern generator 410 for generating a test pattern based on the seeds transferred from the first linear feedback shift register 410, the second linear feedback shift register 411, and the i- To the first scan chain 420, the second scan chain 421, and the i-th scan chain 422, respectively.

일례로, 제1 스캔 체인(420), 제2 스캔 체인(421) 및 제i 스캔 체인(422)은 전달된 결정형 테스트 패턴을 이용하여 회로에 대한 테스트를 수행하여 테스트 결과 데이터를 생성할 수 있다.For example, the first scan chain 420, the second scan chain 421, and the i < th > scan chain 422 may generate test result data by performing a test on a circuit using the transmitted deterministic test pattern .

도 5는 본 발명의 일실시예에 따른 제3 스테이지에서의 테스트 동작과 관련된 블록도를 도시한다.Figure 5 shows a block diagram associated with a test operation in a third stage in accordance with an embodiment of the present invention.

구체적으로, 도 5는 본 발명의 일실시예에 따른 회로 자체 테스트 장치가 도 3 및 도 4의 구성 요소들을 통하여 달성할 수 있는 폴트 커버리지에서 추가적인 커버리지가 요구되는 경우, 추가적인 커버리지를 달성하기 위한 구성 요소들을 예시한다.Specifically, FIG. 5 illustrates a configuration for achieving additional coverage when additional coverage is required in a fault coverage that can be achieved through the components of FIGS. 3 and 4, in accordance with an embodiment of the present invention. Elements.

도 5를 참고하면, 회로 자체 테스트 장치는 제1 버퍼(500), 제2 버퍼(501) 내지 제i 버퍼(502)를 포함하고, 제1 선형 피드백 시프트 레지스터(510), 제2 선형 피드백 시프트 레지스터(511) 내지 제i 선형 피드백 시프트 레지스터(512)를 포함하며, 제1 스캔 체인(520), 제2 스캔 체인(521) 내지 제i 스캔 체인(522)을 포함한다.5, the circuit self-test apparatus includes a first buffer 500, a second buffer 501 to an i-th buffer 502, and includes a first linear feedback shift register 510, a second linear feedback shift And includes a first scan chain 520 and a second scan chain 521 to an i scan chain 522. The first scan chain 520 includes a register 511 to an i-

본 발명의 일실시예에 따르면 회로 자체 테스트 장치는 프로세서(processor)(미도시)를 더 포함할 수 있다.According to an embodiment of the present invention, the circuit self-test apparatus may further include a processor (not shown).

프로세서는 제1 스테이지에 기초한 테스트 결과에 대하여 폴트 커버리지를 판단하고, 제2 스테이지에 기초한 테스트 결과에 대하여 폴트 커버리지를 판단할 수 있다. 여기서, 제1 스테이지에 기초한 테스트 결과는 랜덤 테스트 패턴을 이용한 테스트 결과를 포함할 수 있고, 제2 스테이지에 기초한 테스트 결과는 선형 피드백 시프트 레지스터에 의하여 생성된 결정형 테스트 패턴을 이용한 테스트 결과를 포함할 수 있다.The processor may determine fault coverage for test results based on the first stage and fault coverage for test results based on the second stage. Here, the test result based on the first stage may include the test result using the random test pattern, and the test result based on the second stage may include the test result using the crystalline test pattern generated by the linear feedback shift register. have.

또한, 프로세서는 제1 스테이지를 통한 폴트 커버리지와 제2 스테이지를 통한 폴트 커버리지에 대하여 추가적인 커버리지의 필요성 여부를 판단할 수 있다.The processor may also determine whether additional coverage is needed for fault coverage through the first stage and for fault coverage through the second stage.

일례로, 프로세서는 제1 스테이지를 통한 테스트의 폴트 커버리지와 제2 스테이지를 통한 테스트의 폴트 커버리지에 대한 값과 기준 값을 비교하고, 제1 스테이지를 통한 테스트의 폴트 커버리지와 제2 스테이지를 통한 테스트의 폴트 커버리지에 대한 값이 기준 값보다 낮을 경우, 추가적인 커버리지가 필요하다고 판단할 수 있다.For example, the processor can compare the fault coverage of the test through the first stage and the reference value for the fault coverage of the test through the second stage, and compare the fault coverage of the test through the first stage and the test through the second stage If the value of the fault coverage is lower than the reference value, it can be judged that additional coverage is necessary.

또한, 프로세서는 제1 스테이지를 통한 테스트의 폴트 커버리지에 대한 값과 기준 값을 비교한 후, 제2 스테이지를 통한 테스트의 폴트 커버리지에 대한 값과 기준 값을 순차적으로 비교할 수 있다.The processor may also compare the reference value for the fault coverage of the test through the first stage and then sequentially compare the reference value against the value for the fault coverage of the test through the second stage.

프로세서가 추가적인 커버리지가 필요하다고 판단한 경우, 회로 테스트 장치의 제1 스캔 체인(520)은 제3 스테이지에서 자동 검사 장치의 시드 전달부로부터 직접적으로 시드를 수신하고, 수신된 시드를 제2 스캔 체인(521)으로 전달할 수 있다.If the processor determines that additional coverage is needed, the first scan chain 520 of the circuit test apparatus receives the seed directly from the seed delivery portion of the automatic test apparatus in the third stage, and sends the received seed to the second scan chain 521 < / RTI >

일례로, 프로세서는 제1 스테이지를 통한 폴트 커버리지와 제2 스테이지를 통한 폴트 커버리지에 대한 값이 기준 값보다 낮을 경우, 회로 자체 테스트 장치의 제1 스캔 체인(520)은 제3 스테이지에서 자동 검사 장치의 시드 전달부로부터 직접적으로 시드를 수신하고, 수신된 시드를 제2 스캔 체인(521)으로 전달할 수 있다.For example, if the processor has a fault coverage for the first stage and a fault coverage for the second stage that is lower than the reference value, then the first scan chain 520 of the circuit self- And may forward the received seed to the second scan chain 521. In this case,

또한, 회로 자체 테스트 장치는 자동 검사 장치로부터 제1 스캔 체인(520)이 시드를 직접적으로 수신함으로써, 불필요한 테스트 생성, 선형 피드백 시프트 레지스터의 길이 및 버퍼의 크기를 조절할 수 있다.In addition, the circuit self test apparatus can adjust unnecessary test generation, the length of the linear feedback shift register and the size of the buffer by directly receiving the seed from the first scan chain 520 from the automatic test apparatus.

도 6은 본 발명의 일실시예에 따른 회로 자체 테스트 방법과 관련된 흐름도를 도시한다.6 shows a flow diagram associated with a circuit self test method according to an embodiment of the present invention.

구체적으로, 도 6은 본 발명의 일실시예에 따른 회로 자체 테스트 방법이 제1 스테이지 및 제2 스테이지를 전환하며 회로에 대한 테스트 패턴을 생성하고, 생성된 테스트 패턴을 이용하여 스캔 체인에서 테스트를 수행하는 절차를 예시한다.Specifically, FIG. 6 illustrates a circuit self test method according to an embodiment of the present invention, which switches between a first stage and a second stage, generates a test pattern for a circuit, Fig.

도 6을 참고하면, 단계(601)에서 회로 자체 테스트 방법은 버퍼에서 시드를 수신 및 저장하고, 선형 피드백 시프트 레지스터에서 랜덤 테스트 패턴을 생성한다.Referring to FIG. 6, in step 601, a circuit self test method receives and stores a seed in a buffer and generates a random test pattern in a linear feedback shift register.

단계(603)에서 회로 자체 테스트 방법은 랜덤 테스트 패턴을 스캔 체인으로 전달하여 테스트를 수행한다. 즉, 회로 자체 테스트 방법은 제1 스테이지에서 자동 테스트 장비로부터 시드를 수신하여 저장하면서 랜덤 테스트 패턴을 생성하여 랜덤 테스트 패턴에 기초하여 테스트를 수행한다.In step 603, the circuit self test method passes the random test pattern to the scan chain to perform the test. That is, the circuit self test method generates a random test pattern while receiving and storing the seed from the automatic test equipment in the first stage, and performs the test based on the random test pattern.

단계(605)에서 회로 자체 테스트 방법은 제1 스테이지에서 제2 스테이지로의 변경 여부를 확인한다. 일례로, 회로 자체 테스트 방법은 제1 스테이지에서 제2 스테이지로의 변경 여부를 확인할 경우, 단계(607)로 진행할 수 있다. 다만, 회로 자체 테스트 방법은 제1 스테이지에서 제2 스테이지로의 변경이 감지되지 않을 경우, 단계(601)로 돌아갈 수 있다.In step 605, the circuit self test method verifies whether the first stage to the second stage is changed. In one example, the circuit self-test method may proceed to step 607 if it determines that the first stage to the second stage has been changed. However, the circuit self test method may return to step 601 if no change from the first stage to the second stage is detected.

단계(607)에서 회로 자체 테스트 방법은 버퍼에서 시드를 선형 피드백 시프트 레지스터로 전달할 수 있다. 즉, 회로 자체 테스트 방법은 제1 스테이지로부터 제2 스테이지로의 변경에 기초하여 버퍼에 저장된 시드를 선형 피드백 시프트 레지스터로 전달할 수 있다.In step 607, the circuit self test method may pass the seed from the buffer to the linear feedback shift register. That is, the circuit self-test method can deliver the seed stored in the buffer to the linear feedback shift register based on a change from the first stage to the second stage.

단계(609)에서 회로 자체 테스트 방법은 선형 피드백 시프트 레지스터에서 시드에 기초하여 결정형 테스트 패턴을 생성할 수 있다.The circuit self test method in step 609 may generate a crystalline test pattern based on the seed in the linear feedback shift register.

즉, 회로 자체 테스트 방법은 각 스캔 체인에 대하여 처리된 시드를 이용하여 결정형 테스트 패턴을 생성할 수 있다.That is, the circuit self-test method can generate a crystalline test pattern using the processed seed for each scan chain.

단계(611)에서 회로 자체 테스트 방법은 결정형 테스트 패턴을 스캔 체인으로 전달하여 테스트를 수행할 수 있다. 즉, 회로 자체 테스트 방법은 제1 스테이지에서 랜덤 테스트 패턴에 기초하여 테스트를 수행하고, 제2 스테이지에서 결정형 테스트 패턴에 기초하여 테스트를 수행할 수 있다.In step 611, the circuit self test method may pass the deterministic test pattern to the scan chain to perform the test. That is, the circuit self-test method may perform a test based on a random test pattern in the first stage and perform a test based on the crystalline test pattern in the second stage.

도 7은 본 발명의 일실시예에 따른 자동 검사 장치의 동작 방법과 관련된 흐름도를 도시한다.FIG. 7 shows a flowchart related to an operation method of an automatic inspection apparatus according to an embodiment of the present invention.

구체적으로, 도 7은 본 발명의 일실시예에 따른 자동 검사 장치의 동작 방법이 테스트 패턴에 대한 시드를 생성하여 저장하는 절차를 예시한다.Specifically, FIG. 7 illustrates a procedure of generating and storing a seed for a test pattern according to an operation method of an automatic test apparatus according to an embodiment of the present invention.

도 7을 참고하면, 단계(701)에서 자동 검사 장치의 동작 방법은 적어도 하나 이상의 스캔 체인에 대한 테스트 패턴을 생성할 수 있다. 즉, 자동 검사 장치의 동작 방법은 스캔 체인들 각각의 테스트 데이터에 기초하여 스캔 체인들 각각에 대한 테스트 패턴을 생성한다.Referring to FIG. 7, in operation 701, an operation method of the automatic testing apparatus may generate a test pattern for at least one scan chain. That is, an operation method of the automatic inspection apparatus generates a test pattern for each of the scan chains based on test data of each of the scan chains.

단계(703)에서 자동 검사 장치의 동작 방법은 특정 비트의 특정 세그먼트(segment)를 확인한다. 즉, 자동 검사 장치의 동작 방법은 선형 피드백 시프트 레지스터의 길이에 대한 다항식 풀(polynomial pool)을 생성하기 위하여 특정 비트 중 가장 긴 길이를 갖는 세그먼트를 확인할 수 있다.In step 703, the method of operation of the automatic checker identifies a particular segment of a particular bit. That is, the method of operation of the automatic checker may identify the segment having the longest length of a particular bit to generate a polynomial pool for the length of the linear feedback shift register.

단계(705)에서 자동 검사 장치의 동작 방법은 선형 피드백 시프트 레지스터의 길이데 해한 다항식 풀을 생성한다. 다음으로, 단계(707)에서 생성된 다항식 풀로부터 특정 길이를 선택한다. 즉, 자동 검사 장치의 동작 방법은 생성된 다항식 풀에서 가장 짧은 길이에 해당하는 선형 피드백 시프트 레지스터와 관련하여 테스트 패턴을 생성할 수 있다.In step 705, the method of operation of the automatic checker generates a polynomial pool based on the length of the linear feedback shift register. Next, a specific length is selected from the polynomial pool generated in step 707. That is, the operation method of the automatic test apparatus can generate a test pattern in association with the linear feedback shift register corresponding to the shortest length in the generated polynomial pool.

다음으로, 단계(709)에서 자동 검사 장치의 동작 방법은 선택된 선형 피드백 시프트 레지스터에 기초하여 생성된 테스트 패턴이 최대 커버리지에 만족하는지 여부를 판단한다. 즉, 자동 검사 장치의 동작 방법은 생성된 테스트 패턴의 테스트 수행 결과 값이 최대 커버리지에 해당하는 값을 초과 여부를 판단한다. 일례로 자동 검사 장치의 동작 방법은 최대 커버리지를 만족할 경우, 단계(711)로 진행하여 테스트 패턴에 대한 시드를 저장할 수 있다. 또한, 자동 검사 장치의 동작 방법은 최대 커버리지를 만족하지 못할 경우, 단계(707)로 돌아가서 특정 길이의 선형 피드백 시프트 레지스터를 선택하여 테스트 패턴을 생성하여 최대 커버리지 만족 여부를 판단하고, 최대 커버리지 만족하는 경우까지 해당 절차를 반복적으로 수행할 수 있다.Next, in step 709, the method of operation of the automatic test apparatus determines whether the test pattern generated based on the selected linear feedback shift register satisfies the maximum coverage. That is, the operation method of the automatic test apparatus determines whether the result of the test execution of the generated test pattern exceeds a value corresponding to the maximum coverage. For example, if the operation of the automatic test apparatus satisfies the maximum coverage, the process proceeds to step 711 and a seed for the test pattern can be stored. If the maximum coverage is not satisfied, the automatic test apparatus returns to step 707 to select a linear feedback shift register having a specific length to generate a test pattern to determine whether the maximum coverage is satisfied, The procedure can be repeatedly carried out up to this point.

도 8은 본 발명의 일실시예에 따른 병렬 테스트 환경에서 스테이지 변환에 따른 신호의 타이밍도를 도시한다.FIG. 8 shows a timing diagram of a signal according to stage conversion in a parallel test environment according to an embodiment of the present invention.

구체적으로, 도 8은 본 발명의 일실시예에 따른 회로 자체 테스트 장치에서 제1 스테이지 및 제2 스테이지의 변화에 따른 신호들의 타이밍도를 예시한다.Specifically, FIG. 8 illustrates a timing diagram of signals according to changes in the first stage and the second stage in a circuit self-test apparatus according to an embodiment of the present invention.

도 8을 참고하면, 타이밍도는 제1 스테이지(810)과 제2 스테이지(820)로 분류 되며, 제1 스테이지(810)에서 선형 피드백 시프트 레지스터의 제1 쉬프팅(811) 및 제1 캡쳐(812)에서의 각 신호들의 타이밍도를 나타내고, 제2 스테이지(820)에서 선형 피드백 시프트 레지스터의 제2 쉬프팅(821) 및 제2 캡쳐(822)에서의 각 신호들의 타이밍도를 나타내고 있다.8, the timing diagram is divided into a first stage 810 and a second stage 820 and the first shifting 811 and the first capture 812 of the linear feedback shift register in the first stage 810 And a timing diagram of each signal in the second shifting 821 and the second capture 822 of the linear feedback shift register in the second stage 820. [

또한, 다수의 신호들은 자동 검사 장비의 클록 신호(830), 스캔 체인의 클록 신호(831), 시드 신호(832), 스테이지 선택 신호(833), 테스트 신호(834)를 포함한다.In addition, the plurality of signals include a clock signal 830 of the automatic test equipment, a clock signal 831 of the scan chain, a seed signal 832, a stage selection signal 833, and a test signal 834.

또한, 제1 버퍼(840), 제1 스캔 체인(841), 제2 버퍼(842) 및 제2 스캔 체인(843)이 제1 스테이지(810) 및 제2 스테이지(820)에서 수신 및 저장하는 값을 나타낸다.In addition, the first buffer 840, the first scan chain 841, the second buffer 842 and the second scan chain 843 are received and stored in the first stage 810 and the second stage 820 Value.

또한, 다수의 신호들을 나타내는 블록 신호가 올라갈 경우, 하이 신호를 나타낼 수 있고, 블록 신호가 내려갈 경우, 로우 신호를 나타낼 수 있다.In addition, when a block signal indicating a plurality of signals rises, it can indicate a high signal, and when a block signal goes down, it can indicate a low signal.

일실시예에 따르면 제1 스테이지(810)는 임의의 상태를 갖는 선형 피드백 시프트 레지스터를 통하여 스캔 체인에 랜덤 패턴을 인가하는 과정을 포함할 수 있다. 즉, 제1 스테이지(810)는 버퍼의 값과 상관없이 처음 12us 동안 스캔 체인에 임의의 값이 채운다. 이 후, 캡쳐 신호에 해당하는 테스트 신호(834)가 로우가 되면 3us 동안 캡쳐 사이클을 진행할 수 있다. 또한, 캡쳐 사이클보다 자동 검사 장비의 클록 신호(830)의 하나 클록 이전에 테스트 신호(834)를 로우로 변경할 경우, 제2 스테이지(820)에 대비하여 버퍼로부터 선형 피드백 시프트 레지스터로 시드를 전달할 수 있다.According to one embodiment, the first stage 810 may include applying a random pattern to the scan chain through a linear feedback shift register having an arbitrary state. That is, the first stage 810 fills the scan chain with an arbitrary value for the first 12us, regardless of the value of the buffer. Thereafter, when the test signal 834 corresponding to the capture signal becomes low, the capture cycle can be performed for 3 us. In addition, if the test signal 834 is changed to low before one clock of the clock signal 830 of the automatic test equipment rather than the capture cycle, the seed can be transferred from the buffer to the linear feedback shift register in preparation for the second stage 820 have.

여기서, 제1 스캔 체인의 캡쳐 사이클에서 버퍼의 값이 "01"이므로 선형 피드백 시프트 레지스터의 상태는 "10"으로 초기화될 수 있다. 따라서 12번의 시프팅이 끝난 후에 스캔 체인의 마지막 두 비트는 "10"이고, 나머지 비트들은 선형 피드백 시프트 레지스터에 의하여 유도된 값을 가질 수 있다.Here, since the value of the buffer in the capture cycle of the first scan chain is "01 ", the state of the linear feedback shift register can be initialized to" 10 ". Thus, after twelve shifts, the last two bits of the scan chain are "10 ", and the remaining bits may have values derived by a linear feedback shift register.

또한, 제2 스캔 체인의 캡쳐 사이클에서 버퍼의 값이 "10"이므로 선형 피드백 시프트 레지스터의 상태를 "01"로 초기화 되고 시프팅이 완료된 후 스캔 체인의 마지막 두 비트는 "01" 나머지 비트들은 선형 피드백 시프트 레지스터에 의해 유도된 값을 갖는다.Since the value of the buffer is "10" in the capture cycle of the second scan chain, the state of the linear feedback shift register is initialized to "01" and the last two bits of the scan chain after shifting are completed are "01" And has a value derived by a feedback shift register.

모든 스캔 체인들에 시프팅이 완료되면 테스트 신호(834)가 로우가 되면서 캡쳐 사이클이 진행되고, 이보다 자동 검사 장비의 클록 신호(830)의 하나의 클록 이전에 하이로 변경할 경우 제1 스테이지를 준비한다. When shifting to all scan chains is complete, the capture cycle proceeds with the test signal 834 going low, and if it is changed to high before one clock of the clock signal 830 of the automatic test equipment, do.

상술한 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다.In the above-described specific embodiments, elements included in the invention have been expressed singular or plural in accordance with the specific embodiments shown.

그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.It should be understood, however, that the singular or plural representations are selected appropriately for the sake of convenience of description and that the above-described embodiments are not limited to the singular or plural constituent elements, , And may be composed of a plurality of elements even if they are represented by a single number.

한편 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 다양한 실시 예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.While the invention has been shown and described with reference to certain exemplary embodiments thereof, it will be understood by those skilled in the art that various changes and modifications may be made without departing from the spirit and scope of the invention as defined by the appended claims.

그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.Therefore, the scope of the present invention should not be limited by the illustrated embodiments, but should be determined by the scope of the appended claims, as well as the appended claims.

100: 회로 자체 테스트 장치 110: 버퍼
120: 선형 피드백 시프트 레지스터 130: 스캔 체인100: circuit self test device 110: buffer
120: linear feedback shift register 130: scan chain

Claims (14)

제1 스테이지(stage)에서, 자동 검사 장비(automatic test equipment, ATE)로부터 시드(seed)를 수신하여 저장하는 버퍼; 및
상기 제1 스테이지(stage)에서, 랜덤 테스트 패턴을 생성하여 스캔 체인에 전달하는 선형 피드백 시프트 레지스터를 포함하고,
상기 버퍼는, 제2 스테이지(stage)에서, 상기 저장된 시드(seed)를 상기 선형 피드백 시프트 레지스터에 전달하고,
상기 선형 피드백 시프트 레지스터는 상기 제2 스테이지(stage)에서, 상기 전달된 시드(seed)를 이용하여 상기 스캔 체인의 길이에 상응하는 결정형(deterministic) 테스트 패턴을 생성하여 상기 스캔 체인에 전달하고,
상기 버퍼는 적어도 하나 이상의 스캔 체인에 대하여 생성된 적어도 하나 이상의 테스트 패턴과 상기 선형 피드백 시프트 레지스터의 길이 간의 조합에 기초하여 가공된 상기 시드(seed)를 수신하여 저장하는
회로 자체 테스트 장치.
In a first stage, a buffer receives and stores a seed from an automatic test equipment (ATE); And
And a linear feedback shift register for generating and transmitting a random test pattern to the scan chain in the first stage,
The buffer, in a second stage, transfers the stored seed to the linear feedback shift register,
The linear feedback shift register generates a deterministic test pattern corresponding to the length of the scan chain using the transmitted seed in the second stage and transfers the deterministic test pattern to the scan chain,
The buffer receives and stores the processed seed based on a combination of at least one test pattern generated for at least one scan chain and a length of the linear feedback shift register
Circuit self-test equipment.
제1항에 있어서,
상기 제1 스테이지(stage)와 상기 제2 스테이지(stage) 간의 실행 비율, 회로의 클록(clock) 주기, 상기 자동 검사 장비(automatic test equipment, ATE)의 클록 주기, 상기 스캔 체인의 길이 중 적어도 하나 이상에 기초하여 결정된 스테이지 선택 신호를 수신하여 상기 제1 스테이지(stage) 및 상기 제2 스테이지(stage) 중 어느 하나를 선택하는 스테이지 선택부를 더 포함하는
회로 자체 테스트 장치.
The method according to claim 1,
At least one of an execution ratio between the first stage and the second stage, a clock period of the circuit, a clock period of the automatic test equipment (ATE), and a length of the scan chain Further comprising a stage selecting section for receiving the stage selection signal determined based on the above-mentioned stage selection signal and selecting either the first stage or the second stage
Circuit self-test equipment.
제2항에 있어서,
상기 스테이지 선택부는 상기 자동 검사 장비(automatic test equipment, ATE)로부터 하이 신호 및 로우 신호 중 어느 하나로서 상기 스테이지 선택 신호를 수신하고, 상기 하이 신호를 수신할 경우, 상기 제1 스테이지(stage)를 선택하고, 상기 로우 신호를 수신할 경우, 상기 제2 스테이지(stage)를 선택하는
회로 자체 테스트 장치.
3. The method of claim 2,
The stage selection unit receives the stage selection signal as either a high signal or a low signal from the automatic test equipment (ATE), and when receiving the high signal, selects the first stage , And when receiving the low signal, selects the second stage
Circuit self-test equipment.
제1항에 있어서,
상기 제1 스테이지(stage)에서 상기 랜덤 테스트 패턴에 기초하여 회로에 대한 테스트를 수행하고, 상기 제2 스테이지(stage)에서 상기 결정형(deterministic) 테스트 패턴에 기초하여 상기 회로에 대한 테스트를 수행하는 상기 스캔 체인을 더 포함하는
회로 자체 테스트 장치.
The method according to claim 1,
Performing a test on a circuit based on the random test pattern in the first stage and performing a test on the circuit based on the deterministic test pattern in the second stage, Further comprising a scan chain
Circuit self-test equipment.
삭제delete 제1항에 있어서,
상기 선형 피드백 시프트 레지스터는 상기 제1 스테이지(stage)에서 상기 제2 스테이지(stage)로 전환될 경우, 상기 버퍼로부터 상기 시드(seed)를 전달 받기 이전에 초기화되는
회로 자체 테스트 장치.
The method according to claim 1,
The linear feedback shift register is initialized prior to receiving the seed from the buffer when switching from the first stage to the second stage
Circuit self-test equipment.
제1 스테이지(stage)에서, 자동 검사 장비(automatic test equipment, ATE)로부터 시드(seed)를 수신하여 저장하는 버퍼; 및
상기 제1 스테이지(stage)에서, 랜덤 테스트 패턴을 생성하여 스캔 체인에 전달하는 선형 피드백 시프트 레지스터를 포함하고,
상기 버퍼는, 제2 스테이지(stage)에서, 상기 저장된 시드(seed)를 상기 선형 피드백 시프트 레지스터에 전달하고,
상기 선형 피드백 시프트 레지스터는 상기 제2 스테이지(stage)에서, 상기 전달된 시드(seed)를 이용하여 상기 스캔 체인의 길이에 상응하는 결정형(deterministic) 테스트 패턴을 생성하여 상기 스캔 체인에 전달하고,
상기 선형 피드백 시프트 레지스터는 상기 스캔 체인의 앞 단에 위치하고, 상기 버퍼와 동일한 수로서 포함되는
회로 자체 테스트 장치.
In a first stage, a buffer receives and stores a seed from an automatic test equipment (ATE); And
And a linear feedback shift register for generating and transmitting a random test pattern to the scan chain in the first stage,
The buffer, in a second stage, transfers the stored seed to the linear feedback shift register,
The linear feedback shift register generates a deterministic test pattern corresponding to the length of the scan chain using the transmitted seed in the second stage and transfers the deterministic test pattern to the scan chain,
Wherein the linear feedback shift register is located at the front end of the scan chain and includes the same number as the buffer
Circuit self-test equipment.
제1 스테이지(stage)에서, 자동 검사 장비(automatic test equipment, ATE)로부터 시드(seed)를 수신하여 저장하는 버퍼; 및
상기 제1 스테이지(stage)에서, 랜덤 테스트 패턴을 생성하여 스캔 체인에 전달하는 선형 피드백 시프트 레지스터를 포함하고,
상기 버퍼는, 제2 스테이지(stage)에서, 상기 저장된 시드(seed)를 상기 선형 피드백 시프트 레지스터에 전달하고,
상기 선형 피드백 시프트 레지스터는 상기 제2 스테이지(stage)에서, 상기 전달된 시드(seed)를 이용하여 상기 스캔 체인의 길이에 상응하는 결정형(deterministic) 테스트 패턴을 생성하여 상기 스캔 체인에 전달하고,
상기 제1 스테이지를 통한 테스트의 폴트 커버리지와 상기 제2 스테이지를 통한 테스트의 폴트 커버리지에 대한 값과 기준 값을 비교하는 프로세서(processor)를 더 포함하는
회로 자체 테스트 장치.
In a first stage, a buffer receives and stores a seed from an automatic test equipment (ATE); And
And a linear feedback shift register for generating and transmitting a random test pattern to the scan chain in the first stage,
The buffer, in a second stage, transfers the stored seed to the linear feedback shift register,
The linear feedback shift register generates a deterministic test pattern corresponding to the length of the scan chain using the transmitted seed in the second stage and transfers the deterministic test pattern to the scan chain,
Further comprising a processor for comparing a fault coverage of the test through the first stage and a reference value for a fault coverage of the test through the second stage,
Circuit self-test equipment.
제8항에 있어서,
상기 제1 스테이지를 통한 테스트의 폴트 커버리지와 상기 제2 스테이지를 통한 테스트의 폴트 커버리지에 대한 값이 상기 기준 값보다 낮을 경우, 제3 스테이지(stage)에서 상기 자동 검사 장비(automatic test equipment, ATE)로부터 상기 시드(seed)를 수신하는 상기 스캔 체인을 더 포함하는
회로 자체 테스트 장치.
9. The method of claim 8,
(ATE) at a third stage when the fault coverage of the test through the first stage and the fault coverage for the test through the second stage are less than the reference value, And the scan chain receiving the seed from the scan chain
Circuit self-test equipment.
회로 자체 테스트 장치로 시드(seed)를 전달하는 시드 전달부; 및
상기 회로 자체 테스트 장치로 스테이지 선택 신호를 전달하는 스테이지 선택 신호 전달부를 포함하고,
상기 회로 자체 테스트 장치는 제1 스테이지(stage)에서, 상기 시드(seed)를 수신하여 저장하고, 제2 스테이지(stage)에서, 상기 저장된 시드(seed)를 선형 피드백 시프트 레지스터에 전달하는 버퍼; 및
상기 제1 스테이지(stage)에서, 랜덤 테스트 패턴을 생성하여 스캔 체인에 전달하고, 상기 제2 스테이지(stage)에서, 상기 전달된 시드(seed)를 이용하여 상기 스캔 체인의 길이에 상응하는 결정형(deterministic) 테스트 패턴을 생성하여 상기 스캔 체인에 전달하는 선형 피드백 시프트 레지스터를 포함하고,
상기 버퍼는 적어도 하나 이상의 스캔 체인에 대하여 생성된 적어도 하나 이상의 테스트 패턴과 상기 선형 피드백 시프트 레지스터의 길이 간의 조합에 기초하여 가공된 상기 시드(seed)를 수신하여 저장하는
자동 검사 장비.
A seed transfer unit for transferring a seed to the circuit self test apparatus; And
And a stage selection signal transferring unit for transferring a stage selection signal to the circuit self test apparatus,
The circuit self-test apparatus comprises: a buffer for receiving and storing the seed in a first stage and delivering the stored seed to a linear feedback shift register in a second stage; And
And generating a random test pattern in the first stage and transferring the random test pattern to a scan chain in the first stage and using a transferred seed in the second stage, and a linear feedback shift register for generating a deterministic test pattern to the scan chain,
The buffer receives and stores the processed seed based on a combination of at least one test pattern generated for at least one scan chain and a length of the linear feedback shift register
Automatic inspection equipment.
버퍼가, 제1 스테이지(stage)에서, 자동 검사 장비(automatic test equipment, ATE)로부터 시드(seed)를 수신하여 저장하는 단계;
선형 피드백 시프트 레지스터가, 상기 제1 스테이지(stage)에서, 랜덤 테스트 패턴을 생성하여 스캔 체인에 전달하는 단계;
상기 버퍼가, 제2 스테이지(stage)에서, 상기 저장된 시드(seed)를 상기 선형 피드백 시프트 레지스터에 전달하는 단계; 및
상기 선형 피드백 시프트 레지스터가, 상기 제2 스테이지(stage)에서, 상기 전달된 시드(seed)를 이용하여 상기 스캔 체인의 길이에 상응하는 결정형(deterministic) 테스트 패턴을 생성하여 상기 스캔 체인에 전달하는 단계를 포함하고,
상기 시드(seed)를 수신하여 저장하는 단계는
상기 버퍼가, 적어도 하나 이상의 스캔 체인에 대하여 생성된 적어도 하나 이상의 테스트 패턴과 상기 선형 피드백 시프트 레지스터의 길이 간의 조합에 기초하여 가공된 상기 시드(seed)를 수신하여 저장하는 단계를 포함하는
회로 자체 테스트 방법.
Receiving a buffer from an automatic test equipment (ATE) at a first stage and storing the seed;
Generating a random test pattern in the first stage and transferring the random test pattern to a scan chain;
The buffer transferring, at a second stage, the stored seed to the linear feedback shift register; And
Wherein the linear feedback shift register generates a deterministic test pattern corresponding to the length of the scan chain using the transmitted seed in the second stage and transmits the deterministic test pattern to the scan chain Lt; / RTI >
The step of receiving and storing the seed
The buffer receiving and storing the processed seed based on a combination of at least one test pattern generated for at least one scan chain and a length of the linear feedback shift register,
Circuit self test method.
제11항에 있어서,
스테이지 선택부가, 상기 제1 스테이지(stage)와 상기 제2 스테이지(stage) 간의 실행 비율, 회로의 클록(clock) 주기, 상기 자동 검사 장비(automatic test equipment, ATE)의 클록 주기, 상기 스캔 체인의 길이 중 적어도 하나 이상에 기초하여 결정된 스테이지 선택 신호를 수신하여 상기 제1 스테이지(stage) 및 상기 제2 스테이지(stage) 중 어느 하나를 선택하는 단계를 더 포함하는
회로 자체 테스트 방법.
12. The method of claim 11,
A stage selection unit for selecting an execution ratio between the first stage and the second stage, a clock period of the circuit, a clock period of the automatic test equipment (ATE) And selecting the first stage and the second stage by receiving a stage selection signal determined based on at least one of the lengths of the first stage and the second stage,
Circuit self test method.
제11항에 있어서,
상기 스캔 체인이, 상기 제1 스테이지(stage)에서 상기 랜덤 테스트 패턴에 기초하여 회로에 대한 테스트를 수행하는 단계; 및
상기 스캔 체인이, 상기 제2 스테이지(stage)에서 상기 결정형(deterministic) 테스트 패턴에 기초하여 상기 회로에 대한 테스트를 수행하는 단계를 더 포함하는
회로 자체 테스트 방법.
12. The method of claim 11,
The scan chain performing a test on the circuit based on the random test pattern in the first stage; And
The scan chain performing a test on the circuit based on the deterministic test pattern in the second stage,
Circuit self test method.
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김홍식. 3값 가중치 기법과 가변 순위 LFSR을 이용한 테스트 압축 기법. 연세대학교 박사학위논문. 2004년 8월. 97쪽

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