KR101828134B1 - 최적화된 고조파 억압 특성을 갖는 주파수 2체배기 - Google Patents

최적화된 고조파 억압 특성을 갖는 주파수 2체배기 Download PDF

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Abstract

본 발명은 차동 회로 구조를 이용하여 입력 차동 신호를 증폭해 가상 접지를 통해 주파수 체배된 LO 신호를 출력하는 경우, 차동 입력 신호를 받는 트랜지스터들 중 한 쪽 트랜지스터의 이득을 조정해 가상 접지에 공급되는 신호 크기를 조절함으로써, 두 차동 신호의 크기를 같게 하여 주파수 체배된 신호 출력에서 원치 않는 고조파 특성을 최소화할 수 있는 주파수 2체배기에 관한 것이다.

Description

최적화된 고조파 억압 특성을 갖는 주파수 2체배기{Frequency Doubler Having Optimized Harmonic Suppression Characteristics}
본 발명은 주파수 2체배기에 관한 것으로서, 특히, CMOS 공정의 주파수 한계를 극복하고 고조파 억압특성을 최적화하여 높은 주파수 대역에서 주파수 체배된 LO(Local Oscillator) 신호를 발생할 수 있는 모듈을 CMOS 공정으로 집적화해 온칩(on-chip) 구현이 가능한 주파수 2체배기에 관한 것이다.
주파수 체배기는 높은 주파수대역의 LO 신호를 발생하기 위한 핵심 부품 중의 하나이지만, 공정 상의 한계 등 여러 가지 이유에서 구현이 용이하지 않다. 기존 보고된 CMOS 기반의 주파수 2체배기의 경우 차동 방식이 아닌 싱글(single) 방식으로 구현한 경우도 있으나, 이는 일반적으로 고조파 억압 특성이 나쁜 단점을 가지고 있다. 또한 인버터(inverter) 타입의 증폭기를 통한 차동 방식의 구조를 사용한 보고도 있으나, 이 또한 소자 배치(layout) 및 기생 오차 등에 따라 고조파 억압특성이 나빠지는 단점을 가지고 있다.
이외에도, CMOS 공정을 이용하여 구현하는 주파수 체배기로서, 가상 접지면(virtual ground)을 이용해 주파수 체배 신호를 출력하는 차동 방식의 회로 구조를 사용할 수 있다. 예를 들어 CMOS 기반 차동 회로 구조를 이용하여, 주파수 f0의 차동 입력 신호에 대하여 가상 접지를 통한 출력 포트에서 2f0, 4f0로 주파수 체배된 신호를 출력할 수 있다. 차동 입력 신호를 받는 트랜지스터는 NMOS 트랜지스터일 수도 있고, NMOS와 PMOS 트랜지스터를 모두 사용할 수도 있다.
그러나, 종래의 CMOS 기반 차동 회로 구조를 이용한 주파수 체배 시에는, 차동 입력 신호의 진폭 부정합에 의해 가상 접지면에서 원하지 않은 오드 모드(odd mode) 고조파 신호를 발생하여 주파수 체배된 신호에 원치 않은 고조파 신호가 포함되는 문제점이 있다.
따라서, 본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은, 차동 회로 구조를 이용하여 입력 차동 신호를 증폭해 가상 접지를 통해 주파수 체배된 LO 신호를 출력하는 경우, 차동 입력 신호를 받는 트랜지스터들 중 한 쪽 트랜지스터의 이득을 조정해 가상 접지에 공급되는 신호 크기를 조절함으로써, 두 차동 신호의 크기를 같게 하여 주파수 체배된 신호 출력에서 원치 않는 고조파 특성을 최소화할 수 있는 주파수 2체배기를 제공하는 데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
먼저, 본 발명의 특징을 요약하면, 상기의 목적을 달성하기 위한 본 발명의 일면에 따른 주파수 2체배기는, 제1 DC 전압으로 바이어스 된 제1입력 트랜지스터 및 제2입력 트랜지스터를 통해 입력되는 차동 AC 신호를 증폭하고 가상 접지를 통해 주파수 체배된 신호를 출력하는 차동 회로; 및 상기 제1입력 트랜지스터 및 상기 제2입력 트랜지스터에 흐르는 전류를 제어하여 상기 주파수 체배된 신호의 출력 이득을 조절하는 이득 조절 회로를 포함하고, 상기 이득 조절 회로는, 하나 이상의 트랜지스터를 이용하여 상기 제1입력 트랜지스터의 전류 제어를 위한 제1조절회로, 및 다른 하나 이상의 트랜지스터를 이용하여 상기 제2입력 트랜지스터의 전류 제어를 위한 제2조절회로를 포함하며, 상기 제1조절회로와 상기 제2조절회로는 각각의 DC 전압에 의한 바이어스를 이용한다.
상기 제1조절회로와 상기 제2조절회로 중 하나는 상기 제1 DC 전압을 이용하며, 상기 제1조절회로와 상기 제2조절회로 중 다른 하나는 상기 제1 DC 전압과 다른 전압값을 갖는 제2 DC 전압을 이용할 수 있다.
NMOS 트랜지스터로 구현하는 경우, NMOS 트랜지스터인 상기 제1입력 트랜지스터 및 상기 제2입력 트랜지스터 각각의 드레인 단자와 제1전원전압 사이에 저항이 연결될 수 있다.
또한, NMOS 트랜지스터로 구현하는 경우, NMOS 트랜지스터인 상기 제1입력 트랜지스터 및 상기 제2입력 트랜지스터 각각의 드레인 단자와 제1전원전압 사이에 인덕터가 연결될 수 있다.
PMOS 트랜지스터로 구현하는 경우, PMOS 트랜지스터인 상기 제1입력 트랜지스터 및 상기 제2입력 트랜지스터 각각의 드레인 단자와 제2전원전압 사이에 저항이 연결될 수 있다.
또한, PMOS 트랜지스터로 구현하는 경우, PMOS 트랜지스터인 상기 제1입력 트랜지스터 및 상기 제2입력 트랜지스터 각각의 드레인 단자와 제2전원전압 사이에 인덕터가 연결될 수 있다.
상기 제1조절회로는, 상기 제1입력 트랜지스터의 드레인 단자와 소정의 전압 사이에 연결된 제1 트랜지스터를 포함하고, 상기 제2조절회로는, 상기 제2입력 트랜지스터의 드레인 단자와 상기 소정의 전압 사이에 연결된 제2 트랜지스터를 포함하며, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각의 게이트 단자는 상기 각각의 DC 전압에 의한 바이어스를 받는다.
또는, 상기 제1조절회로는, 상기 제1입력 트랜지스터의 드레인 단자와 소정의 전압 사이에 직렬 연결된 제1 트랜지스터와 제2 트랜지스터, 및 제1전류원과 상기 소정의 전압 사이에 연결되며 게이트 단자와 드레인 단자가 연결되어 있는 제3 트랜지스터를 포함하되, 여기서 상기 제1 트랜지스터의 게이트 단자는 상기 제1 DC 전압과 연결되고, 상기 제2 트랜지스터와 상기 제3 트랜지스터의 게이트 단자가 연결되어 있고, 상기 제2조절회로는, 상기 제2입력 트랜지스터의 드레인 단자와 소정의 전압 사이에 직렬 연결된 제4 트랜지스터와 제5 트랜지스터, 및 제2전류원과 상기 소정의 전압 사이에 연결되며 게이트 단자와 드레인 단자가 연결되어 있는 제6 트랜지스터를 포함하되, 여기서 상기 제4 트랜지스터의 게이트 단자는 상기 제1 DC 전압과 연결되고, 상기 제5 트랜지스터와 상기 제6 트랜지스터의 게이트 단자가 연결될 수 있다.
본 발명에 따른 최적화된 고조파 억압 특성을 갖는 주파수 2체배기에 따르면, 싱글(single) 구조의 회로 방식을 사용하지 않고, 차동 구조를 적용하였으며, 차동 구조에서 발생되는 입력 신호의 오차를 극복하기 위해서 보조 트랜지스터나, 차동 증폭기의 한쪽 트랜지스터의 바이어스를 조정하는 방법을 적용하여 고조파 억압특성의 최적화를 가능하게 하였다.
또한, CMOS 공정의 주파수 한계를 극복하고 고조파 억압특성을 최적화하여, 전압제어 발진기에서 발생하는 LO 신호보다 2배이상 높은 주파수 대역에서 주파수 체배된 LO 신호를 발생할 수 있도록 하였다.
그리고, 주파수 2체배기에서 핵심 규격인 고조파 억압특성을 칩 내에서 최적화할 수 있어 모듈 구현 시 부가적인 회로를 요구하지 않은 장점이 있으며, 공정의 한계를 극복하여 높은 주파수 대역의 LO 모듈을 CMOS 공정으로 집적화해 온칩 구현이 가능하도록 하였다.
도 1은 본 발명의 제1 실시예에 따른 주파수 2체배기의 회로도이다.
도 2는 본 발명의 제2 실시예에 따른 주파수 2체배기의 회로도이다.
도 3은 본 발명의 제3 실시예에 따른 주파수 2체배기의 회로도이다.
도 4는 본 발명의 제4 실시예에 따른 주파수 2체배기의 회로도이다.
도 5는 본 발명의 제5 실시예에 따른 주파수 2체배기의 회로도이다.
도 6은 본 발명의 주파수 2체배기에 입력되는 차동 신호의 예이다.
도 7은 본 발명의 주파수 2체배기에서 이득 조절 회로의 존재 여부에 따른 주파수 체배된 신호의 출력 특성에 대한 비교예이다.
도 8은 본 발명의 주파수 2체배기에서의 주파수 체배된 신호의 고조파 억압 특성의 예이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
본 발명의 실시예의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 또한, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
먼저, 하기에서 언급되는 트랜지스터들(M1, M2, M3, M4, M21, M22, M23, M25, M26, M27)은 도면들에 표시된 바와 같이, MOS(Metal-Oxide-Semiconductor) 구조의 FET(Field Effect Transistor)인 것을 예로 들어 설명한다. 다만, 이에 한정하는 것은 아니며 필요에 따라 트랜지스터들(M1, M2, M3, M4, M21, M22, M23, M25, M26, M27)은 BJT(Bipolar Juction Transistor) 등 MOS- FET 과 유사한 기능을 수행하는 다른 구조의 트랜지스터로 대체될 수 있음을 미리 밝혀 둔다. 또한, 트랜지스터들(M1, M2, M3, M4, M21, M22, M23, M25, M26, M27)은 모두 동일한 채널 폭과 길이를 갖도록 구현하는 것이 바람직하지만, 이에 한정되는 것은 아니며 다양한 디자인 룰에 따라 설계될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 주파수 2체배기(100)의 회로도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 주파수 2체배기(100)는 기본적인 차동 회로(10)와 고조파 억압특성을 최적화하기 위한 나머지 회로, 즉, 이득 조절 회로(R11, R12, M11, M12)를 포함한다.
차동 회로(10)는 제1입력 트랜지스터(M1) 및 제2입력 트랜지스터(M2)를 통해 입력되는 차동 AC(Alternating Current) 신호(inp, inn)를 증폭하고 가상 접지를 통해 주파수 체배된(예, 2배 체배) 신호(output)를 출력하는 기본적인 차동 증폭기 구조의 회로이다. 제1입력 트랜지스터(M1) 및 제2입력 트랜지스터(M2)의 소스 단자들이 연결된 가상 접지와 제2전원전압(접지) 사이에 전류원(CS)이 연결되며, 주파수 체배된(예, 2배 체배) 증폭 신호(V+-V-)가 가상 접지에 연결된 커패시터(C1)를 통해 출력될 수 있다. 차동 AC 신호(inp, inn) 각각은 커패시터(CA/CB)를 통해 제1입력 트랜지스터(M1) 및 제2입력 트랜지스터(M2)의 각각의 게이트 단자로 입력된다.
그러나, 이와 같은 차동 회로(10) 만으로는, 차동 AC 신호(inp, inn)의 진폭 부정합에 의해 주파수 체배된 신호에 원치 않은 고조파 신호가 포함될 수 있다.
따라서, 본 발명에 따라 고조파 억압특성을 최적화하기 위하여, 제1입력 트랜지스터(M1) 및 제2입력 트랜지스터(M2)의 각각의 게이트 단자는 저항(R11/R12)를 통해 제1 DC(Direct Current) 전압(Vg1)으로 바이어스된다.
또한, 본 발명의 제1 실시예에 따른 주파수 2체배기(100)는 고조파 억압특성을 최적화하기 위한 보조 트랜지스터(M11, M12)를 포함하며, 트랜지스터(M11, M12) 각각은 제1입력 트랜지스터(M1) 및 제2입력 트랜지스터(M2)에 흐르는 전류를 제어하여 주파수 체배된 신호(output)의 출력 이득을 조절한다. 이에 따라 제1입력 트랜지스터(M1) 및 제2입력 트랜지스터(M2)의 전체 이득 차이를 줌으로써, 진폭 차이가 있는 차동 AC 신호(inp, inn)에 대하여 가상 접지를 통해 고조파가 최소화된 주파수 체배 신호(output)를 획득할 수 있도록 하였다.
도 1의 본 발명의 제1 실시예에 따른 주파수 2체배기(100)에서는, 트랜지스터들(M1, M2, M11, M12)이 NMOS(N-type MOS) 트랜지스터로 구현된 예를 나타내었으며, 또한, 차동 회로(10)의 제1입력 트랜지스터(M1) 및 제2입력 트랜지스터(M2) 각각의 드레인 단자와 제1전원전압(예, VDD) 사이에 저항(R1/R2) 부하(load)가 연결된 예를 나타내었다.
도 2는 본 발명의 제2 실시예에 따른 주파수 2체배기(200)의 회로도이다.
도 2의 본 발명의 제2 실시예에 따른 주파수 2체배기(200)는, 도 1의 본 발명의 제1 실시예에 따른 주파수 2체배기(100)의 구조와 대부분 유사하고, 다만, 전체이득을 높이기 위하여 차동 회로(10)의 제1입력 트랜지스터(M1) 및 제2입력 트랜지스터(M2) 각각의 드레인 단자와 제1전원전압(예, VDD) 사이에 인덕터(L1/L2) 부하(load)가 연결된 예를 나타내었다.
도 2의 본 발명의 제2 실시예에 따른 주파수 2체배기(200)의 동작은, 도 1의 본 발명의 제1 실시예에 따른 주파수 2체배기(100)의 동작과 유사하다.
도 3은 본 발명의 제3 실시예에 따른 주파수 2체배기(300)의 회로도이다.
도 3의 본 발명의 제3 실시예에 따른 주파수 2체배기(300)는, 도 1의 본 발명의 제1 실시예에 따른 주파수 2체배기(100)의 구조와 대부분 유사하고, 다만, 도 1의 보조 트랜지스터(M11, M12) 대신에 전류 미러(current mirror) 동작하는 전류원(Ib1/Ib2)에 의해 바이어스를 받는 트랜지스터들(M21, M22, M23/M25, M26, M27)을 이용하는 예를 나타낸다. 이와 같은 구조에 따라, 도 3의 본 발명의 제3 실시예에 따른 주파수 2체배기(300)의 동작 역시, 도 1의 본 발명의 제1 실시예에 따른 주파수 2체배기(100)의 동작과 유사하다. 다만, 여기서는 메인 입력 트랜지스터(M1, M2)와 보조 트랜지스터(M11, M12)의 트랜스컨덕턴스(gm) 특성을 개선할 수 있어, 가상접지에 공급되는 신호의 선형성이 개선되어 보다 좋은 고조파 억압특성을 얻을 수 있게 된다.
한편, 본 발명의 제1 실시예에 따른 주파수 2체배기(100)에서 NMOS 트랜지스터들(M1, M2, M11, M12) 대신에, PMOS(P-type MOS) 트랜지스터(M3, M4, M31, M32)로 대체하여 구현된 예로서, 도 4에 본 발명의 제4 실시예에 따른 주파수 2체배기(400)를 도시하였다.
도 4의 본 발명의 제4 실시예에 따른 주파수 2체배기(400)의 동작은, 도 1의 본 발명의 제1 실시예에 따른 주파수 2체배기(100)의 동작과 유사하다. 다만, 여기서, 보조 트랜지스터(M31, M32)는 고조파 억압특성을 최적화하며, 제1입력 트랜지스터(M3) 및 제2입력 트랜지스터(M4) 각각의 드레인 단자와 제2전원전압(예, 접지) 사이에 저항(R3/R4) 부하(load)가 연결된다. 또한, 제1입력 트랜지스터(M3) 및 제2입력 트랜지스터(M4)의 소스 단자들이 연결된 가상 접지와 제1전원전압(예, VDD) 사이에 전류원(CS)이 연결되며, 주파수 체배된(예, 2배 체배) 증폭 신호(V+-V-)가 가상 접지에 연결된 커패시터(C2)를 통해 출력될 수 있다.
또한, 본 발명의 제2 실시예에 따른 주파수 2체배기(200)에서 NMOS 트랜지스터들(M1, M2, M11, M12) 대신에, PMOS(P-type MOS) 트랜지스터(M3, M4, M31, M32)로 대체하여 구현된 예로서, 도 5에 본 발명의 제5 실시예에 따른 주파수 2체배기(500)를 도시하였다.
도 5의 본 발명의 제5 실시예에 따른 주파수 2체배기(500)의 동작은, 도 2의 본 발명의 제2 실시예에 따른 주파수 2체배기(200)의 동작과 유사하다. 다만, 여기서, 보조 트랜지스터(M31, M32)는 고조파 억압특성을 최적화하며, 제1입력 트랜지스터(M3) 및 제2입력 트랜지스터(M4) 각각의 드레인 단자와 제2전원전압(예, 접지) 사이에 인덕터(L3/L4) 부하(load)가 연결된다. 또한, 제1입력 트랜지스터(M3) 및 제2입력 트랜지스터(M4)의 소스 단자들이 연결된 가상 접지와 제1전원전압(예, VDD) 사이에 전류원(CS)이 연결되며, 주파수 체배된(예, 2배 체배) 증폭 신호(V+-V-)가 가상 접지에 연결된 커패시터(C2)를 통해 출력될 수 있다.
이와 같은 본 발명의 실시예들에 따른 주파수 2체배기들(100~500)은, 보조 트랜지스터(예, M11, M12 등)를 포함하는 이득 조절 회로에 의해, 제1입력 트랜지스터(M1) 및 제2입력 트랜지스터(M2)에 흐르는 전류를 제어하여 주파수 체배된 신호(output)의 출력 이득을 조절해 고조파 억압특성을 최적화한다.
즉, 도 1,2,4,5에서, 주파수 2체배기들(100, 200, 400, 500) 각각은, 이득 조절 회로로서, 각각 하나 이상의 트랜지스터를 포함하는 제1조절회로(M11/M31) 및 제2조절회로(M12/M32)를 포함한다.
제1조절회로는 제1입력 트랜지스터(M1/M3)의 드레인 단자와 소정의 전압(예, 접지) 사이에 연결된 트랜지스터(M11/M31)를 포함하고, 제1입력 트랜지스터(M1/M3)의 전류를 제어한다. 제2조절회로는 제2입력 트랜지스터(M2/M4)의 드레인 단자와 소정의 전압(예, 접지) 사이에 연결된 트랜지스터(M12/M32)를 포함하고, 제2입력 트랜지스터(M2/M4)의 전류를 제어한다.
제1조절회로의 트랜지스터(M11/M31)와 제2조절회로의 트랜지스터(M12/M32)는, 각각의 게이트 단자를 통해 각각의 DC 전압(Vg1, Vg2)에 의한 바이어스를 받는다. 도면에서 제1입력 트랜지스터(M1/M3)와 제2입력 트랜지스터(M2/M4)의 바이어스 전압(Vg1)이 제2조절회로의 트랜지스터(M12/M32)에도 바이어스되고, 제1조절회로의 트랜지스터(M11/M31)는 다른 전압값을 갖는 바이어스 전압(Vg2)으로 바이어스된 것을 예로 들어 도시하였다. 다만, 이에 한정되지 않으며, 제1조절회로의 트랜지스터(M11/M31)와 제2조절회로의 트랜지스터(M12/M32)는, 서로 다른 전압값을 갖는 서로 다른 DC 전압으로 바이어스될 수 있으며, 일례로서, 바이어스 전압 중 하나는 제1입력 트랜지스터(M1/M3)와 제2입력 트랜지스터(M2/M4)의 바이어스 전압(Vg1)과 동일하게 할 수 있다.
한편, 도 3과 같이, 보조 트랜지스터(M11, M12) 대신에 전류 미러(current mirror) 동작하는 전류원(Ib1/Ib2)에 의해 바이어스를 받는 트랜지스터들(M21, M22, M23/M25, M26, M27)을 이득 조절 회로로 이용하는, 주파수 2체배기(300)에서는, 각각 하나 이상의 트랜지스터를 포함하는 제1조절회로(M21, M22, M23) 및 제2조절회로(M25, M26, M27)를 포함한다. 제1조절회로(M21, M22, M23)는 제1입력 트랜지스터(M1)에 흐르는 전류를 제어하고 제2조절회로(M25, M26, M27)는 제2입력 트랜지스터(M2)에 흐르는 전류를 제어함으로써, 주파수 체배된 신호(output)의 출력 이득을 조절해 고조파 억압특성을 최적화할 수 있다.
여기서, 제1조절회로에서, 제1 트랜지스터(M21)와 제2 트랜지스터(M22)는, 제1입력 트랜지스터(M1)의 드레인 단자와 소정의 전압(예, 접지) 사이에 직렬 연결된다. 제3 트랜지스터(M23)는 제1전류원(Ib1)과 소정의 전압(예, 접지) 사이에 연결되며 그 게이트 단자와 드레인 단자가 연결되어 있다. 제1 트랜지스터(M21)의 게이트 단자는 제2 DC 전압(Vg2)과 연결되고, 제2 트랜지스터(M22)와 제3 트랜지스터(M23)의 게이트 단자는 연결되어 있다.
또한, 제2조절회로에서, 제4 트랜지스터(M25)와 제5 트랜지스터(M26)는, 제2입력 트랜지스터(M2)의 드레인 단자와 소정의 전압(예, 접지) 사이에 직렬 연결된다. 제6 트랜지스터(M27)는 제2전류원(Ib2)과 소정의 전압(예, 접지) 사이에 연결되며 그 게이트 단자와 드레인 단자가 연결되어 있다. 제4 트랜지스터(M25)의 게이트 단자는 제1 DC 전압(Vg1)과 연결되고, 제5 트랜지스터(M26)와 제6 트랜지스터(M27)의 게이트 단자는 연결되어 있다.
도 6은 본 발명의 주파수 2체배기(100~500)에 입력되는 차동 신호의 예이다.
도 7은 본 발명의 주파수 2체배기(100~500)에서 이득 조절 회로의 존재 여부에 따른 주파수 체배된 신호의 출력 특성에 대한 비교예이다.
도 6과 같이, 진폭 크기가 0.2Vpp 차이가 있는, 6.5GHz 정도의 주파수(f0)를 갖는 입력 차동 신호(610, 620)를 제1입력 트랜지스터(M1/M3)와 제2입력 트랜지스터(M2/M4)에 인가할 때, 도 7과 같이 본 발명의 이득 조절 회로가 있는 경우(720)는 이득 조절 회로가 없는 경우(710)에 비교하여, 2f0로 주파수 체배된 신호의 고조파 특성은 낮게 나타나는 시뮬레이션 결과를 확인하였다.
즉, 제1조절회로의 트랜지스터(M11/M31)에 바이어스되는 제1 DC 전압(Vg1)이 1.2V인 경우, 도 8과 같이, 제2조절회로의 트랜지스터(M12/M32)에 바이어스되는 제2 DC 전압(Vg2)이 1.03V일때가 고조파 억압 특성이 최적화 됨을 확인할 수 있었다.
상술한 바와 같이, 본 발명에 따른 최적화된 고조파 억압 특성을 갖는 주파수 2체배기(100~500)에 따르면, 싱글(single) 구조의 회로 방식을 사용하지 않고, 차동 구조를 적용하였으며, 차동 구조에서 발생되는 입력 신호의 오차를 극복하기 위해서 보조 트랜지스터나, 차동 증폭기의 한쪽 트랜지스터의 바이어스를 조정하는 방법을 적용하여 고조파 억압특성의 최적화를 가능하게 하였다. 또한, CMOS 공정의 주파수 한계를 극복하고 고조파 억압특성을 최적화하여, 전압제어 발진기에서 발생하는 LO 신호보다 2배이상 높은 주파수 대역에서 주파수 체배된 LO 신호를 발생할 수 있도록 하였으며, 그리고, 주파수 2체배기에서 핵심 규격인 고조파 억압특성을 칩 내에서 최적화할 수 있어 모듈 구현 시 부가적인 회로를 요구하지 않은 장점이 있으며, 공정의 한계를 극복하여 높은 주파수 대역의 LO 모듈을 CMOS 공정으로 집적화해 온칩 구현이 가능하도록 하였다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
차동 회로(10/20)
제1조절회로(M11/M31/M21, M22, M23)
제2조절회로(M12/M32/M25, M26, M27)

Claims (8)

  1. 제1 DC 전압으로 바이어스 된 제1입력 트랜지스터 및 제2입력 트랜지스터를 통해 입력되는 차동 AC 신호를 증폭하고 가상 접지를 통해 주파수 체배된 신호를 출력하는 차동 회로; 및
    상기 제1입력 트랜지스터 및 상기 제2입력 트랜지스터에 흐르는 전류를 제어하여 상기 주파수 체배된 신호의 출력 이득을 조절하는 이득 조절 회로를 포함하고,
    상기 이득 조절 회로는, 하나 이상의 트랜지스터를 이용하여 상기 제1입력 트랜지스터의 전류 제어를 위한 제1조절회로, 및 다른 하나 이상의 트랜지스터를 이용하여 상기 제2입력 트랜지스터의 전류 제어를 위한 제2조절회로를 포함하며,
    상기 제1조절회로와 상기 제2조절회로 중 하나는 상기 제1 DC 전압을 이용하며, 상기 제1조절회로와 상기 제2조절회로 중 다른 하나는 상기 제1 DC 전압과 다른 전압값을 갖는 제2 DC 전압을 이용하는 주파수 2체배기.
  2. 삭제
  3. 제1항에 있어서,
    NMOS 트랜지스터인 상기 제1입력 트랜지스터 및 상기 제2입력 트랜지스터 각각의 드레인 단자와 제1전원전압 사이에 저항이 연결된 주파수 2체배기.
  4. 제1항에 있어서,
    NMOS 트랜지스터인 상기 제1입력 트랜지스터 및 상기 제2입력 트랜지스터 각각의 드레인 단자와 제1전원전압 사이에 인덕터가 연결된 주파수 2체배기.
  5. 제1항에 있어서,
    PMOS 트랜지스터인 상기 제1입력 트랜지스터 및 상기 제2입력 트랜지스터 각각의 드레인 단자와 제2전원전압 사이에 저항이 연결된 주파수 2체배기.
  6. 제1항에 있어서,
    PMOS 트랜지스터인 상기 제1입력 트랜지스터 및 상기 제2입력 트랜지스터 각각의 드레인 단자와 제2전원전압 사이에 인덕터가 연결된 주파수 2체배기.
  7. 제1항에 있어서,
    상기 제1조절회로는, 상기 제1입력 트랜지스터의 드레인 단자와 소정의 전압 사이에 연결된 제1 트랜지스터를 포함하고,
    상기 제2조절회로는, 상기 제2입력 트랜지스터의 드레인 단자와 상기 소정의 전압 사이에 연결된 제2 트랜지스터를 포함하며,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각의 게이트 단자는 상기 각각의 DC 전압에 의한 바이어스를 받는 주파수 2체배기.
  8. 제1항에 있어서,
    상기 제1조절회로는, 상기 제1입력 트랜지스터의 드레인 단자와 소정의 전압 사이에 직렬 연결된 제1 트랜지스터와 제2 트랜지스터, 및 제1전류원과 상기 소정의 전압 사이에 연결되며 게이트 단자와 드레인 단자가 연결되어 있는 제3 트랜지스터를 포함하되, 여기서 상기 제1 트랜지스터의 게이트 단자는 상기 제2 DC 전압과 연결되고, 상기 제2 트랜지스터와 상기 제3 트랜지스터의 게이트 단자가 연결되어 있고,
    상기 제2조절회로는, 상기 제2입력 트랜지스터의 드레인 단자와 소정의 전압 사이에 직렬 연결된 제4 트랜지스터와 제5 트랜지스터, 및 제2전류원과 상기 소정의 전압 사이에 연결되며 게이트 단자와 드레인 단자가 연결되어 있는 제6 트랜지스터를 포함하되, 여기서 상기 제4 트랜지스터의 게이트 단자는 상기 제1 DC 전압과 연결되고, 상기 제5 트랜지스터와 상기 제6 트랜지스터의 게이트 단자가 연결되어 있는 주파수 2체배기.
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