KR101823261B1 - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따르면, 채널 부재; 상기 채널 부재의 외부 표면의 적어도 일부를 둘러싸는 고분자 담지층; 및 상기 고분자 담지층 내에 형성되고, 물분자(WM)들을 포함하는 트랩층을 포함하며, 상기 트랩층에 트랩핑 또는 상기 트랩층으로부터 디트랩핑되는 하전 입자들에 의해 적어도 하나의 데이터 상태가 정의되는 비휘발성 메모리 소자가 제공된다.
Description
본 발명은 반도체 기술에 관한 것으로서, 더욱 상세하게는, 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
디지털 카메라, 스마트폰 및 태블릿 PC와 같은 휴대용 디지털 응용 기기들의 수요가 증가하고 종래의 하드 디스크가 SSD(solid-state drives)로 대체되면서, 비휘발성 메모리 시장은 급속도로 팽창하고 있다. 상기 비휘발성 메모리 소자로서, 저비용으로 고집적이 가능한 낸드(NAND) 플래시 메모리 소자가 대표적이다.
상기 메모리 소자의 집적도는 제품의 가격을 결정하는 중요한 요인으로 작용되고 있다. 예컨대, 상기 메모리 소자의 집적도가 높아질수록 상기 메모리 소자의 제품 가격은 낮아질 수 있다. 일반적으로, 메모리 소자의 집적도를 높이기 위해, 상기 메모리 소자의 크기를 작게 제조하거나 상기 메모리 소자에 복수의 서로 다른 전류를 공급할 수 있도록 하여 상기 메모리 소자가 저장할 수 있는 비트 크기를 증가시키고 있다.
실리콘을 이용한 메모리 소자들은 전하를 충전하는 커패시터의 특성 한계와 과도한 누설전류 발생 등으로 인한 메모리 특성 열화로 인하여 더 이상 고집적화는 어려운 것으로 알려져 있다. 이에 대한 대안으로, 탄소나노튜브(Carbon nanotube: CNT)를 이용하는 반도체 소자가 개발되고 있다. 상기 탄소나노튜브는 직경이 수~수십 나노미터의 튜브형 소재로 열전도율이 높아 안정적이며 전기전도도가 기존의 금속에 비해 월등히 높은 특성을 가지고 있다. 또한, 상기 탄소나노튜브를 이용하는 소자는 나노 크기 채널로 전하 이동을 제어하므로 저전력 소자 구동이 가능하고, 채널 역할을 하는 상기 탄소나노튜브의 나노 크기로 인해 메모리 소자에 나노 크기의 전기장 분포가 형성되므로 이 현상을 이용하여 비휘발성 메모리로 동작시킬 수 있다.
종래에는, 금속 입자(particle)을 이용하여 전하를 조절하거나 실리콘 산화막에 불순물을 이용하여 메모리 특성을 갖는 탄소나노튜브가 제조되고 있다. 하지만, 금속 입자를 사용하는 경우에 소자의 수율(transference number)이 좋지 못하고 안정성이 낮다. 또한, 실리콘 산화막에 불순물을 이용하는 경우 유연한 소자를 제작하기 어려운 단점이 있다.
또한, 종래의 탄소나노튜브를 이용하는 메모리 소자는 2 비트 이상 이진 정보를 저장하기 위한 멀티레벨의 전류 상태를 제공하는 메모리 특성을 지원하지 않는다. 그러므로, 종래의 탄소나노튜브를 이용하는 메모리 소자는 멀티레벨의 전류 상태를 이용하여 집적도를 높이는데 한계가 있다.
따라서, 본 발명이 해결하고자 하는 기술적 과제는, 메모리 소자의 수율과 안정성을 향상시키고, 유연성을 제공하며, 메모리 집적도를 높이기 위한 멀티레벨의 전류 상태를 제공할 수 있는 비휘발성 메모리 소자를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 다른 기술적 과제는 전술한 이점을 갖는 비휘발성 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명의 실시예에서, 채널 부재; 상기 채널 부재의 외부 표면의 적어도 일부를 둘러싸는 고분자 담지층; 및 상기 고분자 담지층 내에 형성되고, 물분자들을 포함하는 트랩층을 포함하며, 상기 트랩층에 트랩핑 또는 상기 트랩층으로부터 디트랩핑되는 하전 입자들에 의해 적어도 하나의 데이터 상태가 정의되는 비휘발성 메모리 소자가 제공된다. 프로그래밍 전압이 인가될 때, 상기 프로그래밍 전압의 크기에 비례하여 상기 하전 입자들이 중 제 1 하전 입자들이 상기 채널 부재의 외부 표면에 트랩핑될 수 있다. 상기 트랩핑된 상기 제 1 하전 입자들에 의해 상기 채널 부재 내에 제 2 하전 입자들이 충전될 수 있다. 소거 전압이 인가될 때, 상기 제 1 하전 입자들이 상기 트랩층의 상기 물분자들에 의해 트랩핑될 수 있다. 상기 제 2 하전 입자들이 상기 트랩층으로 확산될 수 있다. 읽기 전압이 인가될 때, 상기 채널 부재 내에 충전된 제 2 하전 입자들이 형성하는 채널을 통해, 전류가 흐를 수 있다. 상기 채널 부재 내에 충전된 제 2 하전 입자들은 상기 적어도 하나의 데이터 상태에 대응할 수 있다. 상기 트랩층의 물분자들과 상기 채널 부재는 고분자 사슬에 의해 서로 분리되어 상기 트랩층의 물분자들과 상기 채널 부재 사이 전하 터널링이 가능할 수 있다. 상기 고분자 담지층에 함유된 상기 물분자들이 차지하는 비율이 1 wt% 내지 5 wt%일 수 있다. 상기 고분자는 폴리메타크릴산 메틸(poly(methylmethacrylate: PMMA), 폴리스티렌(polystyrene: PS), 폴리비닐피롤리돈(Polyvinylpyrrolidone: PVP), PEO(Polyethylene Oxide), poly(9,9-dioctylfluorene-co-benzothiadiazole)(F8BT), poly(vinylidene fluoride-cotrifluoroethylene)(PVDF-TrFE), poly(vinylidene fluoride- co-hexafluoropropylene)(PVDF-HFP) 또는 poly(vinylidene-fluoride-trifluoroethylene-chlorotrifluoroethylene)(PVDF-TrFE-CTFE), 폴리메틸메타크릴레이트(Poly Methyl MethAcrylate: PMMA), 테트라하이드로퓨란(Tetrahydrofuran: THF) 중 하나이고, 상기 고분자 담지층은 용매에 의해 상기 고분자와 물분자(WM)들이 혼합된 용액이 경화되면서 형성된 박막일 수 있다. 상기 용매는 테트라하이드로퓨란(tetrahydrofuran: THF), 사이클로헥산, 사염화탄소, 벤젠, 데칼린(decalin), 테트랄린 (tetralin), M-크실렌(m-xylene), O-크실렌(o-xylene), 메틸알코올(methyl alcohol: MeOH), 에틸알코올(ethylalcohol: EtOH), 이소프로필알코올(iso-propylalcohol: i-PrOH), 그리고 tert-부틸에틸케톤(tert-butylalcohol: t-BuOH), 메탄올(methanol), 에탄올(ethanol), 뷰탄올(butanol), 클로로폼(Chloroform), 다이클로로메테인(Dichloromethane), 아세트산에틸(ethylacetate), 헥세인(Hexane), 다이에틸 에터 (diethylehter), 아세토니트릴(acetonitrile), 벤젠(benzene) 또는 이들의 혼합물 중 하나를 포함할 수 있다. 상기 채널 부재는 탄소나노튜브를 포함하고, 상기 탄소나노튜브는 단일벽 탄소나노튜브(single-walled carbon nanotube: SWNT), 이중벽 탄소나노튜브(double-walled carbon nanotube: DWNT) 또는 다중벽 탄소나노튜브(multi-walled carbon nanotube: MWNT) 중 하나를 포함할 수 있다. 상기 채널 부재 상에 서로 이격되어 배치되는 소스 전극과 드레인 전극을 더 포함할 수 있다. 상기 비휘발성 메모리 소자는 상기 채널 부재 및 고분자 담지층에 전계를 인가하기 위한 게이트 전극; 및 상기 채널 부재와 상기 게이트 전극 사이의 게이트 절연층을 더 포함할 수 있다. 상기 게이트 전극은, 불순물이 도핑된 실리콘 재료이며, 상기 게이트 절연층은 실리콘옥사이드(SiO2), 알루미늄옥사이드(Al2O3), 지르콘옥사이드(ZrO2), 지르콘실리케이트(Zr silicate), 하프늄옥사이드(HfO 또는 HfO2) 또는 하프늄실리케이트(Hf silicate) 중 하나를 포함할 수 있다.
기판을 제공하는 단계; 상기 기판 상에 게이트 전극층을 적층하는 단계; 상기 게이트 전극층 상에 게이트 절연층을 적층하는 단계; 상기 게이트 절연층에 채널 부재를 형성하는 단계; 상기 채널 부재 상에, 용매에 의해 물과 고분자가 혼합된 용액을 이용하여, 고분자 담지층을 형성하는 단계; 및 상기 채널영역과 상기 고분자 담지층 사이에, 상기 고분자 담지층에 임베디드된 적어도 물분자(WM)들을 기반으로 트랩층을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법이 제공될 수 있다. 상기 비휘발성 메모리 소자의 제조 방법은 상기 채널 부재를 형성하는 단계 후에, 상기 채널 부재를 진공하에 열 처리하는 단계를 더 포함할 수 있다. 또한, 상기 비휘발성 메모리 소자의 제조 방법은 상기 채널 부재 상에, 소스 전극 및 드레인 전극 중 적어도 하나를 적층하는 단계를 더 포함할 수 있다. 상기 트랩층의 물분자들과 상기 채널 부재는 고분자 사슬에 의해 서로 분리되어 상기 트랩층의 물분자들과 상기 채널 부재 사이 전하 터널링이 가능할 수 있다. 상기 고분자 담지층에 함유된 상기 물분자들이 차지하는 비율이 1 wt% 내지 5 wt%일 수 있다.
본 발명의 실시예에 따르면, 채널 부재의 외부 표면 상에 형성되고 물분자(WM)들이 함유되는 고분자 담지층 및 상기 고분자 담지층 내에 형성되는 트랩층을 포함하며, 상기 트랩층에 트랩핑 또는 상기 트랩층으로부터 디트랩핑되는 적어도 하나의 하전 입자에 의해 적어도 하나의 데이터 상태가 정의됨으로써, 메모리 소자의 수율과 안정성을 향상시키고 유연성을 제공하고 또한 메모리 집적도를 높이기 위한 멀티레벨의 전류 상태를 갖는 비휘발성 메모리 소자가 제공될 수 있다.
도 1a과 도 1b는 각각 본 발명의 실시 예에 따른 비휘발성 메모리 소자의 단위 셀(메모리 셀) 구조를 보여주는 단면도 및 사시도이다.
도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 단위 셀의 동작 메커니즘을 설명하기 위한 도면이다.
도 3a은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 전달 특성(IDS-VGS)을 보여주는 히스테리시스 곡선이다.
도 3b 및 도 3c는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 데이터 의 유지 능력(data retention capabilities)을 보여주는 그래프이다.
도 3d는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 스위칭 내구성 특성(switching endurance property)을 보여주는 그래프이다.
도 3e는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 프로그래밍/읽기/소거/읽기의 한 주기의 특성을 나타내는 그래프이다.
도 4a는 본 발명의 실시예에 따른 비휘발성 메모리 소자에서 물 농도 변화에 따른 메모리 윈도우(ΔVTH)와 메모리 전류 비를 나타내는 그래프이다.
도 4b는 본 발명의 실시예에 따른 비휘발성 메모리 소자에서 온도 변화에 따른 메모리 윈도우(ΔVTH)를 나타내는 그래프이다.
도 4c는 본 발명의 실시예에 따른 비휘발성 메모리 소자에서 시간 변화에 따른 진공 상태와 대기 환경에서의 메모리 윈도우(ΔVTH)를 나타내는 그래프이다.
도 4d는 본 발명의 실시예에 따른 비휘발성 메모리 소자로부터 획득된 로그 스케일에서 메모리 전류 비의 분포를 나타내는 그래프이다.
도 5a는 본 발명의 실시예에 따른 게이트-소스 전압(VGS)의 스윕 범위(sweep range)의 변화에 따른 비휘발성 메모리 소자의 전달 특성(IDS-VGS)을 보여주는 히스테리시스 곡선이다.
도 5b는 본 발명의 실시예에 따른 VGS의 스윕 범위(sweep range)의 변화에 따른 비휘발성 메모리 소자의 전달 특성(IDS-VGS)을 확대한 히스테리시스 곡선이다.
도 5c는 본 발명의 실시예 따른 비휘발성 메모리 소자에서 이진 정보 비트들의 읽기 전류 레벨들의 유지 특성(retention property)을 보여주는 그래프이다.
도 5d는 본 발명의 실시예 따른 비휘발성 메모리 소자에서 멀티 레벨 데이터 쓰기 및 읽기 특성의 측정하기 위한 전압 훈련 시퀀스(voltage train sequence) 및 드레인-소스 전류(IDS)를 특징으로 하는 소자의 멀티 레벨 동적 메모리 스위칭 특성을 나타내는 그래프이다.
도 5e는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 읽기와 쓰기의 내구 수명을 보여주는 그래프이다.
도 5f는 본 발명의 실시예에 따른 비휘발성 메모리 소자에서 온도 변화에 따른 4개의 전류 상태의 변동을 보여주는 그래프이다.
도 6은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 도면이다.
도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 단위 셀의 동작 메커니즘을 설명하기 위한 도면이다.
도 3a은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 전달 특성(IDS-VGS)을 보여주는 히스테리시스 곡선이다.
도 3b 및 도 3c는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 데이터 의 유지 능력(data retention capabilities)을 보여주는 그래프이다.
도 3d는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 스위칭 내구성 특성(switching endurance property)을 보여주는 그래프이다.
도 3e는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 프로그래밍/읽기/소거/읽기의 한 주기의 특성을 나타내는 그래프이다.
도 4a는 본 발명의 실시예에 따른 비휘발성 메모리 소자에서 물 농도 변화에 따른 메모리 윈도우(ΔVTH)와 메모리 전류 비를 나타내는 그래프이다.
도 4b는 본 발명의 실시예에 따른 비휘발성 메모리 소자에서 온도 변화에 따른 메모리 윈도우(ΔVTH)를 나타내는 그래프이다.
도 4c는 본 발명의 실시예에 따른 비휘발성 메모리 소자에서 시간 변화에 따른 진공 상태와 대기 환경에서의 메모리 윈도우(ΔVTH)를 나타내는 그래프이다.
도 4d는 본 발명의 실시예에 따른 비휘발성 메모리 소자로부터 획득된 로그 스케일에서 메모리 전류 비의 분포를 나타내는 그래프이다.
도 5a는 본 발명의 실시예에 따른 게이트-소스 전압(VGS)의 스윕 범위(sweep range)의 변화에 따른 비휘발성 메모리 소자의 전달 특성(IDS-VGS)을 보여주는 히스테리시스 곡선이다.
도 5b는 본 발명의 실시예에 따른 VGS의 스윕 범위(sweep range)의 변화에 따른 비휘발성 메모리 소자의 전달 특성(IDS-VGS)을 확대한 히스테리시스 곡선이다.
도 5c는 본 발명의 실시예 따른 비휘발성 메모리 소자에서 이진 정보 비트들의 읽기 전류 레벨들의 유지 특성(retention property)을 보여주는 그래프이다.
도 5d는 본 발명의 실시예 따른 비휘발성 메모리 소자에서 멀티 레벨 데이터 쓰기 및 읽기 특성의 측정하기 위한 전압 훈련 시퀀스(voltage train sequence) 및 드레인-소스 전류(IDS)를 특징으로 하는 소자의 멀티 레벨 동적 메모리 스위칭 특성을 나타내는 그래프이다.
도 5e는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 읽기와 쓰기의 내구 수명을 보여주는 그래프이다.
도 5f는 본 발명의 실시예에 따른 비휘발성 메모리 소자에서 온도 변화에 따른 4개의 전류 상태의 변동을 보여주는 그래프이다.
도 6은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 도면이다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명은 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형되는 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는" 는 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 층 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 층 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 층 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.
이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.
또한, 본 명세서에서 프로그래밍 전압(VP)은 메모리 소자에 정보 저장을 위한 이진 비트에 대응하는 게이트 전압으로 정의되고, 소거 게이트 전압(VE)은 메모리 소자의 정보를 소거하기 위한 게이트 전압으로 정의되고, 그리고 읽기 전압(VR)은 메모리 소자에 저장되어 있는 정보를 독출하기 위한 게이트 전압으로 정의될 수 있다. 전하 트랩핑(charge trapping)은 트랩층이 물분자(WM)에 의해 전하들이 포획되어 일시적 또는 영구적으로 움직이지 못하게 되는 것을 의미하고, 전하 디트랩핑(charge detrapping)은 트랩층의 물분자(WM)에 포획된 전하들이 비구속되어 움직일 수 있는 것으로 정의될 수 있다. 멀티레벨의 전류 상태는 적어도 2 비트 이상의 복수의 이진 정보들에 각각 대응하는 드레인-소스 전류(IDS)로 정의될 수 있다.
도 1a과 도 1b는 각각 본 발명의 실시 예에 따른 비휘발성 메모리 소자의 단위 셀(메모리 셀) 구조를 보여주는 단면도 및 사시도이다. 상기 단위 셀 또는 상기 메모리 셀은 적어도 2 비트 이상의 이진 정보를 저장하기 위한 데이터 저장소로 정의될 수 있다. 상기 비휘발성 메모리 소자는 복수의 메모리 셀들을 포함할 수 있으며, 상기 복수의 메모리 셀들은 다양한 배열 형태를 가질 수 있다.
도 1a를 참조하면, 비휘발성 메모리 소자의 메모리 셀은 채널 부재(S1), 채널 부재(S1) 상에 형성되고 물분자(WM)들을 함유하는 고분자 담지층(P1) 및 고분자 담지층(P1) 내에 형성되는 트랩층(T1)을 포함한다.
본 발명의 일 실시예에서, 상기 비휘발성 메모리 소자의 메모리 셀은 게이트 전극(E1), 소스 전극(E2), 드레인 전극(E3), 그리고 게이트 전극(E1)과 채널 부재(S1) 사이를 절연시키는 게이트 절연층(D1)을 더 포함할 수 있다. 본 발명의 다른 실시예에서, 비휘발성 메모리 소자의 메모리 셀은, 기판(미도시함) 상에 게이트 전극(E1)이 형성되고, 게이트 전극(E1) 상에 게이트 절연층(D1)이 형성되고, 게이트 절연층(D1) 상에 채널 부재(S1)가 형성되고, 채널 부재(S1) 상에 소스 전극(E2)과 드레인 전극(E3)이 이격되어 형성되고, 채널 부재(S1) 상에 트랩층(T1)과 고분자 담지층(P1)이 더 형성될 수 있다. 도 1a의 메모리 셀은, 하부 게이트 상부 접촉 구조(bottom gate top contact structure)에 기반하여 구현된 구조를 가지며, 이는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 본 발명의 다른 실시예에 따른 메모리 셀은, 상부 게이트 하부 접촉 구조(top gate bottom contact structure)를 가질 수도 있다.
본 발명의 일 실시예에서, 채널 부재(S1)은 적어도 하나의 탄소나노튜브로 형성될 수 있다. 상기 탄소나노튜브는 단일벽 탄소나노튜브(single-walled carbon nanotube: SWNT), 이중벽 탄소나노튜브(double-walled carbon nanotube: DWNT) 또는 다중벽 탄소나노튜브(multi-walled carbon nanotube: MWNT) 중 하나일 수 있다. 바람직하게, 본 발명에서는 탄소나노튜브 중 전기적, 기계적 그리고 화학적 특성이 우수한 SWNT를 이용한다. 여기서, 상기 탄소나노튜브는 기판(미도시함)에 대하여 수직 또는 수평으로 형성될 수 있다. 또한, 탄소나노튜브는 하나의 예일 뿐 본 발명에서 제한되지 않는다. 예컨대, 채널 부재(S1)는 실리콘나노튜브, 보론나이트라이드 나노튜브(BN nanotube) 및 갈륨포스페이트나노튜브(gallium phosphate nanotube) 중 하나를 포함할 수 있다.
고분자 담지층(P1)은 용매에 의해 고분자와 물(H2O)이 섞인 혼합 용액(blend solution)이 경화되어 형성된 층이다. 상기 고분자는 폴리메타크릴산 메틸(poly(methylmethacrylate: PMMA), 폴리스티렌(polystyrene: PS), 폴리비닐피롤리돈(Polyvinylpyrrolidone: PVP), PEO(Polyethylene Oxide), poly(9,9-dioctylfluorene-co-benzothiadiazole)(F8BT), poly(vinylidene fluoride-cotrifluoroethylene)(PVDF-TrFE), poly(vinylidene fluoride- co-hexafluoropropylene)(PVDF-HFP) 및 poly(vinylidene-fluoride-trifluoroethylene-chlorotrifluoroethylene)(PVDF-TrFE-CTFE) 중 하나일 수 있다.
상기 용매는 테트라하이드로퓨란(tetrahydrofuran: THF), 사이클로헥산, 사염화탄소, 벤젠, 데칼린(decalin), 테트랄린 (tetralin), M-크실렌(m-xylene), O-크실렌(o-xylene), 메틸알코올(methyl alcohol: MeOH), 에틸알코올(ethylalcohol: EtOH), 이소프로필알코올(iso-propylalcohol: i-PrOH), 그리고 tert-부틸에틸케톤(tert-butylalcohol: t-BuOH), 메탄올(methanol), 에탄올(ethanol), 뷰탄올(butanol), 클로로폼(Chloroform), 다이클로로메테인(Dichloromethane), 아세트산에틸(ethylacetate), 헥세인(Hexane), 다이에틸 에터 (diethylehter), 아세토니트릴(acetonitrile), 벤젠(benzene) 또는 이들의 혼합물일 수 있다. 일 실시예에서, PMMA와 물을 혼합 시키기 위한 용매로 THF가 사용될 수 있다.
트랩층(T1)은 고분자 담지층(P1) 내에서 적어도 일부 또는 전체 물분자(WM)들이 채널 부재의 외부 표면 주변에 존재함으로써 형성될 수 있다. 이때, 상기 물분자(WM)들과 채널 부재(S1)는 고분자 담지층(P1), 특히 고분자 담지층(P1) 내의 상기 물분자(WM)들 주변의 고분자 사슬(polymer chains) 또는 고분자 네트워크에 의해 이격되어 분리될 수 있다. 이때, 상기 물분자(WM)들에 의해 전극 또는 채널 부재(S1)의 내부로부터 하전 입자들이 트랩핑 또는 디트랩핑될 수 있다. 예컨대, 채널 부재(S1)의 외부 표면을 중심으로 형성된 트랩층(T1)은 고분자 사슬 또는 고분자 네트워크와 결합된 상기 물분자(WM)들로 형성되어, 전하 트랩핑(charge trapping)과 디트랩핑(detrapping)을 수행한다.
본 발명의 일 실시예에서, 트랩층(T1)의 물분자(WM)들에 트랩핑 또는 트랩층(T1)의 물분자(WM)들로부터 디트랩핑되는 적어도 하나의 하전 입자에 의해 적어도 하나의 데이터 상태가 정의될 수 있다. 이때, 멀티레벨의 전류 상태를 이용하는 메모리 셀에서 적어도 하나의 데이터 상태를 정의하는 트랩층(T1)의 밀도 및 안정성은 정밀하게 제어될 필요가 있다. 이는 상기 물분자(WM)들을 함유하는 고분자 담지층(P1)을 구현함으로써 트랩층(T1)의 밀도 및 안정성은 제공될 수 있다. 고분자 담지층(P1)은 두 가지 측면에 기초하여 중요한 역할을 한다. 먼저, 채널 부재(S1)의 주변으로 흡수된 하지만 채널 부재(S1)와 이격되어 분리된 물(H2O) 분자들에 의해 유도된 트랩층(T1)의 밀도는 고분자 담지층(P1) 내의 물 농도에 의해 제어될 수 있다. 둘째, 물분자(WM)들을 둘러싸는 고분자 사슬 또는 고분자 네트워크에 의해 채널 부재(S1)의 표면과 물분자(WM)들이 분리됨으로써, 트랩층(T1)은 분자 레벨 터널링 층(molecule tunneling layer)의 서비스가 가능하다. 트랩층(T1)을 이용한 멀티레벨의 전류 상태를 제어하는 메모리 셀의 동작 메커니즘은 하기 도 2a 내지 도 2e를 참조하여 상세하게 설명될 것이다.
게이트 전극(E1), 소스 전극(E2) 및 드레인 전극(E3)은 금속 또는 도전성 금속 산화물 재료일 수 있으며, 상기 도전성 금속 산화물은 인듐 산화물(InO2), 주석 산화물(SnO2) 또는 아연 산화물(ZnO)을 포함할 수 있다. 도전성 금속 산화물에 관한 전술한 재료들은 예시적이며, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 전극(E1, E2, E3)은 인듐 주석 산화물(ITO), 그래핀(Graphene), 금 나노 와이어(Au nano wire), 은 나노 와이어(Ag nano Wire) 및 금속 매시, 마그네슘, 은과 마그네슘 합금, 칼슘 및/또는 란탄계(lanthanides), 스칸듐(scandium) 및 이트륨(yttrium)을 중 어느 하나를 사용해 형성된 전극일 수 있다. 다양한 실시예에서, 게이트 전극(E1)의 재료와 소스 전극(E2) 및 드레인 전극(E3)의 재료는 서로 다른 재료일 수 있다. 예컨대, 소스 전극(E2) 및 드레인 전극(E3)의 재료는 금 나노 와이어이고 게이트 전극(E1)의 재료는 불순물(예: 전자들 또는 정공들)이 도핑된 실리콘일 수 있다.
본 발명의 실시 예에서, 프로그래밍 전압(VP), 소거 전압(VE) 및 읽기 전압(VR)은 게이트 전극(E1)을 통해 메모리 셀에 공급될 수 있다. 게이트 절연층(D1)은 실리콘 산화물(SiO2), 알루미늄 산화물(Al2O3), 지르콘 산화물(ZrO2), 지르콘실리케이트(Zr silicate), 하프늄옥사이드(HfO 또는 HfO2) 또는 하프늄실리케이트(Hf silicate) 중 하나일 수 있다.
도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 단위 셀의 동작 메커니즘을 설명하기 위한 도면이다. 도 2a는 프로그래밍 전압이 게이트 전극(E1)에 인가될 때, 트랩층(T1) 내부의 전하들과 물분자(WM)들의 상태를 나타내는 도면이고, 도 2b는 제로 전압이 게이트 전극(E1)에 인가될 때 즉, 게이트 전극(E1)에 전압이 공급되지 않는 경우, 트랩층(T1) 내부의 전하와 물분자(WM)들의 상태를 나타내는 도면이고, 도 2c는 소거 전압이 게이트 전극(E1)에 인가될 때, 트랩층(T1) 내부의 전하와 물분자(WM)들의 상태를 나타내는 도면이며, 도 2d는 약 2 V 읽기 전압이 게이트 전극(E1)에 인가될 때, 트랩층(T1) 내부의 전하와 물분자(WM)들의 상태를 나타내는 도면이다.
도 2a를 참조하면, 고분자 담지층(P1)을 포함하는 메모리 소자에서, 프로그램 전압, 예를 들면, 양의 게이트 바이어스가 인가될 때, 전자들은 채널 부재(S1)의 표면에 인접한 물(H2O) 분자에서 예를 들면, 실리콘 산화물의 게이트 절연층(D1)과 채널 부재(S1) 사이의 계면 부근(점선으로 표시된 영역 A)에서, 채널 부재(S1)의 외부 표면에 트랩될 수 있다. 여기서, 상기 프로그램 전압은 소자의 문턱 턴-온 전압(VTH)보다 클 수 있다.
도 2b를 참조하면, 도 2a에서 채널 부재(S1)의 외부 표면에 트랩된 전자들과 정전기 상호작용(electrostatic interactions)에 의해, 채널 부재(S1)에서 정공들(holes)(200)이 발생되어 축적될 수 있다. 이때, 프로그래밍 전압에 의한 전계에 비례하여 양의 전압 방향으로 문턱 턴-온 전압(VTH)이 이동될 수 있다. 예컨대, 프로그램 전압이 증가할수록 문턱 턴-온 전압(VTH)이 증가될 수 있다. 또한, 채널 부재(S1)에서 정공들(holes)이 발생됨으로써 소스와 드레인 사이의 채널이 형성될 수 있다.
도 2c를 참조하면, 음의 소거 전압이 인가될 때, 채널 부재(S1)의 표면에 인접한 물분자(WM)들(201)에 이전 트랩된 전자들(e-)은 채널 부재(S1)에서 주입된 정공들(200)에 의해 중성화될 수 있다. 일부 실시예에서, 정공들이 이전 트랩된 전자들(e-)의 개수보다 더 많이 주입되면 채널 부재(S1)의 표면 주변은 양의 전위로 하전될 것이다. 음의 소거 전압에 의해 이전 형성된 정공들(200)이 채널 부재(S1) 내에 유지되면, 드레인 소스간 채널이 턴온 상태로 유지될 수 있다. 또한, 음의 소거 전압에 의해, 이전 채널 부재(S1)의 외부 표면에 트랩된 전자들(202)은 트랩층(T1)으로 이동되어, 트랩층(T1) 내에 트랩될 수 있다. 여기서, 트랩층(T1)은 물분자(WM)들이 분산된 층일 수 있다. 하기 도 2f를 참조하면, 상기 물분자(WM)는 수소와 산소로 구성되어, 물분자(WM)에서 상기 수소가 전자를 끌어당기는 인력을 가지고 상기 산소가 정공을 끌어당기는 인력을 가질 수 있다.
본 발명의 일 실시예에서, 상기 음의 소거 전압이 점차 낮아지면, 정공들(200)은 트랩층(T1)으로 확산되어 이동될 수 있다. 이때, 전자들이 채널 부재(S1)으로 이동되어야 하지만, 물분자(WM)들에 의해 형성된 트랩층(T1)에 의해 이동하지 못하게 될 수 있다.
이후, 제로에 가까운 게이트 전압에서, 채널 부재(S1)는 낮은 OFF 상태가 되어 채널 부재(S1)를 통해 소스-드레인 전류(IDS)가 거의 흐르지 않는다. 도 2a 내지 도 2d에서 만약 얼기설기 얽힌 고분자 사슬 혹은 고분자 네트워크가 없는 경우, 채널 부재에 직접 접촉하는 물분자(WM)들에 트랩된 정공들은 쉽게 중성화되고 또한 전자들에 의해 중성화될 수 있다. 여기서, 전자들은 전극(예: E2)으로부터 주입된 전자들이거나 채널 부재(S1)으로부터 유입된 전자들이거나, 트랩층(T1) 내에 존재하는 자유 전자들일 수 있다. 그에 따라, 하기 도 3c처럼 읽기 전압에서 시간이 지남에 따라 점차 IDS가 증가하는 결과를 초래할 수 있다.
도 2d를 참조하면, 전자들 및/또는 정공들을 포획하는 물분자(WM)들은 고분자 담지층(P1) 내에서 임베드되어, 고분자 사슬에 의해 채널 부재(S1)의 표면과 분리된다. 예컨대, 고분자 담지층(P1) 내의 적어도 일부 물분자(WM)들을 채널 부재(S1)의 표면을 기반으로 트랩층(T1)을 형성하고, 트랩층(T1) 내의 물분자(WM)들은 전자들 및/또는 정공들을 트랩핑 또는 디트랩핑 시킬 수 있다.
여기서, 고분자 담지층(P1)의 얼기설기 얽힌 고분자 사슬 또는 고분자 네트워크는 터널링 계층으로 역할을 할 수 있다. 상기 터널링 계층은 프로그램 전압과 소거 전압에서 전하 터널링을 허용하고, 그리고 저장된 전하의 누설을 방지할 수 있다.
도 2e를 참조하면, 비휘발성 메모리 소자의 전달 특성(IDS-VGS)을 보여주는 히스테리시스 곡선에서, ①은 도 2a의 프로그래밍 전압 인가에 대응하는 지점이고, ②는 도 2b의 제로 전압 인가에 대응하는 지점이고, ③은 도 2c의 소거 전압 인가에 대응하는 지점이고, 그리고 ④는 도 2d의 2 V 전압 인가에 대응하는 지점을 나타낸다.
도 2a 내지 도 2f는 채널 부재(S1)이 정공들에 의해 형성되는 P형 FET를 이용한 비휘발성 메모리에 대한 예를 들었지만 본 발명은 이에 한정되지 않는다. 예컨대, 본 발명은 채널 부재(S1)이 전자들에 의해 형성되는 N형 FET를 이용한 비휘발성 메모리에 적용될 수 있다.
대다수 탄소나노튜브 기반 FET에서, 탄소나노튜브에 전하 도핑, 게이트 절연체 또는 공기층(air interface)에 트랩된(trapped) 유도 전하들, 그리고 절연 산화층(insulating oxide layer)과 연관된 추가 전하 이동으로 인해, 드레인-소스 전류(IDS)의 히스테리시스 동작이 나타난다. 소자의 문턱 전압(VTH)은 순방향으로(OFF에서 ON으로) 그리고 역방향으로(ON에서 OFF로) 스윕된 게이트-소스 전압(VGS)이 인가된 게이트 바이어스에 따라 달라질 수 있다. 이러한 히스테리시스 특성에 의해 소자의 안정적인 동작이 방해될 수 있다.
따라서, 상기 히스테리시스는 집적회로와 센서 같은 소자의 안정적인 동작을 위해서 제거되야 한다. 한편, 상기 히스테리시스는 탄소나노튜브 기반 FET가 비휘발성 메모리로 동작하도록 '1' 또는 '0'의 부울 값에 대응하는 두 개의 다른 전류 상태를 가질 수 있다. 상기 비휘발성 메모리는 전력 없이 저장된 정보를 유지할 수 있다.
또한, 탄소나노튜브 기반의 비휘발성 메모리의 동작은 부동 게이트(floating gate)를 이용하는 실리콘 기반 플래시 메모리의 메커니즘과 유사하게, 탄소나노튜브 표면에 프로그래밍 가능한 전하 트랩핑(charging trapping)과 전하 디트랩핑(de-trapping)에 의해, 동작된다. 하지만, 용액 공정 기반(solution-processed) NSWNT(networked single-walled carbon nanotube)를 이용한 대부분 FET 메모리는 실리콘 기반 플래시 메모리 그리고 거의 대등한 강유전체 및 플로팅 게이트를 갖는 다른 비휘발성 FET 메모리의 성능과 거리가 먼, 문턱 전압 이동(threshold voltage shift), 온/오프 전류 비(on/off current ratio), 데이터 보존(data retention) 및 읽기/쓰기 내구 수명 성(write/read cycle endurance)을 포함하는 소자 성능을 나타내고 있다. 메모리 성능은 탄소나노튜브에서의 전하 트랩핑 및 디트랩핑을 제어하는 것이 어렵기 때문에 더욱 저하될 수 있으며, 이는 제조 단계에 의해 영향을 받을 수 있다.
전술한 바와 같이, 본 발명은 용액 공정 기반 탄소나노튜브를 이용하는 멀티 레벨 하단-게이트-상부-접촉 트랜지스터 메모리(multi-level bottom-gate-top-contact transistor memory)에 관한 것으로, 특히 전하 주입 및/또는 전하 트랩핑에 영향을 주는 게이트 전압을 제어하기 위해, 채널영역(S1)의 상부에 소량의 물을 포함하는 고분자 담지층(P1)을 포함한다. 채널영역(S1)을 구성하는 탄소나노튜브 주변의 얼기설기 얽힌 고분자 사슬들(entangled polymer chains)이 전하 터널링(charge tunneling)에 영향을 주는 게이트 전압을 허용하는 전하 수송 장벽(charge transport barriers)으로 동작하는 동안에, 고분자 담지층(P1)에 있는 물분자(WM)들이 용이한 전하 트랩핑을 위한 중요한 역할을 한다. 물분자(WM)들을 이용한 전하 트랩핑을 통해, 상기 게이트 전압에 의한 프로그래밍(programming) 및 소거(erasing) 시에 안정한 전하 트랩핑 및 디트랩핑이 가능하여 비휘발성 메모리 성능을 높일 수 있다. 예컨대, 본 발명에서 비휘발성 메모리의 성능은 104 보다 큰 온/오프 전류 비, 0.1 초보다 작은 스위칭 시간, 4,000 초보다 긴 데이터 보유, 100 사이클 이상의 읽기/쓰기 내구 수명을 갖는다. 또한, 본 발명에서 게이트 전압을 통한 정밀한 전하 제어를 기반으로 4개의 다른 전류 상태를 읽거나 소거할 뿐만 아니라 신뢰성이 높은 프로그래밍을 갖는 메모리의 멀티 레벨 동작이 가능하므로, 메모리를 고집적화를 할 수 있다.
도 3a은 본 발명의 실시예 따른 비휘발성 메모리 소자의 전달 특성(IDS-VGS)을 보여주는 히스테리시스 곡선이다. 상기 비휘발성 메모리 소자에서 드레인-소스 전압(VDS)은 -5 V이고 고분자 담지층(P1)을 구성하는 고분자 용액 전체에서 물은 2 wt%을 포함한다.
도 3a를 참조하면, 게이트-소스 전압(VGS)은 +30 V에서 -30 V까지 스윕될 때(swept), VGS가 음의 전압으로 증가될수록 메모리 소자는 턴온되어 IDS가 증가된다. 이는 상기 메모리 소자가 캐리어로서 정공들을 갖는 p형 트랜지스터임을 나타낸다. VGS는 음과 양의 방향으로 모두에서 스윕될 때, 반시계방향의 히스테리시스 루프(anticlockwise hysteresis loop)는 VGS가 +30 V에서 -30 V까지 스윕될 때 문턱 전압(VTH)이 17.2 V으로 얻어지고, VGS가 -30 V에서 +30 V까지 스윕될 때 문턱 전압(VTH)는 -16.0 V으로 이동하는 곡선을 갖는다. 이러한 히스테리시스는 소자가 비휘발성 메모리에 적합할 수 있다.
메모리 윈도우(ΔVTH) 및 메모리 전류 비는 메모리의 중요한 성능 파라미터이다. 메모리 윈도우(ΔVTH)는 VGS가 순방향과 역방향으로 스윕될 때 문턱 전압의 차로 정의되고, 메모리 전류 비는 동일한 VGS와 VDS에서 하이 상태(IDS,H로 정의)와 로우 상태(IDS,L로 정의)에서 얻어진 IDS 값의 비로써 정의된다. 예컨대, 도 3a에서, 메모리 윈도우(ΔVTH)와 메모리 전류의 최대 값은 +2 V의 VGS 와 ±30 V의 VGS 스윕 범위(sweep range)에서, 각각 33.2 V (=17.2 V-(-16.0 V)), 103 내지 104 범위 내에서 대략 103.5의 값을 갖는다. 게이트 유전체를 통해 측정된 게이트 누설 전류는 10 pA를 이하이다.
도 3b 및 도 3c는 본 발명의 실시예 따른 비휘발성 메모리 소자의 데이터 의 유지 능력(data retention capabilities)을 보여주는 그래프이다. 도 3b은 물분자(WM)들을 함유하는 고분자 담지층(P1)을 포함하는 비휘발성 메모리의 데이터의 유지 능력을 보여주는 그래프이고, 도 3d는 물분자(WM)들을 함유하는 고분자 담지층(P1)을 포함하지 않는 비휘발성 메모리의 데이터의 유지 능력을 보여주는 그래프이다. 특히, 비휘발성 메모리의 데이터의 유지 능력은 비휘발성 메모리의 읽기 상태에서, 환경 대기하에 실온도에서 시간의 변화에 따라 IDS,H 및 IDS,L를 측정 함으로서 평가될 수 있다. 여기서, 프로그래밍 전압(VP) 및 소거 전압(VE)은 각각 +30 V 및 -30 V로 설정되고, VP 또는 VE 펄스가 1 초 동안 게이트 전극(E1)에 공급된 후에, 각각 VDS = -5 V 및 VGS = 2 V의 읽기 상태에서 대응하는 IDS,H 또는 IDS,L가 시간 변화에 따라 측정되었다.
도 3b를 참조하면, 4000 초의 측정 범위에서, IDS,H 또는 IDS,L 모두 시간이 지남에 따라 감소를 나타내지 않았다. 이는 지속적으로 데이터가 유지되므로, 비휘발성 메모리의 데이터의 유지 성능이 우수함을 나타낸다. 비록 IDS,L 값은 시간이 지남에 따라 약간의 변동이 존재하는데 이는 오프 상태에서 동작하는 채널의 노이즈 전류의 영향에 기인한 것이다.
반면, 도 3c를 참조하면, 고분자 담지층(P1)을 포함하지 않는 비휘발성 메모리 소자의 경우, 약 15 분 후에 IDS,L가 10-7 [A]에서 10-10 [A]으로 점차 증가하는 것을 알 수 있다. 따라서, 탄소나노튜브의 표면으로 음 전하가 다시 흡수되므로, 메모리 소자는 도 3a에 도시된 히스테리시스 곡선에 따라 상향 화살표를 따라 동작한다. 이는 메모리 소자의 전류 상태와 관련이 있으므로 이진 비트 값이 변경된다. 비록 고분자 담지층(P1)을 포함하지 않는 비휘발성 메모리 소자에서 뚜렷한 히스테리시스가 나타나더라도 IDS,L가 시간이 지남에 따라 변화하는 특성은 비휘발성 메모리에 부적합하다. 즉, 고분자 담지층(P1)을 포함하지 않는 비휘발성 메모리 소자는 환경 대기하에서 데이터의 유지 성능이 저하된다.
도 3d는 본 발명의 실시 예에 따른 비휘발성 메모리 소자의 스위칭 내구성 특성(switching endurance property)을 보여주는 그래프이다. ± 30 V의 VP/VE와 1 초의 펄스 시간에서 프로그래밍(P)/소거(E)의 반복적인 주기에 따른 IDS, L와 IDS, H이 측정되었다.
도 3d를 참조하면, 프로그래밍 전압(VP)/소거 전압(VE)를 100번 이상 반복적으로 공급하더라도, 프로그래밍 전압(VP)/소거 전압(VE)의 공급에 대응하는 IDS,L와 IDS,H이 일정하게 측정되는 것을 알 수 있다. 이는 재생가능한 스위칭 동작(reproducible switching behavior)이 우수하다는 것을 알 수 있었다.
도 3e는 본 발명의 실시 예에 따른 비휘발성 메모리 소자의 프로그래밍(P)/읽기(R)/소거(E)/읽기(E)의 한 주기의 특성을 나타내는 그래프이다. 비휘발성 메모리 소자는 비교적 짧은 0.1 초의 프로그래밍/소거 전압 펄스 시간에서, +30V/0V/-30V/0V 전압 각각에 대응하는 양호한 P/R/E/R 동적 주기 특성을 나타낸다.
도 4a는 본 발명의 실시 예에 따른 비휘발성 메모리 소자에서 물 농도 변화에 따른 메모리 윈도우(ΔVTH)와 메모리 전류 비를 나타내는 그래프이다. 고분자 담지층(P1)을 포함하는 비휘발성 메모리 소자의 성능은 고분자 담지층(P1)의 물 농도 변화에 따른 ΔVTH와 메모리 전류 비로부터 결정될 수 있다.
도 4a를 참조하면, 대략 2 wt% 미만의 수분 함량에서 ΔVTH가 증가하고 2 wt% 이상의 수분 함량에서 ΔVTH가 거의 변동이 없는 것을 보여준다. VGS = 12 V에서 on/off 메모리 전류 비는 또한 약 2 wt% 미만의 수분 함량에서 증가하지만 2 wt% 이상의 수분 함량에서 on/off 메모리 전류 비가 급격하게 감소하는 것을 볼 수 있다. 이는 트랩층(T1)에 의해 트랩된 전하의 총 개수가 ΔVTH에 비례하는 것을 고려하면, 비교적 낮은 농도의 H2O(<2.0 %)에서 ΔVTH의 단조 증가는 채널영역(S1) 주변에 흡수된 물분자(WM)들에 의해 유도된 트랩 밀도의 단조 증가에 기인한다. 채널영역(S1) 주변에 흡수된 H2O 분자 수는 2.0 % 이상의 물 농도에서 포화 상태에 도달된다. 이는 VTH 값의 포화를 야기한다. 한편, 채널영역(S1) 주변의 많은 물분자(WM)들로 인해 탄소나노튜브의 전기 전도성의 증가는 채널영역(S1)에서의 오프 전류가 단조 증가를 초래한다. 그 결과, THF를 용매로 사용하며 3 wt%보다 큰 물 농도를 가지는 용액으로부터 제조된 메모리 소자에서, 온/오프 전류 비는 물 농도의 증가로 인해, 먼저 메모리 윈도우(ΔVTH)는 증가하다가 이후 오프 전류의 증가로 인해 메모리 윈도우(ΔVTH)는 감소한다. 특히, 도 3a에 도시된 바와 같이, 높은 물 농도로 유도된 채널영역(S1)에서 전기적 도전성으로 인해, 온/오프 전류 비는 급격하게 감소한다. 2 wt%의 최적화된 물 농도는 하기 <표 1>로부터 확인될 수 있다.
<표 1>은 THF를 용매로 사용하여 물과 함께 각각 PMMA와 PVDF-TrFE를 혼합하여 형성한 고분자 담지층(P1)을 포함하는 비휘발성 메모리의 성능을 보여준다. PMMA의 경우, 2 wt%의 물 농도에서 메모리 윈도우를 제외한 온/오프 전류 비, 데이터의 유지 시간, 읽기/쓰기에 따른 내구성 같은 메모리 성능이 우수하게 나타나고, 유사하게 PVDF-TrFE의 경우, 2 wt%의 물 농도에서 온/오프 전류 비를 제외한 메모리 윈도우, 데이터의 유지 시간, 읽기/쓰기에 따른 내구성 같은 메모리 성능이 우수하게 나타나는 것을 확인할 수 있다.
<표 1>
도 4b는 본 발명의 실시 예에 따른 비휘발성 메모리 소자에서 온도 변화에 따른 메모리 윈도우(ΔVTH)를 나타내는 그래프이다. 상기 <표 1>로부터 최적화된 혼합 용액으로부터 제조된 메모리 소자의 안정성은 동작 온도의 변화에 따른 메모리 윈도우(ΔVTH)를 측정하여 판단하였고, 전체 VTH 값은 ± 30 V의 VGS 스윕 범위로부터 측정되었다.
도 4b를 참조하면, ΔVTH 값은 낮은 온도 범위(≤ 380 K)에서 거의 변화가 없고, 380 K의 이상의 온도에서 급격하게 감소한다. 380 K의 온도는 물의 비등점(boiling point)에 대응하며, 이는 ΔVTH의 감소가 높은 온도에서 탄소나노튜브의 표면으로부터 물분자(WM)들이 탈착(desorption)되어 트랩층(T1)에 트랩된 전하들이 감소하는 것으로 추측된다.
도 4c는 본 발명의 실시 예에 따른 비휘발성 메모리 소자에서 시간 변화에 따른 진공 상태와 대기 환경에서의 메모리 윈도우(ΔVTH)를 나타내는 그래프이다.
도 4c를 참조하면, 대기 환경에서 시간이 지나도 ΔVTH는 변화가 작았지만 진공 상태에서는 ΔVTH가 급격한 감소한다. 이 결과로부터 시간이 지남에 따라 고분자 담지층(P1)에서 물분자(WM)들이 대기 환경보다는 진공 상태일 때 빠르게 감소되는 것을 알 수 있다. 또한, 물의 증발이 현저하게 억제될 수 있는 얼기설기 얽힌 고분자 매트릭스 내에서 물리적으로 갇혀 있는 물분자(WM)들 때문에, 메모리 소자는 실온에서 시간이 지남에 따라 약간의 ΔVTH의 감소가 전달 특성으로부터 얻어질 때 상기 전달 특성이 진공 상태 보다는 대기 환경에서 오래 잘 동작함을 할 수 있다.
도 4d는 본 발명의 실시 예에 따른 총 90 개의 비휘발성 메모리 소자로부터 획득된 로그 스케일에서 소자들의 메모리 전류 비의 분포를 나타내는 그래프이다. 하나의 제조 공정에서 5개의 메모리 소자들이 만들어지고 18번의 제조 공정을 통해 총 90개의 메모리 소자들을 만들었다.
도 4d를 참조하면, 히스테리시스 루프는 모든 메모리 소자에서 나타났으며, 총 90개 중 81개의 메모리 소자들은 로그 스케일에서 2.4 이상인 메모리 전류 비가 관찰되었다. 예컨대, 메모리 전류 비가 1.2 내지 2의 범위에 있는 메모리 소자는 9개이고, 메모리 전류 비가 2.4 내지 3.2의 범위에 있는 메모리 소자는 40개이고, 메모리 전류 비가 3.6 내지 4의 범위에 있는 메모리 소자는 30개이고, 그리고 메모리 전류 비가 4.4 내지 5.2의 범위에 있는 메모리 소자는 11개이다.
도 5a는 본 발명의 실시예 따른 게이트-소스 전압(VGS) 스윕 범위(sweep range)의 변화에 따른 비휘발성 메모리 소자의 전달 특성(IDS-VGS)을 보여주는 히스테리시스 곡선이다. 물을 함유하는 고분자 담지층(P1)을 포함하는 비휘발성 메모리 소자의 히스테리시스 루프는 VGS 스윕 범위에 결정된다.
도 5a를 참조하면, VGS 스윕 범위의 증가에 따라 ΔVTH와 메모리 전류 비 모두 증가함을 알 수 있다.
도 5b는 본 발명의 실시예 따른 ± 3 V, ± 15 V, ± 30 V의 VGS 스윕 범위(sweep range)의 변화에 따른 비휘발성 메모리 소자의 전달 특성(IDS-VGS)을 확대한 히스테리시스 곡선이다. 도 5b는 도 5a에서 ± 3 V, ± 15 V, ± 30 V의 VGS 스윕 범위(sweep range)의 변화에 따른 비휘발성 메모리 소자의 전달 특성(IDS-VGS) 그래프에서, VGS의 일부 범위(-10 V 내지 + 10 V)를 확대한 것이다. 읽기 전압(VR)은 2 V이다.
도 5b를 참조하면, VGS 스윕 범위의 변화에 따라 드레인-소스 전류(IDS,H, IDS,L) 값이 상이 한 것을 알 수 있다. 예컨대, ± 30 V의 VGS 스윕 범위의 드레인-소스 전류(IDS,H)는 ± 15 V의 VGS 스윕 범위의 드레인-소스 전류(IDS,H)보다 크고, ± 15 V의 VGS 스윕 범위의 드레인-소스 전류(IDS,H)는 ± 3 V의 VGS 스윕 범위의 드레인-소스 전류(IDS,H)보다 크다. 반대로, ± 30 V의 VGS 스윕 범위의 드레인-소스 전류(IDS,L)는 ± 15 V의 VGS 스윕 범위의 드레인-소스 전류(IDS,L)보다 작고, ± 15 V의 VGS 스윕 범위의 드레인-소스 전류(IDS,L)는 ± 3 V의 VGS 스윕 범위의 드레인-소스 전류(IDS,L)보다 작다.
본 발명의 메모리 소자에서 IDS,H와 IDS,L의 비를 크게 설정함으로서 멀티 레벨의 읽기와 쓰기 상태가 가능할 것이다. 또한, VGS를 가지는 히스테리시스 루프의 양방향 증가는 전자와 정공 모두 각각 프로그래밍(P) 및 소거(E) 동작에 의해 트랩되는 것을 나타낸다. 양극성 전하 트랩핑은 메모리 소자에서 멀티 레벨 데이터 저장에 유리하다.
도 5c는 본 발명의 실시예 따른 비휘발성 메모리 소자에서 4개의 00, 01, 10 그리고 11의 이진 정보 비트들의 읽기 전류 레벨들의 유지 특성(retention property)을 보여주는 그래프이다. 멀티 레벨의 비휘발성 메모리 소자를 이용하기 위해, 특정 VGS에 의해 프로그래밍된 각 전류 레벨은 시간이 지나도 유지되어야 한다. 또한, 전류 레벨은 다수의 읽기 및 쓰기 주기에서 정확하게 할당되어야 한다.
도 5c를 참조하면, -30 V, 3 V, 15 V, 30 V의 다른 프로그램 전압(VP)/소거 전압(VE) 값에 대응하여 4개의 구별되는 전류 상태의 데이터 유지 특성이 나타난다. 그 결과 모든 전류 레벨들이 성능 저하 없이 5000 초 후에도 데이터 유지가 잘 됨을 알 수 있다.
도 5d는 본 발명의 실시예 따른 비휘발성 메모리 소자에서 멀티 레벨 데이터 쓰기 및 읽기 특성의 측정하기 위한 전압 훈련 시퀀스(voltage train sequence) 및 드레인-소스 전류(IDS)를 특징으로 하는 소자의 멀티 레벨 동적 메모리 스위칭 특성을 나타내는 그래프이다. 연속 멀티 레벨 동적 메모리의 스위칭 특성을 보기 위해, 한 주기 동안에 순차적으로 3 V, 15 V, 30 V의 VP 값이 게이트 전극(E1)에 공급되고 다음에 -30 V의 VE이 게이트 전극(E1)에 공급하였고, 시간 변화에 따라 다수 개의 프로그래밍(P)/소거(E) 동작 주기(operation cycle) 동안 멀티 레벨 읽기 전류를 측정하였다.
도 5d를 참조하면, 각 VE/VP 펄스의 0.06 초의 짧은 스위칭 시간에도 불구하고, 구별되고 복제되는 멀티 레벨의 읽기 상태들이 달성되었다. 각각의 VE/VP 펄스의 스위칭 시간이 1 초까지 증가될 때, 트랩되는 전하들이 더 많아져서 더 큰 멀티 레벨의 프로그래밍된 전류가 획득될 수 있다.
도 5e는 본 발명의 실시예 따른 비휘발성 메모리 소자의 읽기와 쓰기의 내구 수명을 보여주는 그래프이다.
도 5e를 참조하면, 구별되는 멀리 레벨의 읽기 상태는 메모리 성능 저하 없이 100 개 이상의 사이클 동안에서 안정적으로 동작함을 알 수 있다.
도 5f는 본 발명의 실시예 따른 비휘발성 메모리 소자에서 온도 변화에 따른 4개의 전류 상태의 변동을 보여주는 그래프이다.
도 5f를 참조하면, 동적인 멀티 레벨 스위칭 특성은 360 K 이하의 동작 온도에서 잘 유지됨을 알 수 있다.
도 6은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 도면이다. 비휘발성 메모리 소자는 하부 게이트 상부 접촉 구조(bottom gate top contact structure)로 설계될 수 있다.
도 6의 (a)를 참조하면, 먼저 기판을 제공하고 상기 기판 상에 게이트 전극(E1)과 게이트 절연층(D1)을 순차적으로 적층한 후, 상기 게이트 절연층 상에 스핀 코팅(spin coating)을 통해 탄소나노튜브로 구성된 채널영역(S1)을 적층한다.
이때, 탄소나노튜브로 구성된 채널영역(S1)의 제조를 통해 약 106의 온/오프 전류 비를 갖는 우수한 반도체 특성이 얻어질 수 있다. 준비된 채널영역(S1)은 평평하고 부드러우며 약 70 nm 내지 5 nm의 평균 두께와 높이를 갖는 스레드(thread)에 의해 특징을 갖는 나노튜브 다발(nanotube bundles)뿐만 아니라 네트워크화된 나노튜브(networked nanotubes)를 개별적으로 포함할 수 있다. 다음 비휘발성 메모리를 위한 채널영역(S1)에 트랩된 외부의 전하를 활용하기 위해, 채널영역(S1)을 완전히 커버할 수 있는 대략 800 nm 두께의 고분자 담지층(P1)에 소량의 물이 함유된다. 물을 포함하는 고분자 담지층(P1)을 증착하기 전에, 분산제 폴리머(dispersant polymer)를 소진시킬 뿐만 아니라 채널에 있는 모든 불순물을 제거하기 위해서 채널영역(S1)의 탄소나노튜브는 진공하에 380 ℃에서 열 처리될 수 있다. 도 6의 (b)은 열처리 후의 채널영역(S1)에서 얻어진 표면 형상을 도시하는 주사형 전자 현미경 사진(scanning electron micrograph: SEM)이다. 도 6의 (c)는 고분자 담지층(P1)의 물의 존재를 확인하기 위한 FT-IR(Fourier transform infrared spectroscopy) 실험의 그래프이다. 그 결과는 H2O 분자들의 수산기(hydroxyl group)의 진동에 대응하여 대략 3,375cm- 1 의 고유 흡수 피크(characteristic absorption peak)가 나타났다.
진공하에 380 ℃에서 열 처리 후에, 채널영역(S1) 상에 서로 이격된 다수의 소스 전극(E2)와 드레인 전극(E3) 그룹들을 증착시킨다. 이후, PMMA와 물이 혼합된 용액을 스핀 코딩하여 고분자 담지층(P1)을 채널영역(S1) 상에 적층시킨다.
탄소나노튜브 기반 전계 효과 트랜지스터의 소자 성능은 주로 채널 부재(S1)에서의 네트워크 밀도(network density)에 의해 결정될 수 있다. 채널 부재(S1)에서의 네트워크 밀도에 따라, 다양한 전기적 특성은 절연체, 반도체 및 금속으로 나타날 수 있다. 예컨대, 네트워크 형성을 위한 탄소나노튜브의 퍼콜레이션 임계치(percolation threshold concentration) 아래면, 네트워크 박막은 절연될 수 있다. 한편, 네트워크 내에 너무 많은 탄소나노튜브는 금속성의 탄소나노튜브의 여과 경로(percolation pathways)로 인해 도전성을 가질 수 있다. 절연성 및 금속성 사이의 적절한 밀도 상태에서, 네트워크는 금속 특성과 반도체 특성의 나노튜브 사이의 쇼트키 장벽에서 발생하는 반도체가 될 수 있다. 본 발명에서는 고도로 분산된 탄소나노튜브를 다루고 있으므로, 네트워크화된 탄소나노튜브 박막의 토폴로지는 크게 네트워크 밀도를 변화시키지 않는다. 탄소나노튜브 박막의 표면 거칠기(Surface roughness)는 네트워크 밀도와 관계없이 대략 5 ㎚이다. 상기 표면 거칠기의 레벨에서, 물을 함유하는 고분자 담지층(P1) 은 네트워크 박막 상에 균일하게 형성될 수 있다.
전술한 바와 같이, 본 발명의 탄소나노튜브 기반의 메모리 소자에서 달성된 우수한 메모리 효과는 종래의 탄소나노튜브 기반 비휘발성 메모리들과 다른 물을 함유하는 고분자 담지층(P1)을 포함하는 구조 설계에 기인한다.
본 발명의 고분자 담지층(P1)에서 추가된 물에서 의해 발생하는 메모리 소자에서 관찰되는 히스테리시스를 확인하기 위해, 두 개의 제어 소자들을 제조하여 실험하였다. 하나는 물분자(WM)들을 함유하지 않은 고분자 담지층(P1) 그리고 다른 하나는 물을 함유하는 고분자 담지층(P1)층 없이 공기에 노출되어 있는 채널영역(S1)이다.
물분자(WM)가 없는 소자는 2 시간 동안 380℃에서 열처리하고, 그때 진공 챔버 내에서 24 시간 동안 150℃에 고분자 담지층(P1)층의 증착이 수행된다. 소자는 전류 히스테리시스 없이 게이트 전압 스윕(sweep) 시 전형적인 p형의 전류 변조를 나타낸다. 그러나, 문턱 전압은 양의 게이트 전압으로 이동하였고 이는 탄소나노튜브의 표면에 음 전하의 사전 흡수(pre-absorption)가 발생될 수 있다. 한편, VGS는 ± 30 V의 VGS 스윕 범위에서 3.0 × 103(+10 V의 VGS에서)의 메모리 전류 비 그리고 44.8 V의 ΔVTH로 대기 환경에서 순방향과 역방향으로 VGS가 스윕될 때, 고분자 담지층(P1)층이 없는 소자에도 또한 반시계방향의 히스테리시스가 나타난다. 이러한 데이터는 반시계방향의 히스테리시스가 탄소나노튜브의 표면에 흡수된 H20와 O2 분자에 의해 공급된 트랩의 충전 또는 방전(charging/discharging)으로 발생하는 것으로 추측된다. 이러한 트랩은 고온 상태에서 그리고 진공 상태에서 탄소나노튜브의 표면의 H2O 및 O2 분자를 탈리(desorbing)시킴으로서 제거될 수 있다. 그러므로, 고분자 담지층(P1)층없이 탄소나노튜브 표면에 직접 흡수된 물분자(WM)들은, 비휘발성 메모리에 유용하지 않은 것으로 나타난다.
일부 실시예에서, 문턱 게이트 전압은 주로 게이트 절연막의 양 두께 및 유전 상수에 의해 주로 결정된다. 물론, 얇고 유전 상수가 더 높고 그리고 낮은 문턱 전압이 얻어진다. 더 유전 상수 k가 더 높은 게이트 절연체가 사용될 때 본 발명의 메모리 소자는 낮은 문턱 전압으로 동작할 수 있다. 실제로, 하프늄옥사이드(HfO)의 유전 상수 k가 높은 게이트 유전체 층이 사용될 때, 이전 연구는 네트워크화된 탄소나노튜브를 갖는 전계 효과 트랜지스터가 5 V의 전압으로 턴온되는 것을 볼 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
S1: 채널 부재
WM: 물분자
P1: 고분자 담지층
T1: 트랩층
D1: 게이트 절연층
E1: 게이트 전극
E2: 소스 전극
E3: 드레인 전극
WM: 물분자
P1: 고분자 담지층
T1: 트랩층
D1: 게이트 절연층
E1: 게이트 전극
E2: 소스 전극
E3: 드레인 전극
Claims (20)
- 채널 부재;
상기 채널 부재의 외부 표면의 적어도 일부를 둘러싸는 고분자 담지층; 및
상기 고분자 담지층 내에 형성되고, 물분자들을 포함하는 트랩층을 포함하며,
상기 트랩층에 트랩핑 또는 상기 트랩층으로부터 디트랩핑되는 하전 입자들에 의해 적어도 하나의 데이터 상태가 정의되는 비휘발성 메모리 소자. - 제 1 항에 있어서,
프로그래밍 전압이 인가될 때, 상기 프로그래밍 전압의 크기에 비례하여 상기 하전 입자들 중 제 1 하전 입자들이 상기 채널 부재의 외부 표면에 트랩핑되는 비휘발성 메모리 소자. - 제 2 항에 있어서,
상기 트랩핑된 상기 제 1 하전 입자들에 의해 상기 채널 부재 내에 제 2 하전 입자들이 충전되는 비휘발성 메모리 소자. - 제 2 항에 있어서,
소거 전압이 인가될 때, 상기 제 1 하전 입자들이 상기 트랩층의 상기 물분자들에 의해 트랩핑되는 비휘발성 메모리 소자. - 제 3 항에 있어서,
상기 제 2 하전 입자들이 상기 트랩층으로 확산되는 비휘발성 메모리 소자. - 제 3 항에 있어서,
읽기 전압이 인가될 때, 상기 채널 부재 내에 충전된 제 2 하전 입자들이 형성하는 채널을 통해, 전류가 흐르는 비휘발성 메모리 소자. - 제 6 항에 있어서,
상기 채널 부재 내에 충전된 제 2 하전 입자들은 상기 적어도 하나의 데이터 상태에 대응하는 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 트랩층의 물분자들과 상기 채널 부재는 고분자 사슬에 의해 서로 분리되어 상기 트랩층의 물분자들과 상기 채널 부재 사이 전하 터널링이 가능한 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 고분자 담지층에 함유된 상기 물분자들이 차지하는 비율이 1 wt% 내지 5 wt%인 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 고분자는 폴리메타크릴산 메틸(poly(methylmethacrylate: PMMA), 폴리스티렌(polystyrene: PS), 폴리비닐피롤리돈(Polyvinylpyrrolidone: PVP), PEO(Polyethylene Oxide), poly(9,9-dioctylfluorene-co-benzothiadiazole)(F8BT), poly(vinylidene fluoride-cotrifluoroethylene)(PVDF-TrFE), poly(vinylidene fluoride- co-hexafluoropropylene)(PVDF-HFP) 또는 poly(vinylidene-fluoride-trifluoroethylene-chlorotrifluoroethylene)(PVDF-TrFE-CTFE), 폴리메틸메타크릴레이트(Poly Methyl MethAcrylate: PMMA), 테트라하이드로퓨란(Tetrahydrofuran: THF) 중 하나이고,
상기 고분자 담지층은 용매에 의해 상기 고분자와 물분자(WM)들이 혼합된 용액이 경화되면서 형성된 박막인 비휘발성 메모리 소자. - 제 10 항에 있어서,
상기 용매는 테트라하이드로퓨란(tetrahydrofuran: THF), 사이클로헥산, 사염화탄소, 벤젠, 데칼린(decalin), 테트랄린 (tetralin), M-크실렌(m-xylene), O-크실렌(o-xylene), 메틸알코올(methyl alcohol: MeOH), 에틸알코올(ethylalcohol: EtOH), 이소프로필알코올(iso-propylalcohol: i-PrOH), 그리고 tert-부틸에틸케톤(tert-butylalcohol: t-BuOH), 메탄올(methanol), 에탄올(ethanol), 뷰탄올(butanol), 클로로폼(Chloroform), 다이클로로메테인(Dichloromethane), 아세트산에틸(ethylacetate), 헥세인(Hexane), 다이에틸 에터 (diethylehter), 아세토니트릴(acetonitrile), 벤젠(benzene) 또는 이들의 혼합물 중 하나인 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 채널 부재는 탄소나노튜브를 포함하고,
상기 탄소나노튜브는 단일벽 탄소나노튜브(single-walled carbon nanotube: SWNT), 이중벽 탄소나노튜브(double-walled carbon nanotube: DWNT) 또는 다중벽 탄소나노튜브(multi-walled carbon nanotube: MWNT) 중 하나인 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 채널 부재 상에 서로 이격되어 배치되는 소스 전극과 드레인 전극을 더 포함하는 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 채널 부재 및 고분자 담지층에 전계를 인가하기 위한 게이트 전극; 및
상기 채널 부재와 상기 게이트 전극 사이의 게이트 절연층을 더 포함하는 비휘발성 메모리 소자. - 제 14 항에 있어서,
상기 게이트 전극은, 불순물이 도핑된 실리콘 재료이며,
상기 게이트 절연층은 실리콘옥사이드(SIO2), 알루미늄옥사이드(Al2O3), 지르콘옥사이드(ZrO2), 지르콘실리케이트(Zr silicate), 하프늄옥사이드(HfO 또는 HfO2) 또는 하프늄실리케이트(Hf silicate) 중 하나를 포함하는 비휘발성 메모리 소자. - 기판을 제공하는 단계;
상기 기판 상에 게이트 전극층을 적층하는 단계;
상기 게이트 전극층 상에 게이트 절연층을 적층하는 단계;
상기 게이트 절연층에 채널 부재를 형성하는 단계;
상기 채널 부재 상에, 용매에 의해 물과 고분자가 혼합된 용액을 이용하여, 고분자 담지층을 형성하는 단계;
상기 채널 부재와 상기 고분자 담지층 사이에, 상기 고분자 담지층에 임베디드된 적어도 물분자(WM)들을 기반으로 트랩층을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법. - 제 16 항에 있어서,
상기 채널 부재를 형성하는 단계 후에, 상기 채널 부재를 진공하에 열 처리하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법. - 제 16 항에 있어서,
상기 채널 부재 상에, 소스 전극 및 드레인 전극 중 적어도 하나를 적층하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법. - 제 16 항에 있어서,
상기 트랩층의 물분자들과 상기 채널 부재는 고분자 사슬에 의해 서로 분리되어 상기 트랩층의 물분자들과 상기 채널 부재 사이 전하 터널링이 가능한 비휘발성 메모리 소자의 제조 방법. - 제 16 항에 있어서,
상기 고분자 담지층에 함유된 상기 물분자들이 차지하는 비율이 1 wt% 내지 5 wt%인 비휘발성 메모리 소자의 제조 방법.
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| US7692187B2 (en) | 2006-03-20 | 2010-04-06 | National Institute Of Advanced Industrial Science And Technology | Organic semiconductor material and organic device using the same |
| WO2011111736A1 (ja) | 2010-03-10 | 2011-09-15 | 日本電気株式会社 | 電界効果型トランジスタ及びその製造方法 |
| US20150108425A1 (en) | 2012-05-21 | 2015-04-23 | Tower Semiconductor Ltd. | Nanoshell, method of fabricating same and uses thereof |
-
2016
- 2016-09-08 KR KR1020160115914A patent/KR101823261B1/ko active IP Right Grant
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