KR101820371B1 - 오류전파를 고려한 폴라 부호의 설계 방법 - Google Patents

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Abstract

본 발명은 연속 제거 복호(successive cancellation decoding)에서 우수한 오율 (error rate) 성능을 가지는 폴라 부호(polar code)를 설계하는 기술에 관한 것이다.
이러한 본 발명은 밀도 진화(density evolution) 기법 등으로 폴라 부호의 각 입력 비트(input bit)의 오류 확률(error probability)을 계산한 후 폴라 부호의 입력 비트들을 비트의 오류 확률에 대한 오름차순으로 정렬하고, 설계 부호율에 의해 선택되는 정보 비트와 동결 비트들 중에서 일정 수의 정보 비트와 동결 비트에 대해 오류 확률을 기반으로 오류 전파를 고려한 밀도 진화 기법을 부분적으로 수행하여 동결 비트를 재선택하는 것을 특징으로 한다.

Description

오류전파를 고려한 폴라 부호의 설계 방법{DESIGN METHOD OF POLAR CODES CONSIDERING ERROR PROPAGATION}
본 발명은 통신 시스템에서 오류 전파를 고려하여 폴라 부호를 설계하는 기술에 관한 것으로, 특히 연속 제거 복호를 사용할 때 발생하는 오류 전파를 고려해서 폴라 부호를 설계하여 폴라 부호의 오율 성능을 향상시킬 수 있도록 한 오류전파를 고려한 폴라 부호의 설계 방법에 관한 것이다.
폴라 부호(polar codes)는 이진 입력 이산 무기억 채널(binary-input discrete memoryless channel, BI-DMC)에서 채널 용량(channel capacity)을 달성하는 오류정정 부호이다. 폴라 부호는 주어진 채널을 서로 다른 신뢰도를 갖는 비트-채널(bit-channel)들로 분극시키고 입력 비트들 중에서 신뢰도가 높은 특정 비트들을 동결 비트로 선택하는 방식으로 설계된다. 아리칸(E. Arikan)에 의해 최초로 제안된 폴라 부호의 설계방법은 Bhattacharyya 파라미터를 신뢰도로 사용하였다. 그러나, 부호의 길이가 길어지면 출력 알파벳의 크기가 지수적으로 증가하므로 Bhattacharyya 파라미터를 구하는데 어려움이 있다.
이러한 어려움을 극복하기 위하여 최근에는 비트의 오류 확률(error probability)을 신뢰도로 사용하여 폴라 부호를 설계하는 방식에 대한 연구가 활발하게 진행되고 있다. 오류 확률을 신뢰도로 사용한 폴라 부호 설계에 대한 최근의 연구 결과로서 모리(R. Mori) 와 타나카(T. Tanaka)가 제안한 밀도 진화 기법(Performance of Polar Codes with the Construction using Density evolution,IEEE Communications Letters, 2009년 7월, pp. 519-512)이 있다.
이와 같은 밀도 진화 기법에서는 각 비트의 확률 밀도를 계산하고, 그 계산결과를 이용하여 비트의 오류 확률을 계산하는데, 이때 실제 연속 제거 복호에서 발생하는 기 판정 비트의 오류 전파는 고려하지 않는다.
따라서, 밀도 진화 기법을 이용하여 폴라 부호를 설계하는 종래 기술에서는 최적의 오율 성능을 가지는 폴라 부호를 설계하지 못하는 결함이 있다.
본 발명이 해결하고자 하는 과제는 연속 제거 복호를 사용할 때 발생하는 오류 전파를 고려해서 폴라 부호를 설계하여 폴라 부호의 오율 성능을 향상시키는데 있다.
상기 기술적 과제를 이루기 위한 본 발명의 실시예에 따른 오류전파를 고려한 폴라 부호의 설계 방법은, 주어진 부호율에서 비트 오류 확률 기반의 설계 기법으로 폴라 부호를 설계하는 단계; 정보 비트와 동결 비트 중에서 미리 설정된 수 만큼의 정보 비트와 동결 비트들을 각기 선택한 후 이들에 대해 오류 전파를 고려하여 밀도 진화 기법을 수행하는 단계; 및 상기 선택한 정보 비트와 동결 비트들의 오류 확률을 재 계산하고, 상기 재 계산된 동결 및 정보 비트들을 오류 확률이 높은 순서대로 정렬한 후 그 중에서 오류 확률이 높은 순서의 비트들을 동결 비트로 재 선택하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 연속 제거 복호에서 발생하는 오류 전파를 고려한 밀도 진화 기법으로 폴라 부호를 설계 함으로써, 연속 제거 복호에서 우수한 오율 성능을 발휘하는 효과가 있다.
도 1은 본 발명의 실시예에 의한 오류전파를 고려한 폴라 부호의 설계 방법의 흐름도이다.
도 2의 (a)는 종래 기술에 의한 비트 오류 확률을 나타낸 것이다.
도 2의 (b)는 본 발명의 실시예에 따른 비트 오류 확률을 나타낸 것이다.
도 3은 본 발명의 실시예에 의한 오류전파를 고려해 설계된 폴라 부호의 FER(Frame Error Rate) 성능을 종래의 방법으로 설계된 폴라 부호의 FER 성능과 비교 표시한 그래프이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 의한 오류전파를 고려한 폴라 부호의 설계 방법의 흐름도로서 이에 도시한 바와 같이, 동결 비트 선택 단계(S1), 오류전파를 고려한 밀도 진화 기법 수행 단계(S2) 및 동결비트 재선택 단계(S3)를 포함한다.
본 발명에 따른 폴라 부호 설계 방법에서, 폴라 부호의 길이를
Figure 112016117514358-pat00001
, 정보 인덱스 집합(information index set)을
Figure 112016117514358-pat00002
, 입력 벡터를
Figure 112016117514358-pat00003
라고 할 때, 입력 벡터
Figure 112016117514358-pat00004
으로 생성되는 폴라 부호의 부호어
Figure 112016117514358-pat00005
는 다음의 [수학식 1]과 같이 표현할 수 있다. 즉, [수학식 1]은 주어진 부호율에서 동결 비트를 선택함으로써 만들어지는 폴라부호의 생성 행렬식을 나타낸 것이다.
Figure 112016117514358-pat00006
여기서,
Figure 112016117514358-pat00007
은 폴라 부호의 생성 행렬을 나타낸다.
Figure 112016117514358-pat00008
를 입력
Figure 112016117514358-pat00009
, 출력
Figure 112016117514358-pat00010
에 대한 BI-DMC 채널
Figure 112016117514358-pat00011
의 전이 확률(transition probability)이라 하면 폴라 부호의
Figure 112016117514358-pat00012
번째 비트-채널
Figure 112016117514358-pat00013
의 전이 확률은 다음의 [수학식 2]와 같이 표현할 수 있다. 즉, 주어진 부호율에서 동결비트를 선택함으로써 분극되는 폴라부호의 비트-채널의 전이확률을 나타낸 것이다.
Figure 112016117514358-pat00014
여기서,
Figure 112016117514358-pat00015
은 채널
Figure 112016117514358-pat00016
의
Figure 112016117514358-pat00017
번의 채널 이용(channel use)에 대한 전이 확률을 나타내고,
Figure 112016117514358-pat00018
은 수신 벡터이다.
상기 [수학식 2]에서
Figure 112016117514358-pat00019
번째 비트-채널의 로그 우도 비율(LLR: Log-Likelihood Ratio)
Figure 112016117514358-pat00020
는 재귀적으로 구할 수 있으며, 다음의 [수학식 3]과 같이 표현할 수 있다. 즉, [수학식 3]은 상기 [수학식 2]로부터 유도되는 비트-채널의 로그 우도 비율을 나타낸 것이다.
Figure 112016117514358-pat00021
여기서,
Figure 112016117514358-pat00022
는 첫 번째부터
Figure 112016117514358-pat00023
번째까지의 기 판정 비트 벡터를 의미한다.
연속 제거 복호에서는 비트 인덱스 순서대로 비트들의 LLR 값을 계산하여 비트를 복호한다. 이때, 해당 비트가 동결 비트일 경우 LLR 값에 관계없이 비트값은 0이 되고, 해당 비트가 정보 비트일 경우에는 비트값은 LLR 값의 부호에 따라 결정된다. 연속 제거 복호의 알고리즘은 다음의 [수학식 4]와 같이 표현할 수 있다. [수학식 4]는 본 발명의 실시예에 적용되는 폴라부호의 연속 제거 복호 방식을 나타낸 것이다.
Figure 112016117514358-pat00024
여기서,
Figure 112016117514358-pat00025
는
Figure 112016117514358-pat00026
번째의 추정 비트를 의미한다.
상기 [수학식 1]에서 [수학식 4]까지는 본 발명과 관련하여, 일반적으로 사용되고 있는 폴라부호의 성질이나 복호 방식들을 나타낸 것이다.
상기 연속 제거 복호 알고리즘은 기 판정 비트에서 오류가 발생하면 아직 판정하지 않은 정보 비트로 오류가 전파되는 특징을 가진다. 밀도 진화(density evolution) 기법은 연속 제거 복호에서 메시지 벡터가 영벡터로 전송되었다고 가정하고, 기 판정 비트들이 모두 오류가 아님을 가정하여 각 비트-채널의 확률 밀도를 추정한다. 밀도 진화 기법에서
Figure 112016117514358-pat00027
번째 비트-채널의 확률 밀도
Figure 112016117514358-pat00028
는 상기 [수학식 3]에서 기 판정 비트들이 모두 오류가 아님을 이용하면 재귀적으로 구할 수 있으며, 다음의 [수학식 5]와 같이 표현할 수 있다. 즉, [수학식 5]는 본 발명의 기초가 되는 밀도 진화 기법에 관한 것으로서 상기 [수학식 3]에서 기 판정 비트의 오류 확률을 0으로 가정하고 유도된 것이다.
Figure 112016117514358-pat00029
여기서,
Figure 112016117514358-pat00030
는 패리티 노드 합성곱,
Figure 112016117514358-pat00031
는 변수 노드 합성곱,
Figure 112016117514358-pat00032
는 채널
Figure 112016117514358-pat00033
의 입력이 0일 때의 출력 LLR의 확률 밀도이다.
본 발명의 실시예에 따른 폴라 부호 설계 방법에서는 밀도 진화 기법과 같은 통상의 폴라 부호의 설계 방법들이 기 판정 비트들의 오류 전파를 고려하지 않은 것을 감안하여 다음과 같은 단계를 통해 연속 제거 복호에서 발생하는 오류 전파를 보상 처리한다.
먼저, 주어진 부호율에서 비트 오류 확률 기반의 설계 기법으로 각 입력 비트(input bit)의 오류 확률을 계산한 후 비트 오류 확률이 높은 비트들을 동결 비트들로 선택하는 방식으로 폴라 부호를 설계한다(S1).
여기서, 상기 비트 오류 확률 기반의 설계 기법은 특별하게 한정되지 않으며, 통상적으로 사용되고 있는 밀도 진화 기법 등의 비트 오류 확률 기반의 설계 기법을 이용할 수 있다.
폴라 부호의 입력 비트들을 비트의 오류 확률에 대한 오름차 순으로 정렬하고, 설계 부호율에 의해 선택되는 정보 비트와 동결 비트들 중에서 미리 설정된 수 만큼의 정보 비트와 동결 비트(frozen bit)들을 각기 선택한 후 이들에 대해 오류 전파를 고려하여 밀도 진화 기법을 수행한다(S2).
여기서, 오류 전파를 고려한 밀도 진화 기법은 기 판정 비트의 확률 밀도는 델타 함수로 가정하고, 기 판정 비트와 다른 비트들이 확률적으로 독립된 것이라고 가정하여 변수 노드 합성곱 연산에 반영하는 기법이다.
상기 선택한 정보 비트와 동결 비트들의 재계산된 확률 밀도를 이용하여 비트들의 오류 확률을 재 계산하고, 이들을 오류 확률이 높은 순서대로 정렬한 후 그 중에서 오류 확률이 높은 순서대로 동결비트들로 재 선택한다(S3).
상기 [수학식 3]으로부터 상기 [수학식 5]를 유도할 때 기 판정 오류 확률을 0으로 가정하였지만, 실제 연속 제거(SC : Sccessive Cancellation) 복호에서는 기 판정 비트의 오류 확률이 0이 아니므로 이를 고려한 밀도 진화를 수행하여 상기 동결비트를 재 선택한다.
이와 같은 과정을 통해 연속 제거 복호에서 발생하는 오류 전파를 고려한 밀도 진화 기법으로 폴라 부호를 설계 함으로써, 연속 제거 복호에서 우수한 오율 성능을 발휘할 수 있게 된다.
한편, 도 2의 (a),(b)는 가산성 백색 가우시안 잡음(Additive White Gaussian Noise, AWGN)채널에서 신호 대 잡음비가 1 dB 일 때 밀도 진화 기법으로 길이 1024, 부호율(code rate) 0.5 인 폴라 부호를 설계한 뒤, 부호율에 의해 결정되는 정보 비트와 동결 비트 경계의 10개 비트에 대해 본 발명의 실시예에 따라 오류전파를 고려한 밀도 진화 기법을 수행한 결과를 종래 기술과 비교 표시한 것이다.
즉, 도 2의 (a)는 종래 기술에 의한 비트 오류 확률을 나타낸 것이고, (b)는 본 발명의 실시예에 따른 비트 오류 확률을 나타낸 것이다.
도 3은 가산성 백색 가우시안 잡음(Additive White Gaussian Noise, AWGN) 채널에서 신호 대 잡음비가 1 dB 일 때 밀도 진화 기법으로 길이 1024, 부호율(code rate) 0.5 인 폴라 부호를 설계한 후, 부호율에 의해 결정되는 정보 비트와 동결 비트 경계의 10개 비트에 대해 본 발명의 실시예에 따라 오류전파를 고려한 밀도 진화 기법을 수행하여 폴라 부호를 설계한 다음 SC 복호 성능을 종래 기술과 비교 표시한 것이다. 도 3에 나타난 바와 같이, 본 발명에 따른 비트 오류 확률은 오류전파를 반영하므로, 우수한 성능을 가지는 폴라 부호 설계를 가능케 한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 본 발명의 권리범위가 이에 한정되는 것이 아니라 다음의 청구범위에서 정의하는 본 발명의 기본 개념을 바탕으로 보다 다양한 실시예로 구현될 수 있으며, 이러한 실시예들 또한 본 발명의 권리범위에 속하는 것이다.
S1-S3 : 제1-3 단계

Claims (3)

  1. (a) 주어진 부호율에서 비트 오류 확률 기반의 설계 기법으로 각 입력 비트의 오류 확률을 계산한 후 비트 오류 확률이 높은 비트들을 동결 비트들로 선택하는 방식으로 폴라 부호를 설계하는 단계;
    (b) 상기 폴라 부호의 입력 비트들을 비트의 오류 확률에 대한 오름차 순으로 정렬하고, 설계 부호율에 의해 선택되는 정보 비트와 상기 동결 비트 중에서 미리 설정된 수 만큼의 정보 비트와 동결 비트들을 각기 선택한 후 이들에 대해 오류 전파를 고려하여 밀도 진화 기법을 수행하는 단계 및
    (c) 상기 선택한 정보 비트와 동결 비트들의 오류 확률을 상기 오류 전파를 고려하여 재 계산하고, 상기 정보 비트와 상기 동결 비트들 중에서 재 계산된 오류 확률이 높은 비트들을 동결 비트로 재 선택하는 단계를 포함하는 것을 특징으로 하는 오류전파를 고려한 폴라 부호의 설계 방법.
  2. 제1항에 있어서, 상기 (b) 단계에서 상기 미리 설정된 수의 정보 비트와 동결 비트를 선택할 때 다음의 [수학식]을 이용하고, 이미 판정된 비트와 아직 판정되지 않은 비트들이 확률적으로 독립된 것으로 가정하여 오류전파를 고려한 밀도 진화를 수행하는 것을 특징으로 하는 오류전파를 고려한 폴라 부호의 설계 방법.

    Figure 112017089446766-pat00034

    여기서,
    Figure 112017089446766-pat00035
    는 패리티 노드 합성곱,
    Figure 112017089446766-pat00036
    는 변수 노드 합성곱,
    Figure 112017089446766-pat00037
    는 채널
    Figure 112017089446766-pat00038
    의 입력이 0일 때의 출력 LLR( Log-Likelihood Ratio)의 확률 밀도,
    Figure 112017089446766-pat00042
    은 채널의 확률 밀도, N은 채널 이용에 대한 횟수, i는 채널의 순번이다.
  3. 제1항에 있어서, 상기 (b) 단계에서 상기 정보 비트와 동결 비트들을 각기 선택할 때 설계 부호율에 따라 선택하고, 이미 판정된 비트와 아직 판정되지 않은 비트들이 확률적으로 독립된 것으로 가정하여 오류전파를 고려한 밀도 진화를 수행하는 것을 특징으로 하는 오류전파를 고려한 폴라 부호의 설계 방법.
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