KR101812490B1 - Designs and methods to implement surface mounting structures of SIW - Google Patents

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반용주
이동휘
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Abstract

The present invention relates to a design and a structure of a high-frequency component used in a wireless communication system using a millimeter wave. Especially, it is to improve the electrical characteristics and miniaturization of a wireless communication system, by making a millimeter wave device designed by using a substrate integrated waveguide have a shape suitable for surface mounting and an integrated circuit. The high-frequency component includes a multilayer substrate; an input/output terminal; via holes; a via pad; a substrate integrated waveguide; and a co-planar waveguide (CPW) line.

Description

기판 집적형 도파관의 표면실장을 위한 전이구조 설계 및 그 제조방법{Designs and methods to implement surface mounting structures of SIW}TECHNICAL FIELD [0001] The present invention relates to a surface mounting structure for a substrate integrated waveguide,

본 발명은 밀리미터파(Millimetre Wave)를 이용하는 무선통신 시스템에 사용되는 고주파용 기판 집적형 도파관(Substrate Integrated Waveguide)의 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a substrate integrated waveguide for a high frequency used in a wireless communication system using a millimeter wave.

최근 모바일 스마트 기기 및 서비스의 새로운 패러다임 진화에 따른 초연결(Hyper connection) 사회로의 진입과 빅데이터 출현으로 인해, 모바일 트래픽은 해마다 2배씩 증가할 것으로 예상하고 있다. 추가 주파수 확보가 제한된 기존의 4G 이동통신으로는 이러한 모바일 트래픽 폭증에 따라 기하급수적으로 늘어나는 용량 증대를 수용할 수 없으므로, 5세대 이동통신 기술은 광대역폭 확보가 가능한 밀리미터파 대역을 사용할 것으로 예상된다. Mobile traffic is expected to double every year due to the entry of hyper connections and the emergence of big data due to the evolution of new paradigm of mobile smart devices and services. The existing 4G mobile communication system with limited additional frequency can not accommodate the exponential increase in capacity due to the explosion of mobile traffic. Therefore, the 5G mobile communication technology is expected to use the millimeter wave band which can secure the wide bandwidth.

이러한 5세대 이동통신 기술이 발전하기 위해서는, 밀리미터파를 이용한 관련 고주파 소자들의 개발이 뒤따라야 한다. 하지만, 밀리미터파를 이용하는 무선통신 시스템에 있어서 서큘레이터 (Circulator) 또는 필터(Filter) 등과 같은 핵심소자들은 소형화 및 저가격화에 큰 어려움이 있을 것으로 예상된다. 특히 L, C, R 등과 같이 집중 정수형 소자를 이용하여 설계되어지는 부품의 경우, 각 집중정수형 소자의 주파수 한계로 인하여, 밀리미터파 대역에서 소자의 설계 자체가 불가능하다.In order to develop this fifth generation mobile communication technology, development of related high-frequency devices using millimeter wave must follow. However, in a wireless communication system using a millimeter wave, it is expected that key elements such as a circulator or a filter will have a great difficulty in miniaturization and cost reduction. Particularly, in the case of components designed using lumped elements such as L, C, and R, the design of the elements in the millimeter wave band is impossible due to the frequency limit of each lumped element.

밀리미터파 대역의 경우, 도 4와 같이 도파관(waveguide)를 이용하여 수동소자의 설계가 가능하다. 도파관은 그 자체가 높은 품질계수(Q factor)를 가지기 때문에, 우수한 전기적 특성의 소자 설계가 가능하다. 하지만 그 크기가 크고 복잡하며 제조원가 상대적으로 높아 해당 소자를 사용하는 시스템의 대량양산에 적합하지 않다.In the case of the millimeter wave band, a passive element can be designed using a waveguide as shown in FIG. Since the waveguide itself has a high quality factor (Q factor), it is possible to design the device with excellent electrical characteristics. However, it is not suitable for mass production of a system using the device because the size of the device is large and complicated and the manufacturing cost is relatively high.

필터, 커플러 등과 같은 수동(Passive) 소자의 경우, 밀리미터파 대역에서 마이크로스트립 (Microstrip) 등의 평면전송선로 (Planar Transmission Line) 형태로도 설계가 가능하지만, 낮은 품질 계수 (Q factor) 및 높은 방사 손실 (Radiation Loss) 등으로 인하여, 우수한 성능을 얻기 어렵다.Passive devices such as filters and couplers can be designed in the form of planar transmission lines such as microstrip in the millimeter wave band but have a low quality factor (Q factor) and high radiation It is difficult to obtain excellent performance owing to a radiation loss or the like.

5세대 이동통신 기술이 발전하고 상용화되기 위해서는 경쟁력 있는 가격에 구현 가능한 우수한 전기적 특성의 밀리미터파 소자 개발이 필요하다. 특히 강한 내부 자기장으로 인해, 인접한 부품들과 모듈화가 어려운 서큘레이터의 경우, 현재의 기술적 한계로 인한 높은 제조원가가 5세대 이동통신 상용화의 진화 방향에 큰 영향을 미칠 수 있다.In order to develop and commercialize the 5th generation mobile communication technology, it is necessary to develop a millimeter wave device having excellent electrical characteristics that can be implemented at a competitive price. Particularly, in the case of a circulator having difficulty in modularization with adjacent components due to a strong internal magnetic field, a high manufacturing cost due to current technical limitations may have a great influence on the evolution of commercialization of the fifth generation mobile communication.

밀리미터파 대역의 고주파 소자가 상업용 이동통신에서 대량으로 사용되기 위해서는 작은 크기의 표면실장(SMD) 구조를 가지는 것이 바람직하다. 하지만 도 4와 같은 도파관 구조는 소형화 및 SMD 구조로의 전환이 어려우며, 도 5와 같은 마이크로스트립 타입의 구조는 SMD 구조로의 전환 시 높은 방사 손실을 가질 뿐만 아니라, 마이크로스트립에 사용되는 재료 자체의 전기적 손실 특성 때문에 전기적 특성의 열화를 피하기 어렵다. It is desirable to have a small size surface mount (SMD) structure in order to use a millimeter-wave high-frequency device in large quantities in commercial mobile communications. However, the waveguide structure as shown in FIG. 4 is difficult to be miniaturized and can not be converted to the SMD structure. The structure of the microstrip type as shown in FIG. 5 not only has a high radiation loss upon switching to the SMD structure, It is difficult to avoid deterioration of the electrical characteristics due to the electrical loss characteristic.

즉, 밀리미터파 대역을 이용하는 이동통신 시스템에 고주파 부품이 대량으로 사용되기 위해서는 다음과 같은 조건을 만족하여야 한다. That is, in order to use a high-frequency component in a mobile communication system using a millimeter-wave band, the following conditions must be satisfied.

-전기적 특성이 우수할 것- Excellent electrical characteristics.

-대량생산에 적합할 것- Suitable for mass production

-제조원가가 낮을 것- The manufacturing cost should be low.

상대적으로 우수한 전기적 특성을 가지는 도파관을 이용하여 고주파 소자를 설계하고, 이를 대량 생산에 적합한 SMD 구조로 변환할 수 있다면, 상기 조건 중 두 가지를 만족시킬 수 있다. 또한, 도파관을 설계하는데 있어서, 기판 집적형 도파관 (SIW, Substrate Integrated Waveguide) 기술을 이용하면, 도파관의 제조 원가를 획기적으로 절감할 수 있다. If a high-frequency device is designed using a waveguide having relatively good electrical characteristics and can be converted into an SMD structure suitable for mass production, two of the above conditions can be satisfied. In addition, when the waveguide is designed, the fabrication cost of the waveguide can be remarkably reduced by using the substrate integrated waveguide (SIW) technology.

기판 집적형 도파관(SIW)이란, 장방형 도파관(Rectangular Waveguide)을 인쇄회로기판 (Printed Circuit Board)에 집적(Integration)하여 구현한 것을 말한다. 인쇄회로기판의 상측 접지면과 하측 접지면은 도파관의 가로벽(Broad wall)을 구성하고, 상측면과 하측면을 연결하는 일련의 비아홀들은 세로벽(Narrow Wall)을 구성한다. 도 5는 인쇄회로기판 위에 구현된 기판 집적형 도파관(SIW)의 예이며, 도 6은 도 5와의 비교를 위한 일반적인 도파관의 예이다. 도 5에서 보이는 바와 같이 기판 집적형 도파관(SIW)는 일반적인 도파관(Waveguide)과 달리 마이크로스트립(Microstrip) 또는 CPW(Co-planar Waveguide)와 같은 평면구조의 전송선로(Transmission Line)로의 변환(Transition)이 수월하다. 따라서 기판 집적형 도파관(SIW)을 이용하면, 하나의 인쇄회로기판 상에서 높은 품질계수(Q)를 필요로 하는 필터 또는 수동소자(Passive Devices)를 기판 집적형 도파관(SIW)로 제작하고, 능동소자(Active Devices) 또는 기타 수동소자들은 평면 전송선로 상에서 SMD 구조로 실장 가능하다. 기판 집적형 도파관(SIW)로 얻어질 수 있는 품질계수는 일반적인 도파관보다는 다소 떨어지지만, 마이크로스트립 등과 같은 평면전송선로에서 얻어질 수 있는 품질계수 보다는 월등히 좋다. 일반적으로 28GHz의 밀리미터파 주파수 대역에서, 기판 집적형 도파관의 품질계수(Q)는 마이크로스트립의 품질계수보다 5~20배 좋다.The substrate integrated waveguide (SIW) refers to an integrated implementation of a rectangular waveguide on a printed circuit board. The upper ground plane and the lower ground plane of the printed circuit board constitute a broad wall of the waveguide, and the series of via holes connecting the upper and lower surfaces constitute a narrow wall. FIG. 5 is an example of a substrate integrated waveguide (SIW) implemented on a printed circuit board, and FIG. 6 is an example of a common waveguide for comparison with FIG. As shown in FIG. 5, the substrate integrated waveguide (SIW) is different from a general waveguide in that a transition into a transmission line having a planar structure such as a microstrip or a coplanar waveguide (CPW) This is easy. Therefore, by using the substrate integrated waveguide (SIW), it is possible to fabricate a filter or passive device requiring a high quality factor (Q) on a printed circuit board with a substrate integrated waveguide (SIW) (Active Devices) or other passive components can be implemented in SMD structures on planar transmission lines. The quality factor that can be obtained with a substrate integrated waveguide (SIW) is somewhat less than a general waveguide, but is much better than a quality factor that can be obtained from a planar transmission line such as a microstrip. Generally, in the millimeter wave frequency band of 28 GHz, the quality factor (Q) of the substrate integrated waveguide is 5 to 20 times better than the microstrip quality factor.

즉, 기판 집적형 도파관(SIW)를 이용하여 밀리미터파 소자를 제작하면, 기존 도파관에 비해 제조원가를 획기적으로 절감할 수 있을 뿐만 아니라, 기존 평면전송선로 구조에 비해 전기적 특성이 우수한 소자를 구현할 수 있다. That is, fabrication of a millimeter wave device using a substrate integrated waveguide (SIW) can remarkably reduce manufacturing cost compared to a conventional waveguide, and can realize a device having an excellent electrical characteristic as compared with a conventional planar transmission line structure .

이러한 기판 집적형 도파관(SIW)은 인쇄회로기판 상에서 다른 소자와의 연결을 위하여, 평면 전송선로로의 변환이 필요하다. 일반적으로 마이크로스트립(microstrip)이 기판 집적형 도파관과 연결되는 평면전송선로로 사용된다. 이는 마이크로스트립을 이용한 전이구조 (Transition Structure) 설계가 다른 전송선로를 이용한 전이구조 설계보다 쉽고 간단하기 때문이다. Such a substrate integrated waveguide (SIW) requires conversion to a planar transmission line for connection to other elements on a printed circuit board. In general, a microstrip is used as a planar transmission line connected to a substrate integrated waveguide. This is because the design of the transition structure using the microstrip is easier and simpler than the design of the transition structure using the other transmission line.

도 7은 기판 집적형 도파관의 예이다. 두 개의 금속 도전층(710,730) 그리고 유전율을 가지는 기판(720) 및 상기 금속도전층(710, 730)과 유전기판(720)을 지나는 일련의 비아홀(741, 742)은 도파관(Waveguide)을 구성하며, 상기 도파관은 컷오프 주파수(fc,mn) 이상의 주파수에 대하여 전자기파를 전달시킬 수 있다. 장방형 도파관(Rectangular Waveguide)의 컷오프 주파수는 다음의 공식에 의하여 정의되어진다.7 is an example of a substrate integrated waveguide. The two metal conductive layers 710 and 730 and the substrate 720 having a dielectric constant and the series of via holes 741 and 742 passing through the metal conductive layers 710 and 730 and the dielectric substrate 720 constitute a waveguide , The waveguide can deliver electromagnetic waves to frequencies above the cutoff frequency (f c, m n ). The cutoff frequency of a rectangular waveguide is defined by the following formula.

fc,mn=1/(2π√(μ∈ε)) √((mπ/a)2+(nπ/b)2)( m ? / a) 2 + (n? / b) 2 ) ( 2 )

상기 공식에서 a 는 일련의 비아홀 사이의 유효 간격으로 정의되며, b 는 유전기판(720)의 두께에 의해 정의된다. 또한 유전율 (ε) 및 투자율 (μ)은 유전기판(720)의 물질 상수이다. 상기 기판 집적형 도파관에서 상기 두개의 금속 도전층(710, 730)은 도파관의 가로벽(Broad Wall)을 구성하며, 일련의 비아홀(7)은 상기 도파관의 세로벽(Narrow Wall)을 구성한다. In the above formula, a is defined as the effective interval between a series of via holes, and b is defined by the thickness of the dielectric substrate 720. Also, the dielectric constant epsilon and the magnetic permeability mu are material constants of the dielectric substrate 720. In the substrate integrated waveguide, the two metal conductive layers 710 and 730 constitute a broad wall of a waveguide, and the series of via holes 7 constitute a narrow wall of the waveguide.

TE10모드의 전기적 신호가 흐르는 기판 집적형 도파관에 있어서 전자기파의 전기장(Electric Field)은 그 중심에서 최대가 되고, 일련의 비아홀(741, 742) 경계면에서 최소가 된다. 따라서 Quasi-TEM 모드의 마이크로스트립을 기판 집적형 도파관의 중심 상측면에 연결하면, 기판 집적형 도파관과 마이크로스트립 사이에 전기장에 의한 고주파 에너지의 전이(Transition)을 얻을 수 있다.The electric field of the electromagnetic wave in the substrate integrated type waveguide through which the electric signal of the TE10 mode flows is the maximum at the center thereof and becomes minimum at the interface of the series of via holes 741 and 742. [ Therefore, when a quasi-TEM mode microstrip is connected to the center of the substrate integrated waveguide, the transition of the high frequency energy due to the electric field between the substrate integrated waveguide and the microstrip can be obtained.

도 8은 마이크로스트립을 이용한 전이구조의 예이다. 효율적인 전이(Transition)를 위하여 기판 집적형 도파관(810)과 마이크로스트립(830) 사이에 전이구조(820)를 위치시킨다. 일반적으로 이러한 전이구조는 사용하고자 하는 중심주파수에서 1/4 파장(Quarter Wavelength)의 물리적 길이를 가지며, 마이크로스트립과 기판 집적형 도파관(SIW)의 서로 다른 임피던스를 정합(Matching)을 위하여, 전이구조(820)는 기판 집적형 도파관(SIW)과 연결되는 부분의 선폭을 제어하여 준다.8 is an example of a transition structure using a microstrip. The transition structure 820 is positioned between the substrate integrated waveguide 810 and the microstrip 830 for efficient transition. In general, such a transition structure has a quarter length (quarter wavelength) physical length at a center frequency to be used, and for matching different impedances of a microstrip and a substrate integrated waveguide (SIW) (820) controls the line width of the portion connected to the substrate integrated waveguide (SIW).

이러한 기판 집적형 도파관(SIW)(830)로부터 마이크로스트립(810)으로의 전이는 쉽고 간편하지만, 밀리미터파 대역에서 마이크로스트립 구조는 높은 방사손실(Radiation Loss)을 발생시킨다. 따라서 방사손실을 최소화하기 위하여 CPW(Co-Planar Waveguide) 구조의 평면 전송선로가 사용될 수 있다. Transition from such a substrate integrated waveguide (SIW) 830 to the microstrip 810 is easy and simple, but in the millimeter wave band, the microstrip structure causes a high radiation loss. Therefore, a planar transmission line of the CPW (Co-Planar Waveguide) structure can be used to minimize the radiation loss.

CPW 구조가 평면전송선로로 사용될 경우, 기판 집적형 도파관 내부에서 자기장(Magnetic Field)을 야기(Excitation)시키는 것에 의한 전이구조 설계가 가능하다. 도 9는 싱글 포스트(940)를 이용한 CPW 선로(910)로부터 기판 집적형 도파관(930)으로의 전이구조(920)를 나타낸다. 이러한 전이구조(920)는 원하는 주파수 대역의 중심주파수에서 대략 1/4파장 또는 1/2 파장(Half Wavelength)의 물리적 길이를 가지며, 상기 전이구조의 끝단에는 기판 집적형 도파관의 상측면과 하측면을 서로 완전히 연결하거나 일부만 연결하는 싱글 포스트(940)가 위치하여 기판 집적형 도파관 내에 자기장(Magnetic Field)을 야기시킨다. When the CPW structure is used as a planar transmission line, it is possible to design a transition structure by exciting a magnetic field inside a substrate integrated waveguide. 9 shows a transition structure 920 from a CPW line 910 to a substrate integrated waveguide 930 using a single post 940. FIG. The transition structure 920 has a physical length of about 1/4 wavelength or half wavelength at a center frequency of a desired frequency band, and at the end of the transition structure, an upper surface and a lower surface of the substrate integrated waveguide A single post 940 is provided to completely or partially connect the first and second posts 940 and 940 to generate a magnetic field in the substrate integrated waveguide.

하지만 이러한 기판 집적형 도파관(SIW)(910)로부터 CPW(930)로의 전이구조는 그 전기적 특성이 제품 치수의 정밀도에 민감하게 영향 받기 때문에, 안정적인 설계가 쉽지 않다.However, the transition structure from such a substrate integrated waveguide (SIW) 910 to the CPW 930 is difficult to design reliably because its electrical characteristics are sensitive to the precision of the product dimensions.

방사손실이 적은 CPW 구조로부터 기판 집적형 도파관(SIW)로의 효율적인 전이구조를 얻기 위하여, CPW 구조와 마이크로스트립 구조를 절충한 전이구조 설계가 가능하다. 도 10은 상기 절충형 구조의 예이다. CPW 선로(1010) 양측의 열린 간격(Open Spacing)이 기판 집적형 도파관(SIW)(1030)를 향하여 깔때기(Funnel) 모양으로 벌어지는 형태의 전이구조(1020)를 갖도록 설계하여, 도파관의 임피던스와 CPW의 임피던스가 서로 매칭되어 질 수 있도록 깔때기 모양이 조정되며, 그 깔대기 모양의 CPW 선로는 1/4 파장 길이를 가지도록 설계되어진다.In order to obtain an efficient transition structure from a CPW structure with low radiation loss to a substrate integrated waveguide (SIW), it is possible to design a transition structure that compromises the CPW structure and the microstrip structure. Fig. 10 shows an example of the excel-type structure. The open spacing on both sides of the CPW line 1010 is designed to have a transition structure 1020 in the form of a funnel-like opening toward the substrate integrated waveguide (SIW) 1030 so that the impedance of the waveguide and the CPW The funnel shape is adjusted so that the impedances of the CPW lines are matched with each other, and the funnel-shaped CPW line is designed to have a length of 1/4 wavelength.

한편, 일반적으로 전자부품이 상용 이동통신 시스템에 사용되기 위해서는 그 외형이 대량생산에 적합하여야 한다. 현재 대량생산에 가장 적합한 전자부품의 구조는 주로 표면실장기술(Surface Mount Technology)을 이용하는 구조이다. 따라서 궁극적으로 기판 집적형 도파관(SIW) 기술을 이용하는 밀리미터파 대역의 고주파 부품 역시 SMT에 적합한 형태를 가져야 한다. SMD 구조에서는 기본적으로 그 전기적 신호가 TEM 또는 Quasi-TEM 모드로 전달되므로, 기판 집적형 도파관에서의 TE모드의 신호는 TEM 또는 Quasi-TEM 모드로 전이(Transition) 되어야 한다. 이러한 전이는 상기 언급된 것처럼 임피던스 변환(Impedance Transformation)을 위한 일정한 물리적 길이의 전이구조를 포함하여야 하며, 이는 부품의 크기를 증가시킨다. 또한 평면전송선로를 이용하는 전이구조는 밀리미터파 대역에서 높은 방사손실(Radiation Loss)를 발생시켜, 고주파 부품 전체의 삽입손실(Insertion Loss)를 증가시킨다.On the other hand, in general, in order for an electronic part to be used in a commercial mobile communication system, its external shape must be suitable for mass production. Currently, the most suitable structure for electronic components is a structure using Surface Mount Technology. Ultimately, millimeter-wave high-frequency components that use substrate-integrated waveguide (SIW) technology should also have a form suitable for SMT. In the SMD structure, since the electrical signal is basically transmitted in the TEM or quasi-TEM mode, the signal of the TE mode in the substrate integrated waveguide must be transited to the TEM or quasi-TEM mode. Such a transition must include a constant physical length transition structure for impedance transformation as mentioned above, which increases the size of the part. In addition, the transition structure using the planar transmission line causes a high radiation loss in the millimeter wave band, thereby increasing the insertion loss of the entire high frequency component.

본 발명은 기판 집적형 도파관 기술을 이용하여 제작된 고주파 부품이 표면실장부품 또는 표면실장부품을 이용하는 시스템에 사용될 수 있도록, 그 기판 집적형 도파관으로부터 평면전송선로로의 전이구조를 단순화시키고, 최소화 시키는 것이다. 이를 통하여 그 전기적 특성을 개선함과 동시에 그 크기를 줄이는 것을 목적으로 한다. SUMMARY OF THE INVENTION The present invention is directed to simplifying and minimizing the transition structure from the substrate integrated waveguide to the planar transmission line so that the high frequency component fabricated using the substrate integrated waveguide technology can be used in a system using surface mount components or surface mount components will be. Thereby improving its electrical characteristics and reducing its size.

본 발명의 일 관점에 따라, 순차적으로 적층된 하부 도전층(150), 제2 유전기판(140), 중간 도전층(130), 제1 유전기판(120), 및 상부 도전층(110)을 포함하는 멀티 레이어 기판; 상기 하부 도전층(150)에 형성된 입출력 단자(151); 상기 상부 도전층(110)부터 상기 하부 도전층(150)까지 관통하는 복수 개의 제1 비아홀들(162~167); 상기 상부 도전층(110)부터 상기 입출력 단자(151)까지 관통하는 제2 비아홀(161); 상기 중간 도전층(130)으로부터 상기 하부 도전층(150)까지 관통하는 제3 비아홀(168, 169)로서, 상기 입출력 단자(151) 및 상기 제2 비아홀(161)을 통해 전달되는 신호가 상기 제2 유전기판(140)을 통해 전파되는 것을 방지하는 위치에 배치된, 상기 제3 비아홀(168, 169); 상기 중간 도전층(130)에 형성된 비아패드(131)로서, 상기 제2 비아홀(161)에 전기적으로 연결되어 있는 상기 비아패드(131); 상기 상부 도전층(110), 상기 중간 도전층(130), 및 상기 복수 개의 제1 비아홀들(162~167)에 의해 제공되는 기판 집적형 도파관(SIW); 및 상기 기판 집적형 도파관의 일 단부쪽에 형성되어 있으며, 상기 제2 비아홀(161)에 전기적으로 연결되어 있는 CPW(Co-planar Waveguide) 선로(111);를 포함하는, 고주파 전기소자가 제공될 수 있다.According to one aspect of the present invention, the lower conductive layer 150, the second dielectric substrate 140, the intermediate conductive layer 130, the first dielectric substrate 120, and the upper conductive layer 110, which are sequentially stacked, A multilayer substrate; An input / output terminal 151 formed on the lower conductive layer 150; A plurality of first via holes (162 to 167) penetrating from the upper conductive layer (110) to the lower conductive layer (150); A second via hole 161 penetrating from the upper conductive layer 110 to the input / output terminal 151; A third via hole 168 or 169 extending from the intermediate conductive layer 130 to the lower conductive layer 150 so that a signal transmitted through the input and output terminal 151 and the second via hole 161 is transmitted to the lower conductive layer 150, The third via hole (168, 169) disposed at a position to prevent propagation through the dielectric substrate (140); A via pad 131 formed in the intermediate conductive layer 130, the via pad 131 being electrically connected to the second via hole 161; A substrate integrated waveguide (SIW) provided by the upper conductive layer 110, the intermediate conductive layer 130, and the plurality of first via holes 162 to 167; And a CPW (Co-planar waveguide) line 111 formed at one end of the substrate integrated waveguide and electrically connected to the second via hole 161. [ have.

이때, 상기 기판 집적형 도파관의 임피던스가 상기 CPW 선로(111)의 임피던스에 매칭된 상태를 가정하였을 때의 상기 CPW 선로(111)의 길이를 제1길이라고 가정할 때에, 상기 상부 도전층(110)에 형성된 상기 CPW 선로(111)의 길이는 상기 제1길이보다 짧을 수 있다. Assuming that the length of the CPW line 111 is a first length when the impedance of the substrate integrated waveguide is matched to the impedance of the CPW line 111, The length of the CPW line 111 may be shorter than the first length.

이때, (1) 상기 기판 집적형 도파관의 임피던스가 (2) 상기 CPW 선로(111) 및 상기 제2 비아홀(161) 및 상기 비아패드(131)의 결합구조에 의한 임피던스에 매칭되어 질 수 있도록, 상기 CPW 선로(111)의 양측에 형성된 열린 간격(112, 113)들은 상기 CPW 선로(111)의 일단부에서 상기 기판 집적형 도파관을 향해 벌어진 형상을 가질 수 있다.The impedance of the substrate integrated waveguide may be matched to the impedance of the coupling structure of the CPW line 111, the second via hole 161, and the via pad 131, The open spacings 112 and 113 formed on both sides of the CPW line 111 may have a shape that is opened from one end of the CPW line 111 toward the integrated circuit waveguide.

이때, 상기 제2 비아홀(161)의 디멘젼, 상기 CPW 선로(111)의 디멘젼, 및 상기 비아패드(131)의 디멘젼은 각각, (1) 상기 기판 집적형 도파관의 임피던스가 (2) 상기 CPW 선로(111) 및 상기 제2 비아홀(161) 및 상기 비아패드(131)의 결합구조에 의한 임피던스에 매칭되도록 하는 크기를 가질 수 있다.In this case, the dimensions of the second via hole 161, the dimensions of the CPW line 111, and the dimensions of the via pad 131 are (1) the impedance of the substrate integrated waveguide is (2) The second via hole 161, and the via pad 131. In this case,

본 발명의 다른 관점에 따라, 순차적으로 적층된 하부 도전층(150), 제1 유전기판(120), 및 상부 도전층(110)을 포함하는 멀티 레이어 기판; 상기 하부 도전층(150)에 형성된 입출력 단자(151); 상기 상부 도전층(110)부터 상기 하부 도전층(150)까지 관통하는 복수 개의 제1 비아홀들(162~167); 상기 상부 도전층(110)부터 상기 입출력 단자(151)까지 관통하는 제2 비아홀(161); 상기 상부 도전층(110), 상기 하부 도전층(150), 및 상기 복수 개의 제1 비아홀들(162~167)에 의해 제공되는 기판 집적형 도파관(SIW); 및 상기 기판 집적형 도파관의 일 단부쪽에 형성되어 있으며, 상기 제2 비아홀(161)에 전기적으로 연결되어 있는 CPW(Co-planar Waveguide) 선로(111);를 포함하는 고주파 전기소자가 제공될 수 있다.According to another aspect of the present invention, there is provided a multilayer substrate including a sequentially stacked lower conductive layer 150, a first dielectric substrate 120, and an upper conductive layer 110; An input / output terminal 151 formed on the lower conductive layer 150; A plurality of first via holes (162 to 167) penetrating from the upper conductive layer (110) to the lower conductive layer (150); A second via hole 161 penetrating from the upper conductive layer 110 to the input / output terminal 151; A substrate integrated waveguide (SIW) provided by the upper conductive layer 110, the lower conductive layer 150, and the plurality of first via holes 162 to 167; And a CPW (Co-planar waveguide) line 111 formed at one end of the substrate integrated waveguide and electrically connected to the second via hole 161 .

이때, 상기 기판 집적형 도파관의 임피던스가 상기 CPW 선로(111)의 임피던스에 매칭된 상태를 가정하였을 때의 상기 CPW 선로(111)의 길이를 제1길이라고 가정할 때에, 상기 상부 도전층(110)에 형성된 상기 CPW 선로(111)의 길이는 상기 제1길이보다 짧을 수 있다.Assuming that the length of the CPW line 111 is a first length when the impedance of the substrate integrated waveguide is matched to the impedance of the CPW line 111, The length of the CPW line 111 may be shorter than the first length.

이때, (1) 상기 기판 집적형 도파관의 임피던스가 (2) 상기 CPW 선로(111) 및 상기 제2 비아홀(161)의 결합구조에 의한 임피던스에 매칭되어 질 수 있도록, 상기 CPW 선로(111)의 양측에 형성된 열린 간격(112, 113)들은 상기 CPW 선로(111)의 일단부에서 상기 기판 집적형 도파관을 향해 벌어진 형상을 가질 수 있다.The CPW line 111 and the second via hole 161 may be formed in the same manner as the CPW line 111 so that the impedance of the substrate integrated waveguide can be matched to the impedance of the coupling structure of the CPW line 111 and the second via hole 161, The open spacings 112 and 113 formed on both sides may have a shape that is opened at one end of the CPW line 111 toward the substrate integrated waveguide.

이때, 상기 제2 비아홀(161)의 디멘젼 및 상기 CPW 선로(111)의 디멘젼은 각각, (1) 상기 기판 집적형 도파관의 임피던스가 (2) 상기 CPW 선로(111) 및 상기 제2 비아홀(161)의 결합구조에 의한 임피던스에 매칭되도록 하는 크기를 가질 수 있다.The dimension of the second via hole 161 and the dimensions of the CPW line 111 are set so that the impedance of the CPW line 111 and the second via hole 161 To match the impedance due to the coupling structure of the input / output terminal.

본 발명의 일 관점에 따라, 상술한 제2 유전기판(140), 및 상기 중간 도전층(130)을 포함하는 고주파 전기소자를 제조하는 고주파 전기소자 제조방법이 제공될 수 있다. 이 방법은, 순차적으로 적층된 상기 하부 도전층(150), 상기 제2 유전기판(140), 및 상기 중간 도전층(130)을 포함하는 제1기판에 상기 제3 비아홀(168, 169)을 형성하는 제1단계; 및 상기 제1단계 이후, 상기 제1기판 상에 상기 제1 유전기판(120) 및 상기 상부 도전층(110)을 적층하여 상기 멀티 레이어 기판을 형성하고, 상기 멀티 레이어 기판에 상기 복수 개의 제1 비아홀들(162~167) 및 상기 제2 비아홀(161)을 형성하는 제2단계를 포함한다.According to one aspect of the present invention, there can be provided a method of manufacturing a high frequency electric device, which comprises the above-described second dielectric substrate 140 and the intermediate conductive layer 130. This method includes the step of forming the third via holes 168 and 169 on the first substrate including the lower conductive layer 150, the second dielectric substrate 140, and the intermediate conductive layer 130 sequentially stacked A first step of forming; And forming the multilayer substrate by laminating the first dielectric substrate (120) and the upper conductive layer (110) on the first substrate after the first step, And a second step of forming the via holes 162 to 167 and the second via hole 161.

본 발명에 따르면, 기판 집적형 도파관 기술을 이용하여 제작된 고주파 부품이 표면실장부품 또는 표면실장부품을 이용하는 시스템에 사용될 수 있도록, 그 기판 집적형 도파관으로부터 평면전송선로로의 전이구조를 단순화시키고, 최소화시킴으로써, 그 전기적 특성을 개선함과 동시에 그 크기를 줄일 수 있다.According to the present invention, it is possible to simplify the transition structure from the substrate integrated waveguide to the planar transmission line so that the high-frequency component manufactured using the substrate integrated waveguide technology can be used in a system using a surface-mounted component or a surface- By minimizing it, it is possible to improve its electrical characteristics and reduce its size.

도 1은 본 발명의 일 실시예에 따른 표면실장형 기판 집적형 도파관의 구조를 나타내는 분해 사시도이다.
도 2는 도 1에 나타낸 표면실장형 기판 집적형 도파관을 상측 측면에서 바라본 사시도이다.
도 3은 도 1에 나타낸 표면실장형 기판 집적형 도파관을 하측 측면에서 바라본 사시도이다.
도 4는 종래 기술에 따른 도파관형 서큘레이터를 나타낸 것이다.
도 5는 인쇄회로기판 위에 구현된 SIW의 예를 나타낸 것이다.
도 6은 도 5와의 비교를 위한 일반적인 도파관 예를 나타낸 것이다.
도 7은 종래 기술에 따른 기판 집적형 도파관의 예를 나타낸 것이다.
도 8은 마이크로스트립을 이용한 전이구조의 예이다.
도 9는 싱글 포스트를 이용한 CPW 선로로부터 기판 집적형 도파관으로의 전이구조를 나타낸다.
도 10은, CPW 구조와 마이크로스트립 구조를 절충한 전이구조를 나타낸 것이다.1 is an exploded perspective view showing a structure of a surface mount type substrate integrated type waveguide according to an embodiment of the present invention.
2 is a perspective view of the surface mount type substrate integrated type waveguide shown in FIG. 1 viewed from above.
3 is a perspective view of the surface mount type substrate integrated type waveguide shown in Fig. 1 viewed from the lower side.
4 shows a waveguide-type circulator according to the prior art.
Fig. 5 shows an example of a SIW implemented on a printed circuit board.
Fig. 6 shows an example of a general waveguide for comparison with Fig.
7 shows an example of a substrate integrated waveguide according to the prior art.
8 is an example of a transition structure using a microstrip.
9 shows a transition structure from a CPW line to a substrate integrated waveguide using a single post.
Fig. 10 shows a transition structure in which the CPW structure and the microstrip structure are made up.

이하, 본 발명의 실시예를 첨부한 도면을 참고하여 설명한다. 그러나 본 발명은 본 명세서에서 설명하는 실시예에 한정되지 않으며 여러 가지 다른 형태로 구현될 수 있다. 본 명세서에서 사용되는 용어는 실시예의 이해를 돕기 위한 것이며, 본 발명의 범위를 한정하고자 의도된 것이 아니다. 또한, 이하에서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein, but may be implemented in various other forms. The terminology used herein is for the purpose of understanding the embodiments and is not intended to limit the scope of the present invention. Also, the singular forms as used below include plural forms unless the phrases expressly have the opposite meaning.

도 1은 본 발명의 일 실시예에 따른 표면실장형 기판 집적형 도파관의 구조를 나타내는 분해 사시도이다. 1 is an exploded perspective view showing a structure of a surface mount type substrate integrated type waveguide according to an embodiment of the present invention.

도 2는 도 1에 나타낸 표면실장형 기판 집적형 도파관을 상측 측면에서 바라본 사시도이다. 2 is a perspective view of the surface mount type substrate integrated type waveguide shown in FIG. 1 viewed from above.

도 3은 도 1에 나타낸 표면실장형 기판 집적형 도파관을 하측 측면에서 바라본 사시도이다. 3 is a perspective view of the surface mount type substrate integrated type waveguide shown in Fig. 1 viewed from the lower side.

이하 도 1 내지 도 3을 함께 참조하여 설명한다.1 to 3 together.

도 1에는 본 발명의 일 실시예에 따른 기판 집적형 도파관이 갖는, 표면실장 구조로부터 기판 집적형 도파관(SIW)로의 전이(Transition) 구조가 제시되어 있다. FIG. 1 shows a transition structure of a substrate integrated waveguide according to an embodiment of the present invention from a surface mounting structure to a substrate integrated waveguide (SIW).

본 발명의 일 실시예에 따른 표면실장형 기판 집적형 도파관은 제1 유전기판(120), 제2 유전기판(140), 상부 도전층(110), 중간 도전층(130), 하부 도전층(150), 일련의 비아홀(162, 163, 164, 165, 166, 167), 입출력단자(151), 비아홀(161), CPW 선로(111), 비아패드(131), 열린 간격(Open Spacing)(112, 113), 기판 집적형 도파관(SIW), 및 비아홀(168, 169)을 포함할 수 있다. The surface mount type substrate integrated waveguide according to an embodiment of the present invention includes a first dielectric substrate 120, a second dielectric substrate 140, an upper conductive layer 110, an intermediate conductive layer 130, 150, a series of via holes 162, 163, 164, 165, 166 and 167, an input / output terminal 151, a via hole 161, a CPW line 111, a via pad 131, 112 and 113, a substrate integrated waveguide (SIW), and via holes 168 and 169.

비아홀(162, 163, 164, 165, 166, 167)은 제1 비아홀 또는 도파관 비아홀이라고 지칭될 수 있고, 비아홀(161)은 제2 비아홀 또는 입출력 비아홀이라고 지칭될 수 있으며, 그리고 비아홀(168, 169)은 제3 비아홀 또는 아이솔레이션 비아홀이라고 지칭될 수도 있다.The via holes 161, 162, 163, 164, 165, 166, 167 may be referred to as a first via hole or a waveguide via hole and the via hole 161 may be referred to as a second via hole or an input / May be referred to as a third via hole or an isolation via hole.

제1 유전기판(120) 및 제2 유전기판(140)의 상측 및 하측 그리고 중간에는 상부 도전층(110), 중간 도전층(130), 그리고 하부 도전층(150)이 각각 위치한다. 이때 제1 유전기판(120), 상부 도전층(110) 및 중간 도전층(130), 그리고 일련의 비아홀(162, 163, 164, 165, 166, 167)은 기판 집적형 도파관(SIW)을 구성하며, 상기 표면실장을 위한 입출력단자(151)가 하부 도전층(150)에 형성된다.The upper conductive layer 110, the intermediate conductive layer 130, and the lower conductive layer 150 are located on the upper and lower sides of the first dielectric substrate 120 and the second dielectric substrate 140, respectively. The first dielectric substrate 120, the upper conductive layer 110 and the intermediate conductive layer 130 and the series of via holes 162, 163, 164, 165, 166 and 167 constitute a substrate integrated waveguide (SIW) And an input / output terminal 151 for surface mounting is formed on the lower conductive layer 150.

기판 집적형 도파관(SIW) 가 안착되어 있는 인쇄회로기판(Printed Circuit Board)의 전송선로로부터 입력된 고주파 신호는 기판 집적형 도파관(SIW) 소자의 하부 도전층(150)에 위치한 입출력 단자(151)를 지나 비아홀(161)을 통하여 CPW 선로(111)가 인쇄되어 있는 상부 도전층(110)로 전달된다.  The high frequency signal inputted from the transmission line of the printed circuit board on which the substrate integrated waveguide (SIW) is mounted is inputted to the input / output terminal 151 located on the lower conductive layer 150 of the substrate integrated waveguide (SIW) And is transmitted to the upper conductive layer 110 through which the CPW line 111 is printed through the via hole 161.

이때 상기 비아홀(161)은 상대적으로 높은 임피던스를 가지며, 회로상에서 직렬 인덕턴스(Serial Inductance)로 해석 될 수 있다. At this time, the via hole 161 has a relatively high impedance and can be interpreted as a serial inductance in a circuit.

또한, 상기 비아홀(161)의 중간 경로의 중간 도전층(130)에 위치한 비아패드(131)는 상대적으로 낮은 임피던스를 가지며, 회로상에서 병렬 캐패시턴스(Parallel Capacitance)로 해석될 수 있다. The via pad 131 located in the intermediate conductive layer 130 in the intermediate path of the via hole 161 has a relatively low impedance and can be interpreted as a parallel capacitance in the circuit.

비아홀(161)을 통하여 하부 도전층(150)의 입출력 단자(151)로부터 상부 도전층(110)에 인쇄되어 있는 CPW 선로(111)로 전달된 신호는 기판 집적형 도파관(SIW)로 전달된다. The signal transmitted from the input / output terminal 151 of the lower conductive layer 150 to the CPW line 111 printed on the upper conductive layer 110 through the via hole 161 is transmitted to the substrate integrated waveguide SIW.

이때, CPW 선로(111)의 열린 간격(Open Spacing)(112, 113)은 CPW 전송선로의 신호 전달방향과 수직으로 꺾여서 연장되며, 상기 연장된 열린 간격(112, 113)의 길이는 상기 일련의 비아홀(162, 163) 사이의 간격으로 정의되는 기판 집적형 도파관(SIW)의 유효 폭 또는 그 이상의 길이가 되도록 한다. 상기 열린 간격(112, 113)은 상기 상부 도전층(110)의 일부가 제거된어 형성된 개구형 슬롯으로 이해될 수도 있다.At this time, the open spacings 112 and 113 of the CPW line 111 extend in a direction perpendicular to the signal transmission direction of the CPW transmission line, and the lengths of the extended open intervals 112 and 113 are Integrated width type waveguide (SIW) defined by the distance between the via holes 162 and 163. The open spacing 112, 113 may be understood as an open slot in which a portion of the top conductive layer 110 is removed.

여기서 상부 도전층(110)에 인쇄된 CPW 선로(111)의 임피던스와 기판 집적형 도파관(SIW)의 임피던스는 서로 다르기 때문에 임피던스 매칭(Impedance Matching)이 필요하다. 임피던스 매칭을 위한 전이(Transition) 구조의 물리적 길이를 최소화하기 위하여, 본 발명의 일 실시예에서는 상기 하부 도전층(150)부터 상부 도전층(110)을 관통하는 비아홀(161)의 인덕턴스 크기와 중간 도전층(130)에 위치한 비아패드(131)의 캐패시턴스의 크기를 조절하여, 임피던스 매칭을 실행한다. 상기 임피던스 매칭은 상기 하측 도체층(150)에 구성된 입출력 단자(151)로부터 상기 도 1에 형성된 기판 집적형 도파관(SIW)의 종단까지의 임피던스 매칭을 의미하여, 부가적으로 CPW 선로(111)의 신호 전달방향으로부터 직각으로 꺾인 열린 간격(112, 113)의 폭(Width) 및 CPW 선로(111)의 폭(Width)등을 최적화 하여, 임피던스 매칭을 개선할 수 있다.Since the impedance of the CPW line 111 printed on the upper conductive layer 110 is different from the impedance of the substrate integrated waveguide SIW, impedance matching is required. In order to minimize the physical length of the transition structure for impedance matching, in one embodiment of the present invention, the inductance of the via hole 161 passing through the lower conductive layer 150 to the upper conductive layer 110 may be intermediate The magnitude of the capacitance of the via pad 131 located in the conductive layer 130 is adjusted to perform the impedance matching. The impedance matching means impedance matching from the input / output terminal 151 formed in the lower conductor layer 150 to the end of the substrate integrated waveguide SIW formed in FIG. 1, and additionally, It is possible to optimize the impedance matching by optimizing the width of the open spaces 112 and 113 bent at right angles from the signal transmission direction and the width of the CPW line 111 and the like.

이와 같은 일련의 임피던스 매칭을 포함하는 전이(Transition) 구조를 통하여, 일반적인 전이구조에 필요한 물리적 길이를 최소화 하면서, 기판 집적형 도파관(SIW) 소자의 표면실장 부품화가 가능하다.The transition structure including a series of impedance matching enables the surface mount component of the substrate integrated waveguide (SIW) device to be miniaturized while minimizing the physical length required for a general transition structure.

상기 기판 집적형 도파관(SIW)의 표면 실장 구조에서, 상기 하부 도전층(150)에서 제2 유전기판(140)을 통하여 중간 도전층(130)까지 연결되어 있는 비아홀(168, 169)는 입출력단자(151)에 전달된 밀리미터파 신호가 상기 제2 유전기판(140)을 통하여 전파되는 것을 방지한다. 또한, 하부 도전층(150)에서 상부 도전층(110)까지 연결되어 있는 비아홀(162, 163, 164, 165, 166, 167)는 CPW 선로(111)의 주변 접지면의 상측 및 하측을 연결한다.In the surface mount structure of the substrate integrated waveguide (SIW), the via holes 168 and 169 connected from the lower conductive layer 150 to the intermediate conductive layer 130 through the second dielectric substrate 140 are connected to the input / Wave signal transmitted to the first dielectric substrate 151 is prevented from propagating through the second dielectric substrate 140. The via holes 162, 163, 164, 165, 166 and 167 connected from the lower conductive layer 150 to the upper conductive layer 110 connect the upper and lower sides of the peripheral ground plane of the CPW line 111 .

본 발명의 일 실시예에 따라 제공되는 고주파 전기소자를 도 1 내지 도 3을 함께 참조하여 설명한다. 상기 고주파 전기소자는, 순차적으로 적층된 하부 도전층(150), 제2 유전기판(140), 중간 도전층(130), 제1 유전기판(120), 및 상부 도전층(110)을 포함하는 멀티 레이어 기판; 상기 하부 도전층(150)에 형성된 입출력 단자(151); 상기 상부 도전층(110)부터 상기 하부 도전층(150)까지 관통하는 복수 개의 제1 비아홀들(162~167); 상기 상부 도전층(110)부터 상기 입출력 단자(151)까지 관통하는 제2 비아홀(161); 상기 중간 도전층(130)으로부터 상기 하부 도전층(150)까지 관통하는 제3 비아홀(168, 169)로서, 상기 입출력 단자(151) 및 상기 제2 비아홀(161)을 통해 전달되는 신호가 상기 제2 유전기판(140)을 통해 전파되는 것을 방지하는 위치에 배치된, 상기 제3 비아홀(168, 169); 상기 중간 도전층(130)에 형성된 비아패드(131)로서, 상기 제2 비아홀(161)에 전기적으로 연결되어 있는 상기 비아패드(131); 상기 상부 도전층(110), 상기 중간 도전층(130), 및 상기 복수 개의 제1 비아홀들(162~167)에 의해 제공되는 기판 집적형 도파관(SIW); 및 상기 기판 집적형 도파관의 일 단부쪽에 형성되어 있으며, 상기 제2 비아홀(161)에 전기적으로 연결되어 있는 CPW(Co-planar Waveguide) 선로(111)를 포함할 수 있다. A high-frequency electric device provided according to an embodiment of the present invention will be described with reference to Figs. 1 to 3. Fig. The high frequency electric device includes a lower conductive layer 150, a second dielectric substrate 140, an intermediate conductive layer 130, a first dielectric substrate 120, and an upper conductive layer 110 which are sequentially stacked A multilayer substrate; An input / output terminal 151 formed on the lower conductive layer 150; A plurality of first via holes (162 to 167) penetrating from the upper conductive layer (110) to the lower conductive layer (150); A second via hole 161 penetrating from the upper conductive layer 110 to the input / output terminal 151; A third via hole 168 or 169 extending from the intermediate conductive layer 130 to the lower conductive layer 150 so that a signal transmitted through the input and output terminal 151 and the second via hole 161 is transmitted to the lower conductive layer 150, The third via hole (168, 169) disposed at a position to prevent propagation through the dielectric substrate (140); A via pad 131 formed in the intermediate conductive layer 130, the via pad 131 being electrically connected to the second via hole 161; A substrate integrated waveguide (SIW) provided by the upper conductive layer 110, the intermediate conductive layer 130, and the plurality of first via holes 162 to 167; And a coplanar waveguide (CPW) line 111 formed on one end of the substrate integrated waveguide and electrically connected to the second via hole 161. [

이때, 상기 기판 집적형 도파관과 상기 CPW 선로만을 따로 놓고 분석하였을 때에, 상기 기판 집적형 도파관의 임피던스가 상기 CPW 선로(111)의 임피던스에 매칭된 상태를 가정하였을 때의 상기 CPW 선로(111)의 길이를 제1길이라고 가정할 수 있다. 이때, 상기 상부 도전층(110)에 실제로 형성된 상기 CPW 선로(111)의 길이는 상기 제1길이보다 짧을 수 있다.In this case, when the substrate integrated waveguide and the CPW line are separately analyzed, assuming that the impedance of the substrate integrated waveguide is matched to the impedance of the CPW line 111, It can be assumed that the length is the first length. At this time, the length of the CPW line 111 actually formed in the upper conductive layer 110 may be shorter than the first length.

이때, (1) 상기 기판 집적형 도파관의 제1임피던스가 (2) 상기 CPW 선로(111) 및 상기 제2 비아홀(161) 및 상기 비아패드(131)의 결합구조에 의한 제2임피던스에 매칭되어 질 수 있도록, 상기 CPW 선로(111)의 양측에 형성된 열린 간격(112, 113)들은 상기 CPW 선로(111)의 일단부에서 상기 기판 집적형 도파관을 향해 벌어진 형상을 가질 수 있다.At this time, (1) the first impedance of the substrate integrated waveguide is matched to the second impedance due to the coupling structure of (2) the CPW line 111, the second via hole 161 and the via pad 131 The open spacings 112 and 113 formed on both sides of the CPW line 111 may have a shape widened from the one end of the CPW line 111 toward the integrated circuit waveguide.

이때, 상기 제2 비아홀(161)의 디멘젼, 상기 CPW 선로(111)의 디멘젼, 및 상기 비아패드(131)의 디멘젼은 각각, (1) 상기 기판 집적형 도파관의 제1임피던스가 (2) 상기 CPW 선로(111) 및 상기 제2 비아홀(161) 및 상기 비아패드(131)의 결합구조에 의한 제2임피던스에 매칭되도록 하는 크기를 가질 수 있다. 여기서 상기 '디멘젼'은 해당 구조체의 두께, 형상, 폭, 길이등을 포함하는 물리적 개념일 수 있다.The dimensions of the second via hole 161, the dimensions of the CPW line 111 and the dimension of the via pad 131 are (1) the first impedance of the substrate integrated waveguide is (2) May be sized to match the second impedance due to the coupling structure of the CPW line (111), the second via hole (161), and the via pad (131). Here, the 'dimension' may be a physical concept including the thickness, shape, width, length, and the like of the structure.

본 발명의 다른 실시예에 따라 제공되는 고주파 전기소자는, 순차적으로 적층된 하부 도전층(150), 제1 유전기판(120), 및 상부 도전층(110)을 포함하는 멀티 레이어 기판; 상기 하부 도전층(150)에 형성된 입출력 단자(151); 상기 상부 도전층(110)부터 상기 하부 도전층(150)까지 관통하는 복수 개의 제1 비아홀들(162~167); 상기 상부 도전층(110)부터 상기 입출력 단자(151)까지 관통하는 제2 비아홀(161); 상기 상부 도전층(110), 상기 하부 도전층(150), 및 상기 복수 개의 제1 비아홀들(162~167)에 의해 제공되는 기판 집적형 도파관(SIW); 및 상기 기판 집적형 도파관의 일 단부쪽에 형성되어 있으며, 상기 제2 비아홀(161)에 전기적으로 연결되어 있는 CPW(Co-planar Waveguide) 선로(111);를 포함할 수 있다.A high frequency electric device provided according to another embodiment of the present invention includes a multilayer substrate including a sequentially stacked lower conductive layer 150, a first dielectric substrate 120, and an upper conductive layer 110; An input / output terminal 151 formed on the lower conductive layer 150; A plurality of first via holes (162 to 167) penetrating from the upper conductive layer (110) to the lower conductive layer (150); A second via hole 161 penetrating from the upper conductive layer 110 to the input / output terminal 151; A substrate integrated waveguide (SIW) provided by the upper conductive layer 110, the lower conductive layer 150, and the plurality of first via holes 162 to 167; And a coplanar waveguide (CPW) line 111 formed at one end of the substrate integrated waveguide and electrically connected to the second via hole 161. [

이때, 상기 기판 집적형 도파관과 상기 CPW 선로만을 따로 놓고 분석하였을 때에, 상기 기판 집적형 도파관의 임피던스가 상기 CPW 선로(111)의 임피던스에 매칭된 상태를 가정하였을 때의 상기 CPW 선로(111)의 길이를 제1길이라고 가정할 수 있다. 이때, 상기 상부 도전층(110)에 실제로 형성된 상기 CPW 선로(111)의 길이는 상기 제1길이보다 짧을 수 있다.In this case, when the substrate integrated waveguide and the CPW line are separately analyzed, assuming that the impedance of the substrate integrated waveguide is matched to the impedance of the CPW line 111, It can be assumed that the length is the first length. At this time, the length of the CPW line 111 actually formed in the upper conductive layer 110 may be shorter than the first length.

이때, (1) 상기 기판 집적형 도파관의 제1임피던스가 (2) 상기 CPW 선로(111) 및 상기 제2 비아홀(161)의 결합구조에 의한 제2임피던스에 매칭되어 질 수 있도록, 상기 CPW 선로(111)의 양측에 형성된 열린 간격(112, 113)들은 상기 CPW 선로(111)의 일단부에서 상기 기판 집적형 도파관을 향해 벌어진 형상을 가질 수 있다.The CPW line 111 and the second via hole 161 may be formed so that the first impedance of the substrate integrated waveguide is matched to the second impedance of the coupling structure of the CPW line 111 and the second via hole 161, The open spacings 112 and 113 formed on both sides of the CPW line 111 may have a shape that is opened at one end of the CPW line 111 toward the substrate integrated waveguide.

이때, 상기 제2 비아홀(161)의 디멘젼 및 상기 CPW 선로(111)의 디멘젼은 각각, (1) 상기 기판 집적형 도파관의 임피던스가 (2) 상기 CPW 선로(111) 및 상기 제2 비아홀(161)의 결합구조에 의한 임피던스에 매칭되도록 하는 크기를 가질 수 있다.The dimension of the second via hole 161 and the dimensions of the CPW line 111 are set so that the impedance of the CPW line 111 and the second via hole 161 To match the impedance due to the coupling structure of the input / output terminal.

본 발명의 또 다른 실시예에 따라, 상술한 제2 유전기판(140), 및 상기 중간 도전층(130)을 포함하는 고주파 전기소자를 제조하는 고주파 전기소자 제조방법이 제공될 수 있다. 이 방법은, 순차적으로 적층된 상기 하부 도전층(150), 상기 제2 유전기판(140), 및 상기 중간 도전층(130)을 포함하는 제1기판에 상기 제3 비아홀(168, 169)을 형성하는 제1단계; 및 상기 제1단계 이후, 상기 제1기판 상에 상기 제1 유전기판(120) 및 상기 상부 도전층(110)을 적층하여 상기 멀티 레이어 기판을 형성하고, 상기 멀티 레이어 기판에 상기 복수 개의 제1 비아홀들(162~167) 및 상기 제2 비아홀(161)을 형성하는 제2단계를 포함할 수 있다.According to another embodiment of the present invention, there can be provided a method of manufacturing a high frequency electric device, which comprises the second dielectric substrate 140 and the intermediate conductive layer 130 described above. This method includes the step of forming the third via holes 168 and 169 on the first substrate including the lower conductive layer 150, the second dielectric substrate 140, and the intermediate conductive layer 130 sequentially stacked A first step of forming; And forming the multilayer substrate by laminating the first dielectric substrate (120) and the upper conductive layer (110) on the first substrate after the first step, And a second step of forming the via holes 162 to 167 and the second via hole 161.

상술한 본 발명의 실시예들을 이용하여, 본 발명의 기술 분야에 속하는 자들은 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에 다양한 변경 및 수정을 용이하게 실시할 수 있을 것이다. 특허청구범위의 각 청구항의 내용은 본 명세서를 통해 이해할 수 있는 범위 내에서 인용관계가 없는 다른 청구항에 결합될 수 있다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the essential characteristics thereof. The contents of each claim in the claims may be combined with other claims without departing from the scope of the claims.

110: 상부 도전층
111: CPW 선로
112, 113: 열린 간격(Open Spacing)
120: 제1 유전기판
130: 중간 도전층
131: 비아패드
140: 제2 유전기판
150: 하부 도전층
151: 입출력단자
161: 비아홀
162, 163, 164, 165, 166, 167: 비아홀
168, 169: 비아홀110: upper conductive layer
111: CPW line
112, 113: Open Spacing
120: first dielectric substrate
130: intermediate conductive layer
131: via pad
140: second dielectric substrate
150: lower conductive layer
151: I / O terminal
161: Via hole
162, 163, 164, 165, 166, 167:
168, 169:

Claims (9)

순차적으로 적층된 하부 도전층, 제2 유전기판, 중간 도전층, 제1 유전기판, 및 상부 도전층을 포함하는 멀티 레이어 기판;
상기 하부 도전층에 형성된 입출력 단자;
상기 상부 도전층부터 상기 하부 도전층까지 관통하는 복수 개의 제1 비아홀들;
상기 상부 도전층부터 상기 입출력 단자까지 관통하는 제2 비아홀;
상기 중간 도전층으로부터 상기 하부 도전층까지 관통하는 제3 비아홀로서, 상기 입출력 단자 및 상기 제2 비아홀을 통해 전달되는 신호가 상기 제2 유전기판을 통해 전파되는 것을 방지하는 위치에 배치된, 상기 제3 비아홀;
상기 중간 도전층에 형성된 비아패드로서, 상기 제2 비아홀에 전기적으로 연결되어 있는 상기 비아패드;
상기 상부 도전층, 상기 중간 도전층, 및 상기 복수 개의 제1 비아홀들에 의해 제공되는 기판 집적형 도파관; 및
상기 기판 집적형 도파관의 일 단부쪽에 형성되어 있으며, 상기 제2 비아홀에 전기적으로 연결되어 있는 CPW(Co-planar Waveguide) 선로;
를 포함하는,
고주파 전기소자.A multilayer substrate including a sequentially stacked lower conductive layer, a second dielectric substrate, an intermediate conductive layer, a first dielectric substrate, and an upper conductive layer;
An input / output terminal formed on the lower conductive layer;
A plurality of first via holes passing from the upper conductive layer to the lower conductive layer;
A second via hole penetrating from the upper conductive layer to the input / output terminal;
And a third via hole penetrating from the intermediate conductive layer to the lower conductive layer, the third via hole being disposed at a position to prevent a signal transmitted through the input / output terminal and the second via hole from propagating through the second dielectric substrate, 3 via holes;
A via pad formed in the intermediate conductive layer, the via pad being electrically connected to the second via hole;
A substrate integrated waveguide provided by the upper conductive layer, the intermediate conductive layer, and the plurality of first via holes; And
A coplanar waveguide (CPW) line formed at one end of the substrate integrated waveguide and electrically connected to the second via hole;
/ RTI >
High frequency electric device. 제1항에 있어서,
상기 기판 집적형 도파관의 임피던스가 상기 CPW 선로의 임피던스에 매칭된 상태를 가정하였을 때의 상기 CPW 선로의 길이를 제1길이라고 가정할 때에,
상기 상부 도전층에 형성된 상기 CPW 선로의 길이는 상기 제1길이보다 짧은 것을 특징으로 하는,
고주파 전기소자.The method according to claim 1,
Assuming that the length of the CPW line when the impedance of the substrate integrated waveguide is matched to the impedance of the CPW line is a first length,
And the length of the CPW line formed in the upper conductive layer is shorter than the first length.
High frequency electric device. 제1항에 있어서,
(1) 상기 기판 집적형 도파관의 임피던스가 (2) 상기 CPW 선로 및 상기 제2 비아홀 및 상기 비아패드의 결합구조에 의한 임피던스에 매칭되어 질 수 있도록, 상기 CPW 선로의 양측에 형성된 열린 간격들은 상기 CPW 선로의 일단부에서 상기 기판 집적형 도파관을 향해 벌어진 형상을 갖는,
고주파 전기소자.The method according to claim 1,
(1) the openings formed on both sides of the CPW line are arranged such that the impedance of the substrate integrated waveguide is matched to the impedance due to the coupling structure of the CPW line, the second via hole and the via pad, Integrated waveguide at a first end of the CPW line,
High frequency electric device. 제1항에 있어서,
상기 제2 비아홀의 디멘젼, 상기 CPW 선로의 디멘젼, 및 상기 비아패드의 디멘젼은 각각,
(1) 상기 기판 집적형 도파관의 임피던스가 (2) 상기 CPW 선로 및 상기 제2 비아홀 및 상기 비아패드의 결합구조에 의한 임피던스에 매칭되도록 하는 크기를 갖는 것을 특징으로 하는,
고주파 전기소자.The method according to claim 1,
The dimension of the second via hole, the dimension of the CPW line, and the dimension of the via pad are, respectively,
(1) the impedance of the substrate integrated waveguide is matched to (2) the impedance due to the coupling structure of the CPW line, the second via hole, and the via pad.
High frequency electric device. 순차적으로 적층된 하부 도전층, 제2 유전기판, 중간 도전층, 제1 유전기판, 및 상부 도전층을 포함하는 멀티 레이어 기판;
상기 하부 도전층에 형성된 입출력 단자;
상기 상부 도전층부터 상기 하부 도전층까지 관통하는 복수 개의 제1 비아홀들;
상기 상부 도전층부터 상기 입출력 단자까지 관통하는 제2 비아홀;
상기 중간 도전층으로부터 상기 하부 도전층까지 관통하는 제3 비아홀로서, 상기 입출력 단자 및 상기 제2 비아홀을 통해 전달되는 신호가 상기 제2 유전기판을 통해 전파되는 것을 방지하는 위치에 배치된, 상기 제3 비아홀;
상기 중간 도전층에 형성된 비아패드로서, 상기 제2 비아홀에 전기적으로 연결되어 있는 상기 비아패드;
상기 상부 도전층, 상기 중간 도전층, 및 상기 복수 개의 제1 비아홀들에 의해 제공되는 기판 집적형 도파관; 및
상기 기판 집적형 도파관의 일 단부쪽에 형성되어 있으며, 상기 제2 비아홀에 전기적으로 연결되어 있는 마이크로스트립(Microstrip) 선로;
를 포함하는,
고주파 전기소자.A multilayer substrate including a sequentially stacked lower conductive layer, a second dielectric substrate, an intermediate conductive layer, a first dielectric substrate, and an upper conductive layer;
An input / output terminal formed on the lower conductive layer;
A plurality of first via holes passing from the upper conductive layer to the lower conductive layer;
A second via hole penetrating from the upper conductive layer to the input / output terminal;
And a third via hole penetrating from the intermediate conductive layer to the lower conductive layer, the third via hole being disposed at a position to prevent a signal transmitted through the input / output terminal and the second via hole from propagating through the second dielectric substrate, 3 via holes;
A via pad formed in the intermediate conductive layer, the via pad being electrically connected to the second via hole;
A substrate integrated waveguide provided by the upper conductive layer, the intermediate conductive layer, and the plurality of first via holes; And
A microstrip line formed at one end of the substrate integrated waveguide and electrically connected to the second via hole;
/ RTI >
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