KR101811738B1 - Enhanced stacked microelectric assemblies with central contacts - Google Patents

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KR101811738B1
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microelectronic
contact
microelectronic element
dielectric
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벨가셈 하바
와엘 조니
리차드 드윗 크리스프
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테세라, 인코포레이티드
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Abstract

마이크로전자 조립체는 반대 방향으로 향하는 제1 면 및 제2 면과 상기 제1 면 및 제2 면 사이에서 연장된 개구를 갖는 유전체 요소; Microelectronic assembly toward the first side and a second side to the first surface and a dielectric element having an opening extending between the second face in the opposite direction; 뒷면, 상기 유전체 요소와 마주 향하는 앞면, 제1 에지, 상기 제1 에지로부터 떨어져 있는 상기 앞면에 노출된 다수의 콘택, 및 상기 제1 면을 따라 상기 콘택으로부터 상기 제1 에지에 인접한 제1 면에 노출된 재분배 패드(redistribution pad)까지 연장된 재분배 도체(redistribution conductor)를 구비하는 제1 마이크로전자 요소; Front side facing opposite to the back of the dielectric element, a first edge, a plurality of contacts exposed on the front side remote from the first edge, and a first side adjacent to the first edge from the contact along the first side extending to the exposed redistribution pads (pad redistribution) redistribution conductor having a first microelectronic element (redistribution conductor); 및 뒷면, 앞면, 및 상기 앞면에 노출되고 상기 제1 마이크로전자 요소의 제1 에지를 넘어 돌출된 다수의 콘택을 구비하는 제2 마이크로전자 요소를 포함하며, 상기 제1 마이크로전자 요소의 재분배 패드와 상기 제2 마이크로전자 요소의 콘택은 상기 유전체 요소 내의 개구와 정렬된 것을 특징으로 한다. And a back side, front side, and a second microelectronic element having a plurality of contacts exposed on the front side and over projecting a first edge of the first microelectronic element, with redistribution pads of the first microelectronic element the second contact of the microelectronic element is characterized in that aligned with the openings in the dielectric element.

Description

중앙 콘택을 구비한 적층형 마이크로전자 조립체{ENHANCED STACKED MICROELECTRIC ASSEMBLIES WITH CENTRAL CONTACTS} Multilayered microelectronic assembly having a central contact {ENHANCED STACKED MICROELECTRIC ASSEMBLIES WITH CENTRAL CONTACTS}

본 발명은 적층형의 마이크로전자 조립체 및 이를 제조하는 방법과, 이러한 조립체에 사용할 수 있는 소자에 관한 것이다. The present invention relates to a device that can be used in the method of making a microelectronic assembly, and this, and the laminated type, such assembly.

반도체 칩은 개별의 패키지화된 유닛으로서 제공되는 것이 일반적이다. A semiconductor chip is generally provided as a separate packaged units. 표준 칩은 칩의 내부 회로에 접속된 콘택(contact)을 갖는 대형의 앞면을 포함하는 평평한 사각형의 본체를 구비한다. Standard chip is provided with a main body of the flat rectangle including the face of the formation having a contact (contact) connected to the internal circuitry of the chip. 개별의 칩은 전형적으로 패키지 내에 실장되며, 패키지는 인쇄회로기판과 같은 회로 패널 상에 설치되고, 칩의 콘택을 회로 패널의 도체와 접속시킨다. Individual chips are typically mounted in a package, the package is provided on a circuit panel, such as a printed circuit board, the connection with the contact of a circuit panel of the chip conductors. 많은 종래의 구성에서, 칩 패키지가 회로 패널에서 차지하는 영역은 칩 자체의 면적에 비해 훨씬 더 크다. In many conventional arrangements, the chip area occupied by the circuit package panel is much greater than the area of ​​the chip itself. 앞면(front face)을 갖는 플랫 칩과 관련해서 본 설명에서 사용되는, "칩의 영역"은 앞면의 영역을 의미하는 것으로 이해하여야 한다. The front (front face) with respect to a chip having a flat "region of the chip", which is used in this description should be understood to mean a region of the front surface. "플립 칩"(flip chip) 설계에서, 칩의 앞면은 패키지 기판의 면과 맞닿는다. On the Design "flip-chip" (flip chip), the front side of the chip is in contact with the surface of the package substrate. 즉, 칩 캐리어와 칩 상의 콘택이 솔더 볼이나 다른 접속 요소에 의해 칩 캐리어의 콘택에 직접 접합된다. In other words, the contacts on the chip carrier and the chip is bonded directly to a contact of a chip carrier by solder balls or other connection elements. 이후, 칩 캐리어는 칩의 앞면 위에 배치되는 단자를 통해 회로 패널에 접합될 수 있다. Then, the chip carrier may be conjugated to a circuit panel over the terminal disposed on the front side of the chip. "플립 칩" 설계는 비교적 소규모의 배치를 제공하며, 각각의 칩은 회로 패널에서 칩의 앞면의 영역과 같거나 이보다 약간 큰 영역을 차지한다. "Flip-chip" design provides an arrangement of relatively small, each chip occupies a rather large area equal to the area of ​​the front surface of the chip on the circuit panel or higher. 이에 대해서는, 동일 양수인의 미국특허 제5,148,265호, 제5,148,266호 및 제5,679,977호의 실시예에 개시되어 있으며, 이들 특허문헌의 내용을 본 명세서에 참조에 의해 원용한다. For this, the same assignee of U.S. Patent No. 5,148,265, 1 - is disclosed in Example favor 5,148,266 and No. 5,679,977, and hereby incorporated by reference, the contents of these patent document herein.

어떤 획기적인 실장 기술은 종래의 플립 칩 본딩(flip-chip bonding)과 동일한 소형화 방식을 제공한다. Some innovative packaging technology provides the same size reduction method in the conventional flip-chip bonding (flip-chip bonding). 칩 자체의 영역과 동일하거나 이보다 약간 큰 회로 패널의 영역에 단일의 칩을 수용할 수 있는 패키지를 일반적으로 "칩 사이즈 패키지"(chip-sized package)라고 한다. It is referred to as a chip package, which can accommodate a single chip in a region with an area of ​​equal to or slightly larger than that of the circuit panel itself generally "chip size package" (chip-sized package).

마이크로전자 조립체가 차지하는 회로 패널의 평평한 영역을 최소로 하는 것 외에, 회로 패널의 평면에 대하여 직각을 이루는 전체 높이 또는 치수를 감소시킨 칩 패키지를 제공하는 것이 바람직하다. In addition to the flat area of ​​the microelectronic assembly is occupied by a circuit panel to a minimum, it is desirable to provide that the chip package to reduce the overall height or dimensions perpendicular with respect to the plane of the circuit panel. 이러한 박형의 마이크로전자 패키지에 의하면, 패키지를 이웃하는 구조체와 매우 밀접하게 실장할 수 있도록 회로 패널을 배치할 수 있기 때문에, 회로 패널을 포함하는 제품의 전체 크기를 작게 할 수 있다. According to the microelectronic package of such a thin type, it is possible to allow the mounting and the structure closely adjacent the package, the circuit arrangement panel, it is possible to reduce the overall size of the product, including the circuit panel. 단일의 패키지 또는 모듈 내에 다수의 칩을 제공하기 위한 여러 가지 제안이 이루어져 왔다. The various proposals for providing multiple chips in a single package or module has been made. 종래의 "멀티 칩 모듈"(multi-chip module)의 경우, 칩은 단일의 패키지 기판상에 나란하게 실장한 후 회로 패널에 설치될 수 있다. In the case of a conventional "multichip modules" (multi-chip module), then chip can be mounted side by side on a single package substrate installed in the circuit panel. 이러한 방법에 의하면, 칩이 차지하는 회로 패널의 전체 영역이 제한적으로만 축소될 뿐이다. According to this method, the entire circuit area of ​​the chip occupied by the panel is limited to only just be reduced. 전체 영역은 모듈 내의 개별의 칩의 전체 표면 영역보다 더 크다. The total area is larger than the total surface area of ​​each of the chips in the module.

다수의 칩을 "스택"(stack) 구성으로 패키지화하는 방법, 즉 하나의 칩 위에 다른 칩을 적층해서 다수의 칩을 배치하는 방식이 제안되었다. The method for packaging a plurality of chip as a "stack" (stack) structure, i.e., how to place a large number of chips are laminated to other chips on a chip has been proposed. 이러한 적층형의 배치에서는, 여러 개의 칩을 회로 패널의 칩의 전체 영역보다 작은 영역에 실장할 수 있다. The arrangement of the multi-layer, it is possible to mount multiple circuit chip in a small area than the total area of ​​the chip on the panel. 앞서 언급한 미국특허 제5,679,977호, 제5,148,265호, 및 미국특허 제5,347,159호의 관련 실시예의 내용을 본 출원에 참조에 의해 원용한다. The aforementioned U.S. Patent No. 5,679,977 hereby incorporated by, the number 5148265, and see U.S. Patent No. 5,347,159 exemplary call related information examples in the present application. 미국특허 제4,941,033호에는, 하나의 칩 위에 다른 칩을 적층하고 칩과 관련된 소위 "배선 막"(wiring films) 위의 도체에 의해 서로 상호접속시킨 구성을 개시하고 있으며, 이러한 내용을 본 명세서에 참조에 의해 원용한다. U.S. Patent No. 4,941,033 discloses, a chip on the multilayer another chip and the so-called "wiring layer" associated with the chip (wiring films) by the conductors of the above, and discloses a configuration in which interconnect with each other, with reference to such information, herein to be invoked by.

본 기술분야에서의 이러한 노력에도, 칩의 실질적으로 중앙 영역에 배치되는 콘택을 구비하는 칩에 대한 멀티 칩 패키지에 대한 개선이 요구되고 있다. In these efforts in the art, it is substantially improved for multi-chip package for a chip having a contact disposed in the central region of the chip has been required. 메모리 칩과 같은 반도체 칩의 경우, 실질적으로 칩의 중심 축을 따라 콘택을 하나 또는 두 개의 열로 배치해서 만드는 것이 일반적이다. For a semiconductor chip such as memory chips, it is common to make a contact substantially disposed one along the central axis of the chip or two columns.

본 발명의 하나의 관점에 의하면, 마이크로전자 조립체는 유전체 요소, 제1 마이크로전자 요소, 및 제2 마이크로전자 요소를 포함할 수 있다. According to one aspect of the invention, a microelectronic assembly may include a dielectric element, the first microelectronic element and the second microelectronic element. 유전체 요소는 반대 방향으로 향하는 제1 면 및 제2 면과 제1 면 및 제2 면 사이에서 연장된 개구를 포함할 수 있다. Dielectric element may include an opening extending between the faces in a direction opposite the first side and a second side and a first side and a second side. 제1 마이크로전자 요소는 뒤면, 유전체 요소와 마주 향하는 앞면, 제1 에지, 제1 에지로부터 떨어져 있는 앞면에 노출된 다수의 콘택, 및 제1 면을 따라 콘택으로부터 제1 에지에 인접한 제1 면에 노출된 재분배 패드(redistribution pad)까지 연장된 재분배 도체(redistribution conductor)를 구비할 수 있다. The first microelectronic element is on a first surface adjacent the first edge from the reverse side, the front faces facing the dielectric element, a first edge, a plurality of contacts exposed on the front side remote from the first edge, and the contacts along the first side may be provided with an extended exposure to the redistribution pads (pad redistribution) redistribution conductor (redistribution conductor). 제2 마이크로전자 요소는 뒷면, 앞면, 및 앞면에 노출되고 제1 마이크로전자 요소의 제1 에지를 넘어 돌출된 다수의 콘택을 구비할 수 있다. The second microelectronic element may have a back side, front side, and is exposed on the front of a plurality of contacts protruding beyond the first edge of the first microelectronic element. 제1 마이크로전자 요소의 재분배 패드와 제2 마이크로전자 요소의 콘택은 유전체 요소 내의 개구와 정렬될 수 있다. The first contact of the microelectronic element and the redistribution pads in the second microelectronic element may be aligned with the opening in the dielectric element.

일례로, 유전체 요소는 유전체 요소의 제2 면에 노출된 단자를 포함한 전기 전도성 요소를 포함할 수 있다. In one example, the dielectric element may comprise an electrically conductive element including a terminal exposed at a second surface of the dielectric element. 마이크로전자 조립체는 제1 마이크로전자 요소의 재분배 패드로부터 개구를 통해 유전체 요소 상의 전기 전도성 요소 중의 몇몇까지 연장된 제1 리드와, 제2 마이크로전자 요소의 콘택으로부터 개구를 통해 유전체 요소 상의 전기 전도성 요소 중의 몇몇까지 연장된 제2 리드를 더 포함할 수 있다. Of the microelectronic assembly is an electrically conductive element on a first lead and a second dielectric element through the opening from the contacts of the second microelectronic element extend to a few of the electrically conducting elements on the dielectric element through the opening from the redistribution pad of the first microelectronic element to some it may further comprise a second lead extends.

본 발명의 다른 관점에 의하면, 본 발명의 앞서 설명한 관점에 의한 마이크로전자 구조체, 본 발명의 앞서 설명한 관점에 의한 복합의 칩, 다른 전자 장치를 포함하는 시스템을 제공할 수 있다. According to another aspect of the present invention can provide the composite of the chip, the system including a different electronic device according to a microelectronic structure, aspect described above of the present invention according to the above aspect of the present invention. 예를 들어, 시스템은 단일의 하우징 내에 배치될 수 있으며, 이러한 하우징은 휴대형의 하우징이 될 수 있다. For example, the system can be arranged in a single housing, such housing may be a housing of a portable. 본 발명의 관점에 의한 바람직한 실시예에 따른 시스템은 종래의 시스템보다 더 소형으로 할 수 있다. System according to a preferred embodiment according to aspects of the present invention can be more compact than conventional systems.

본 발명의 다른 관점에 의하면, 본 발명의 앞서 설명한 관점에 따른 다수의 마이크로전자 조립체를 포함할 수 있는 모듈을 제공할 수 있다. According to a further aspect of the invention, it is possible to provide a module which may include a plurality of microelectronic assembly according to an aspect of the present invention described above. 모듈은 마이크로전자 조립체와 신호를 주고받기 위한 공통의 전기적 인터페이스를 각각 가질 수 있다. Module can have a common electrical interface for sending and receiving a microelectronic assembly and a signal, respectively.

본 발명의 또 다른 관점은, 본 발명의 앞서 설명한 관점에 따라 하나 이상의 마이크로전자 조립체를 포함하는 구조체를 제공한다. Another aspect of the invention, according to the aspect described above of the present invention provides a structure comprising one or more microelectronic assembly. 이러한 구조체는 하나 이상의 마이크로전자 조립체와 세로 방향으로 적층되고 마이크로전자 조립체와 전기적으로 상호접속된 하나 이상의 제3 마이크로전자 요소를 포함한다. This structure includes one or more microelectronic assembly with a microelectronic assembly is stacked in the longitudinal direction and electrically interconnected with one or more third microelectronic element. 제3 마이크로전자 요소는 하나 이상의 마이크로전자 조립체의 기능과는 상이한 기능을 가질 수 있다. A third microelectronic element may have different functions and of one or more microelectronic assembly function.

도 1은 본 발명의 실시예에 따른 적층형 마이크로전자 조립체를 개략적으로 나타낸 입단면도이다. 1 is a mouth cross-sectional view schematically showing a stacked microelectronic assembly according to an embodiment of the invention.
도 2는 도 1의 적층형 마이크로전자 조립체의 바닥을 나타내는 도면이다. Figure 2 is a view of the bottom of the stacked microelectronic assembly of FIG.
도 3은 본 발명의 실시예에 따른 마이크로전자 조립체의 변형 예에서의 접합 요소 사이의 접속을 나타내는 부분 단면도이다. 3 is a partial section view showing a connection between the junction element in the transformation of a microelectronic assembly according to an embodiment of the present invention;
도 4는 본 발명의 실시예에 따른 마이크로전자 조립체의 변형 예에서의 접합 요소 사이의 접속을 나타내는 부분 단면도이다. 4 is a partial section view showing a connection between the junction element in the modified example of a microelectronic assembly according to an embodiment of the invention.
도 5는 본 발명의 실시예에 따른 마이크로전자 조립체의 변형 예에서의 접합 요소 사이의 접속을 나타내는 부분 단면도이다. 5 is a partial section view showing a connection between the junction element in the modified example of a microelectronic assembly according to an embodiment of the invention.
도 6은 본드 리본을 포함하는 루프형 접속 구성을 나타내는 마이크로전자 조립체의 부분 사시도이다. Figure 6 is a partial perspective view of a microelectronic assembly showing a loop connection structure including a ribbon bond.
도 7은 본 발명의 다른 실시예에 따른 적층형 마이크로전자 조립체를 나타내는 부분 단면도이다. 7 is a partial section view showing a stacked microelectronic assembly according to another embodiment of the present invention.
도 8은 본 발명의 또 다른 실시예에 따른 적층형 마이크로전자 조립체의 입단면도이다. Figure 8 is a cross-sectional view of a mouth stacked microelectronic assembly according to another embodiment of the present invention.
도 9는 본 발명의 다른 실시예에 의한 적층형 마이크로전자 조립체의 입단면도이다. Figure 9 is a cross-sectional view of a mouth stacked microelectronic assembly according to another embodiment of the present invention.
도 10은 본 발명의 다른 실시예에 의한 적층형 마이크로전자 조립체의 입단면도이다. 10 is a cross-sectional view of a mouth stacked microelectronic assembly according to another embodiment of the present invention.
도 11은 본 발명의 다른 실시예에 의한 적층형 마이크로전자 조립체의 단면도이다. 11 is a cross-sectional view of the multilayer microelectronic assembly according to another embodiment of the present invention.
도 12는 본 발명의 다른 실시예에 의한 적층형 마이크로전자 조립체의 단면도이다. 12 is a cross-sectional view of a multilayer microelectronic assembly according to another embodiment of the present invention.
도 13은 본 발명의 또 다른 실시예에 의한 적층형 마이크로전자 조립체의 바닥을 나타내는 도면이다. 13 is a diagram showing the bottom of the stacked microelectronic assembly according to another embodiment of the present invention.
도 14는 본 발명의 또 다른 실시예에 의한 적층형 마이크로전자 조립체의 바닥을 나타내는 도면이다. 14 is a diagram showing the bottom of the stacked microelectronic assembly according to another embodiment of the present invention.
도 15는 교번 트레이스 경로 구성을 가진 도 13의 일부를 확대해서 나타낸다. 15 shows an enlarged portion of Figure 13 with the alternating trace configuration path.
도 16은 본 발명의 일실시예에 의한 모듈을 개략적으로 나타낸다. Figure 16 schematically shows a module according to one embodiment of the present invention.
도 17은 본 발명의 일실시예에 의한 시스템을 개략적으로 나타낸다. Figure 17 schematically shows a system according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시예에 따른 적층형 마이크로전자 조립체(10)는, 제1 마이크로전자 요소(12)와 제2 마이크로전자 요소(14)를 포함한다. 1, the exemplary stacked microelectronic assembly 10 according to the embodiment of the present invention includes a first microelectronic element 12 and second microelectronic element 14. 일례로, 제1 마이크로전자 요소(12)와 제2 마이크로전자 요소(14)는 반도체 칩이나 웨이퍼 등이 될 수 있다. In one example, the first microelectronic element 12 and second microelectronic element 14 may be a semiconductor chip or wafer. 예를 들어, 제1 마이크로전자 요소(12)와 제2 마이크로전자 요소(14) 중의 하나 또는 모두는 기억 소자를 포함할 수 있다. For example, one or both of the first microelectronic element 12 and second microelectronic element 14 may include a storage element. 본 명세서에서 사용되는 "기억 소자"(memory storage element)는 전기적 인터페이스를 통해 데이터를 전달하는 것과 같이 데이터를 기억 및 인출하는 데에 사용될 수 있는 회로와 함께, 어레이 형태로 배치된 다수의 메모리 셀을 의미한다. "Storage element" as used herein (memory storage element), together with a circuit that can be used to storage and retrieval of data such as by passing data through the electrical interface, the plurality of memory cells arranged in an array pattern it means.

제1 마이크로전자 요소(12)는 앞면(16), 앞면과 떨어져 있는 뒷면(18), 및 앞면과 뒷면 사이로 연장된 제1 및 제2 에지(27, 29)를 포함한다. The first microelectronic element 12 includes first and second edges (27, 29) extending between the front (16), the front and back 18, and the front and back detached. 제1 마이크로전자 요소(12)의 앞면(16)은 제1 및 제2 단부 영역(15, 17)과, 제1 및 제2 단부 영역(15, 17) 사이에 위치한 중앙 영역(13)을 포함한다. A first front side 16 of the microelectronic element 12 comprises a central region 13 located between the first and second end regions 15 and 17 and first and second end regions (15, 17) do. 제1 단부 영역(15)은 중앙 영역(13)과 제1 에지(27) 사이에 있고, 제2 단부 영역(17)은 중앙 영역(13)과 제2 에지(29) 사이에 있다. The first end region 15 is between is between the central region 13 and the first edge 27, a second end region 17 central region 13 and the second edge 29. 제1 마이크로전자 요소(12)의 앞면(16)에는 전기 콘택(electrical contact)(20)이 노출되어 있다. A first front side 16 of the microelectronic element 12 is provided with electrical contacts is (electrical contact) (20) is exposed. 본 명세서에서, 전기 전도성 요소가 구조체의 표면에 "노출"되어 있다는 표현은, 전기 전도성 요소가 구조체의 외부로부터 표면을 향해 표면에 직각인 방향으로 이동하는 이론적인 점과 접촉할 수 있게 되어 있다는 것을 의미한다. That in this specification, the expression that the electrically conductive element is "exposed" to the surface of the structure, it becomes electrically conductive element it can be brought into contact with a theoretical point moving in a direction perpendicular to the surface towards the surface from the outside of the structure it means. 따라서, 구조체의 표면에 노출된 단자 등의 전도성 요소는 이러한 표면으로부터 돌출되거나, 표면과 동일한 높이를 갖거나, 표면 아래로 함몰되어 있을 수 있으며, 유전체 내의 홀이나 구멍을 통해 노출되어 있을 수 있다. Thus, there may be a conductive element of the terminal, such as exposed on the surface of the structure or protruding from this surface has the same height as the surface, or may be recessed below the surface, is exposed through a hole or holes in the dielectric. 제1 마이크로전자 요소(12)의 콘택(20)은 앞면(16)의 중앙 영역(13)에 노출되어 있다. Contact 20 of the first microelectronic element 12 is exposed in the central region 13 of the front side (16). 예를 들어, 콘택(20)은 제1 면(16)의 중앙 부근에 하나 또는 두 개의 나란한 열로 배치될 수 있다. For example, the contact 20 may be disposed one or two parallel rows in the vicinity of the center of the first surface (16).

제2 마이크로전자 요소(14)는 앞면(22), 앞면으로부터 떨어져 있는 뒷면(24), 및 앞면과 뒷면 사이로 연장된 제1 및 제2 에지(35, 37)를 포함한다. The second microelectronic element 14 includes first and second edges (35, 37) extending between the back 24 and front and back away from the front side 22, a front side. 제2 마이크로전자 요소(14)의 앞면(22)은 제1 및 제2 단부 영역(21, 23)과 제1 및 제2 단부 영역(21, 23) 사이에 위치한 중앙 영역(19)을 포함한다. The front 22 of the second microelectronic element 14 includes a central region 19 located between the first and second end regions 21 and 23 and first and second end regions (21, 23) . 제1 단부 영역(21)은 중앙 영역(19)과 제1 에지(35) 사이에 있고, 제2 단부 영역(23)은 중앙 영역(19)과 제2 에지(37) 사이에 있다. The first end region 21 is between the central region 19 and the first edge 35, a second end region 23 is between the central region 19 and the second edge (37). 제2 마이크로전자 요소(14)의 앞면(22)에 전기적 콘택(26)이 노출되어 있다. The second is electrical contact 26 is exposed on the front side 22 of the microelectronic element (14). 제2 마이크로전자 요소(14)의 콘택(26)은 앞면(22)의 중앙 영역(19)에 노출되어 있다. Second contact 26 of the microelectronic element 14 is exposed in the central region 19 of the front 22. 예를 들어, 콘택(26)은 제1 면(22)의 중앙 부근에 하나 또는 두 개의 나란한 열로 배치될 수 있다. For example, the contact 26 may be disposed one or two parallel rows in the vicinity of the center of the first surface (22).

도 1에 나타낸 바와 같이, 제1 및 제2 마이크로전자 요소(12, 14)는 서로 적층되어 있다. Also, the first and second microelectronic elements 12, 14 as shown in Fig. 1 are stacked on one another. 일례로, 제2 마이크로전자 요소(14)의 앞면(22)과 제1 마이크로전자 요소(12)의 뒷면(18)은 서로 마주 향해 있다. In one example, the second back side 18 of the microelectronic element 14, the front 22 and the first microelectronic element 12 of the can towards each other. 제2 마이크로전자 요소(14)의 제2 단부 영역(23)의 적어도 일부는 제1 마이크로전자 요소(12)의 제2 단부 영역(17)의 적어도 일부 위에 위치한다. A second at least a portion of the end region 23 of the microelectronic element 14 is located on at least a portion of the second end region 17 of the first microelectronic element 12. 제2 마이크로전자 요소(14)의 중앙 영역(19)의 적어도 일부는 제1 마이크로전자 요소(12)의 제2 에지(29)를 넘어 연장되어 있다. At least a portion of the second microelectronic element 14, the central region 19 of the can extend beyond the second edge 29 of the first microelectronic element 12. 따라서, 제2 마이크로전자 요소(14)의 콘택(26)은 제1 마이크로전자 요소(12)의 제2 에지(29)를 넘어선 위치에 배치된다. Accordingly, the second contact 26 of the microelectronic element 14 is disposed at a position beyond the second edge 29 of the first microelectronic element 12.

마이크로전자 조립체(10)는 또한 서로 반대 방향을 향하는 제1 면(32)과 제2 면(34)을 갖는 유전체 요소(30)를 포함한다. Microelectronic assembly 10 also includes a dielectric element 30 having a first surface 32 and second surface 34 facing each other in opposite directions. 도 1에는 유전체 요소(30)를 하나만 도시하고 있지만, 마이크로전자 조립체(10)는 둘 이상의 유전체 요소를 포함할 수 있다. Figure 1 but showing only one of the dielectric element 30, the microelectronic assembly 10 may include two or more dielectric components. 유전체 요소(30)의 제1 면(32)에 하나 또는 그 이상의 전기 전도성 요소 또는 단자(36)가 노출되어 있다. The first surface 32 of one or more electrically conducting elements or terminal 36 in the dielectric element (30) is exposed. 이러한 전기 전도성 단자(36) 중의 적어도 일부는 제1 및/또는 제2 마이크로전자 요소(12, 14)에 대하여 이동이 가능하도록 할 수 있다. At least a portion of this conductive terminal 36 may be to enable the movement relative to the first and / or second microelectronic element (12, 14).

유전체 요소(30)는 하나 이상의 개구(aperture)를 더 포함할 수 있다. The dielectric element 30 may further include at least one opening (aperture). 도 1에 나타낸 실시예에서, 유전체 요소(30)는 제1 마이크로전자 요소(12)의 실질적으로 중앙 영역(13)과 정렬된 제1 개구(33)와, 제2 마이크로전자 요소(14)의 실질적으로 중앙 영역(19)과 정렬된 제2 개구(39)를 포함함으로써, 콘택(20, 26)에 액세스할 수 있다. In the embodiment shown in Figure 1, the dielectric element 30 of the first microelectronic element 12 is substantially aligned with the central region 13 first opening 33 and the second microelectronic element 14 in the by including substantially a second opening 39 aligned with the central region 19, it may have access to contacts (20, 26).

도 1에 나타낸 바와 같이, 유전체 요소(30)는 제1 마이크로전자 요소(12)의 제1 에지(27)와 제2 마이크로전자 요소(14)의 제1 에지(35)를 넘어 연장될 수 있다. 1, the dielectric elements 30 may extend beyond the first edge 35 of the first edge 27 and the second microelectronic element 14 of the first microelectronic element 12 . 유전체 요소(30)의 제2 면(34)은 제1 마이크로전자 요소(12)의 앞면(16)과 평행하게 배치(juxtapose)될 수 있다. The second surface of the dielectric element 30, 34 may be disposed in parallel with the front side 16 of the first microelectronic element (12) (juxtapose). 유전체 요소(30)는 부분적으로 또는 그 전체를 임의의 적당한 유전체 물질로 구성할 수 있다. The dielectric element 30 may be configured in part as a whole or of any suitable dielectric material. 예를 들어, 유전체 요소(30)는 폴리이미드, BT 레진, 또는 테이프 자동 접합("TAB": tape automated bonding) 테이프를 만드는 데에 일반적으로 사용되는 다른 유전성 물질과 같은 플렉서블한 재료로 된 층을 포함할 수 있다. For example, the dielectric element 30 is polyimide, BT resin, or a tape automatic bonding: cost to the flexible material layer, such as other dielectric materials that are commonly used in to make ( "TAB" tape automated bonding) tape, It can be included. 이와 달리, 유전체 요소(30)는 Fr-4 또는 Fr-5 보드와 같이, 섬유 강화 에폭시로 된 두꺼운 층과 같은 재료로 이루어진 비교적 딱딱한 보드를 포함할 수 있다. Alternatively, the dielectric element 30 may include a relatively rigid board made of a material such as a thick layer of a fiber-reinforced epoxy such as Fr-4 or 5 Fr-board. 사용되는 재료에 관계없이, 유전체 요소(30)는 유전체 재료로 된 단일의 층 또는 다층으로 이루어질 수 있다. Regardless of the material used, the dielectric element 30 may be comprised of a single layer or a multilayer of a dielectric material.

유전체 요소(30)는 또한 제1 면(32)과 전기 전도성 트레이스(42) 상에 노출된 전기 전도성 요소(40)를 더 포함할 수 있다. The dielectric member 30 may also further include an electrically conducting element 40 exposed on the first surface 32 and the electrically conductive traces (42). 전기 전도성 트레이스(42)는 전기 전도성 요소(40)를 단자(36)에 전기적으로 연결시킨다. Electrically conductive traces 42 is electrically connected to the electrically conductive element 40 to the terminal 36.

제2 마이크로전자 요소(14)의 제1 단부 영역(21)과 유전체 요소(30)의 일부분 사이에 접착층(adhesive layer)과 같은 간격 층(spacing layer)(31)이 배치될 수 있다. The can may be disposed two first end region 21 and the spacing layer (layer spacing) (31) such as an adhesive layer (adhesive layer) between a portion of the dielectric element 30 of the microelectronic element (14). 간격 층(31)은 접착제를 포함할 수 있으며, 접착제는 제2 마이크로전자 요소(14)를 유전체 재료(30)에 부착시키기 위한 것이 될 수 있다. Spacing layer 31 may comprise an adhesive, the adhesive may be for attaching the second microelectronic element 14 to the dielectric material 30. 제2 마이크로전자 요소(14)의 제2 단부 영역(23)과 제1 마이크로전자 요소(12)의 제2 단부 영역(17) 사이에 다른 간격 층(60)을 배치할 수 있다. It is possible to place the second end region 23 and the first second end area 17 at different intervals layer 60 between the microelectronic element 12 of the second microelectronic element 14. 이러한 간격 층(60)은 제1 마이크로전자 요소(12)와 제2 마이크로전자 요소(14)를 서로 접합하기 위한 접착제를 포함할 수 있다. This spacing layer 60 may comprise an adhesive for bonding together a first microelectronic element 12 and second microelectronic element 14. 이 경우, 간격 층(60)은 그 일부 또는 전체가 다이 부착용 접착제(die-attach adhesive)로 이루어지거나, 실리콘 엘라스토머(silicone elastomer)와 같은 탄성계수가 낮은 재료로 이루어질 수 있다. In this case, the gap layer 60 may be formed of a part or a whole or composed of a die attach adhesive (die-attach adhesive), a low modulus of elasticity, such as a silicone elastomer (silicone elastomer) material. 그러나 간격 층(60)은 2개의 마이크로전자 요소(12, 14)가 동일한 재료의 통상적인 반도체 칩인 경우에, 그 일부 또는 전체가 탄성계수가 높은 접착제 또는 땜납으로 이루어진 얇은 층으로 제조될 수 있는데, 마이크로전자 요소가 온도의 변화에 따라 함께 팽창 및 수축하는 경향이 있기 때문이다. However, there gap layer 60 can be made of two microelectronic elements 12, 14 is a thin layer made of a case a conventional semiconductor chip of the same material, a portion thereof, or an adhesive or a solder entirety a high elastic modulus, it tends to microelectronic element expands and contracts with changes in temperature. 사용되는 재료에 관계없이, 간격 층(31, 60)은 단일의 층 또는 다층으로 구성할 수 있다. Regardless of the material used, the distance layer (31, 60) can be composed of a single layer or multiple layers.

도 1 및 도 2에 나타낸 바와 같이, 전기 접속체(electrical connection) 또는 리드(lead)(70)는 제1 마이크로전자 요소(12)의 콘택(20)을 몇몇 전기 전도성 요소(40)에 전기적으로 접속시킨다. Figures 1 and 2, the electrical contacts (electrical connection) or leads (lead) (70) is electrically to the contact 20 of the first microelectronic element 12 to some electrically conductive element 40 It connects. 전기 접속체 또는 리드(70)는 다수의 본드 와이어(wire bond)(72, 74)를 포함할 수 있다. Electrical contacts or leads 70 may include a plurality of bonding wires (wire bond) (72, 74). 본드 와이어(72, 74)는 제1 개구(33)를 통해 연장하며, 서로에 대해 실질적으로 평행하다. Bond wires (72, 74) extends through the first opening 33, it is substantially parallel to each other. 본드 와이어(72, 74)는 콘택(20)을 유전체 요소의 대응하는 전도성 요소(40)에 각각 전기적으로 연결시킨다. Bond wires 72, 74 are thereby electrically connected to the contact 20 to the conductive element (40) corresponding of the dielectric element. 본 실시예에 따른 다수의 본드 와이어 구조체는 접속된 콘택들 사이에서 전류가 흐르도록 하는 추가의 경로를 제공함으로써 본드 와이어 접속체의 인덕턴스(inductance)를 실질적으로 감소시킬 수 있다. A plurality of bond wire structure according to the present embodiment can substantially reduce the inductance (inductance) of the bond wire connecting body by providing a path to add to the current in the connection between the contacts to flow. 이러한 다중의 와이어 본딩 구조체는 콘택(20)과 유전체 요소의 대응하는 요소(40) 사이에 전기적으로 병렬인 전도성 경로를 제공할 수 있다. Wire bonding structure of this multiple can provide electrically parallel conductive paths between the contacts 20 corresponds to element 40 and that of the dielectric element. 본 명세서의 "리드"(lead)라는 표현은, 2개의 전기 전도성 요소 사이에서 연장하는 전기 접속체의 일부 또는 그 전체를 의미하며, 이러한 전기 전도성 요소의 예로는, 제1 마이크로전자 요소(12)의 콘택(20) 중의 하나로부터 전기 전도성 요소(40) 중의 하나를 통해 단자(36) 중의 하나까지 연장하는 트레이스(42) 및 본드 와이어(72, 74)가 포함된다. The expression "lead" (lead) of the present specification, refers to some or all of the electrical contacts extending between the two electrically conductive elements, and examples of such an electrically conductive element, the first microelectronic element 12 of the contact 20 it includes a trace 42 and bond wires 72, 74 extending from one to the one of the terminals 36 through one of the electrically conductive element 40 of the.

다른 전기 접속체 또는 리드(50)는 제2 마이크로전자 요소(14)의 콘택(26)을 몇몇 전도성 요소(40)에 전기적으로 연결시킨다. Other electrical contacts or leads 50 are electrically connected to the contact 26 of the second microelectronic element 14 to the several conductive elements (40). 전기 접속체 또는 리드(50)는 다수의 본드 와이어(52, 54)를 포함할 수 있다. Electrical contacts or leads 50 may include a plurality of bond wires (52, 54). 본드 와이어(52, 54)는 제2 개구(39)를 통해 연장되어 있으며, 서로에 대해 실질적으로 평행하게 되어 있다. Bond wires 52 and 54 may extend through the second opening 39, may be substantially parallel to each other. 본드 와이어(52, 54)는 콘택(26)을 유전체 요소(30)의 대응하는 전도성 요소(40)에 각각 전기적으로 연결시킨다. Bond wires 52, 54 is thereby electrically coupled to the conductive element 40 corresponding to the dielectric element 30, the contact 26. 본 실시예에 따른 다수의 본드 와이어 구조체는 접속된 콘택들 사이에서 전류가 흐르도록 하는 추가의 경로를 제공함으로써 본드 와이어 접속체의 인덕턴스를 실질적으로 감소시킬 수 있다. A plurality of bond wire structure according to the present embodiment can substantially reduce the inductance of the bond wire contacts by providing an additional path for the current to flow between the connection contact.

도 3에 나타낸 바와 같이, 전기 접속체 또는 리드(70)의 경우, 제1 본드 와이어(52)는 칩 콘택(20)에 금속적으로 결합된 단부(52A)와, 전기 전도성 요소(40)와 금속적으로 결합된 단부(도시 안 됨)를 가질 수 있다. 3, the case of electrical contacts or leads 70, the first bonding wire 52 and the end portion (52A) coupled to the metallic to the chip contact 20, the electrically conductive element 40 and the It may have an end portion (not shown) coupled to the metallic. 예를 들어, 본드 와이어는 초음파 에너지 및/또는 열을 가해서 콘택에 용접될 수 있는 금(gold)과 같은 금속을 포함함으로써, 본드 와이어와 콘택 사이에 금속 접합 구조 또는 본딩 구조를 형성할 수 있다. For example, the bonding wire may be formed of ultrasonic energy and / or subjected to heat by incorporating a metal such as gold (gold), which may be welded to the contact, the metal between the bonding wire and the contact bonding structure or bonded structure. 이에 대하여, 제2 본드 와이어(54)는 제1 본드 와이어(52)의 단부(52A)에 금속 접합된 단부(54A)와, 단부(54A)의 다른 한쪽에서 제1 본드 와이어(52)의 단부에 금속 접합된 단부(도시 안 됨)를 가질 수 있다. On the other hand, the end of the second bonding wire 54 has a first bonding metal bonded to the end edge (52A) of the wire (52) (54A), a first bond wire (52) at the other end of the end portion (54A) metal bonded to the end portion may have a (not shown).

제2 본드 와이어(54)는 제1 본드 와이어(52)가 금속 접합된 전기 전도성 요소(40)에 접촉되어 있을 필요는 없다. A second bonding wire 54 does not have to first bond wire (52) is in contact with the metal bonding an electrically conductive element (40). 대신에, 일례로, 제2 본드 와이어(54)의 단부(54A)를 제1 본드 와이어(52)의 단부(52A)에 급속 접합할 수 있는데, 제2 본드 와이어가 제2 본드 와이어의 적어도 하나의 단부에 있는 콘택과 접촉하지 않도록 할 수 있으며, 어느 쪽 단부에 있는 콘택과도 접촉하지 않도록 할 수 있다. Instead, for example, a second there the ends (54A) of the bonding wire 54 can be rapidly bonded to the end (52A) of the first bonding wire 52, the second bond wires, at least one second bond wire in to prevent them from coming into contact with the contact at the end, and may not even in contact with the contacts in either end.

본드 와이어(52, 54)의 단부(52A, 54A)는 와이어 본딩 공정을 수행하는 중에 형성된는 볼(ball)을 포함할 수 있다. End of the bond wire (52, 54) (52A, 54A) may include a hyeongseongdoenneun ball (ball) while performing the wire bonding process. 와이어 본딩 도구는 금으로 된 와이어의 끝 부분을 도구의 스풀(spool)에서 끝 부분까지 이동시킴으로써 동작시킨다. Wire bonding tool is operated by moving the ends of the wires of gold to the end of the spool (spool) of the tool. 처리 공정의 예로서, 도구가 제1 콘택, 예를 들어 칩 콘택(20)에 제1 본드 와이어를 형성하기 위한 위치에 있는 경우, 도구는 와이어의 끝 부분이 녹아서 볼을 형성할 때까지 초음파 에너지, 열, 또는 이들 두 가지를 와이어에 인가할 수 있다. As an example of the treatment process, the tool is a first contact, for example when in the position for forming a first bond wire to the chip contact 20, the tool is an ultrasonic energy to the time of forming the the ball ends of the wires melt and can the heat, or these two to be applied to the wire. 이어서 가열된 볼을 콘택의 표면과 금속 접합시킨다. Then the heated ball is joined with the metal surface of the contact. 계속해서, 와이어 본딩 도구의 끝 부분을 제1 콘택에서 제거하면, 볼은 콘택에 접합된 채로 남아 있게 되고, 이러한 콘택과 다른 제2 콘택 사이의 본드 와이어의 길이는 줄어든다. Subsequently, by removing the end of a wire bonding tool on the first contact, the ball being able remain bonded to the contact, reducing the length of bond wires between these contacts and the other second contact. 다음으로, 와이어 본딩 도구를 사용해서 와이어의 다른 쪽 끝을 제2 콘택에 부착하고, 그 단부에서 제2 콘택과 금속 접합 구조를 형성한다. Next, using a wire bonding tool attached to the other end of the wire to the second contact, and forming a second contact and a metal bonding structure at their ends.

상기 공정은 제2 본드 와이어를 형성하기 위해 다소 상이한 방식으로 반복할 수 있다. The process can be repeated in a slightly different manner to form a second bond wire. 이 경우, 와이어 본딩 도구를 소정의 위치로 이동시키고, 와이의 끝 부분을 가열해서 제2 본드 와이어의 단부(54A)를 제1 본드 와이어의 단부(52A)에 금속 접합시키는 볼을 형성할 수 있다. In this case, it is possible to form the ball, the wire bonding tool to move to a predetermined position and, metallurgically bonding the end portion (54A) end to the heating of the second bond wire Y to the end portion (52A) of the first bond wire . 와이어 본딩 도구는 본드 와이어의 다른 쪽 끝을 제1 본드 와이어의 제2 단부에 부착해서, 적어도 제1 본드 와이어와 금속 결합 구조를 형성할 수 있다. Wire bonding tool is attached to the other end of the bond wire to a second end of the first bond wire, it is possible to form at least a first bonding wire and the metal bonding structure.

전기 전도성 요소(40) 중의 일부는 시간에 따라 변화하고 정보를 전달하는 전압이나 전류 등의 신호를 포함할 수 있다. Some of the electrically conductive element 40 may comprise a signal such as a voltage or current to change and communicate information in time. 예를 들어, 이러한 신호의 예로서는, 상태, 변경, 측정, 클록 또는 타이밍 입력이나 제어 또는 피드백 입력을 나타내며 시간에 따라 변화하는 전압 또는 전류가 될 수 있다. For example, examples of such signals, represent the state change, measurements, clock or timing input or control or feedback input can be a voltage or a current which changes with time. 다른 전기 전도성 요소(40)는 접지 또는 전원에의 접속을 제공할 수 있다. Other electrically conductive elements 40 may provide a connection to ground or power. 접지 또는 전원에 대한 접속은 회로의 동작에 관련된 주파수에 대하여 시간에 따라 적어도 안정적인 전압을 제공하는 것이 통상적이다. Connected to ground or power source it is common to provide at least a stable voltage over time with respect to the frequency associated with the operation of the circuit. 각각의 콘택 쌍들 사이의 이중 또는 다중 본드 와이어는, 특히 접속이 접지 또는 전원인 경우에 유리하다. Double or multiple bond wire between each of the contact pairs is advantageous in the case of, in particular, connected to a ground or power. 일례로, 이중 와이어 접속(72, 74; 52, 54)은 마이크로전자 요소(12, 14)를 유전체 요소(30) 상의 접지 단자에 접속시킬 수 있다. For example, twin wire connection (72, 74; 52, 54) can be connected to a microelectronic element (12, 14) to the ground terminal on the dielectric element (30). 마찬가지로, 이중 본드 와이어 접속부(72A, 74A; 52A, 54A)는 각각의 마이크로전자 요소를 유전체 요소 상의 전원 단자에 접속시킬 수 있다(도시하지는 않지만, 회로 패널을 통해 전원에 접속될 수 있다). Similarly, a double bond wire connecting portion (72A, 74A; 52A, 54A) there is connected to each of the microelectronic elements to a power supply terminal on the dielectric element (although not shown, may be connected to the power source through the circuit panel). 이러한 접지 또는 전원 단자에의 접속 구조에서 본드 와이어의 수를 증가시키면, 시스템의 노이즈를 감소시킬 수 있다. If in such a connecting structure of the ground or to the power supply terminal increases the number of bond wires, it is possible to reduce the noise in the system.

본 실시예에 따른 다중 와이어 본딩 구조체 및 방법은, 칩이나 기판상의 본드 패드 등의 콘택에 본드 와이어를 부착하기 위한 면적이 제한되어 있는 경우에, 인덕턴스를 감소시킬 수 있다는 장점도 있다. Multiple wire-bonded structure and a method according to the present embodiment, there is also the advantage that if there is limited area for attaching a bond wire to the contact, such as the bond pads on the chip and the substrate, it is possible to reduce the inductance. 몇몇 칩은 특히 높은 접촉 밀도와 미세 피치를 갖는다. Such chips in particular has a high contact density and fine pitch. 이러한 칩 상의 본드 패드는 매우 제한된 면적을 갖는다. The bond pads on the chip has a very limited area. 제2 본드 와이어가 제1 본드 와이어의 단부에 부착된 단부를 갖지만, 자체적으로는 콘택과 접촉하지 않는 구성에 의해 본드 패드의 크기를 증가시키지 않는 이중 또는 다중 본드 와이어 구조체를 달성할 수 있다. Second bond wire is gatjiman an end attached to the end of the first bond wire, itself, can be achieved which does not increase the size of the bond pad structure, a double or multiple bond wires by a configuration which is not in contact with the contact. 따라서, 도 3과 관련해서 언급한 바와 같은 다중 와이어 본딩은, 미세 피치로 배치된 콘택이나 작은 면적을 갖는 콘택에 대한 본드 와이어 접속을 형성하는 경우에도 달성할 수 있다. Therefore, the multi-wire bonding as mentioned with regard to 3, can be achieved in the case of forming a bond wire connected to the contact with the contact or a small area arranged at a fine pitch.

또한, 높은 밀도를 갖는 일부 마이크로전자 요소는 높은 입출력 비율, 즉 신호가 칩으로 전송되거나 칩으로부터 전송되는 빈도가 높을 수 있다. In addition, some microelectronic element having a high density of high output rate, that is, a signal is sent to the chip or may be higher, the frequency transmitted from the chip. 빈도가 큰 값을 가지면, 접속부의 인덕턴스가 실질적으로 증가할 수 있다. Frequently has the largest value, it may be the inductance of the connection to be substantially increased. 본 실시예에 따른 다중의 본드 와이어 구조체는 접속된 콘택들 사이로 전류가 흐르는 추가의 경로를 제공함으로써 접지, 전원 또는 신호 전송을 위해 사용되는 본드 와이어 접속부의 인덕턴스를 실질적으로 감소시킬 수 있다. Multiple bond wire structure according to the present embodiment can substantially reduce the inductance of the bond wire connecting portion to be used for ground, power or signal transmission by providing a path for adding a current flowing between the connected contacts.

도 4는 제1 본드 와이어(51)와 제2 본드 와이어(53) 간의 각 단부에서의 접속 구조를 나타낸다. Figure 4 shows the connection structure at each end between the first bonding wire 51 and the second bonding wire 53. 도 4에 나타낸 바와 같이, 본드 와이어의 제1 단부에서, 볼(51A)과 볼(53A)은 서로 금속 접합되지만, 제2 본드 와이어(53)의 볼은 콘택(20)과 접하지 않는다. 4, at the first end of the bond wire, the ball (51A) and a ball (53A) with each other, but are metal bonding, the ball of the second bonding wire 53 is not in contact with the contact (20). 제2 콘택(40)에 있는 본드 와이어의 제2 단부(51B, 53B)에서는, 제2 단부(51B, 53B)에 볼을 형성하지 않고도 와이어들 사이에 전기적 접속을 이룰 수 있다. In the second contact second end (51B, 53B) of the bond wire (40), it is possible to achieve an electrical connection between the second end of the wire without forming the ball (51B, 53B). 이러한 경우, 콘택(20, 40) 중의 하나는 칩의 표면에 노출된 칩 콘택이 될 수 있으며, 콘택(20, 40) 중의 다른 하나는 기판의 표면에 노출된 기판 콘택이 될 수 있다. In this case, one of the contacts 20 and 40 may be a chip contact exposed on the surface of the chip, the other of the contacts 20 and 40 may be the substrate contacts exposed on the surface of the substrate. 도 4를 다시 보면, 제2 본드 와이어의 제2 단부(53B)는 제2 본드 와이어가 콘택(40)과 접하지 않고도 단부(51B)에서 제1 본드 와이어에 연결된다. Looking back to Figure 4, a second end (53B) of the second bond wire is connected to the first bond wire from the end portion (51B) and a second bond wire without contact with the contact (40).

도 5는 도 4의 실시예의 변형 예로서, 제1 본드 와이어(55)가 제1 콘택(20)에 접합된 볼 단부(ball end)(55A)를 갖는 실시예를 나타낸다. 5 is a modification of the embodiment 4, the first bond wire (55) shows an embodiment having a ball end (ball end) (55A) joined to the first contact (20). 제2 본드 와이어(57)의 와이어 단부(57B)는 제1 콘택(20) 위의 제1 본드 와이어의 볼 단부(55A)에 금속 접합된다. A second wire end (57B) of the bonding wire 57 is bonded to the metal first contact 20, the ball end (55A) of the first bond wire, above. 또한, 제2 본드 와이어(57)의 볼 단부(57A)는 제2 콘택(40)에서 제1 본드 와이어(55)의 와이어 단부(55B)에 금속 접합된다. Also, see the end of the second bond wire (57) (57A) is joined to the metal wire ends (55B) of the first bond wire (55) in the second contact (40).

상기 설명한 실시예의 다른 변형예로서, 다수의 본드 와이어를 형성해서 단부에 있는 콘택과 이미 접합된 기존의 본드 와이어와 접합시켜, 콘택들 사이에 3개 이상의 병렬 경로를 형성할 수 있다. As a further modified example of the embodiment described above, by forming a plurality of bonding wires to the bonding and contact the existing wire-bonding has already been bonded in the end, it is possible to form three or more parallel paths between the contacts. 본 예에서, 제3 본드 와이어를 설치하여, 제1 및 제2 본드 와이어[예를 들어, 도 4의 와이어(51, 53) 또는 도 5의 와이어(55, 57)]와 제3 본드 와이어 사이의 접합부가, 제1 본드 와이어의 단부가 접합된 콘택과 접촉하지 않도록 한다. In this example, the third install the bond wires, the first and second bond wire [e.g., a wire of Figure 4 (51, 53) or wires (55, 57) of Fig. 5 and between the third bond wire Do the abutment is, not in contact with the end of the bonding contacts of the first bond wire. 필요에 따라, 한 쌍의 콘택 사이에 전류가 흐르도록 하기 위한 병렬의 전기 경로를 제공하기 위해, 본 방식으로 다른 본드 와이어에 금속 접합되는 본드 와이어의 수를 더 많이 해도 된다. If necessary, in order to provide an electrical path parallel to allow current to flow between the pair of contacts, it may be more of the number of bond wires to be in the manner of metal bonded to another bond wire.

도 6은 본드 와이어 대신에 본드 리본(bond ribbon)(41)을 사용한 전기 접속을 나타내는데, 본드 리본(41)은 콘택 중의 하나[예를 들어, 콘택(20)]에 금속 접합된 제1 단부(43)를 포함한다. 6 is for indicating an electrical connection with the bonded ribbon (bond ribbon) 41, instead of bond wires, bond ribbon 41 is one of contacts [e.g., the contact (20) of metal bonded first end to ( 43) a. 본드 리본(41)은 다른 콘택(40)에 금속 접합되는 중간 부분(45)과 본드 리본의 제1 단부(43)에 접합되는 제2 단부(47)를 포함한다. The bonded ribbon 41 includes a middle portion 45 and a second end 47 which is joined to the first end 43 of the bonded ribbon to be bonded to another metal contact (40). 본드 리본의 제1 단부(43)와 제2 단부(47) 사이의 접합 구조는, 제1 단부가 접합되는 콘택(20)에 제2 단부(47)가 접촉하지 않도록 하는 구성이 가능하다. Junction structure that is formed in a ribbon-bonding the first end 43 and second end 47, is configured so that the first end is not the second end 47 is in contact with the contact 20 to be joined are possible. 이와 달리, 다른 예(도시 안 됨)로서, 제1 단부(43)가 접합되는 콘택(20)에 제2 단부(47)가 접촉하거나 직접 접합되도록 해도 된다. Alternatively, it may be another example (not shown), such that first end 43 is second end 47 is in contact or directly joined to the contact 20 to be joined. 콘택, 예를 들어 콘택(20, 40) 중의 하나를 기판 콘택으로 하고 다른 콘택을 칩 콘택으로 해도 된다. Contact, for instance one of the contacts (20, 40) to the substrate contact and the other contact may be a chip contact. 이와 달리, 콘택(20, 40) 모두를 기판의 표면에 노출된 기판 콘택으로 하거나, 콘택 모두를 칩의 표면에 노출된 칩 콘택으로 해도 된다. Alternatively, the contacts (20, 40) both with the substrate contacts exposed on the surface of the substrate, or may be both the contact with the chip contact exposed on the surface of the chip.

마이크로전자 조립체(10; 도 1 참조)는 제1 봉지재(encapsulant)(80)와 제2 봉지재(82)를 포함할 수 있다. Microelectronic assembly 10 (see Fig. 1) may include a first encapsulating material (encapsulant), (80) and the second sealing material 82. 제1 봉지재(80)는 유전체 요소(30)의 제1 개구(33)와 전기 접속부(70)를 덮는다. A first sealing material (80) covers the first opening 33 and the electrical contact portion 70 of the dielectric element (30). 제2 봉지재(82)는 유전체 요소(30)의 제2 개구(39)와 전기 접속부(70)를 덮는다. A second encapsulant (82) covers the second opening 39 and the electrical contact portion 70 of the dielectric element (30).

마이크로전자 조립체(10)는 솔더 볼(81)과 같은 다수의 결합 유닛을 포함할 수 있다. The microelectronic assembly 10 may include a plurality of coupling units, such as a solder ball (81). 솔더 볼(81)은 단자(36)에 부착되며, 요소(40), 리드(50, 70), 및 콘택(20, 26) 중의 적어도 몇몇에 전기 접속된다. The solder ball 81 is electrically connected to at least few of being attached to terminal 36, element 40, a lead (50, 70), and contacts (20, 26).

도 7은 상기 설명한 실시예의 변형예를 나타낸다. 7 shows an embodiment variant described above. 본 변형예에서, 전기 접속부(170)는 제1 마이크로전자 요소(112)의 콘택(120)을 대응하는 전기 전도성 요소(140)에 전기적으로 접속하는 제1 본드 와이어(172)와, 유전체 요소(130)의 2개의 전기 전도성 요소(140)를 전기적으로 상호접속하는 제2 본드 와이어(174)를 포함한다. In this modification, the electrical contact 170 includes a first microelectronic element a first bond wire 172 electrically connected to the electrically conductive element 140 corresponding to the contact 120 of the 112, a dielectric element ( 130) 2 and a second bond wire 174 for electrically interconnecting the two electrically conductive elements 140 in the. 제2 본드 와이어(174)는 유전체 요소(130)의 제1 개구(133)를 가로질러 연장한다. Second bond wire 174 extends across the first opening 133 of the dielectric element 130. 제2 본드 와이어(174)는 제1 본드 와이어(172)의 실질적인 길이 부분으로부터 일정한 거리만큼 떨어져 위치될 수 있다. Second bond wire 174 may be spaced apart by a predetermined distance from a substantial length portion of the first bond wire 172. 본드 와이어(172, 174) 중의 하나는 칩과 주고받는 신호를 전달하는 데에 사용되는 기판과 마이크로전자 요소의 콘택을 접속시킬 수 있다. One of the bond wires (172, 174) may be connected to the contact of the substrate and the microelectronic element to be used to transmit signals to and to the chip. 본드 와이어(172, 174) 중의 다른 하나는 접지 또는 전원 등의 기준 전위에 접속하는 데에 사용되는 기판과 마이크로전자 요소의 콘택을 접속시킬 수 있다. The other one of the bond wires (172, 174) may be connected to the contact of the substrate and the microelectronic element to be used for connection to a reference potential, such as ground or power. 일례로, 상기 제1 본드 와이어의 실질적인 길이 부분은, 적어도 1 밀리미터의 길이가 되거나, 본드 와이어(172)의 전체 길이 중의 25%가 될 수 있다. In one example, the substantial length portion of the first bond wire, can be a or the length of at least 1 mm, 25% of the total length of the bond wire (172). 마찬가지로, 전기 접속부(150)는 제2 마이크로전자 요소(114)의 콘택(126)을 대응하는 전기 전도성 요소(140)에 전기 접속하는 제1 본드 와이어(152)와, 유전체 요소(130)의 2개의 전기 전도성 요소(140)를 상호접속하는 제2 본드 와이어(154)를 포함할 수 있다. Similarly, an electrical contact portion 150 2 of the first bond wire 152, and a dielectric element (130) for electrical connection to the electrically conductive element 140 corresponding to the contact 126 of the second microelectronic element 114 interconnecting the two electrically conductive elements 140 may include a second bond wire (154). 제2 본드 와이어(154)는 유전체 요소(130)의 제2 개구(139)를 가로질러 연장될 수 있다. Second bond wire 154 may extend across the second opening 139 of the dielectric element 130. 제2 본드 와이어(154)는 제1 본드 와이어(152)의 일부로부터 일정한 거리만큼, 즉 적어도 1 밀리미터 길이 또는 그 이상, 아니면 본드 와이어(152)의 전체 길이의 적어도 25% 떨어져서 위치될 수 있다. Second bond wire 154 may be off at least 25% of the length position of the first bond wire 152 a certain distance by, that at least one millimeters in length or more, or bond wires 152 from a part of. 본 실시예에 의한 다중의 본드 와이어 구조체는 본드 와이어(172, 152)에 의해 전달되는 신호에 대한 임피던스를 바람직하게 제어하는 데에 도움이 될 수 있다. Multiple bond wire structure according to the present embodiment may be helpful to preferably control the impedance of the signal delivered by the bond wires (172, 152). 따라서, 예를 들어, 본드 와이어(172, 174)는 25 미크론 등의 표준 직경을 갖는 와이어를 사용하여 형성될 수 있으며, 본드 와이어(172)의 실질적인 부분이 본드 와이어(174)로부터 30 내지 70 미크론의 거리만큼 이격되고 본드 와이어(174)와 평행하기 때문에, 대략 50 옴(ohm)의 특성 임피던스(characteristic impedance)를 달성할 수 있다. Thus, for example, bond wires (172, 174) is 25 microns with a standard diameter, such as can be formed by using the wire bond 30 to 70 microns in a substantial portion of the wire 172 from bond wire 174 because of being separated by a distance parallel to the bond wires 174, it is possible to achieve a characteristic impedance (characteristic impedance) of approximately 50 ohm (ohm). 일례로, 본드 와이어(172, 174)는 기판에 대하여 세로 방향의 성분을 포함하는 방향으로 이격되어 있을 수 있다. In one example, the bond wires (172, 174) may be with respect to the substrate and spaced in a direction including a component in the vertical direction. 즉, 본드 와이어(172, 174)의 실질적으로 평행한 부분들 사이의 분리는 적어도 일부가 마이크로전자 요소(112)의 앞면에 법선을 이루는 세로 방향(158)에 있게 됨으로써, 본드 와이어(172, 174) 중의 어느 하나가 본드 와이어(172, 174) 중의 다른 하나보다 마이크로전자 요소(112)의 앞면으로부터 더 높은 위치에 있게 된다. That is, by being substantially separate between the parallel portions of the bond wires (172, 174) is able in the longitudinal direction (158) at least partially forms the normal to the front surface of the microelectronic element 112, the bond wires (172, 174 ) it is at a higher position from the front surface of the microelectronic element 112 than the other of the any one of the bond wires (172, 174). 마이크로전자 요소(114)에 인접한 개구(139)에 설치된 본드 와이어(152, 154)는 본드 와이어(172, 174)와 유사한 방식으로 배치될 수 있다. Microelectronic elements bond wires (152, 154) installed in an opening (139) adjacent to the 114 may be disposed in a similar manner to the bond wire (172, 174).

도 8은 도 7의 실시예에 대한 변형예를 나타낸다. Figure 8 shows a modification of the embodiment of FIG. 본 예에서, 유전체 요소(230)는 제1 마이크로전자 요소(212)의 콘택(220) 및 제2 마이크로전자 요소(214)의 콘택(226)과 실질적으로 정렬된 단일의 개구(233)를 포함하는데, 제1 및 제2 마이크로전자 요소(212, 214)의 콘택(220, 226)에 접속된 본드 와이어(252, 254)가 동일한 개구(233)를 통해 연장된다. In this example, the dielectric element 230 includes a contact 220 and a contact 226 is substantially a single opening 233 is aligned with the second microelectronic element 214 of the first microelectronic element 212 in that the first contact and the bond wires (252, 254) connected to (220, 226) of the second microelectronic element 212 and 214 extend through the same opening (233). 예를 들어, 본 변형예는 제1 마이크로전자 요소(212)의 콘택(220)을, 개구(233)의 제1 에지(235)를 넘어 유전체 요소(230)의 전기 전도성 요소(240)에 접속시키는 제1 본드 와이어(252)를 포함한다. For example, the present modified example is connected to the electrically conductive element 240 of the first microelectronic element 212, the contact 220 a, the opening 233, the first edge beyond the 235 dielectric element 230 of the a first bond wire 252 to. 제2 본드 와이어(254)는 제2 마이크로전자 요소(214)의 콘택(226)을 개구(233)의 제1 에지(235)를 넘어 전기 전도성 요소(240)에 접속시킬 수 있다. Second bond wire 254 may be connected to the second microelectronic element 214, first electrically conductive edge elements beyond the 235, 240 of the contact 226, openings 233 of. 도시하지는 않지만, 다른 본드 와이어가 제1 및 제2 마이크로전자 요소의 콘택(220, 226)을 개구의 제2 에지(237)를 넘어 배치된 유전체 요소의 콘택(260)과 전기 접속시킬 수 있다. It is shown not, but can be another bond wire is electrically connected with the first and second contacts of the microelectronic element contacts 260 of the dielectric element disposed beyond the second edge 237 of the opening 220 (226). 봉지재(280)는 전기 접속부(250)와 개구(233) 전체를 덮어서 보호한다. Encapsulant 280 covers and protects the entire electrical connection portion 250 and the opening 233.

도 9는 도 8의 실시예에 대한 변형예를 나타낸다. Figure 9 shows a modification of the embodiment of Fig. 본 예에서, 유전체 요소(330)는 제1 마이크로전자 요소(312)의 콘택(320)과 실질적으로 정렬된 제1 개구(333)와, 제2 마이크로전자 요소(314)의 콘택(326)과 실질적으로 정렬된 제2 개구(339)를 포함한다. In this example, the dielectric element 330 is a contact 326 of the first microelectronic element 312, the contact 320 is substantially the first opening 333 and a second microelectronic element 314 arranged in between the and a substantially aligned with the second opening (339). 봉지재(380)는 유전체 요소(330)의 제1 개구(333)와 제2 개구(339)를 덮는다. Encapsulation material 380 covers the first opening 333 and second opening 339 of the dielectric element 330. 기준 와이어 본드(reference wire bond)(352)는 제1 개구(333)에 인접한 전기 전도성 요소(340)를 제2 개구(339)에 인접한 다른 전기 전도성 요소(340)에 전기 접속시킬 수 있다. Standard wire bonds (reference wire bond) (352) may be electrically connected to the electrically conductive element (340) adjacent the first opening 333 to second opening 339, another electrically conductive element (340) adjacent to the. 전도성 요소(340) 중의 하나 이상은 마이크로전자 조립체(310)의 하나 이상의 단자(336)를 통해 접지 입력 또는 전원 입력과 같은 기준 전위(reference potential)와 상호접속을 하도록 구성될 수 있다. At least one of the conductive elements 340 may be configured via one or more terminals 336 of the microelectronic assembly 310 to a reference potential (reference potential) and the interconnect, such as a ground input or power input. 이러한 기준 와이어 본드(352)는 제1 개구(333)와 제2 개구(339)를 가로질러 연장할 수 있다. This standard wire bond 352 may extend across the first opening 333 and second opening 339. 도 9에 나타낸 예에서, 전기 접속부(350)는 제1 신호 와이어 본드(354)와 제2 신호 와이어 본드(356)를 더 포함할 수 있다. In the example shown in Figure 9, the electrical connection part 350 may further comprise a first signal wire bonds 354, and the second signal wire bonds 356. 제1 신호 와이어 본드(354)는 제1 개구(333)를 통해 연장하며, 제1 마이크로전자 요소(312)의 콘택(320)을 제1 개구(333)에 인접한 다른 전기 전도성 요소(340)에 전기 접속시킨다. The first signal wire bond 354 is the first opening another electrically conductive element (340) adjacent to the contact 320, the first opening 333 of the extension, and the first microelectronic element 312 through 333 electrical connects. 제2 신호 와이어 본드(356)는 제2 개구(339)를 통해 연장하며, 제2 마이크로전자 요소(314)의 콘택(326)을 제2 개구(339)에 인접한 유전체 요소(330)의 다른 전기 전도성 요소(340)에 전기 접속시킬 수 있다. The second signal wire bonds 356 are other electrical of the second extends through the opening 339, the second microelectronic element dielectric element (330) adjacent the contact 326 of the 314 in the second opening (339) It can be electrically connected to the conductive element 340. 이들 기준 와이어 본드는 바람직한 특성 임피던스를 얻기 위하여, 상기 설명한 것과 같이 각각의 와이어 본드(354, 356)의 적어도 실질적인 부분으로부터 이격되어 있을 수 있다. These standard wire bond may be in order to obtain the desired characteristic impedance, at a distance from at least a substantial portion of each of the wire bonds (354, 356) as explained above. 봉지재(380)는 기준 와이어 본드(352), 제1 신호 와이어 본드(354), 제2 와이어 본드(256), 및 제1 및 제2 개구(333, 339)를 덮어서 보호한다. Encapsulant 380 covers and protects a standard wire bonds 352, the first signal wire bonds 354, the second wire-bonds 256, and first and second openings (333, 339).

하나 이상의 기준 와이어 본드(352)는 유전체 요소의 제1 및 제2 단부(362, 364) 사이의 안정된 접지 또는 전원 전압을 유지하는 데에 도움이 될 수 있다. At least one reference wire-bonds 352 can be helpful in maintaining a stable ground or a power supply voltage between the first and second ends (362, 364) of the dielectric element. 이의 변형예로서, 하나 이상의 기준 와이어 본드(368)가 중앙에 있는 각각의 콘택과 유전체 요소(33)의 제2 부분(364, 366)을 전기 접속시킬 수 있다. As a modification thereof, at least one reference wire bonds 368, and a second portion (364, 366) of each contact and the dielectric element 33 in the middle may be electrically connected.

도 10은 도 1의 실시예의 변형예이다. 10 is an embodiment variant of the Fig. 본 예에서, 유전체 요소(430)는 제2 마이크로전자 요소(414)의 콘택(426) 및 제1 마이크로전자 요소(412)의 에지(429)와 실질적으로 정렬된 단일의 개구(433)를 포함한다. In this example, the dielectric element 430 includes a contact 426 and edge 429 is substantially a single opening 433 is aligned with the first microelectronic element 412 of the second microelectronic element 414 do. 제1 마이크로전자 요소(412)는 중앙 영역에 있는 각각의 콘택(420)을 에지(429)에 인접해서 위치한 전기 전도성 요소(448)(예를 들어, 재분배 패드)를 접속시키는 재분배 층(redistribution layer)을 포함한다. The first microelectronic element 412 redistribution layer (redistribution layer for connecting the electrically conductive element is located adjacent each of the contacts 420 to the edge 429 in the central region 448 (e.g., redistribution pads) ) a.

예를 들어, 다수의 전기 전도성 트레이스 또는 재분배 도체(redistribution conductor)(443)는 제1 마이크로전자 요소(412)의 제1 면(416)상에, 제1 면(416)에 대해 도금을 행하거나, 제1 면(416)에 접합 또는 적층된 금속층을 에칭하거나, 도금 및 에칭의 조합에 의해 형성될 수 있다. For example, a plurality of electrically conductive traces or redistribution conductor (redistribution conductor) (443), a first on the first surface 416 of the microelectronic element 412, the first row of plated or for the first face (416) , the etching of the metal layers bonded or laminated to the first surface 416, or may be formed by a combination of plating and etching. 이러한 재분배 도체(443)는 콘택(420)으로부터 제1 면(416)을 따라 에지(429)에 인접한 제1 면에 노출된 재분배 패드 또는 전기 전도성 요소(448)까지 연장될 수 있다. This redistribution conductor 443 may extend to the first side (416) according to the redistribution pads or electrically conductive element 448 exposed to the first surface adjacent to the edge 429 from the contact 420.

도 10에 나타낸 바와 같이, 제1 와이어 본드(452)는 제1 마이크로전자 요소(412)의 에지(429)에 인접한 전도성 요소(448)을 유전체 요소(430)의 전기 전도성 요소(440)와 접속시킨다. 10, the first wire bond 452 is connected to the first microelectronic element electrically conductive element 440 of the 412 dielectric element 430, the conductive element 448 adjacent the edge 429 of the thereby. 제1 와이어 본드(452)는 개구(433)를 통해 연장되어 있다. First wire bond 452 may extend through the opening 433. 제2 와이어 본드(454)는 제2 마이크로전자 요소(414)의 콘택(426)을 전기 전도성 요소(440)와 접속시킨다. A second wire bond 454 connects the contacts 426 of the second microelectronic element 414 and an electrically conductive element 440. 제2 와이어 본드(454)는 유전체 요소(430)의 개구(433)를 통해 연장되어 있다. Second wire-bonds 454 extend through the opening 433 of the dielectric element 430. 제2 마이크로전자 요소(414)의 하나 이상의 콘택(426)은 유전체 요소(430) 내의 개구(433)와 정렬될 수 있다. Second one or more contacts 426 of the microelectronic element 414 may be aligned with the opening 433 in the dielectric element 430.

도 11은 적어도 2개의 적층되고 전기적으로 접속된 마이크로전자 조립체(900; 900A, 900B)를 포함하는 구조체(1000)를 나타낸다. 11 is at least two stacked and electrically connected to the microelectronic assembly; shows a structure 1000 that includes a (900 900A, 900B). 마이크로전자 조립체(900)는 앞서 설명한 조립체들 중 하나가 될 수 있다. Microelectronic assembly 900 may be one of the previously described assembly. 솔더 볼과 같은 접합 유닛(981)은 하나 이상의 마이크로전자 조립체의 표면에 노출되어 구조체를 회로 패널에 전기 접속시킨다. Bonding unit 981, such as solder balls are exposed to the surface of one or more of the microelectronic assemblies thereby electrically connecting the structure to the circuit panel. 2개의 마이크로전자 조립체(900)는 임의의 적절한 전기 커넥터를 통해 서로 전기 접속된다. Two electronic assembly 900 micro is electrically connected to each other via any suitable electrical connector. 예를 들어, 이러한 마이크로전자 조립체는 마이크로전자 요소의 유전체 요소(930A, 930B) 상의 패드(도시 안 됨)에 접합되는 솔더 컬럼(solder column)(990)을 통해 서로 전기적으로 접속될 수 있다. For example, such a microelectronic assembly may be electrically connected to each other through the solder pad column (solder column) (990) joined to the (not shown) on the dielectric element (930A, 930B) of the microelectronic element. 도 11에 나타낸 예에서, 전기 전도성 포스트(992)와 솔더(994)는 2개의 마이크로전자 조립체(900A, 900B)를 서로 전기적으로 접속시키는 데에 사용될 수 있다. In the example shown in Figure 11, an electrically conductive post 992 and the solder 994 is a two microelectronic assemblies (900A, 900B) can be used to used to electrically connected to each other. 포스트(992)는 제1 마이크로전자 조립체나 제2 마이크로전자 조립체 중 하나로부터 다른 하나를 향해 연장될 수 있으며, 어떤 경우에는 2개의 마이크로전자 조립체를 접속시키는 동일한 세로 방향의 컬럼의 일부가 될 수 있다. Post 992 may be part of the columns in the same vertical direction of the first microelectronic assembly or claim may extend towards the other from one of the second microelectronic assembly, in connecting two microelectronic assemblies in some cases .

도 12는 제1 마이크로전자 요소(912)와 제2 마이크로전자 요소(914)를 갖는 하나 이상의 마이크로전자 조립체(900B)와 서로 전기적으로 접속되며 세로 방향으로 적층된 제3 마이크로전자 요소(940)를 포함하는 구조체(1010)를 나타낸다. Figure 12 is a first microelectronic element 912 and the second microelectronic element third microelectronic elements 940, 914 is connected to the one or more electrically to each other and the microelectronic assembly (900B) having stacked in the longitudinal direction It shows a structure 1010 that includes. 마이크로전자 조립체(900B)는 앞서 설명한 조립체들 중 어느 것이나 가능하다. A microelectronic assembly (900B) is capable Any of the previously described assembly. 구조체(1010)는 도 11에 나타낸 구조체(1000)와 유사하지만, 마이크로전자 조립체(900B)가 마이크로전자 요소(940)와 적층되어 있다는 점이 다르다. Structure 1010 is different from that structure 1000 and similar, the microelectronic assembly (900B) shown in Figure 11 are laminated with the microelectronic element 940. The 솔더 볼과 같은 접합 유닛(941)은 제3 마이크로전자 요소(940)의 표면에 노출되어 제3 마이크로전자 요소를 유전체 요소(930A)에 전기 접속시킬 수 있다. Bonding unit 941, such as solder balls may be electrically connected to the third micro-electronic element are exposed to the surface of the third microelectronic element 940, a dielectric element (930A). 제3 마이크로전자 요소(940)는 솔더 컬럼(900) 및/또는 전기 전도성 포스트(992) 및 솔더(994)와 같은 임의의 적절한 전기 커넥터를 통해 마이크로전자 조립체(900B)와 전기적으로 접속될 수 있다. A third microelectronic element 940 may be electrically connected to the solder column 900 and / or an electrically conductive post 992 and the solder 994 micro via any suitable electrical connector, such as the electronic assembly (900B) .

제3 마이크로전자 요소(940)는 하나 이상의 마이크로전자 조립체(900B)의 기능과 상이한 기능을 가질 수 있다. A third microelectronic element 940 may have a function different from the function of one or more of the microelectronic assembly (900B). 예를 들어, 제1 마이크로전자 요소(912)와 제2 마이크로전자 요소(914) 중의 하나 또는 모두는 기억 소자를 포함할 수 있으며, 제3 마이크로전자 요소(940)는 로직 기능(logic funciton)을 가질 수 있다. For example, the first microelectronic element 912 and a second one or both of the microelectronic element 914 may comprise a storage element, a third microelectronic element 940 is a logic function (logic funciton) the It may have. 예를 들어, 제3 마이크로전자 요소는 주요 또는 실질적인 기능적 요소로서 로직 기능부를 포함할 수 있다. For example, the third microelectronic element may include a logic function as the primary or actual functional element. 일례로, 로직 기능부는 범용 또는 전용의 프로세서 등의 프로세서가 될 수 있다. In one example, the logic function unit may be a processor such as general purpose or special purpose processor. 예를 들어, 이러한 프로세서로서는 마이크로프로세서, 중앙처리장치, 코프로세서, 또는 그래픽 처리기와 같은 전용 프로세서와 같이 다양하게 사용되는 프로세서가 될 수 있다. For example, such as the processor may be a microprocessor, a central processing unit, co-processors, or graphics processor, and the processor being variously used as a dedicated processor, such as. 일례로, 제3 마이크로전자 요소(940)가 프로세서를 포함하는 경우, 제3 마이크로전자 요소는 마이크로전자 조립체(900B) 내의 하나 이상의 마이크로전자 요소의 하나 이상의 기억 소자와 관련되어 동작될 수 있다. In one example, the first may be a third case of a processor micro-electronic element 940, a third microelectronic element is associated with one or more storage elements of the at least one microelectronic element in the microelectronic assembly (900B) operation. 이에 의하면, 프로세서는 마이크로전자 조립체(900B)의 기억 소자와 프로세서 사이에서 전송되는 신호를 통해 기억 소자에 데이터를 기억시킬 수 있다. With this structure, the processor can store data in the storage element through the signal transmitted between the storage device and the processor of the microelectronic assembly (900B). 예를 들어, 신호는 마이크로전자 요소(940) 내의 프로세서로부터 마이크로전자 조립체(900B) 내의 기억 소자까지 전달할 수 있는데, 솔더 범프(941)와 유전체 요소(930A)를 따라 유전에 요소에 접속된 솔더 컬럼(990) 또는 포스트(992)까지 연장하는 리드(도시 안 됨)와 같은 전도성 요소를 포함하는 상기 언급한 전기 접속부를 통해 전달한다. For example, the signal is a solder column connected to the microelectronic element 940. Element in oil may pass from the processor to the memory element in the microelectronic assembly (900B), along a solder bump (941) and dielectric elements (930A) in the (not shown) extending lead 990 or to the post 992 and passes through the above-mentioned electrical contact comprises a conductive element, such as. 솔더 컬럼(990) 또는 포스트(992)로부터의 신호는 마이크로전자 조립체(900B)의 리드를 따라 제1 또는 제2 마이크로전자 요소(912, 914) 중의 하나 이상의 요소까지 전달될 수 있다. Signal from the solder columns 990 or posts 992 may be delivered to one or more of the elements of the first and second microelectronic elements (912, 914) along a lead of a microelectronic assembly (900B).

도 13을 참조하면, 본 발명의 실시예에 따른 적층형 마이크로전자 조립체(500)는 절반의 워드 폭(half word-width)을 갖는 제1 마이크로전자 요소(501)과 절반의 워드 폭을 갖는 제2 마이크로전자 요소(502)를 포함한다. Referring to Figure 13, the exemplary stacked microelectronic assembly 500 according to an embodiment of the present invention, having a word width of the first microelectronic element 501 and the word width of the half (half word-width) having a half-second It includes a microelectronic element 502. 제1 마이크로전자 요소(501)와 제2 마이크로전자 요소(502)는 상기 설명한 도 1, 도 7 또는 도 11 중의 어느 하나에 도시한 것과 유사한 적층형 구성으로 배치될 수 있으며, 제2 마이크로전자 요소의 적어도 일부가 제1 마이크로전자 요소의 위에 위치하거나, 제1 및 제2 마이크로전자 요소가 유전체 요소(503) 위에 위치한다. The first microelectronic element 501 and the second microelectronic element 502 may be arranged in a stacked configuration similar to that shown in any of Figs. 1, 7 or 11 described above, the second microelectronic element an at least partially located on top of the first microelectronic element, or the first and second microelectronic element is positioned on the dielectric element 503.

유전체 요소(503)는 제1 마이크로전자 요소(501)의 앞면의 콘택이 있는 영역과 실질적으로 정렬된 제1 개구(511)를 가짐으로써, 그 위치에 노출된 전기 콘택(521)에 액세스할 수 있게 되어 있다. Dielectric elements 503 are accessible to the first by a microelectronic element having a first opening (511) arranged in a region substantially in the contact of the front of the unit 501, the electrical contacts 521 exposed at the position there is so. 유전체 요소(503)는 또한 제2 마이크로전자 요소(502)의 앞면의 콘택이 있는 영역과 실질적으로 정렬된 제2 개구(512)를 포함함으로써, 그 위치에 노출된 전기 콘택(522)에 대한 액세스가 가능하게 되어 있다. Access to the dielectric elements 503 is also the second by including a microelectronic element 502. The second opening 512 is arranged in a region substantially in the contact of the front side of, the electrical contacts 522 exposed at the position that is possible. 콘택이 있는 영역은 앞서 설명한 바와 같이(도 1), 마이크로전자 요소의 중앙 영역에 위치할 수 있다. Area in which the contact may be located in the central region (Fig. 1), the microelectronic element, as described above. 개구(511, 512)는 도 1-도 7과 관련해서 앞서 설명한 바와 같이, 봉지재(encapsulant)로 채워질 수 있다. Opening 511 and 512 may be filled with, a sealing material (encapsulant), as also described above with respect to FIG 1.

유전체 요소(503)는, 예를 들어 와이어 본드(505), 리드 본드 또는 그외 다른 수단 등의 리드 부분(lead portion)에 의해, 제1 마이크로전자 요소(501)의 전기 콘택(521)에 전기적으로 연결될 수 있는 표면(504)에 노출된 전기 전도성 요소(531, 533a)를 가질 수 있다. The dielectric element 503 is, for example, electrically connected to the wire bond 505, the electrical contacts 521 of the first microelectronic element 501 by a lead portion such as a lead-bonding or other by other means (lead portion) an electrically conductive element exposed at the surface 504 which may be connected may have the (531, 533a). 유전체 요소(503)는 또한, 예를 들어 와이어 본드(505), 리드 본드 또는 다른 수단 등의 리드 부분에 의해, 제2 마이크로전자 요소(502)의 전기 콘택(522)에 전기적으로 연결될 수 있는 표면(504)에 노출된 전기 전도성 요소(532, 533b)를 더 포함할 수 있다. The dielectric element 503 may also, for example, wire bonds 505, the surface can be electrically connected to electrical contacts 522 of the second microelectronic element 502 by a lead portion such as a lead-bonding or other means an electrically conductive element (532, 533b) exposed to 504 may further include. 이러한 리드 부분(505)은 도 1-도 11의 실시예와 관련해서 앞서 설명한 임의의 구성으로, 전기 콘택(521)을 전기 전도성 요소(531, 533a)에 연결시킬 수 있으며, 전기 콘택(522)을 전기 전도성 요소(532, 533b)에 접속시킬 수 있다. The lead portion 505 can be connected to any of the configurations, electrical contacts 521 also described above in connection with the embodiment of Figure 11 1 in the electrically conductive element (531, 533a), the electrical contact 522 a can be connected to the electrically conductive elements (532, 533b).

유전체 요소(503)는 제1 마이크로전자 요소(501)의 위의 표면(504)에 노출된 전기 전도성 단자(541, 561, 571)를 더 포함할 수 있다. The dielectric element 503 may further include an electrically conductive terminal (541, 561, 571) exposed to the upper surface 504 of the first microelectronic element 501. 이들 단자는 제1 마이크로전자 요소(501)의 전기 콘택(521)에 전기적으로 연결될 수 있다. These jacks may be electrically connected to the electrical contacts 521 of the first microelectronic element 501. 단자(541, 561, 571)는 각각의 단자 그룹(546, 566, 576) 내에 배치될 수 있다. Terminals (541, 561, 571) may be disposed in each terminal group (546, 566, 576). 제1 마이크로전자 요소(501)와 회로 패널(702) 또는 다른 소자(도 17)의 사이에서 단자 그룹(546) 내의 단자(541)를 통해 데이터 입출력 신호가 전달될 수 있다. A first data input and output signals can be transmitted via the terminal 541 in the first microelectronic element 501 and the circuit panel (702) or group of terminals (546) between the other element (17). 하나 이상의 전원 전압, 기준 전압 또는 그외 다른 기준 전위, 예를 들어 접지에 대한 전기적 접속은, 단자 그룹(566) 내의 단자(561)를 통해 이루어질 수 있다. At least one power supply voltage, a reference voltage or other different reference potential, for example, electrically connected to the ground, can be made via the terminal 561 in the terminal group (566). 일례로, 제1 기준 전위 단자(561)는, 예를 들어 회로 패널(702) 또는 그외 다른 소자(도 17) 상의 제1 기준 전위 신호에 전기적으로 접속될 수 있으며, 제2 기준 전위 단자(561)는 회로 패널 또는 다른 소자 상의 별개의 제2 기준 전위 신호에 전기적으로 접속될 수 있다. In one example, the first reference potential terminal 561 is, for example, a circuit panel of claim may be electrically connected to the first reference voltage signal, the second reference potential terminal (561 over 702, or other different devices (17) ) it may be electrically connected to a circuit panel or a distinct second reference potential signal on the other element. 제1 마이크로전자 요소(501)와 외부 장치 사이의 어드레스 신호(address signal)는 단자 그룹(576) 내의 단자(571)를 통해 전달될 수 있다. The address signal between the first microelectronic element 501 and the external devices (address signal) can be transmitted via the terminal 571 in the terminal group (576). 단자 그룹(546, 566, 576) 내의 각각의 단자(541, 561, 571)는 제1 마이크로전자 요소(501)에만 전기적으로 접속되고 제2 마이크로전자 요소(502)에는 접속되지 않을 수 있으며, 이러한 단자들 중 하나 이상은 제1 및 제2 마이크로전자 요소에 모두 접속될 수 있다. Terminal group each of the terminals (541, 561, 571) in (546, 566, 576) may not be connected, the first microelectronic element 501 is electrically connected to only the second microelectronic element 502, such one or more of the terminals may be connected to both the first and second microelectronic elements.

유전체 요소(503)는 제2 마이크로전자 요소(502)의 위의 표면(504)에 노출된 전기 전도성 단자(542, 562, 572)를 더 포함할 수 있다. The dielectric element 503 may further include an electrically conductive terminal (542, 562, 572) exposed to the upper surface 504 of the second microelectronic element 502. 이들 단자는 제2 마이크로전자 요소(502)의 전기 콘택(522)에 전기적으로 연결될 수 있다. These jacks may be electrically connected to the electrical contacts 522 of the second microelectronic element 502. 단자(542, 562, 572)는 단자 그룹(547, 567, 577) 내에 각각 배치될 수 있다. Terminals (542, 562, 572) may be arranged in the terminal group (547, 567, 577). 제2 마이크로전자 요소(502)와 회로 패널(702) 또는 다른 소자(도 17)의 사이에서 단자 그룹(547) 내의 단자(542)를 통해 데이터 입/출력 신호가 전달될 수 있다. A first data input / output signal can be transmitted via the terminal 542 in the second microelectronic element 502 and the circuit panel 702 or other terminal devices group 547 between (Fig. 17). 하나 이상의 전원 전압, 기준 전압 또는 그외 다른 기준 전위, 예를 들어 접지에 대한 전기적 접속은 단자 그룹(567) 내의 단자(562)를 통해 이루어질 수 있다. At least one power supply voltage, a reference voltage or other different reference potential, such as electrical connection to ground can be made via the terminal 562 in the terminal group (567). 제2 마이크로전자 요소(502)와 외부 장치 사이의 어드레스 신호는 단자 그룹(577) 내의 단자(572)를 통해 전달될 수 있다. A second address signal between microelectronic element 502 and the external device can be transmitted via the terminal 572 in the terminal group (577). 단자 그룹(547, 567, 577) 내의 각각의 단자(542, 562, 572)는 제2 마이크로전자 요소(502)에만 전기적으로 접속되고 제1 마이크로전자 요소(501)에는 접속되지 않을 수 있으며, 이러한 단자들 중 하나 이상은 제1 및 제2 마이크로전자 요소에 모두 접속될 수 있다. Terminal group each of the terminals (542, 562, 572) in (547, 567, 577) may not be connected, the second microelectronic element 502 is electrically connected to only the first microelectronic element 501, such one or more of the terminals may be connected to both the first and second microelectronic elements.

유전체 요소(503)는, 제1 마이크로전자 요소가 유전체 요소와 제2 마이크로전자 요소 사이에 배치될 수 있는 경우에도, 제1 및 제2 마이크로전자 요소의 적어도 일부분 위에 배치되며 표면(504)에 노출된 전기 전도성 요소 또는 단자(553, 563, 573)를 구비할 수 있다. A dielectric element 503, first, even if the first microelectronic element may be disposed between the dielectric element and the second microelectronic element, disposed on the first and second at least a portion of the microelectronic element exposed to the surface 504 the may be provided with an electrically conductive element or terminal (553, 563, 573). 단자(553, 563, 573)는 제1 마이크로전자 요소(501)의 전기 콘택(521)과 제2 마이크로전자 요소(502)의 전기 콘택(522)에 모두 전기적으로 접속될 수 있다. Terminals (553, 563, 573) can be electrically connected to all of the electrical contacts 522 of electrical contacts 521 and the second microelectronic element 502 of the first microelectronic element 501. 단자(553, 563, 573)는 각각 단자 그룹(558, 568, 578) 내에 배치될 수 있다. Terminals (553, 563, 573) may be disposed in each terminal group (558, 568, 578). 예를 들어, 공유 클록 신호(shared clock signal), 공유 데이터 스트로브 신호, 또는 그외 다른 공유 신호(shared signal)가, 외부 장치와 마이크로전자 요소(501, 502) 사이에서 단자 그룹(558) 내의 단자(553)를 통해 전송될 수 있다. For example, the terminals in a shared clock signal (shared clock signal), the shared data strobe signal, or other terminal group 558 between different shared signal (shared signal) is, the external device and the microelectronic elements 501, 502 ( through 553) it may be transmitted. 하나 이상의 전원, 기준 전압, 또는 그외 다른 기준 전위, 예를 들어 접지에의 공유 전기 접속은 단자 그룹(568) 내의 단자(563)를 통해 이루어질 수 있다. At least one power source, reference voltage, or other different reference potential, such as a shared electrical connection to ground can be made via the terminal 563 in the terminal group (568). 제1 및 제2 마이크로전자 요소와 외부 장치 사이의 공유의 어드레스 신호는 단자 그룹(578) 내의 단자(573)를 통해 전송될 수 있다. The address signals on the shared between the first and second microelectronic element and the external device may be transmitted via the terminal 573 in the terminal group (578). 단자 그룹(558, 568, 578) 내의 단자(553, 563, 573)는 제1 마이크로전자 요소(501) 및 제2 마이크로전자 요소(502) 중의 하나 또는 모두에 전기적으로 접속될 수 있다. Terminals (553, 563, 573) in the terminal group (558, 568, 578) may be electrically connected to one or both of the first microelectronic element 501 and the second microelectronic element 502.

도 13에 도시된 단자 그룹(546, 547, 558, 566, 567, 568, 576, 577, 578)은 각각 단자(541, 542, 553, 561, 562, 563, 571, 572, 573)를 포함하는 것으로 되어 있지만, 다른 예에서는 각각의 단자 그룹이 임의의 기하학적 구성으로 배치된 임의의 개수의 단자를 포함할 수 있으며, 임의의 단자 그룹 내의 단자는 서로 인접해 있을 필요는 없다. A terminal group (546, 547, 558, 566, 567, 568, 576, 577, 578) shown in Figure 13 comprises a respective terminal (541, 542, 553, 561, 562, 563, 571, 572, 573) Although that, other examples may include any number of terminals of each group of terminals arranged in any geometric configuration, any terminal within the terminal group does not have to be adjacent each other. 또한, 2개 이상의 단자 그룹 내의 단자는 서로 중첩되거나 혼재되어 있을 수 있다. In addition, two or more terminals in the terminal group may be mixed or overlapped with each other. 예를 들어, 단자 그룹(546) 내의 단자(541)가 단자 그룹(566) 내의 단자(561)와 혼재(intersperse)되어 있을 수 있다. For example, there may be a terminal 541 in the terminal group 546 are terminals 561 and mixed (intersperse) in the terminal group (566).

바람직한 실시예로서, 제1 개구(511)와 제2 개구(512) 사이에 위치한 단자(553, 563, 573)는 마이크로전자 요소(501, 502)에 전기적으로 연결된 공유 단자이다. In a preferred embodiment, the first opening 511 and second opening 512, the terminal (553, 563, 573) located between the shared electrically connected to the microelectronic element (501, 502) terminals. 그러나, 단자(553, 563, 573) 중의 하나 이상은 적층형 마이크로전자 조립체(500)의 바람직한 특성에 따라, 마이크로전자 요소(501, 502) 중의 하나에만 전기적으로 연결되도록 할 수 있다. However, the terminal (553, 563, 573) at least one of the can so that hanae of microelectronic elements (501, 502) depending upon the desired properties of the layered microelectronic assembly 500 just electrically connected. 마찬가지로, 바람직한 실시예로서, 제1 개구(511)의 좌측에 위치한 단자(541, 561, 571)는 제1 마이크로전자 요소(501)에만 전기적으로 접속되도록 하고, 제2 개구(512)의 우측에 위치한 단자(542, 562, 572)는 제2 마이크로전자 요소(502)에만 전기적으로 접속된다. Similarly, in a preferred embodiment, the right side of the first opening (511) terminals (541, 561, 571) located on the left side of the first microelectronic element, and so that the (501) electrically connected to only the second opening (512) in terminals (542, 562, 572) is electrically connected only to the second microelectronic element 502. 그러나 도 17에서 추가로 설명하는 바와 같은 조립체 또는 시스템에서와 같이, 회로 패널이나 다른 소자에도 접속되는 경우, 단자(561, 562, 571, 572) 중의 하나 이상은, 예를 들어 회로 패널(702) 또는 그외 다른 소자(도 17 참조) 내의 전기 접속부를 통해 마이크로전자 요소(501, 502)에 전기적으로 접속될 수 있다. However, as shown in the assembly or system as described further in Figure 17, the circuit panel or when in connected to the other element, the terminal one or more, for example, a circuit panel (702) in (561, 562, 571, 572) or else through the electrical contact portion in the other device (see FIG. 17) it may be electrically connected to the microelectronic element (501, 502).

유전체 소자(503)는 표면(504)의 아래에 위치하거나, 제2 면(34)(도 1 참조)에 배치 또는 노출된 접지판(ground plane) 또는 전원판(power plane)(509)을 더 포함할 수 있다. Dielectric elements 503, or positioned below the surface 504, second surface 34 (see Fig. 1) further disposed or exposed ground plane (ground plane) or a power board (power plane) (509) to It can be included. 이러한 판(509)은 하나 이상의 어드레스 신호 단자(571, 572, 573)의 아래에 위치할 수 있다. This plate 509 may be positioned below the at least one address signal terminals (571, 572, 573). 이러한 판(509)은 단자(571, 572, 573)를 거쳐가는 신호 내의 노이즈를 감소시킬 수 있으며, 이에 추가로 또는 이와 선택적으로, 적층형 마이크로전자 조립체(500)를 하나 이상의 적용가능한 표준, 예를 들어 JEDEC 표준에 부합하도록 할 수 있다. The plate 509 has terminals (571, 572, 573), the via is possible to reduce the noise in the go signal, whereby further or other Optionally, one or more application a stacked microelectronic assembly 500, standards, e. for you can to meet the JEDEC standard. 도 13에는 접지판 또는 전원판(509)이 유전체 소자(503) 전체를 가로질러 연장하는 단일의 요소로서 도시되어 있지만, 다른 실시예에서는, 판(509)이 별개의 접지판 부분 또는 전원판 부분이 될 수 있다. Figure 13 is a ground plane or power plane 509, a dielectric element 503, but is shown as a single element extending across the whole, in other embodiments, plate 509, a separate ground plane portion or the power plate portion this can be. 예를 들어, 접지판 또는 전원판(509)은 단자 그룹(576, 577, 578)의 각각의 아래에 위치하는 별개의 판 부분을 포함할 수 있는데, 개구(511)와 개구(512)의 위치에 있는 각각의 판 부분 사이에 갭이 존재한다. For example, the position of the ground plane or power plane 509 is a terminal group may comprise a separate plate part of which is located in each bottom of a (576, 577, 578), the opening 511 and the opening 512, a gap exists between each of the plate portions in the. 적층형 마이크로전자 조립체(500)는 접지판 또는 전원판(509)을 포함하는 것으로 도시되어 있지만, 이러한 접지판 또는 전원판은 임의 선택적이며, 일례로 적층형 마이크로전자 조립체에서 이를 제거해도 된다. Stacked microelectronic assembly 500 may be seen to include a ground plane or power plane 509, such a ground plane or power plane is any optionally, it may be removed from the stacked microelectronic assembly, for example.

제1 및 제2 마이크로전자 요소(501, 502) 중의 하나가 제1 및 제2 마이크로전자 요소(501, 502) 중의 다른 요소의 적어도 일부분 위에 배치되는 적층형 마이크로전자 조립체(500)가 갖는 장점 중의 하나는 유전체 요소(503)의 표면(504)에 있는 단자[예를 들어, 단자(541)]를 마이크로전자 요소[예를 들어, 제1 마이크로전자 요소(501)]의 앞면에 노출된 전기 콘택[예를 들어, 전기 콘택(521)]에 전기적으로 접속시키는 상대적으로 짧은 길이의 트레이스(506)를 제공한다는 점이다. The one advantage of one or a stacked microelectronic assembly 500 disposed over at least a portion of other elements of the first and second microelectronic elements (501, 502) having in the first and second microelectronic elements (501, 502) a dielectric element terminals on the surface 504 of the 503 [e.g., terminal 541; microelectronic elements [for example, a first microelectronic element 501; the electrical contacts exposed on the front of the [ for example, it is that it provides a relatively short length of the trace 506 that electrically connects the electrical contacts 521. 특히 높은 콘택 밀도와 미세 피치를 갖는 마이크로전자 조립체에서는, 트레이스(506, 507)와 같이 인접한 트레이스 사이에서의 기생 용량(parasitic capacitance)이 상당히 클 수 있다. In particular, a microelectronic assembly having a high contact density and fine pitch, may be quite large parasitic capacitance (parasitic capacitance) between adjacent traces, such as traces 506 and 507. 트레이스의 길이가 비교적 짧은 적층형 마이크로전자 조립체(500)와 같은 마이크로전자 조립체에서는, 트레이스(506, 507)와 같이, 특히 인접한 트레이스 사이에서 기생 용량을 감소시킬 수 있다. The microelectronic assembly such that the length of the trace and a relatively short stacked microelectronic assembly 500, it is possible to reduce the parasitic capacitance between the, in particular the adjacent trace as the trace (506, 507).

제1 및 제2 마이크로전자 요소(501, 502) 중의 하나가 제1 및 제2 마이크로전자 요소(501, 502) 중의 다른 요소의 적어도 일부분 위에 배치되는 적층형 마이크로전자 조립체(500)가 갖는 장점 중의 다른 하나는 유전체 요소(503)의 표면(504)에 있는 데이터 입/출력 신호 단자[예를 들어, 단자(541, 542)]를 전기 콘택(531, 532)에 전기적으로 연결시켜서, 제1 및 제2 마이크로전자 요소의 각각의 앞면에 있는 전기 콘택(521, 522)에 연결되도록 하는 트레이스(506, 508)가 유사한 길이를 갖는다는 것이다. The first and second microelectronic elements (501, 502) one of the first and second microelectronic elements (501, 502) other of the benefits of the stacked microelectronic assembly 500 disposed over at least a portion of other elements of the in one is thereby electrically coupled to the data input / output signal terminals on the surface 504 of the dielectric element 503. [e.g., a terminal (541, 542) to the electrical contacts (531, 532), the first and the traces (506, 508) to be connected to electrical contacts (521, 522) in each of the front side of the second microelectronic element is that it has a similar length. 절반의 워드 폭을 갖는 마이크로전자 요소(501, 502)를 포함할 수 있는 적층형의 마이크로전자 조립체(500)와 같은 마이크로전자 조립체에서, 서로 유사한 길이를 갖는 트레이스(506, 508)에 의해, 마이크로전자 요소와 단자(5412, 542) 사이에서의 데이터 입출력 신호의 전파 지연(propagation delay)이 비교적 적합하도록 할 수 있다. By a microelectronic element having a word width of a half (501, 502) traces (506, 508) in the microelectronic assembly, such as microelectronic assembly 500 of the multi-layer, with each other, similar in length, which may include a microelectronic It may be the element with the terminal propagation delay (propagation delay) of the data input and output signals between the (5412, 542) to a relatively suitable. 또한, 인접한 데이터 입출력 신호 단자(542)를 전기 콘택(532)에 전기적으로 접속시키고, 이에 의해 전기 콘택(522)에도 전기적으로 접속되는 트레이스(516, 517)의 길이를 유사하게 하여 설치할 수 있다. In addition, it can be installed by analogy to the length of the adjacent data, and electrically connected to the input and output signal terminals 542, the electrical contacts 532, and thus traces (516, 517) electrically connected to electrical contacts (522) by.

제1 및 제2 마이크로전자 요소(501, 502) 중의 하나가 제1 및 제2 마이크로전자 요소(501, 502) 중의 다른 요소의 적어도 일부분 위에 배치되는 적층형 마이크로전자 조립체(500)가 갖는 장점 중의 또 다른 하나는 공유 클록 신호 단자(553) 및/또는 공유 데이터 스트로브 신호 단자(553)를 콘택(533a, 533b)에 전기적으로 접속시켜서 각각의 마이크로전자 요소에도 전기적으로 접속되도록 하는 유사한 길이를 갖는 트레이스(518, 519)를 설치할 수 있다는 것이다. The first and second microelectronic elements (501, 502) one of the first and second microelectronic elements (501, 502) or of the benefits of the stacked microelectronic assembly 500 disposed over at least a portion of other elements of the in the other is a trace with a similar length to be electrically connected to the shared clock-signal terminal 553 and / or shared data contacts the sTROBE signal terminal 553, thereby electrically connected to the (533a, 533b) each of the micro-electronic element ( 518, is that 519) to install. 데이터 스트로브 신호 단자(533) 또는 클록 신호 단자(533) 또는 이들 모두는 각각의 마이크로전자 요소(501, 502)에 대하여 실질적으로 동일한 로딩 및 전기 경로 길이를 가질 수 있으며, 마이크로전자 요소에 대한 경로 길이는 비교적 짧게 할 수 있다. The data strobe signal terminal 533 or the clock signal terminal 533, or both may have substantially the same loading and the electrical path length with respect to each of the micro-electronic elements (501, 502), the path for the micro-electronic element length It may be relatively short.

도 14를 참조하면, 본 발명의 실시예에 의한 적층형 마이크로전자 조립체(600)는 풀 워드 폭(full word-width)을 가진 제1 마이크로전자 요소(601)와 풀 워드 폭을 가진 제2 마이크로전자 요소(602)를 포함한다. Referring to Figure 14, stacked microelectronic assembly 600 according to an embodiment of the present invention is a full word width (full word-width), the first microelectronic element 601 and the second microelectronic with full word width with and a component (602). 마이크로전자 조립체(600)는 도 13에 나타낸 적층형 마이크로전자 조립체(500)와 유사하지만, 별개의 데이터 입출력 신호 단자에 전기적으로 접속된 마이크로전자 요소가 절반의 워드 폭(half word-width)을 갖는다는 점이 다르다. Is similar to the microelectronic assembly 600 is stacked microelectronic assembly 500 shown in Figure 13, but the micro-electronic element is electrically connected to a separate data input and output signal terminals has a word width of a half (half word-width) point is different. 마이크로전자 조립체(600)는 동일한 공유의 데이터 입출력 신호 단자에 접속될 수 있는 풀 워드 폭의 마이크로전자 요소를 구비할 수 있다. Microelectronic assembly 600 may include a micro-electronic element of the full word width which can be connected to the same shared data, input and output signal terminals.

제2 마이크로전자 요소(602)의 적어도 일부는 제1 마이크로전자 요소(601)의 위에 위치하며, 제1 및 제2 마이크로전자 요소 모두가 유전체 요소(603)의 위에 위치한다. At least a portion of the second microelectronic element 602 is positioned on top of the first microelectronic element 601, both the first and second microelectronic element is positioned on top of the dielectric element 603. 유전체 요소(603)는 제1 마이크로전자 요소(601)의 위에 위치한 유전체 요소의 표면(604)에 노출된 전기 전도성 단자(651, 661, 671)를 포함할 수 있다. Dielectric elements 603 may include electrically conductive terminals (651, 661, 671) exposed on the surface 604 of the dielectric element is located on top of the first microelectronic element 601. 단자(651, 661, 671)는 단자 그룹(656, 666, 676)에 각각 배치될 수 있다. Terminals (651, 661, 671) may be configured on the terminal group (656, 666, 676). 예를 들어, 클록 신호, 데이터 스트로브 신호, 또는 그외 다른 신호가, 외부 장치와 제1 마이크로전자 요소(601) 사이에서 단자 그룹(656) 내의 단자(651)를 통해 전송될 수 있다. For example, a clock signal, a data strobe signal, or else other signal, can be transferred between the external device and the first microelectronic element 601 via the terminal 651 in the terminal group (656). 하나 이상의 전원 전압, 기준 전압, 또는 그외 다른 기준 전위, 예를 들어 접지에 대한 전기 접속은 단자 그룹(666) 내의 단자(661)를 통해 이루어질 수 있다. One or more supply voltages, reference voltage, or other different reference potential, such as the electrical connection to ground can be made via the terminal 661 in the terminal group (666). 제1 마이크로전자 요소(601)와 외부 장치 사이에서의 어드레스 신호는 단자 그룹(676) 내의 단자(671)를 통해 전송될 수 있다. A first address signal between microelectronic element 601 and an external device may be transmitted via the terminal 671 in the terminal group (676).

유전체 요소(603)는 제2 마이크로전자 요소(602)의 위에 위치하는 유전체 요소의 앞면(604)에 노출된 전기 전도성 요소 또는 단자(652, 662, 672)를 더 구비할 수 있다. The dielectric element 603 may further include an electrically conductive element or terminal (652, 662, 672) exposed to the front side 604 of the dielectric element that is formed on the second microelectronic element 602. 이들 단자는 제2 마이크로전자 요소(602)의 전기 콘택(622)에 전기 접속될 수 있다. These terminals may be electrically connected to the electrical contacts 622 of the second microelectronic element 602. 단자(652, 662, 672)는 단자 그룹(657, 667, 677) 내에 각각 배치될 수 있다. Terminals (652, 662, 672) may be arranged in the terminal group (657, 667, 677). 예를 들어, 클록 신호, 데이터 스트로브 신호, 또는 그외 다른 신호가, 외부 장치와 제2 마이크로전자 요소(602) 사이에서 단자 그룹(657) 내의 단자(652)를 통해 전송될 수 있다. For example, a clock signal, a data strobe signal, or else other signal, can be transferred between the external device and a second microelectronic element 602 via the terminal 652 in the terminal group (657). 하나 이상의 전원 전압, 기준 전압, 또는 그외 다른 기준 전위, 예를 들어 접지에 대한 전기 접속은 단자 그룹(667) 내의 단자(662)를 통해 이루어질 수 있다. One or more supply voltages, reference voltage, or other different reference potential, such as the electrical connection to ground can be made via the terminal 662 in the terminal group (667). 제2 마이크로전자 요소(602)와 외부 장치 사이에서의 어드레스 신호는 단자 그룹(677) 내의 단자(672)를 통해 전송될 수 있다. A second address signal between microelectronic element 602 and the external apparatus may be transmitted via the terminal 672 in the terminal group (677).

유전체 요소(603)는 제1 마이크로전자 요소가 유전체 요소와 제2 마이크로전자 요소 사이에 배치될 수 있어도, 제1 및 제2 마이크로전자 요소의 적어도 일부분 위에 위치하며 유전체 요소의 표면(604)에 노출된 전기 전도성 요소 또는 단자(643, 653, 663, 673)를 구비할 수 있다. A dielectric element 603 includes a first microelectronic element is a dielectric element and the second micro may be disposed between the electronic component, the first and the location on the second at least a portion of the microelectronic element and exposed to the dielectric element surface 604 the may be provided with an electrically conductive element or terminal (643, 653, 663, 673). 단자(643, 653, 663, 673) 중의 일부 또는 모두는 제1 마이크로전자 요소(601)의 전기 콘택(621) 및 제2 마이크로전자 요소(602)의 전기 콘택(622)에 전기적으로 연결될 수 있다. Some or all of the terminals (643, 653, 663, 673) may be electrically connected to the electrical contacts 622 of electrical contacts 621 and the second microelectronic element 602 of the first microelectronic element 601 . 단자(643, 653, 663, 673)는 단자 그룹(648, 658, 668, 678) 내에 각각 배치될 수 있다. Terminals (643, 653, 663, 673) may be arranged in the terminal group (648, 658, 668, 678). 공유 데이터 입출력 신호는 마이크로전자 요소(601, 602)와 회로 패널(702) 또는 그외 다른 소자(도 17 참조) 사이에서, 단자 그룹(648) 내의 단자(643)를 통해 전송될 수 있다. Between the shared input and output data signals is a microelectronic element (see FIG. 17) 601 and 602 and the circuit panel 702, or other different elements, may be sent via the terminal 643 in the terminal group (648). 공유 클록 신호(shared clock signal), 공유 데이터 스트로브 신호, 또는 그외 다른 공유 신호가, 외부 장치와 마이크로전자 요소(601, 602) 사이에서 단자 그룹(658) 내의 단자(653)를 통해 전송될 수 있다. A shared clock signal (shared clock signal), the shared data strobe signal, or other different shared signal, can be transmitted via the terminal 653 in between the external device and the microelectronic elements (601, 602) terminal group 658 . 하나 이상의 전원, 기준 전압, 또는 그외 다른 기준 전위, 예를 들어 접지에의 공유의 전기 접속은 단자 그룹(668) 내의 단자(663)를 통해 이루어질 수 있다. At least one power source, reference voltage, or other different reference potential, such as the electrical connection of the shared earth may be made via the terminal 663 in the terminal group (668). 제1 및 제2 마이크로전자 요소와 외부 장치 사이의 공유의 어드레스 신호는 단자 그룹(678) 내의 단자(673)를 통해 전송될 수 있다. The address signals on the shared between the first and second microelectronic element and the external device may be transmitted via the terminal 673 in the terminal group (678).

도 15를 참조하면, 적층형 마이크로전자 조립체(500')는 도 13에 나타낸 적층형 마이크로전자 조립체(500)와 유사하지만, 제1 마이크로전자 요소(501)의 전기 콘택(521)을 단자 그룹(546) 내에 배치된 전기 전도성 단자(541a, 541b)에 전기적으로 접속시키는 교번 트레이스 라우팅(alternate trace routing) 구성이 제공된다는 점이 다르다. Referring to Figure 15, stacked microelectronic assembly (500 ') is similar to the stacked microelectronic assembly 500 shown in Figure 13. However, the electrical contacts 521 of the first microelectronic element 501, the terminal group 546 alternate routing traces to electrically connect the electrically conductive terminal (541a, 541b) disposed in the (alternate routing trace) differs in that the configuration is available. 도 15는 도 13 중에서, 도 13의 참조 번호 14로 나타낸 위치의 부분을 확대한 도면이다. Figure 15 is an enlarged view of a portion of the position indicated by reference numeral 14 in the FIG. 13, FIG. 도 13에서, 유전체 요소(503)의 표면(504)에 있는 단자(541)를 전기 콘택(521)에 전기적으로 접속시키는 트레이스(506, 507)가 동일하지 않은 길이를 갖는 것으로 도시되어 있다. Is 13, the terminal 541 on the surface 504 of the dielectric element 503 traces for electrically connected to the electrical contacts 521, 506 and 507 are shown as having unequal length. 도 15는 단자(541a, 541b)를, 동일한 길이를 갖는 전기 콘택(521)에 전기적으로 연결하는 교번 리드(alternate lead)를 나타낸다. 15 shows a terminal (541a, 541b) for, alternately lead (alternate lead) electrically connected to the electrical contacts 521 have the same length.

유전체 층(503')은 2개의 금속층 기판이 될 수 있는데, 트레이스가 도 1에 나타낸 제2 면(34)과 같이, 유전체 층의 표면(504)을 따라 그리고 제2 층을 따라 실질적으로 평행한 2개의 판 내에 경로설정될 수 있다. A dielectric layer (503 ') may be the two metal substrate, the trace as the second surface 34 shown in Figure 1, along the surface 504 of the dielectric layer and substantially parallel in a second layer in the two plates it can be set path. 이러한 제2 층 또는 면은 단자(541a, 541b) 아래에 위치될 수 있으며, 이에 의해 트레이스(506', 507')가 단자(541a)와 직접 접촉하지 않고 단자(541a)의 바로 아래로 연장될 수 있다. The second layer or surface may be located below the terminal (541a, 541b), thereby to extend directly below the terminal (541a) without direct contact with the terminal (541a) trace (506 ', 507') can.

트레이스(506', 507')는 상이한 리드 라우팅 구성을 통해 전기 콘택(521)에 각각 전기적으로 연결될 수 있다. Traces (506 ', 507') may be connected to the electrically to the electrical contacts (521) through different routes lead configuration. 일례로, 와이어 본드(505)에 연결된 전기 전도성 요소(531)는 전도성 요소(531)의 아래에 위치할 수 있는 전기 전도성 비아를 통해 제2 표면상의 트레이스(506', 507')에 전기적으로 접속될 수 있다. In one example, electrically connected to the wire bond 505, the electrically conductive element 531 has a second surface traces (506 ', 507 ") on the via electrically conductive vias that can be located at the bottom of the conductive element 531 is connected to the It can be. 일례로, 트레이스(506', 507')는 표면(504)과 제2 층(도시 안 됨) 사이에서 연장하는 별개의 전도성 비아를 통해 전도성 요소(531)에 전기적으로 연결될 수 있다. In one example, the trace (506 ', 507') may be electrically connected to the surface 504 and the second layer (Not shown) a conductive element (531) through a separate conductive vias extending between the. 다른 예로서, 전기 전도성 요소(531)는 제2 층[예를 들어, 제2 면(34)]에 노출될 수 있으며, 와이어 본드(505)는 전도성 요소(531)와 전기 콘택(521) 사이에서 직접 연장될 수 있다. Between As another example, the electrically conductive element 531 is a second layer [e.g., the second surface (34) can be exposed to, wire bonds 505 are conductive elements 531 and electrical contacts 521 It can be extended directly.

도 15에 나타낸 바와 같이, 트레이스(506')는 표면(504)과 제2 층 사이에서 연장하는 전도성 비아(536)를 통해, 그리고 전도성 비아(536)와 단자(541a) 사이에서 연장하는 트레이스(506")를 통해 단자(541a)에 전기적으로 연결될 수 있다. 트레이스(507')는 표면(504)과 제2 층 사이에서 연장하는 전도성 비아(537)를 통해 그리고 전도성 비아(537)와 단자(541b) 사이에서 연장하는 트레이스(507")를 통해 단자(541b)에 전기적으로 연결될 수 있다. Traces extending between, as shown in Figure 15, the trace (506 ') has a surface (504) and the second through the conductive via 536 extending between the layers, and conductive vias (536) and the terminal (541a) ( 506 ") can be electrically connected to the terminal (541a) through. trace (507 ') has a surface (504) and the conductive via (through 537) and conductive vias 537 and the terminal extending between the two layers ( through the trace (507 ") extending between 541b) can be electrically connected to the terminal (541b). 단자(541a, 541b)와 전기 콘택(521) 사이의 리드의 전체 길이는, 단자(541a, 541b) 사이에 전도성 비아(536, 537)를 형성함으로써 동일하게 할 수 있는데, 트레이스(506')와 트레이스(507')가 동일한 길이가 되도록 하고, 트레이스(506")와 트레이스(507")가 동일한 길이가 되도록 한다. Terminals (541a, 541b) and the electrical contact 521 is the entire length of the lead between, may be made the same by forming a conductive via (536, 537) between the terminals (541a, 541b), the trace (506 ') and so that the same length of the trace (507 '), and so that the same length of the trace (506 ") and traces (507").

도 16은 둘 이상의 마이크로전자 조립체(710)를 포함하는 모듈(700)을 나타내는데, 마이크로전자 조립체가 마이크로전자 조립체(710)와 신호를 주고받기 위한 전기적 인터페이스(720)를 갖는 하나의 유닛 내에 함께 배치되어 있다. 16 is arranged together in a single unit having an electrical interface 720 for sending and receiving two or more microelectronic assembly 710 to indicate the module 700, the microelectronic assembly of the microelectronic assembly 710 and the signal including It is. 전기적 인터페이스는 마이크로전자 요소의 각각에 공통인 신호 또는 기준 전위를 전송하기 위한 하나 이상의 콘택, 예를 들어 전원 및 접지를 포함할 수 있다. An electrical interface may include one or more contacts, such as power and ground for transmitting a common signal or a reference potential to each of the micro-electronic element. 마이크로전자 조립체(710)는 앞서 설명한 조립체들 중 임의의 것으로 해도 된다. Microelectronic assembly 710 may be any of the previously described assembly. 일례로, 모듈(700)은 마더보드 상에 설치될 수 있는 것과 같이, 시스템의 다른 커넥터의 대응하는 슬롯에 삽입하기 위한 크기를 갖는 하나 이상의 부분을 갖는 듀얼 인라인 메모리 모듈("DIMM": dual in-line memory module) 또는 싱글 인라인 메모리 모듈("SIMM": single in-line memory module)이 될 수 있다. In one example, the module 700 as may be provided on the mother board, a dual in-line memory module ( "DIMM" having at least one portion having a size for insertion into a corresponding slot of the different connectors of the system: dual in -line memory module) or a single in-line memory module ( "SIMM": the single in-line memory module) can be. 이러한 DIMM 또는 SIMM에서, 전기적 인터페이스(electrical interface)는 슬롯 커넥터 내의 다수의 대응하는 스프링 콘택과 결합시키기에 적합한 콘택(730)을 가질 수 있다. In this DIMM or SIMM, electrical interface (electrical interface) may have a contact (730) suitable for coupling with a plurality of corresponding spring contact of the connector in the slot. 이러한 스프링 콘택은 대응하는 모듈 콘택에 결합시키기 위해 각 슬롯의 한쪽 면 또는 여러 면상에 배치될 수 있다. The spring contact may be disposed on one side of each slot or more surface for coupling to a corresponding contact module to. 다양한 다른 모듈 및 상호접속 구성이 가능한데, 모듈이 비적층형(unstacked) 또는 적층형(예를 들어, 도 11, 도 12 참조)의 마이크로전자 조립체를 구비하거나, 병렬 또는 직렬의 전기적 인터페이스를 구비하거나, 전기 신호를 모듈과 주고받기 위한 병렬 및 직렬의 전기적 인터페이스의 조합을 구비할 수 있다. Possible that various other modules and the interconnection configuration, the module is a non-multi-layer (unstacked) or multi-layer (see, for example, 11, 12) having a microelectronic assembly, or in, a parallel or series electrical interface, or electrical It may include a combination of parallel and series electrical interface for receiving a signal to and from the module. 본 발명에 의해 모듈(700)과 시스템 인터페이스 사이의 임의의 유형의 전기 상호접속 구성이 가능하다는 것을 알 수 있을 것이다. It will be appreciated that it is possible the module 700 with the system any type of electrical interconnection configuration between the interface according to the present invention.

*앞서 설명한 마이크로전자 조립체 중의 임의의 것이나 모두는, 제1 또는 제2 마이크로전자 요소 중의 하나 이상의 요소의 뒷면을, 제조 공정을 완료한 후에, 마이크로전자 조립체의 외부 표면에 적어도 부분적으로 노출시킬 수 있다. * All would any of the microelectronic assembly described above is the back side of one or more elements of the first and second microelectronic elements, after completing the manufacturing process, can be at least partially exposed to the outer surface of the microelectronic assembly . 따라서, 도 1과 관련해서 앞서 설명한 조립체의 경우, 제1 또는 제2 마이크로전자 요소(12, 14)의 뒷면(18, 24) 중의 하나 또는 모두는 완성된 조립체에서 부분적으로 또는 전체가 노출될 수 있다. Thus, for the assembly described above it it is also related to the first, the first or the second microelectronic element for one or both of the back (18, 24) of (12, 14) is partially or fully in the finished assembly may be exposed have. 오버몰드(overmold) 또는 그외 다른 봉지 또는 패키징 구조가 마이크로전자 요소와 접촉하거나 이에 인접해서 배치될 수 있지만, 뒷면은 부분적으로 또는 전체적으로 노출될 수 있다. Although over-molded (overmold) or other packaging or other sealing structure may be disposed in contact or adjacent thereto with the microelectronic element, the back can be partially or totally exposed.

상기 설명한 실시예 중 임의의 실시예에서, 마이크로전자 조립체는 금속, 그라파이트(graphite) 또는 임의의 다른 적절한 열 전도성을 가진 재료로 만들어진 방열판(heat spreader)을 포함할 수 있다. In certain embodiments of the above-described exemplary embodiment, a microelectronic assembly may include a heat sink (heat spreader) made of a material with a metal, graphite (graphite) or any other suitable thermal conductivity. 일례로, 방열판은 제1 마이크로전자 요소에 인접해서 배치된 금속층을 포함한다. In one example, the heat sink comprises a metal layer disposed adjacent to the first microelectronic element. 금속층은 제1 마이크로전자 요소의 뒷면에 노출될 수 있다. The metal layer may be exposed to a back side of the first microelectronic element. 이와 달리, 방열판은 제1 마이크로전자 요소의 뒷면의 적어도 일부를 덮는 봉지재 또는 오버몰드를 포함한다. Alternatively, the heat sink comprises a sealing material or over-molded to cover at least a portion of the back side of the first microelectronic element.

상기 설명한 마이크로전자 조립체는 도 17에 나타낸 것과 같은 다양한 전자 시스템의 구성에 사용될 수 있다. The described microelectronic assembly may be used for the construction of a variety of electronic systems, such as that shown in Fig. 예를 들어, 본 발명의 실시예에 따른 시스템(800)은 다른 전자 부품(808, 810)과 관련하여 앞서 설명한 것과 같은 마이크로전자 조립체(806)를 포함한다. For example, the system 800 according to an embodiment of the present invention includes a microelectronic assembly 806 as described above in connection with other electronic components (808, 810). 도시한 예에서, 부품(808)은 반도체 칩이며, 부품(810)은 디스플레이 스크린이지만, 다른 부품을 사용해도 된다. In the depicted example, the part 808 is a semiconductor chip, parts 810, but the display screen may be used for other components. 물론, 도 17에는 예시를 위해 2개의 부품만 도시하고 있지만, 시스템은 이러한 부품을 임의의 수만큼 포함할 수 있다. Of course, although Fig. 17 shows only two components for example, the system may include components such as any number of. 마이크로전자 조립체(806)는 앞서 설명한 것들 중 임의의 조립체가 될 수 있다. Microelectronic assembly 806 may be any assembly of the things described above. 변형예로서, 이러한 마이크로전자 조립체를 임의의 수만큼 사용해도 된다. Alternatively, such a microelectronic assembly may be used as the random number.

마이크로전자 조립체(806)와 부품(808, 810)은 점선으로 개략적으로 도시한 공통의 하우징(801) 내에 설치되며, 서로 전기적으로 상호접속되어 원하는 회로를 형성할 수 있다. Microelectronic assembly 806 parts (808, 810) are installed in a common housing 801, schematically shown in dotted lines, may be electrically interconnected with one another to form the desired circuit. 도시한 시스템에서, 시스템은 플렉시블 PCB(인쇄회로기판)와 같은 회로 패널(802)을 포함하며, 이 회로 패널은 부품들을 서로 접속시키는 많은 도체(804)를 포함할 수 있는데, 도 17에서는 도체를 하나만 도시하고 있다. In the illustrated system, the system of can comprise a number of conductors 804. In Figure 17 the conductor that comprises the circuit panel 802 such as a flexible PCB (printed circuit board), the circuit panel are connected to the parts to each other there is only one city. 그러나, 이러한 것들은 예시에 불과하며, 전기 접속을 이루기 위한 것이면 임의의 적절한 구조를 사용할 수 있다. However, these are just an example, so long as to achieve an electrical connection may be any suitable structure.

하우징(801)은, 예를 들어 셀폰이나 PDA 등에 사용할 수 있는 유형의 휴대형 하우징으로 도시되어 있으며, 스크린(810)이 하우징의 표면에 노출되어 있다. Housing 801, for example, is shown as a portable housing of the type that can be used like a cell phone or a PDA, there is a screen 810 is exposed to the surface of the housing. 구조체(806)가 이미징 칩(imaging chip)과 같은 감광성 요소를 포함하는 경우, 렌즈(811) 또는 그외 다른 광학 장치가 광을 구조체로 제공하기 위해 설치될 수 있다. When the structure 806 includes a photosensitive element, such as the imaging chip (imaging chip), so that a different optical lens device 811 or the other can be installed to provide light to the structure. 도 17에 개략적으로 나타낸 시스템은 예시에 불과하며, 상기 설명한 구조체를 사용해서, 데스크톱 컴퓨터, 라우터 등과 같은 고정형 구조체로서 간주되는 시스템을 포함한 다른 시스템을 구성할 수 있다. Figure 17 schematically shown in the system can be only an example, the configuration other systems, including systems that are considered to use the above-described structure, a stationary structure, such as a desktop computer, a router.

본 명세서에서는 본 발명을 특정 실시예를 들어 설명하였지만, 이들 실시예는 본 발명의 원리와 응용에 대한 예시에 불과하다는 것을 이해할 수 있을 것이다. In this specification, the invention has been described for a specific embodiment, these embodiments it will be understood that it is merely illustrative of the principles and applications of the invention. 따라서, 청구범위에서 청구하는 본 발명의 정신과 범위를 벗어남이 없이, 예시한 실시예에 대해 많은 변형이 가능하다는 것을 이해하여야 한다. Therefore, it should be understood that without departing from the spirit and scope of the present invention and claimed in the claims, many variations are possible to the exemplary embodiments.

본 명세서에서 개시한 많은 종속 청구항 및 특징은 독립 청구항에 제시된 것보다 다양한 방식으로 조합될 수 있다. Number of the dependent claims and the features disclosed in this specification may be combined in different ways than those set out in the independent claims. 개별 실시예들과 관련해서 기재한 특징들은 개시된 실시예들의 다른 특징들과 공유될 수 있다는 것을 이해하여야 한다. Features described in connection with the individual embodiments to be understood that there may be shared with other features of the disclosed embodiments.

Claims (6)

  1. 서로 반대 방향으로 향하는 제1 면 및 제2 면과, 상기 제1 면 및 제2 면 사이에서 연장된 개구를 갖는 유전체 요소; A first side and a second side with one another facing in opposite directions, said first side and a dielectric element having an opening extending between the second surface;
    뒷면, 상기 유전체 요소와 마주 향하는 앞면, 제1 에지, 상기 제1 에지로부터 떨어져 있는 상기 앞면에 노출된 다수의 콘택, 및 상기 제1 면을 따라 상기 콘택으로부터 상기 제1 에지에 인접한 제1 면에 노출된 재분배 패드(redistribution pad)까지 연장된 재분배 도체(redistribution conductor)를 구비하는 제1 마이크로전자 요소; Front side facing opposite to the back of the dielectric element, a first edge, a plurality of contacts exposed on the front side remote from the first edge, and a first side adjacent to the first edge from the contact along the first side extending to the exposed redistribution pads (pad redistribution) redistribution conductor having a first microelectronic element (redistribution conductor); And
    뒷면, 앞면, 및 상기 앞면에 노출되고 상기 제1 마이크로전자 요소의 제1 에지를 넘어 돌출된 다수의 콘택을 구비하는 제2 마이크로전자 요소 Back side, front side, and a second microelectronic element that is exposed to the front side provided with a plurality of contacts protruding beyond the first edge of the first microelectronic element
    를 포함하며, It includes,
    상기 제1 마이크로전자 요소의 재분배 패드와 상기 제2 마이크로전자 요소의 콘택은 상기 유전체 요소 내의 개구와 정렬된 것을 특징으로 하는 마이크로전자 조립체. Contact with the redistribution pads of the first microelectronic element and the second microelectronic element is a microelectronic assembly, characterized in that aligned with the aperture in the dielectric element.
  2. 제1항에 있어서, According to claim 1,
    상기 유전체 요소는 상기 유전체 요소의 제2 면에 노출된 단자를 포함한 전기 전도성 요소를 포함하며, And wherein the dielectric element comprises an electrically conductive element including a terminal exposed at a second surface of the dielectric element,
    상기 제1 마이크로전자 요소의 상기 재분배 패드로부터 상기 개구를 통해 상기 유전체 요소 상의 전기 전도성 요소 중의 몇몇까지 연장된 제1 리드와, 상기 제2 마이크로전자 요소의 콘택으로부터 상기 개구를 통해 상기 유전체 요소 상의 전기 전도성 요소 중의 몇몇까지 연장된 제2 리드를 더 포함하는 마이크로전자 조립체. And the first lead extends to a few of the electrically conductive element on the dielectric element through the opening from the redistribution pad of the first microelectronic element, wherein said electrical on the dielectric element through the opening from the contacts of the second microelectronic element microelectronic assembly further comprising a second lead extending from some of the conductive elements.
  3. 제1항에 따른 구조체와 상기 구조체에 전기적으로 접속된 하나 이상의 전자 부품을 포함하는 것을 특징으로 하는 시스템. The system characterized in that it comprises at least one electronic component electrically connected to the structure and the structure according to one of the preceding claims.
  4. 제3항에 있어서, 4. The method of claim 3,
    상기 구조체와 상기 하나 이상의 전자 부품이 설치되는 하우징(housing)을 더 포함하는 시스템. The system further comprises a housing (housing) that the structure and the one or more electronic components are installed.
  5. 제1항에 따른 다수의 마이크로전자 조립체를 포함하는 모듈(module)로서, A module (module) including a plurality of microelectronic assembly according to claim 1,
    상기 마이크로전자 조립체와 신호를 주고받기 위한 공통의 전기적 인터페이스를 포함하는 것을 특징으로 하는 모듈. The module characterized in that it comprises a common electrical interface for sending and receiving the microelectronic assembly and the signal.
  6. 제1항에 따른 하나 이상의 마이크로전자 조립체를 포함하는 구조체로서, A structure comprising at least one microelectronic assembly according to claim 1,
    상기 구조체는 상기 하나 이상의 마이크로전자 조립체와 세로 방향으로 적층되고 상기 마이크로전자 조립체와 전기적으로 상호접속된 하나 이상의 제3 마이크로전자 요소를 포함하며, 상기 제3 마이크로전자 요소는 상기 하나 이상의 마이크로전자 조립체의 기능과는 상이한 기능을 갖는 것을 특징으로 하는 구조체. The structure is laminated and the at least one microelectronic assembly longitudinally of the microelectronic assembly and electrically interconnected with one or more third microelectronic element connected, and said third microelectronic element is at least one microelectronic assembly function and the structure characterized in that it has a different function.
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