KR101811738B1 - Enhanced stacked microelectric assemblies with central contacts - Google Patents

Enhanced stacked microelectric assemblies with central contacts Download PDF

Info

Publication number
KR101811738B1
KR101811738B1 KR1020110024339A KR20110024339A KR101811738B1 KR 101811738 B1 KR101811738 B1 KR 101811738B1 KR 1020110024339 A KR1020110024339 A KR 1020110024339A KR 20110024339 A KR20110024339 A KR 20110024339A KR 101811738 B1 KR101811738 B1 KR 101811738B1
Authority
KR
South Korea
Prior art keywords
microelectronic
contact
contacts
microelectronic element
bond
Prior art date
Application number
KR1020110024339A
Other languages
Korean (ko)
Other versions
KR20120068661A (en
Inventor
벨가셈 하바
와엘 조니
리차드 드윗 크리스프
Original Assignee
테세라, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 테세라, 인코포레이티드 filed Critical 테세라, 인코포레이티드
Priority to KR1020110024339A priority Critical patent/KR101811738B1/en
Publication of KR20120068661A publication Critical patent/KR20120068661A/en
Application granted granted Critical
Publication of KR101811738B1 publication Critical patent/KR101811738B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

마이크로전자 조립체는 반대 방향으로 향하는 제1 면 및 제2 면과 상기 제1 면 및 제2 면 사이에서 연장된 개구를 갖는 유전체 요소; 뒷면, 상기 유전체 요소와 마주 향하는 앞면, 제1 에지, 상기 제1 에지로부터 떨어져 있는 상기 앞면에 노출된 다수의 콘택, 및 상기 제1 면을 따라 상기 콘택으로부터 상기 제1 에지에 인접한 제1 면에 노출된 재분배 패드(redistribution pad)까지 연장된 재분배 도체(redistribution conductor)를 구비하는 제1 마이크로전자 요소; 및 뒷면, 앞면, 및 상기 앞면에 노출되고 상기 제1 마이크로전자 요소의 제1 에지를 넘어 돌출된 다수의 콘택을 구비하는 제2 마이크로전자 요소를 포함하며, 상기 제1 마이크로전자 요소의 재분배 패드와 상기 제2 마이크로전자 요소의 콘택은 상기 유전체 요소 내의 개구와 정렬된 것을 특징으로 한다. The microelectronic assembly includes a dielectric element having opposing first and second surfaces and an opening extending between the first and second surfaces; A plurality of contacts exposed on the front side away from the first edge and a plurality of contacts on the first side adjacent the first edge from the contacts along the first side, A first microelectronic element having a redistribution conductor extending to an exposed redistribution pad; And a second microelectronic element having a back side, a front side, and a plurality of contacts exposed on the front side and protruding beyond a first edge of the first microelectronic element, the redistribution pads of the first microelectronic element The contacts of the second microelectronic element being aligned with the openings in the dielectric element.

Description

중앙 콘택을 구비한 적층형 마이크로전자 조립체{ENHANCED STACKED MICROELECTRIC ASSEMBLIES WITH CENTRAL CONTACTS}[0001] ENHANCED STACKED MICROELECTRIC ASSEMBLIES WITH CENTRAL CONTACTS [0002]

본 발명은 적층형의 마이크로전자 조립체 및 이를 제조하는 방법과, 이러한 조립체에 사용할 수 있는 소자에 관한 것이다. The present invention relates to a stacked microelectronic assembly, a method of manufacturing the same, and a device usable in such an assembly.

반도체 칩은 개별의 패키지화된 유닛으로서 제공되는 것이 일반적이다. 표준 칩은 칩의 내부 회로에 접속된 콘택(contact)을 갖는 대형의 앞면을 포함하는 평평한 사각형의 본체를 구비한다. 개별의 칩은 전형적으로 패키지 내에 실장되며, 패키지는 인쇄회로기판과 같은 회로 패널 상에 설치되고, 칩의 콘택을 회로 패널의 도체와 접속시킨다. 많은 종래의 구성에서, 칩 패키지가 회로 패널에서 차지하는 영역은 칩 자체의 면적에 비해 훨씬 더 크다. 앞면(front face)을 갖는 플랫 칩과 관련해서 본 설명에서 사용되는, "칩의 영역"은 앞면의 영역을 의미하는 것으로 이해하여야 한다. "플립 칩"(flip chip) 설계에서, 칩의 앞면은 패키지 기판의 면과 맞닿는다. 즉, 칩 캐리어와 칩 상의 콘택이 솔더 볼이나 다른 접속 요소에 의해 칩 캐리어의 콘택에 직접 접합된다. 이후, 칩 캐리어는 칩의 앞면 위에 배치되는 단자를 통해 회로 패널에 접합될 수 있다. "플립 칩" 설계는 비교적 소규모의 배치를 제공하며, 각각의 칩은 회로 패널에서 칩의 앞면의 영역과 같거나 이보다 약간 큰 영역을 차지한다. 이에 대해서는, 동일 양수인의 미국특허 제5,148,265호, 제5,148,266호 및 제5,679,977호의 실시예에 개시되어 있으며, 이들 특허문헌의 내용을 본 명세서에 참조에 의해 원용한다. Semiconductor chips are typically provided as individual packaged units. The standard chip has a flat rectangular body including a large front surface with contacts connected to the internal circuitry of the chip. The individual chips are typically mounted in a package, which is mounted on a circuit panel, such as a printed circuit board, and connects the contacts of the chip to the conductors of the circuit panel. In many conventional arrangements, the area occupied by the chip package in the circuit panel is much larger than the area of the chip itself. It should be understood that the term "area of the chip " used in this description with respect to a flat chip having a front face means the area of the front side. In a "flip chip" design, the front side of the chip abuts the side of the package substrate. That is, the chip carrier and the contacts on the chip are directly bonded to the contacts of the chip carrier by solder balls or other connecting elements. The chip carrier may then be bonded to the circuit panel through a terminal disposed on the front side of the chip. The "flip chip" design provides a relatively small layout, with each chip occupying an area equal to or slightly larger than the area of the front surface of the chip in the circuit panel. This is disclosed in the examples of U.S. Pat. Nos. 5,148,265, 5,148,266 and 5,679,977, assigned to the same assignee, the contents of these patents being hereby incorporated by reference.

어떤 획기적인 실장 기술은 종래의 플립 칩 본딩(flip-chip bonding)과 동일한 소형화 방식을 제공한다. 칩 자체의 영역과 동일하거나 이보다 약간 큰 회로 패널의 영역에 단일의 칩을 수용할 수 있는 패키지를 일반적으로 "칩 사이즈 패키지"(chip-sized package)라고 한다. Some breakthrough mounting techniques provide the same miniaturization approach as conventional flip-chip bonding. A package that can accommodate a single chip in an area of the circuit panel that is equal to or slightly larger than the area of the chip itself is generally referred to as a "chip-sized package ".

마이크로전자 조립체가 차지하는 회로 패널의 평평한 영역을 최소로 하는 것 외에, 회로 패널의 평면에 대하여 직각을 이루는 전체 높이 또는 치수를 감소시킨 칩 패키지를 제공하는 것이 바람직하다. 이러한 박형의 마이크로전자 패키지에 의하면, 패키지를 이웃하는 구조체와 매우 밀접하게 실장할 수 있도록 회로 패널을 배치할 수 있기 때문에, 회로 패널을 포함하는 제품의 전체 크기를 작게 할 수 있다. 단일의 패키지 또는 모듈 내에 다수의 칩을 제공하기 위한 여러 가지 제안이 이루어져 왔다. 종래의 "멀티 칩 모듈"(multi-chip module)의 경우, 칩은 단일의 패키지 기판상에 나란하게 실장한 후 회로 패널에 설치될 수 있다. 이러한 방법에 의하면, 칩이 차지하는 회로 패널의 전체 영역이 제한적으로만 축소될 뿐이다. 전체 영역은 모듈 내의 개별의 칩의 전체 표면 영역보다 더 크다. In addition to minimizing the flat area of the circuit panel occupied by the microelectronic assembly, it is desirable to provide a chip package with reduced overall height or dimension perpendicular to the plane of the circuit panel. According to such a thin microelectronic package, since the circuit panel can be disposed so as to be mounted very closely to the neighboring structure, the overall size of the product including the circuit panel can be reduced. Various proposals have been made to provide multiple chips in a single package or module. In the case of a conventional "multi-chip module ", the chip may be mounted on the circuit panel after being mounted side by side on a single package substrate. According to this method, the entire area of the circuit panel occupied by the chip is reduced only to a limited extent. The entire area is larger than the entire surface area of the individual chips in the module.

다수의 칩을 "스택"(stack) 구성으로 패키지화하는 방법, 즉 하나의 칩 위에 다른 칩을 적층해서 다수의 칩을 배치하는 방식이 제안되었다. 이러한 적층형의 배치에서는, 여러 개의 칩을 회로 패널의 칩의 전체 영역보다 작은 영역에 실장할 수 있다. 앞서 언급한 미국특허 제5,679,977호, 제5,148,265호, 및 미국특허 제5,347,159호의 관련 실시예의 내용을 본 출원에 참조에 의해 원용한다. 미국특허 제4,941,033호에는, 하나의 칩 위에 다른 칩을 적층하고 칩과 관련된 소위 "배선 막"(wiring films) 위의 도체에 의해 서로 상호접속시킨 구성을 개시하고 있으며, 이러한 내용을 본 명세서에 참조에 의해 원용한다. There has been proposed a method of packaging a plurality of chips into a "stack " configuration, i.e., a method of arranging a plurality of chips by stacking other chips on one chip. In this stacked-type arrangement, a plurality of chips can be mounted in an area smaller than the entire area of the chip of the circuit panel. The contents of the aforementioned embodiments of U.S. Patent Nos. 5,679,977, 5,148,265, and 5,347,159 are incorporated herein by reference. U.S. Patent No. 4,941,033 discloses a configuration in which different chips are stacked on one chip and interconnected by conductors on so-called "wiring films " associated with the chip, .

본 기술분야에서의 이러한 노력에도, 칩의 실질적으로 중앙 영역에 배치되는 콘택을 구비하는 칩에 대한 멀티 칩 패키지에 대한 개선이 요구되고 있다. 메모리 칩과 같은 반도체 칩의 경우, 실질적으로 칩의 중심 축을 따라 콘택을 하나 또는 두 개의 열로 배치해서 만드는 것이 일반적이다. In this effort in the art, there is also a need for an improved multichip package for a chip having a contact disposed in a substantially central region of the chip. In the case of a semiconductor chip such as a memory chip, it is common to make the contact substantially in one or two rows along the central axis of the chip.

본 발명의 하나의 관점에 의하면, 마이크로전자 조립체는 유전체 요소, 제1 마이크로전자 요소, 및 제2 마이크로전자 요소를 포함할 수 있다. 유전체 요소는 반대 방향으로 향하는 제1 면 및 제2 면과 제1 면 및 제2 면 사이에서 연장된 개구를 포함할 수 있다. 제1 마이크로전자 요소는 뒤면, 유전체 요소와 마주 향하는 앞면, 제1 에지, 제1 에지로부터 떨어져 있는 앞면에 노출된 다수의 콘택, 및 제1 면을 따라 콘택으로부터 제1 에지에 인접한 제1 면에 노출된 재분배 패드(redistribution pad)까지 연장된 재분배 도체(redistribution conductor)를 구비할 수 있다. 제2 마이크로전자 요소는 뒷면, 앞면, 및 앞면에 노출되고 제1 마이크로전자 요소의 제1 에지를 넘어 돌출된 다수의 콘택을 구비할 수 있다. 제1 마이크로전자 요소의 재분배 패드와 제2 마이크로전자 요소의 콘택은 유전체 요소 내의 개구와 정렬될 수 있다. According to one aspect of the invention, a microelectronic assembly may comprise a dielectric element, a first microelectronic element, and a second microelectronic element. The dielectric element may include a first face and a second face facing in opposite directions and an opening extending between the first face and the second face. The first microelectronic element has a back surface, a front surface facing the dielectric element, a first edge, a plurality of contacts exposed at a front surface away from the first edge, and a plurality of contacts extending from the contacts along the first surface, And a redistribution conductor extending to an exposed redistribution pad. The second microelectronic element may have a plurality of contacts exposed on the back side, front side, and front side and protruding beyond the first edge of the first microelectronic element. The contacts of the redistribution pads of the first microelectronic element and the second microelectronic element may be aligned with the openings in the dielectric element.

일례로, 유전체 요소는 유전체 요소의 제2 면에 노출된 단자를 포함한 전기 전도성 요소를 포함할 수 있다. 마이크로전자 조립체는 제1 마이크로전자 요소의 재분배 패드로부터 개구를 통해 유전체 요소 상의 전기 전도성 요소 중의 몇몇까지 연장된 제1 리드와, 제2 마이크로전자 요소의 콘택으로부터 개구를 통해 유전체 요소 상의 전기 전도성 요소 중의 몇몇까지 연장된 제2 리드를 더 포함할 수 있다. In one example, the dielectric element may comprise an electrically conductive element including a terminal exposed on a second side of the dielectric element. The microelectronic assembly includes a first lead extending from the redistribution pad of the first microelectronic element through the opening to a portion of the electrically conductive elements on the dielectric element and a second lead extending from the contact of the second microelectronic element through the opening to a portion of the electrically conductive element on the dielectric element And may further include an extended second lead up to several.

본 발명의 다른 관점에 의하면, 본 발명의 앞서 설명한 관점에 의한 마이크로전자 구조체, 본 발명의 앞서 설명한 관점에 의한 복합의 칩, 다른 전자 장치를 포함하는 시스템을 제공할 수 있다. 예를 들어, 시스템은 단일의 하우징 내에 배치될 수 있으며, 이러한 하우징은 휴대형의 하우징이 될 수 있다. 본 발명의 관점에 의한 바람직한 실시예에 따른 시스템은 종래의 시스템보다 더 소형으로 할 수 있다. According to another aspect of the present invention, it is possible to provide a system including a microelectronic structure according to the above-described aspects of the present invention, a composite chip according to the above-described aspects of the present invention, and other electronic devices. For example, the system may be disposed within a single housing, which may be a portable housing. The system according to the preferred embodiment according to the present invention can be made smaller than the conventional system.

본 발명의 다른 관점에 의하면, 본 발명의 앞서 설명한 관점에 따른 다수의 마이크로전자 조립체를 포함할 수 있는 모듈을 제공할 수 있다. 모듈은 마이크로전자 조립체와 신호를 주고받기 위한 공통의 전기적 인터페이스를 각각 가질 수 있다. In accordance with another aspect of the present invention, there is provided a module that may include a plurality of microelectronic assemblies according to the foregoing aspects of the present invention. The modules may each have a common electrical interface for sending and receiving signals to and from the microelectronic assembly.

본 발명의 또 다른 관점은, 본 발명의 앞서 설명한 관점에 따라 하나 이상의 마이크로전자 조립체를 포함하는 구조체를 제공한다. 이러한 구조체는 하나 이상의 마이크로전자 조립체와 세로 방향으로 적층되고 마이크로전자 조립체와 전기적으로 상호접속된 하나 이상의 제3 마이크로전자 요소를 포함한다. 제3 마이크로전자 요소는 하나 이상의 마이크로전자 조립체의 기능과는 상이한 기능을 가질 수 있다. Yet another aspect of the present invention provides a structure comprising one or more microelectronic assemblies in accordance with the foregoing aspects of the present invention. Such a structure includes one or more third microelectronic components stacked vertically with one or more microelectronic assemblies and electrically interconnected with the microelectronic assemblies. The third microelectronic element may have a function different from that of one or more microelectronic assemblies.

도 1은 본 발명의 실시예에 따른 적층형 마이크로전자 조립체를 개략적으로 나타낸 입단면도이다.
도 2는 도 1의 적층형 마이크로전자 조립체의 바닥을 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 마이크로전자 조립체의 변형 예에서의 접합 요소 사이의 접속을 나타내는 부분 단면도이다.
도 4는 본 발명의 실시예에 따른 마이크로전자 조립체의 변형 예에서의 접합 요소 사이의 접속을 나타내는 부분 단면도이다.
도 5는 본 발명의 실시예에 따른 마이크로전자 조립체의 변형 예에서의 접합 요소 사이의 접속을 나타내는 부분 단면도이다.
도 6은 본드 리본을 포함하는 루프형 접속 구성을 나타내는 마이크로전자 조립체의 부분 사시도이다.
도 7은 본 발명의 다른 실시예에 따른 적층형 마이크로전자 조립체를 나타내는 부분 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 적층형 마이크로전자 조립체의 입단면도이다.
도 9는 본 발명의 다른 실시예에 의한 적층형 마이크로전자 조립체의 입단면도이다.
도 10은 본 발명의 다른 실시예에 의한 적층형 마이크로전자 조립체의 입단면도이다.
도 11은 본 발명의 다른 실시예에 의한 적층형 마이크로전자 조립체의 단면도이다.
도 12는 본 발명의 다른 실시예에 의한 적층형 마이크로전자 조립체의 단면도이다.
도 13은 본 발명의 또 다른 실시예에 의한 적층형 마이크로전자 조립체의 바닥을 나타내는 도면이다.
도 14는 본 발명의 또 다른 실시예에 의한 적층형 마이크로전자 조립체의 바닥을 나타내는 도면이다.
도 15는 교번 트레이스 경로 구성을 가진 도 13의 일부를 확대해서 나타낸다.
도 16은 본 발명의 일실시예에 의한 모듈을 개략적으로 나타낸다.
도 17은 본 발명의 일실시예에 의한 시스템을 개략적으로 나타낸다. BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a mouth cross-sectional view schematically illustrating a stacked microelectronic assembly according to an embodiment of the present invention.
Figure 2 is a view of the bottom of the stacked microelectronic assembly of Figure 1;
3 is a partial cross-sectional view illustrating the connection between junction elements in a variation of the microelectronic assembly according to an embodiment of the present invention.
Figure 4 is a partial cross-sectional view illustrating the connection between junction elements in a variant of a microelectronic assembly according to an embodiment of the present invention.
Figure 5 is a partial cross-sectional view illustrating the connection between junction elements in a variant of a microelectronic assembly according to an embodiment of the present invention.
6 is a partial perspective view of a microelectronic assembly illustrating a looped connection configuration including a bond ribbon.
7 is a partial cross-sectional view illustrating a stacked microelectronic assembly according to another embodiment of the present invention.
8 is a cross-sectional view of a stacked microelectronic assembly according to another embodiment of the present invention.
9 is a cross-sectional view of a stacked microelectronic assembly according to another embodiment of the present invention.
10 is a cross-sectional view of a stacked microelectronic assembly according to another embodiment of the present invention.
11 is a cross-sectional view of a stacked microelectronic assembly according to another embodiment of the present invention.
12 is a cross-sectional view of a stacked microelectronic assembly according to another embodiment of the present invention.
13 is a bottom view of a stacked microelectronic assembly according to another embodiment of the present invention.
14 is a bottom view of a stacked microelectronic assembly according to another embodiment of the present invention.
Figure 15 shows an enlarged view of a portion of Figure 13 with an alternate trace path configuration.
16 schematically shows a module according to an embodiment of the present invention.
17 schematically shows a system according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시예에 따른 적층형 마이크로전자 조립체(10)는, 제1 마이크로전자 요소(12)와 제2 마이크로전자 요소(14)를 포함한다. 일례로, 제1 마이크로전자 요소(12)와 제2 마이크로전자 요소(14)는 반도체 칩이나 웨이퍼 등이 될 수 있다. 예를 들어, 제1 마이크로전자 요소(12)와 제2 마이크로전자 요소(14) 중의 하나 또는 모두는 기억 소자를 포함할 수 있다. 본 명세서에서 사용되는 "기억 소자"(memory storage element)는 전기적 인터페이스를 통해 데이터를 전달하는 것과 같이 데이터를 기억 및 인출하는 데에 사용될 수 있는 회로와 함께, 어레이 형태로 배치된 다수의 메모리 셀을 의미한다. 1, a stacked microelectronic assembly 10 according to an embodiment of the present invention includes a first microelectronic element 12 and a second microelectronic element 14. In one example, the first microelectronic element 12 and the second microelectronic element 14 may be semiconductor chips, wafers, and the like. For example, one or both of the first microelectronic element 12 and the second microelectronic element 14 may comprise a storage element. As used herein, a "memory storage element " includes a plurality of memory cells arranged in an array, together with circuitry that can be used to store and retrieve data, such as transferring data through an electrical interface it means.

제1 마이크로전자 요소(12)는 앞면(16), 앞면과 떨어져 있는 뒷면(18), 및 앞면과 뒷면 사이로 연장된 제1 및 제2 에지(27, 29)를 포함한다. 제1 마이크로전자 요소(12)의 앞면(16)은 제1 및 제2 단부 영역(15, 17)과, 제1 및 제2 단부 영역(15, 17) 사이에 위치한 중앙 영역(13)을 포함한다. 제1 단부 영역(15)은 중앙 영역(13)과 제1 에지(27) 사이에 있고, 제2 단부 영역(17)은 중앙 영역(13)과 제2 에지(29) 사이에 있다. 제1 마이크로전자 요소(12)의 앞면(16)에는 전기 콘택(electrical contact)(20)이 노출되어 있다. 본 명세서에서, 전기 전도성 요소가 구조체의 표면에 "노출"되어 있다는 표현은, 전기 전도성 요소가 구조체의 외부로부터 표면을 향해 표면에 직각인 방향으로 이동하는 이론적인 점과 접촉할 수 있게 되어 있다는 것을 의미한다. 따라서, 구조체의 표면에 노출된 단자 등의 전도성 요소는 이러한 표면으로부터 돌출되거나, 표면과 동일한 높이를 갖거나, 표면 아래로 함몰되어 있을 수 있으며, 유전체 내의 홀이나 구멍을 통해 노출되어 있을 수 있다. 제1 마이크로전자 요소(12)의 콘택(20)은 앞면(16)의 중앙 영역(13)에 노출되어 있다. 예를 들어, 콘택(20)은 제1 면(16)의 중앙 부근에 하나 또는 두 개의 나란한 열로 배치될 수 있다. The first microelectronic component 12 includes a front surface 16, a rear surface 18 remote from the front surface, and first and second edges 27, 29 extending between the front surface and the back surface. The front face 16 of the first microelectronic element 12 includes first and second end regions 15,17 and a central region 13 located between the first and second end regions 15,17. do. The first end region 15 is between the central region 13 and the first edge 27 and the second end region 17 is between the central region 13 and the second edge 29. An electrical contact 20 is exposed on the front face 16 of the first microelectronic element 12. In this specification, the expression that an electrically conductive element is "exposed" to the surface of a structure means that the electrically conductive element is capable of coming into contact with the theoretical point of movement from outside the structure toward the surface in a direction perpendicular to the surface it means. Thus, a conductive element such as a terminal exposed on the surface of the structure may protrude from such a surface, have the same height as the surface, be recessed beneath the surface, or be exposed through holes or holes in the dielectric. The contacts 20 of the first microelectronic element 12 are exposed in the central region 13 of the front side 16. For example, the contacts 20 may be arranged in one or two parallel rows near the center of the first side 16.

제2 마이크로전자 요소(14)는 앞면(22), 앞면으로부터 떨어져 있는 뒷면(24), 및 앞면과 뒷면 사이로 연장된 제1 및 제2 에지(35, 37)를 포함한다. 제2 마이크로전자 요소(14)의 앞면(22)은 제1 및 제2 단부 영역(21, 23)과 제1 및 제2 단부 영역(21, 23) 사이에 위치한 중앙 영역(19)을 포함한다. 제1 단부 영역(21)은 중앙 영역(19)과 제1 에지(35) 사이에 있고, 제2 단부 영역(23)은 중앙 영역(19)과 제2 에지(37) 사이에 있다. 제2 마이크로전자 요소(14)의 앞면(22)에 전기적 콘택(26)이 노출되어 있다. 제2 마이크로전자 요소(14)의 콘택(26)은 앞면(22)의 중앙 영역(19)에 노출되어 있다. 예를 들어, 콘택(26)은 제1 면(22)의 중앙 부근에 하나 또는 두 개의 나란한 열로 배치될 수 있다. The second microelectronic component 14 includes a front side 22, a rear side 24 away from the front side, and first and second edges 35, 37 extending between the front side and the back side. The front side 22 of the second microelectronic element 14 includes a central region 19 located between the first and second end regions 21 and 23 and the first and second end regions 21 and 23 . The first end region 21 is between the central region 19 and the first edge 35 and the second end region 23 is between the central region 19 and the second edge 37. The electrical contact 26 is exposed on the front side 22 of the second microelectronic element 14. The contacts 26 of the second microelectronic element 14 are exposed in the central region 19 of the front surface 22. For example, the contacts 26 may be arranged in one or two parallel rows near the center of the first side 22.

도 1에 나타낸 바와 같이, 제1 및 제2 마이크로전자 요소(12, 14)는 서로 적층되어 있다. 일례로, 제2 마이크로전자 요소(14)의 앞면(22)과 제1 마이크로전자 요소(12)의 뒷면(18)은 서로 마주 향해 있다. 제2 마이크로전자 요소(14)의 제2 단부 영역(23)의 적어도 일부는 제1 마이크로전자 요소(12)의 제2 단부 영역(17)의 적어도 일부 위에 위치한다. 제2 마이크로전자 요소(14)의 중앙 영역(19)의 적어도 일부는 제1 마이크로전자 요소(12)의 제2 에지(29)를 넘어 연장되어 있다. 따라서, 제2 마이크로전자 요소(14)의 콘택(26)은 제1 마이크로전자 요소(12)의 제2 에지(29)를 넘어선 위치에 배치된다. As shown in Figure 1, the first and second microelectronic elements 12, 14 are stacked together. In one example, the front side 22 of the second microelectronic element 14 and the back side 18 of the first microelectronic element 12 face each other. At least a portion of the second end region 23 of the second microelectronic element 14 is located over at least a portion of the second end region 17 of the first microelectronic element 12. At least a portion of the central region 19 of the second microelectronic element 14 extends beyond the second edge 29 of the first microelectronic element 12. Thus, the contact 26 of the second microelectronic element 14 is disposed at a position beyond the second edge 29 of the first microelectronic element 12.

마이크로전자 조립체(10)는 또한 서로 반대 방향을 향하는 제1 면(32)과 제2 면(34)을 갖는 유전체 요소(30)를 포함한다. 도 1에는 유전체 요소(30)를 하나만 도시하고 있지만, 마이크로전자 조립체(10)는 둘 이상의 유전체 요소를 포함할 수 있다. 유전체 요소(30)의 제1 면(32)에 하나 또는 그 이상의 전기 전도성 요소 또는 단자(36)가 노출되어 있다. 이러한 전기 전도성 단자(36) 중의 적어도 일부는 제1 및/또는 제2 마이크로전자 요소(12, 14)에 대하여 이동이 가능하도록 할 수 있다. The microelectronic assembly 10 also includes a dielectric element 30 having a first side 32 and a second side 34 facing away from each other. Although only one dielectric element 30 is shown in FIG. 1, the microelectronic assembly 10 may include two or more dielectric elements. One or more electrically conductive elements or terminals 36 are exposed on the first side 32 of the dielectric element 30. [ At least some of these electrically conductive terminals 36 may be movable relative to the first and / or second microelectronic elements 12,14.

유전체 요소(30)는 하나 이상의 개구(aperture)를 더 포함할 수 있다. 도 1에 나타낸 실시예에서, 유전체 요소(30)는 제1 마이크로전자 요소(12)의 실질적으로 중앙 영역(13)과 정렬된 제1 개구(33)와, 제2 마이크로전자 요소(14)의 실질적으로 중앙 영역(19)과 정렬된 제2 개구(39)를 포함함으로써, 콘택(20, 26)에 액세스할 수 있다. The dielectric element 30 may further include one or more apertures. 1, the dielectric element 30 has a first opening 33 aligned with a substantially central region 13 of the first microelectronic element 12 and a second opening 33 aligned with the substantially central region 13 of the second microelectronic element 12. In the embodiment shown in Figure 1, By including the second opening 39 substantially aligned with the central region 19, the contacts 20, 26 can be accessed.

도 1에 나타낸 바와 같이, 유전체 요소(30)는 제1 마이크로전자 요소(12)의 제1 에지(27)와 제2 마이크로전자 요소(14)의 제1 에지(35)를 넘어 연장될 수 있다. 유전체 요소(30)의 제2 면(34)은 제1 마이크로전자 요소(12)의 앞면(16)과 평행하게 배치(juxtapose)될 수 있다. 유전체 요소(30)는 부분적으로 또는 그 전체를 임의의 적당한 유전체 물질로 구성할 수 있다. 예를 들어, 유전체 요소(30)는 폴리이미드, BT 레진, 또는 테이프 자동 접합("TAB": tape automated bonding) 테이프를 만드는 데에 일반적으로 사용되는 다른 유전성 물질과 같은 플렉서블한 재료로 된 층을 포함할 수 있다. 이와 달리, 유전체 요소(30)는 Fr-4 또는 Fr-5 보드와 같이, 섬유 강화 에폭시로 된 두꺼운 층과 같은 재료로 이루어진 비교적 딱딱한 보드를 포함할 수 있다. 사용되는 재료에 관계없이, 유전체 요소(30)는 유전체 재료로 된 단일의 층 또는 다층으로 이루어질 수 있다. 1, the dielectric element 30 may extend beyond the first edge 27 of the first microelectronic element 12 and the first edge 35 of the second microelectronic element 14 . The second side 34 of the dielectric element 30 may be juxtaposed parallel to the front side 16 of the first microelectronic element 12. The dielectric element 30 may be partially or wholly constructed of any suitable dielectric material. For example, the dielectric element 30 may comprise a layer of a flexible material, such as polyimide, BT resin, or other dielectric material commonly used in making tape automated bonding ("TAB") . Alternatively, the dielectric element 30 may comprise a relatively stiff board made of a material such as a thick layer of fiber-reinforced epoxy, such as a Fr-4 or Fr-5 board. Regardless of the material used, the dielectric element 30 may be a single layer or multiple layers of dielectric material.

유전체 요소(30)는 또한 제1 면(32)과 전기 전도성 트레이스(42) 상에 노출된 전기 전도성 요소(40)를 더 포함할 수 있다. 전기 전도성 트레이스(42)는 전기 전도성 요소(40)를 단자(36)에 전기적으로 연결시킨다. The dielectric element 30 may further include a first side 32 and an electrically conductive element 40 exposed on the electrically conductive trace 42. The electrically conductive trace 42 electrically connects the electrically conductive element 40 to the terminal 36.

제2 마이크로전자 요소(14)의 제1 단부 영역(21)과 유전체 요소(30)의 일부분 사이에 접착층(adhesive layer)과 같은 간격 층(spacing layer)(31)이 배치될 수 있다. 간격 층(31)은 접착제를 포함할 수 있으며, 접착제는 제2 마이크로전자 요소(14)를 유전체 재료(30)에 부착시키기 위한 것이 될 수 있다. 제2 마이크로전자 요소(14)의 제2 단부 영역(23)과 제1 마이크로전자 요소(12)의 제2 단부 영역(17) 사이에 다른 간격 층(60)을 배치할 수 있다. 이러한 간격 층(60)은 제1 마이크로전자 요소(12)와 제2 마이크로전자 요소(14)를 서로 접합하기 위한 접착제를 포함할 수 있다. 이 경우, 간격 층(60)은 그 일부 또는 전체가 다이 부착용 접착제(die-attach adhesive)로 이루어지거나, 실리콘 엘라스토머(silicone elastomer)와 같은 탄성계수가 낮은 재료로 이루어질 수 있다. 그러나 간격 층(60)은 2개의 마이크로전자 요소(12, 14)가 동일한 재료의 통상적인 반도체 칩인 경우에, 그 일부 또는 전체가 탄성계수가 높은 접착제 또는 땜납으로 이루어진 얇은 층으로 제조될 수 있는데, 마이크로전자 요소가 온도의 변화에 따라 함께 팽창 및 수축하는 경향이 있기 때문이다. 사용되는 재료에 관계없이, 간격 층(31, 60)은 단일의 층 또는 다층으로 구성할 수 있다. A spacing layer 31 such as an adhesive layer may be disposed between the first end region 21 of the second microelectronic element 14 and a portion of the dielectric element 30. The spacer layer 31 may comprise an adhesive and the adhesive may be for attaching the second microelectronic component 14 to the dielectric material 30. [ Another spacing layer 60 may be disposed between the second end region 23 of the second microelectronic element 14 and the second end region 17 of the first microelectronic element 12. The spacer layer 60 may include an adhesive for bonding the first microelectronic component 12 and the second microelectronic component 14 together. In this case, the spacing layer 60 may be partly or wholly made of a die-attach adhesive, or may be made of a material having a low modulus of elasticity such as a silicone elastomer. However, if the two microelectronic elements 12 and 14 are conventional semiconductor chips of the same material, the spacing layer 60 may be made of a thin layer of adhesive or solder, some or all of which may have a high modulus of elasticity, Because the microelectronic elements tend to expand and contract together as temperature changes. Regardless of the material used, the spacing layers 31 and 60 can be constructed as a single layer or multiple layers.

도 1 및 도 2에 나타낸 바와 같이, 전기 접속체(electrical connection) 또는 리드(lead)(70)는 제1 마이크로전자 요소(12)의 콘택(20)을 몇몇 전기 전도성 요소(40)에 전기적으로 접속시킨다. 전기 접속체 또는 리드(70)는 다수의 본드 와이어(wire bond)(72, 74)를 포함할 수 있다. 본드 와이어(72, 74)는 제1 개구(33)를 통해 연장하며, 서로에 대해 실질적으로 평행하다. 본드 와이어(72, 74)는 콘택(20)을 유전체 요소의 대응하는 전도성 요소(40)에 각각 전기적으로 연결시킨다. 본 실시예에 따른 다수의 본드 와이어 구조체는 접속된 콘택들 사이에서 전류가 흐르도록 하는 추가의 경로를 제공함으로써 본드 와이어 접속체의 인덕턴스(inductance)를 실질적으로 감소시킬 수 있다. 이러한 다중의 와이어 본딩 구조체는 콘택(20)과 유전체 요소의 대응하는 요소(40) 사이에 전기적으로 병렬인 전도성 경로를 제공할 수 있다. 본 명세서의 "리드"(lead)라는 표현은, 2개의 전기 전도성 요소 사이에서 연장하는 전기 접속체의 일부 또는 그 전체를 의미하며, 이러한 전기 전도성 요소의 예로는, 제1 마이크로전자 요소(12)의 콘택(20) 중의 하나로부터 전기 전도성 요소(40) 중의 하나를 통해 단자(36) 중의 하나까지 연장하는 트레이스(42) 및 본드 와이어(72, 74)가 포함된다. 1 and 2, an electrical connection or lead 70 electrically connects the contact 20 of the first microelectronic element 12 to some electrically conductive elements 40 Respectively. The electrical contact or lead 70 may include a plurality of bond wires 72, 74. The bond wires 72, 74 extend through the first opening 33 and are substantially parallel to each other. The bond wires 72 and 74 electrically connect the contacts 20 to the corresponding conductive elements 40 of the dielectric elements, respectively. The plurality of bond wire structures according to this embodiment can substantially reduce the inductance of the bond wire contacts by providing an additional path to allow current to flow between the connected contacts. This multiple wire bonding structure can provide a conductive path that is electrically parallel between the contact 20 and the corresponding element 40 of the dielectric element. The term " lead " herein refers to part or all of the electrical contact extending between two electrically conductive elements, and examples of such electrically conductive elements include a first microelectronic element 12, A trace 42 and a bond wire 72 and 74 extending from one of the contacts 20 of the terminal 20 to one of the terminals 36 through one of the electrically conductive elements 40.

다른 전기 접속체 또는 리드(50)는 제2 마이크로전자 요소(14)의 콘택(26)을 몇몇 전도성 요소(40)에 전기적으로 연결시킨다. 전기 접속체 또는 리드(50)는 다수의 본드 와이어(52, 54)를 포함할 수 있다. 본드 와이어(52, 54)는 제2 개구(39)를 통해 연장되어 있으며, 서로에 대해 실질적으로 평행하게 되어 있다. 본드 와이어(52, 54)는 콘택(26)을 유전체 요소(30)의 대응하는 전도성 요소(40)에 각각 전기적으로 연결시킨다. 본 실시예에 따른 다수의 본드 와이어 구조체는 접속된 콘택들 사이에서 전류가 흐르도록 하는 추가의 경로를 제공함으로써 본드 와이어 접속체의 인덕턴스를 실질적으로 감소시킬 수 있다. Another electrical contact or lead 50 electrically connects the contact 26 of the second microelectronic element 14 to some of the conductive elements 40. The electrical contact or lead (50) may include a plurality of bond wires (52, 54). The bond wires 52, 54 extend through the second opening 39 and are substantially parallel to each other. The bond wires 52 and 54 electrically connect the contacts 26 to the corresponding conductive elements 40 of the dielectric element 30, respectively. The plurality of bond wire structures according to this embodiment can substantially reduce the inductance of the bond wire contacts by providing an additional path for current to flow between the connected contacts.

도 3에 나타낸 바와 같이, 전기 접속체 또는 리드(70)의 경우, 제1 본드 와이어(52)는 칩 콘택(20)에 금속적으로 결합된 단부(52A)와, 전기 전도성 요소(40)와 금속적으로 결합된 단부(도시 안 됨)를 가질 수 있다. 예를 들어, 본드 와이어는 초음파 에너지 및/또는 열을 가해서 콘택에 용접될 수 있는 금(gold)과 같은 금속을 포함함으로써, 본드 와이어와 콘택 사이에 금속 접합 구조 또는 본딩 구조를 형성할 수 있다. 이에 대하여, 제2 본드 와이어(54)는 제1 본드 와이어(52)의 단부(52A)에 금속 접합된 단부(54A)와, 단부(54A)의 다른 한쪽에서 제1 본드 와이어(52)의 단부에 금속 접합된 단부(도시 안 됨)를 가질 수 있다. 3, the first bond wire 52 includes an end 52A metallically coupled to the chip contact 20, an electrically conductive element 40, And may have a metallically bonded end (not shown). For example, the bond wire may include a metal, such as gold, that can be applied to the contact by applying ultrasonic energy and / or heat to form a metal bonding or bonding structure between the bond wire and the contact. On the other hand, the second bond wire 54 has an end portion 54A metal-bonded to the end portion 52A of the first bond wire 52 and an end portion 54A of the end portion 54A of the first bond wire 52 on the other side of the end portion 54A. (Not shown) at the end of the metal plate.

제2 본드 와이어(54)는 제1 본드 와이어(52)가 금속 접합된 전기 전도성 요소(40)에 접촉되어 있을 필요는 없다. 대신에, 일례로, 제2 본드 와이어(54)의 단부(54A)를 제1 본드 와이어(52)의 단부(52A)에 급속 접합할 수 있는데, 제2 본드 와이어가 제2 본드 와이어의 적어도 하나의 단부에 있는 콘택과 접촉하지 않도록 할 수 있으며, 어느 쪽 단부에 있는 콘택과도 접촉하지 않도록 할 수 있다. The second bond wire 54 need not be in contact with the electrically conductive element 40 with the first bond wire 52 metallically bonded. Alternatively, in one example, the end 54A of the second bond wire 54 can be rapidly bonded to the end 52A of the first bond wire 52, wherein the second bond wire is bonded to at least one It is possible to prevent contact with the contact at the end of one end portion and not with the contact at the other end portion.

본드 와이어(52, 54)의 단부(52A, 54A)는 와이어 본딩 공정을 수행하는 중에 형성된는 볼(ball)을 포함할 수 있다. 와이어 본딩 도구는 금으로 된 와이어의 끝 부분을 도구의 스풀(spool)에서 끝 부분까지 이동시킴으로써 동작시킨다. 처리 공정의 예로서, 도구가 제1 콘택, 예를 들어 칩 콘택(20)에 제1 본드 와이어를 형성하기 위한 위치에 있는 경우, 도구는 와이어의 끝 부분이 녹아서 볼을 형성할 때까지 초음파 에너지, 열, 또는 이들 두 가지를 와이어에 인가할 수 있다. 이어서 가열된 볼을 콘택의 표면과 금속 접합시킨다. 계속해서, 와이어 본딩 도구의 끝 부분을 제1 콘택에서 제거하면, 볼은 콘택에 접합된 채로 남아 있게 되고, 이러한 콘택과 다른 제2 콘택 사이의 본드 와이어의 길이는 줄어든다. 다음으로, 와이어 본딩 도구를 사용해서 와이어의 다른 쪽 끝을 제2 콘택에 부착하고, 그 단부에서 제2 콘택과 금속 접합 구조를 형성한다. The ends 52A and 54A of the bond wires 52 and 54 may include balls formed during the wire bonding process. The wire bonding tool operates by moving the end of the gold wire from the spool to the end of the tool. As an example of a treatment process, when the tool is in a position for forming a first bond wire to a first contact, for example chip contact 20, the tool will move the ultrasonic energy until the tip of the wire melts and forms a ball , Heat, or both can be applied to the wire. The heated ball is then metal bonded to the surface of the contact. Subsequently, when the end of the wire bonding tool is removed from the first contact, the ball remains bonded to the contact, and the length of the bond wire between this contact and the other second contact is reduced. Next, the other end of the wire is attached to the second contact using a wire bonding tool, and the metal contact structure is formed at the end thereof with the second contact.

상기 공정은 제2 본드 와이어를 형성하기 위해 다소 상이한 방식으로 반복할 수 있다. 이 경우, 와이어 본딩 도구를 소정의 위치로 이동시키고, 와이의 끝 부분을 가열해서 제2 본드 와이어의 단부(54A)를 제1 본드 와이어의 단부(52A)에 금속 접합시키는 볼을 형성할 수 있다. 와이어 본딩 도구는 본드 와이어의 다른 쪽 끝을 제1 본드 와이어의 제2 단부에 부착해서, 적어도 제1 본드 와이어와 금속 결합 구조를 형성할 수 있다. The process may be repeated in a somewhat different manner to form a second bond wire. In this case, the wire bonding tool may be moved to a predetermined position and a ball may be formed which heats the end portion of the wire to metal-bond the end portion 54A of the second bond wire to the end portion 52A of the first bond wire . The wire bonding tool may attach the other end of the bond wire to the second end of the first bond wire to form a metal bond structure with at least the first bond wire.

전기 전도성 요소(40) 중의 일부는 시간에 따라 변화하고 정보를 전달하는 전압이나 전류 등의 신호를 포함할 수 있다. 예를 들어, 이러한 신호의 예로서는, 상태, 변경, 측정, 클록 또는 타이밍 입력이나 제어 또는 피드백 입력을 나타내며 시간에 따라 변화하는 전압 또는 전류가 될 수 있다. 다른 전기 전도성 요소(40)는 접지 또는 전원에의 접속을 제공할 수 있다. 접지 또는 전원에 대한 접속은 회로의 동작에 관련된 주파수에 대하여 시간에 따라 적어도 안정적인 전압을 제공하는 것이 통상적이다. 각각의 콘택 쌍들 사이의 이중 또는 다중 본드 와이어는, 특히 접속이 접지 또는 전원인 경우에 유리하다. 일례로, 이중 와이어 접속(72, 74; 52, 54)은 마이크로전자 요소(12, 14)를 유전체 요소(30) 상의 접지 단자에 접속시킬 수 있다. 마찬가지로, 이중 본드 와이어 접속부(72A, 74A; 52A, 54A)는 각각의 마이크로전자 요소를 유전체 요소 상의 전원 단자에 접속시킬 수 있다(도시하지는 않지만, 회로 패널을 통해 전원에 접속될 수 있다). 이러한 접지 또는 전원 단자에의 접속 구조에서 본드 와이어의 수를 증가시키면, 시스템의 노이즈를 감소시킬 수 있다. Some of the electrically conductive elements 40 may include signals such as voltage or current that change over time and carry information. Examples of such signals may be, for example, a state, a change, a measurement, a clock or timing input, or a voltage or current that changes over time, indicating a control or feedback input. The other electrically conductive element 40 may provide grounding or connection to a power source. The connection to ground or to the power supply typically provides at least a stable voltage over time for the frequency associated with the operation of the circuit. The double or multiple bond wires between each pair of contacts are advantageous, especially if the connection is ground or a power source. In one example, the double wire connections 72, 74, 52, 54 may connect the microelectronic elements 12, 14 to a ground terminal on the dielectric element 30. [ Similarly, dual bond wire connections 72A, 74A (52A, 54A) may connect each microelectronic element to a power terminal on the dielectric element (although not shown, may be connected to a power source via a circuit panel). Increasing the number of bond wires in such a connection structure to the ground or power terminal can reduce the noise of the system.

본 실시예에 따른 다중 와이어 본딩 구조체 및 방법은, 칩이나 기판상의 본드 패드 등의 콘택에 본드 와이어를 부착하기 위한 면적이 제한되어 있는 경우에, 인덕턴스를 감소시킬 수 있다는 장점도 있다. 몇몇 칩은 특히 높은 접촉 밀도와 미세 피치를 갖는다. 이러한 칩 상의 본드 패드는 매우 제한된 면적을 갖는다. 제2 본드 와이어가 제1 본드 와이어의 단부에 부착된 단부를 갖지만, 자체적으로는 콘택과 접촉하지 않는 구성에 의해 본드 패드의 크기를 증가시키지 않는 이중 또는 다중 본드 와이어 구조체를 달성할 수 있다. 따라서, 도 3과 관련해서 언급한 바와 같은 다중 와이어 본딩은, 미세 피치로 배치된 콘택이나 작은 면적을 갖는 콘택에 대한 본드 와이어 접속을 형성하는 경우에도 달성할 수 있다. The multiple wire bonding structure and method according to this embodiment also has an advantage that the inductance can be reduced when the area for attaching the bond wire to a contact such as a chip or a bond pad on the substrate is limited. Some chips have particularly high contact densities and fine pitches. The bond pads on these chips have a very limited area. A double or multiple bond wire structure can be achieved in which the second bond wire has an end attached to the end of the first bond wire but does not increase the size of the bond pad by a configuration that does not itself contact the contact. Thus, the multi-wire bonding as referred to in connection with Fig. 3 can be achieved even when forming a contact arranged at a fine pitch or a bond wire connection to a contact having a small area.

또한, 높은 밀도를 갖는 일부 마이크로전자 요소는 높은 입출력 비율, 즉 신호가 칩으로 전송되거나 칩으로부터 전송되는 빈도가 높을 수 있다. 빈도가 큰 값을 가지면, 접속부의 인덕턴스가 실질적으로 증가할 수 있다. 본 실시예에 따른 다중의 본드 와이어 구조체는 접속된 콘택들 사이로 전류가 흐르는 추가의 경로를 제공함으로써 접지, 전원 또는 신호 전송을 위해 사용되는 본드 와이어 접속부의 인덕턴스를 실질적으로 감소시킬 수 있다. Also, some microelectronic elements with high densities may have high input / output ratios, i.e., the frequency at which signals are transmitted to or transmitted from the chip. If the frequency has a large value, the inductance of the connection portion can be substantially increased. The multiple bond wire structures according to this embodiment can provide an additional path of current flow between the connected contacts, thereby substantially reducing the inductance of the bond wire connections used for ground, power, or signal transmission.

도 4는 제1 본드 와이어(51)와 제2 본드 와이어(53) 간의 각 단부에서의 접속 구조를 나타낸다. 도 4에 나타낸 바와 같이, 본드 와이어의 제1 단부에서, 볼(51A)과 볼(53A)은 서로 금속 접합되지만, 제2 본드 와이어(53)의 볼은 콘택(20)과 접하지 않는다. 제2 콘택(40)에 있는 본드 와이어의 제2 단부(51B, 53B)에서는, 제2 단부(51B, 53B)에 볼을 형성하지 않고도 와이어들 사이에 전기적 접속을 이룰 수 있다. 이러한 경우, 콘택(20, 40) 중의 하나는 칩의 표면에 노출된 칩 콘택이 될 수 있으며, 콘택(20, 40) 중의 다른 하나는 기판의 표면에 노출된 기판 콘택이 될 수 있다. 도 4를 다시 보면, 제2 본드 와이어의 제2 단부(53B)는 제2 본드 와이어가 콘택(40)과 접하지 않고도 단부(51B)에서 제1 본드 와이어에 연결된다. Fig. 4 shows a connection structure at each end between the first bond wire 51 and the second bond wire 53. Fig. As shown in Fig. 4, at the first end of the bond wire, the ball 51A and the ball 53A are metal bonded to each other, but the ball of the second bond wire 53 does not contact the contact 20. The second ends 51B and 53B of the bond wires in the second contact 40 can achieve electrical connection between the wires without forming balls at the second ends 51B and 53B. In this case, one of the contacts 20, 40 may be a chip contact exposed to the surface of the chip, and the other of the contacts 20, 40 may be a substrate contact exposed to the surface of the substrate. 4, the second end 53B of the second bond wire is connected to the first bond wire at the end 51B without contacting the second bond wire with the contact 40. [

도 5는 도 4의 실시예의 변형 예로서, 제1 본드 와이어(55)가 제1 콘택(20)에 접합된 볼 단부(ball end)(55A)를 갖는 실시예를 나타낸다. 제2 본드 와이어(57)의 와이어 단부(57B)는 제1 콘택(20) 위의 제1 본드 와이어의 볼 단부(55A)에 금속 접합된다. 또한, 제2 본드 와이어(57)의 볼 단부(57A)는 제2 콘택(40)에서 제1 본드 와이어(55)의 와이어 단부(55B)에 금속 접합된다. Fig. 5 shows an embodiment in which the first bond wire 55 has a ball end 55A bonded to the first contact 20, as a variation of the embodiment of Fig. The wire end portion 57B of the second bond wire 57 is metal-bonded to the ball end portion 55A of the first bond wire on the first contact 20. The ball end 57A of the second bond wire 57 is metal bonded to the wire end 55B of the first bond wire 55 in the second contact 40. [

상기 설명한 실시예의 다른 변형예로서, 다수의 본드 와이어를 형성해서 단부에 있는 콘택과 이미 접합된 기존의 본드 와이어와 접합시켜, 콘택들 사이에 3개 이상의 병렬 경로를 형성할 수 있다. 본 예에서, 제3 본드 와이어를 설치하여, 제1 및 제2 본드 와이어[예를 들어, 도 4의 와이어(51, 53) 또는 도 5의 와이어(55, 57)]와 제3 본드 와이어 사이의 접합부가, 제1 본드 와이어의 단부가 접합된 콘택과 접촉하지 않도록 한다. 필요에 따라, 한 쌍의 콘택 사이에 전류가 흐르도록 하기 위한 병렬의 전기 경로를 제공하기 위해, 본 방식으로 다른 본드 와이어에 금속 접합되는 본드 와이어의 수를 더 많이 해도 된다. As another modification of the above-described embodiment, a plurality of bond wires may be formed and joined to an existing bond wire already bonded to a contact at the end to form three or more parallel paths between the contacts. In this example, a third bond wire is provided so as to connect the first and second bond wires (for example, the wires 51 and 53 of Fig. 4 or the wires 55 and 57 of Fig. 5) So that the end of the first bond wire does not come into contact with the bonded contact. If necessary, the number of bond wires to be metal-bonded to the other bond wires in this manner may be larger in order to provide a parallel electric path for allowing a current to flow between the pair of contacts.

도 6은 본드 와이어 대신에 본드 리본(bond ribbon)(41)을 사용한 전기 접속을 나타내는데, 본드 리본(41)은 콘택 중의 하나[예를 들어, 콘택(20)]에 금속 접합된 제1 단부(43)를 포함한다. 본드 리본(41)은 다른 콘택(40)에 금속 접합되는 중간 부분(45)과 본드 리본의 제1 단부(43)에 접합되는 제2 단부(47)를 포함한다. 본드 리본의 제1 단부(43)와 제2 단부(47) 사이의 접합 구조는, 제1 단부가 접합되는 콘택(20)에 제2 단부(47)가 접촉하지 않도록 하는 구성이 가능하다. 이와 달리, 다른 예(도시 안 됨)로서, 제1 단부(43)가 접합되는 콘택(20)에 제2 단부(47)가 접촉하거나 직접 접합되도록 해도 된다. 콘택, 예를 들어 콘택(20, 40) 중의 하나를 기판 콘택으로 하고 다른 콘택을 칩 콘택으로 해도 된다. 이와 달리, 콘택(20, 40) 모두를 기판의 표면에 노출된 기판 콘택으로 하거나, 콘택 모두를 칩의 표면에 노출된 칩 콘택으로 해도 된다. Figure 6 shows an electrical connection using a bond ribbon 41 instead of a bond wire wherein the bond ribbon 41 has a first end metallically bonded to one of the contacts (e.g., contact 20) 43). The bond ribbon 41 includes an intermediate portion 45 that is metal bonded to another contact 40 and a second end 47 that is bonded to the first end 43 of the bond ribbon. The bonding structure between the first end portion 43 and the second end portion 47 of the bond ribbon can be configured such that the second end portion 47 does not contact the contact 20 to which the first end portion is bonded. Alternatively, as another example (not shown), the second end portion 47 may be in contact with or directly joined to the contact 20 to which the first end portion 43 is joined. One of the contacts, for example, the contacts 20 and 40, may be a substrate contact and the other contact may be a chip contact. Alternatively, both the contacts 20 and 40 may be a substrate contact exposed on the surface of the substrate, or all of the contacts may be chip contacts exposed on the surface of the chip.

마이크로전자 조립체(10; 도 1 참조)는 제1 봉지재(encapsulant)(80)와 제2 봉지재(82)를 포함할 수 있다. 제1 봉지재(80)는 유전체 요소(30)의 제1 개구(33)와 전기 접속부(70)를 덮는다. 제2 봉지재(82)는 유전체 요소(30)의 제2 개구(39)와 전기 접속부(70)를 덮는다.The microelectronic assembly 10 (see FIG. 1) may include a first encapsulant 80 and a second encapsulant 82. The first encapsulant 80 covers the first opening 33 of the dielectric element 30 and the electrical contact 70. The second encapsulant 82 covers the second opening 39 of the dielectric element 30 and the electrical contact 70.

마이크로전자 조립체(10)는 솔더 볼(81)과 같은 다수의 결합 유닛을 포함할 수 있다. 솔더 볼(81)은 단자(36)에 부착되며, 요소(40), 리드(50, 70), 및 콘택(20, 26) 중의 적어도 몇몇에 전기 접속된다. The microelectronic assembly 10 may include a plurality of mating units such as a solder ball 81. Solder ball 81 is attached to terminal 36 and is electrically connected to at least some of element 40, leads 50 and 70, and contacts 20 and 26.

도 7은 상기 설명한 실시예의 변형예를 나타낸다. 본 변형예에서, 전기 접속부(170)는 제1 마이크로전자 요소(112)의 콘택(120)을 대응하는 전기 전도성 요소(140)에 전기적으로 접속하는 제1 본드 와이어(172)와, 유전체 요소(130)의 2개의 전기 전도성 요소(140)를 전기적으로 상호접속하는 제2 본드 와이어(174)를 포함한다. 제2 본드 와이어(174)는 유전체 요소(130)의 제1 개구(133)를 가로질러 연장한다. 제2 본드 와이어(174)는 제1 본드 와이어(172)의 실질적인 길이 부분으로부터 일정한 거리만큼 떨어져 위치될 수 있다. 본드 와이어(172, 174) 중의 하나는 칩과 주고받는 신호를 전달하는 데에 사용되는 기판과 마이크로전자 요소의 콘택을 접속시킬 수 있다. 본드 와이어(172, 174) 중의 다른 하나는 접지 또는 전원 등의 기준 전위에 접속하는 데에 사용되는 기판과 마이크로전자 요소의 콘택을 접속시킬 수 있다. 일례로, 상기 제1 본드 와이어의 실질적인 길이 부분은, 적어도 1 밀리미터의 길이가 되거나, 본드 와이어(172)의 전체 길이 중의 25%가 될 수 있다. 마찬가지로, 전기 접속부(150)는 제2 마이크로전자 요소(114)의 콘택(126)을 대응하는 전기 전도성 요소(140)에 전기 접속하는 제1 본드 와이어(152)와, 유전체 요소(130)의 2개의 전기 전도성 요소(140)를 상호접속하는 제2 본드 와이어(154)를 포함할 수 있다. 제2 본드 와이어(154)는 유전체 요소(130)의 제2 개구(139)를 가로질러 연장될 수 있다. 제2 본드 와이어(154)는 제1 본드 와이어(152)의 일부로부터 일정한 거리만큼, 즉 적어도 1 밀리미터 길이 또는 그 이상, 아니면 본드 와이어(152)의 전체 길이의 적어도 25% 떨어져서 위치될 수 있다. 본 실시예에 의한 다중의 본드 와이어 구조체는 본드 와이어(172, 152)에 의해 전달되는 신호에 대한 임피던스를 바람직하게 제어하는 데에 도움이 될 수 있다. 따라서, 예를 들어, 본드 와이어(172, 174)는 25 미크론 등의 표준 직경을 갖는 와이어를 사용하여 형성될 수 있으며, 본드 와이어(172)의 실질적인 부분이 본드 와이어(174)로부터 30 내지 70 미크론의 거리만큼 이격되고 본드 와이어(174)와 평행하기 때문에, 대략 50 옴(ohm)의 특성 임피던스(characteristic impedance)를 달성할 수 있다. 일례로, 본드 와이어(172, 174)는 기판에 대하여 세로 방향의 성분을 포함하는 방향으로 이격되어 있을 수 있다. 즉, 본드 와이어(172, 174)의 실질적으로 평행한 부분들 사이의 분리는 적어도 일부가 마이크로전자 요소(112)의 앞면에 법선을 이루는 세로 방향(158)에 있게 됨으로써, 본드 와이어(172, 174) 중의 어느 하나가 본드 와이어(172, 174) 중의 다른 하나보다 마이크로전자 요소(112)의 앞면으로부터 더 높은 위치에 있게 된다. 마이크로전자 요소(114)에 인접한 개구(139)에 설치된 본드 와이어(152, 154)는 본드 와이어(172, 174)와 유사한 방식으로 배치될 수 있다. Fig. 7 shows a modification of the above-described embodiment. The electrical contact 170 includes a first bond wire 172 that electrically connects the contact 120 of the first microelectronic element 112 to the corresponding electrically conductive element 140 and a second bond wire And a second bond wire 174 for electrically interconnecting the two electrically conductive elements 140 of the first and second electrodes 130 and 130. The second bond wire 174 extends across the first opening 133 of the dielectric element 130. The second bond wire 174 may be spaced a certain distance from the substantial length portion of the first bond wire 172. One of the bond wires 172, 174 may connect the contact of the substrate and the microelectronic element used to transfer signals to and from the chip. The other of the bond wires 172, 174 may connect the contact of the substrate and the microelectronic element used to connect to a reference potential such as ground or power. In one example, the substantial length portion of the first bond wire may be at least 1 millimeter in length, or 25% of the total length of the bond wire 172. Similarly, electrical contact 150 includes a first bond wire 152 that electrically connects contact 126 of second microelectronic element 114 to a corresponding electrically conductive element 140, And a second bond wire 154 interconnecting the plurality of electrically conductive elements 140. The second bond wire 154 may extend across the second opening 139 of the dielectric element 130. The second bond wire 154 may be positioned a certain distance from the portion of the first bond wire 152, i. E. At least one millimeter in length or more, or at least 25% of the total length of the bond wire 152. [ The multiple bond wire structures according to this embodiment may help to favorably control the impedance to the signal transmitted by the bond wires 172, Thus, for example, the bond wires 172 and 174 may be formed using a wire having a standard diameter, such as 25 microns, and a substantial portion of the bond wire 172 may be formed from 30 to 70 microns And is parallel to the bond wire 174, a characteristic impedance of approximately 50 ohms can be achieved. In one example, the bond wires 172, 174 may be spaced apart in a direction that includes a component in the longitudinal direction relative to the substrate. That is, the separation between the substantially parallel portions of the bond wires 172, 174 is at least partially in the longitudinal direction 158, which is normal to the front surface of the microelectronic element 112, Are at a higher position from the front side of the microelectronic element 112 than the other one of the bond wires 172, The bond wires 152 and 154 disposed in the openings 139 adjacent the microelectronic elements 114 may be disposed in a manner similar to the bond wires 172 and 174. [

도 8은 도 7의 실시예에 대한 변형예를 나타낸다. 본 예에서, 유전체 요소(230)는 제1 마이크로전자 요소(212)의 콘택(220) 및 제2 마이크로전자 요소(214)의 콘택(226)과 실질적으로 정렬된 단일의 개구(233)를 포함하는데, 제1 및 제2 마이크로전자 요소(212, 214)의 콘택(220, 226)에 접속된 본드 와이어(252, 254)가 동일한 개구(233)를 통해 연장된다. 예를 들어, 본 변형예는 제1 마이크로전자 요소(212)의 콘택(220)을, 개구(233)의 제1 에지(235)를 넘어 유전체 요소(230)의 전기 전도성 요소(240)에 접속시키는 제1 본드 와이어(252)를 포함한다. 제2 본드 와이어(254)는 제2 마이크로전자 요소(214)의 콘택(226)을 개구(233)의 제1 에지(235)를 넘어 전기 전도성 요소(240)에 접속시킬 수 있다. 도시하지는 않지만, 다른 본드 와이어가 제1 및 제2 마이크로전자 요소의 콘택(220, 226)을 개구의 제2 에지(237)를 넘어 배치된 유전체 요소의 콘택(260)과 전기 접속시킬 수 있다. 봉지재(280)는 전기 접속부(250)와 개구(233) 전체를 덮어서 보호한다. FIG. 8 shows a modification of the embodiment of FIG. The dielectric element 230 includes a single opening 233 substantially aligned with the contact 220 of the first microelectronic element 212 and the contact 226 of the second microelectronic element 214. In this example, Bond wires 252 and 254 connected to the contacts 220 and 226 of the first and second microelectronic elements 212 and 214 extend through the same opening 233. For example, this variant may be used to connect the contact 220 of the first microelectronic element 212 to the electrically conductive element 240 of the dielectric element 230, beyond the first edge 235 of the opening 233 And a first bond wire 252 for connecting the first bond wire 252 to the first bond wire 252. The second bond wire 254 may connect the contact 226 of the second microelectronic element 214 to the electrically conductive element 240 beyond the first edge 235 of the opening 233. Although not shown, other bond wires may electrically connect the contacts 220, 226 of the first and second microelectronic elements to the contacts 260 of the dielectric element disposed beyond the second edge 237 of the aperture. The sealing member 280 covers and protects the entire electrical contact portion 250 and the opening 233.

도 9는 도 8의 실시예에 대한 변형예를 나타낸다. 본 예에서, 유전체 요소(330)는 제1 마이크로전자 요소(312)의 콘택(320)과 실질적으로 정렬된 제1 개구(333)와, 제2 마이크로전자 요소(314)의 콘택(326)과 실질적으로 정렬된 제2 개구(339)를 포함한다. 봉지재(380)는 유전체 요소(330)의 제1 개구(333)와 제2 개구(339)를 덮는다. 기준 와이어 본드(reference wire bond)(352)는 제1 개구(333)에 인접한 전기 전도성 요소(340)를 제2 개구(339)에 인접한 다른 전기 전도성 요소(340)에 전기 접속시킬 수 있다. 전도성 요소(340) 중의 하나 이상은 마이크로전자 조립체(310)의 하나 이상의 단자(336)를 통해 접지 입력 또는 전원 입력과 같은 기준 전위(reference potential)와 상호접속을 하도록 구성될 수 있다. 이러한 기준 와이어 본드(352)는 제1 개구(333)와 제2 개구(339)를 가로질러 연장할 수 있다. 도 9에 나타낸 예에서, 전기 접속부(350)는 제1 신호 와이어 본드(354)와 제2 신호 와이어 본드(356)를 더 포함할 수 있다. 제1 신호 와이어 본드(354)는 제1 개구(333)를 통해 연장하며, 제1 마이크로전자 요소(312)의 콘택(320)을 제1 개구(333)에 인접한 다른 전기 전도성 요소(340)에 전기 접속시킨다. 제2 신호 와이어 본드(356)는 제2 개구(339)를 통해 연장하며, 제2 마이크로전자 요소(314)의 콘택(326)을 제2 개구(339)에 인접한 유전체 요소(330)의 다른 전기 전도성 요소(340)에 전기 접속시킬 수 있다. 이들 기준 와이어 본드는 바람직한 특성 임피던스를 얻기 위하여, 상기 설명한 것과 같이 각각의 와이어 본드(354, 356)의 적어도 실질적인 부분으로부터 이격되어 있을 수 있다. 봉지재(380)는 기준 와이어 본드(352), 제1 신호 와이어 본드(354), 제2 와이어 본드(256), 및 제1 및 제2 개구(333, 339)를 덮어서 보호한다. Fig. 9 shows a modification of the embodiment of Fig. In this example, the dielectric element 330 has a first opening 333 substantially aligned with the contact 320 of the first microelectronic element 312 and a second opening 333 substantially aligned with the contact 326 of the second microelectronic element 314 And includes a second opening 339 that is substantially aligned. The encapsulant 380 covers the first opening 333 and the second opening 339 of the dielectric element 330. A reference wire bond 352 may electrically connect the electrically conductive element 340 adjacent the first opening 333 to another electrically conductive element 340 adjacent the second opening 339. [ One or more of the conductive elements 340 may be configured to interconnect with a reference potential, such as a ground input or a power input, via one or more terminals 336 of the microelectronic assembly 310. This reference wire bond 352 may extend across the first opening 333 and the second opening 339. In the example shown in FIG. 9, the electrical contact 350 may further include a first signal wire bond 354 and a second signal wire bond 356. A first signal wire bond 354 extends through the first opening 333 and connects the contact 320 of the first microelectronic element 312 to another electrically conductive element 340 adjacent the first opening 333 Electrical connection. A second signal wire bond 356 extends through the second opening 339 and connects the contact 326 of the second microelectronic element 314 to another electrical conductor 334 of the dielectric element 330 adjacent the second opening 339. [ The conductive element 340 can be electrically connected. These reference wire bonds may be spaced from at least a substantial portion of each wire bond 354, 356, as described above, to obtain the desired characteristic impedance. The encapsulant 380 covers and protects the reference wire bond 352, the first signal wire bond 354, the second wire bond 256 and the first and second openings 333 and 339.

하나 이상의 기준 와이어 본드(352)는 유전체 요소의 제1 및 제2 단부(362, 364) 사이의 안정된 접지 또는 전원 전압을 유지하는 데에 도움이 될 수 있다. 이의 변형예로서, 하나 이상의 기준 와이어 본드(368)가 중앙에 있는 각각의 콘택과 유전체 요소(33)의 제2 부분(364, 366)을 전기 접속시킬 수 있다. One or more reference wire bonds 352 may help maintain a stable ground or power supply voltage between the first and second ends 362 and 364 of the dielectric element. As a variation thereof, one or more reference wire bonds 368 may electrically connect the second portions 364 and 366 of the dielectric element 33 to respective contacts in the center.

도 10은 도 1의 실시예의 변형예이다. 본 예에서, 유전체 요소(430)는 제2 마이크로전자 요소(414)의 콘택(426) 및 제1 마이크로전자 요소(412)의 에지(429)와 실질적으로 정렬된 단일의 개구(433)를 포함한다. 제1 마이크로전자 요소(412)는 중앙 영역에 있는 각각의 콘택(420)을 에지(429)에 인접해서 위치한 전기 전도성 요소(448)(예를 들어, 재분배 패드)를 접속시키는 재분배 층(redistribution layer)을 포함한다. 10 is a modification of the embodiment of Fig. In this example, the dielectric element 430 includes a single opening 433 substantially aligned with the contact 426 of the second microelectronic element 414 and the edge 429 of the first microelectronic element 412 do. The first microelectronic component 412 includes a redistribution layer 426 that connects each contact 420 in the central region to an electrically conductive element 448 (e.g., redistribution pad) ).

예를 들어, 다수의 전기 전도성 트레이스 또는 재분배 도체(redistribution conductor)(443)는 제1 마이크로전자 요소(412)의 제1 면(416)상에, 제1 면(416)에 대해 도금을 행하거나, 제1 면(416)에 접합 또는 적층된 금속층을 에칭하거나, 도금 및 에칭의 조합에 의해 형성될 수 있다. 이러한 재분배 도체(443)는 콘택(420)으로부터 제1 면(416)을 따라 에지(429)에 인접한 제1 면에 노출된 재분배 패드 또는 전기 전도성 요소(448)까지 연장될 수 있다. For example, a plurality of electrically conductive traces or redistribution conductors 443 may be formed on the first side 416 of the first microelectronic element 412 by plating on the first side 416 , A metal layer bonded or laminated on the first surface 416, or a combination of plating and etching. This redistribution conductor 443 may extend from the contact 420 to the redistribution pad or electrically conductive element 448 exposed on the first side adjacent the edge 429 along the first side 416.

도 10에 나타낸 바와 같이, 제1 와이어 본드(452)는 제1 마이크로전자 요소(412)의 에지(429)에 인접한 전도성 요소(448)을 유전체 요소(430)의 전기 전도성 요소(440)와 접속시킨다. 제1 와이어 본드(452)는 개구(433)를 통해 연장되어 있다. 제2 와이어 본드(454)는 제2 마이크로전자 요소(414)의 콘택(426)을 전기 전도성 요소(440)와 접속시킨다. 제2 와이어 본드(454)는 유전체 요소(430)의 개구(433)를 통해 연장되어 있다. 제2 마이크로전자 요소(414)의 하나 이상의 콘택(426)은 유전체 요소(430) 내의 개구(433)와 정렬될 수 있다. 10, the first wire bond 452 connects the conductive element 448 adjacent the edge 429 of the first microelectronic element 412 to the electrically conductive element 440 of the dielectric element 430 . The first wire bond 452 extends through the opening 433. The second wire bond 454 connects the contact 426 of the second microelectronic element 414 with the electrically conductive element 440. The second wire bond 454 extends through the opening 433 of the dielectric element 430. The one or more contacts 426 of the second microelectronic element 414 may be aligned with the openings 433 in the dielectric element 430.

도 11은 적어도 2개의 적층되고 전기적으로 접속된 마이크로전자 조립체(900; 900A, 900B)를 포함하는 구조체(1000)를 나타낸다. 마이크로전자 조립체(900)는 앞서 설명한 조립체들 중 하나가 될 수 있다. 솔더 볼과 같은 접합 유닛(981)은 하나 이상의 마이크로전자 조립체의 표면에 노출되어 구조체를 회로 패널에 전기 접속시킨다. 2개의 마이크로전자 조립체(900)는 임의의 적절한 전기 커넥터를 통해 서로 전기 접속된다. 예를 들어, 이러한 마이크로전자 조립체는 마이크로전자 요소의 유전체 요소(930A, 930B) 상의 패드(도시 안 됨)에 접합되는 솔더 컬럼(solder column)(990)을 통해 서로 전기적으로 접속될 수 있다. 도 11에 나타낸 예에서, 전기 전도성 포스트(992)와 솔더(994)는 2개의 마이크로전자 조립체(900A, 900B)를 서로 전기적으로 접속시키는 데에 사용될 수 있다. 포스트(992)는 제1 마이크로전자 조립체나 제2 마이크로전자 조립체 중 하나로부터 다른 하나를 향해 연장될 수 있으며, 어떤 경우에는 2개의 마이크로전자 조립체를 접속시키는 동일한 세로 방향의 컬럼의 일부가 될 수 있다. Figure 11 shows a structure 1000 comprising at least two stacked and electrically connected microelectronic assemblies 900, 900A, 900B. The microelectronic assembly 900 may be one of the assemblies described above. A bonding unit 981, such as a solder ball, is exposed to the surface of one or more microelectronic assemblies to electrically connect the structure to the circuit panel. The two microelectronic assemblies 900 are electrically connected to one another via any suitable electrical connector. For example, these microelectronic assemblies may be electrically connected to one another via a solder column 990 that is bonded to a pad (not shown) on the dielectric elements 930A, 930B of the microelectronic element. 11, the electrically conductive posts 992 and solder 994 can be used to electrically connect two microelectronic assemblies 900A, 900B to one another. The posts 992 may extend from one of the first microelectronic assembly or the second microelectronic assembly toward the other and in some cases be part of the same longitudinal column connecting the two microelectronic assemblies .

도 12는 제1 마이크로전자 요소(912)와 제2 마이크로전자 요소(914)를 갖는 하나 이상의 마이크로전자 조립체(900B)와 서로 전기적으로 접속되며 세로 방향으로 적층된 제3 마이크로전자 요소(940)를 포함하는 구조체(1010)를 나타낸다. 마이크로전자 조립체(900B)는 앞서 설명한 조립체들 중 어느 것이나 가능하다. 구조체(1010)는 도 11에 나타낸 구조체(1000)와 유사하지만, 마이크로전자 조립체(900B)가 마이크로전자 요소(940)와 적층되어 있다는 점이 다르다. 솔더 볼과 같은 접합 유닛(941)은 제3 마이크로전자 요소(940)의 표면에 노출되어 제3 마이크로전자 요소를 유전체 요소(930A)에 전기 접속시킬 수 있다. 제3 마이크로전자 요소(940)는 솔더 컬럼(900) 및/또는 전기 전도성 포스트(992) 및 솔더(994)와 같은 임의의 적절한 전기 커넥터를 통해 마이크로전자 조립체(900B)와 전기적으로 접속될 수 있다. 12 illustrates a third microelectronic element 940 electrically connected to one another and stacked in a longitudinal direction with one or more microelectronic assemblies 900B having a first microelectronic element 912 and a second microelectronic element 914 Gt; 1010 < / RTI > The microelectronic assembly 900B may be any of the previously described assemblies. The structure 1010 is similar to the structure 1000 shown in Fig. 11, except that the microelectronic assembly 900B is laminated with the microelectronic elements 940. Fig. A bonding unit 941, such as a solder ball, may be exposed to the surface of the third microelectronic component 940 to electrically connect the third microelectronic component to the dielectric component 930A. The third microelectronic component 940 can be electrically connected to the microelectronic assembly 900B via solder column 900 and / or any suitable electrical connector such as an electrically conductive post 992 and solder 994 .

제3 마이크로전자 요소(940)는 하나 이상의 마이크로전자 조립체(900B)의 기능과 상이한 기능을 가질 수 있다. 예를 들어, 제1 마이크로전자 요소(912)와 제2 마이크로전자 요소(914) 중의 하나 또는 모두는 기억 소자를 포함할 수 있으며, 제3 마이크로전자 요소(940)는 로직 기능(logic funciton)을 가질 수 있다. 예를 들어, 제3 마이크로전자 요소는 주요 또는 실질적인 기능적 요소로서 로직 기능부를 포함할 수 있다. 일례로, 로직 기능부는 범용 또는 전용의 프로세서 등의 프로세서가 될 수 있다. 예를 들어, 이러한 프로세서로서는 마이크로프로세서, 중앙처리장치, 코프로세서, 또는 그래픽 처리기와 같은 전용 프로세서와 같이 다양하게 사용되는 프로세서가 될 수 있다. 일례로, 제3 마이크로전자 요소(940)가 프로세서를 포함하는 경우, 제3 마이크로전자 요소는 마이크로전자 조립체(900B) 내의 하나 이상의 마이크로전자 요소의 하나 이상의 기억 소자와 관련되어 동작될 수 있다. 이에 의하면, 프로세서는 마이크로전자 조립체(900B)의 기억 소자와 프로세서 사이에서 전송되는 신호를 통해 기억 소자에 데이터를 기억시킬 수 있다. 예를 들어, 신호는 마이크로전자 요소(940) 내의 프로세서로부터 마이크로전자 조립체(900B) 내의 기억 소자까지 전달할 수 있는데, 솔더 범프(941)와 유전체 요소(930A)를 따라 유전에 요소에 접속된 솔더 컬럼(990) 또는 포스트(992)까지 연장하는 리드(도시 안 됨)와 같은 전도성 요소를 포함하는 상기 언급한 전기 접속부를 통해 전달한다. 솔더 컬럼(990) 또는 포스트(992)로부터의 신호는 마이크로전자 조립체(900B)의 리드를 따라 제1 또는 제2 마이크로전자 요소(912, 914) 중의 하나 이상의 요소까지 전달될 수 있다. The third microelectronic element 940 may have a function different from that of the one or more microelectronic assemblies 900B. For example, one or both of the first microelectronic element 912 and the second microelectronic element 914 may include a storage element and the third microelectronic element 940 may include a logic funciton Lt; / RTI > For example, the third microelectronic element may comprise a logic function as a major or substantial functional element. In one example, the logic function may be a processor, such as a general purpose or dedicated processor. For example, such a processor may be a variety of processors, such as a microprocessor, a central processing unit, a coprocessor, or a dedicated processor such as a graphics processor. In one example, if the third microelectronic element 940 includes a processor, the third microelectronic element may be operated in association with one or more storage elements of one or more microelectronic elements within the microelectronic assembly 900B. According to this, the processor can store data in the storage element through the signal transmitted between the memory element of the microelectronic assembly 900B and the processor. For example, a signal may be transferred from the processor in the microelectronic element 940 to the storage element in the microelectronic assembly 900B, which is connected to the solder bump 941 and the solder column (Not shown) extending to the posts 990 or posts 992 through the aforementioned electrical connections including conductive elements. Signals from solder column 990 or posts 992 may be conveyed to one or more of the first or second microelectronic elements 912 and 914 along the leads of microelectronic assembly 900B.

도 13을 참조하면, 본 발명의 실시예에 따른 적층형 마이크로전자 조립체(500)는 절반의 워드 폭(half word-width)을 갖는 제1 마이크로전자 요소(501)과 절반의 워드 폭을 갖는 제2 마이크로전자 요소(502)를 포함한다. 제1 마이크로전자 요소(501)와 제2 마이크로전자 요소(502)는 상기 설명한 도 1, 도 7 또는 도 11 중의 어느 하나에 도시한 것과 유사한 적층형 구성으로 배치될 수 있으며, 제2 마이크로전자 요소의 적어도 일부가 제1 마이크로전자 요소의 위에 위치하거나, 제1 및 제2 마이크로전자 요소가 유전체 요소(503) 위에 위치한다. Referring to FIG. 13, a stacked microelectronic assembly 500 according to an embodiment of the present invention includes a first microelectronic element 501 having a half word-width and a second microelectronic element 501 having a half word width. And a microelectronic element 502. The first microelectronic element 501 and the second microelectronic element 502 may be arranged in a stacked configuration similar to that shown in either of FIGS. 1, 7, or 11 described above, At least a portion is located on top of the first microelectronic element, or the first and second microelectronic elements are located above the dielectric element 503.

유전체 요소(503)는 제1 마이크로전자 요소(501)의 앞면의 콘택이 있는 영역과 실질적으로 정렬된 제1 개구(511)를 가짐으로써, 그 위치에 노출된 전기 콘택(521)에 액세스할 수 있게 되어 있다. 유전체 요소(503)는 또한 제2 마이크로전자 요소(502)의 앞면의 콘택이 있는 영역과 실질적으로 정렬된 제2 개구(512)를 포함함으로써, 그 위치에 노출된 전기 콘택(522)에 대한 액세스가 가능하게 되어 있다. 콘택이 있는 영역은 앞서 설명한 바와 같이(도 1), 마이크로전자 요소의 중앙 영역에 위치할 수 있다. 개구(511, 512)는 도 1-도 7과 관련해서 앞서 설명한 바와 같이, 봉지재(encapsulant)로 채워질 수 있다. The dielectric element 503 has a first opening 511 that is substantially aligned with the contacted area of the front side of the first microelectronic element 501 so that the electrical contact 521 exposed at that location is accessible . The dielectric element 503 also includes a second opening 512 that is substantially aligned with the contacted area of the front side of the second microelectronic element 502 so that access to the electrical contact 522 exposed at that location . The region of contact may be located in the central region of the microelectronic element, as previously described (Figure 1). The openings 511, 512 may be filled with encapsulant, as described above with respect to Figs. 1-7.

유전체 요소(503)는, 예를 들어 와이어 본드(505), 리드 본드 또는 그외 다른 수단 등의 리드 부분(lead portion)에 의해, 제1 마이크로전자 요소(501)의 전기 콘택(521)에 전기적으로 연결될 수 있는 표면(504)에 노출된 전기 전도성 요소(531, 533a)를 가질 수 있다. 유전체 요소(503)는 또한, 예를 들어 와이어 본드(505), 리드 본드 또는 다른 수단 등의 리드 부분에 의해, 제2 마이크로전자 요소(502)의 전기 콘택(522)에 전기적으로 연결될 수 있는 표면(504)에 노출된 전기 전도성 요소(532, 533b)를 더 포함할 수 있다. 이러한 리드 부분(505)은 도 1-도 11의 실시예와 관련해서 앞서 설명한 임의의 구성으로, 전기 콘택(521)을 전기 전도성 요소(531, 533a)에 연결시킬 수 있으며, 전기 콘택(522)을 전기 전도성 요소(532, 533b)에 접속시킬 수 있다. The dielectric element 503 is electrically connected to the electrical contact 521 of the first microelectronic element 501 by a lead portion such as, for example, a wire bond 505, a lead bond or other means. May have electrically conductive elements (531, 533a) exposed to a surface (504) that may be connected. The dielectric element 503 also includes a surface that can be electrically connected to the electrical contact 522 of the second microelectronic element 502 by a lead portion such as, for example, a wire bond 505, a lead bond, And electrically conductive elements 532 and 533b exposed to the substrate 504. The lead portion 505 may connect the electrical contact 521 to the electrically conductive elements 531 and 533a in any of the configurations described above with respect to the embodiment of Figs. To the electrically conductive elements 532 and 533b.

유전체 요소(503)는 제1 마이크로전자 요소(501)의 위의 표면(504)에 노출된 전기 전도성 단자(541, 561, 571)를 더 포함할 수 있다. 이들 단자는 제1 마이크로전자 요소(501)의 전기 콘택(521)에 전기적으로 연결될 수 있다. 단자(541, 561, 571)는 각각의 단자 그룹(546, 566, 576) 내에 배치될 수 있다. 제1 마이크로전자 요소(501)와 회로 패널(702) 또는 다른 소자(도 17)의 사이에서 단자 그룹(546) 내의 단자(541)를 통해 데이터 입출력 신호가 전달될 수 있다. 하나 이상의 전원 전압, 기준 전압 또는 그외 다른 기준 전위, 예를 들어 접지에 대한 전기적 접속은, 단자 그룹(566) 내의 단자(561)를 통해 이루어질 수 있다. 일례로, 제1 기준 전위 단자(561)는, 예를 들어 회로 패널(702) 또는 그외 다른 소자(도 17) 상의 제1 기준 전위 신호에 전기적으로 접속될 수 있으며, 제2 기준 전위 단자(561)는 회로 패널 또는 다른 소자 상의 별개의 제2 기준 전위 신호에 전기적으로 접속될 수 있다. 제1 마이크로전자 요소(501)와 외부 장치 사이의 어드레스 신호(address signal)는 단자 그룹(576) 내의 단자(571)를 통해 전달될 수 있다. 단자 그룹(546, 566, 576) 내의 각각의 단자(541, 561, 571)는 제1 마이크로전자 요소(501)에만 전기적으로 접속되고 제2 마이크로전자 요소(502)에는 접속되지 않을 수 있으며, 이러한 단자들 중 하나 이상은 제1 및 제2 마이크로전자 요소에 모두 접속될 수 있다. The dielectric element 503 may further include electrically conductive terminals 541, 561, 571 exposed on the surface 504 above the first microelectronic element 501. These terminals may be electrically connected to the electrical contact 521 of the first microelectronic element 501. The terminals 541, 561, and 571 may be disposed in respective terminal groups 546, 566, and 576. A data input / output signal may be transmitted through the terminal 541 in the terminal group 546 between the first microelectronic element 501 and the circuit panel 702 or other element (Fig. 17). Electrical connections to one or more supply voltages, references, or other reference potentials, e. G., Ground, may be made through terminal 561 in terminal group 566. [ In one example, the first reference potential terminal 561 may be electrically connected to a first reference potential signal on, for example, the circuit panel 702 or other device (Fig. 17), and the second reference potential terminal 561 May be electrically connected to a separate second reference potential signal on a circuit panel or other device. The address signal between the first microelectronic element 501 and the external device can be transmitted through the terminal 571 in the terminal group 576. [ Each terminal 541,561 and 571 in the terminal groups 546,56 and 576 may be electrically connected to only the first microelectronic element 501 and not to the second microelectronic element 502, One or more of the terminals may be connected to both the first and second microelectronic elements.

유전체 요소(503)는 제2 마이크로전자 요소(502)의 위의 표면(504)에 노출된 전기 전도성 단자(542, 562, 572)를 더 포함할 수 있다. 이들 단자는 제2 마이크로전자 요소(502)의 전기 콘택(522)에 전기적으로 연결될 수 있다. 단자(542, 562, 572)는 단자 그룹(547, 567, 577) 내에 각각 배치될 수 있다. 제2 마이크로전자 요소(502)와 회로 패널(702) 또는 다른 소자(도 17)의 사이에서 단자 그룹(547) 내의 단자(542)를 통해 데이터 입/출력 신호가 전달될 수 있다. 하나 이상의 전원 전압, 기준 전압 또는 그외 다른 기준 전위, 예를 들어 접지에 대한 전기적 접속은 단자 그룹(567) 내의 단자(562)를 통해 이루어질 수 있다. 제2 마이크로전자 요소(502)와 외부 장치 사이의 어드레스 신호는 단자 그룹(577) 내의 단자(572)를 통해 전달될 수 있다. 단자 그룹(547, 567, 577) 내의 각각의 단자(542, 562, 572)는 제2 마이크로전자 요소(502)에만 전기적으로 접속되고 제1 마이크로전자 요소(501)에는 접속되지 않을 수 있으며, 이러한 단자들 중 하나 이상은 제1 및 제2 마이크로전자 요소에 모두 접속될 수 있다. The dielectric element 503 may further include electrically conductive terminals 542, 562, 572 exposed on the surface 504 above the second microelectronic element 502. These terminals may be electrically connected to the electrical contact 522 of the second microelectronic element 502. Terminals 542, 562, and 572 may be disposed within terminal groups 547, 567, and 577, respectively. A data input / output signal may be transmitted through the terminal 542 in the terminal group 547 between the second microelectronic element 502 and the circuit panel 702 or other device (Fig. 17). Electrical connections to one or more supply voltages, references, or other reference potentials, e. G., Ground, may be made through terminal 562 in terminal group 567. [ The address signal between the second microelectronic element 502 and the external device can be transmitted through the terminal 572 in the terminal group 577. [ Each terminal 542, 562, 572 in the terminal groups 547, 567, 577 may be electrically connected to only the second microelectronic element 502 and not to the first microelectronic element 501, One or more of the terminals may be connected to both the first and second microelectronic elements.

유전체 요소(503)는, 제1 마이크로전자 요소가 유전체 요소와 제2 마이크로전자 요소 사이에 배치될 수 있는 경우에도, 제1 및 제2 마이크로전자 요소의 적어도 일부분 위에 배치되며 표면(504)에 노출된 전기 전도성 요소 또는 단자(553, 563, 573)를 구비할 수 있다. 단자(553, 563, 573)는 제1 마이크로전자 요소(501)의 전기 콘택(521)과 제2 마이크로전자 요소(502)의 전기 콘택(522)에 모두 전기적으로 접속될 수 있다. 단자(553, 563, 573)는 각각 단자 그룹(558, 568, 578) 내에 배치될 수 있다. 예를 들어, 공유 클록 신호(shared clock signal), 공유 데이터 스트로브 신호, 또는 그외 다른 공유 신호(shared signal)가, 외부 장치와 마이크로전자 요소(501, 502) 사이에서 단자 그룹(558) 내의 단자(553)를 통해 전송될 수 있다. 하나 이상의 전원, 기준 전압, 또는 그외 다른 기준 전위, 예를 들어 접지에의 공유 전기 접속은 단자 그룹(568) 내의 단자(563)를 통해 이루어질 수 있다. 제1 및 제2 마이크로전자 요소와 외부 장치 사이의 공유의 어드레스 신호는 단자 그룹(578) 내의 단자(573)를 통해 전송될 수 있다. 단자 그룹(558, 568, 578) 내의 단자(553, 563, 573)는 제1 마이크로전자 요소(501) 및 제2 마이크로전자 요소(502) 중의 하나 또는 모두에 전기적으로 접속될 수 있다. The dielectric element 503 is disposed over at least a portion of the first and second microelectronic elements and may be exposed to the surface 504 even if the first microelectronic element can be disposed between the dielectric element and the second microelectronic element. Electrically conductive elements or terminals 553, 563, 573 may be provided. The terminals 553,563 and 573 may be electrically connected to both the electrical contact 521 of the first microelectronic element 501 and the electrical contact 522 of the second microelectronic element 502. [ Terminals 553, 563, 573 may be disposed within terminal groups 558, 568, 578, respectively. For example, a shared clock signal, a shared data strobe signal, or other shared signal may be provided between the external device and the microelectronic elements 501, 502 in the terminal group 558 553). ≪ / RTI > A shared electrical connection to one or more power supplies, reference voltages, or other reference potentials, e. G., Ground, may occur through terminal 563 in terminal group 568. [ A shared address signal between the first and second microelectronic elements and the external device may be transmitted via the terminal 573 in the terminal group 578. [ The terminals 553, 563 and 573 in the terminal groups 558, 568 and 578 may be electrically connected to one or both of the first microelectronic element 501 and the second microelectronic element 502.

도 13에 도시된 단자 그룹(546, 547, 558, 566, 567, 568, 576, 577, 578)은 각각 단자(541, 542, 553, 561, 562, 563, 571, 572, 573)를 포함하는 것으로 되어 있지만, 다른 예에서는 각각의 단자 그룹이 임의의 기하학적 구성으로 배치된 임의의 개수의 단자를 포함할 수 있으며, 임의의 단자 그룹 내의 단자는 서로 인접해 있을 필요는 없다. 또한, 2개 이상의 단자 그룹 내의 단자는 서로 중첩되거나 혼재되어 있을 수 있다. 예를 들어, 단자 그룹(546) 내의 단자(541)가 단자 그룹(566) 내의 단자(561)와 혼재(intersperse)되어 있을 수 있다. The terminal groups 546, 547, 558, 566, 567, 568, 576, 577, 578 shown in Fig. 13 include terminals 541, 542, 553, 561, 562, 563, 571, 572, However, in another example, each terminal group may include any number of terminals arranged in any geometrical configuration, and the terminals in any terminal group need not be adjacent to each other. In addition, the terminals in two or more terminal groups may be overlapped or mixed with each other. For example, the terminals 541 in the terminal group 546 may be interspersed with the terminals 561 in the terminal group 566.

바람직한 실시예로서, 제1 개구(511)와 제2 개구(512) 사이에 위치한 단자(553, 563, 573)는 마이크로전자 요소(501, 502)에 전기적으로 연결된 공유 단자이다. 그러나, 단자(553, 563, 573) 중의 하나 이상은 적층형 마이크로전자 조립체(500)의 바람직한 특성에 따라, 마이크로전자 요소(501, 502) 중의 하나에만 전기적으로 연결되도록 할 수 있다. 마찬가지로, 바람직한 실시예로서, 제1 개구(511)의 좌측에 위치한 단자(541, 561, 571)는 제1 마이크로전자 요소(501)에만 전기적으로 접속되도록 하고, 제2 개구(512)의 우측에 위치한 단자(542, 562, 572)는 제2 마이크로전자 요소(502)에만 전기적으로 접속된다. 그러나 도 17에서 추가로 설명하는 바와 같은 조립체 또는 시스템에서와 같이, 회로 패널이나 다른 소자에도 접속되는 경우, 단자(561, 562, 571, 572) 중의 하나 이상은, 예를 들어 회로 패널(702) 또는 그외 다른 소자(도 17 참조) 내의 전기 접속부를 통해 마이크로전자 요소(501, 502)에 전기적으로 접속될 수 있다. As a preferred embodiment, the terminals 553, 563, 573 located between the first opening 511 and the second opening 512 are shared terminals electrically connected to the microelectronic elements 501, 502. However, one or more of the terminals 553, 563, 573 may be electrically connected only to one of the microelectronic elements 501, 502, depending on the desired characteristics of the stacked microelectronic assembly 500. Likewise, in a preferred embodiment, the terminals 541, 561, 571 located on the left side of the first opening 511 are electrically connected only to the first microelectronic element 501, The terminals 542, 562, 572 located are electrically connected to only the second microelectronic element 502. One or more of the terminals 561, 562, 571, 572 may be electrically connected to the circuit panel 702, for example, when connected to a circuit panel or other device, such as in an assembly or system as further described in FIG. Or may be electrically connected to the microelectronic elements 501, 502 via electrical connections in other devices (see FIG. 17).

유전체 소자(503)는 표면(504)의 아래에 위치하거나, 제2 면(34)(도 1 참조)에 배치 또는 노출된 접지판(ground plane) 또는 전원판(power plane)(509)을 더 포함할 수 있다. 이러한 판(509)은 하나 이상의 어드레스 신호 단자(571, 572, 573)의 아래에 위치할 수 있다. 이러한 판(509)은 단자(571, 572, 573)를 거쳐가는 신호 내의 노이즈를 감소시킬 수 있으며, 이에 추가로 또는 이와 선택적으로, 적층형 마이크로전자 조립체(500)를 하나 이상의 적용가능한 표준, 예를 들어 JEDEC 표준에 부합하도록 할 수 있다. 도 13에는 접지판 또는 전원판(509)이 유전체 소자(503) 전체를 가로질러 연장하는 단일의 요소로서 도시되어 있지만, 다른 실시예에서는, 판(509)이 별개의 접지판 부분 또는 전원판 부분이 될 수 있다. 예를 들어, 접지판 또는 전원판(509)은 단자 그룹(576, 577, 578)의 각각의 아래에 위치하는 별개의 판 부분을 포함할 수 있는데, 개구(511)와 개구(512)의 위치에 있는 각각의 판 부분 사이에 갭이 존재한다. 적층형 마이크로전자 조립체(500)는 접지판 또는 전원판(509)을 포함하는 것으로 도시되어 있지만, 이러한 접지판 또는 전원판은 임의 선택적이며, 일례로 적층형 마이크로전자 조립체에서 이를 제거해도 된다. The dielectric element 503 may further include a ground plane or a power plane 509 located below the surface 504 or disposed or exposed to the second surface 34 . Such a plate 509 may be located under one or more address signal terminals 571, 572, Such a plate 509 may reduce noise in the signal going through the terminals 571, 572, 573 and may additionally or alternatively include a stack of microelectronic assemblies 500 that may be coupled to one or more applicable standards, It can be made to conform to the JEDEC standard. Although a ground or power supply plate 509 is shown as a single element extending across the entire dielectric element 503 in Figure 13, in another embodiment, the plate 509 may be a separate ground plate portion or power supply plate portion . For example, the ground plate or power plate 509 may include separate plate portions located below each of the terminal groups 576, 577, 578, wherein the positions of the openings 511 and 512 Lt; RTI ID = 0.0 > of the < / RTI > The stacked microelectronic assembly 500 is shown as including a ground plate or power plate 509, but such ground plate or power plate is optional and may be removed, for example, from a stacked microelectronic assembly.

제1 및 제2 마이크로전자 요소(501, 502) 중의 하나가 제1 및 제2 마이크로전자 요소(501, 502) 중의 다른 요소의 적어도 일부분 위에 배치되는 적층형 마이크로전자 조립체(500)가 갖는 장점 중의 하나는 유전체 요소(503)의 표면(504)에 있는 단자[예를 들어, 단자(541)]를 마이크로전자 요소[예를 들어, 제1 마이크로전자 요소(501)]의 앞면에 노출된 전기 콘택[예를 들어, 전기 콘택(521)]에 전기적으로 접속시키는 상대적으로 짧은 길이의 트레이스(506)를 제공한다는 점이다. 특히 높은 콘택 밀도와 미세 피치를 갖는 마이크로전자 조립체에서는, 트레이스(506, 507)와 같이 인접한 트레이스 사이에서의 기생 용량(parasitic capacitance)이 상당히 클 수 있다. 트레이스의 길이가 비교적 짧은 적층형 마이크로전자 조립체(500)와 같은 마이크로전자 조립체에서는, 트레이스(506, 507)와 같이, 특히 인접한 트레이스 사이에서 기생 용량을 감소시킬 수 있다. One of the advantages of the stacked microelectronic assembly 500 where one of the first and second microelectronic elements 501 and 502 is disposed on at least a portion of the other of the first and second microelectronic elements 501 and 502 E. G., Terminal 541) on surface 504 of dielectric element 503 to electrical contact (e. G., Terminal 541) exposed on the front side of the microelectronic element (e. G., First microelectronic element 501) (E. G., Electrical contact 521). ≪ / RTI > In microelectronic assemblies, particularly those with high contact densities and fine pitches, the parasitic capacitance between adjacent traces, such as traces 506 and 507, can be quite large. In microelectronic assemblies, such as stacked microelectronic assemblies 500, where the length of the trace is relatively short, parasitic capacitance can be reduced, especially between traces adjacent, such as traces 506 and 507.

제1 및 제2 마이크로전자 요소(501, 502) 중의 하나가 제1 및 제2 마이크로전자 요소(501, 502) 중의 다른 요소의 적어도 일부분 위에 배치되는 적층형 마이크로전자 조립체(500)가 갖는 장점 중의 다른 하나는 유전체 요소(503)의 표면(504)에 있는 데이터 입/출력 신호 단자[예를 들어, 단자(541, 542)]를 전기 콘택(531, 532)에 전기적으로 연결시켜서, 제1 및 제2 마이크로전자 요소의 각각의 앞면에 있는 전기 콘택(521, 522)에 연결되도록 하는 트레이스(506, 508)가 유사한 길이를 갖는다는 것이다. 절반의 워드 폭을 갖는 마이크로전자 요소(501, 502)를 포함할 수 있는 적층형의 마이크로전자 조립체(500)와 같은 마이크로전자 조립체에서, 서로 유사한 길이를 갖는 트레이스(506, 508)에 의해, 마이크로전자 요소와 단자(5412, 542) 사이에서의 데이터 입출력 신호의 전파 지연(propagation delay)이 비교적 적합하도록 할 수 있다. 또한, 인접한 데이터 입출력 신호 단자(542)를 전기 콘택(532)에 전기적으로 접속시키고, 이에 의해 전기 콘택(522)에도 전기적으로 접속되는 트레이스(516, 517)의 길이를 유사하게 하여 설치할 수 있다. One of the advantages of the stacked microelectronic assembly 500 in which one of the first and second microelectronic elements 501 and 502 is disposed on at least a portion of the other of the first and second microelectronic elements 501 and 502 One electrically connects the data input / output signal terminals (e.g., terminals 541 and 542) on the surface 504 of the dielectric element 503 to the electrical contacts 531 and 532, The traces 506 and 508 which are connected to the electrical contacts 521 and 522 on the respective front side of the two microelectronic elements have similar lengths. In microelectronic assemblies such as stacked microelectronic assemblies 500 that may include microelectronic elements 501 and 502 having half word widths, microelectronic assemblies, such as microelectronic assemblies 500 and 508, The propagation delay of the data input / output signal between the element and the terminals 5412 and 542 can be relatively matched. It is also possible to electrically connect the adjacent data input / output signal terminals 542 to the electrical contacts 532 so that the lengths of the traces 516 and 517 electrically connected to the electrical contacts 522 are similar.

제1 및 제2 마이크로전자 요소(501, 502) 중의 하나가 제1 및 제2 마이크로전자 요소(501, 502) 중의 다른 요소의 적어도 일부분 위에 배치되는 적층형 마이크로전자 조립체(500)가 갖는 장점 중의 또 다른 하나는 공유 클록 신호 단자(553) 및/또는 공유 데이터 스트로브 신호 단자(553)를 콘택(533a, 533b)에 전기적으로 접속시켜서 각각의 마이크로전자 요소에도 전기적으로 접속되도록 하는 유사한 길이를 갖는 트레이스(518, 519)를 설치할 수 있다는 것이다. 데이터 스트로브 신호 단자(533) 또는 클록 신호 단자(533) 또는 이들 모두는 각각의 마이크로전자 요소(501, 502)에 대하여 실질적으로 동일한 로딩 및 전기 경로 길이를 가질 수 있으며, 마이크로전자 요소에 대한 경로 길이는 비교적 짧게 할 수 있다. One of the advantages of the stacked microelectronic assembly 500 in which one of the first and second microelectronic elements 501 and 502 is disposed on at least a portion of the other of the first and second microelectronic elements 501 and 502 The other is a trace (not shown) having a similar length that electrically connects the shared clock signal terminal 553 and / or the shared data strobe signal terminal 553 to the contacts 533a and 533b, 518, 519). The data strobe signal terminal 533 or the clock signal terminal 533 or both may have substantially the same loading and electrical path lengths for each microelectronic element 501 and 502, Can be relatively short.

도 14를 참조하면, 본 발명의 실시예에 의한 적층형 마이크로전자 조립체(600)는 풀 워드 폭(full word-width)을 가진 제1 마이크로전자 요소(601)와 풀 워드 폭을 가진 제2 마이크로전자 요소(602)를 포함한다. 마이크로전자 조립체(600)는 도 13에 나타낸 적층형 마이크로전자 조립체(500)와 유사하지만, 별개의 데이터 입출력 신호 단자에 전기적으로 접속된 마이크로전자 요소가 절반의 워드 폭(half word-width)을 갖는다는 점이 다르다. 마이크로전자 조립체(600)는 동일한 공유의 데이터 입출력 신호 단자에 접속될 수 있는 풀 워드 폭의 마이크로전자 요소를 구비할 수 있다. 14, a stacked microelectronic assembly 600 according to an embodiment of the present invention includes a first microelectronic element 601 having a full word-width and a second microelectronic element 602 having a full word width. Element 602. The < / RTI > The microelectronic assembly 600 is similar to the stacked microelectronic assembly 500 shown in FIG. 13, except that the microelectronic elements electrically connected to the separate data input / output signal terminals have a half word-width The point is different. The microelectronic assembly 600 may have a full word width microelectronic element that may be connected to the same shared data input / output signal terminal.

제2 마이크로전자 요소(602)의 적어도 일부는 제1 마이크로전자 요소(601)의 위에 위치하며, 제1 및 제2 마이크로전자 요소 모두가 유전체 요소(603)의 위에 위치한다. 유전체 요소(603)는 제1 마이크로전자 요소(601)의 위에 위치한 유전체 요소의 표면(604)에 노출된 전기 전도성 단자(651, 661, 671)를 포함할 수 있다. 단자(651, 661, 671)는 단자 그룹(656, 666, 676)에 각각 배치될 수 있다. 예를 들어, 클록 신호, 데이터 스트로브 신호, 또는 그외 다른 신호가, 외부 장치와 제1 마이크로전자 요소(601) 사이에서 단자 그룹(656) 내의 단자(651)를 통해 전송될 수 있다. 하나 이상의 전원 전압, 기준 전압, 또는 그외 다른 기준 전위, 예를 들어 접지에 대한 전기 접속은 단자 그룹(666) 내의 단자(661)를 통해 이루어질 수 있다. 제1 마이크로전자 요소(601)와 외부 장치 사이에서의 어드레스 신호는 단자 그룹(676) 내의 단자(671)를 통해 전송될 수 있다. At least a portion of the second microelectronic element 602 is located on top of the first microelectronic element 601 and both the first and second microelectronic elements are located on top of the dielectric element 603. The dielectric element 603 may include electrically conductive terminals 651, 661, and 671 exposed to the surface 604 of the dielectric element located above the first microelectronic element 601. The terminals 651, 661, and 671 may be disposed in the terminal groups 656, 666, and 676, respectively. For example, a clock signal, a data strobe signal, or other signal may be transmitted through the terminal 651 in the terminal group 656 between the external device and the first microelectronic element 601. Electrical connections to one or more supply voltages, references, or other reference potentials, e. G., Ground, may be made through terminal 661 in terminal group 666. [ The address signal between the first microelectronic element 601 and the external device can be transmitted via the terminal 671 in the terminal group 676. [

유전체 요소(603)는 제2 마이크로전자 요소(602)의 위에 위치하는 유전체 요소의 앞면(604)에 노출된 전기 전도성 요소 또는 단자(652, 662, 672)를 더 구비할 수 있다. 이들 단자는 제2 마이크로전자 요소(602)의 전기 콘택(622)에 전기 접속될 수 있다. 단자(652, 662, 672)는 단자 그룹(657, 667, 677) 내에 각각 배치될 수 있다. 예를 들어, 클록 신호, 데이터 스트로브 신호, 또는 그외 다른 신호가, 외부 장치와 제2 마이크로전자 요소(602) 사이에서 단자 그룹(657) 내의 단자(652)를 통해 전송될 수 있다. 하나 이상의 전원 전압, 기준 전압, 또는 그외 다른 기준 전위, 예를 들어 접지에 대한 전기 접속은 단자 그룹(667) 내의 단자(662)를 통해 이루어질 수 있다. 제2 마이크로전자 요소(602)와 외부 장치 사이에서의 어드레스 신호는 단자 그룹(677) 내의 단자(672)를 통해 전송될 수 있다. The dielectric element 603 may further include electrically conductive elements or terminals 652, 662 and 672 exposed to the front surface 604 of the dielectric element located above the second microelectronic element 602. These terminals may be electrically connected to the electrical contacts 622 of the second microelectronic component 602. The terminals 652, 662, and 672 may be disposed within the terminal groups 657, 667, and 677, respectively. For example, a clock signal, a data strobe signal, or other signal may be transmitted through the terminal 652 in the terminal group 657 between the external device and the second microelectronic element 602. Electrical connections to one or more supply voltages, references, or other reference potentials, e. G., Ground, may be made through terminal 662 in terminal group 667. [ The address signal between the second microelectronic element 602 and the external device can be transmitted via the terminal 672 in the terminal group 677. [

유전체 요소(603)는 제1 마이크로전자 요소가 유전체 요소와 제2 마이크로전자 요소 사이에 배치될 수 있어도, 제1 및 제2 마이크로전자 요소의 적어도 일부분 위에 위치하며 유전체 요소의 표면(604)에 노출된 전기 전도성 요소 또는 단자(643, 653, 663, 673)를 구비할 수 있다. 단자(643, 653, 663, 673) 중의 일부 또는 모두는 제1 마이크로전자 요소(601)의 전기 콘택(621) 및 제2 마이크로전자 요소(602)의 전기 콘택(622)에 전기적으로 연결될 수 있다. 단자(643, 653, 663, 673)는 단자 그룹(648, 658, 668, 678) 내에 각각 배치될 수 있다. 공유 데이터 입출력 신호는 마이크로전자 요소(601, 602)와 회로 패널(702) 또는 그외 다른 소자(도 17 참조) 사이에서, 단자 그룹(648) 내의 단자(643)를 통해 전송될 수 있다. 공유 클록 신호(shared clock signal), 공유 데이터 스트로브 신호, 또는 그외 다른 공유 신호가, 외부 장치와 마이크로전자 요소(601, 602) 사이에서 단자 그룹(658) 내의 단자(653)를 통해 전송될 수 있다. 하나 이상의 전원, 기준 전압, 또는 그외 다른 기준 전위, 예를 들어 접지에의 공유의 전기 접속은 단자 그룹(668) 내의 단자(663)를 통해 이루어질 수 있다. 제1 및 제2 마이크로전자 요소와 외부 장치 사이의 공유의 어드레스 신호는 단자 그룹(678) 내의 단자(673)를 통해 전송될 수 있다. The dielectric element 603 is positioned over at least a portion of the first and second microelectronic elements and is exposed to the surface 604 of the dielectric element even though the first microelectronic element may be disposed between the dielectric element and the second microelectronic element. Electrically conductive elements or terminals 643, 653, 663, 673 may be provided. Some or all of the terminals 643,653,663 and 673 may be electrically connected to the electrical contact 621 of the first microelectronic component 601 and the electrical contact 622 of the second microelectronic component 602 . The terminals 643, 653, 663, and 673 may be disposed within the terminal groups 648, 658, 668, and 678, respectively. A shared data input and output signal may be transmitted through the terminal 643 in the terminal group 648 between the microelectronic elements 601 and 602 and the circuit panel 702 or other device (see FIG. 17). A shared clock signal, a shared data strobe signal, or other shared signal may be transmitted through the terminal 653 in the terminal group 658 between the external device and the microelectronic elements 601 and 602 . Electrical connections to one or more power supplies, reference voltages, or other reference potentials, e. G., To ground, may be made through terminal 663 in terminal group 668. [ A shared address signal between the first and second microelectronic elements and the external device may be transmitted via the terminal 673 in the terminal group 678.

도 15를 참조하면, 적층형 마이크로전자 조립체(500')는 도 13에 나타낸 적층형 마이크로전자 조립체(500)와 유사하지만, 제1 마이크로전자 요소(501)의 전기 콘택(521)을 단자 그룹(546) 내에 배치된 전기 전도성 단자(541a, 541b)에 전기적으로 접속시키는 교번 트레이스 라우팅(alternate trace routing) 구성이 제공된다는 점이 다르다. 도 15는 도 13 중에서, 도 13의 참조 번호 14로 나타낸 위치의 부분을 확대한 도면이다. 도 13에서, 유전체 요소(503)의 표면(504)에 있는 단자(541)를 전기 콘택(521)에 전기적으로 접속시키는 트레이스(506, 507)가 동일하지 않은 길이를 갖는 것으로 도시되어 있다. 도 15는 단자(541a, 541b)를, 동일한 길이를 갖는 전기 콘택(521)에 전기적으로 연결하는 교번 리드(alternate lead)를 나타낸다. 15, the stacked microelectronic assembly 500 'is similar to the stacked microelectronic assembly 500 shown in FIG. 13, except that the electrical contact 521 of the first microelectronic element 501 is connected to the terminal group 546, Except that an alternate trace routing arrangement is provided which electrically connects the electrically conductive terminals 541a, FIG. 15 is an enlarged view of a portion at a position indicated by reference numeral 14 in FIG. 13 in FIG. In FIG. 13, traces 506 and 507, which electrically connect terminals 541 on surface 504 of dielectric element 503 to electrical contacts 521, are shown to have unequal lengths. Figure 15 shows an alternate lead that electrically connects terminals 541a and 541b to an electrical contact 521 having the same length.

유전체 층(503')은 2개의 금속층 기판이 될 수 있는데, 트레이스가 도 1에 나타낸 제2 면(34)과 같이, 유전체 층의 표면(504)을 따라 그리고 제2 층을 따라 실질적으로 평행한 2개의 판 내에 경로설정될 수 있다. 이러한 제2 층 또는 면은 단자(541a, 541b) 아래에 위치될 수 있으며, 이에 의해 트레이스(506', 507')가 단자(541a)와 직접 접촉하지 않고 단자(541a)의 바로 아래로 연장될 수 있다. The dielectric layer 503 'can be two metal layer substrates, with traces extending substantially along the surface 504 of the dielectric layer and along the second layer, such as the second surface 34 shown in FIG. 1 Can be routed in two plates. This second layer or surface may be positioned below the terminals 541a and 541b so that the traces 506 'and 507' do not directly contact the terminals 541a and extend directly below the terminals 541a .

트레이스(506', 507')는 상이한 리드 라우팅 구성을 통해 전기 콘택(521)에 각각 전기적으로 연결될 수 있다. 일례로, 와이어 본드(505)에 연결된 전기 전도성 요소(531)는 전도성 요소(531)의 아래에 위치할 수 있는 전기 전도성 비아를 통해 제2 표면상의 트레이스(506', 507')에 전기적으로 접속될 수 있다. 일례로, 트레이스(506', 507')는 표면(504)과 제2 층(도시 안 됨) 사이에서 연장하는 별개의 전도성 비아를 통해 전도성 요소(531)에 전기적으로 연결될 수 있다. 다른 예로서, 전기 전도성 요소(531)는 제2 층[예를 들어, 제2 면(34)]에 노출될 수 있으며, 와이어 본드(505)는 전도성 요소(531)와 전기 콘택(521) 사이에서 직접 연장될 수 있다. Traces 506 'and 507' may be electrically connected to electrical contacts 521 through different lead routing configurations, respectively. The electrically conductive element 531 connected to the wire bond 505 is electrically connected to the trace 506 ', 507' on the second surface via electrically conductive vias, which may be located below the conductive element 531 . In one example, traces 506 ', 507' may be electrically connected to conductive element 531 through separate conductive vias extending between surface 504 and a second layer (not shown). As another example, the electrically conductive element 531 may be exposed to a second layer (e.g., second surface 34) and the wire bond 505 may be exposed between the conductive element 531 and the electrical contact 521 As shown in FIG.

도 15에 나타낸 바와 같이, 트레이스(506')는 표면(504)과 제2 층 사이에서 연장하는 전도성 비아(536)를 통해, 그리고 전도성 비아(536)와 단자(541a) 사이에서 연장하는 트레이스(506")를 통해 단자(541a)에 전기적으로 연결될 수 있다. 트레이스(507')는 표면(504)과 제2 층 사이에서 연장하는 전도성 비아(537)를 통해 그리고 전도성 비아(537)와 단자(541b) 사이에서 연장하는 트레이스(507")를 통해 단자(541b)에 전기적으로 연결될 수 있다. 단자(541a, 541b)와 전기 콘택(521) 사이의 리드의 전체 길이는, 단자(541a, 541b) 사이에 전도성 비아(536, 537)를 형성함으로써 동일하게 할 수 있는데, 트레이스(506')와 트레이스(507')가 동일한 길이가 되도록 하고, 트레이스(506")와 트레이스(507")가 동일한 길이가 되도록 한다. 15, traces 506 'extend through conductive vias 536 extending between surface 504 and the second layer and through traces (not shown) extending between conductive vias 536 and terminals 541a. The trace 507'is electrically connected through the conductive vias 537 extending between the surface 504 and the second layer and through the conductive vias 537 and the terminals 541a through the conductive vias 537. The traces 507 ' 541b through traces 507 "extending between the terminals 541a and 541b. The total length of the leads between the terminals 541a and 541b and the electrical contact 521 can be made the same by forming conductive vias 536 and 537 between the terminals 541a and 541b with the traces 506 ' So that traces 507 'are of equal length and traces 506' 'and 507' 'are of equal length.

도 16은 둘 이상의 마이크로전자 조립체(710)를 포함하는 모듈(700)을 나타내는데, 마이크로전자 조립체가 마이크로전자 조립체(710)와 신호를 주고받기 위한 전기적 인터페이스(720)를 갖는 하나의 유닛 내에 함께 배치되어 있다. 전기적 인터페이스는 마이크로전자 요소의 각각에 공통인 신호 또는 기준 전위를 전송하기 위한 하나 이상의 콘택, 예를 들어 전원 및 접지를 포함할 수 있다. 마이크로전자 조립체(710)는 앞서 설명한 조립체들 중 임의의 것으로 해도 된다. 일례로, 모듈(700)은 마더보드 상에 설치될 수 있는 것과 같이, 시스템의 다른 커넥터의 대응하는 슬롯에 삽입하기 위한 크기를 갖는 하나 이상의 부분을 갖는 듀얼 인라인 메모리 모듈("DIMM": dual in-line memory module) 또는 싱글 인라인 메모리 모듈("SIMM": single in-line memory module)이 될 수 있다. 이러한 DIMM 또는 SIMM에서, 전기적 인터페이스(electrical interface)는 슬롯 커넥터 내의 다수의 대응하는 스프링 콘택과 결합시키기에 적합한 콘택(730)을 가질 수 있다. 이러한 스프링 콘택은 대응하는 모듈 콘택에 결합시키기 위해 각 슬롯의 한쪽 면 또는 여러 면상에 배치될 수 있다. 다양한 다른 모듈 및 상호접속 구성이 가능한데, 모듈이 비적층형(unstacked) 또는 적층형(예를 들어, 도 11, 도 12 참조)의 마이크로전자 조립체를 구비하거나, 병렬 또는 직렬의 전기적 인터페이스를 구비하거나, 전기 신호를 모듈과 주고받기 위한 병렬 및 직렬의 전기적 인터페이스의 조합을 구비할 수 있다. 본 발명에 의해 모듈(700)과 시스템 인터페이스 사이의 임의의 유형의 전기 상호접속 구성이 가능하다는 것을 알 수 있을 것이다.
16 illustrates a module 700 that includes two or more microelectronic assemblies 710 that are placed together in a unit having an electrical interface 720 for signaling to and from the microelectronic assembly 710 . The electrical interface may include one or more contacts for transmitting signals or reference potentials common to each of the microelectronic elements, e.g., power and ground. The microelectronic assembly 710 may be any of the previously described assemblies. In one example, the module 700 may be a dual in-line memory module ("DIMM") having one or more portions sized for insertion into corresponding slots of other connectors of the system, such as may be installed on a motherboard line memory module or a single in-line memory module ("SIMM "). In such a DIMM or SIMM, the electrical interface may have a contact 730 suitable for coupling with a plurality of corresponding spring contacts in the slot connector. Such a spring contact may be disposed on one or more sides of each slot to engage corresponding module contacts. A variety of different modules and interconnection arrangements are possible, in which the module comprises a microelectronic assembly of unstacked or stacked (e.g., see FIGS. 11 and 12), has a parallel or series electrical interface, And a combination of parallel and serial electrical interfaces for sending and receiving signals to and from the module. It will be appreciated that any type of electrical interconnect configuration between the module 700 and the system interface is possible with the present invention.

*앞서 설명한 마이크로전자 조립체 중의 임의의 것이나 모두는, 제1 또는 제2 마이크로전자 요소 중의 하나 이상의 요소의 뒷면을, 제조 공정을 완료한 후에, 마이크로전자 조립체의 외부 표면에 적어도 부분적으로 노출시킬 수 있다. 따라서, 도 1과 관련해서 앞서 설명한 조립체의 경우, 제1 또는 제2 마이크로전자 요소(12, 14)의 뒷면(18, 24) 중의 하나 또는 모두는 완성된 조립체에서 부분적으로 또는 전체가 노출될 수 있다. 오버몰드(overmold) 또는 그외 다른 봉지 또는 패키징 구조가 마이크로전자 요소와 접촉하거나 이에 인접해서 배치될 수 있지만, 뒷면은 부분적으로 또는 전체적으로 노출될 수 있다. Any or all of the microelectronic assemblies described above may at least partially expose the backside of one or more of the first or second microelectronic elements to the outer surface of the microelectronic assembly after completing the manufacturing process . 1, one or both of the back sides 18, 24 of the first or second microelectronic elements 12, 14 may be partially or wholly exposed in the finished assembly have. An overmold or other encapsulation or packaging structure may be placed in contact with or adjacent to the microelectronic element, but the backside may be partially or wholly exposed.

상기 설명한 실시예 중 임의의 실시예에서, 마이크로전자 조립체는 금속, 그라파이트(graphite) 또는 임의의 다른 적절한 열 전도성을 가진 재료로 만들어진 방열판(heat spreader)을 포함할 수 있다. 일례로, 방열판은 제1 마이크로전자 요소에 인접해서 배치된 금속층을 포함한다. 금속층은 제1 마이크로전자 요소의 뒷면에 노출될 수 있다. 이와 달리, 방열판은 제1 마이크로전자 요소의 뒷면의 적어도 일부를 덮는 봉지재 또는 오버몰드를 포함한다. In any of the embodiments described above, the microelectronic assembly may include a heat spreader made of a metal, graphite or any other suitable thermal conductive material. In one example, the heat sink comprises a metal layer disposed adjacent the first microelectronic element. The metal layer may be exposed on the back side of the first microelectronic element. Alternatively, the heat sink comprises an encapsulant or overmold covering at least a portion of the backside of the first microelectronic element.

상기 설명한 마이크로전자 조립체는 도 17에 나타낸 것과 같은 다양한 전자 시스템의 구성에 사용될 수 있다. 예를 들어, 본 발명의 실시예에 따른 시스템(800)은 다른 전자 부품(808, 810)과 관련하여 앞서 설명한 것과 같은 마이크로전자 조립체(806)를 포함한다. 도시한 예에서, 부품(808)은 반도체 칩이며, 부품(810)은 디스플레이 스크린이지만, 다른 부품을 사용해도 된다. 물론, 도 17에는 예시를 위해 2개의 부품만 도시하고 있지만, 시스템은 이러한 부품을 임의의 수만큼 포함할 수 있다. 마이크로전자 조립체(806)는 앞서 설명한 것들 중 임의의 조립체가 될 수 있다. 변형예로서, 이러한 마이크로전자 조립체를 임의의 수만큼 사용해도 된다. The above-described microelectronic assembly can be used in the construction of various electronic systems as shown in Fig. For example, system 800 in accordance with an embodiment of the present invention includes a microelectronic assembly 806 as described above with respect to other electronic components 808, 810. In the illustrated example, component 808 is a semiconductor chip and component 810 is a display screen, but other components may be used. Of course, only two components are shown in Fig. 17 for illustrative purposes, but the system can include any number of such components. The microelectronic assembly 806 can be any of the previously described assemblies. As an alternative, any number of such microelectronic assemblies may be used.

마이크로전자 조립체(806)와 부품(808, 810)은 점선으로 개략적으로 도시한 공통의 하우징(801) 내에 설치되며, 서로 전기적으로 상호접속되어 원하는 회로를 형성할 수 있다. 도시한 시스템에서, 시스템은 플렉시블 PCB(인쇄회로기판)와 같은 회로 패널(802)을 포함하며, 이 회로 패널은 부품들을 서로 접속시키는 많은 도체(804)를 포함할 수 있는데, 도 17에서는 도체를 하나만 도시하고 있다. 그러나, 이러한 것들은 예시에 불과하며, 전기 접속을 이루기 위한 것이면 임의의 적절한 구조를 사용할 수 있다. The microelectronic assembly 806 and components 808 and 810 are provided in a common housing 801 schematically shown by dashed lines and may be electrically interconnected to form a desired circuit. In the illustrated system, the system includes a circuit panel 802 such as a flexible PCB (printed circuit board), which may include a number of conductors 804 connecting the components together, Only one is shown. However, these are merely illustrative, and any suitable structure may be used as long as the electrical connection is achieved.

하우징(801)은, 예를 들어 셀폰이나 PDA 등에 사용할 수 있는 유형의 휴대형 하우징으로 도시되어 있으며, 스크린(810)이 하우징의 표면에 노출되어 있다. 구조체(806)가 이미징 칩(imaging chip)과 같은 감광성 요소를 포함하는 경우, 렌즈(811) 또는 그외 다른 광학 장치가 광을 구조체로 제공하기 위해 설치될 수 있다. 도 17에 개략적으로 나타낸 시스템은 예시에 불과하며, 상기 설명한 구조체를 사용해서, 데스크톱 컴퓨터, 라우터 등과 같은 고정형 구조체로서 간주되는 시스템을 포함한 다른 시스템을 구성할 수 있다. The housing 801 is shown as a portable housing of a type that can be used, for example, in a cell phone or PDA, and the screen 810 is exposed on the surface of the housing. When the structure 806 comprises a photosensitive element such as an imaging chip, a lens 811 or other optical device may be installed to provide light to the structure. The system schematically shown in Fig. 17 is merely an example, and the above-described structure can be used to configure another system including a system regarded as a fixed structure such as a desktop computer, a router, and the like.

본 명세서에서는 본 발명을 특정 실시예를 들어 설명하였지만, 이들 실시예는 본 발명의 원리와 응용에 대한 예시에 불과하다는 것을 이해할 수 있을 것이다. 따라서, 청구범위에서 청구하는 본 발명의 정신과 범위를 벗어남이 없이, 예시한 실시예에 대해 많은 변형이 가능하다는 것을 이해하여야 한다. Although the present invention has been described herein with reference to specific embodiments, it is to be understood that these embodiments are merely illustrative of the principles and applications of the present invention. It is, therefore, to be understood that many modifications are possible in the illustrated embodiments without departing from the spirit and scope of the invention as claimed.

본 명세서에서 개시한 많은 종속 청구항 및 특징은 독립 청구항에 제시된 것보다 다양한 방식으로 조합될 수 있다. 개별 실시예들과 관련해서 기재한 특징들은 개시된 실시예들의 다른 특징들과 공유될 수 있다는 것을 이해하여야 한다. Many dependent claims and features disclosed herein may be combined in a variety of ways than those set forth in the independent claims. It should be understood that the features described in connection with the individual embodiments may be shared with other features of the disclosed embodiments.

Claims (6)

서로 반대 방향으로 향하는 제1 면 및 제2 면과, 상기 제1 면 및 제2 면 사이에서 연장된 개구를 갖는 유전체 요소;
뒷면, 상기 유전체 요소와 마주 향하는 앞면, 제1 에지, 상기 제1 에지로부터 떨어져 있는 상기 앞면에 노출된 다수의 콘택, 및 상기 제1 면을 따라 상기 콘택으로부터 상기 제1 에지에 인접한 제1 면에 노출된 재분배 패드(redistribution pad)까지 연장된 재분배 도체(redistribution conductor)를 구비하는 제1 마이크로전자 요소; 및
뒷면, 앞면, 및 상기 앞면에 노출되고 상기 제1 마이크로전자 요소의 제1 에지를 넘어 돌출된 다수의 콘택을 구비하는 제2 마이크로전자 요소
를 포함하며,
상기 제1 마이크로전자 요소의 재분배 패드와 상기 제2 마이크로전자 요소의 콘택은 상기 유전체 요소 내의 개구와 정렬된 것을 특징으로 하는 마이크로전자 조립체. A dielectric element having a first side and a second side facing each other and an opening extending between the first side and the second side;
A plurality of contacts exposed on the front side away from the first edge and a plurality of contacts on the first side adjacent the first edge from the contacts along the first side, A first microelectronic element having a redistribution conductor extending to an exposed redistribution pad; And
A second microelectronic element having a back side, a front side, and a plurality of contacts exposed on the front side and protruding beyond a first edge of the first microelectronic element
/ RTI >
Wherein a contact of the redistribution pad of the first microelectronic element and the second microelectronic element is aligned with an opening in the dielectric element. 제1항에 있어서,
상기 유전체 요소는 상기 유전체 요소의 제2 면에 노출된 단자를 포함한 전기 전도성 요소를 포함하며,
상기 제1 마이크로전자 요소의 상기 재분배 패드로부터 상기 개구를 통해 상기 유전체 요소 상의 전기 전도성 요소 중의 몇몇까지 연장된 제1 리드와, 상기 제2 마이크로전자 요소의 콘택으로부터 상기 개구를 통해 상기 유전체 요소 상의 전기 전도성 요소 중의 몇몇까지 연장된 제2 리드를 더 포함하는 마이크로전자 조립체. The method according to claim 1,
Wherein the dielectric element comprises an electrically conductive element including a terminal exposed on a second side of the dielectric element,
A first lead extending from the redistribution pad of the first microelectronic element through the opening to a portion of the electrically conductive elements on the dielectric element and a second lead extending from the contact of the second microelectronic element through the opening to the electrical Further comprising a second lead extended to some of the conductive elements. 제1항에 따른 구조체와 상기 구조체에 전기적으로 접속된 하나 이상의 전자 부품을 포함하는 것을 특징으로 하는 시스템. 11. A system, comprising: a structure according to claim 1; and at least one electronic component electrically connected to the structure. 제3항에 있어서,
상기 구조체와 상기 하나 이상의 전자 부품이 설치되는 하우징(housing)을 더 포함하는 시스템. The method of claim 3,
Further comprising a housing on which the structure and the one or more electronic components are mounted. 제1항에 따른 다수의 마이크로전자 조립체를 포함하는 모듈(module)로서,
상기 마이크로전자 조립체와 신호를 주고받기 위한 공통의 전기적 인터페이스를 포함하는 것을 특징으로 하는 모듈. A module comprising a plurality of microelectronic assemblies according to claim 1,
And a common electrical interface for sending and receiving signals to and from the microelectronic assembly. 제1항에 따른 하나 이상의 마이크로전자 조립체를 포함하는 구조체로서,
상기 구조체는 상기 하나 이상의 마이크로전자 조립체와 세로 방향으로 적층되고 상기 마이크로전자 조립체와 전기적으로 상호접속된 하나 이상의 제3 마이크로전자 요소를 포함하며, 상기 제3 마이크로전자 요소는 상기 하나 이상의 마이크로전자 조립체의 기능과는 상이한 기능을 갖는 것을 특징으로 하는 구조체. 10. A structure comprising one or more microelectronic assemblies according to claim 1,
Wherein the structure includes one or more third microelectronic elements stacked vertically with the one or more microelectronic assemblies and electrically interconnected with the microelectronic assemblies, And a function different from the function.
KR1020110024339A 2011-03-18 2011-03-18 Enhanced stacked microelectric assemblies with central contacts KR101811738B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110024339A KR101811738B1 (en) 2011-03-18 2011-03-18 Enhanced stacked microelectric assemblies with central contacts

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110024339A KR101811738B1 (en) 2011-03-18 2011-03-18 Enhanced stacked microelectric assemblies with central contacts

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR20100129890A Division KR101118711B1 (en) 2010-12-17 2010-12-17 Enhanced stacked microelectric assemblies with central contacts

Publications (2)

Publication Number Publication Date
KR20120068661A KR20120068661A (en) 2012-06-27
KR101811738B1 true KR101811738B1 (en) 2017-12-22

Family

ID=46687271

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110024339A KR101811738B1 (en) 2011-03-18 2011-03-18 Enhanced stacked microelectric assemblies with central contacts

Country Status (1)

Country Link
KR (1) KR101811738B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11088117B2 (en) 2019-07-08 2021-08-10 SK Hynix Inc. Semiconductor package including stacked semiconductor chips

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100382035B1 (en) 2000-02-10 2003-05-01 미쓰비시덴키 가부시키가이샤 Semiconductor device
KR100690247B1 (en) 2006-01-16 2007-03-12 삼성전자주식회사 Double encapsulated semiconductor package and manufacturing method thereof
JP2009506570A (en) 2005-08-31 2009-02-12 マイクロン テクノロジー， インク． Wiring substrate for microelectronic die, method of forming vias in such substrate, and method of packaging microelectronic devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100382035B1 (en) 2000-02-10 2003-05-01 미쓰비시덴키 가부시키가이샤 Semiconductor device
JP2009506570A (en) 2005-08-31 2009-02-12 マイクロン テクノロジー， インク． Wiring substrate for microelectronic die, method of forming vias in such substrate, and method of packaging microelectronic devices
KR100690247B1 (en) 2006-01-16 2007-03-12 삼성전자주식회사 Double encapsulated semiconductor package and manufacturing method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11088117B2 (en) 2019-07-08 2021-08-10 SK Hynix Inc. Semiconductor package including stacked semiconductor chips

Also Published As

Publication number Publication date
KR20120068661A (en) 2012-06-27

Similar Documents

Publication Publication Date Title
KR101118711B1 (en) Enhanced stacked microelectric assemblies with central contacts
US9640515B2 (en) Multiple die stacking for two or more die
US8885356B2 (en) Enhanced stacked microelectronic assemblies with central contacts and improved ground or power distribution
US10622289B2 (en) Stacked chip-on-board module with edge connector
US10804139B2 (en) Semiconductor system
US8345441B1 (en) Stub minimization for multi-die wirebond assemblies with parallel windows
US9312239B2 (en) Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
US20130082394A1 (en) Stub minimization for multi-die wirebond assemblies with parallel windows
KR102578797B1 (en) Semiconductor package
KR101811738B1 (en) Enhanced stacked microelectric assemblies with central contacts
KR20120068685A (en) Enhanced stacked microelectric assemblies with central contacts
KR101088353B1 (en) Enhanced stacked microelectronic assemblies with central contacts and improved ground or power distribution
KR20120068664A (en) Enhanced stacked microelectronic assemblies with central contacts and improved ground or power distribution

Legal Events

Date Code Title Description
A107 Divisional application of patent
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant