KR101785051B1 - Sampling circuit - Google Patents

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장영찬
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금오공과대학교 산학협력단
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Abstract

본 발명에 따른 샘플링 회로는 문턱 전압을 센싱하고 샘플링한 후, 이를 스케일 다운하기 위하여 외부로부터 입력되는 입력 전압을 샘플링 및 홀드하여 샘플링 전압을 출력하고, 상기 입력 전압을 샘플링하기 위한 샘플링 커패시터를 포함하는 복수의 샘플/홀드 회로를 포함하는 샘플/홀드부; 및 상기 샘플링 전압을 디지털 출력 신호로 변환하여 출력하는 축차 근사형 AD 변환기; 를 포함하고, 상기 축차 근사형 AD 변환기는 복수의 쉐어링 커패시터를 포함하는 커패시터 어레이를 포함하고, 상기 샘플링 전압, 기준 전압 및 공통 전압 중 하나 이상을 상기 커패시터 어레이에 인가하여 제1 및 제2 출력 전압으로 출력하는 커패시터형 DA 변환기; 및 상기 제1 및 제2 출력 전압을 비교하여 비교 신호를 출력하는 비교기; 를 포함하고, 상기 커패시터형 DA 변환기는 상기 샘플링 전압을 상기 쉐어링 커패시터에 전하 공유함으로써 상기 샘플링 전압을 스케일 다운하는 것을 특징으로 한다.The sampling circuit according to the present invention includes a sampling capacitor for sampling and holding the input voltage input from the outside in order to sense and sample a threshold voltage and then scaling down the voltage to output a sampling voltage and sampling the input voltage A sample / hold section including a plurality of sample / hold circuits; And a conversion approximation type AD converter for converting the sampling voltage into a digital output signal and outputting the digital output signal; Wherein the approximation type A / D converter includes a capacitor array including a plurality of sharing capacitors, wherein at least one of the sampling voltage, the reference voltage, and the common voltage is applied to the capacitor array to generate first and second output voltages A capacitor type DA converter for outputting the output signal; And a comparator for comparing the first and second output voltages and outputting a comparison signal; And the capacitor type DA converter scales down the sampling voltage by charge sharing the sampling voltage to the sharing capacitor.

Description

샘플링 회로{SAMPLING CIRCUIT}Sampling circuit {SAMPLING CIRCUIT}

본 발명은 샘플링 회로에 관한 것으로서, 보다 상세하게는 디스플레이 장치로서, 샘플/홀드 회로 및 축차 근사형 AD 변환기를 구비하여 문턱 전압을 센싱하여 샘플링하고, 디지털 신호로 변환하는 샘플링 회로에 관한 것이다.The present invention relates to a sampling circuit, and more particularly, to a sampling circuit which includes a sample / hold circuit and an approximation type A / D converter to sense and sample a threshold voltage, and convert the sampling voltage to a digital signal.

일반적으로, 유기 발광 다이오드(Organic Light Emitting Diode) 표시장치의 표시패널에는 유기 발광 다이오드를 포함하는 화소가 매트릭스 형태로 배열되어 있고, 화소 각각은 게이트 라인에 신호가 공급될 때 데이터라인으로부터 공급되는 데이터신호에 의해 점등되어 발광한다. 표시패널의 단위화소들에는 고유의 색상(Red, Green, Blue)을 나타내는 유기발광 다이오드가 각기 배열되어 있어 이들의 색상조합에 의해 목적한 색상을 나타내게 된다.In general, pixels including organic light emitting diodes are arranged in a matrix on a display panel of an organic light emitting diode (OLED) display device. Each of the pixels includes data supplied from a data line when a signal is supplied to the gate line Light is emitted by a signal. The unit pixels of the display panel are respectively arranged with organic light emitting diodes having unique colors (Red, Green, Blue).

그런데, 표시패널 상의 유기 발광 다이오드들은 사용 시간이 경과됨에 따라 점차 열화되어 문턱전압(Threshold Voltage)의 값이 변화된다. 이로 인하여, 유기발광 다이오드에 동일한 구동전류가 공급되더라도 사용시간이 경과될수록 밝기가 점차 변화된다.However, the organic light emitting diodes on the display panel gradually deteriorate as the use time elapses, and the value of the threshold voltage is changed. Therefore, even if the same driving current is supplied to the organic light emitting diode, the brightness gradually changes as the use time elapses.

따라서, 유기 발광 다이오드들의 문턱 전압을 센싱하여 메모리에 저장해 둔 다음, 표시패널에 데이터신호를 출력할때 저장된 문턱 전압을 이용하여 문턱전압의 변화 정도에 따라 데이터신호를 보상 처리하여 출력함으로써, 유기 발광 다이오드들의 사용시간 경과에 관계없이 항상 일정한 밝기로 발광하도록 하는 샘플/홀드 회로가 이용된다.Therefore, when the threshold voltage of the organic light emitting diodes is sensed and stored in a memory, the data signal is compensated according to the degree of change of the threshold voltage by using the stored threshold voltage when the data signal is output to the display panel, A sample / hold circuit is used which always emits light at a constant brightness irrespective of the elapsed time of use of the diodes.

그런데, 샘플/홀드 회로 및 AD 변환기(Analog to digital Converter)는 디지털 논리 회로 동작을 하는 부분이므로 대개는 저전압(Low Voltage)으로 구동되는 트랜지스터들로 구성된다. 따라서, 문턱 전압이 센싱되어 AD 변환기로 전달될 때 이 전압이 AD 변환기내의 트랜지스터들의 안정된 동작을 보장하는 한계전압보다 높으면 트랜지스터(예: LV PMOS Transistor)의 피엔 접합 다이오드(PN-junction Diode)가 턴 온된다. 이에 따라, AD 변환기의 내에서 누설 전류(Leakage Current)에 의한 방전동작이 발생되어, 트랜지스터들이 유기 발광 다이오드들로부터 센싱한 문턱 전압의 값을 정상적으로 메모리에 저장할 수 없게 되는 문제점이 있었다.However, the sample / hold circuit and the AD converter (analog to digital converter) are parts of a digital logic circuit, so they are usually composed of transistors driven at a low voltage. Therefore, when the threshold voltage is sensed and transferred to the A / D converter, if this voltage is higher than the threshold voltage that ensures the stable operation of the transistors in the A / D converter, the PN junction diode of the transistor (e.g., LV PMOS transistor) Is turned on. Accordingly, a discharging operation due to a leakage current is generated in the A / D converter, and the threshold voltage value of the transistors sensed by the organic light emitting diodes can not be normally stored in the memory.

이와 같은 문제점을 해결하기 위하여 종래에는 아날로그 디지털 변환기내의 트랜지스터들의 안정된 동작을 보장하기 위하여 별도의 전하 공유 커패시터를 샘플/홀드 회로에 추가하여 사용하였다. In order to solve such a problem, conventionally, a separate charge sharing capacitor is added to the sample / hold circuit to ensure the stable operation of the transistors in the analog / digital converter.

그러나, 이와 같은 별도의 전하 공유 커패시터를 설치함으로 인하여 샘플/홀드 회로의 크기가 커지고 제작 비용이 증가하는 문제점이 있다. 또한, 커패시터형 DA 변환기의 기준 전압을 보정하고 입력되는 샘플링 전압의 입력 범위를 조절하기 위하여 VGA(Video Graphic Array)가 추가로 요구되므로, 샘플/홀드 회로의 크기가 커지고 제작 비용이 증가하는 문제점이 있다.However, since such a charge sharing capacitor is installed, the size of the sample / hold circuit is increased and the fabrication cost is increased. Further, since a VGA (Video Graphic Array) is additionally required to correct the reference voltage of the capacitor type DA converter and adjust the input range of the sampling voltage to be inputted, there is a problem that the size of the sample / have.

본 발명이 해결하고자 하는 과제는 샘플/홀드 회로가 축차 근사형 AD 변환기에 샘플링 전압을 전달하고, 전하 공유를 통해 샘플링 전압을 스케일 다운하는 과정에서 별도의 전하 공유 커패시터 없이 샘플링 전압을 전달함으로써 크기가 작고 제작 비용이 절감되는 샘플링 회로를 제공하는 것에 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a sampling and hold circuit that transfers a sampling voltage to a sequential AD converter and scales down a sampling voltage through charge sharing, And a sampling circuit which is small in size and low in manufacturing cost.

본 발명이 해결하고자 하는 다른 과제는 VGA 없이 기준 전압과 샘플링 전압의 입력 범위를 보정함으로써 샘플링 회로의 크기를 줄이고 제작 비용을 줄이는 것에 있다.Another object of the present invention is to reduce the size of the sampling circuit and reduce the manufacturing cost by correcting the input range of the reference voltage and the sampling voltage without VGA.

본 발명이 해결하고자 하는 또 다른 과제는 축차 근사형 AD 변환기를 차동 입력이 아닌 단일 입력 방식으로 아날로그 신호를 입력함으로써 단일-차동(Single-to-Differntial) 변환부의 사용으로 인한 회로의 크기 증가 및 제작 비용 증가를 완화하는 것에 있다.Another problem to be solved by the present invention is to increase the size of a circuit due to the use of a single-to-differential converter by inputting an analog signal into a single input system rather than a differential input, And to alleviate the increase in costs.

본 발명에 따른 샘플링 회로는 문턱 전압을 센싱하고 샘플링한 후, 이를 스케일 다운하기 위하여 외부로부터 입력되는 입력 전압을 샘플링 및 홀드하여 샘플링 전압을 출력하고, 상기 입력 전압을 샘플링하기 위한 샘플링 커패시터를 포함하는 복수의 샘플/홀드 회로를 포함하는 샘플/홀드부; 및 상기 샘플링 전압을 디지털 출력 신호로 변환하여 출력하는 축차 근사형 AD 변환기; 를 포함하고, 상기 축차 근사형 AD 변환기는 복수의 쉐어링 커패시터를 포함하는 커패시터 어레이를 포함하고, 상기 샘플링 전압, 기준 전압 및 공통 전압 중 하나 이상을 상기 커패시터 어레이에 인가하여 제1 및 제2 출력 전압으로 출력하는 커패시터형 DA 변환기; 및 상기 제1 및 제2 출력 전압을 비교하여 비교 신호를 출력하는 비교기; 를 포함하고, 상기 커패시터형 DA 변환기는 상기 샘플링 전압을 상기 쉐어링 커패시터에 전하 공유함으로써 상기 샘플링 전압을 스케일 다운하는 것을 특징으로 한다.The sampling circuit according to the present invention includes a sampling capacitor for sampling and holding the input voltage input from the outside in order to sense and sample a threshold voltage and then scaling down the voltage to output a sampling voltage and sampling the input voltage A sample / hold section including a plurality of sample / hold circuits; And a conversion approximation type AD converter for converting the sampling voltage into a digital output signal and outputting the digital output signal; Wherein the approximation type A / D converter includes a capacitor array including a plurality of sharing capacitors, wherein at least one of the sampling voltage, the reference voltage, and the common voltage is applied to the capacitor array to generate first and second output voltages A capacitor type DA converter for outputting the output signal; And a comparator for comparing the first and second output voltages and outputting a comparison signal; And the capacitor type DA converter scales down the sampling voltage by charge sharing the sampling voltage to the sharing capacitor.

본 발명은 샘플/홀드 회로가 축차 근사형 AD 변환기에 샘플링 전압을 전달하고, 전하 공유를 통해 샘플링 전압을 스케일 다운하는 과정에서 별도의 전하 공유 커패시터 없이 샘플링 전압을 전달함으로써 샘플링 회로의 크기를 줄이고 제작 비용을 절감할 수 있다.In the present invention, the sample / hold circuit transfers the sampling voltage to the approximate A / D converter, scales down the sampling voltage through charge sharing, and transfers the sampling voltage without a separate charge sharing capacitor to reduce the size of the sampling circuit The cost can be reduced.

또한, 본 발명은 VGA를 제거하고 기준 전압과 샘플링 전압의 입력 범위를 보정함으로써 샘플링 회로의 크기를 줄이고 제작 비용을 절감할 수 있다.Further, the present invention can reduce the size of the sampling circuit and reduce the manufacturing cost by eliminating the VGA and correcting the input range of the reference voltage and the sampling voltage.

또한, 본 발명은 축차 근사형 AD 변환기를 차동 입력이 아닌 단일 입력 방식으로 아날로그 신호를 입력함으로써 단일-차동 변환부의 사용으로 인한 회로의 크기 증가 및 제작 비용 증가를 완화하는 효과가 있다.In addition, the present invention has an effect of reducing the increase in the circuit size and the increase in fabrication cost due to the use of the single-differential conversion unit by inputting an analog signal into the approximation type AD converter by a single input method instead of a differential input.

도 1은 본 발명의 샘플링 회로의 일 실시예를 나타내는 블록도이다.
도 2는 도 1의 샘플링 회로가 포함하는 샘플/홀드 회로와 커패시터형 DA 변환기를 상세하게 나타낸 회로도이다.
도 3은 도1의 샘플링 회로가 포함하는 샘플/홀드 회로에 입력되는 문턱 전압의 입력 범위를 나타낸 도면이다.
도 4는 도 2에 대한 등가 회로도이다.
도 5는 도 1의 샘플링 회로에서 기준 전압을 보정하는 과정을 나타낸 순서도이다.
도 6은 기준 전압의 레벨이 보정되는 과정을 나타낸 도면이다.
도 7은 샘플링 전압의 입력 범위가 보정되는 과정을 나타낸 도면이다.
도 8은 도 2의 커패시터형 DA 변환기가 포함하는 제어 커패시터 어레이를 상세하게 나타낸 다른 도면이다.
도 9는 도 1의 샘플링 회로에서 샘플링 전압의 입력 범위가 보정되는 과정을 나타내는 순서도이다.1 is a block diagram showing an embodiment of a sampling circuit of the present invention.
FIG. 2 is a circuit diagram showing in detail the sample / hold circuit and the capacitor type DA converter included in the sampling circuit of FIG.
FIG. 3 is a diagram showing an input range of a threshold voltage input to the sample / hold circuit included in the sampling circuit of FIG. 1; FIG.
Fig. 4 is an equivalent circuit diagram for Fig. 2. Fig.
5 is a flowchart illustrating a process of correcting a reference voltage in the sampling circuit of FIG.
6 is a diagram illustrating a process of correcting the level of the reference voltage.
7 is a diagram illustrating a process of correcting an input range of a sampling voltage.
FIG. 8 is another diagram showing in detail a control capacitor array included in the capacitor type DA converter of FIG. 2; FIG.
9 is a flowchart illustrating a process of correcting an input range of a sampling voltage in the sampling circuit of FIG.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 본 명세서 및 특허청구범위에 사용된 용어는 통상적이거나 사전적 의미로 한정되어 해석되지 아니하며, 본 발명의 기술적 사항에 부합하는 의미와 개념으로 해석되어야 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It is to be understood that the terminology used herein is for the purpose of description and should not be interpreted as limiting the scope of the present invention.

본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 실시예이며, 본 발명의 기술적 사상을 모두 대변하는 것이 아니므로, 본 출원 시점에서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있다.The embodiments described in the present specification and the configurations shown in the drawings are preferred embodiments of the present invention and are not intended to represent all of the technical ideas of the present invention and thus various equivalents and modifications Can be.

도 1은 본 발명의 샘플링 회로기의 일 실시예를 나타내는 블록도이다.1 is a block diagram showing an embodiment of a sampling circuit of the present invention.

도 1을 참조하면, 샘플링 회로는 샘플/홀드부(100) 및 축차 근사형 AD 변환기(200)를 포함한다. 그리고, 축차 근사형 AD 변환기(200)는 커패시터형 DA 변환기(210), 비교기(220), 기준 전압 제어부(230), 입력 범위 제어부(240)를 포함한다.Referring to FIG. 1, the sampling circuit includes a sample / hold unit 100 and a shift approximation type AD converter 200. The approximation type AD converter 200 includes a capacitor type DA converter 210, a comparator 220, a reference voltage control unit 230, and an input range control unit 240.

샘플/홀드부(100)는 축차 근사형 AD 변환기(200)의 입력단에 연결된다. 샘플/홀드부(100)는 복수의 샘플/홀드 회로(110)를 포함하며, 각각의 복수의 샘플/홀드 회로(110)는 외부로부터 제공되는 입력 전압을 샘플링하기 위해 다중 채널의 수만큼 구비될 수 있다. 여기서 입력 전압은 유기 발광 다이오드(OLED)의 화소 데이터에 대한 문턱 전압(Vip1 내지 Vipn)과 샘플/홀드 회로(110)에 입력되는 문턱 전압(Vip1 내지 Vipn)의 기준을 설정하는 샘플/홀드 기준 전압(Vref)을 포함할 수 있다. 그리고, 샘플/홀드 회로(110)는 샘플/홀드부(100)에 포함되는 복수의 샘플/홀드 회로 중 하나의 회로일 수 있다. 따라서, 샘플/홀드부(100)의 각 샘플/홀드 회로(110)에는 문턱 전압(Vip1 내지 Vipn) 중 어느 하나의 문턱 전압과 샘플/홀드 기준 전압(Vref)이 인가될 수 있다. 하기에 설명할 샘플/홀드 회로(110)에는 문턱 전압(Vip1)과 샘플/홀드 기준 전압(Vref) 중 하나 이상이 인가되는 것을 예시한다. 이하, 첨부된 도면이나 명세서에서 지칭되는 문턱 전압(Vip1)과 샘플/홀드 기준 전압(Vref)은 샘플/홀드 회로(110)에 대한 입력 전압으로도 이해될 수 있다.The sample / hold unit 100 is connected to the input terminal of the approximation type A / D converter 200. The sample / hold unit 100 includes a plurality of sample / hold circuits 110, and each of the plurality of sample / hold circuits 110 is provided with a number of multiple channels to sample an input voltage provided from the outside . Here, the input voltage is a sample / hold reference voltage (Vip1 to Vipn) for setting the threshold voltages Vip1 to Vipn for the pixel data of the organic light emitting diode OLED and the threshold voltages Vip1 to Vipn input to the sample / (Vref). The sample / hold circuit 110 may be one of a plurality of sample / hold circuits included in the sample / hold unit 100. Hence, any one of the threshold voltages Vip1 to Vipn and the sample / hold reference voltage Vref may be applied to each sample / hold circuit 110 of the sample / hold unit 100. [ The sample / hold circuit 110 to be described below illustrates that at least one of the threshold voltage Vip1 and the sample / hold reference voltage Vref is applied. Hereinafter, the threshold voltage Vip1 and the sample / hold reference voltage Vref, which are referred to in the accompanying drawings or specification, can also be understood as an input voltage to the sample / hold circuit 110. [

문턱 전압(Vip1 내지 Vipn)이 샘플/홀드부(100)에 입력되는 방식은 차동(Differntial)방식, 또는 단일 입력(Single-ended) 방식이 사용될 수 있는데, 본 발명은 단일 입력 방식으로 문턱 전압(Vip1)이 샘플/홀드 회로(110)에 입력되는 것을 대상으로 한다.Differential method or single-ended method may be used for inputting the threshold voltages Vip1 to Vipn to the sample / hold unit 100. The present invention can be applied to a single input method, Vip1) is input to the sample / hold circuit 110. [

샘플/홀드 회로(110)는 화소의 입력 전압을 샘플하고 홀드하여 샘플링 전압(Vs)을 출력한다. The sample / hold circuit 110 samples and holds the input voltage of the pixel to output the sampling voltage Vs.

즉, 입력 전압이 문턱 전압(Vip1)이면, 샘플/홀드 회로(110)는 문턱 전압(Vip1)을 샘플하여 샘플링 전압(Vs)를 생성하고, 입력 전압이 샘플/홀드 기준 전압(Vref)이면, 샘플/홀드 회로(110)는 샘플/홀드 기준 전압(Vref)을 샘플하여 샘플링 전압(Vs)을 생성한다. 따라서 샘플링 전압(Vs)은 입력 전압에 따라 가변적일 수 있다.That is, when the input voltage is the threshold voltage Vip1, the sample / hold circuit 110 samples the threshold voltage Vip1 to generate the sampling voltage Vs. If the input voltage is the sample / hold reference voltage Vref, The sample / hold circuit 110 samples the sample / hold reference voltage Vref to generate a sampling voltage Vs. Therefore, the sampling voltage Vs may vary depending on the input voltage.

문턱 전압(Vip1)이 샘플/홀드 회로(110)에 입력 전압으로서 입력 될 때, 문턱 전압(Vip1)은 샘플/홀드 회로(110)에서 샘플되어 샘플링 전압(Vs)이 되어 축차 근사형 AD 변환기(200)에 전달된다. 이 때, 샘플/홀드 회로(110)는 문턱 전압에 대한 샘플링 과정에서 샘플링 커패시터(111)와 하기할 축차 근사형 AD 변환기(200)의 커패시터형 DA 변환기(210)가 포함하는 쉐어링 커패시터(211, 212)에 전하 공유를 함으로써 샘플링 전압(Vs)의 레벨을 스케일 다운하는데, 상세한 설명은 후술하기로 한다.When the threshold voltage Vip1 is input to the sample / hold circuit 110 as an input voltage, the threshold voltage Vip1 is sampled in the sample / hold circuit 110 and becomes the sampling voltage Vs, 200). At this time, the sample / hold circuit 110 performs a sampling process on the threshold voltage, and the sampling capacitor 111 and the sharing capacitors 211, 211 included in the capacitor type DA converter 210 of the approximate approximation type A / 212, thereby scaling down the level of the sampling voltage Vs. Detailed description will be given later.

축차 근사형 AD 변환기(200)는 샘플/홀드 회로(110)에서 제공되는 샘플링 전압(Vs)을 디지털 출력 신호(Digital Output)로 변환하여 출력한다. 도 1에서 디지털 출력 신호(Digital Output)는 10bit의 디지털 코드 인 것을 예시하고, 이하 샘플/홀드부(100) 및 축차 근사형 AD 변환기(200)는 10bit의 디지털 출력 신호를 생성하기 위한 구성으로 예시하여 설명한다.The approximation type A / D converter 200 converts the sampling voltage Vs provided from the sample / hold circuit 110 into a digital output signal and outputs the digital output signal. 1, the digital output signal is a 10-bit digital code. Hereinafter, the sample / hold unit 100 and the approximation type A / D converter 200 are configured to generate a 10-bit digital output signal. .

AD 변환기에는 다양한 종류가 있으나, 본원 발명이 예시하는 축차 근사형 AD 변환기(Successive Approximation Register Analog to Digital Converter)는 AD 변환시, 하나의 비교기(220)를 반복적으로 사용하는 구조를 갖는다. 축차 근사형 AD 변환기(200)는 MDAC(Multiplying Digital to Analog Converter)와 같은 아날로그 회로를 갖지 않기 때문에 간단한 구조를 갖는다. 따라서, 다른 AD 변환기와 비교하여 면적을 덜 차지하고 전력 소모가 적다. 또한, 축차 근사형 AD 변환기(200)는 전압 소모가 적어 저전압 회로에 적용하는 것이 용이한 장점이 있다.Although there are various types of AD converters, the Successive Approximation Register Analog to Digital Converter (AD converter) exemplified by the present invention has a structure in which one comparator 220 is repeatedly used in AD conversion. The approximation type AD converter 200 has a simple structure since it does not have an analog circuit such as MDAC (Multiplying Digital to Analog Converter). Therefore, it occupies less area and consumes less power than other AD converters. Also, the approximate approximation type AD converter 200 has an advantage that it is easy to apply to a low-voltage circuit because of a small voltage consumption.

축차 근사형 AD 변환기(200)는 샘플/홀드 회로(110)의 샘플링 전압(Vs)을 제공받아 디지털 출력 신호(Digital Output)로 변환할 수 있다. 본 발명에서 예시하는 샘플/홀드 회로(110)는 단일 전압(Single Voltage)의 출력을 갖는다. 따라서, 샘플/홀드 회로(110)의 샘플링 전압(Vs)을 디지털 신호로 변환하는 축차 근사형 AD 변환기(200)는 단일 입력(Single-ended input)의 구조를 가져야 한다. The approximation type AD converter 200 can receive the sampling voltage Vs of the sample / hold circuit 110 and convert it into a digital output signal. The sample / hold circuit 110 illustrated in the present invention has an output of a single voltage. Therefore, the approximate AD converter 200 for converting the sampling voltage Vs of the sample / hold circuit 110 into a digital signal must have a structure of a single-ended input.

축차 근사형 AD 변환기(200)는 AD 변환을 수행하기 위해 내부에 커패시터형 DA 변환기(210), 비교기(220), 기준 전압 제어부(230), 입력 범위 제어부(240) 및 축차 근사형 로직부(250)를 포함할 수 있다.The DA converter 200 includes a capacitor type DA converter 210, a comparator 220, a reference voltage control unit 230, an input range control unit 240, and a sequential approximation logic unit 250).

커패시터형 DA 변환기(210)는 샘플/홀드 회로(110)로부터 샘플링 전압(Vs)을 제공받고, 기준 전압 제어부(230)로부터 기준 전압(VREFM) 제공받는다. 커패시터형 DA 변환기(210)는 축차 근사형 로직부(250)로부터 제공받는 스위치 신호(Switch Signal)에 대응하여 샘플링 전압(Vs), 기준 전압(VREFM), 상위 기준 전압(VREFT), 하위 기준 전압(VREFB) 및 공통 전압(VCM) 중 하나 이상을 커패시터 어레이(211, 212)에 인가 한다. 커패시터형 DA 변환기(210)는 커패시터 어레이(211, 212)의 커패시터에 샘플링 전압(Vs), 기준 전압(VREFM), 상위 기준 전압(VREFT), 하위 기준 전압(VREFB) 및 공통 전압(VCM) 중 하나 이상을 샘플링하여 제1 출력 전압(VDAC+) 및 제2 출력 전압(VDAC-)을 출력할 수 있다.The capacitor type DA converter 210 receives the sampling voltage Vs from the sample / hold circuit 110 and receives the reference voltage VREFM from the reference voltage control unit 230. The capacitor type DA converter 210 generates the sampling voltage Vs, the reference voltage VREFM, the upper reference voltage VREFT, and the lower reference voltage VREF in response to a switch signal supplied from the approximate- (VREFB) and the common voltage (VCM) to the capacitor arrays 211 and 212. [ The capacitor type DA converter 210 supplies the sampling voltage Vs, the reference voltage VREFM, the upper reference voltage VREFT, the lower reference voltage VREFB, and the common voltage VCM to the capacitors of the capacitor arrays 211 and 212 One or more of them can be sampled to output the first output voltage VDAC + and the second output voltage VDAC-.

여기서 상위 기준 전압(VREFT)은 하위 기준 전압(VREFB)보다 높은 레벨의 기준 전압으로서 커패시터형 DA 변환기(210)가 출력할 수 있는 전압 레벨의 범위에서 최대 값에 대한 기준 전압을 의미할 수 있다. 또한, 하위 기준 전압(VREFB)는 커패시터형 DA 변환기(210)가 출력할 수 있는 전압 레벨의 범위에서 최소 값에 대한 기준 전압을 의미할 수 있다.Here, the upper reference voltage VREFT may refer to a reference voltage with respect to a maximum value in a range of voltage levels that the capacitor type DA converter 210 can output as a reference voltage having a higher level than the lower reference voltage VREFB. Further, the lower reference voltage VREFB may mean a reference voltage for a minimum value in a range of voltage levels that the capacitor type DA converter 210 can output.

비교기(220)는 커패시터형 DA 변환기(210)에서 출력된 제1 출력 전압(VDAC+)및 제2 출력 전압(VDAC-)을 수신하여 비교하고, 비교 결과에 대한 비교 신호(Comp_out)를 출력한다. The comparator 220 receives and compares the first output voltage VDAC + and the second output voltage VDAC- output from the capacitor type DA converter 210 and outputs a comparison signal Comp_out for the comparison result.

비교기(220)는 차동 프리앰프(Differential Pre-Amplifier, 미도시)를 포함할 수 있고, 비교기(220)는 수신된 제1 출력 전압(VDAC+)과 제2 출력 전압(VDAC-)을 비교한 결과를 증폭하여 비교 신호(Comp_out)로 출력할 수 있다. 예를 들어, 제1 출력 전압(VDAC+)이 제2 출력 전압(VDAC-)보다 높은 경우 비교기(200)는 비교 신호(Comp_out)로서 1을 출력하고, 제1 출력 전압(VDAC+)이 제2 출력 전압(VDAC-)보다 낮은 경우 비교기(200)는 비교 신호(Comp_out)로서 0을 출력할 수 있다.The comparator 220 may include a differential preamplifier (not shown), and the comparator 220 may compare the received first output voltage VDAC + with the second output voltage VDAC- And output it as a comparison signal Comp_out. For example, when the first output voltage VDAC + is higher than the second output voltage VDAC-, the comparator 200 outputs 1 as the comparison signal Comp_out and the first output voltage VDAC + The comparator 200 can output 0 as the comparison signal Comp_out if it is lower than the voltage VDAC-.

또한, 비교기(200)는 제1 출력 전압(VDAC+) 및 제2 출력 전압(VDAC-)에 대한 비교가 완료될 때 마다 하기할 축차 근사형 로직부(250)에 유효 신호(valid)를 전송할 수 있다.In addition, the comparator 200 can transmit the valid signal valid to the approximate approximation logic unit 250 to be compared each time the comparison of the first output voltage VDAC + and the second output voltage VDAC- is completed have.

기준 전압 제어부(230)는 비교 신호(Comp_out)에 대응하여 커패시터형 DA 변환기(210)에 제공되는 기준 전압(VREFM)의 레벨을 보정한다. 보다 상세하게, 기준 전압 제어부(230)는 유한 상태 머신(미도시, Finite State Machine)과 리퍼런스 드라이버(미도시)를 포함하고, 유한 상태 머신은 비교 신호(Comp_out)에 대응하여 가산기를 통해 리퍼런스 드라이버가 생성할 기준 전압(VREFM)의 레벨을 제어한다. The reference voltage controller 230 corrects the level of the reference voltage VREFM provided to the capacitor type DA converter 210 in response to the comparison signal Comp_out. More specifically, the reference voltage controller 230 includes a finite state machine (not shown) and a reference driver (not shown), and the finite state machine includes a reference driver The level of the reference voltage VREFM to be generated is controlled.

리퍼런스 드라이버는 유한 상태 머신의 제어에 대응하여 커패시터형 DA 변환기(210)에 인가되는 기준 전압(VREFM)을 생성한다. The reference driver generates the reference voltage VREFM applied to the capacitor type DA converter 210 in response to the control of the finite state machine.

입력 범위 제어부(240)는 비교 신호(Comp_out)에 대응하여 커패시터형 DA 변환기(210)에 입력되는 샘플링 전압(Vs)의 입력 범위를 보정하는 제어 신호(Control Signal)를 커패시터형 DA 변환기(210)에 제공한다.The input range control unit 240 outputs a control signal for correcting the input range of the sampling voltage Vs input to the capacitor type DA converter 210 to the capacitor type DA converter 210 in response to the comparison signal Comp_out. .

기준 전압 제어부(230) 및 입력 범위 제어부(240)의 상세한 기능에 대해선 후술하기로 한다.Detailed functions of the reference voltage control unit 230 and the input range control unit 240 will be described later.

축차 근사형 로직부(250)는 비교 신호(Comp_out)에 대응하여 커패시터형 DA 변환기(210)의 스위치를 제어하는 스위치 신호(Switch Signal)를 제공하고, 디지털 출력 신호(Digital Output)를 출력한다.The approximate approximation logic unit 250 provides a switch signal for controlling the switch of the capacitor type DA converter 210 corresponding to the comparison signal Comp_out and outputs a digital output signal.

샘플/홀드 회로(110)에 입력되는 전압이 문턱 전압(Vip1)일 때, 샘플/홀드 회로(110)가 문턱 전압(Vip1)을 샘플링한 후, 샘플링 전압(Vs)이 전하 공유되는 과정은 도 2를 참조하여 설명한다. The process of charge sharing the sampling voltage Vs after the sample / hold circuit 110 samples the threshold voltage Vip1 when the voltage input to the sample / hold circuit 110 is the threshold voltage Vip1 2 will be described.

도 2는 도 1의 샘플링 회로가 포함하는 샘플/홀드 회로(110)와 커패시터형 DA 변환기(210)를 상세하게 나타낸 회로도이다.FIG. 2 is a circuit diagram showing in detail the sample / hold circuit 110 and the capacitor type DA converter 210 included in the sampling circuit of FIG.

도 2를 참조하면, 샘플/홀드 회로(110)는 샘플링 커패시터(111), 보정 커패시터(112), 리셋 스위치(113), 제1 제어 스위치(114), 제2 제어 스위치(115), 제1 스위치(SW1), 제2 스위치(SW2) 및 제3 스위치(SW3)를 포함할 수 있다.2, the sample / hold circuit 110 includes a sampling capacitor 111, a correction capacitor 112, a reset switch 113, a first control switch 114, a second control switch 115, A switch SW1, a second switch SW2 and a third switch SW3.

입력 전압이 문턱 전압(Vip1)인 경우, 샘플링 커패시터(111)는 센싱되어 입력되는 문턱 전압(Vip1)을 샘플링한다. 보정 커패시터(112)는 샘플링 커패시터(111)에 샘플/홀드 기준 전압(Vref)이 샘플링 되었을 때, 샘플링 커패시터(111)에 충전된 전압을 스케일 다운한다. 샘플링 커패시터(111)의 일단과 보정 커패시터(112)는 서로 제2 제어 스위치(115)를 사이에 두고 병렬 연결된다.When the input voltage is the threshold voltage Vip1, the sampling capacitor 111 samples the threshold voltage Vip1 which is sensed and input. The correction capacitor 112 scales down the voltage charged in the sampling capacitor 111 when the sample / hold reference voltage Vref is sampled into the sampling capacitor 111. [ One end of the sampling capacitor 111 and the correction capacitor 112 are connected in parallel with each other with the second control switch 115 interposed therebetween.

리셋 스위치(113)는 보정 커패시터(112)의 양단에 병렬 연결되어, 보정 커패시터(112)에 충전된 전압의 방전을 제어 한다. 제1 제어 스위치(114)는 샘플/홀드 기준 전압(Vref)을 인가하는 샘플/홀드 기준 전압(Vref) 단자와 상기 샘플링 커패시터(111)의 일측 단자의 사이에 연결되어, 샘플링 커패시터(111)에 대한 샘플/홀드 기준 전압(Vref)의 인가를 제어 한다. 제2 제어 스위치(115)는 샘플링 커패시터(111)의 일측 단자와 보정 커패시터(112)의 일측 단자의 사이에 연결된다.The reset switch 113 is connected in parallel to both ends of the correction capacitor 112 to control the discharge of the voltage charged in the correction capacitor 112. [ The first control switch 114 is connected between a sample / hold reference voltage (Vref) terminal for applying a sample / hold reference voltage Vref and one terminal of the sampling capacitor 111 and is connected to the sampling capacitor 111 And the application of the sample / hold reference voltage Vref is controlled. The second control switch 115 is connected between one terminal of the sampling capacitor 111 and one terminal of the correction capacitor 112.

그리고 제1 스위치(SW1)는 문턱 전압(Vip1) 단자와 샘플링 커패시터(111)의 일측 사이에 연결되어 샘플링 커패시터(111)에 대한 문턱 전압(Vip1)의 인가 여부를 제어한다. The first switch SW1 is connected between the threshold voltage Vip1 terminal and one side of the sampling capacitor 111 to control whether the threshold voltage Vip1 is applied to the sampling capacitor 111. [

제2 스위치(SW2)는 샘플/홀드 기준 전압(Vref) 단자와 샘플링 커패시터(112)의 일측 사이에 연결되어 샘플링 커패시터(111)에 대한 샘플/홀드 기준 전압(Vref)의 인가를 여부를 제어한다. 여기서 제2 스위치(SW2)는 상기한 제1 제어 스위치(114)가 연결되는 샘플링 커패시터(111)의 일단과 다른 타단에 연결될 수 있다.The second switch SW2 is connected between the sample / hold reference voltage Vref terminal and one side of the sampling capacitor 112 to control whether to apply the sample / hold reference voltage Vref to the sampling capacitor 111 . Here, the second switch SW2 may be connected to the other end of the sampling capacitor 111 to which the first control switch 114 is connected.

제3 스위치(SW3)는 접지 단자와 샘플링 커패시터(111) 사이에 연결되고, 상기 샘플링 커패시터(111)와 보정 커패시터(112)에서 방전되는 전압을 수신한다.The third switch SW3 is connected between the ground terminal and the sampling capacitor 111 and receives a voltage discharged from the sampling capacitor 111 and the correction capacitor 112. [

입력 전압으로 문턱 전압(Vip1)이 입력 될 때, 샘플/홀드 회로(110)가 센싱된 문턱 전압(Vip1)을 샘플링하는 과정은 다음과 같다. 우선, 제1 스위치(SW1)는 문턱 전압(Vip1)을 샘플링 커패시터(111)에 제공한다. 이후, 샘플링 커패시터(111)는 제1 스위치(SW1)과 제2 스위치(SW2) 사이에 연결되어 문턱 전압(Vip1)을 샘플링한다.A process of sampling the threshold voltage Vip1 sensed by the sample / hold circuit 110 when the threshold voltage Vip1 is input as the input voltage is as follows. First, the first switch SW1 provides the threshold voltage Vip1 to the sampling capacitor 111. [ Then, the sampling capacitor 111 is connected between the first switch SW1 and the second switch SW2 to sample the threshold voltage Vip1.

커패시터형 DA 변환기(210)는 샘플링 전압(Vs), 상위 기준 전압(VREFT), 하위 기준 전압(VREFB) 및 공통 전압(VCM) 중 하나를 인가 받아 샘플링하는 상부 커패시터 어레이(211)와 기준 전압(VREFM), 상위 기준 전압(VREFT), 하위 기준 전압(VREFB) 및 공통 전압(VCM) 중 하나를 인가 받아 샘플링하는 하부 커패시터 어레이(212)를 포함한다.The capacitor type DA converter 210 includes an upper capacitor array 211 for sampling and receiving one of a sampling voltage Vs, an upper reference voltage VREFT, a lower reference voltage VREFB, and a common voltage VCM, And a lower capacitor array 212 for receiving and sampling one of the lower reference voltage VREFM, the upper reference voltage VREFT, the lower reference voltage VREFB, and the common voltage VCM.

상부 커패시터 어레이(211)가 포함하는 복수의 커패시터들은 각각 샘플링 전압(Vs), 상위 기준 전압(VREFT), 하위 기준 전압(VREFB) 및 공통 전압(VCM)과 연결되는 하판(bottom plate)과 제1 출력 전압(VDAC+)과 연결되는 상판(top plate)으로 구성될 수 있고, 하부 커패시터 어레이(212)가 포함하는 복수의 커패시터들은 각각 기준 전압(VREFM), 상위 기준 전압(VREFT), 하위 기준 전압(VREFB) 및 공통 전압(VCM)과 연결되는 하판과 제2 출력 전압(VDAC-)과 연결되는 상판으로 구성될 수 있다. 상부 커패시터 어레이(211)는 제1 출력 전압(VDAC+)을 생성하고, 하부 커패시터 어레이(212)는 제2 출력 전압(VDAC-)을 생성한다.The plurality of capacitors included in the upper capacitor array 211 are respectively connected to the bottom plate connected to the sampling voltage Vs, the upper reference voltage VREFT, the lower reference voltage VREFB and the common voltage VCM, A plurality of capacitors included in the lower capacitor array 212 may be constituted by a reference voltage VREFM, an upper reference voltage VREFT, a lower reference voltage VREFM, VREFB and a common voltage VCM, and a top plate connected to the second output voltage VDAC-. The upper capacitor array 211 generates a first output voltage VDAC + and the lower capacitor array 212 generates a second output voltage VDAC-.

상부 커패시터 어레이(211)에는 샘플링 전압(Vs), 상위 기준 전압(VREFT), 하위 기준 전압(VREFB) 및 공통 전압(VCM)의 인가를 제어 하기 위한 스위치들이 연결될 수 있고, 하부 커패시터 어레이(212)에는 기준 전압(VREFM), 상위 기준 전압(VREFT), 하위 기준 전압(VREFB) 및 공통 전압(VCM)의 인가를 제어 하기 위한 스위치들이 연결될 수 있다. 상기한 커패시터형 DA 변환기(210)에 포함되는 스위치들은 축차 근사형 로직부(250)에서 제공하는 스위치 신호(Switch Signal)에 의해 제어 될 수 있다.Switches for controlling the application of the sampling voltage Vs, the upper reference voltage VREFT, the lower reference voltage VREFB and the common voltage VCM may be connected to the upper capacitor array 211, Switches for controlling the application of the reference voltage VREFM, the upper reference voltage VREFT, the lower reference voltage VREFB, and the common voltage VCM may be connected. The switches included in the capacitor type DA converter 210 may be controlled by a switch signal provided from the approximation logic block 250.

도 3은 도1의 샘플링 회로가 포함하는 샘플/홀드 회로(110)에 입력되는 문턱 전압의 범위를 나타낸 도면이다. 도 3을 참조하면, 샘플링된 문턱 전압(Vs)의 범위를 △V라고 할 때, 제2 스위치(SW2)와 제1 스위치(SW1)의 턴 온에 대응하여 샘플링 커패시터(111)에 샘플링되는 전압 레벨의 범위는 Vref+ △V가 된다. 이후, 제1 스위치(SW1) 및 제2 스위치(SW2)가 턴 오프되고, 제3 스위치(SW3)가 턴 온 되면 샘플링 커패시터(111)에 충전되는 전압 레벨의 범위는 0(GND)+ △V 가 된다.FIG. 3 is a diagram showing a range of a threshold voltage input to the sample / hold circuit 110 included in the sampling circuit of FIG. Referring to FIG. 3, when the sampling threshold voltage Vs is defined as DELTA V, a voltage sampled in the sampling capacitor 111 corresponding to the turn-on of the second switch SW2 and the first switch SW1 The range of the level is Vref + DELTA V. When the first switch SW1 and the second switch SW2 are turned off and the third switch SW3 is turned on, the range of the voltage level charged in the sampling capacitor 111 is 0 (GND) + DELTA V .

예를 들어, 입력 전압으로서 입력되는 샘플/홀드 기준 전압(Vref)이 3V 이고, 문턱 전압(Vip1)의 전압 레벨의 범위가 3~6V 인 경우, 도 3과 같이 제1 스위치(SW1), 제2 스위치(SW2)가 턴 온 되고 제3 스위치(SW3)이 턴 오프 되었을 때, 샘플링 커패시터(111)에 충전되는 전압 레벨의 범위는 3~6V가 되고, 이후 제1 스위치(SW1), 제2 스위치(SW2)가 턴 오프 되고 제3 스위치(SW3)이 턴 온 되었을 때, 샘플링 커패시터(111)에 충전되는 전압 레벨의 범위는 0~3V가 된다.For example, when the sample / hold reference voltage Vref input as the input voltage is 3V and the voltage level of the threshold voltage Vip1 is in the range of 3 to 6V, the first switch SW1, When the second switch SW2 is turned on and the third switch SW3 is turned off, the voltage level charged in the sampling capacitor 111 becomes 3 to 6 V, and then the first switch SW1, the second switch SW2, When the switch SW2 is turned off and the third switch SW3 is turned on, the voltage level charged in the sampling capacitor 111 becomes 0 to 3V.

상기한 샘플링 과정이 끝나면, 샘플/홀드 회로(110)는 샘플링 커패시터(111)에 샘플링 된 문턱 전압을 전하 공유 스위치(116)를 통하여 축차 근사형 AD 변환기(200)에 샘플링 전압(Vs)으로 전달하고, 커패시터형 DA 변환기(210)는 샘플링 전압(Vs)을 커패시터형 DA 변환기(210)가 포함하는 각 커패시터 어레이(211, 212)의 커패시터와 전하 공유 한다. 이러한 과정에서 커패시터형 DA 변환기(210) 내부의 상부 커패시터 어레이(211)가 포함하는 커패시터의 하판(bottom plate)에는 샘플링 전압(Vs)이 인가되고, 하부 커패시터 어레이(212)가 포함하는 커패시터의 하판에는 기준 전압(VREFM)이 인가되도록 커패시터 DA 변환기(210) 내부의 스위치가 제어 된다. When the sampling process is completed, the sample / hold circuit 110 transfers the sampled threshold voltage to the sampling capacitor 111 through the charge sharing switch 116 to the sampling approximation type A / D converter 200 as the sampling voltage Vs And the capacitor type DA converter 210 charges and shares the sampling voltage Vs with the capacitors of the capacitor arrays 211 and 212 included in the capacitor type DA converter 210. The sampling voltage Vs is applied to the bottom plate of the capacitor included in the upper capacitor array 211 in the capacitor type DA converter 210 and the lower plate of the capacitor included in the lower capacitor array 212, The switch in the capacitor DA converter 210 is controlled so that the reference voltage VREFM is applied.

이후, 커패시터형 DA 변환기(210)의 상부 커패시터 어레이(211)는 샘플링 전압(Vs)을 제1 출력 전압(VDAC+)으로 출력하고, 커패시터형 DA 변환기(210)의 하부 커패시터 어레이(212)는 기준 전압(VREFM)을 제2 출력 전압(VDAC-)으로 출력한다. The upper capacitor array 211 of the capacitor type DA converter 210 then outputs the sampling voltage Vs as the first output voltage VDAC + and the lower capacitor array 212 of the capacitor type DA converter 210 outputs And outputs the voltage VREFM as the second output voltage VDAC-.

이 때, 제1 출력 전압(VDAC+)과 제2 출력 전압(VDAC-)이 공통 전압(VCM) 노드에 연결되어 공통 전압(VCM) 노드에 샘플링 전압(Vs)과 기준 전압(VREFM)의 중간 레벨을 가진 전압이 충전된다.At this time, the first output voltage VDAC + and the second output voltage VDAC- are connected to the common voltage VCM node so that the common voltage VCM node has a middle level between the sampling voltage Vs and the reference voltage VREFM Is charged.

상기한 과정을 통해, 샘플링 커패시터(111)와 커패시터형 DA 변환기(210) 내부의 커패시터 어레이(211, 212)에 의하여 샘플링 커패시터(111)에 샘플링 전압이 스케일 다운됨을 알 수 있다. Through the above process, it can be seen that the sampling voltage is scaled down to the sampling capacitor 111 by the capacitor arrays 211 and 212 in the sampling capacitor 111 and the capacitor type DA converter 210.

샘플링 전압(Vs)이 스케일 다운되는 정도는 다음의 수식을 통하여 알 수 있다.The extent to which the sampling voltage Vs is scaled down can be found by the following equation.

<수식 1>&Lt; Formula 1 >

Figure 112016061068631-pat00001
Figure 112016061068631-pat00001

여기서 전하공유 되어 스케일 다운되기 전의 샘플링 전압의 레벨을 VX라 하고 전하 공유를 통해 스케일 다운된 샘플링 전압을 VX`라 볼 수 있다. 또한, CS는 샘플링 커패시터의 커패시턴스, CDM은 하부 커패시터 어레이(212)의 커패시턴스, CDP는 상부 커패시터 어레이(211)의 커패시턴스를 의미한다.Here, the level of the sampling voltage before charge-sharing and scaling down is referred to as V X , and the sampling voltage scaled down through charge sharing can be regarded as V X `. Also, C S denotes the capacitance of the sampling capacitor, C DM denotes the capacitance of the lower capacitor array 212, and C DP denotes the capacitance of the upper capacitor array 211.

또한, Cl은 다중 채널로 구성된 샘플/홀드부(100)의 다중 채널 라인의 로딩 커패시턴스와 스위치의 접합 커패시턴스로 인한 기생 커패시턴스이고, CVCM은 커패시터형 DA 변환기(200)의 공통 전압(VCM) 단자의 기생 커패시턴스를 의미한다.C 1 is the parasitic capacitance due to the loading capacitance of the multi-channel line of the multi-channel sample / hold unit 100 and the junction capacitance of the switch, and C VCM is the common voltage VCM of the capacitor- The parasitic capacitance of the terminal.

도 4는 도 2의 회로도에 대한 등가 회로도이다. 도 4와 상기한 <수식 1>을 통하여 각 커패시터의 크기에 따라 샘플링 전압(Vs)이 스케일 다운되는 정도가 달라짐을 알 수 있다. 즉, 샘플/홀드부(100)와 커패시터형 DA 변환기(210)에 발생하는 기생 커패시턴스는 샘플링 전압(Vs)의 스케일 다운에 영향을 미칠 수 있다. 4 is an equivalent circuit diagram for the circuit diagram of Fig. Referring to FIG. 4 and Equation (1), it can be seen that the degree of scale-down of the sampling voltage Vs varies depending on the size of each capacitor. That is, the parasitic capacitance generated in the sample / hold unit 100 and the capacitor-type DA converter 210 can affect the scale-down of the sampling voltage Vs.

그리고, 단일 입력 축차 근사형 AD 변환기(200)에서 기준 전압(VREFM)은 비교기(220)의 정상적인 작동을 위하여 샘플링 전압(Vs)의 입력 범위의 최대 값과 최소 값의 중간 레벨을 가져야 한다.The reference voltage VREFM in the single input conversion approximation type AD converter 200 should have an intermediate level between the maximum value and the minimum value of the input range of the sampling voltage Vs for the normal operation of the comparator 220.

따라서, 문턱 전압(Vip1)을 센싱하여 샘플링하고 전하 공유하기에 앞서, 기준 전압(VREFM)의 전압 레벨이 보정되고, 그에 따라 샘플링 전압(Vs)의 입력 범위가 보정되어야 한다.Therefore, the voltage level of the reference voltage VREFM is corrected before the threshold voltage Vip1 is sensed and sampled and charge-shared, so that the input range of the sampling voltage Vs must be corrected.

다시 도 2를 참조하여, 기준 전압(VREFM)의 레벨을 보정하는 과정을 설명한다. 이 때, 샘플/홀드 회로(110)에 센싱된 문턱 전압(Vip1)이 3~6V의 범위이고, 샘플/홀드 기준 전압(Vref)이 3V로 입력되는 경우를 예시하여 설명한다.Referring to FIG. 2 again, a process of correcting the level of the reference voltage VREFM will be described. The case where the threshold voltage Vip1 sensed by the sample / hold circuit 110 is in the range of 3 to 6 V and the sample / hold reference voltage Vref is input at 3 V will be described as an example.

우선, 리셋 스위치(113)와 제3 스위치(SW3)가 턴 온되어 보정 커패시터(112)에 충전되어있는 잔여 전하를 접지(GND) 단자로 방전함으로써 보정 커패시터(112)가 리셋(reset)된다. 그 후, 제1 제어 스위치(114)가 턴 온되어 샘플링 커패시터(111)의 양단에 접지 전압(GND) 단자와 샘플/홀드 기준 전압(Vref) 단자를 연결한다. 그러면 샘플링 커패시터(111)에 3V의 전압이 샘플된다.First, the reset switch 113 and the third switch SW3 are turned on to discharge the remaining charge stored in the correction capacitor 112 to the ground (GND) terminal, thereby resetting the correction capacitor 112. [ Thereafter, the first control switch 114 is turned on to connect the ground voltage (GND) terminal and the sample / hold reference voltage (Vref) terminal to both ends of the sampling capacitor 111. Then, a voltage of 3 V is sampled in the sampling capacitor 111.

이후, 제2 제어 스위치(115)가 턴 온되어 샘플링 커패시터(111)와 보정 커패시터(112)가 연결되면, 샘플링 커패시터(111)에 충전된 전압이 절반의 레벨로 스케일 다운된다. 이 때, 보정 커패시터(112)와 샘플링 커패시터(111)는 같은 크기의 커패시턴스를 가진다.Thereafter, when the second control switch 115 is turned on and the sampling capacitor 111 and the correction capacitor 112 are connected, the voltage charged in the sampling capacitor 111 scales down to a half level. At this time, the correction capacitor 112 and the sampling capacitor 111 have the same size of capacitance.

이후, 제2 제어 스위치(115)가 턴 오프되고, 절반으로 스케일 다운된 샘플링 전압(Vs)은 전하 공유 스위치(116)의 턴 온에 대응하여 샘플링 전압(Vs)커패시터형 DA 변환기(210)에 전달된다. 여기서 샘플링 전압(Vs)은 샘플/홀드 기준 전압(Vref)이 샘플/홀드 회로(110)에서 샘플링되고, 절반의 크기로 스케일 다운되어 커패시터형 DA 변환기(210)에 제공되는 전압을 의미할 수 있다.The second control switch 115 is then turned off and the sampling voltage Vs scaled down by half is applied to the sampling voltage Vs capacitor type DA converter 210 corresponding to the turn- . Where the sampling voltage Vs may refer to the voltage that the sample / hold reference voltage Vref is sampled in the sample / hold circuit 110 and scaled down to half the size and provided to the capacitor type DA converter 210 .

전하 공유 스위치(116)가 턴 온 되면, 스케일 다운된 샘플링 전압(Vs)은 커패시터형 DA 변환기(210)가 포함하는 커패시터 어레이(211, 212)에 전하 공유되어 스케일 다운된다. When the charge sharing switch 116 is turned on, the scaled-down sampling voltage Vs is charge-shared and scaled down to the capacitor arrays 211 and 212 included in the capacitor type DA converter 210.

상기한 예시에 따를 때, 샘플링 전압(Vs)은 샘플/홀드 기준 전압(Vref, 3V)이 샘플/홀드 회로(110)에서 샘플링 된 후, 1/2 크기로 스케일 다운되어 생성된다. 따라서 샘플링 전압(Vs)은 1.5V로 커패시터형 DA 변환기(210)에 전달되어 스케일 다운된다.According to the above example, the sampling voltage Vs is generated by sampling the sample / hold reference voltage Vref, 3V at the sample / hold circuit 110, and then scaling down to a half size. Therefore, the sampling voltage Vs is transmitted to the capacitor type DA converter 210 at 1.5 V and scaled down.

커패시터형 DA 변환기(210)는 스케일 다운된 샘플링 전압(Vs)을 상부 커패시터 어레이(211)에 인가하여 제1 출력 전압(VDAC+)으로 출력하고, 기준 전압(VREFM)을 하부 커패시터 어레이(212)에 인가하여 제2 출력 전압(VDAC-)으로 출력한다. 그리고 비교기(220)는 제1 출력 전압(VDAC+)과 제2 출력 전압(VDAC-)을 비교한 결과에 대한 비교 신호(Comp_out)를 출력한다. The capacitor type DA converter 210 applies a scaled-down sampling voltage Vs to the upper capacitor array 211 to output the first output voltage VDAC + and the reference voltage VREFM to the lower capacitor array 212 And outputs it as the second output voltage VDAC-. The comparator 220 outputs a comparison signal Comp_out for comparing the first output voltage VDAC + with the second output voltage VDAC-.

상기하였듯이, 단일 입력을 이용하는 축차 근사형 AD 변환기(200)의 기준 전압(VREFM)은 축차 근사형 AD 변환기(200)에 입력되는 샘플링 전압(Vs)이 가지는 입력 범위의 최대 값과 최소 값의 중간 레벨을 가져야 하므로, 이상적으로 기준 전압(VREFM)은 전하 공유되어 스케일 다운된 샘플링 전압(Vs)과 같은 크기의 레벨을 가져야 한다.As described above, the reference voltage VREFM of the approximation type A / D converter 200 using a single input is halfway between the maximum value and the minimum value of the input range of the sampling voltage Vs input to the approximation type A / Level, ideally the reference voltage VREFM should have a charge sharing level equal to the sampled sampling voltage Vs.

따라서 모든 비교 신호(Comp_out)를 수신하고 비교 과정이 종료 된 후, 축차 근사형 AD 변환기(200)의 축차 근사형 로직부(250)가 출력해야 하는 디지털 값은 10비트를 예로들 때, 10b'10000 00000 또는 10b'01111 11111의 값을 가져야 한다. 즉, 축차 근사형 AD 변환기(200)는 상기 스케일 다운된 샘플링 전압(Vs)을 디지털 출력 신호(Digital output)로 변환하여 출력한 결과가 축차 근사형 AD 변환기(200)가 출력하는 디지털 출력 신호의 범위(10b'00000 00000 ~ 10b'11111 11111)에서 최대값과 최소값의 중간 값을 출력할 수 있어야 한다.Accordingly, after all comparison signals (Comp_out) are received and the comparison process is completed, the digital value to be output by the approximation logic unit 250 of the approximate AD converter 200 is 10b ' 10000 00000, or 10b'01111 11111, respectively. That is, the approximation type A / D converter 200 converts the scaled-down sampling voltage Vs into a digital output signal and outputs the result to the digital-to-analog converter 200 It should be able to output the intermediate value between the maximum value and the minimum value in the range (10b'00000 00000 ~ 10b'11111 11111).

다시 도 1을 참조하면, 축차 근사형 AD 변환기(200)가 포함하는 기준 전압 제어부(230)에 의하여 기준 전압(VREFM)이 보정되는 것을 알 수 있다.Referring again to FIG. 1, it can be seen that the reference voltage VREFM is corrected by the reference voltage controller 230 included in the approximate A / D converter 200.

보다 상세하게, 제1 출력 전압(VDAC+)과 제2 출력 전압(VDAC-) 을 비교하는 비교기(220)가 출력하는 비교 신호(Comp_out)에 대응하여 유한 상태 머신(미도시)은 리퍼런스 드라이버(미도시)가 생성할 기준 전압(VREFM)의 레벨을 제어한다. 그리고 리퍼런스 드라이버는 유한 상태 머신의 제어에 대응하여 보정된 기준 전압을 커패시터형 DA 변환기(210)에 제공한다.More specifically, a finite state machine (not shown) corresponds to a reference signal (Comp_out) output from a comparator 220 that compares a first output voltage VDAC + with a second output voltage VDAC- The reference voltage VREFM to be generated is controlled. The reference driver provides the corrected reference voltage to the capacitor type DA converter 210 corresponding to the control of the finite state machine.

상기한 기준 전압의 보정은 축차 근사형 로직(250)이 출력하는 디지털 출력 신호(Digital output)가 10bit의 출력 기준 10b'10000 00000 또는 10b'01111 11111가 출력될 때까지 반복된다.The correction of the reference voltage is repeated until a digital output signal (Digital output) output from the approximation logic 250 is outputted as a 10-bit output reference 10b'10000 00000 or 10b'01111 11111.

도 5는 도 1의 샘플링 회로에서 기준 전압(VREFM)을 보정하는 과정을 나타낸 순서도이다.5 is a flowchart illustrating a process of correcting the reference voltage VREFM in the sampling circuit of FIG.

도 5를 참조하면, 기준 전압(VREFM)이 보정되는 과정은, 우선 샘플/홀드 기준 전압(Vref)을 샘플/홀드 회로(110)에서 샘플하고, 커패시터형 DA 변환기(210)에서 전하 공유하며, 커패시터형 DA 변환기(210), 비교기(220) 및 축차 근사형 로직부(250)에 의하여 AD 변환을 거침으로써 이루어진다. (S51, S52)5, the process of correcting the reference voltage VREFM is performed by first sampling the sample / hold reference voltage Vref in the sample / hold circuit 110, sharing the charges in the capacitor type DA converter 210, The capacitor type DA converter 210, the comparator 220, and the approximation logic block 250. [ (S51, S52)

기준 전압 제어부(230)는 AD 변환이 이루어진 후, 축차 근사형 로직부(250)가 출력하는 디지털 출력 신호(Digital output)의 값이 10bit의 출력 기준 10b'10000 00000 또는 10b'01111 11111인지 판단하고, 만약 상기한 디지털 출력 신호(Digital output)의 값을 만족하지 않는다면 기준 전압(VREFM)을 상기한 디지털 출력 신호의 값이 출력될 때까지 보정한다(S53, S54). 기준 전압 제어부(230)가 기준 전압(VREFM)을 보정한 결과 축차 근사형 로직부(250)에서 출력되는 디지털 출력 신호(Digital output)의 값이 10bit의 출력 기준 10b'10000 00000 또는 10b'01111 11111 이라면 기준 전압(VREFM)은 정상적으로 보정되었으므로 절차를 종료한다(S55).After the A / D conversion is performed, the reference voltage controller 230 determines whether the value of the digital output signal (digital output) output from the approximation logic unit 250 is a 10-bit output reference 10b'10000 00000 or 10b'01111 11111 If the value of the digital output signal is not satisfied, the reference voltage VREFM is corrected until the value of the digital output signal is output (S53, S54). As a result of the reference voltage controller 230 correcting the reference voltage VREFM, the value of the digital output signal outputted from the approximation logic unit 250 is 10 bits of the output reference 10b'10000 00000 or 10b'01111 11111 The reference voltage VREFM has been corrected normally and the procedure is terminated (S55).

도 6은 기준 전압(VREFM)의 레벨이 보정되는 과정을 나타낸 도면이다. 도 6을 참조하면, 기준 전압 제어부(230)에 의하여 기준 전압(VREFM)이 시간의 경과에 따라 샘플링 전압(Vs)의 입력 범위의 최대 값(Vs의 max)과 최소 값(Vs의 min)의 중간 값으로 보정되는 것을 알 수 있다.6 is a diagram illustrating a process of correcting the level of the reference voltage VREFM. Referring to FIG. 6, the reference voltage VREFM is controlled by the reference voltage controller 230 such that the maximum value (Vsmax) and the minimum value (Vs min) of the sampling range of the sampling voltage (Vs) It can be seen that it is corrected to an intermediate value.

도 7은 샘플링 전압(Vs)의 입력 범위가 보정되는 과정을 나타낸 도면이다.7 is a diagram illustrating a process of correcting the input range of the sampling voltage Vs.

축차 근사형 AD 변환기(200)의 정상적인 AD 변환을 위해서, 축차 근사형 AD 변환기(200)의 출력이 10bit의 크기를 가질 때, 샘플링 전압(Vs)의 입력 범위의 최대 값은 축차 근사형 AD 변환기(200)의 최대 출력 값인 10b'11111 11111으로 변환될 수 있어야 한다. 또한, 샘플링 전압(Vs)의 입력 범위의 최소 값은 축차 근사형 AD 변환기(200)의 최소 출력 값인 10b'00000 00000으로 변환될 수 있어야 한다. When the output of the approximation type A / D converter 200 has a size of 10 bits for the normal A / D conversion of the approximate A / D converter 200, the maximum value of the input range of the sampling voltage (Vs) 11111 &lt; / RTI &gt; In addition, the minimum value of the input range of the sampling voltage Vs should be able to be converted to the minimum output value 10b'00000 00000 of the approximation type A /

따라서, 축차 근사형 AD 변환기(200)의 정상적인 AD 변환을 위해선 샘플링 전압(Vs)의 입력 범위에 대한 보정이 요구된다.Therefore, correction for the input range of the sampling voltage (Vs) is required for the normal AD conversion of the approximate A /

도 8은 도 2의 커패시터형 DA 변환기의 일부인 제어 커패시터 어레이(211b, 212b)를 상세하게 나타낸 다른 도면이다.FIG. 8 is another diagram showing control capacitor arrays 211b and 212b that are part of the capacitor type DA converter of FIG. 2 in detail.

도 8의 구성과 기능 중, 도 2와 중복되는 구성이나 기능은 그 설명을 생략한다. 도 8을 참조하면, 커패시터형 DA 변환기(210)가 포함하는 상부 커패시터 어레이(211)는 쉐어링 커패시터 어레이(211a)와 제어 커패시터 어레이(211b)를 포함하고, 하부 커패시터 어레이(212)는 쉐어링 커패시터 어레이(212a)와 제어 커패시터 어레이(212b)를 포함한다.Among the configurations and functions of Fig. 8, descriptions of configurations and functions overlapping with those of Fig. 2 are omitted. 8, the upper capacitor array 211 included in the capacitor type DA converter 210 includes a sharing capacitor array 211a and a control capacitor array 211b, and the lower capacitor array 212 includes a shared capacitor array 211a and a control capacitor array 211b. (212a) and a control capacitor array (212b).

쉐어링 커패시터 어레이(211a, 212a)는 상기한 것과 같이 샘플링 전압(Vs)이나 샘플링 전압(Vs)의 스케일 다운을 위한 전하 공유에 사용될 수 있다.The sharing capacitor arrays 211a and 212a can be used for charge sharing for scaling down the sampling voltage Vs or the sampling voltage Vs as described above.

제어 커패시터 어레이(211b, 212b)는 여러 크기의 커패시터와 각 커패시터들을 병렬로 연결하는 스위치로 구성되고, 샘플링 전압(Vs)의 입력 범위를 보정하기 위하여 사용된다. 제어 커패시터 어레이(211b, 212b)에 기준 전압(VREF), 상위 기준 전압(VREFT), 하위 기준 전압(VREFB), 공통 전압(VCM), 샘플링 전압(Vs) 이 인가되는 방법은 쉐어링 커패시터(211a, 212a)와 동일할 수 있다The control capacitor arrays 211b and 212b are constituted by capacitors of various sizes and switches connecting the capacitors in parallel, and are used for correcting the input range of the sampling voltage Vs. A method in which the reference voltage VREF, the upper reference voltage VREFT, the lower reference voltage VREFB, the common voltage VCM and the sampling voltage Vs are applied to the control capacitor arrays 211b and 212b is performed by the sharing capacitors 211a, Lt; RTI ID = 0.0 &gt; 212a)

샘플링 전압(Vs)의 입력 범위가 보정되는 과정을 설명하기 위하여 상기한 도 2를 참조하고, 이 때 입력 전압으로서 문턱 전압(Vip1)의 레벨 범위가 3~ 6V 이고, 샘플/홀드 기준 전압(Vref)으로 3V가 인가되는 것을 가정한다.In order to explain the process of correcting the input range of the sampling voltage Vs, reference is made to FIG. 2. In this case, the level range of the threshold voltage Vip1 is 3 to 6 V and the sample / hold reference voltage Vref ) Is applied.

샘플/홀드 회로(110)는 제3 스위치(SW3)와 제1 제어 스위치(114)를 턴 온하여 샘플링 커패시터(111)에 샘플/홀드 기준 전압(Vref)인 3V의 전압을 샘플링한다. 샘플링된 샘플/홀드 기준 전압(Vref)인 3V의 전압은 전하 공유 스위치(116)를 통하여 샘플링 전압(Vs)의 형태로 커패시터형 DA 변환기(210)에 전달된다. 이후, 커패시터형 DA 변환기(210)는 샘플링 전압(Vs)을 전하 공유 과정을 거쳐서 스케일 다운한다. 커패시터형 DA 변환기(210)는 스케일 다운된 샘플링 전압(Vs)과 기준 전압(VREFM)의 레벨 차의 절대값이 <수식 2>의 결과 값과 같을 때, 축차 근사형 DA 변환기(200)의 축차 근사형 로직부(250)가 10bit 기준 최대 디지털 값인 10b'11111 11111을 출력하도록 한다.The sample / hold circuit 110 turns on the third switch SW3 and the first control switch 114 to sample the voltage of 3V which is the sample / hold reference voltage Vref to the sampling capacitor 111. [ The sampled sample / hold reference voltage Vref, a voltage of 3V, is transferred to the capacitor type DA converter 210 through the charge sharing switch 116 in the form of a sampling voltage Vs. Then, the capacitor type DA converter 210 scales down the sampling voltage Vs through a charge sharing process. The capacitor type DA converter 210 converts the sampling voltage Vs and the reference voltage VREFM into digital data in the case where the absolute value of the level difference between the sampled sampling voltage Vs and the reference voltage VREFM is equal to the result of Equation 2, And the approximate logic unit 250 outputs the 10-bit reference maximum digital value 10b '11111 11111.

<수식 2>&Quot; (2) &quot;

Figure 112016061068631-pat00002
Figure 112016061068631-pat00002

<수식 2>에서 Vmax는 샘플링 전압(Vs)의 입력 범위의 최대 값, Vmin은 샘플링 전압(Vs)의 입력 범위의 최소 값을 의미한다.In Equation (2), Vmax denotes the maximum value of the input range of the sampling voltage (Vs), and Vmin denotes the minimum value of the input range of the sampling voltage (Vs).

만일, 스케일 다운된 샘플링 전압(Vs)과 기준 전압(VREFM)의 비교 결과, 축차 근사형 AD 변환기(200)가 상기한 최대 디지털 값을 출력하지 않는다면, 제어 커패시터 어레이(211b, 212b)를 이용하여 샘플링 전압(Vs)의 입력 범위를 보정할 수 있다.If the approximate A / D converter 200 does not output the maximum digital value as a result of the comparison between the scaled-down sampling voltage Vs and the reference voltage VREFM, the control capacitor arrays 211b and 212b are used The input range of the sampling voltage Vs can be corrected.

제어 커패시터 어레이(211b, 212b)는 입력 범위 제어부(230)의 제어 신호(Control Signal)에 대응하여 제어 커패시터 어레이(211b, 212b)에 연결된 스위치를 턴 온 또는 턴 오프 함으로써 제어 커패시터 어레이(211b, 212b)의 전체 커패시턴스의 크기를 조절하는 방법으로 샘플링 전압(Vs)의 입력 범위를 보정한다. The control capacitor arrays 211b and 212b are turned on or off by a switch connected to the control capacitor arrays 211b and 212b in response to a control signal of the input range control unit 230, ) By adjusting the magnitude of the total capacitance of the sampling voltage Vs.

제어 커패시터 어레이(211b, 212b)가 샘플링 전압(Vs)의 입력 범위를 보정하는 방법은 다음 수식을 참고하여 설명한다. A method by which the control capacitor arrays 211b and 212b correct the input range of the sampling voltage Vs will be described with reference to the following mathematical expression.

<수식 3>&Quot; (3) &quot;

Figure 112016061068631-pat00003
Figure 112016061068631-pat00003

여기서 Vrange는 샘플링 전압(Vs)의 입력 범위를 의미한다. 즉, 커패시터형 DA 변환기(210)에서 요구하는 샘플링 전압(Vs)의 입력 범위를 VREFM-Vrange 내지 VREFM+Vrange로 볼 수 있고, M은 제어 커패시터 어레이(211b, 212b)에 의하여 조절되는 커패시턴스 값을 의미한다. Here, Vrange denotes an input range of the sampling voltage Vs. That is, the input range of the sampling voltage Vs required by the capacitor type DA converter 210 can be seen as VREFM-Vrange to VREFM + Vrange, where M is the capacitance value controlled by the control capacitor arrays 211b and 212b it means.

Vrange의 값은 제어 커패시터 어레이(211b, 212b), 상위 기준 전압(VREFT) 및 하위 기준 전압(VREFB)에 의하여 결정된다. The value of Vrange is determined by the control capacitor arrays 211b and 212b, the upper reference voltage VREFT, and the lower reference voltage VREFB.

예를 들어 VREFT-VREFB = 1.8V이고, 아날로그 입력 범위가 커패시터형 DA 변환기의 범위와 일치하여 M=0인 경우에는 Vrange = 0.9V이다. 즉 샘플링 전압(Vs)의 입력 범위는 VREFM ± 0.9V이다. 반면 샘플링 전압(Vs)의 입력범위보다 차지쉐어링된 문턱전압의 입력 범위가 작다면 M이 보정 과정을 통해 다른 크기를 갖게 된다. 즉 Vrange의 레벨이 작아지고, 샘플링 전압(Vs)의 입력 범위도 작아지는 방향으로 입력 범위 레벨이 보정된다.For example, when VREFT-VREFB = 1.8V and the analog input range coincides with the range of the capacitor type DA converter, when M = 0, Vrange = 0.9V. That is, the input range of the sampling voltage Vs is VREFM ± 0.9V. On the other hand, if the input range of the shared threshold voltage is smaller than the input range of the sampling voltage (Vs), M has a different magnitude through the correction process. The level of the input range is corrected in the direction in which the level of the Vrange becomes smaller and the input range of the sampling voltage Vs becomes smaller.

도 9는 도 1의 샘플링 회로에서 샘플링 전압의 입력 범위가 보정되는 과정을 나타내는 순서도이다.9 is a flowchart illustrating a process of correcting an input range of a sampling voltage in the sampling circuit of FIG.

도 9를 참조하면, 샘플링 전압(Vs)의 입력 범위가 보정되는 과정은, 우선 샘플/홀드 기준 전압(Vref)을 샘플/홀드 회로(110)에서 샘플하고, 커패시터형 DA 변환기(210)에서 전하 공유하며, 커패시터형 DA 변환기(210), 비교기(220) 및 축차 근사형 로직(250)에 의하여 AD 변환을 거친다. (S91, S92)9, in the process of correcting the input range of the sampling voltage Vs, the sample / hold reference voltage Vref is first sampled in the sample / hold circuit 110, and the capacitor type DA converter 210 samples the charge / And is subjected to AD conversion by the capacitor type DA converter 210, the comparator 220, and the approximation logic 250. (S91, S92)

입력 범위 제어부(240)는 AD 변환이 이루어진 후, 축차 근사형 로직(250)이 출력하는 디지털 출력 신호(Digital output)의 값이 10bit의 출력 기준 10b'11111 11111 인지 판단하고, 만약 상기한 디지털 출력 신호(Digital output)의 값을 만족하지 않는다면 샘플링 전압(Vs)의 입력 범위를 상기한 디지털 출력 신호(Digital output)의 값이 출력될 때까지 보정한다(S93, S94). 입력 범위 제어부(240)가 샘플링 전압(Vs)의 입력 범위를 보정한 결과 축차 근사형 로직부(250)에서 출력되는 디지털 출력 신호(Digital output)의 값이 10bit의 출력 기준 10b'11111 11111 이라면 샘플링 전압(Vs)의 입력 범위가 정상적으로 보정되었으므로 절차를 종료한다(S95).After the AD conversion is performed, the input range control unit 240 determines whether the value of the digital output signal output from the approximation logic 250 is 10-bit output reference 10b '11111 11111. If the digital output If the value of the digital output is not satisfied, the input range of the sampling voltage Vs is corrected until the value of the digital output signal is output (S93, S94). If the input range control unit 240 corrects the input range of the sampling voltage Vs and the value of the digital output signal (digital output) output from the approximation logic unit 250 is 10-bit output reference 10b '11111 11111, Since the input range of the voltage Vs has been normally corrected, the procedure is terminated (S95).

Claims (16)

외부로부터 입력되는 입력 전압을 샘플링 커패시터로 샘플링 및 홀드하여 샘플링 전압을 출력하는 복수의 샘플/홀드 회로를 포함하는 샘플/홀드부; 및
상기 샘플링 전압을 디지털 출력 신호로 변환하여 출력하는 축차 근사형 AD 변환기; 를 포함하고,
상기 축차 근사형 AD 변환기는
복수의 병렬 커패시터로 이루어진 쉐어링 커패시터 어레이와 상기 쉐어링 커패시터 어레이에 병렬로 연결된 제어 커패시터 어레이로 이루어진 커패시터 어레이를 구비하여 상기 샘플링 전압을 스케일 다운시킴과 아울러, 제어신호에 의한 스위치의 스위칭 동작에 의해 상기 제어 커패시터 어레이의 용량이 조절되어 상기 샘플링 전압의 입력 범위가 보정되도록 하고, 상기 샘플링 전압, 기준 전압 및 공통 전압 중 하나 이상을 상기 커패시터 어레이에 인가하여 제1 및 제2 출력 전압으로 출력함에 있어서 상기 샘플링 전압을 단일 입력방식으로 입력하는 커패시터형 DA 변환기; 및
상기 제1 및 제2 출력 전압을 비교하여 비교 신호를 출력하는 비교기;
상기 비교 신호에 대응하여 상기 축차 근사형 AD 변환기에서 출력되는 디지털신호의 출력기준을 만족할 때 까지 상기 기준 전압의 레벨을 보정하는 기준 전압 제어부; 및
상기 축차 근사형 AD 변환기가 출력하는 상기 디지털 출력 신호에 대응하여 상기 제어신호를 출력하는 입력 범위 제어부를 포함하는 것을 특징으로 하는 샘플링 회로.A sample / hold unit including a plurality of sample / hold circuits for sampling and holding an input voltage inputted from the outside with a sampling capacitor to output a sampling voltage; And
An approximation type A / D converter for converting the sampling voltage into a digital output signal and outputting the digital output signal; Lt; / RTI &gt;
The above-mentioned approximate-shift-type AD converter
A capacitor array including a sharer capacitor array including a plurality of parallel capacitors and a control capacitor array connected in parallel with the sharer capacitor array to scale down the sampling voltage, Wherein the capacitance of the capacitor array is adjusted to correct the input range of the sampling voltage and at least one of the sampling voltage, the reference voltage and the common voltage is applied to the capacitor array to output the first and second output voltages, A capacitor type DA converter for inputting a voltage in a single input manner; And
A comparator for comparing the first and second output voltages and outputting a comparison signal;
A reference voltage control unit for correcting the level of the reference voltage until the output reference of the digital signal outputted from the approximate AD converter in accordance with the comparison signal is satisfied; And
And an input range control unit for outputting the control signal in correspondence with the digital output signal output by the approximate-shift-type AD converter. 제1 항에 있어서, 상기 커패시터형 DA 변환기는
상기 제1 출력 전압을 생성하는 상부 커패시터 어레이와 상기 제2 출력 전압을 생성하는 하부 커패시터 어레이를 포함하고,
상기 상부 커패시터 어레이에 상기 샘플링 전압을 인가하고 상기 하부 커패시터 어레이에 상기 기준 전압을 인가하며, 상기 제1 출력 전압과 상기 제2 출력 전압을 연결하여 전하 공유함으로써 상기 샘플링 전압을 스케일 다운하는 샘플링 회로.2. The apparatus as claimed in claim 1, wherein the capacitor type DA converter
An upper capacitor array for generating the first output voltage and a lower capacitor array for generating the second output voltage,
Wherein the sampling voltage is applied to the array of upper capacitors, the reference voltage is applied to the array of lower capacitors, and the first output voltage and the second output voltage are connected together to charge-down to scale down the sampling voltage. 제2 항에 있어서,
상기 입력 전압은 유기 발광 다이오드 화소의 문턱 전압이고,
상기 샘플/홀드 회로는 상기 문턱 전압을 상기 샘플/홀드 회로에서 샘플링 및 홀드하여 상기 샘플링 전압을 생성하는 샘플링 회로.3. The method of claim 2,
Wherein the input voltage is a threshold voltage of an organic light emitting diode pixel,
Wherein the sample / hold circuit samples and holds the threshold voltage in the sample / hold circuit to generate the sampling voltage. 제1 항에 있어서, 상기 각각의 샘플/홀드 회로는
상기 샘플/홀드 회로의 출력단에 연결되고, 상기 커패시터형 DA 변환기가 상기 샘플링 전압을 상기 쉐어링 커패시터에 전하 공유할 수 있도록 상기 샘플/홀드 회로와 상기 축차 근사형 AD 변환기의 연결을 제어하는 전하 공유 스위치를 더 포함하는 샘플링 회로.2. The circuit of claim 1, wherein each of the sample /
And a charge sharing switch connected to the output of the sample / hold circuit and controlling the connection of the sample / hold circuit and the approximate AD converter so that the capacitor DA converter can share charge of the sampling voltage to the sharing capacitor. &Lt; / RTI &gt; 제1 항에 있어서,
상기 입력 전압은 상기 샘플/홀드 회로에 입력되는 문턱 전압의 기준을 설정하는 샘플/홀드 기준 전압이고,
상기 샘플/홀드부 중 하나의 샘플/홀드 회로는 상기 샘플링 커패시터에 상기 샘플/홀드 기준 전압이 샘플링 되었을 때, 상기 샘플링 커패시터에 충전된 전압을 스케일 다운하기 위한 보정 커패시터;
상기 보정 커패시터의 양단에 병렬 연결되어 상기 보정 커패시터에 충전된 전압의 방전을 제어하는 리셋 스위치;
상기 샘플/홀드 기준 전압을 인가하는 샘플/홀드 기준 전압 단자와 상기 샘플링 커패시터의 일측 단자의 사이에 연결되는 제1 제어 스위치; 및
상기 샘플링 커패시터의 일측 단자와 상기 보정 커패시터의 일측 단자의 사이에 연결되는 제2 제어 스위치; 를 더 포함하는 샘플링 회로.The method according to claim 1,
Wherein the input voltage is a sample / hold reference voltage for setting a reference of a threshold voltage input to the sample / hold circuit,
A sample / hold circuit of one of the sample / hold portions includes a correction capacitor for scaling down the voltage charged in the sampling capacitor when the sample / hold reference voltage is sampled to the sampling capacitor;
A reset switch connected in parallel to both ends of the compensation capacitor to control a discharge of a voltage charged in the compensation capacitor;
A first control switch connected between a sample / hold reference voltage terminal for applying the sample / hold reference voltage and one terminal of the sampling capacitor; And
A second control switch connected between one terminal of the sampling capacitor and one terminal of the correction capacitor; &Lt; / RTI &gt; 제5 항에 있어서, 상기 보정 커패시터는
상기 샘플링 커패시터에 상기 샘플/홀드 기준 전압이 샘플되었을 때, 상기 제2 제어 스위치의 턴 온에 대응하여 상기 샘플링 커패시터에 샘플된 전압을 절반으로 스케일 다운하는 샘플링 회로.6. The apparatus of claim 5, wherein the compensation capacitor
And wherein when the sample / hold reference voltage is sampled into the sampling capacitor, the sampled voltage is scaled down by half in response to the turn-on of the second control switch. 제6 항에 있어서, 상기 샘플/홀드 회로는
상기 샘플/홀드 기준 전압을 상기 샘플링 커패시터와 상기 보정 커패시터를 통해 스케일 다운함으로써 상기 샘플링 전압을 생성하여 상기 커패시터형 DA 변환기에 제공하는 샘플링 회로.7. The method of claim 6, wherein the sample /
Wherein the sampling and hold reference voltages are scaled down through the sampling capacitor and the correction capacitor to generate and provide the sampling voltage to the capacitor DA converter. 제7 항에 있어서, 상기 커패시터형 DA 변환기는
상기 샘플링 전압을 상기 커패시터 어레이에 인가하여 상기 제1 출력 전압으로 출력하고,
상기 기준 전압을 상기 커패시터 어레이에 인가하여 상기 제2 출력 전압으로 출력하는 샘플링 회로.8. The apparatus as claimed in claim 7, wherein the capacitor type DA converter
Applying the sampling voltage to the capacitor array to output to the first output voltage,
And applying the reference voltage to the capacitor array to output the second output voltage. 삭제delete 제1 항에 있어서, 상기 기준 전압 제어부는
상기 비교 신호에 대응하여 상기 기준 전압의 레벨을 제어하는 유한 상태 머신; 및
상기 유한 상태 머신의 제어에 대응하여 상기 기준 전압을 생성하는 리퍼런스 드라이버; 를 포함하는 샘플링 회로.The apparatus of claim 1, wherein the reference voltage control unit
A finite state machine for controlling the level of the reference voltage in response to the comparison signal; And
A reference driver for generating the reference voltage in response to the control of the finite state machine; &Lt; / RTI &gt; 제10 항에 있어서,
상기 비교기는 상기 샘플링 전압과 상기 기준 전압을 비교한 상기 비교 신호를 출력하고,
상기 기준전압 제어부는 상기 축차 근사형 AD 변환기가 출력하는 상기 디지털 출력 신호에 대응하여 상기 리퍼런스 드라이버가 생성하는 상기 기준 전압이 상기 샘플링 전압의 입력 범위의 최대치와 최소치의 중간 레벨을 가지도록 제어하는 유한 상태 머신을 포함하는 샘플링 회로.11. The method of claim 10,
Wherein the comparator outputs the comparison signal comparing the sampling voltage and the reference voltage,
Wherein the reference voltage control unit controls the reference voltage generated by the reference driver so as to correspond to the digital output signal output from the approximation type A / D converter so that the reference voltage has an intermediate level between a maximum value and a minimum value of the sampling range of the sampling voltage. A sampling circuit comprising a state machine. 제1 항에 있어서,
상기 입력 전압은 상기 샘플/홀드 회로에 입력되는 문턱 전압의 기준을 설정하는 샘플/홀드 기준 전압이고,
상기 샘플/홀드부 중 하나의 샘플/홀드 회로는 상기 샘플/홀드 기준 전압을 인가하는 샘플/홀드 기준 전압 단자와 상기 샘플링 커패시터의 일측 단자의 사이에 연결되는 제1 제어 스위치; 를 더 포함하고,
상기 제1 제어 스위치의 턴 온에 대응하여 상기 샘플/홀드 기준 전압을 상기 샘플링 커패시터에 샘플링함으로써 상기 샘플링 전압을 생성하여 상기 커패시터형 DA 변환기에 제공하는 샘플링 회로.The method according to claim 1,
Wherein the input voltage is a sample / hold reference voltage for setting a reference of a threshold voltage input to the sample / hold circuit,
One of the sample / hold circuits includes a first control switch connected between a sample / hold reference voltage terminal for applying the sample / hold reference voltage and one terminal of the sampling capacitor; Further comprising:
Wherein the sample-and-hold reference voltage is sampled in the sampling capacitor in response to the turn-on of the first control switch to generate and provide the sampling voltage to the capacitor-type DA converter. 삭제delete 제1 항에 있어서, 상기 축차 근사형 AD 변환기가 보정하는 상기 샘플링 전압의 입력 범위는
유기 발광 다이오드 화소로부터 입력되는 문턱 전압이 상기 입력 전압으로 서 상기 샘플/홀드 회로에 입력 되었을 때, 상기 샘플/홀드 회로에 의해 생성되는 상기 샘플링 전압의 입력 범위인 샘플링 회로.2. The method according to claim 1, wherein the input range of the sampling voltage corrected by the approximate-shift-
Wherein the sampling voltage is an input range of the sampling voltage generated by the sample / hold circuit when a threshold voltage input from an organic light emitting diode pixel is input to the sample / hold circuit as the input voltage. 제1 항에 있어서, 상기 입력 범위 제어부는
상기 커패시터형 DA 변환기에 입력되는 상기 샘플링 전압의 입력 범위가 상기 축차 근사형 AD 변환기에서 출력될 수 있는 모든 디지털 출력 신호의 범위에 대응되도록 상기 샘플링 전압의 입력 범위를 보정하는 제어 신호를 제공하는 샘플링 회로.The apparatus of claim 1, wherein the input range control unit
And a sampling circuit for providing a control signal for correcting an input range of the sampling voltage so that an input range of the sampling voltage inputted to the capacitor type DA converter corresponds to a range of all digital output signals that can be output from the approximate- Circuit. 제15 항에 있어서, 상기 커패시터형 DA 변환기는
상기 입력 범위 제어부의 상기 제어 신호에 대응하여 상기 샘플링 전압의 입력 범위를 제어하는 제어 커패시터 어레이; 를 더 포함하며,
상기 제어 커패시터 어레이는 상기 입력 범위 제어부의 상기 제어 신호에 대응하여 상기 제어 커패시터 어레이가 포함하는 커패시터 간의 스위치를 턴 온 또는 턴 오프 함으로써 상기 제어 커패시터 어레이의 전체 커패시턴스의 크기를 조절하여 상기 샘플링 전압의 입력 범위를 보정하는 샘플링 회로.16. The apparatus of claim 15, wherein the capacitor-type DA converter
A control capacitor array for controlling an input range of the sampling voltage in accordance with the control signal of the input range control unit; Further comprising:
The control capacitor array A sampling capacitor for adjusting an input range of the sampling voltage by adjusting a total capacitance of the control capacitor array by turning on or off a switch between the capacitors included in the control capacitor array in response to the control signal of the input range control unit, Circuit.
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