KR101781891B1 - Semiconductor automatic test equipment - Google Patents

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Abstract

저속의 알고리즘 패턴 발생기(ALPG), 고속의 신호발생기(TGFC) 및 핀 일렉트로닉스(PE)를 포함하는 반도체 검사장치에 알고리즘 패턴 발생기의 클럭 속도보다 N배 빠른 클럭속도로 알고리즘 패턴 발생기의 데이터를 신호 발생기로 보내는 가속기를 추가하여 알고리즘 패턴 발생기의 데이터를 신호 발생기로 고속으로 전송시킴으로써 반도체 검사장치의 검사 속도를 향상시킬 수 있어 고속의 반도체를 검사할 수 있는 반도체 검사장치를 개시한다.The data of the algorithm pattern generator at a clock rate N times faster than the clock speed of the algorithm pattern generator in a semiconductor inspection apparatus including a low speed algorithm pattern generator (ALPG), a high speed signal generator (TGFC) and a pin electronics (PE) The present invention discloses a semiconductor inspection apparatus capable of improving the inspection speed of a semiconductor inspection apparatus by transmitting data of an algorithm pattern generator to a signal generator at a high speed by adding an accelerator to the semiconductor manufacturing apparatus,

Figure R1020110023401
Figure R1020110023401

Description

반도체 검사 장치{SEMICONDUCTOR AUTOMATIC TEST EQUIPMENT}[0001] SEMICONDUCTOR AUTOMATIC TEST EQUIPMENT [0002]

본 발명은 반도체 검사 장치에 관한 것으로, 더욱 상세하게는 고속의 반도체소자를 검사할 수 있는 반도체 검사 장치에 관한 것이다.The present invention relates to a semiconductor inspection apparatus, and more particularly, to a semiconductor inspection apparatus capable of inspecting a high-speed semiconductor element.

반도체 소자는 웨이퍼 상태로 생산되고, 반도체 패키지로서의 조립이 완료된 후, 사용자에게 전달되기 전에 최종적으로 전기적 검사를 받게 된다. 이러한 전기적 검사는 웨이퍼 생산 공정이나, 조립 공정에서 발생된 결함을 발견하여 불량품을 제거하고 양품만을 골라내기 위한 작업이다.The semiconductor device is produced in a wafer state, and after completion of assembly as a semiconductor package, it is finally subjected to an electrical inspection before being transmitted to a user. Such electrical inspection is a task to detect defects generated in the wafer production process or assembly process, to remove defective products, and to select only good products.

특히 대용량화, 고속화, 다핀화가 급격히 진행되고 있는 디램(DRAM)과 같은 반도체 소자에서는, 이에 대응하여 전기적 검사공정에서 검사 효율을 높이는 것이 중요한 문제로 대두되고 있다.Particularly, in a semiconductor device such as a DRAM (DRAM) in which a large capacity, a high speed, and a multi-pin are rapidly progressing, it is becoming important to increase the inspection efficiency in the electrical inspection process corresponding thereto.

최근에는 반도체 소자의 검사 공정은 검사효율을 높이기 위해 반도체 검사 장치Automatic Test Equipment ; ATE)의 하드웨어적인 고속검사 성능을 개선하는 방향으로 연구되고 있다.In recent years, in order to increase the inspection efficiency of the semiconductor device inspection process, a semiconductor test apparatus Automatic Test Equipment; ATE) has been studied to improve the hardware high - speed inspection performance.

일반적으로 반도체 검사장치는 내부에 설치된 하드웨어 구성 요소를 제어하기 위한 중앙처리장치인 CPU를 포함한다. 또한, 반도체 검사장치는 내부의 하드웨어 구성요소로서 전원공급장치, 계측기, 알고리즘 패턴 발생기(Algorithmic Pattern Generator ; ALPG), 신호 발생기(Timing Generator Format Controller ; TGFC), 드라이버 및 비교기가 내장된 핀 일렉트로닉스(Pin Electronics ; PE)를 포함한다.Generally, the semiconductor inspection apparatus includes a CPU which is a central processing unit for controlling hardware components installed therein. In addition, the semiconductor testing apparatus includes internal hardware components such as a power supply, an instrument, an Algorithmic Pattern Generator (ALPG), a Timing Generator Format Controller (TGFC), a pin electronics Electronics (PE).

이러한 구성을 가진 반도체 검사장치는 CPU에서 작동되는 테스트 프로그램에 의해 상기한 하드웨어적 구성요소들이 서로 신호를 주고받으며 핀 일렉트로닉스(PE)에 연결된 피시험 반도체 소자(Device Under Test ; DUT)의 전기적 기능을 검사한다.The semiconductor inspection apparatus having such a configuration is configured such that the hardware components communicate with each other by a test program operated by the CPU and the electrical function of the DUT (Device Under Test) connected to the pin electronics (PE) Inspect.

알고리즘 패턴 발생기(ALPG)의 성능향상이 어려워 검사 속도(Test Rate)을 150MHz 이상으로 향상시키기 어렵다. 검사 속도란 검사 패턴이 한 라인씩 실행되는 속도를 말한다.It is difficult to improve the performance of the algorithm pattern generator (ALPG) to improve the test rate to 150 MHz or more. Inspection speed is the speed at which the inspection pattern is executed line by line.

알고리즘 패턴 발생기(ALPG)를 구현하는 방법에는 현장 프로그래머블 게이트 어레이(Field Programmable Gate Array ; FPGA) 기능을 이용하거나 주문형 반도체(Application Specific Integrated Circuit ; ASIC)를 이용하는 방법이 있다. ASIC을 이용하는 것은 초기 투자비가 많이 들으므로 비교적 경제적인 FPGA를 이용하여 알고리즘 패턴 발생기(ALPG)를 구현한다. 이러한 경우, 150MHz 정도의 최대 검사 속도가 가능하다.A method for implementing the Algorithm Pattern Generator (ALPG) includes a field programmable gate array (FPGA) function or an application specific integrated circuit (ASIC). Using the ASIC is expensive because of the initial investment, so the algorithm pattern generator (ALPG) is implemented using relatively inexpensive FPGA. In this case, a maximum inspection speed of about 150 MHz is possible.

검사 속도를 향상시키는 것은 다음의 두 가지 이유로 어렵다. 첫 번째는 패턴이 실행되는 순서를 결정하는 시퀀스(sequencer)를 구현할 때 이전값을 이용하여 현재값을 계산하는 기능이 설계되어야 하는데 이 때문에 파이프라인(pipeline)을 추가하는 것이 어려워 검사 속도 향상에 제한이 따른다. 두 번째는 내부 메모리의 내용을 매번 읽어야 하는데 이때 소요되는 메모리 액세스 시간을 줄일 수 없어서 이것이 검사 속도 향상에 걸림돌이 된다.Improving the inspection speed is difficult for the following two reasons. First, when implementing a sequencer that determines the order in which patterns are executed, it is necessary to design a function to calculate the current value using the previous value, which makes it difficult to add a pipeline, . Second, the contents of the internal memory must be read every time, but the memory access time can not be reduced.

한편, 고속 반도체를 검사하기 위한 가장 대표적인 방법은 알고리즘 패턴 발생기(ALPG)를 병렬로 구성하는 것이다. 예를 들어 두 개의 알고리즘 패턴 발생기(ALPG)를 병렬로 연결하고, 각각의 알고리즘 패턴 발생기(ALPG)가 순차적으로 명령어를 수행함으로써 하나의 알고리즘 패턴 발생기(ALPG) 보다 두 배의 검사율을 내도록 하는 구조이다.On the other hand, the most typical method for inspecting a high-speed semiconductor is to configure an algorithm pattern generator (ALPG) in parallel. For example, two algorithm pattern generators (ALPGs) are connected in parallel, and each algorithm pattern generator (ALPG) sequentially executes commands to make the inspection rate twice as high as that of one algorithm pattern generator (ALPG) .

하지만, 알고리즘 패턴 발생기(ALPG)를 병렬로 사용하는 반도체 검사장치의 가장 큰 단점은 분기 명령문이 첫 번째 알고리즘 패턴 발생기(ALPG)에서만 가능하다는 것이다. 즉 알고리즘 패턴 발생기(ALPG)를 두 개 사용할 경우 패턴의 홀수 라인에서만 분기가 가능하고 짝수 라인에서는 불가능하다. 여기서, 분기 명령문은 패턴 실행도중 특정 위치로 패턴의 실행 순서를 옮기는 기능으로 예를 들면, 점프(JUMP) 등이다. 만약 알고리즘 패턴 발생기(ALPG)를 4개 사용하면 첫 번째 라인에서만 분기가 가능하고 2,3,4번째 라인에서는 분기가 불가능하다. 즉 속도는 4배가 빨라지지만 분기문 위치에 대한 제한사항은 더욱 커진다.However, the biggest disadvantage of the semiconductor test equipment using the ALPG in parallel is that the branch statement is only possible in the first algorithm pattern generator (ALPG). That is, if two algorithm pattern generators (ALPG) are used, branching is possible only on odd lines of the pattern, and not on even lines. Here, the branch instruction is a function for shifting the pattern execution order to a specific position during pattern execution, for example, jump (JUMP). If four Algorithm Pattern Generators (ALPG) are used, branching is possible only on the first line, and branching is not possible on the second, third and fourth lines. That is, the speed is four times faster, but the restrictions on the branching position are even greater.

본 발명의 일 측면은 반도체 검사장치의 검사 속도를 향상시키도록 알고리즘 패턴 발생기의 데이터를 신호 발생기로 고속으로 보내는 가속기를 추가하여 알고리즘 패턴 발생기의 데이터를 신호 발생기로 고속으로 전송시키는 반도체 검사장치를 제공한다.According to an aspect of the present invention, there is provided a semiconductor inspection apparatus for transferring data of an algorithm pattern generator to a signal generator at a high speed by adding an accelerator for sending data of an algorithm pattern generator to a signal generator at high speed so as to improve the inspection speed of the semiconductor inspection apparatus do.

이를 위해 본 발명의 일 측면에 따른 반도체 검사장치는 제1 클럭속도로 패턴 데이터를 발생시키는 알고리즘 패턴 발생기(Algorithmic Pattern Generator ; ALPG)와, 상기 알고리즘 패턴 발생기에 의해 발생된 패턴 데이터를 상기 제1 클럭속도보다 빠른 제2 클럭속도로 출력하는 가속기와, 상기 가속기에 의해 상기 제2 클럭속도로 출력된 상기 패턴 데이터에 타이밍 정보를 부과하여 출력하는 신호 발생기(Timing Generator Format Controller ; TGFC)와, 상기 신호발생기로부터 출력된 신호를 피시험 반도체 소자(DUT)에 인가될 신호로 변환하여 출력하고 상기 피시험 반도체 소자(DUT)에 인가하는 핀 일렉트로닉스(Pin Electronics ; PE)를 포함한다.To this end, a semiconductor testing apparatus according to an aspect of the present invention includes an ALPG (Algorithmic Pattern Generator) for generating pattern data at a first clock rate, and a second clock generator for generating pattern data generated by the algorithm pattern generator, A timing generator (TGFC) for applying timing information to the pattern data output at the second clock rate by the accelerator and outputting the timing information; And a pin electronics (PE) that converts a signal output from the generator into a signal to be applied to the DUT, and applies the signal to the DUT.

또한, 상기 가속기는 상기 알고리즘 패턴 발생기(ALPG)로부터 입력된 직렬 패턴 데이터를 병렬 패턴 데이터로 변환하는 직렬병렬변환기, 상기 직렬병렬변환기에 의해 변환된 병렬 패턴 데이터를 저장하는 메모리, 상기 알고리즘 패턴 발생기(ALPG)의 상기 제1 클럭속도를 상기 제2 클럭속도로 변환하는 클럭변환기, 상기 제2 클럭속도로 상기 메모리에 저장된 병렬 패턴 데이터를 읽어오고 읽어온 병렬 패턴 데이터를 직렬 패턴 데이터로 변환하고 변환된 직렬 패턴 데이터를 출력하는 병렬직렬변환기를 포함한다.The accelerator includes a serial-to-parallel converter for converting serial pattern data input from the ALPG to parallel pattern data, a memory for storing parallel pattern data converted by the serial-to-parallel converter, The parallel pattern data stored in the memory at the second clock rate is read and read, and the parallel pattern data is converted into serial pattern data, and the converted parallel pattern data is converted And a parallel-to-serial converter for outputting serial pattern data.

또한, 상기 클럭변환기는 상기 메모리에 상기 알고리즘 패턴 발생기(ALPG)의 제1 클럭속도보다 느린 클럭속도를 제공하는 것을 포함한다.The clock converter also includes providing the memory with a clock rate that is slower than the first clock rate of the algorithm pattern generator (ALPG).

또한, 상기 병렬직렬변환기는 상기 변환된 직렬 패턴 데이터를 상기 제2 클럭속도로 상기 신호 발생기(TGFC)에 출력하는 것을 포함한다.In addition, the parallel-to-serial converter includes outputting the converted serial pattern data to the signal generator (TGFC) at the second clock rate.

또한, 상기 알고리즘 패턴 발생기(ALPG)는 현장 프로그래머블 게이트 어레이(Field Programmable Gate Array ; FPGA) 기능 또는 주문형 반도체(Application Specific Integrated Circuit ; ASIC) 중 어느 하나를 이용하여 구현한 것을 포함한다.The ALPG may be implemented using any one of a Field Programmable Gate Array (FPGA) function or an Application Specific Integrated Circuit (ASIC).

본 발명의 다른 측면에 따른 반도체 검사장치는 패턴 데이터를 발생시키는 알고리즘 패턴 발생기(Algorithmic Pattern Generator ; ALPG)와, 상기 알고리즘 패턴 발생기에 의해 발생된 패턴 데이터를 미리 설정된 클럭속도로 출력하는 가속기와, 상기 가속기에 의해 상기 미리 설정된 클럭속도로 출력된 상기 패턴 데이터에 타이밍 정보를 부과하여 출력하는 신호 발생기(Timing Generator Format Controller ; TGFC)와, 상기 신호발생기로부터 출력된 신호를 피시험 반도체 소자(DUT)에 인가될 신호로 변환하여 출력하고 상기 피시험 반도체 소자(DUT)에 인가하는 핀 일렉트로닉스(Pin Electronics ; PE)를 포함하고, 상기 가속기는 상기 알고리즘 패턴 발생기(ALPG)로부터 입력된 직렬 패턴 데이터를 병렬 패턴 데이터로 변환하는 직렬병렬변환기, 상기 직렬병렬변환기에 의해 변환된 병렬 패턴 데이터를 저장하는 메모리, 미리 설정된 클럭속도로 상기 메모리에 저장된 병렬 패턴 데이터를 읽어오고 읽어온 병렬 패턴 데이터를 직렬 패턴 데이터로 변환하고 변환된 직렬 패턴 데이터를 출력하는 병렬직렬변환기를 포함한다.According to another aspect of the present invention, there is provided a semiconductor inspection apparatus including an ALPG (Algorithmic Pattern Generator) for generating pattern data, an accelerator for outputting pattern data generated by the algorithm pattern generator at a predetermined clock rate, A signal generator (Timing Generator Format Controller) (TGFC) for applying timing information to the pattern data output at the predetermined clock rate by the accelerator and outputting the signal to a DUT And a pin electronics (PE) for converting the serial pattern data input from the ALPG to a signal to be applied and applying the same to the DUT. The accelerator converts the serial pattern data input from the ALPG into a parallel pattern Data, a parallel-to-serial converter converted by the serial-to-parallel converter, A memory for storing pattern data, a parallel serializer for reading parallel pattern data stored in the memory at a predetermined clock rate, converting parallel pattern data read into serial pattern data, and outputting the converted serial pattern data.

또한, 상기 병렬직렬변환기는 상기 변환된 직렬 패턴 데이터를 상기 미리 설정된 클럭속도로 상기 신호 발생기(TGFC)에 출력하는 것을 포함한다.In addition, the parallel-to-serial converter includes outputting the converted serial pattern data to the signal generator (TGFC) at the predetermined clock rate.

이상에서 설명한 본 발명의 일 측면에 따르면, 저속의 알고리즘 패턴 발생기의 클럭속도보다 N배 빠른 클럭속도로 알고리즘 패턴 발생기의 데이터를 신호 발생기로 보내는 가속기를 추가하여 알고리즘 패턴 발생기의 데이터를 신호 발생기로 고속으로 전송시킬 수 있어 반도체 검사장치의 검사 속도를 향상시킬 수 있다.According to one aspect of the present invention described above, an accelerator for sending data of an algorithm pattern generator to a signal generator at a clock rate N times faster than the clock speed of a low-speed algorithm pattern generator is added, It is possible to improve the inspection speed of the semiconductor inspection apparatus.

또한, 본 발명의 다른 측면에 따르면, FPGA를 이용한 알고리즘 패턴 발생기(ALPG)를 사용하거나 알고리즘 패턴 발생기(ALPG)를 병렬로 사용하지 않고도 반도체 검사장치의 검사 속도를 향상시킬 수 있어 고속의 반도체를 검사할 수 있다.According to another aspect of the present invention, it is possible to improve the inspection speed of a semiconductor inspection apparatus without using an ALPG using an FPGA or using an ALPG in parallel, can do.

또한, 본 발명의 또 다른 측면에 따르면, 저속의 알고리즘 패턴 발생기의 클럭속도보다 N배 빠른 클럭속도로 알고리즘 패턴 발생기의 데이터를 신호 발생기로 보내는 가속기를 추가하기 때문에 복수 개의 알고리즘 패턴 발생기(ALPG)를 사용한 경우의 단점인 분기 명령문 처리에 제한이 없어 고속 반도체를 고속으로 검사할 수 있다.According to another aspect of the present invention, an accelerator for sending data of an algorithm pattern generator to a signal generator at a clock rate N times faster than the clock speed of a low-speed algorithm pattern generator is added, so that a plurality of ALPGs There is no restriction on the processing of the branch statement which is a disadvantage in the case of using the high-speed semiconductor.

도 1은 본 발명의 일실시예에 따른 반도체 검사 장치의 제어블록도이다.
도 2는 본 발명의 일실시예에 따른 반도체 검사 장치의 가속기의 제어블록도이다.
도 3은 본 발명의 일실시예에 따른 반도체 검사 장치의 가속기의 작동을 설명하기 위한 도면이다.1 is a control block diagram of a semiconductor inspection apparatus according to an embodiment of the present invention.
2 is a control block diagram of an accelerator of a semiconductor inspection apparatus according to an embodiment of the present invention.
3 is a view for explaining the operation of an accelerator of a semiconductor inspection apparatus according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 일실시예에 따른 반도체 검사 장치의 제어블록을 나타낸 도면이다.1 is a block diagram of a semiconductor inspection apparatus according to an embodiment of the present invention.

도 1에 도시된 바와 같이, 반도체 검사 장치(100)는 전반적인 제어를 수행하는 CPU(110)와, 알고리즘 패턴 발생기(Algorithmic Pattern Generator ; ALPG)(120)와, 가속기(130), 신호 발생기(Timing Generator Format Controller ; TGFC)(140) 및, 드라이버와 비교기가 내장된 핀 일렉트로닉스(Pin Electronics ; PE)(150)를 포함한다.1, the semiconductor testing apparatus 100 includes a CPU 110 for performing overall control, an Algorithmic Pattern Generator (ALPG) 120, an accelerator 130, a signal generator Timing A Generator Format Controller (TGFC) 140, and a pin electronics (PE) 150 having a built-in driver and a comparator.

CPU(110)는 피시험 반도체 소자(Device Under Test ; DUT)(200)에 인가할 파형에 대한 테스트 프로그램이 실행된다. 그리고, 나머지 구성요소들에 대한 전반적인 제어 역할을 수행한다.The CPU 110 executes a test program for a waveform to be applied to a device under test (DUT) 200. And performs overall control over the rest of the components.

테스트 프로그램은, 크게 직류검사, 교류검사 및 기능 검사로 이루어진다. 이때 기능검사는 반도체 메모리 소자, 예컨대 디램(DRAM)의 실제 동작 상황에 맞추어 그 기능을 확인하는 것이다.The test program consists largely of DC inspection, AC inspection and functional inspection. At this time, the function check is to confirm its function in accordance with the actual operation status of a semiconductor memory device, for example, a DRAM.

즉, 테스트 프로그램은 반도체 검사장치(100)에서 만들어진 신호를 피시험 반도체 소자(DUT)(200)에 쓰고 그것을 피시험 반도체 소자(DUT)(200)에서 읽어 들인 후 예상 패턴(expected pattern)과 비교하여 확인함으로써 피시험 반도체 소자(DUT)(200)에 대한 전기적인 검사를 수행한다.That is, the test program writes a signal generated in the semiconductor testing apparatus 100 to the DUT 200, reads the DUT 200 from the DUT 200, and then compares the signal with the expected pattern. (DUT) 200 by performing the electrical inspection on the semiconductor device under test (DUT) 200.

피시험 반도체 소자(DUT)에 인가될 파형의 내용은 패턴의 형태(테스트 벡터라고도 함)로 만들어져 알고리즘 패턴 발생기(ALPG) 내의 패턴 메모리에 입력 저장되는데, 알고리즘 패턴 발생기(ALPG)는 패턴 메모리에 저장된 패턴 데이터를 이용하여 순차적으로 로직 데이터를 생성한다. 이 로직 데이터는 피시시험 반도체 소자(DUT)에 인가될 어드레스, 데이터, 제어신호 등을 의미한다. 이 로직 데이터들은 "0", "1" 로 표현되는 디지털 신호(LD_signal)의 형태로 클럭신호와 함께 가속기(130)에 출력된다.The contents of the waveform to be applied to the semiconductor device under test (DUT) are made in the form of a pattern (also referred to as a test vector) and stored in a pattern memory in the ALPG. The ALPG is stored in the pattern memory And sequentially generates logic data using the pattern data. This logic data means the address, data, control signal, etc. to be applied to the test semiconductor device (DUT). The logic data is output to the accelerator 130 together with the clock signal in the form of a digital signal LD_signal expressed by "0" and "1".

가속기(130)는 알고리즘 패턴 발생기(ALPG)(120)의 데이터를 알고리즘 패턴 발생기(ALPG)(120)의 클럭속도보다 빠른 클럭속도로 신호 발생기(TGFC)(140)로 출력한다.The accelerator 130 outputs the data of the Algorithm Pattern Generator (ALPG) 120 to the signal generator (TGFC) 140 at a clock rate that is faster than the clock speed of the Algorithm Pattern Generator (ALPG)

가속기(130)가 알고리즘 패턴 발생기(ALPG)(120)와 신호 발생기(TGFC)(140)의 사이에 마련되어 있기 때문에 가속기(130)는 알고리즘 패턴 발생기(ALPG)(120)의 클럭속도를 보다 빠른 레이트(Rate)로 가속시킨다. 따라서, 알고리즘 패턴 발생기(ALPG)(120)로부터 저속으로 출력된 데이터(LD_data)는 신호 발생기(TGFC)(140)에고속으로 출력된다.Because the accelerator 130 is provided between the Algorithm Pattern Generator (ALPG) 120 and the Signal Generator (TGFC) 140, the accelerator 130 is able to rate the clock rate of the Algorithm Pattern Generator (ALPG) (Rate). Therefore, the data (LD_data) output from the algorithm pattern generator (ALPG) 120 at low speed is output to the signal generator (TGFC) 140.

즉, 가속기(130)는 알고리즘 패턴 발생기(ALPG)로부터 비교적 낮은 클럭속도에 의해 저속으로 출력된 데이터(LD_data)를 입력받고, 입력된 알고리즘 패턴 발생기(ALPG)의 클럭속도보다 높은 클럭속도를 이용하여 알고리즘 패턴 발생기(ALPG)로부터 입력된 데이터(LD_data)를 고속의 데이터(HD_data)로 변환하여 신호 발생기(TGFC)(140)에 출력한다.That is, the accelerator 130 receives the data LD_data output at a relatively low clock rate from the algorithm pattern generator ALPG, and uses the clock rate higher than the clock speed of the inputted algorithm pattern generator ALPG (LD_data) input from the algorithm pattern generator ALPG into high-speed data HD_data and outputs the data to the signal generator (TGFC) 140. [

이에 따라, 후술하겠지만, 신호 발생기(TGFC)(140)는 가속기(130)으로부터 상대적으로 고속으로 출력되는 데이터(HD_data)에 타이밍 정보를 부과하여 출력할 수 있기 때문에 결과적으로 고속의 레이트 검사 신호를 고속 반도체 소자에 인가할 수 있게 된다.Accordingly, as will be described later, the signal generator (TGFC) 140 can apply timing information to the data (HD_data) output at a relatively high speed from the accelerator 130 and output the result, So that it can be applied to the semiconductor device.

신호발생기(TGFC)(140)는 가속기(130)로부터 받은 클럭신호를 기준으로 가속기(130)가 만들어낸 신호에 디지털 신호(HD_signal)에 타이밍 정보를 결합한다. 즉 언제 '0'에서 "1"로 바뀔지 혹은 "1"에서 "0"으로 바뀔지 결정하는 타임에지(time edge)정보가 부과된다.The signal generator (TGFC) 140 combines the timing information with the digital signal HD_signal to the signal generated by the accelerator 130 based on the clock signal received from the accelerator 130. That is, time edge information that determines when to change from "0" to "1" or from "1" to "0" is imposed.

핀 일렉트로닉스(PE)(150)는 드라이버 IC를 포함한다. 즉, 핀 일렉트로닉스(PE)(150)는 신호발생기(TGFC)(140)로부터 출력된 신호가 피시험 반도체 소자(DUT)(200)에 인가될 전압 스윙(swing) 폭을 가진 신호로 변환하고, 변환된 신호를 피시험 반도체 소자(DUT)(200)에 인가한다.The pin electronics (PE) 150 includes a driver IC. That is, the pin electronics 150 converts the signal output from the signal generator (TGFC) 140 into a signal having a voltage swing width to be applied to the DUT 200, And applies the converted signal to the device under test (DUT) 200.

상기한 구성을 가진 반도체 검사장치는 FPGA를 이용한 알고리즘 패턴 발생기(ALPG)(120)의 레이트 향상의 제한사항을 극복하고 알고리즘 패턴 발생기(ALPG)(120)를 병렬로 사용하지 않고서도 저속의 알고리즘 패턴 발생기(ALPG)(120)를 사용해서도 반도체 검사장치의 검사 속도를 향상시킬 수 있고, 고속 반도체를 검사할 수 있다.The semiconductor inspection apparatus having the above-described configuration can overcome the limitation of the rate increase of the Algorithm Pattern Generator (ALPG) 120 using the FPGA and can use the algorithm pattern generator (ALPG) Generator (ALPG) 120, the inspection speed of the semiconductor inspection apparatus can be improved and the high-speed semiconductor can be inspected.

일반적으로, 반도체 검사장치는 CPU와, 알고리즘 패턴 발생기(ALPG)와, 신호 발생기(TGFC) 및 핀 일렉트로닉스(PE)을 포함하여 구성되는데, 알고리즘 패턴 발생기(ALPG), 신호 발생기(TGFC) 및 핀 일렉트로닉스(PE)의 레이트가 반도체 검사 장치의 검사 속도를 결정한다.Generally, semiconductor inspection apparatuses are configured to include a CPU, an algorithm pattern generator (ALPG), a signal generator (TGFC) and a pin electronics (PE), including an algorithm pattern generator (ALPG), a signal generator (TGFC) (PE) determines the inspection speed of the semiconductor inspection apparatus.

이 세 가지 구성 중 신호 발생기(TGFC)와 핀 일렉트로닉스(PE)의 레이트 향상은 비교적 쉽지만 알고리즘 패턴 발생기(ALPG)의 레이트 향상은 상당히 어렵다.Among these three configurations, rate improvement of the signal generator (TGFC) and pin electronics (PE) is relatively easy, but the rate-up of the algorithm pattern generator (ALPG) is considerably difficult.

물론, 복수 개의 알고리즘 패턴 발생기(ALPG)를 사용함으로써 알고리즘 패턴 발생기(ALPG)의 레이트를 향상시킬 순 있지만 상술한 바와 같이, 분기 명령문 처리에 제한이 되기 때문에 레이트 향상에 한계가 있다. 따라서, 알고리즘 패턴 발생기(ALPG)의 레이트 향상의 어려움으로 인해 결국 반도체 검사장치 전체의 레이트가 낮아져 검사 속도가 저하되게 된다.Of course, it is possible to improve the rate of the ALPG by using a plurality of ALPGs. However, as described above, there is a limit to the rate improvement because it is limited to the processing of branch statements. Therefore, the rate of the algorithm pattern generator (ALPG) is difficult to improve, and as a result, the rate of the entire semiconductor inspection apparatus is lowered, and the inspection speed is lowered.

하지만, 본 발명의 일실시예에 따른 반도체 검사장치는 가속기(130)을 이용하여 알고리즘 패턴 발생기(ALPG)(120)로부터 저속으로 출력된 데이터를 신호발생기(TGFC)(140)에 고속으로 전달할 수 있기 때문에 반도체 검사장치 전체의 레이트가 높아짐은 물론 분기 명령문 처리에 제한이 없기 때문에 반도체 검사장치의 검사 속도가 향상되게 된다.However, the semiconductor inspection apparatus according to an embodiment of the present invention can accelerate the data output from the algorithm pattern generator (ALPG) 120 to the signal generator (TGFC) 140 at a high speed using the accelerator 130 The rate of the entire semiconductor inspection apparatus is increased, and the inspection speed of the semiconductor inspection apparatus is improved because there is no restriction on the branch statement processing.

도 2는 본 발명의 일실시예에 따른 반도체 검사 장치의 가속기의 제어블록을 나타낸 도면으로써, 알고리즘 패턴 발생기(ALPG)(120)의 출력 D_Signal 중 하나의 신호 D_signal[x]의 데이터에 대한 가속기의 내부 블록도이다.FIG. 2 is a block diagram illustrating a control block of an accelerator of a semiconductor testing apparatus according to an embodiment of the present invention. In FIG. 2, the data of one signal D_signal [x] of the output D_Signal of the algorithm pattern generator (ALPG) Internal block diagram.

가속기(130)는 알고리즘 패턴 발생기(ALPG)(120)가 출력하는 패턴 신호의 개수만큼 도 2와 같은 블록을 구성해야 한다. 예를 들면, 40 비트 폭의 데이터라면 도 2의 블록이 40개가 필요하다.The accelerator 130 must form a block as shown in FIG. 2 by the number of pattern signals output by the algorithm pattern generator (ALPG) 120. For example, if the data is 40 bits wide, 40 blocks of FIG. 2 are required.

도 2에 도시된 바와 같이, 가속기(130)는 직렬병렬변환기(131)와, 메모리(132)와, 클럭변환기(133) 및 병렬직렬변환기(134)를 포함한다.2, the accelerator 130 includes a serial-to-parallel converter 131, a memory 132, a clock converter 133, and a parallel-to-serial converter 134.

직렬병렬변환기(131)는 알고리즘 패턴 발생기(ALPG)(120)로 입력된 직렬 패턴 데이터를 병렬 패턴 데이터로 변환하여 출력하는 역할을 수행한다.The serial-to-parallel converter 131 converts the serial pattern data input to the ALPG 120 into parallel pattern data and outputs the parallel pattern data.

또한, 직렬병렬변환기(131)는 알고리즘 패턴 발생기(ALPG)(120)로부터 저속의 클럭신호와 저속의 직렬 패턴 데이터(LD_data)를 입력받는다.The serial-to-parallel converter 131 receives the low-speed clock signal and the low-speed serial pattern data LD_data from the ALPG 120.

또한, 직렬병렬변환기(131)은 알고리즘 패턴 발생기(ALPG)(120)로부터 입력된 저속의 클럭신호에 따라 저속의 직렬 패턴 데이터(LD_data)를 메모리(132)의 메모리 폭에 맞게 병렬 패턴 데이터로 변환하고, 변환된 병렬 패턴 데이터를 메모리(132)에 출력한다.The serial-to-parallel converter 131 converts the low-speed serial pattern data LD_data into parallel pattern data in accordance with the memory width of the memory 132 in accordance with the low-speed clock signal input from the ALPG 120 And outputs the converted parallel pattern data to the memory 132.

메모리(132)는 고속의 대용량 메모리로서 직렬병렬변환기(131)로부터 출력된 병렬 패턴 데이터를 저장하는 역할을 수행한다.The memory 132 stores the parallel pattern data output from the serial-to-parallel converter 131 as a high-speed, large-capacity memory.

또한, 메모리(132)는 직렬병렬변환기(131)로부터 병렬 패턴 데이터를 입력받고, 입력받은 병렬 패턴 데이터를 자체 내의 저장 영역에 저장한다. 이때, 메모리(132)에 사용되는 클럭신호는 알고리즘 패턴 발생기(ALPG)(120)로부터 입력받은 클럭신호의 속도보다 미리 설정된 배수만큼 느린 속도를 가진 신호이다.The memory 132 receives the parallel pattern data from the S / P converter 131 and stores the received parallel pattern data in its own storage area. At this time, the clock signal used in the memory 132 is a signal having a speed slower than a speed of the clock signal input from the ALPG 120 by a preset multiple.

클럭변환기(133)는 알고리즘 패턴 발생기(ALPG)(120)로부터 클럭신호를 입력받고, 입력된 클럭신호의 속도를 가속시키거나 감속시키는 역할을 수행한다.The clock converter 133 receives the clock signal from the algorithm pattern generator (ALPG) 120 and accelerates or decelerates the speed of the input clock signal.

또한, 클럭변환기(133)는 알고리즘 패턴 발생기(ALPG)(120)로부터 입력된 클럭신호를 미리 설정된 속도로 감속시켜 메모리(132)에 출력한다.In addition, the clock converter 133 decelerates the clock signal input from the ALPG 120 at a predetermined speed and outputs the decelerated clock signal to the memory 132. [

또한, 클럭변환기(133)는 알고리즘 패턴 발생기(ALPG)(120)로부터 입력받은 클럭신호의 속도를 미리 설정된 속도로 가속시켜 병렬직렬변환기(134)에 출력한다. 즉, 알고리즘 패턴 발생기(ALPG)(120)의 클럭속도를 보다 빠른 클럭속도로 증가시켜 병렬직렬변환기(134)에 출력한다. 클럭변환기(133)는 알고리즘 패턴 발생기(ALPG)(120)로부터 입력받은 클럭속도의 레이트를 올리는 방식으로 알고리즘 패턴 발생기(ALPG)(120)로부터 입력받은 클럭신호의 속도를 높인다.The clock converter 133 accelerates the speed of the clock signal received from the ALPG 120 at a predetermined speed and outputs the clock signal to the parallel-to-serial converter 134. That is, the clock rate of the algorithm pattern generator (ALPG) 120 is increased to a faster clock speed and output to the parallel-to-serial converter 134. The clock converter 133 increases the speed of the clock signal input from the ALPG 120 in such a manner as to increase the rate of the clock rate input from the ALPG 120.

병렬직렬변환기(134)는 메모리(132)로부터 읽어온 병렬 패턴 데이터를 직렬 패턴 데이터로 변환하여 출력하는 역할을 수행한다.The parallel-to-serial converter 134 converts parallel pattern data read from the memory 132 into serial pattern data and outputs the serial pattern data.

또한, 병렬직렬변환기(134)는 보다 빨라진 클럭속도에 의해 메모리(132)에 병렬 데이터 형태로 저장된 패턴 데이터를 빠른 속도로 읽어온다. 따라서, 병렬직렬변환기(134)는 메모리(132)로부터 읽어온 병렬 패턴 데이터를 직렬 패턴 데이터로 변환하고, 변환된 직렬 패턴 데이터를 결국 알고리즘 패턴 발생기(ALPG)(120)의 패턴 데이터를 원래보다 미리 설정된 속도만큼 빠른 속도로 신호발생기(TGFC)에 공급할 수 있게 된다.In addition, the parallel-to-serial converter 134 reads pattern data stored in the form of parallel data at a high speed in the memory 132 at a faster clock speed. Accordingly, the parallel / serial converter 134 converts the parallel pattern data read from the memory 132 into serial pattern data, and eventually converts the pattern data of the ALPG 120 into the serial pattern data So that it can be supplied to the signal generator (TGFC) at a speed as high as the set speed.

도 3은 본 발명의 일실시예에 따른 반도체 검사 장치의 가속기의 작동을 설명하기 위한 도면이다.3 is a view for explaining the operation of an accelerator of a semiconductor inspection apparatus according to an embodiment of the present invention.

도 3을 살펴보면, 가속기(130)의 동작 순서는 다음과 같다.Referring to FIG. 3, the operation sequence of the accelerator 130 is as follows.

첫째, 먼저 알고리즘 패턴 발생기(ALPG)(120)로부터 저속의 클럭신호와 직렬 패턴 데이터(LD_data)는 직렬병렬변환기(131)에 의해 메모리(132)의 폭에 맞추어 병렬 패턴 데이터로 변환된다. 여기서는 편의상 8bit memory로 표현하였다.First, a low-speed clock signal and serial pattern data (LD_data) from the ALPG 120 are converted into parallel pattern data by the serial-to-parallel converter 131 in accordance with the width of the memory 132. For the sake of simplicity, this is expressed as 8-bit memory.

둘째, 직렬병렬변환기(131)에 의해 변환된 병렬 패턴 데이터는 고속이고 대용량인 메모리(132)에 저장되게 된다. 이때 메모리(132)에 사용되는 클럭은 알고리즘 패턴 발생기(ALPG)(120)로부터 입력받은 클럭보다 8배 느린 신호이다.Second, the parallel pattern data converted by the serial-to-parallel converter 131 is stored in the memory 132 having a high speed and a large capacity. At this time, the clock used in the memory 132 is a signal eight times slower than the clock input from the ALPG 120.

셋째, 알고리즘 패턴 발생기(ALPG)(120)로부터 입력받은 클럭을 클럭변환기(133)에 의해 두 배(X2)로 레이트를 올려서 메모리(132)에 저장되어 있는 병렬 패턴 데이터를 읽어온다. 여기서 레이트를 2배로 한 것은 임의로 정하였으며 신호발생기(TGFC)(140)의 동작 레이트, 메모리(132)의 성능에 의해 결정된다.Third, the clock input from the algorithm pattern generator (ALPG) 120 is multiplied by two (X2) by the clock converter 133 to read the parallel pattern data stored in the memory 132. Here, the doubling of the rate is arbitrarily determined and is determined by the operation rate of the signal generator (TGFC) 140, and the performance of the memory 132.

넷째, 메모리(132)로부터 읽어온 병렬 패턴 데이터는 병렬직렬변환기(134)에 의해 직렬 패턴 데이터로 변환된다. 따라서, 결국 알고리즘 패턴 발생기(ALPG)(120)의 원래 직렬 패턴 데이터를 2배의 레이트로 신호발생기(TGFC)(140)에 공급할 수 있게 된다. 이로 인해 알고리즘 패턴 발생기(ALPG)(120)의 데이터를 신호 발생기신호발생기(TGFC)(140)로 기존보다 고속으로 전송시킬 수 있어 반도체 검사장치의 검사 속도를 향상시킬 수 있고, 고속의 반도체를 검사할 수 있다.Fourthly, the parallel pattern data read from the memory 132 is converted into serial pattern data by the parallel-to-serial converter 134. Thus, eventually, the original serial pattern data of the ALPG 120 can be supplied to the signal generator (TGFC) 140 at a double rate. Therefore, it is possible to transfer the data of the ALPG 120 to the signal generator signal generator (TGFC) 140 at a higher speed than the conventional one, thereby improving the inspection speed of the semiconductor inspection apparatus, can do.

100 : 반도체 검사장치 110 : CPU
120 : 알고리즘 패턴 발생기(ALPG) 130 : 가속기
140 : 신호발생기(TGFC) 150 : 핀 일렉트로닉스(PE)
200 : 피시험 반도체 소자(DUT)100: semiconductor inspection apparatus 110: CPU
120: Algorithm Pattern Generator (ALPG) 130: Accelerator
140: Signal generator (TGFC) 150: Pin electronics (PE)
200: Test semiconductor device (DUT)

Claims (7)

제1 클럭속도로 패턴 데이터를 발생시키는 알고리즘 패턴 발생기(Algorithmic Pattern Generator ; ALPG);
상기 알고리즘 패턴 발생기에 의해 발생된 패턴 데이터를 상기 제1 클럭속도보다 빠른 제2 클럭속도로 출력하는 가속기;
상기 가속기에 의해 상기 제2 클럭속도로 출력된 상기 패턴 데이터에 타이밍 정보를 부과하여 출력하는 신호 발생기(Timing Generator Format Controller ; TGFC);
상기 신호발생기로부터 출력된 신호를 피시험 반도체 소자(DUT)에 인가될 신호로 변환하여 출력하고 상기 피시험 반도체 소자(DUT)에 인가하는 핀 일렉트로닉스(Pin Electronics ; PE);를 포함하는 반도체 검사장치.An Algorithmic Pattern Generator (ALPG) for generating pattern data at a first clock rate;
An accelerator for outputting pattern data generated by the algorithm pattern generator at a second clock rate faster than the first clock rate;
A Timing Generator Format Controller (TGFC) for applying timing information to the pattern data output at the second clock rate by the accelerator and outputting the timing data;
And a pin electronics (PE) for converting the signal output from the signal generator into a signal to be applied to the DUT, and applying the signal to the DUT (DUT) . 제1항에 있어서,
상기 가속기는 상기 알고리즘 패턴 발생기(ALPG)로부터 입력된 직렬 패턴 데이터를 병렬 패턴 데이터로 변환하는 직렬병렬변환기, 상기 직렬병렬변환기에 의해 변환된 병렬 패턴 데이터를 저장하는 메모리, 상기 알고리즘 패턴 발생기(ALPG)의 상기 제1 클럭속도를 상기 제2 클럭속도로 변환하는 클럭변환기, 상기 제2 클럭속도로 상기 메모리에 저장된 병렬 패턴 데이터를 읽어오고 읽어온 병렬 패턴 데이터를 직렬 패턴 데이터로 변환하고 변환된 직렬 패턴 데이터를 출력하는 병렬직렬변환기를 포함하는 반도체 검사장치.The method according to claim 1,
Wherein the accelerator comprises a serial-to-parallel converter for converting serial pattern data input from the ALPG to parallel pattern data, a memory for storing parallel pattern data converted by the serial-to-parallel converter, an algorithm pattern generator (ALPG) The parallel pattern data stored in the memory at the second clock rate is converted into serial pattern data and the converted parallel pattern data is converted into the serial pattern data, And a parallel-serial converter for outputting data. 제2항에 있어서,
상기 클럭변환기는 상기 메모리에 상기 알고리즘 패턴 발생기(ALPG)의 제1 클럭속도보다 느린 클럭속도를 제공하는 것을 포함하는 반도체 검사장치.3. The method of claim 2,
Wherein the clock converter comprises providing to the memory a clock rate that is slower than a first clock rate of the algorithm pattern generator (ALPG). 제2항에 있어서,
상기 병렬직렬변환기는 상기 변환된 직렬 패턴 데이터를 상기 제2 클럭속도로 상기 신호 발생기(TGFC)에 출력하는 것을 포함하는 반도체 검사장치.3. The method of claim 2,
And the parallel-to-serial converter outputs the converted serial pattern data to the signal generator (TGFC) at the second clock rate. 제1항에 있어서,
상기 알고리즘 패턴 발생기(ALPG)는 현장 프로그래머블 게이트 어레이(Field Programmable Gate Array ; FPGA) 기능 또는 주문형 반도체(Application Specific Integrated Circuit ; ASIC) 중 어느 하나를 이용하여 구현한 것을 포함하는 반도체 검사장치.The method according to claim 1,
Wherein the algorithm pattern generator (ALPG) is implemented using any one of a Field Programmable Gate Array (FPGA) function or an Application Specific Integrated Circuit (ASIC). 패턴 데이터를 발생시키는 알고리즘 패턴 발생기(Algorithmic Pattern Generator ; ALPG);
상기 알고리즘 패턴 발생기에 의해 발생된 패턴 데이터를 미리 설정된 클럭속도로 출력하는 가속기;
상기 가속기에 의해 상기 미리 설정된 클럭속도로 출력된 상기 패턴 데이터에 타이밍 정보를 부과하여 출력하는 신호 발생기(Timing Generator Format Controller ; TGFC);
상기 신호발생기로부터 출력된 신호를 피시험 반도체 소자(DUT)에 인가될 신호로 변환하여 출력하고 상기 피시험 반도체 소자(DUT)에 인가하는 핀 일렉트로닉스(Pin Electronics ; PE)를 포함하고,
상기 가속기는 상기 알고리즘 패턴 발생기(ALPG)로부터 입력된 직렬 패턴 데이터를 병렬 패턴 데이터로 변환하는 직렬병렬변환기, 상기 직렬병렬변환기에 의해 변환된 병렬 패턴 데이터를 저장하는 메모리, 미리 설정된 클럭속도로 상기 메모리에 저장된 병렬 패턴 데이터를 읽어오고 읽어온 병렬 패턴 데이터를 직렬 패턴 데이터로 변환하고 변환된 직렬 패턴 데이터를 출력하는 병렬직렬변환기를 포함하는 반도체 검사장치.An Algorithmic Pattern Generator (ALPG) for generating pattern data;
An accelerator for outputting pattern data generated by the algorithm pattern generator at a predetermined clock rate;
A Timing Generator Format Controller (TGFC) for applying timing information to the pattern data output at the predetermined clock rate by the accelerator and outputting the timing information;
And a pin electronics (PE) for converting the signal output from the signal generator into a signal to be applied to the DUT, and applying the signal to the DUT,
The accelerator includes a serial-to-parallel converter for converting serial pattern data input from the ALPG to parallel pattern data, a memory for storing parallel pattern data converted by the serial-to-parallel converter, And a parallel-to-serial converter converting the parallel pattern data read and read into serial pattern data and outputting the converted serial pattern data. 제6항에 있어서,
상기 병렬직렬변환기는 상기 변환된 직렬 패턴 데이터를 상기 미리 설정된 클럭속도로 상기 신호 발생기(TGFC)에 출력하는 것을 포함하는 반도체 검사장치.The method according to claim 6,
And the parallel-to-serial converter outputs the converted serial pattern data to the signal generator (TGFC) at the predetermined clock rate.
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