KR101773222B1 - 무-범프 플립칩 인터커넥트 구조 제조용 반도체 소자 및 방법 - Google Patents

무-범프 플립칩 인터커넥트 구조 제조용 반도체 소자 및 방법 Download PDF

Info

Publication number
KR101773222B1
KR101773222B1 KR1020130160608A KR20130160608A KR101773222B1 KR 101773222 B1 KR101773222 B1 KR 101773222B1 KR 1020130160608 A KR1020130160608 A KR 1020130160608A KR 20130160608 A KR20130160608 A KR 20130160608A KR 101773222 B1 KR101773222 B1 KR 101773222B1
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor die
semiconductor
interconnect structure
semiconductor device
Prior art date
Application number
KR1020130160608A
Other languages
English (en)
Other versions
KR20140081743A (ko
Inventor
경문 김
구홍 이
재학 이
영철 김
란 호앙
판디 씨. 마미루스
스티브 앤더슨
시 치안 림
희조 지
Original Assignee
스태츠 칩팩 피티이. 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스태츠 칩팩 피티이. 엘티디. filed Critical 스태츠 칩팩 피티이. 엘티디.
Publication of KR20140081743A publication Critical patent/KR20140081743A/ko
Application granted granted Critical
Publication of KR101773222B1 publication Critical patent/KR101773222B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4867—Applying pastes or inks, e.g. screen printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/03452—Chemical vapour deposition [CVD], e.g. laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0381—Cleaning, e.g. oxide removal step, desmearing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05669—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10152—Auxiliary members for bump connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/10165—Alignment aids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/13076—Plural core members being mutually engaged together, e.g. through inserts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13199—Material of the matrix
    • H01L2224/13294—Material of the matrix with a principal constituent of the material being a liquid not provided for in groups H01L2224/132 - H01L2224/13291
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13301—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13311—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13301—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13313—Bismuth [Bi] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13301—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13316—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13317—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13324—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13344—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13347—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13355—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/13698—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13699—Material of the matrix
    • H01L2224/13794—Material of the matrix with a principal constituent of the material being a liquid not provided for in groups H01L2224/137 - H01L2224/13791
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/13698—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13798—Fillers
    • H01L2224/13799—Base material
    • H01L2224/138—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16112—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16113—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1751—Function
    • H01L2224/17515—Bump connectors having different functions
    • H01L2224/17517—Bump connectors having different functions including bump connectors providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting the bump connector during or after the bonding process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/8101—Cleaning the bump connector, e.g. oxide removal step, desmearing
    • H01L2224/81011—Chemical cleaning, e.g. etching, flux
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/81022—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/81024—Applying flux to the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/8114—Guiding structures outside the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/81424—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 소자는 접촉 패드를 갖는 기판을 포함한다. 기판 위에 마스크가 배치된다. 기판의 접촉 패드 위에 알루미늄-가용성 전도성 페이스트가 프린팅된다. 알루미늄-가용성 전도성 페이스트 위에 반도체 다이가 배치된다. 알루미늄-가용성 전도성 페이스트가 리플로되어, 상기 기판의 접촉 패드 위에 인터커넥트 구조를 형성한다. 접촉 패드는 알루미늄을 포함한다. 반도체 다이의 접촉 패드는 알루미늄-가용성 전도성 페이스트 위에 배치된다. 알루미늄-가용성 전도성 페이스트는 리플로되어, 반도체 다이의 접촉 패드와 기판의 접촉 패드 사이에 인터커넥트 구조를 형성한다. 인터커넥트 구조는 상기 반도체 다이와 기판의 접촉 패드 바로 위에 형성된다. 반도체 다이의 접촉 패드는 알루미늄-가용성 전도성 페이스트의 리플로에 앞서 식각된다. 에폭시 프리-도트(epoxy pre-dot)가 반도체 다이와 기판 사이의 분리 거리를 유지시킨다.

Description

무-범프 플립칩 인터커넥트 구조 제조용 반도체 소자 및 방법 {SEMICONDUCTOR DEVICE AND METHOD OF MAKING BUMPLESS FLIPCHIP INTERCONNECT STRUCTURES}
국내 우선권 주장
본 출원은 2012년 12월 20일 출원된 미국특허가출원 제61/740,395호의 우선권을 주장하고, 그 출원은 여기에 참고자료로 포함된다.
기술 분야
본 발명은 일반적으로 반도체 소자에 관한 것이고, 특히, 무-범프 플립칩 인터커넥트 구조 형성용 반도체 소자 및 방법에 관한 것이다.
반도체 소자는 현대 전자 제품에서 흔히 발견된다. 반도체 소자에서는 전기적 구성요소의 숫자 및 밀도가 다양하다. 개별 반도체 소자들은 일반적으로 일 타입의 전기적 구성요소, 예를 들어, 발광 다이오드(LED), 소형 신호 트랜지스터, 저항기, 커패시터, 인덕터, 및 전력 금속 옥사이드 반도체 전계 효과 트랜지스터(MOSFET)를 지닌다. 일체형 반도체 소자들은 통상적으로 수백개 내지 수백만개의 전기적 구성요소들을 지닌다. 일체형 반도체 소자의 예는 마이크로컨트롤러, 마이크로프로세서, 전하-결합 소자(CCD), 태양 전지, 및 디지털 마이크로-미러 소자(DMD)를 포함한다.
반도체 소자는 신호 프로세싱, 고속 연산, 전자기 신호의 송신 및 수신, 전자 소자 제어, 태양광을 전기로 변환, 및 TV 디스플레이용 시각적 프로젝션 생성과 같은 폭넓은 범위의 기능들을 수행한다. 반도체 소자는 오락/연예, 통신, 전력 변환, 네트워크, 컴퓨터, 및 소비자 제품 분야에서 발견된다. 반도체 소자는 군사용 응용예, 항공, 자동차, 산업용 컨트롤러, 및 사무 장비에서도 발견된다.
반도체 소자는 반도체 물질의 전기적 성질을 이용한다. 반도체 물질의 구조는 전기장 또는 베이스 전류의 인가에 의해, 또는, 도핑 프로세스를 통해 전기 전도도를 조작할 수 있다. 도핑은 반도체 물질 내로 불순물을 유입시켜서, 반도체 소자의 전도도를 조작 및 제어할 수 있다.
반도체 소자는 능동형 및 수동형 전기 구조물을 지닌다. 쌍극성 및 전계 효과 트랜지스터를 포함한 능동형 구조물은 전류의 흐름을 제어한다. 전기장 또는 베이스 전류의 인가 및 도핑 레벨을 변화시킴으로써, 트랜지스터는 전류의 흐름을 촉진시키거나 제한한다. 저항기, 커패시터, 및 인덕터를 포함하는 수동형 구조물은 다양한 전기적 기능을 수행하는데 필요한 전압과 전류 사이의 관계를 생성한다. 수동형 및 능동형 구조물은 회로를 형성하도록 전기적으로 연결되어, 반도체 소자로 하여금 고속 연산 및 다른 유용한 기능들을 수행하게 한다.
반도체 소자는 2개의 복잡한 제조 프로세스 - 각각 수백개씩의 단계들을 가질 수 있는, 프론트-엔드 제조 및 백-엔드 제조 - 를 이용하여 일반적으로 제조된다. 프론트-엔드 제조는 반도체 웨이퍼의 표면 상에 복수의 다이의 형성을 포함한다. 각각의 반도체 다이는 통상적으로 동일하고, 능동형 및 수동형 구성요소들을 전기적으로 연결시킴으로써 형성되는 회로들을 지닌다. 백-엔드 제조는 완성된 웨이퍼로부터 개별 반도체 다이를 싱귤레이션하는 과정과, 다이플 패키징하여 구조적 지지 및 환경적 분리를 제공하는 과정을 포함한다. 여기서 사용되는 "반도체 다이"라는 용어는 단어의 단수 형태 및 복수 형태를 모두 의미하며, 따라서, 단일 반도체 소자 및 복수의 반도체 소자들을 모두 나타낼 수 있다.
반도체 제조의 일 목적은 더 작은 반도체 소자를 생성하는 것이다. 더 소형의 소자는 통상적으로 전력 소비가 적고, 고성능을 가지며, 더욱 효율적으로 생산될 수 있다. 추가적으로, 더 소형의 반도체 소자는 더 작은 풋프린트를 갖고, 이는 더 소형의 최종 제품에서 바람직하다. 더 소형의 반도체 다이 크기는 더 작고 더 높은 밀도의 능동형 및 수동형 구성요소들을 갖는 반도체 다이로 귀결되는 프론트-엔드 프로세스의 개선에 의해 실현될 수 있다. 백-엔드 프로세스는 전기적 상호연결 및 패키징 물질의 개선에 의해 더 소형의 풋프린트를 갖는 반도체 소자 패키지로 귀결될 수 있다.
반도체 제조사들은 또한, 소자 생산에 요구되는 시간을 감소시키면서 반도체 소자를 생산하는 비용을 낮추려고 노력하고 있다. 반도체 제조는 단순히 반도체 다이 및 다른 전자 소자 사이의 상호연결을 구축하기 위한 일부 단계를 포함한, 많은 프로세싱 단계들을 요구한다. 각각의 추가적인 프로세스 단계는 반도체 소자 생산에 요구되는 비용 및 시간을 모두 증가시킨다. 각각의 프로세싱 단계는 포메이션 프로세스에서 변이가 발생할 기회를 또한 야기한다. 예를 들어, 플립칩 상호연결을 형성하는 프로세스는 비교적 시간 소요가 크고 비싸다.
플립칩 소자를 위한 간단하고, 저가의, 인터커넥트 구조에 대한 수요가 존재한다. 따라서, 일 실시예에서, 본 발명은 반도체 소자 제조 방법을 포함하며, 상기 방법은, 접촉 패드를 포함한 기판을 제공하는 단계와, 기판 위에 마스크를 배치하는 단계와, 상기 기판의 접촉 패드 위에서 알루미늄-가용성(aluminum-wettable) 전도성 페이스트를 프린팅하는 단계와, 상기 알루미늄-가용성 전도성 페이스트 위에 반도체 다이를 배치하는 단계와, 상기 기판의 접촉 패드 위에 인터커넥트 구조를 형성하도록 상기 알루미늄-가용성 전도성 페이스트를 리플로(reflow)시키는 단계를 포함한다.
다른 실시예에서, 본 발명은 반도체 소자 제조 방법이며, 상기 방법은 기판을 제공하는 단계와, 기판 위에 마스크를 배치하는 단계와, 상기 기판 위에 알루미늄-가용성 전도성 페이스트를 증착하는 단계와, 상기 알루미늄-가용성 전도성 페이스트 위에 반도체 다이를 배치하는 단계와, 상기 기판 위에 인터커넥트 구조를 형성하도록 상기 알루미늄-가용성 전도성 페이스트를 리플로시키는 단계를 포함한다.
다른 실시예에서, 본 발명은 반도체 소자 제조 방법이며, 상기 방법은, 기판을 제공하는 단계와, 인터커넥트 구조를 형성하도록 상기 기판 위에 전도성 페이스트를 증착하는 단계와, 상기 전도성 페이스트 상에 반도체 다이를 배치하는 단계를 포함하는
다른 실시예에서, 본 발명은 접촉 패드를 포함하는 기판을 포함하는 반도체 소자다. 상기 접촉 패드 상에 전도성 페이스트가 증착된다. 상기 전도성 페이스트 상에 반도체 다이가 포함된다.
도 1은 표면에 장착되는 서로 다른 타입의 패키지를 갖는 인쇄 회로 보드(PCB)를 예시하고,
도 2a-2c는 PCB에 장착되는 대표 반도체 패키지의 추가적 세부사항을 예시하며,
도 3a-3c는 소 스트리트(saw street)에 의해 분리되는 복수의 반도체 다이를 갖는 반도체 웨이퍼를 예시하고,
도 4a-4e는 접촉 패드 바로 위의 페이스트 프린팅을 이용하여 기판 위에 형성되는 플립칩 인터커넥트를 예시하며,
도 5a-5e는 접촉 패드 바로 위의 페이스트 프린팅을 이용하여 기판 위에 형성되는 플립칩 인터커넥트를 예시하고,
도 6a-66e는 접촉 패드 바로 위의 페이스트 프린팅을 이용하여 기판 위에 형성되는 플립칩 인터커넥트를 예시하며,
도 7은 접촉 패드와 직접 접촉하는 전도성 페이스트를 이용하여 기판에 본딩되는 플립칩 소자를 예시하고,
도 8은 접촉 패드 바로 위의 페이스트 프린팅을 이용하여 형성되는 도 6a-6e의 플립칩 인터커넥트의 추가적 세부사항을 예시한다.
반도체 소자는 일반적으로 2개의 복합 제조 프로세스 - 프론트-엔드 제조 및 백-엔드 제조 - 를 이용하여 제조된다. 프론트-엔드 제조는 반도체 웨이퍼의 표면 상에 복수의 다이 형성을 포함한다. 에이퍼 상의 각각의 다이는 능동형 및 수동형 전기 구성요소들을 지니며, 이들은 전기적으로 연결되어 기능성 전기 회로를 형성한다. 트랜지스터 및 다이오드와 같은 능동형 전기 구성요소는 전류 흐름을 제어하는 기능을 갖는다. 커패시터, 인덕터, 및 저항기와 같은 수동형 전기 구성요소는 전기 회로 기능을 수행하는데 필요한 전압 및 전류 사이의 관계를 생성한다.
수동형 및 능동형 구성요소들은 도핑, 증착, 포토리소그래피, 식각, 및 평탄화를 포함한 일련의 프로세스 단계에 의해 반도체 웨이퍼의 표면 위에 형성된다. 도핑은 이온 주입 또는 열확산과 같은 기술에 의해 반도체 물질 내로 불순물을 유입시킨다. 도핑 프로세스는 전기장 또는 베이스 전류에 응답하여 반도체 물질 전도도를 동적으로 변화시킴으로써, 능동형 소자 내 반도체 물질의 전기 전도도를 변형한다. 트랜지스터는 전기장 또는 베이스 전류의 인가시 트랜지스터로 하여금 전류의 흐름을 촉진 또는 제한하도록 필요에 따라 배열되는 가변적 타입 및 정도의 도핑 영역을 지닌다.
능동형 및 수동형 구성요소들은 서로 다른 전기적 성질을 갖는 물질층에 의해 형성된다. 층들은 증착되는 물질의 타입에 의해 부분적으로 결정되는 다양한 증착 기술에 의해 형성될 수 있다. 예를 들어, 박막 증착은 화학 기상 증착(CVD), 물리적 기상 증착(PVD), 전해도금 및 무전해 도금 프로세스를 포함할 수 있다. 각각의 층은 일반적으로 패턴처리되어 능동형 구성요소, 수동형 구성요소, 또는 구성요소들 간의 전기적 연결부의 부분들을 형성할 수 있다.
층은 포토리소그래피를 이용하여 패턴처리될 수 있고, 이는 패턴처리될 층 위에 감광 물질, 예를 들어, 포토레지스트의 증착을 포함한다. 패턴은 광을 이용하여 포토마스크로부터 포토레지스트로 전이된다. 일 실시예에서, 광에 노출되는 포토레지스트 패턴 부분은 솔벤트를 이용하여 제거되어, 패턴처리될 하부층 부분을 노출시킨다. 다른 실시예에서, 광에 노출되지 않는 포토레지스트 패턴 부분인 음성 포토레지스트가 솔벤트를 이용하여 제거되어, 패턴처리될 하부층 부분을 노출시킨다. 포토레지스트 나머지가 제거되어, 패턴처리된 층을 남긴다. 대안으로서, 일부 타입의 물질은 무전해 및 전해 도금과 같은 기술을 이용하여 앞선 증착/식각 프로세스에 의해 형성된 보이드 또는 영역 내로 물질을 직접 증착함으로써 패턴처리된다.
패턴처리는 반도체 웨이퍼 표면 상의 상부층 부분들을 제거하기 위한 기본적 작동이다. 반도체 웨이퍼 부분은 포토리소그래피, 포토마스킹, 마스킹, 옥사이드 또는 금속 제거, 포토그래피 및 스텐실, 및 마이크로리소그래피를 이용하여 제거될 수 있다. 포토리소그래피는 레티클 또는 포토마스크에 패턴을 형성하는 단계와, 반도체 웨이퍼의 표면층 내로 패턴을 전이하는 단계를 포함한다. 포토리소그래피는 2-단계 프로세스로 반도체 웨이퍼의 표면 상에 능동형 및 수동형 구성요소들의 수평 차원을 형성한다. 먼저, 레티클 또는 마스크 상의 패턴이 포토레지스트층 내로 전이된다. 포토레지스트는 광에 노출될 때 구조 및 성질 측면에서 변화를 나타내는 감광 물질이다. 포토레지스트의 구조 및 성질을 변화시키는 프로세스는 음성-작용 포토레지스트 또는 양성-작용 포토레지스트로 이루어진다. 두번째로, 포토레지스트층이 웨이퍼 표면에 전이된다. 전이는 포토레지스트에 의해 커버되지 않는 반도체 웨이퍼의 상부층 부분을 식각으로 제거할 때 나타난다. 포토레지스트에 의해 커버되지 않는 반도체 웨이퍼의 상부층 부분이 제거될 때, 포토레지스트가 실질적으로 온전하게 유지되고 화학적 식각 용액에 의한 제거에 저항하도록 포토레지스트의 화학 구조가 구성된다. 포토레지스트의 형성, 노출, 및 제거 프로세스와, 반도체 웨이퍼의 일부분을 제거하는 프로세스가, 사용되는 특정 레지스트 및 요망 결과에 따라 변형될 수 있다.
음성-작용 포토레지스트에서, 포토레지스트가 광에 노출되어, 중합화로 알려진 프로세스에서 용해가능 조건으로부터 용해불가능한 조건으로 변화한다. 중합화에서, 중합화되지 않은 물질이 광 또는 에너지 소스에 노출되고, 폴리머가 내식각성 가교-결합 물질을 형성한다. 가장 음성이 큰 레지스트에서, 폴리머는 폴리이소프렌이다. 화학적 솔벤트 또는 현상액으로 용해가능 부분(즉, 광에 노출되지 않은 부분)을 제거하면, 레티클 상의 불투명 패턴에 대응하는 레지스트층에 구멍을 남긴다. 불투명 영역에 존재하는 패턴을 갖는 마스크를 클리어-필드 마스크(clear-field mask)라 부른다.
양성-작용 포토레지스트에서, 포토레지스트는 광에 노출되어, 광분해반응으로 알려진 프로세스에서 비교적 용해불능 조건으로부터 훨씬 더 용해가능 조건으로 변화한다. 광분해반응에서, 비교적 용해불능 레지스트는 적절한 광 에너지에 노출되어 더 용해가능 상태로 변환된다. 레지스트의 광분해반응 부분은 현상 프로세스에서 솔벤트에 의해 제거될 수 있다. 기본 양성 포토레지스트 폴리머는 페놀-포름알데히드 노볼락 수지라고도 불리는 페놀-포름알데히드 폴리머다. 화학적 솔벤트 또는 현상액을 이용하여 용해가능 부분(즉, 광에 노출된 부분)을 제거하면, 레티클 상의 투명 패턴에 대응하는 레지스트층 내에 구멍을 남긴다. 투명 영역 내에 존재하는 패턴을 갖는 마스크는 닥-필드 마스크(dark-field mask)라 불린다.
포토레지스트에 의해 커버되지 않은 반도체 웨이퍼의 상부를 제거 후, 포토레지스트의 나머지가 제거되어, 패턴처리된 층을 남긴다. 대안으로서, 일부 타입의 물질이 무전해 또는 전해 도금과 같은 기술들을 이용하여 앞선 증착/식각 프로세스에 의해 형성되는 보이드 또는 영역 내로 물질을 직접 증착함으로써 패턴처리된다.
기존 패턴 위에 박막 물질을 증착하는 것은 하부 패턴을 과장할 수 있고, 불균일하게 평탄한 표면을 생성할 수 있다. 더 작고 더 치밀하게 패킹된 능동형 및 수동형 구성요소들을 생성하기 위해 균일하게 평탄한 표면이 요구된다. 평탄화를 이용하여 웨이퍼 표면으로부터 물질을 제거할 수 있고, 균일하게 평탄한 표면을 생성할 수 있다. 평탄화는 폴리싱 패드를 이용하여 웨이퍼의 표면을 폴리싱하는 단계를 포함한다. 연마 물질 및 부식성 화학 물질이 폴리싱 중 웨이퍼 표면에 첨가된다. 화학 물질의 연마 및 부식 작용의 조합된 기계적 작용은 불규칙한 토포그래피를 제거하여, 균일하게 평탄한 표면이 도출된다.
백-엔드 제조는 완성된 웨이퍼를 개별 반도체 다이로 절단 또는 싱귤레이션하는 과정과, 구조적 지지 및 환경적 분리를 위해 반도체 다이를 패키징하는 과정을 나타낸다. 반도체 다이의 싱귤레이션을 위해, 웨이퍼에 금을 긋고, 소 스트리트 또는 스크라이브라 불리는 웨이퍼의 비-기능 영역을 따라 절단된다. 웨이퍼는 레이저 커팅 툴 또는 소 블레이드를 이용하여 싱귤레이션된다. 싱귤레이션 후, 개별 반도체 다이가, 다른 시스템 구성요소들과의 상호연결을 위해 핀 또는 접촉 패드를 포함하는 패키지 기판에 장착된다. 반도체 다이 위에 형성되는 접촉 패드는 그 후 패키지 내에 접촉 패드에 연결된다. 전기적 연결부는 솔더 범프, 스터드 범프, 전도성 페이스트, 또는 와이어본드로 구성될 수 있다. 봉합재 또는 다른 몰딩 물질이 패키지 위에 증착되어, 물리적 지지 및 전기적 분리를 제공한다. 완성된 패키지는 그 후 전기 시스템 내로 삽입되고, 반도체 소자의 기능이 다른 시스템 구성요소들에 가용하도록 이루어진다.
도 1은 표면 상에 장착되는 복수의 반도체 패키지와 함께 칩 캐리어 기판 또는 인쇄 회로 보드(PCB)(52)를 갖는 전자 소자(50)를 예시한다. 전자 소자(50)는 응용예에 따라, 일 타입의 반도체 패키지 또는 복수 타입의 반도체 패키지를 가질 수 있다. 서로 다른 타입의 반도체 패키지들이 예시 용도로 도 1에 도시된다.
전자 소자(50)는 하나 이상의 전기적 기능을 수행하기 위해 반도체 패키지를 이용하는 독립형 시스템일 수 있다. 대안으로서, 전자 소자(50)는 더 큰 시스템의 서브구성요소일 수 있다. 예를 들어, 전자 소자(50)는 셀룰러 폰, 개인용 디지털 보조기기(PDA), 디지털 비디오 카메라(DVC), 또는 다른 전자 통신 장치의 일부분일 수 있다. 대안으로서, 전자 소자(50)는 그래픽 카드, 네트워크 인터페이스 카드, 또는 컴퓨터 내로 삽입될 수 있는 다른 신호 프로세싱 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, 애플리케이션 전용 집적 회로(ASIC), 로직 회로, 아날로그 회로, 무선 주파수(RF) 회로, 이산 소자, 또는 다른 반도체 다이 또는 전기적 구성요소를 포함할 수 있다. 소형화 및 중량 감소는 제품을 시장에서 수용하도록 하기 위해 본질적인 사항이다. 반도체 소자들 간의 거리가 감소하여 더 높은 밀도를 실현할 수 있다.
도 1에서, PCB(52)는 PCB 상에 장착되는 반도체 패키지의 구조적 지지 및 전기적 상호연결을 위한 범용 기판을 제공한다. 전도성 신호 트레이스(54)가 진공증착, 전해 도금, 무전해 도금, 스크린 인쇄, 또는 다른 적절한 금속 증착 프로세스를 이용하여 PCB(52)의 층 내에 또는 표면 위에 형성된다. 신호 트레이스(54)는 반도체 패키지, 장착된 구성요소, 및 다른 외부 시스템 구성요소들 각각 사이에서 전기적 통신을 제공한다. 트레이스(54)는 반도체 패키지 각각에 전력 및 접지 연결을 또한 제공한다.
일부 실시예에서, 반도체 소자는 2개의 패키징 레벨을 갖는다. 제 1 레벨 패키징은 중간 캐리어에 반도체 다이를 기계적 그리고 전기적으로 부착하기 위한 기술이다. 제 2 레벨 패키징은 중간 캐리어를 PCB에 기계적 및 전기적으로 부착하는 과정을 포함한다. 다른 실시예에서, 반도체 소자는 다이가 PCB에 기계적 및 전기적으로 직접 장착되는 제 1 레벨 패키징만을 가질 수 있다.
예시를 위해, 본드 와이어 패키지(56) 및 플립칩(58)을 포함한, 여러 타입의 제 1 레벨 패키징이 PCB(52) 상에 도시된다. 추가적으로, 볼 그리드 어레이(BGA)(60), 범프 칩 캐리어(BCC)(62), 듀얼 인-라인 패키지(DIP)(64), 랜드 그리드 어레이(LGA)(66), 멀티-칩 모듈(MCM)(68), 쿼드 플랫 논-리드 패키지(QFN)(70), 및 쿼드 플랫 패키지(72)를 포함한, 여러 타입의 제 2 레벨 패키징이 PCB(52) 상에 장착되는 것으로 도시된다. 시스템 요건에 따라, 제 1 및 제 2 레벨 패키징 스타일의 임의의 조합과 다른 전자 구성요소들과 함께 구성되는 임의의 조합의 반도체 패키지가 PCB(52)에 연결될 수 있다. 일부 실시예에서, 전자 소자(50)는 단일 부착 반도체 패키지를 포함하고, 다른 실시예는 복수의 상호연결된 패키지를 요청한다. 단일 기판 위에 하나 이상의 반도체 패키지를 조합함으로써, 제조사들은 전자 소자 및 시스템 내로 기구성된 구성요소들을 통합시킬 수 있다. 반도체 패키지가 정교한 기능을 포함하기 때문에, 전자 소자는 덜 비싼 구성요소 및 간소화된 제조 프로세스를 이용하여 제조될 수 있다. 결과적인 소자들은 불량이 적고 제조 비용이 덜 비싸서 소비자에게 저렴한 요금으로 다가갈 수 있다.
도 2a-2c는 예시적인 반도체 패키지를 보여준다. 도 2a는 PCB(52) 상에 장착되는 DIP(64)의 추가적인 세부사항을 예시한다. 반도체 다이(74)는 다이 내에 형성되는 능동형 소자, 수동형 소자, 전도층, 및 유전층으로 구현되는 아날로그 또는 디지털 회로를 지닌 능동 영역을 포함하고, 다이의 전기 설계에 따라 전기적으로 상호연결된다. 예를 들어, 회로는 반도체 다이(74)의 능동 영역 내에 형성되는, 하나 이상의 트랜지스터, 다이오드, 인덕터, 커패시터, 저항기, 및 다른 회로 요소들을 포함할 수 있다. 접촉 패드(76)는 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 또는 은(Ag)과 같은 하나 이상의 전도성 물질층이고, 반도체 다이(74) 내에 형성되는 회로 요소에 전기적으로 연결된다.
DIP(64)의 조립 중, 반도체 다이(74)는 열 에폭시 또는 에폭시 수지와 같은 접착 물질 또는 금-실리콘 공융층을 이용하여 중간 캐리어(78)에 장착된다. 패키지 본체는 폴리머 또는 세라믹과 같은 절연 패키징 물질을 포함한다. 전도체 리드(80) 및 본드 와이어(82)는 반도체 다이(74)와 PCB(52) 사이에 전기 인터커넥트를 제공한다. 봉합재(84)는, 수분 또는 입자가 패키지 내로 들어가는 것을 방지하고 반도체 다이(74) 또는 본드 와이어(82)를 오염시키는 것을 방지함으로써, 환경적 보호를 위해 패키지 위에 증착된다.
도 2b는 PCB(52) 상에 장착되는 BCC(62)의 추가적 세부사항을 예시한다. 반도체 다이(88)는 언더필 또는 에폭시-수지 접착 물질(92)을 이용하여 캐리어(90) 위에 장착된다. 본드 와이어(94)는 접촉 패드(96, 98) 사이에 제 1 레벨 패키징 인터커넥트를 제공한다. 몰딩 화합물 또는 봉합재(100)는 반도체 다이(88) 및 본드 와이어(94) 위에 증착되어, 소자에 대한 물리적 지지 및 전기적 분리를 제공한다. 접촉 패드(102)는 산화 방지를 위해 전해 도금 또는 무전해 도금과 같은 적절한 금속 증착 프로세스를 이용하여 PCB(52)의 표면 위에 형성된다. 접촉 패드(102)는 PCB(52) 내 하나 이상의 전도성 신호 트레이스(52)에 전기적으로 연결된다. 범프(104)가 BCC(62)의 접촉 패드(98)와 PCB(52)의 접촉 패드(102) 사이에 형성된다.
도 2c에서, 반도체 다이(58)가 플립칩 스타일 제 1 레벨 패키징을 이용하여 중간 캐리어(106)까지 아래로 장착된다. 반도체 다이(58)의 능동 영역(108)은 다이의 전기적 설계에 따라 형성되는 능동형 소자, 수동형 소자, 전도층, 및 유전층으로 구현되는 아날로그 또는 디지털 회로를 지닌다. 예를 들어, 회로는 하나 이상의 트랜지스터, 다이오드, 인덕터, 커패시터, 저항기, 및 능동 영역(108) 내의 다른 회로 요소들을 포함할 수 있다. 반도체 다이(58)는 범프(110)를 통해 캐리어(106)에 전기적 및 기계적으로 연결된다.
BGA(60)는 범프(112)를 이용하여 BGA 스타일 제 2 레벨 패키징으로 PCB(52)에 전기적 및 기계적으로 연결된다. 반도체 다이(58)가 범프9110), 신호 라인(114), 및 범프(112)를 통해 PCB(52) 내의 전도성 신호 트레이스(54)에 전기적으로 연결된다. 몰딩 화합물 또는 봉합재(116)가 반도체 다이(58) 및 캐리어(106) 위에 증착되어, 소자에 대한 물리적 지지 및 전기적 분리를 제공한다. 플립칩 반도체 소자는 신호 전파 거리의 감소, 커패시턴스 낮춤, 그리고 전체 회로 성능 개선을 위해, 반도체 다이(58) 상의 능동형 소자로부터 PCB(52) 상의 전도 트랙까지 짧은 전기 전도 경로를 제공한다. 다른 실시예에서, 반도체 다이(58)는 플립칩 스타일 제 1 레벨 패키징을 이용하여 중간 캐리어(106) 없이 PCB(52)에 직접 기계적 및 전기적으로 연결될 수 있다.
도 3a는 구조적 지지를 위해, 실리콘, 게르마늄, 갈륨 아시나이드, 인듐 포스파이드, 또는 실리콘 카바이드와 같은 베이스 기판 물질(122)을 갖는 반도체 웨이퍼(120)를 도시한다. 앞서 설명한 바와 같이, 비-능동형, 다이간 웨이퍼 영역 또는 소 스트리트(126)에 의해 분리되는 복수의 반도체 다이 또는 구성요소(124)가 웨이퍼(120) 상에 형성된다. 소 스트리트(126)는 커팅 영역을 제공하여, 반도체 웨이퍼(120)를 개별 반도체 다이(124)로 싱귤레이션할 수 있다.
도 3b는 반도체 웨이퍼(120)의 일부분의 단면도를 도시한다. 각각의 반도체 다이(124)는 다이 내에 형성되는, 그리고, 다이의 전기적 설계 및 기능에 따라 전기적으로 상호연결되는, 능동형 소자, 수동형 소자, 전도층, 및 유전층으로 구현되는 아날로그 또는 디지털 회로를 지닌 능동 표면(130) 및 후방 표면(128)을 갖는다. 예를 들어, 회로는 디지털 신호 프로세서(DSP), ASIC, 메모리, 또는 다른 신호 프로세싱 회로와 같은 아날로그 회로 또는 디지털 회로를 구현하기 위해 능동 표면(130) 내에 형성되는 하나 이상의 트랜지스터, 다이오드, 및 다른 회로 요소를 포함할 수 있다. 반도체 다이(124)는 RF 신호 프로세싱을 위해, 인덕터, 커패시터, 및 저항기와 같은, 일체형 수동형 소자(IPD)를 또한 지닐 수 있다.
전기 전도층(132)이 PVD, CVD, 전해 도금, 무전해 도금 프로세스, 또는 다른 적절한 금속 증착 프로세스를 이용하여 능동형 표면(130) 위에 형성된다. 전도층(132)은 Al, Cu, Sn, Ni, Au, Ag, Ti, W, Pd, Pt, 또는 다른 적절한 전기 전도성 물질의 하나 이상의 층일 수 있다. 전도층(132)은 능동 표면(130) 상의 회로에 전기적으로 연결되는 접촉 패드로 작동한다. 전도층(132)은 도 3b에 도시되는 바와 같이, 반도체 다이(124)의 에지로부터 제 1 거리만큼 나란치 배치되는 접촉 패드로 형성될 수 있다. 대안으로서, 전도층은 복수의 라인을 따라 오프셋되는 접촉 패드로 형성되어, 접촉 패드의 제 1 라인이 다이의 에지로부터 제 1 거리에 배치되고, 제 1 라인과 교번하는 접촉 패드의 제 2 라인이 다이의 에지로부터 제 2 거리에 배치되게 된다.
반도체 웨이퍼(120)는 품질 제어 프로세스의 일부분으로 전기 테스트 및 검사를 수행한다. 수동 시각 검사 및 자동 광학 시스템을 이용하여 반도체 웨이퍼(120)에 대한 검사를 수행한다. 소프트웨어가 반도체 웨이퍼(120)의 자동 광학 분석에 사용될 수 있다. 시각적 검사 방법은 주사 전자 현미경, 고-강도 또는 자외선광, 또는 금속 현미경과 같은 장비를 이용할 수 있다.
반도체 웨이퍼(120)는 휨, 두께 변화, 표면 미립자, 불규칙성, 크랙, 층간 박리(delamination), 및 변색을 포함한 구조적 특성에 대해 검사된다.
반도체 다이(124) 내의 능동형 및 수동형 구성요소들은 전기적 성능 및 회로 기능을 위해 웨이퍼 레벨에서 테스트를 수행한다. 각각의 반도체 다이(124)는 프로브 또는 다른 테스트 장치를 이용하여 기능 및 전기적 파라미터에 대해 테스트된다. 프로브는, 각각의 반도체 다이(124) 상의 노드 또는 접촉 패드(1232)와 전기적 접촉하는데 사용되고, 접촉 패드에 전기적 자극을 제공한다. 반도체 다이(124)는 전기 자극에 응답하고, 이는 측정되어, 반도체 다이의 테스트 기능에 대해 예상되는 응답에 비교된다. 전기 테스트는 회로 기능, 리드 무결성, 저항, 연속성, 신뢰도, 정션 깊이, 정전 방전(ESD), 무선 주파수(RF) 성능, 구동 전류, 임계 전류, 누설 전류, 및 구성요소 타입에 대해 특정되는 작동 파라미터를 포함할 수 있다. 반도체 웨이퍼(120)의 검사 및 전기적 테스트는 합격되는 반도체 다이(124)를 반도체 패키지에 이용하기 위해 알려진 우수 다이(KGD)로 지정되게 할 수 있다.
도 3c에서, 반도체 웨이퍼(120)는 소 블레이드 또는 레이저 커팅 툴(134)을 이용하여 소 스트리트(126)를 통해 개별 반도체 다이(124)로 싱귤레이션된다. 개별 반도체 다이(124)는 KGD 포스트 싱귤레이션의 식별을 위해 검사 및 전기적으로 테스트될 수 있다.
도 4a-4e는 기판 위에 반도체 다이를 장착하기 위해 페이스트 인쇄를 이용하여 기판 위에 플립칩 인터커넥트를 형성하는 과정을 예시한다. 도 4a에서, 기판(140)은 PVD, CVD, 전해 도금, 무전해 도금 프로세스, 또는 다른 적절한 금속 증착 프로세스를 이용하여 기판 위에 형성되는 전기 전도층(1420을 포함한다. 전도층(142)은 Al, Cu, Sn, Ni, Au, Ag, Ti, W, Pd, Pt, 또는 다른 적절한 전기 전도성 물질의 하나 이상의 층일 수 있다. 전도층(124)은 기판(140) 상의 회로 또는 트레이스에 전기적으로 연결되는 접촉 패드로 작동한다. 전도층(142)은 도 4a에 도시되는 바와 같이, 기판(140)의 에지로부터 제 1 거리로 나란히 배치되는 접촉 패드로 형성될 수 있다. 대안으로서, 전도층(142)은 복수의 라인으로 오프셋되는 접촉 패드로 형성될 수 있어서, 제 1 라인의 접촉 패드는 기판 에지로부터 제 1 거리에 배치되고, 제 1 라인과 교번하는 제 2 라인의 접촉 패드는 기판 에지로부터 제 2 거리로 배치되게 된다. 일 실시예에서, 전도층(142)은 알루미늄-가용성(wettable) 전도성 페이스트 또는 플럭스와 본딩하기 적합한 알루미늄, 구리, 및 실리콘을 포함하는 화합물 또는 합금을 포함하는 접촉 패드다.
도 4b에서, 마스크 또는 스텐실(150)이 기판(140)의 제 1 표면 위에 배치된다. 마스크(150)는 PVD, CVD, 인쇄, 스핀 코팅, 스프레이 코팅, 슬릿 코팅, 롤링 코팅, 래미네이션, 소결, 또는 열산화를 이용하여 형성되는 절연층일 수 있다. 마스크(150)는 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 하프늄 옥사이드(HfO2), 벤조사이클로부텐(BCB), 폴리이미드(PI), 폴리벤족사졸(PBO), 폴리머 유전체 레지스트(충전재 또는 섬유를 구비함 또는 구비하지 않음), 또는, 유사한 구조적 및 유전 성질을 갖는 기타 물질의 하나 이상의 층을 지닌다. 대안으로서, 개구부(152)와 함께 연속 마스크를 형성하도록 식각, 전기성형, 또는 레이저 커팅에 의해 Al, Cu, Sn, Ni, Au, Ag, Ti, W, Pd, Pt, 또는 다른 적절한 물질로부터 스텐실 또는 마스크(150)가 형성된다. 마스크(150)는 기판(140)의 전도층(142)에 대응하는 지정된 위치에 형성되는 개구부(152)를 갖는다. 기-형성된 마스크(150)가 기판(140) 위에 배치되어 기판(140)의 지정부를 덮고 개구부(1520 아래의 전도층(142)을 노출시킨다. 일 실시예에서, 마스크(150)는 200 마이크로미터(㎛) 미만의 두께를 갖는다. 마스크(150)는 단일 기판 또는 복수의 기판 위에 인쇄를 위해 각각 1회용이거나 재사용가능할 수 있괴, 재사용가능 마스크(150)는 기판(140)의 오염을 방지하기 위해 사용 간에 세척되어야 한다.
도 4c에서, 전기 전도성 페이스트 또는 스프레더블 전도성 물질(160)이 인쇄 프로세스를 이용하여 전도층(142) 위에서 마스크(150)의 개구부(152) 내에 증착된다. 스퀴지 블레이드 또는 압출 기술을 이용하여 개구부(152) 내로 전도성 페이스트(160)를 증착할 수 있다. 전도성 페이스트는 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더, 및 이들의 조합을, 선택적인 플럭스 용액과 함께, 포함할 수 있다. 예를 들어, 페이스트 물질은 직접적 알루미늄 전도성 페이스트 또는 알루미늄-가용성 전도 페이스트일 수 있다. 일 실시예에서, 전도성 페이스트는 97% 및 100% 사이의 알루미늄과, 알루미늄 접촉 패드(142) 상에 직접 개선된 본딩을 위해 실리콘, 구리, 망간, 및 크롬의 조합을 포함하는 알루미늄 화합물이다. 전도성 페이스트(160)는 접촉 패드 또는 전도층(142) 바로 위에 도포되어, 전기적 상호연결부를 형성한다. 접촉 패드(142) 바로 위에 전도성 페이스트를 인쇄하는 것은, 범프-하 금속 피복 및 범프 구조의 필요성을 제거함으로써 비용 절감 및 제조 사이클 시간 개선의 장점을 갖는 인터커넥트 구조를 형성할 수 있게 한다.
도 4d에서, 마스크(150)가 기판(140)으로부터 제거되어, 기판(140)의 전도층(142) 위에 전도성 페이스트(160)를 남긴다. 재사용가능 마스크(150)가 사용될 때, 마스크(150)는 지정 속도로 기판(140)으로부터 리프팅되어, 전도층(142) 위에 전도성 페이스트(160)를 남긴다. 전도성 페이스트(160)는 기판(140)의 전도층(142)과 직접 접촉한다. 에폭시 프리-도트(epoxy pre-dot)(170)가 접촉 패드(142)의 주변부 주위로 기판(140)의 표면 위에 형성된다. 에폭시 프리-도트(140)는 본딩 중 기판(140)과 반도체 다이(124) 사이에 스탠드오프 거리를 유지하기 위해, 그리고 인터커넥트 결함을 방지하기 위해, 지정 높이를 갖는다.
도 4e는 인터커넥트 구조(180)와 직접 접촉하는 접촉 패드(132)를 이용하여 기판(140)에 장착되는 플립칩 반도체 다이(124)를 예시한다. 본딩에 앞서, 반도체 다이(124)의 접촉 패드(132)는 플라즈마 또는 화학적 식각으로 사전 처리되어, 접촉 패드(132) 상의 임의의 산화, 부식, 또는 불순물을 제거할 수 있다. 일 실시예에서, 플로라이드-함유 알루미늄-옥사이드 리무버를 이용하여 임의의 유기 또는 산화 식각 잔류물을 선택적으로 식각 및 제거할 수 있고, 오염된 옥사이드 표면의 식각을 제어할 수 있다. 화학적 식각은 침지 또는 스프레이 툴을 이용하여 5분 하의 프로세스 시간으로 주위 온도에서 수행된다. 알루미늄-옥사이드 리무버는 Cu, Al, Ti, 및 W와 같은 민감한 금속 상에서 대략 4 옹스트롬(A)/분의 극저 식각 속도를 갖는다. 전도층(132) 식각은 전기-갈바닉 부식을 제거하여, 본딩을 개선시키고 전도성 페이스트(160)와 전도층(132) 사이의 추가적인 부식을 방지한다.
반도체 다이(124)는 기판(14) 위에 배치되고, 전도층(132)은 전도층(142) 위에서 정렬되고, 전도성 페이스트(160)는 전도층(132)과 전도층(142) 사이에 전도성 페이스트(160)를 가져, 기판(1420) 및 접촉 패드(132)를 전기적으로 연결한다. 선택적인 알루미늄-가용성 전도 페이스트가, 접폭 패드(142) 위의 전도성 페이스트(160)에 추가하여, 또는 그 대신에, 웨이퍼 형태로 반도체 다이(124)의 접촉 패드(132) 위에 증착될 수 있다. 일 실시예에서, 인터커넥트 구조를 형성하기 위해 융점 위로 물질을 가열함으로써 전도성 페이스트가 리플로된다. 일부 응용예에서, 인터커넥트 구조(180)는 두번째로 리플로되어, 전도층(132, 142)에 대한 전기적 접촉을 개선시킨다. 인터커넥트 구조(180)는 반도체 다이(124)와 기판(140) 사이에 알루미늄-가용성 페이스트를 리플로시킴으로써 접촉 패드(132, 142) 바로 위에 형성된다. 인터커넥트 구조(180)는 전도층(132, 142)에 압축 본딩되거나 열압착 본딩될 수도 있다. 에폭시 프리-도트(170)는 반도체 다이(124)의 표면과 접촉하여 본딩 중 스탠드오프 거리를 유지하고 인터커넥트 구조(180) 내 결함을 감소시킨다.
인터커넥트 구조(180)는 저-비용 인터커넥트 솔루션을 제공하기 위해 반도체 다이(124)와 기판(140) 사이에 알루미늄-가용성 전도성 페이스트를 인쇄 및 리플로시킴으로써 접촉 패드(142, 132) 바로 위에 형성된다. 접촉 패드(142) 바로 위에 인터커넥트 구조(180)를 형성함으로써, 반도체 다이의 접촉 패드 위에 언더 범프 금속 피복 및 범프를 형성할 필요성을 제거한다. 따라서, 페이스트 인쇄에 의해 인터커넥트 구조(180)를 형성하는 프로세스는 개선된 제조 사이클 시간 및 비용 감소를 제공하낟.
도 5a-5e는 기판 위에 반도체 다이를 장착하기 위해 페이스트 프린팅을 이용하여 기판 위에 플립칩 인터커넥트를 형성하는 과정을 예시한다. 도 5a에서, 기판(200)은 PVD, CVD, 전해 도금, 무전해 도금 프로세스, 또는 다른 적절한 금속 증착 프로세스를 이용하여 기판 위에 형성되는 전기 전도층(202)을 포함한다. 전도층(202)은 Al, Cu, Sn, Ni, Au, Ag, Ti, W, Pd, Pt, 또는 다른 적절한 전기 전도성 물질의 하나 이상의 층일 수 있다. 전도층(202)은 기판(200) 위의 회로 또는 트레이스에 전기적으로 연결되는 접촉 패드로 작동한다. 전도층(202)은 도 5a에 도시되는 바와 같이, 기판(200)의 에지로부터 제 1 거리로 나란히 배열되는 접촉 패드로 형성될 수 있다. 대안으로서, 전도층(202)은 복수의 라인으로 오프셋되는 접촉 패드로 형성되어, 제 1 라인의 접촉 패드가 기판 에지로부터 제 1 거리에 배치되고, 제 1 라인과 교번하는 제 2 라인의 접촉 패드가 기판 에지로부터 제 2 거리에 배치된다. 일 실시예에서, 전도층(202)은 알루미늄-가용성 전도성 페이스트 또는 플럭스로 본딩하기 적합한 알루미늄 접촉 패드다. 전도성 포스트(204)가 전도층(202) 위에 형성되어, 본딩 중 스탠드오프 높이를 유지한다.
도 5b에서, 마스크 또는 스텐실(210)이 기판(200)의 제 1 표면 위에 배치된다. 마스크(210)는 PVD, CVD, 프린팅, 스핀 코팅, 스프레이 코팅, 슬릿 코팅, 롤링 코팅, 래미네이션, 소결 또는 고온산화를 이용하여 형성되는 절연층일 수 있다. 마스크(210)는 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 하프늄 옥사이드, 벤조사이클로부텐, 폴리이미드, 폴리벤조옥사졸, 폴리머 유전체 레지스트(충전재 또는 섬유를 구비함 또는 구비하지 않음), 또는, 유사한 구조적 및 유전 성질을 갖는 기타 물질의 하나 이상의 층을 지닌다.
대안으로서, 스텐실 또는 마스크(210)가 식각, 전기성형, 또는 레이저 커팅에 의해 Al, Cu, Sn, Ni, Au, Ag, Ti, W, Pd, Pt, 또는 다른 적절한 물질로부터 형성되어, 개구부(212)를 갖는 연속 마스크를 형성한다. 마스크(210)는 기판(200)의 전도층(202)에 대응하는 지정 위치에 형성되는 개구부(212)를 갖는다. 마스크(210)가 기판(200) 위에 배치되어, 기판(200)의 지정 부분을 덮고, 개구부(212) 아래의 전도층(202)을 노출시킨다. 마스크(210)는 200㎛ 미만의 두께를 갖는다. 마스크(210)는 단일 기판 또는 복수의 기판 위에 프린팅을 위해 각각 1회용, 또는 재사용가능할 수 있고, 재사용가능 마스크(210)는 기판(200)의 오염을 방지하기 위해 이용 간에 세척되어야 한다.
도 5c에서, 전기 전도 페이스트 또는 스프레더블 전도성 물질(220)이 페이스트 프린팅 프로세스를 이용하여 전도층(202) 위에 마스크(210)의 개구부(212) 내에 증착된다. 스퀴지 블레이드(222) 또는 압출 기술을 이용하여, 개구부(212) 내로 전도 페이스트(220)를 증착할 수 있다. 전도 페이스트는 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더, 및 이들의 조합을 포함할 수 있고, 플러스 솔루션은 선택사항이다. 예를 들어, 페이스트 물질은 직접적인 알루미늄 전도 페이스트 또는 알루미늄-가용성 전도 페이스트일 수 있다. 일 실시예에서, 전도 페이스트는 알루미늄 접촉 패드(202) 바로 위에 개선된 본딩을 위해 97% 내지 100% 사이의 알루미늄과, 실리콘, 구리, 망간, 및 크롬의 조합을 포함하는 알루미늄 화합물이다. 전도성 페이스트(220)가 접촉 패드 또는 전도층(202) 바로 위에 도포되어, 전기적 상호연결을 형성한다. 접촉 패드(202) 바로 위에 전도성 페이스트를 인쇄하는 것은, 언더 범프 금속 피복 및 범프 구조의 필요성을 제거함으로써, 비용 절감 및 제조 사이클 시간을 개선시키는 인터커넥트 구조를 형성할 수 있게 한다.
도 5d에서, 마스크(210)가 지정 속도로 기판(200)으로부터 제거되어, 기판(200)의 전도층(202) 위에 전도성 페이스트(220)를 남긴다. 전도성 페이스트(220)는 기판(200)의 접촉 패드(202)와 직접 접촉한다. 에폭시 프리-도트(170)가 접촉 패드(202)의 주변부 주위로 기판(200)의 표면 위에 형성된다. 에폭시 프리-도트(200)는 본딩 중 기판(200)과 반도체 다이(124) 사이의 스탠드오프 거리를 유지하기 위해, 그리고 인터커넥트 결함을 방지하기 위해, 지정 높이를 갖는다.
도 5e는 기판(200) 위에 장착되는 플립칩 반도체 다이(124)를 도시한다. 본딩 이전에, 반도체 다이(124)의 접촉 패드(132)는 접촉 패드(132) 상의 산화 또는 부식을 제거하기 위해 플라즈마 또는 화학적 식각으로 사전 처리될 수 있다. 일 실시예에서, 플로라이드-함유 알루미늄-옥사이드 리무버를 이용하여, 유기 또는 산화 식각 잔류물을 선택적으로 식각 및 제거할 수 있고, 오염된 옥사이드 표면의 식각을 제어할 수 있다. 화학적 식각은 침지 또는 스프레이 툴을 이용하여 5분 미만의 프로세스 시간으로 주위 온도에서 수행된다. 알루미늄-옥사이드 리무버는 Cu, Al, Ti, 및 W와 같은 민감한 금속 상에서 극저 식각 속도를 갖는다. 전도층(132) 식각은 전기-갈바노 부식을 제거하여 전도성 페이스트(220)와 전도층(132) 사이의 추가적인 부식을 방지한다.
반도체 다이(124)는 기판(200) 위에 배치되고, 전도층(132)이 전도층(202) 위에 정렬되고, 전도성 페이스트(220)가 전도층(132)과 전도층(202) 사이에 위치하여, 기판(200)과 접촉 패드(132)를 전기적으로 연결할 수 있다. 일 실시예에서, 전도성 페이스트는 인터커넥트 구조를 형성하기 위해 물질을 융점 위로 가열함으로써 리플로된다. 일부 응용예에서, 인터커넥트 구조(230)는 두번째로 리플로되어, 접촉층(132, 202)에 대한 전기적 접촉을 개선시킨다. 일 실시예에서, 인터커넥트 구조(230)는 반도체 다이(124)와 기판(200) 사이에 알루미늄-가용성 페이스트를 리플로시킴으로써 접촉 패드(132, 202) 바로 위에 형성된다. 인터커넥트 구조(230)는 또한 전도층(132, 202)에 압축 본딩 또는 열압착 본딩될 수 있다. 전도성 포스트(204)가 기판(140)의 접촉 패드(202) 위에, 그리고 인터커넥트 구조(230) 내에 형성되어, 본딩 중 스탠드오프 거리를 유지시키고 인터커넥트 구조(230) 내 결함을 감소시킨다.
인터커넥트 구조(230)는 저-비용 인터커넥트 솔루션을 제공하기 위해 반도체 다이(124)와 기판(200) 사이에서 알루미늄-가용성 전도성 페이스트를 프린팅 및 리플로시킴으로써 접촉 패드(202, 132) 바로 위에 형성된다. 접촉 패드(202, 132) 바로 위에 인터커넥트 구조(230)를 형성함으로써, 언더 범프 금속 피복 및 접촉 패드 위의 범프를 형성해야할 필요가 없다. 따라서, 페이스트 프린팅에 의해 인터커넥트 구조(230)를 형성하는 프로세스는 제조 사이클 시간 개선 및 비용 감소를 제공한다.
도 6a-6e는 기판 위에 반도체 다이를 장착하기 위해 페이스트 프린팅을 이용하여 기판 위에 플립칩 인터커넥트를 형성하는 과정을 예시한다. 도 6a에서, 기판(240)은 PVD, CVD, 전해 도금, 무전해 도금 프로세스, 또는 다른 적절한 금속 증착 프로세스를 이용하여 기판 위에 형성되는 전기 전도층(242)을 포함한다. 전도층(242)은 Al, Cu, Sn, Ni, Au, Ag, Ti, W, Pd, Pt, 또는 다른 적절한 전기 전도성 물질의 하나 이상의 층일 수 있다. 전도층(242)은 기판(240) 상의 회로 또는 트레이스에 전기적으로 연결되는 접촉 패드로 작동한다. 전도층(242)은 도 6a에 도시되는 바와 같이, 기판(240)의 에지로부터 제 1 거리에 나란히 배치되는 접촉 패드로 형성될 수 있다. 대안으로서, 전도층(242)은 복수의 라인으로 오프셋되는 접촉 패드로 형성될 수 있어서, 제 1 라인의 접촉 패드가 기판 에지로부터 제 1 거리에 배치되고, 제 1 라인과 교번하는 제 2 라인의 접촉 패드가 기판 에지로부터 제 2 거리에 배치된다. 일 실시예에서, 전도층(242)은 알루미늄-가용성 전도성 페이스트 또는 플럭스를 이용하여 본딩하기 적합한 알루미늄 접촉 패드다.
도 6b에서, 기판(240)의 제 1 표면 위에 마스크 또는 스텐실(250)이 배치된다. 마스크(250)는 PVD, CVD, 프린팅, 스핀 코팅, 스프레이 코팅, 슬릿 코팅, 롤링 코팅, 래미네이션, 소결, 또는 고온산화를 이용하여 형성되는 절연층일 수 있다. 마스크(250)는 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 하프늄 옥사이드, 벤조사이클로부텐, 폴리이미드, 폴리벤족사졸, 폴리머 유전체 레지스트(충전재 또는 섬유를 구비함 또는 구비하지 않음), 또는, 유사한 구조적 및 유전 성질을 갖는 기타 물질의 하나 이상의 층을 지닌다.
대안으로서, 개구부(252)를 갖는 연속 마스크를 형성하기 위해 식각, 전기성형, 또는 레이저 커팅에 의해, 스텐실 또는 마스크(250)가 Al, Cu, Sn, Ni, Au, Ag, Ti, W, Pd, Pt, 또는 다른 적절한 물질로부터 형성된다. 마스크(250)는 기판(240)의 전도층(242)에 대응하는 지정 위치에 형성되는 개구부(252)를 갖는다. 마스크(250)는 기판(240) 위에 배치되어 기판(240)의 지정 부분을 덮고 개구부(252) 아래의 전도층(242)을 노출시킨다. 마스크(250)는 200㎛ 미만의 두께를 갖는다. 마스크(250)는 단일 기판 또는 복수의 기판 위에서 프린팅을 위해, 각각, 1회용 또는 재사용가능할 수 있고, 재사용가능 마스크(250)는 기판(240) 오염 방지를 위해 이용 간에 세척되어야 한다.
도 6c에서, 전기 전도성 페이스트 또는 스프레더블 전도성 물질(260)이 페이스트 프린팅 프로세스를 이용하여 전도층(242) 위에 마스크(250)의 개구부(252)에 증착된다. 스퀴지 블레이드(262) 또는 압출 기술을 이용하여 전도성 페이스트(260)를 개구부(252) 내에 증착한다. 전도성 페이스트는 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더, 및 이들의 조합을 포함할 수 있고, 플럭스 용액은 선택사항이다. 예를 들어, 페이스트 물질은 직접적인 알루미늄 전도성 페이스트 또는 알루미늄-가용성 전도성 페이스트일 수 있다. 일 실시예에서, 전도성 페이스트는 97% 내지 100%의 알루미늄과, 알루미늄 접촉 패드(242) 바로 위에서 개선된 본딩을 위해 실리콘, 구리, 망간, 및 크롬의 조합을 포함하는 알루미늄 화합물이다. 전도성 페이스트(260)는 접촉 패드 또는 전도층(242) 바로 위에 도포되어 전기적 상호연결을 형성한다. 접촉 패드(242) 바로 위에 전도성 페이스트를 프린팅하는 것은, 언더 범프 금속 피복 및 범프 구조의 필요성을 없앰으로써 비용이 절감되고 제조 사이클 시간이 개선되는 인터커넥트 구조를 형성할 수 있다.
도 6d에서, 마스크(250)가 지정 속도로 기판(240)으로부터 제거되어, 기판(240)의 전도층(242) 위에 전도성 페이스트(260)를 남긴다. 전도성 페이스트(260)는 기판(240)의 접촉 패드(242)와 직접 접촉한다. 전도성 페이스트(260)는 접촉 패드(242) 위에서 리플로되어, 솔더-온-패드(SOP) 인터커넥트 구조(270)를 형성한다. 플럭스 물질(272)이 SOP 인터커넥트 구조(270)에 도포되어, 인터커넥트 구조(270)와 반도체 다이 사이의 결합을 개선시킨다. 일 실시예에서, 플럭스 물질(272)은 알루미늄-가용성 플럭스 물질이어서 알루미늄 패드와의 본딩을 개선시킨다.
도 6e는 기판(240) 위에 장착되는 플립칩 반도체 다이(124)를 예시한다. 본딩에 앞서, 반도체 다이(124)의 접촉 패드(132)는 플라즈마 또는 화학적 식각으로 사전 처리되어 접촉 패드(132) 상의 산화물 또는 부식을 제거할 수 있다. 일 실시예에서, 플로라이드-함유 알루미늄-옥사이드 리무버를 이용하여 유기 또는 산화 식각 잔류물을 선택적으로 식각 및 제거할 수 있고, 오염된 옥사이드 표면의 식각을 제어할 수 있다. 화학적 식각은 침지 또는 스프레이 툴을 이용하여 5분 이내의 프로세스 시간으로 주위 온도에서 수행된다. 알루미늄-옥사이드 리무버는 Cu, Al, Ti, 및 W와 같은 민감한 물질 상에서 극저 식각 속도를 갖는다. 전도층(132) 식각은 전기-갈바노 부식을 제거하여, 본딩을 개선시키고 전도성 페이스트(250)와 전도층(132) 사이의 추가적 부식을 방지할 수 있다.
반도체 다이(124)는 기판(240) 위에 배치되고, 전도층(132)이 전도층(242) 위에 정렬되며, 전도성 페이스트(250)가 전도층(132)과 전도층(242) 사이에 배치되어 기판(240) 및 접촉 패드(132)를 전기적으로 연결시킨다. 일 실시예에서, 전도성 페이스트는 인터커넥트 구조(280)를 형성하기 위해 융점 위로 물질을 가열함으로써 리플로된다. 일부 응용예에서, 인터커넥트 구조(280)가 두번째로 리플로되어, 전도층(132, 242)에 대한 전기적 접촉을 개선시킨다. 일 실시예에서, 인터커넥트 구조(280)는 반도체 다이(124)와 기판(240) 사이에서 알루미늄-가용성 페이스트를 리플로시킴으로써 접촉 패드(132, 242) 바로 위에 형성된다. 범프는 전도층(132, 242)에 압축 본딩될 수 있고 또는 열압착 본딩될 수도 있다.
인터커넥트 구조(280)는 저-비용 인터커넥트 솔루션을 제공하기 위해 반도체 다이(124)와 기판(240) 사이에 알루미늄-가용성 전도성 페이스트를 프린팅 및 리플로시킴으로써 접촉 패드(242, 132) 바로 위에 형성된다. 접촉 패드(242, 132) 바로 위에 인터커넥트 구조(280)를 형성함으로써, 반도체 다이의 접촉 패드 위에 언더 범프 금속 피복 및 범프를 형성할 필요성이 없어진다. 따라서, 페이스트 프린팅에 의해 인터커넥트 구조(280)를 형성하는 프로세스에서는 제조 사이클 시간이 개선되고 비용이 절감된다.
도 7은 도 6a-6e의 장치와 유사한 플립칩 반도체 소자를 예시한다. 기판(290)은 인터커넥트 구조(294)를 형성하도록 리플로되는 전도성 페이스트를 증착하도록 페이스트 프린팅을 이용하여 형성되는 인터커넥트 구조(294)를 갖는 전도층(292)을 포함한다. 인터커넥트 구조(294)는 반도체 다이(124)의 접촉 패드(132)에 기판(290)의 접촉 패드(292)를 전기적으로 연결한다. 에폭시 프리-도트(298)가 접촉 패드(292)의 주변부 주위로 기판(290)의 표면 위에 형성된다. 에폭시 프리-도트(298)는, 본딩 중 기판(290)과 반도체 다이(124) 사이의 스탠드오프 거리 유지를 위해, 그리고, 인터커넥트 구조(294) 내 결함 방지를 위해, 지정 높이를 갖는다.
인터커넥트 구조(294)는 저-비용 인터커넥트 솔루션을 제공하기 위해 전도성 페이스트를 프린팅함으로써, 그리고, 반도체 다이(124)와 기판(290) 사이에서 전도성 페이스트 및 알루미늄-가용성 플럭스를 리플로시킴으로써 접촉 패드(292, 132) 바로 위에 형성된다. 접촉 패드(292, 132) 바로 위에 인터커넥트 구조(294)를 형성함으로써, 반도체 다이 또는 기판의 접촉 패드 위에 범프 및 언더 범프 금속 피복을 형성할 필요성이 제거된다. 따라서, 페이스트 프린팅에 의해 인터커넥트 구조(294)를 형성하는 프로세스에서 제조 사이클 시간이 개선되고 비용이 절감된다.
도 8a-8f는 기판 위에 반도체 다이를 장착하기 위해 페이스트 프린팅을 이용하여 기판 위에 도 6a-6e의 플립칩 인터커넥트 구조의 형성을 예시한다. 도 8a에서, 기판(310)은 PVD, CVD, 전해 도금, 무전해 도금 프로세스, 또는 다른 적절한 금속 증착 프로세스를 이용하여 기판 위에 형성되는 전기 전도층(312)을 포함한다. 전도층(312)은 Al, Cu, Sn, Ni, Au, Ag, Ti, W, Pd, Pt, 또는 다른 적절한 전기 전도성 물질의 하나 이상의 층일 수 있다. 전도층(312)은 기판(31) 상의 회로 또는 트레이스에 전기적으로 연결되는 접촉 패드로 작동한다. 전도층(312)은 도 8a에 도시되는 바와 같이, 기판(310)의 에지로부터 제 1 거리로 나란히 배치되는 접촉 패드로 형성될 수 있다. 대안으로서, 전도층(312)이 복수의 라인으로 오프셋되는 접촉 패드로 형성될 수 있어서, 제 1 라인의 접촉 패드가 기판의 에지로부터 제 1 거리에 배치되고 제 2 라인의 접촉 패드가 기판의 에지로부터 제 2 거리에 배치되게 된다. 일 실시예에서, 전도층(312)은 알루미늄-가용성 전도성 페이스트 또는 플럭스와의 본딩에 적합한 알루미늄 접촉 패드다.
PVD, CVD, 프린팅, 스핀 코팅, 스프레이 코팅, 슬릿 코팅, 롤링 코팅, 래미네이션, 소결, 또는, 고온산활를 이용하여 전도층(312) 및 기판(310)의 제 1 표면 위에 절연 또는 부동태층(314)이 형성된다. 절연층(314)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 하프늄 옥사이드, 벤조사이클로부텐, 폴리이미드, 폴리벤족사졸, 폴리머 유전 레지스트(충전재 또는 섬유를 구비함 또는 구비하지 않음), 또는, 유사한 구조적 및 유전 성질을 갖는 기타 물질의 하나 이상의 층을 지닌다.
마스크 또는 스텐실(316)이 기판(310)의 상측 표면 위에 배치된다. 마스크(316)는 PVD, CVD, 프린팅, 스핀 코팅, 스프레이 코팅, 슬릿 코팅, 롤링 코팅, 래미네이션, 소결, 또는 고온산화를 이용하여 형성되는 절연층일 수 있다. 마스크(316)는 SiO2, Si3N4, Ta2O5, Al2O3, 하프늄 옥사이드, 벤조사이클로부텐, 폴리이미드, 폴리벤족사졸, 폴리머 유전 레지스트(충전재 또는 섬유를 구비함 또는 구비하지 않음), 또는, 유사한 구조적 및 유전 성질을 갖는 기타 물질의 하나 이상의 층을 지닌다.
대안으로서, 개구부를 갖는 연속 마스크를 형성하기 위해 에칭, 전기성형, 또는 레이저 커팅에 의해 Al, Cu, Sn, Ni, Au, Aug, Ti, W, Pd, Pt, 또는 다른 적절한 물질로부터 스텐실 또는 마스크(316)가 형성된다. 마스크(316)는 기판(310)의 전도층(312)에 대응하는 지정 위치에 형성되는 개구부를 갖는다. 마스크(316)가 기판(310) 위에 배치되어 기판(310)의 지정 부분을 덮고, 개구부 아래의 전도층(312)을 노출시킨다. 마스크(316)는 200㎛ 미만의 두께를 갖는다. 마스크(316)는 단일 기판 또는 복수의 기판 위에 프린팅을 위해 각각 1회용 또는 재사용가능 형태일 수 있고, 재사용가능 마스크(316)는 기판(310)의 오염 방지를 위해 이용 간에 세척되어야 한다.
전기 전도성 페이스트 또는 스프레더블 전도성 물질(318)이 페이스트 프리팅 프로세스를 이용하여 전도층(312) 위에서 마스크(316)의 개구부 내에 증착된다. 스퀴지 블레이드(262) 또는 압출 기술을 이용하여 개구부 내로 전도성 페이스트(318)를 증착한다. 전도성 페이스트는 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더 및 이들의 조합을 포함할 수 있고, 플럭스 솔루션은 옵션사항이다. 예를 들어, 페이스트 물질은 직접적인 알루미늄 전도성 페이스트 또는 알루미늄-가용성 전도성 페이스트일 수 있다. 일 실시예에서, 전도성 페이스트는 97% 내지 100% 사이의 알루미늄과, 알루미늄 접촉 패드(312)바로 위에 개선된 본딩을 위한 실리콘, 구리, 망간, 및 크롬의 조하블 포함하는 알루미늄 화합물이다. 전도성 페이스트(318)가 접촉 패드 또는 전도층(312) 바로 위에 도포되어, 전기적 상호연결을 형성한다. 접촉 패드(312) 바로 위에 전도성 페이스트를 프리팅하는 것은, 언더 범프 금속 피복 및 범프 구조의 필요성을 제거함으로써 비용 절감 및 제조 사이클 시간 개선과 함께 인터커넥트 구조를 형성할 수 있게 한다.
도 8b에서, 마스크(316)는 지정 속도로 기판(310)으로부터 제거되어, 기판(310)의 전도층(312) 위에서 전도성 페이스트(318)를 남긴다. 전도성 페이스트(318)는 기판(310)의 접촉 패드와 직접 접촉한다. 도 8c에서, 전도성 페이스트(318)는 물질을 융점 위로 가열함으로써 리플로되어, SOP 인터커넥트 구조(320)를 형성한다. 일부 응용예에서, SOP 인터커넥트 구조(320)는 두번째로 리플로되어, 전도층(312)에 대한 전기 접촉을 개선시킨다. 일 실시예에서, SOP 인터커넥트 구조(320)는 기판(310) 위에 알루미늄-가용성 페이스트를 리플로시킴으로써 접촉 패드(312) 바로 위에 형성된다. 도 8d에서, 플럭스 물질이 SOP 인터커넥트 구조(320) 위에 증착되어 인터커넥트 구조(320)와 반도체 다이 사이의 결합을 개선시킨다. 일 실시예에서, 플러그 물질(322)은 알루미늄 접촉 패드와의 본딩을 개선시키기 위한 알루미늄-가용성 플럭스 물질이다.
도 8e는 기판(310) 위에 장착되는 플립칩 반도체 다이를 예시한다. 본딩에 앞서, 반도체 다이의 접촉 패드(324)는 플라즈마 또는 화학적 식각으로 사전 처리되어 접촉 패드(324) 상의 산화물 또는 부식을 제거할 수 있다. 일 실시예에서, 플로라이드-함유 알루미늄-옥사이드 리무버를 이용하여 유기 또는 산화 식각 잔류물을 선택적으로 식각 및 제거할 수 있고, 오염된 옥사이드 표면의 식각을 제어할 수 있다. 화학적 식각은 침지 또는 스프레이 툴을 이용하여 5분 이내의 프로세스 시간으로 주위 온도에서 수행된다. 알루미늄-옥사이드 리무버는 Cu, Al, Ti, 및 W와 같은 민감한 금속 상에서 극저 식각 속도를 갖는다. 전도층(132) 식각은 전기-갈바노 부식을 제거하여, 본딩을 개선시키고 전도성 페이스트(318)와 전도층(132) 사이의 추가적 부식을 방지할 수 있다.
반도체 다이는 기판(310) 위에 배치되고, 전도층(324)이 전도층(312) 위에 정렬되며, 전도성 페이스트(318)가 전도층(324)과 전도층(312) 사이에 배치되어 기판(310) 및 접촉 패드(324)를 전기적으로 연결시킨다. 플럭스 물질(322)을 갖는 인터커넥트 구조(320)는 물질을 융점 위로 가열함으로써 리플로되어, 인터커넥트 구조(330)를 형성한다. 일부 응용예에서, 인터커넥트 구조(330)는 두번째로 리플로되어, 전도층(324, 312)에 대한 전기적 접촉을 개선시킨다.
인터커넥트 구조(330)는 저-비용 인터커넥트 솔루션을 제공하기 위해 반도체 다이와 기판(310) 사이에 전도성 페이스트를 프린팅하고 전도성 페이스트 및 알루미늄-가용성 전도성 플럭스를 리플로시킴으로써 접촉 패드(324, 312) 바로 위에 형성된다. 접촉 패드(324, 312) 바로 위에 인터커넥트 구조(330)를 형성함으로써, 반도체 다이의 접촉 패드 위에 범프 및 언더 범프 금속 피복을 형성할 필요성이 없어진다. 따라서, 페이스트 프린팅에 의해 인터커넥트 구조(330)를 형성하는 프로세스에서는 제조 사이클 시간이 개선되고 비용이 절감된다.
본 발명의 하나 이상의 실시예가 세부적으로 예시되었으나, 이러한 실시예들에 대한 변형예 및 적응예가, 다음의 청구항에서 제시되는 발명의 범위로부터 벗어나지 않으면서 실현될 수 있다.

Claims (15)

  1. 반도체 소자 제조 방법에 있어서,
    기판을 제공하는 단계와,
    기판 상에 전도성 물질을 증착하는 단계와,
    상기 기판 위에 에폭시 프리-도트(epoxy pre-dot)를 형성하는 단계와,
    상기 전도성 물질 상에 반도체 다이를 배치하는 단계 - 상기 반도체 다이와 상기 기판 사이에 고정된 간격이 상기 에폭시 프리-도트에 의해 형성됨 - 와,
    인터커넥트 구조를 형성하도록 상기 전도성 물질을 리플로(reflow)시키는 단계 - 상기 에폭시 프리-도트는 전도성 물질이 리플로될 때 상기 반도체 다이와 기판 간의 고정된 간격을 유지함 - 를 포함하는
    반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 전도성 물질은 알루미늄을 포함하는
    반도체 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 반도체 다이의 복수의 제 1 접촉 패드를 상기 전도성 물질 위에 배치하는 단계와,
    상기 기판 위에 복수의 제 2 접촉 패드를 배치하는 단계와,
    상기 전도성 물질을 리플로시켜서 상기 반도체 다이의 제 1 접촉 패드와 상기 기판의 제 2 접촉 패드 간에 인터커넥트 구조를 형성하는 단계를 포함하는
    반도체 소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 인터커넥트 구조는 상기 기판의 제 2 접촉 패드 바로 위에, 그리고 상기 반도체 다이의 제 1 접촉 패드 바로 위에 형성되는
    반도체 소자 제조 방법.
  5. 삭제
  6. 반도체 소자 제조 방법에 있어서,
    기판을 제공하는 단계와,
    기판 위에 마스크를 배치하는 단계와,
    상기 마스크 및 기판 위에 스프레더블(spreadable) 전도성 물질을 증착하는 단계와,
    상기 마스크를 제거하는 단계와,
    상기 기판 위에 인터커넥트 구조를 형성하도록 상기 스프레더블 전도성 물질을 리플로(reflow)시키는 단계와,
    상기 인터커넥트 구조 위에 플럭스 물질을 형성하는 단계와,
    상기 인터커넥트 구조 및 플럭스 물질 위에 반도체 다이를 배치하는 단계와,
    상기 반도체 다이를 기판에 접합시키도록 상기 인터커넥트 구조를 리플로시키는 단계를 포함하는
    반도체 소자 제조 방법.
  7. 제 6 항에 있어서,
    상기 스프레더블 전도성 물질 위에 상기 반도체 다이의 접촉 패드를 배치하는 단계와,
    상기 기판의 접촉 패드와 상기 반도체 다이의 접촉 패드 사이에 인터커넥트 구조를 형성하도록 상기 스프레더블 전도성 물질을 리플로시키는 단계를 더 포함하는
    반도체 소자 제조 방법.
  8. 제 7 항에 있어서,
    상기 인터커넥트 구조는 상기 기판의 접촉 패드 바로 위에, 그리고, 상기 반도체 다이의 접촉 패드 바로 위에, 형성되는
    반도체 소자 제조 방법.
  9. 제 7 항에 있어서,
    상기 스프레더블 전도성 물질을 리플로시키기 전에, 상기 반도체 다이의 접촉 패드를 식각하는 단계를 더 포함하는
    반도체 소자 제조 방법.
  10. 제 6 항에 있어서,
    상기 기판의 접촉 패드 위에 전도성 포스트를 형성하는 단계 - 상기 전도성 포스트는 상기 반도체 다이와 기판 사이에 분리 거리를 유지하도록 상기 기판의 표면 위에서 연장됨 - 를 더 포함하는
    반도체 소자 제조 방법.
  11. 기판과,
    상기 기판의 접촉 패드 상에 증착되는 전도성 물질과,
    상기 기판의 접촉 패드들 중 하나 위에 배치되고, 상기 기판의 표면 위에서 상기 전도성 물질 내로 연장되는 전도성 포스트와,
    상기 전도성 물질 상에 배치되는 반도체 다이 - 상기 전도성 포스트는 상기 반도체 다이와 기판 간에 분리 거리를 유지함 - 를 포함하는
    반도체 소자.
  12. 제 11 항에 있어서,
    상기 반도체 다이와 기판 사이에 배치되는 에폭시 프리-도트를 더 포함하는
    반도체 소자.
  13. 삭제
  14. 제 11 항에 있어서,
    상기 전도성 물질이 상기 반도체 소자의 접촉 패드 상에 증착되는
    반도체 소자.
  15. 제 14 항에 있어서,
    상기 기판의 접촉 패드는 알루미늄을 포함하는
    반도체 소자.
KR1020130160608A 2012-12-20 2013-12-20 무-범프 플립칩 인터커넥트 구조 제조용 반도체 소자 및 방법 KR101773222B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201261740395P 2012-12-20 2012-12-20
US61/740,395 2012-12-20
US14/039,418 2013-09-27
US14/039,418 US9240331B2 (en) 2012-12-20 2013-09-27 Semiconductor device and method of making bumpless flipchip interconnect structures

Publications (2)

Publication Number Publication Date
KR20140081743A KR20140081743A (ko) 2014-07-01
KR101773222B1 true KR101773222B1 (ko) 2017-09-01

Family

ID=50973739

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130160608A KR101773222B1 (ko) 2012-12-20 2013-12-20 무-범프 플립칩 인터커넥트 구조 제조용 반도체 소자 및 방법

Country Status (3)

Country Link
US (1) US9240331B2 (ko)
KR (1) KR101773222B1 (ko)
TW (1) TWI602272B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9867295B2 (en) * 2014-01-07 2018-01-09 Dell Products L.P. Ball grid array system
US9373539B2 (en) * 2014-04-07 2016-06-21 Freescale Semiconductor, Inc. Collapsible probe tower device and method of forming thereof
KR102268781B1 (ko) 2014-11-12 2021-06-28 삼성전자주식회사 인쇄회로기판 및 이를 포함하는 반도체 패키지
US9944055B2 (en) 2015-06-26 2018-04-17 Sunpower Corporation Thermo-compression bonding tool with high temperature elastic element
EP3449502B1 (en) 2016-04-26 2021-06-30 Linear Technology LLC Mechanically-compliant and electrically and thermally conductive leadframes for component-on-package circuits
US10497635B2 (en) 2018-03-27 2019-12-03 Linear Technology Holding Llc Stacked circuit package with molded base having laser drilled openings for upper package
US11410977B2 (en) 2018-11-13 2022-08-09 Analog Devices International Unlimited Company Electronic module for high power applications
US11844178B2 (en) 2020-06-02 2023-12-12 Analog Devices International Unlimited Company Electronic component

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020155637A1 (en) * 2001-04-20 2002-10-24 Shih-Chang Lee Flip chip interconnected structure and a fabrication method thereof
JP2004297045A (ja) * 2003-03-25 2004-10-21 Samsung Electronics Co Ltd ウエハーレベルパッケージ、マルチ積層パッケージ及びその製造方法
US20120228749A1 (en) 2011-03-08 2012-09-13 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over semiconductor die mounted to tsv interposer

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4509994A (en) 1984-09-04 1985-04-09 Mcdonnell Douglas Corporation Solder composition for high-density circuits
US5172851A (en) 1990-09-20 1992-12-22 Matsushita Electronics Corporation Method of forming a bump electrode and manufacturing a resin-encapsulated semiconductor device
US6077725A (en) 1992-09-03 2000-06-20 Lucent Technologies Inc Method for assembling multichip modules
US5346118A (en) 1993-09-28 1994-09-13 At&T Bell Laboratories Surface mount solder assembly of leadless integrated circuit packages to substrates
US5817545A (en) 1996-01-24 1998-10-06 Cornell Research Foundation, Inc. Pressurized underfill encapsulation of integrated circuits
US6324069B1 (en) 1997-10-29 2001-11-27 Hestia Technologies, Inc. Chip package with molded underfill
US7087458B2 (en) 2002-10-30 2006-08-08 Advanpack Solutions Pte. Ltd. Method for fabricating a flip chip package with pillar bump and no flow underfill
JP2008166373A (ja) * 2006-12-27 2008-07-17 Nec Electronics Corp 半導体装置およびその製造方法
JP5159273B2 (ja) * 2007-11-28 2013-03-06 ルネサスエレクトロニクス株式会社 電子装置の製造方法
US8343809B2 (en) * 2010-03-15 2013-01-01 Stats Chippac, Ltd. Semiconductor device and method of forming repassivation layer with reduced opening to contact pad of semiconductor die
US20090206480A1 (en) 2008-02-20 2009-08-20 Atmel Corporation Fabricating low cost solder bumps on integrated circuit wafers
MY149251A (en) 2008-10-23 2013-07-31 Carsem M Sdn Bhd Wafer-level package using stud bump coated with solder
US8012797B2 (en) * 2009-01-07 2011-09-06 Advanced Semiconductor Engineering, Inc. Method for forming stackable semiconductor device packages including openings with conductive bumps of specified geometries
US8115310B2 (en) * 2009-06-11 2012-02-14 Texas Instruments Incorporated Copper pillar bonding for fine pitch flip chip devices
US8368187B2 (en) * 2010-02-03 2013-02-05 Stats Chippac, Ltd. Semiconductor device and method of forming air gap adjacent to stress sensitive region of the die
US8822281B2 (en) * 2010-02-23 2014-09-02 Stats Chippac, Ltd. Semiconductor device and method of forming TMV and TSV in WLCSP using same carrier
US8399305B2 (en) * 2010-09-20 2013-03-19 Stats Chippac, Ltd. Semiconductor device and method of forming dam material with openings around semiconductor die for mold underfill using dispenser and vacuum assist
US8835301B2 (en) * 2011-02-28 2014-09-16 Stats Chippac, Ltd. Semiconductor device and method of forming bump structure with insulating buffer layer to reduce stress on semiconductor wafer
US8367475B2 (en) 2011-03-25 2013-02-05 Broadcom Corporation Chip scale package assembly in reconstitution panel process format
US8921221B2 (en) * 2011-06-20 2014-12-30 International Business Machines Corporation IMS (injection molded solder) with two resist layers forming solder bumps on substrates
US8435881B2 (en) * 2011-06-23 2013-05-07 STAT ChipPAC, Ltd. Semiconductor device and method of forming protective coating over interconnect structure to inhibit surface oxidation
US9230933B2 (en) * 2011-09-16 2016-01-05 STATS ChipPAC, Ltd Semiconductor device and method of forming conductive protrusion over conductive pillars or bond pads as fixed offset vertical interconnect structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020155637A1 (en) * 2001-04-20 2002-10-24 Shih-Chang Lee Flip chip interconnected structure and a fabrication method thereof
JP2004297045A (ja) * 2003-03-25 2004-10-21 Samsung Electronics Co Ltd ウエハーレベルパッケージ、マルチ積層パッケージ及びその製造方法
US20120228749A1 (en) 2011-03-08 2012-09-13 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over semiconductor die mounted to tsv interposer

Also Published As

Publication number Publication date
US9240331B2 (en) 2016-01-19
KR20140081743A (ko) 2014-07-01
US20140175661A1 (en) 2014-06-26
TWI602272B (zh) 2017-10-11
TW201426938A (zh) 2014-07-01

Similar Documents

Publication Publication Date Title
US10373902B2 (en) Fully molded miniaturized semiconductor module
KR102447319B1 (ko) 전체 성형 패키지를 위한 3d 상호접속 컴포넌트
KR101773222B1 (ko) 무-범프 플립칩 인터커넥트 구조 제조용 반도체 소자 및 방법
US10418298B2 (en) Semiconductor device and method of forming dual fan-out semiconductor package
US9117812B2 (en) Semiconductor device and method of forming non-linear interconnect layer with extended length for joint reliability
US9679846B2 (en) Semiconductor device and method of forming conductive layer over substrate with vents to channel bump material and reduce interconnect voids
US9824923B2 (en) Semiconductor device and method of forming conductive pillar having an expanded base
KR101883014B1 (ko) 반도체 디바이스 및 그 제조 방법
CN108307661B (zh) 全模制的微型化半导体模块
US9230896B2 (en) Semiconductor device and method of reflow soldering for conductive column structure in flip chip package
SG174683A1 (en) Semiconductor device and method of forming a dual ubm structure for lead free bump connections
US8741764B2 (en) Semiconductor device and method of forming conductive pillars having recesses or protrusions to detect interconnect continuity between semiconductor die and substrate
US20130113118A1 (en) Semiconductor Device and Method of Forming Sloped Surface in Patterning Layer to Separate Bumps of Semiconductor Die from Patterning Layer
US9685402B2 (en) Semiconductor device and method of forming recesses in conductive layer to detect continuity for interconnect between semiconductor die and substrate
KR101675183B1 (ko) 반도체 디바이스 및 그 제조 방법
CN103887191A (zh) 半导体器件和制作无凸块倒装芯片互连结构的方法

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant