KR101742433B1 - The printed circuit board and the method for manufacturing the same - Google Patents

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Abstract

실시 예에 따른 인쇄회로기판은, 절연층; 상기 절연층 위에 배치된 도금 시드층; 상기 도금 시드층 위에 배치된 회로 패턴; 및 상기 회로 패턴 위에 배치된 상부 금속층을 포함하고, 상기 회로 패턴은, 상기 도금 시드층 위에 배치된 제 1 회로패턴과, 상기 제 1 회로패턴 위에 배치되고, 상기 제 1 회로패턴과 동일한 물질을 포함하는 제 2 회로패턴을 포함한다.A printed circuit board according to an embodiment includes: an insulating layer; A plating seed layer disposed on the insulating layer; A circuit pattern disposed on the plating seed layer; And a top metal layer disposed on the circuit pattern, wherein the circuit pattern includes a first circuit pattern disposed on the plating seed layer, and a second circuit pattern disposed on the first circuit pattern and containing the same material as the first circuit pattern Lt; / RTI >

Description

인쇄회로기판 및 그의 제조 방법{The printed circuit board and the method for manufacturing the same}[0001] The present invention relates to a printed circuit board and a method of manufacturing the same,

본 발명은 인쇄회로기판의 관한 것으로, 특히 상부가 곡률을 가지는 제 1 회로패턴과, 상기 제 1 회로패턴 위에 형성된 제 2 회로패턴을 포함하는 회로 패턴과, 전해 도금에 의해 상기 회로 패턴 위에 형성된 상부 금속층을 포함하는 인쇄회로기판 및 이의 제조 방법에 관한 것이다.The present invention relates to a printed circuit board, and more particularly to a printed circuit board having a circuit pattern including a first circuit pattern having an upper curvature, a second circuit pattern formed on the first circuit pattern, To a printed circuit board including a metal layer and a method of manufacturing the same.

인쇄회로기판(PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로라인 패턴을 인쇄하여 형성한 것으로, 전자부품을 탑재하기 직전의 기판(Board)을 말한다. 즉, 여러 종류의 많은 전자 소자를 평판 위에 밀집 탑재하기 위해, 각 부품의 장착 위치를 확정하고, 부품을 연결하는 회로패턴을 평판 표면에 인쇄하여 고정한 회로 기판을 의미한다. A printed circuit board (PCB) is a board formed by printing a circuit line pattern with a conductive material such as copper on an electrically insulating substrate, and is a board immediately before mounting electronic components. In other words, a circuit board on which a mounting position of each component is determined and a circuit pattern connecting the components is printed on the surface of the flat plate and fixed is fixed in order to densely mount many kinds of electronic devices on a flat plate.

일반적으로, 상기와 같은 인쇄회로기판에 포함된 회로 패턴의 표면처리 방법으로, OSP(Organic Solderability Preservative), 전해 니켈/골드, 전해 니켈/골드-코발트 합금, 무전해 니켈/팔라듐/골드 등이 사용되고 있다.In general, OSP (Organic Solderability Preservative), electrolytic nickel / gold, electrolytic nickel / gold-cobalt alloy, electroless nickel / palladium / gold and the like are used as surface treatment methods of the circuit patterns included in the printed circuit board have.

이때, 상기 사용되는 표면 처리 방법들은 그의 용도에 따라 달라지는데, 예를 들어, 상기 용도에는 솔더링용, 와이어 본딩용 및 커넥터용 등이 있다.At this time, the surface treatment methods used vary depending on the use thereof. For example, the applications include soldering, wire bonding, and connector use.

도 1은 종래 기술에 따른 인쇄회로기판의 제조 방법을 공정순으로 설명하는 단면도이고, 도 2는 종래 기술에 따른 인쇄회로기판의 상면을 보여주는 도면이다.FIG. 1 is a cross-sectional view illustrating a method of manufacturing a printed circuit board according to a related art, and FIG. 2 is a top view of a conventional printed circuit board.

도 1의 (a)를 참조하면, 먼저 절연층(10)을 준비하고, 상기 준비된 절연층(10) 위에 시드층(20)을 형성한다.Referring to FIG. 1A, first, an insulating layer 10 is prepared, and a seed layer 20 is formed on the prepared insulating layer 10.

그리고, 상기 형성된 시드층(20) 위에 상기 시드층(20)의 상면 중 적어도 일부 상면을 노출하는 개구부(도시하지 않음)를 포함하는 마스크(30)를 형성한다.A mask 30 including an opening (not shown) exposing at least a top surface of the upper surface of the seed layer 20 is formed on the seed layer 20 formed.

이후, 상기 시드층(20)을 토대로 전해 도금을 수행하여, 상기 시드층(20) 위에 상기 마스크(30)의 개구부를 매립하는 회로 패턴(40)을 형성한다.Then, electroplating is performed based on the seed layer 20 to form a circuit pattern 40 on the seed layer 20 to fill the opening of the mask 30.

다음으로, 도 1의 (b)를 참조하면, 상기 회로 패턴(40)이 형성되면, 상기 형성된 회로 패턴(40)의 상면을 평탄화하는 그라인딩(Grinding) 공정을 진행한다.Next, referring to FIG. 1B, when the circuit pattern 40 is formed, a grinding process for planarizing the upper surface of the formed circuit pattern 40 is performed.

상기 그라인딩 공정이 진행되면, 상기 회로 패턴(40)의 상부의 적어도 일부는, 상기 마스크(30)의 내부로 번지게 되며, 이에 따라 상기 회로 패턴(40)의 상단부는 상기 마스크(30) 방향으로 돌출되는 돌출부(도시하지 않음)를 포함하게 된다.At least a part of the upper part of the circuit pattern 40 is spread into the mask 30 when the grinding process is performed so that the upper end of the circuit pattern 40 extends in the direction of the mask 30 (Not shown) that protrudes.

다음으로, 도 1의 (c)를 참조하면, 표면 처리 공정을 진행하기 위한 전처리 공정을 진행한다.Next, referring to FIG. 1 (c), a preprocessing process for advancing the surface treatment process is performed.

이때, 상기 전처리 공정은 산성계 약품으로 상기 회로 패턴(40)의 표면을 식각하는 것으로 이루어진다. 여기에서, 상기 전처리 공정이 진행되면, 상기 회로 패턴(40)의 상면만이 식각되는 것이 아니라, 상기 회로 패턴(40)의 상면 및 측면의 경계면에서도 식각이 발생하게 된다.At this time, the pretreatment step is performed by etching the surface of the circuit pattern 40 with an acidic chemical. Here, when the preprocessing process is performed, not only the upper surface of the circuit pattern 40 is etched, but also etching occurs on the upper surface and the side surface of the circuit pattern 40.

따라서, 상기 전처리 공정이 진행되면, 상기 회로 패턴(40)의 모서리 부분(50)은 볼록 형상의 일정 곡률을 가지게 된다.Accordingly, when the preprocessing process is performed, the corner portion 50 of the circuit pattern 40 has a convex curvature.

다시 말해서, 상기 전처리 공정이 진행되면, 상기 마스크(30)와 상기 회로 패턴(40) 사이에 갭(gap)이 생기게 된다.In other words, when the preprocessing process is performed, a gap is formed between the mask 30 and the circuit pattern 40.

그리고, 종래에서는 도 2에 도시된 바와 같이 상기 갭이 생긴 상태에서, 상기 회로 패턴(40) 위에 표면 처리 공정을 진행하여 상부 금속층(60)을 형성한다.2, a surface treatment process is performed on the circuit pattern 40 to form an upper metal layer 60 in a state where the gap is formed.

그러나, 상기 갭이 생긴 상태에서 상기 상부 금속층(60)이 형성되면, 상기 회로 패턴(40)의 모서리 부분(50)으로도 상기 상부 금속층(60)이 형성된다.However, when the upper metal layer 60 is formed in a state where the gap is formed, the upper metal layer 60 is also formed in the corner portion 50 of the circuit pattern 40.

이에 따라, 도 2에 도시된 바와 같이, 종래 기술에 따른 상부 금속층(60)은 회로 패턴(40)의 측면 방향으로 돌출되는 돌출 부분(70)을 포함하게 되며, 이는 인쇄회로기판의 신뢰성에 큰 영향을 주게 된다. Thus, as shown in FIG. 2, the upper metal layer 60 according to the prior art will include a protruding portion 70 that protrudes laterally of the circuit pattern 40, Will influence.

본 발명에 따른 실시 예에서는, 새로운 구조의 인쇄회로기판 및 이의 제조 방법을 제공한다.In an embodiment according to the present invention, a printed circuit board with a new structure and a method of manufacturing the same are provided.

또한, 본 발명에 따른 실시 예에서는, 회로 패턴 형성 시에 사용한 도금 시드층을 이용하여 상기 회로 패턴의 상부 금속층을 전해 도금하여 형성한 인쇄회로기판 및 이의 제조 방법을 제공한다.Further, in an embodiment according to the present invention, there is provided a printed circuit board formed by electroplating an upper metal layer of the circuit pattern using a plating seed layer used in forming a circuit pattern, and a method of manufacturing the printed circuit board.

또한, 본 발명에 따른 실시 예에서는 적어도 일부의 모서리 부분이 곡면을 가지는 제 1 회로패턴과, 상기 제 1 회로패턴 위에 형성되어 상기 곡면의 모서리 부분을 덮는 제 2 회로패턴을 포함하는 회로 패턴을 포함한 인쇄회로기판 및 이의 제조 방법을 제공한다.In a preferred embodiment of the present invention, a circuit pattern including a first circuit pattern having at least a corner portion of a curved surface and a second circuit pattern formed on the first circuit pattern and covering a corner portion of the curved surface A printed circuit board and a method of manufacturing the same are provided.

또한, 본 발명에서는 상기 제 2 회로 패턴 위에 상기 제 2 회로 패턴의 폭보다 넓은 폭을 가지면서, 상기 제 2 회로 패턴의 측면으로부터 바깥쪽으로 돌출된 상부 금속층을 포함한 인쇄회로기판 및 이의 제조 방법을 제공한다.According to the present invention, there is provided a printed circuit board having a width larger than the width of the second circuit pattern on the second circuit pattern, and an upper metal layer protruding outward from a side surface of the second circuit pattern, and a method of manufacturing the same do.

또한, 본 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.Further, the technical problems to be solved by this embodiment are not limited to the above-mentioned technical problems, and other technical problems which are not mentioned can be attained by those having ordinary knowledge in the technical field to which the embodiments proposed from the following description belong It will be understood clearly.

실시 예에 따른 인쇄회로기판은, 절연층; 상기 절연층 위에 배치된 도금 시드층; 상기 도금 시드층 위에 배치된 회로 패턴; 및 상기 회로 패턴 위에 배치된 상부 금속층을 포함하고, 상기 회로 패턴은, 상기 도금 시드층 위에 배치된 제 1 회로패턴과, 상기 제 1 회로패턴 위에 배치되고, 상기 제 1 회로패턴과 동일한 물질을 포함하는 제 2 회로패턴을 포함한다.A printed circuit board according to an embodiment includes: an insulating layer; A plating seed layer disposed on the insulating layer; A circuit pattern disposed on the plating seed layer; And a top metal layer disposed on the circuit pattern, wherein the circuit pattern includes a first circuit pattern disposed on the plating seed layer, and a second circuit pattern disposed on the first circuit pattern and containing the same material as the first circuit pattern Lt; / RTI >

또한, 상기 상부 금속층은, 금(Au)으로 형성된다.The upper metal layer is formed of gold (Au).

또한, 상기 상부 금속층은, 금(Au)을 포함하는 금속 물질로 형성된다.In addition, the upper metal layer is formed of a metal material containing gold (Au).

또한, 상기 상부 금속층의 하면은, 상기 제 2 회로패턴의 상면의 폭보다 넓은 폭을 가진다.In addition, the lower surface of the upper metal layer has a width larger than a width of the upper surface of the second circuit pattern.

또한, 상기 상부 금속층의 하면은, 상기 제 2 회로패턴의 상면과 접촉하는 제 1 영역과, 상기 도금 시드층, 상기 제 1 및 제 2 회로패턴으로부터 이격되는 적어도 하나의 제 2 영역을 포함한다.The lower surface of the upper metal layer may include a first region in contact with the upper surface of the second circuit pattern and at least one second region spaced apart from the plating seed layer and the first and second circuit patterns.

또한, 상기 적어도 하나의 제 2 영역에 대응하는 상기 상부 금속층의 하면은, 상기 도금 시드층, 상기 제 1 및 제 2 회로패턴과 비접촉되어 노출되어 있다.The lower surface of the upper metal layer corresponding to the at least one second region is exposed in contact with the plating seed layer and the first and second circuit patterns.

또한, 상기 상부 금속층의 적어도 하나의 상기 제 2 영역은, 3㎛~7㎛ 범위 내의 폭을 가진다.Further, at least one of the second regions of the upper metal layer has a width in the range of 3 mu m to 7 mu m.

또한, 상기 상부 금속층은, 상면 및 하면의 폭이 서로 동일하다.In addition, the widths of the upper surface and the lower surface of the upper metal layer are equal to each other.

또한, 상기 상부 금속층 하면의 폭은, 상기 도금 시드층의 폭보다 넓은 폭을 가진다.In addition, the width of the lower surface of the upper metal layer is larger than the width of the plating seed layer.

또한, 상기 상부 금속층 하면의 폭은, 상기 제 1 회로패턴의 폭보다 넓은 폭을 가진다.The width of the lower surface of the upper metal layer is wider than the width of the first circuit pattern.

또한 상기 도금 시드층은, 구리(Cu)로 형성된다.The plating seed layer is formed of copper (Cu).

또한, 상기 도금 시드층은, 구리(Cu)를 포함하는 금속물질로 형성된다.Also, the plating seed layer is formed of a metal material containing copper (Cu).

또한, 상기 제 1 및 2 회로패턴은 구리(Cu)로 형성된다.In addition, the first and second circuit patterns are formed of copper (Cu).

또한, 상기 제 1 및 2 회로패턴은, 구리(Cu)를 포함하는 금속 물질로 형성된다.In addition, the first and second circuit patterns are formed of a metal material containing copper (Cu).

또한, 상기 제 2 회로패턴의 두께는, 상기 제 1 회로패턴의 두께와 상이하다.The thickness of the second circuit pattern is different from the thickness of the first circuit pattern.

또한, 상기 제 2 회로패턴의 두께는, 상기 제 1 회로패턴의 두께보다 얇다.In addition, the thickness of the second circuit pattern is thinner than the thickness of the first circuit pattern.

또한, 상기 제 2회로패턴의 두께는 1㎛~13㎛ 사이의 범위를 만족한다.In addition, the thickness of the second circuit pattern satisfies the range of 1 mu m to 13 mu m.

또한, 상기 제 2회로패턴의 두께는 3㎛~10㎛ 사이의 범위를 만족한다.In addition, the thickness of the second circuit pattern satisfies a range of 3 mu m to 10 mu m.

또한, 상기 제 2회로패턴의 두께는 3㎛~6㎛ 사이의 범위를 만족한다.
또한, 상기 제 2 회로패턴 하단의 길이는, 상기 도금 시드층의 하단의 길이보다 길다.
또한, 상기 제 2 회로패턴 하단의 일부는, 상기 제 1 회로패턴의 상단보다 낮게 배치된다.
또한, 상기 제 2 회로패턴은, 상기 제 1 회로패턴 측면의 일부를 덮는다.
또한, 상기 제 1회로패턴은 상부의 모서리 부분이 일정 곡률을 가진다.
한편, 실시 예에 따른 인쇄회로기판의 제조 방법은 절연층을 준비하는 단계; 및, 상기 절연층 상면에 도금 시드층을 형성하는 단계; 상기 도금 시드층을 시드층으로 전해 도금하여 회로 패턴을 형성하는 단계; 상기 회로 패턴 위에 상부금속층을 형성하는 단계를 포함하며, 상기 회로 패턴을 형성하는 단계는, 상기 도금 시드층 위에 제 1 회로패턴을 형성하는 단계와, 상기 제 1 회로패턴 상면을 덮으며 상기 제 1회로패턴과 동일한 물질로 제 2회로패턴을 형성하는 단계를 포함한다.
또한, 상기 상부 금속층은 금(Au)으로 형성된다.
또한, 상기 상부 금속층은, 금(Au)을 포함하는 금속에 의해 형성된다.
또한, 상기 상부 금속층은, 전해도금에 의해 형성된다.
또한, 상기 상부 금속층은, 무전해도금에 의해 형성된다.
또한, 상기 상부 금속층의 전해도금은 상기 제 1회로패턴 형성을 위한 상기 도금 시드층을 시드층으로 이용한다.
또한, 상기 제 2 회로패턴을 형성하는 단계 이전에 상기 제 1회로패턴의 상면을 전처리하는 단계를 더 포함한다.
또한, 상기 제 1회로패턴의 상면을 전처리하는 단계는 상기 제 1회로패턴의 상면을 식각하는 단계를 포함한다.
또한, 상기 제 1회로패턴의 상면을 식각하는 단계는 0.4㎛~10㎛ 사이의 범위 내에서 상기 제 1회로패턴의 상면을 식각하는 단계를 포함한다.
또한, 상기 상부 금속층의 전해도금 단계 이전에 상기 도금 시드층 위에 상기 제 2회로패턴의 상면을 개방하는 개구부를 갖는 마스크를 형성하는 단계를 더 포함한다.
또한, 상기 상부 금속층의 전해도금 단계 이후에 상기 마스크를 제거하는 단계; 및 상기 절연층 위에 형성된 상기 도금 시드층을 제거하는 단계를 더 포함한다.
또한, 상기 제 2 회로패턴의 폭은, 상기 상부 금속층의 폭보다 좁다.
또한, 상기 상부금속층의 하면은 상기 제 2회로패턴의 상면과 직접 접촉한다.
또한, 상기 상부 금속층의 하면은, 상기 제 2 회로 패턴의 상면의 폭보다 넓은 폭을 가진다.
또한, 상기 상부금속층의 하면은 상기 제 2회로패턴의 상면과 접촉하는 제 1영역과, 상기 제 2회로패턴의 상면으로부터 이격되는 적어도 하나의 제 2영역을 포함한다.
또한, 상기 상부금속층의 적어도 하나의 상기 제 2 영역은 상기 도금 시드층, 상기 제 1 회로패턴 및 상기 제 2 회로패턴과 비접촉하여 노출되어 있다.
또한, 상기 상부 금속층의 적어도 하나의 상기 제 2 영역은, 3㎛~7㎛ 범위 내의 폭을 가진다.
또한, 상기 도금 시드층은 상기 절연층의 표면에 구리(Cu)를 무전해 도금하여 형성하는 단계를 포함한다.
또한, 상기 도금 시드층은, 상기 절연층의 표면에 구리(Cu)를 포함하는 금속을 무전해 도금하여 형성하는 단계를 포함한다.
또한, 상기 제 1회로패턴은 상기 도금 시드층 위에 구리(Cu)를 전해 도금하여 형성하는 단계를 포함한다.
또한, 상기 제 1회로패턴은 상기 도금 시드층 위에 구리(Cu)를 포함하는 금속 물질을 전해 도금하여 형성하는 단계를 포함한다.
또한, 상기 제 2회로패턴은 상기 제 1회로패턴 위에 구리(Cu)를 도금하여 형성하는 단계를 포함한다.
또한, 상기 제 2회로패턴은 상기 제 1회로패턴 위에 구리(Cu)를 포함하는 금속 물질을 도금하여 형성하는 단계를 포함한다.
또한, 상기 도금의 단계는 플래시 도금이다.
또한, 상기 제 2회로패턴의 두께는 상기 제 1회로패턴의 두께와 상이하다.
또한, 상기 제 2회로패턴의 두께는 상기 제 1회로패턴의 두께보다 얇다.
또한, 상기 제 2회로패턴의 두께는 1㎛~13㎛ 사이의 범위를 만족한다.
또한, 상기 제 2 회로패턴의 두께는 3㎛~10㎛ 사이의 범위를 만족한다.
또한, 상기 제 2 회로패턴의 두께는 3㎛~6㎛ 사이의 범위를 만족한다.
또한, 상기 제 2 회로패턴 하단의 길이는, 상기 도금 시드층의 하단의 길이보다 길다.
또한, 상기 제 2 회로패턴 하단의 일부는, 상기 제 1 회로패턴의 상단보다 낮게 배치된다.Further, the thickness of the second circuit pattern satisfies a range of 3 탆 to 6 탆.
The length of the lower end of the second circuit pattern is longer than the length of the lower end of the plating seed layer.
A part of the lower end of the second circuit pattern is disposed lower than an upper end of the first circuit pattern.
Further, the second circuit pattern covers a part of the side surface of the first circuit pattern.
In addition, the upper portion of the first circuit pattern has a predetermined curvature.
According to another aspect of the present invention, there is provided a method of manufacturing a printed circuit board, comprising: preparing an insulating layer; Forming a plating seed layer on the insulating layer; Electroplating the plating seed layer with a seed layer to form a circuit pattern; And forming an upper metal layer on the circuit pattern. The forming of the circuit pattern may include forming a first circuit pattern on the plating seed layer, forming a first circuit pattern on the plating seed layer, And forming a second circuit pattern with the same material as the circuit pattern.
In addition, the upper metal layer is formed of gold (Au).
Further, the upper metal layer is formed of a metal containing gold (Au).
Further, the upper metal layer is formed by electrolytic plating.
Further, the upper metal layer is formed by electroless plating.
In addition, the electroplating of the upper metal layer uses the plating seed layer for forming the first circuit pattern as a seed layer.
Further, the method further includes a step of pre-treating an upper surface of the first circuit pattern before the step of forming the second circuit pattern.
The step of pre-treating the top surface of the first circuit pattern may include etching the top surface of the first circuit pattern.
The step of etching the upper surface of the first circuit pattern includes etching the upper surface of the first circuit pattern within a range of 0.4 mu m to 10 mu m.
The method may further include forming a mask having an opening to open an upper surface of the second circuit pattern on the plating seed layer prior to the electrolytic plating step of the upper metal layer.
Removing the mask after the electroplating step of the upper metal layer; And removing the plating seed layer formed on the insulating layer.
In addition, the width of the second circuit pattern is narrower than the width of the upper metal layer.
In addition, the lower surface of the upper metal layer directly contacts the upper surface of the second circuit pattern.
In addition, the lower surface of the upper metal layer has a width larger than a width of the upper surface of the second circuit pattern.
The lower surface of the upper metal layer may include a first region in contact with the upper surface of the second circuit pattern and at least one second region spaced from the upper surface of the second circuit pattern.
Also, at least one of the second regions of the upper metal layer is exposed in contact with the plating seed layer, the first circuit pattern, and the second circuit pattern.
Further, at least one of the second regions of the upper metal layer has a width in the range of 3 mu m to 7 mu m.
In addition, the plating seed layer includes a step of electroless-plating copper (Cu) on the surface of the insulating layer.
In addition, the plating seed layer includes a step of electroless plating a metal containing copper (Cu) on the surface of the insulating layer.
In addition, the first circuit pattern includes a step of electrolytically plating copper (Cu) on the plating seed layer.
In addition, the first circuit pattern includes a step of electrolytically plating a metal material containing copper (Cu) on the plating seed layer.
In addition, the second circuit pattern includes a step of plating copper (Cu) on the first circuit pattern.
In addition, the second circuit pattern includes a step of plating a metal material including copper on the first circuit pattern.
Further, the step of plating is flash plating.
The thickness of the second circuit pattern is different from the thickness of the first circuit pattern.
In addition, the thickness of the second circuit pattern is thinner than the thickness of the first circuit pattern.
In addition, the thickness of the second circuit pattern satisfies the range of 1 mu m to 13 mu m.
In addition, the thickness of the second circuit pattern satisfies a range of 3 mu m to 10 mu m.
Further, the thickness of the second circuit pattern satisfies a range of 3 탆 to 6 탆.
The length of the lower end of the second circuit pattern is longer than the length of the lower end of the plating seed layer.
A part of the lower end of the second circuit pattern is disposed lower than an upper end of the first circuit pattern.

또한, 상기 제 2 회로패턴은, 상기 제 1 회로패턴 측면의 일부를 덮는다.Further, the second circuit pattern covers a part of the side surface of the first circuit pattern.

본 발명에 따른 실시 예에 의하면, 플래시 도금 공정을 진행하여, 전처리 공정에서 식각된 회로 패턴의 모서리 부분을 채우고, 상기 모서리 부분이 채워진 상태에서 표면 처리 공정을 진행함으로써, 상기 상부 금속층의 번짐 불량을 해결할 수 있으며, 이에 따른 인쇄회로기판의 신뢰성을 향상시킬 수 있다.According to the embodiment of the present invention, the flash plating process is carried out to fill the corners of the etched circuit pattern in the preprocessing step, and the surface treatment process is performed in a state in which the corner portions are filled, The reliability of the printed circuit board can be improved.

또한, 본 발명에 따른 실시 예에 의하면, 회로 패턴 형상에 사용한 도금 시드층을 활용하여 상부 금속층을 형성함으로써, 디자인 제약 없이 전해 표면 처리와 무전해 표면 처리 방식을 선택적으로 가능하다.Further, according to the embodiment of the present invention, by forming the upper metal layer using the plating seed layer used for the circuit pattern shape, electrolytic surface treatment and electroless surface treatment can be selectively performed without design restriction.

또한, 본 발명에 따른 실시 예에 의하면, 회로 패턴 형성 시에 사용한 도금 시드층을 이용하여 금(Au)을 포함하는 상부 금속층을 형성함으로써, 기존의 금(Au) 표면 처리층의 시드층 역할을 수행한 니켈(Ni) 표면 처리층을 제거할 수 있으며, 이에 따라 제품의 두께를 낮출 수 있을 뿐 아니라, 상기 니켈 표면 처리층의 삭제로 인한 제품 단가를 낮출 수 있다.In addition, according to the embodiment of the present invention, the upper metal layer including gold (Au) is formed by using the plating seed layer used in the formation of the circuit pattern to serve as a seed layer of the conventional gold (Au) It is possible to remove the nickel surface treatment layer, thereby lowering the thickness of the product and lowering the product cost due to the removal of the nickel surface treatment layer.

또한, 본 발명에 따른 실시 예에 의하면, 상기와 같은 플래시 도금 공정을 진행하여 상기 상부 금속층 중 회로 패턴의 측면으로부터 바깥쪽으로 돌출된 부분을 최소화함으로써, 상기 상부 금속층의 구조적 안정성을 확보할 수 있다.According to the embodiment of the present invention, the above-described flash plating process is performed to minimize the protruding portion of the upper metal layer outwardly from the side surface of the circuit pattern, thereby securing the structural stability of the upper metal layer.

도 1은 종래 기술에 따른 인쇄회로기판의 제조 방법을 공정순으로 설명하는 단면도이다.
도 2는 종래 기술에 따른 인쇄회로기판의 상면을 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 인쇄회로기판의 구조를 나타낸 단면도이고, 도 4는 도 3의 A 부분의 확대도이다.
도 5는 본 발명의 실시 예에 따른 인쇄회로기판의 제조 방법을 공정 순으로 설명하는 흐름도이다.
도 6 내지 도 15는 도 3에 도시된 인쇄회로기판의 제조 방법을 공정 순으로 나타낸 단면도이다.FIG. 1 is a cross-sectional view illustrating a method of manufacturing a printed circuit board according to a conventional technique in order.
2 is a top view of a conventional printed circuit board.
FIG. 3 is a cross-sectional view showing the structure of a printed circuit board according to an embodiment of the present invention, and FIG. 4 is an enlarged view of a portion A in FIG.
5 is a flowchart illustrating a method of manufacturing a printed circuit board according to an embodiment of the present invention in the order of steps.
FIGS. 6 to 15 are cross-sectional views showing the manufacturing method of the printed circuit board shown in FIG. 3 in the order of process.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when an element is referred to as "comprising ", it means that it can include other elements as well, without excluding other elements unless specifically stated otherwise.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.In order to clearly illustrate the present invention in the drawings, thicknesses are enlarged in order to clearly illustrate various layers and regions, and parts not related to the description are omitted, and like parts are denoted by similar reference numerals throughout the specification .

층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.Whenever a portion of a layer, film, region, plate, or the like is referred to as being "on" another portion, it includes not only the case where it is "directly on" another portion, but also the case where there is another portion in between. Conversely, when a part is "directly over" another part, it means that there is no other part in the middle.

본 발명에서는 전처리 공정에 의해 식각된 회로 패턴의 모서리 부분을 플래시 공정을 토대로 채운 후에 표면 처리 공정을 진행할 수 있도록 한 새로운 인쇄회로기판 및 이의 제조 방법을 제공한다.The present invention provides a new printed circuit board and a method of manufacturing the same, which enable a surface treatment process to be carried out after filling a corner portion of a circuit pattern etched by a preprocessing process on the basis of a flash process.

도 3은 본 발명의 실시 예에 따른 인쇄회로기판의 구조를 나타낸 단면도이고, 도 4는 도 3의 A 부분의 확대도이다.FIG. 3 is a cross-sectional view showing the structure of a printed circuit board according to an embodiment of the present invention, and FIG. 4 is an enlarged view of a portion A in FIG.

도 3 및 도 4을 참조하면, 인쇄회로기판(100)은 절연층(110), 도금 시드층(120), 회로 패턴(150) 및 상부 금속층(160)을 포함한다.3 and 4, the printed circuit board 100 includes an insulating layer 110, a plating seed layer 120, a circuit pattern 150, and an upper metal layer 160.

상기 절연층(110)은 단일 회로 패턴이 형성되는 인쇄회로기판의 지지 기판일 수 있으나, 복수의 적층 구조를 가지는 인쇄회로기판 중 한 회로 패턴(150)이 형성되어 있는 절연층 영역을 의미할 수도 있다.The insulating layer 110 may be a supporting substrate of a printed circuit board on which a single circuit pattern is formed, but may also mean an insulating layer region in which a circuit pattern 150 is formed among the printed circuit boards having a plurality of stacked structures have.

상기 절연층(110)이 복수의 적층 구조 중 어느 한 절연층을 의미하는 경우, 상기 절연층(110)의 상면 또는 하면에 복수의 회로 패턴이 연속적으로 형성될 수 있다. In the case where the insulating layer 110 is an insulating layer among a plurality of laminated structures, a plurality of circuit patterns may be continuously formed on the upper surface or the lower surface of the insulating layer 110.

상기 절연층(110)은 절연 플레이트를 형성하며, 열 경화성 또는 열 가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 유리 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리 이미드계 수지를 포함할 수도 있다.The insulating layer 110 may be an insulating plate, and may be a thermosetting or thermoplastic polymer substrate, a ceramic substrate, an organic-inorganic composite substrate, or a glass fiber impregnated substrate. In the case of including a polymer resin, And may alternatively comprise a polyimide-based resin.

상기 절연층(110) 위에는 회로 패턴(150)이 형성된다.A circuit pattern 150 is formed on the insulating layer 110.

바람직하게, 상기 절연층(110)과 상기 회로 패턴(150) 사이에는, 상기 회로 패턴(150)의 형성 시에 사용한 도금 시드층(120)이 형성된다.A plating seed layer 120 used for forming the circuit pattern 150 is formed between the insulating layer 110 and the circuit pattern 150. [

상기 도금 시드층(120)은 상면 및 하면의 폭이 동일할 수 있다. 여기에서 상기 폭은 실제 길이를 의미할 수 있다.
다시 말해서, 상기 도금 시드층(120)의 상면의 폭은, 상기 도금 시드층(120)의 상면의 일단에서 타단까지의 실제 길이를 의미하고, 상기 하면의 폭은 상기 도금 시드층(120)의 하면의 일단에서 타단까지의 실제 길이를 의미한다. 따라서, 이하에서 기재되는 폭은 상기와 같은 일단에서 타단까지의 실제 길이로 정의될 수 있다.The plating seed layer 120 may have the same width as the upper surface and the lower surface. Here, the width may mean an actual length.
In other words, the width of the upper surface of the plating seed layer 120 refers to the actual length from one end to the other end of the upper surface of the plating seed layer 120, and the width of the lower surface of the plating seed layer 120 Means the actual length from one end of the bottom to the other end. Therefore, the width described below can be defined as the actual length from one end to the other end as described above.

그리고, 상기 도금 시드층(120) 위에는 회로 패턴(150)이 형성된다.A circuit pattern 150 is formed on the plating seed layer 120.

상기 회로 패턴(150)도 상기 도금 시드층(120)과 같이 상면 및 하면의 폭이 서로 동일한 형상을 가질 수 있다. The circuit pattern 150 may have the same shape as that of the plating seed layer 120 with the widths of the upper and lower surfaces being equal to each other.

상기 도금 시드층(120)과 회로 패턴(150)은 구리(Cu)로 형성되거나, 상기 구리(Cu)를 포함하면서 전도성을 가진 금속 물질로 형성된다.The plating seed layer 120 and the circuit pattern 150 may be formed of copper or may be formed of a conductive metal material containing copper.

상기 회로 패턴(150)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.The circuit pattern 150 may be formed by a conventional manufacturing process of a printed circuit board such as an additive process, a subtractive process, a modified semi- additive process (MSAP), and a semi- And detailed description is omitted here.

이때, 상기 회로 패턴(150)은 상부의 모서리 부분이 일정 곡률을 가지는 제 1 회로패턴(130)과, 상기 제 1 회로패턴(130) 위에 형성되며 상기 제 1 회로패턴(130)의 모서리 부분을 덮는 제 2 회로패턴(140)을 포함한다.The circuit pattern 150 includes a first circuit pattern 130 having an upper corner portion having a predetermined curvature and a second circuit pattern 130 formed on the first circuit pattern 130 and having an edge portion of the first circuit pattern 130 And a second circuit pattern 140 covering the first circuit pattern.

즉, 회로 패턴(150)은 전처리 공정에 의해 모서리 부분이 제거되어 상면 및 측면의 경계 부분이 볼록한 곡면을 가지는 제 1 회로패턴(130)을 포함한다.That is, the circuit pattern 150 includes a first circuit pattern 130 in which a corner portion is removed by a preprocessing process, and a boundary portion between the top surface and the side surface has a convex surface.

그리고, 상기 제 1 회로패턴(130) 위에는 제 2 회로패턴(140)이 배치된다.A second circuit pattern 140 is disposed on the first circuit pattern 130.

상기 제 2 회로패턴(140)은 상기 제 1 회로패턴(130)의 볼록한 곡면을 덮으며 형성된다. 다시 말해서, 상기 제 2 회로패턴(140)은 상기 전처리 공정에서 제거된 제 1 회로패턴(130)의 모서리 부분을 채운다.The second circuit pattern 140 is formed to cover the convex curved surface of the first circuit pattern 130. In other words, the second circuit pattern 140 fills the edge portion of the first circuit pattern 130 removed in the pre-process.

상기 제 2 회로패턴(140)의 상면은 편평할 수 있으며, 하면은 상기 제 1 회로패턴(130)의 모서리 부분이 가지는 곡률에 대응하는 곡률을 가질 수 있다.The top surface of the second circuit pattern 140 may be flat and the bottom surface may have a curvature corresponding to the curvature of the corner portion of the first circuit pattern 130.

상기 제 2 회로패턴(140)의 하단 중 적어도 일 부분은, 상기 제 1 회로패턴(130)의 상단보다 낮게 위치한다.At least a portion of a lower end of the second circuit pattern 140 is positioned lower than an upper end of the first circuit pattern 130.

즉, 상기 제 2 회로패턴(140)이 상기 제 1 회로패턴(130)의 모서리 부분을 덮으며 형성되며, 상기 모서리 부분은 상기 제 1 회로패턴(130)의 상면 및 측면의 경계면이다. 다시 말해서, 상기 제 1 회로패턴(130)의 모서리 부분은 상기 제 1 회로패턴(130)의 일부 상면 및 일부 측면을 포함한다.That is, the second circuit pattern 140 covers an edge portion of the first circuit pattern 130, and the corner portion is an interface between the upper surface and the side surface of the first circuit pattern 130. In other words, the corner portion of the first circuit pattern 130 includes a part of the top surface and a part of the side surface of the first circuit pattern 130.

이에 따라, 상기 제 2 회로패턴(140)은 실질적으로 상기 제 1 회로패턴(130)의 상면 및 측면의 일부를 덮으며 형성된다.Accordingly, the second circuit pattern 140 substantially covers the upper surface and the side surface of the first circuit pattern 130.

따라서, 상기 제 2 회로패턴(140)의 하단의 일부는, 상기 제 1 회로패턴(130)의 측면 부분까지 연장되며, 이에 따라 상기 제 1 회로패턴(130)의 상단보다 낮은 곳에 위치하게 된다.A portion of the lower end of the second circuit pattern 140 extends to a side portion of the first circuit pattern 130 and is positioned lower than the upper end of the first circuit pattern 130. [

상기 회로 패턴(150) 위에는 상부 금속층(160)이 형성된다.An upper metal layer 160 is formed on the circuit pattern 150.

상기 상부 금속층(160)은 금(Au)만을 포함하는 금속으로 형성되거나, 금(Au)을 포함하는 합금으로 형성될 수 있다.The upper metal layer 160 may be formed of a metal containing only gold (Au), or may be formed of an alloy containing gold (Au).

상기 상부 금속층(160)이 금(Au)을 포함하는 합금으로 형성되는 경우, 상기 상부 금속층(160)은 코발트를 포함하는 금 합금으로 형성될 수 있다. 이때, 상기 상부 금속층(160)은 전해도금에 의해 형성된다.When the upper metal layer 160 is formed of an alloy containing gold (Au), the upper metal layer 160 may be formed of a gold alloy including cobalt. At this time, the upper metal layer 160 is formed by electrolytic plating.

바람직하게, 상기 상부 금속층(160)은 상기 회로 패턴(150)의 형성 시에 사용한 도금 시드층과 동일한 층인 상기 도금 시드층(120)으로 전해 도금하여 형성된다.Preferably, the upper metal layer 160 is formed by electrolytic plating with the plating seed layer 120, which is the same layer as the plating seed layer used in forming the circuit pattern 150.

상기 상부 금속층(160)은 상기 회로 패턴(150) 위에 형성되며, 이에 따라 상기 상부 금속층(160)의 하면은 상기 회로 패턴(150)의 상면과 직접 접촉한다. 보다 명확하게는, 상기 상부 금속층(160)의 하면은 상기 회로 패턴(150)의 제 2 회로패턴(140)의 상면과 직접 접촉한다.The upper metal layer 160 is formed on the circuit pattern 150 so that the lower surface of the upper metal layer 160 directly contacts the upper surface of the circuit pattern 150. More specifically, the lower surface of the upper metal layer 160 directly contacts the upper surface of the second circuit pattern 140 of the circuit pattern 150.

이때, 상기 상부 금속층(160)은 상기 회로 패턴(150)의 상면의 폭보다 넓은 폭을 가진 하면을 포함한다.At this time, the upper metal layer 160 includes a lower surface having a larger width than the upper surface of the circuit pattern 150.

이에 따라, 상기 상부 금속층(160)의 하면은 상기 회로 패턴(150)의 상면과 직접 접촉하는 제 1 하면과, 상기 회로 패턴(150)의 상면과 접촉하지 않는 제 2 하면을 포함한다.The lower surface of the upper metal layer 160 includes a first lower surface directly contacting the upper surface of the circuit pattern 150 and a second lower surface not contacting the upper surface of the circuit pattern 150.

이때, 상기 상부 금속층(160)의 제 1 하면은, 상기 상부 금속층(160)의 하면의 중앙 영역일 수 있으며, 상기 상부 금속층(160)의 제 2 하면은 상기 상부 금속층(160)의 좌측 영역 및 우측 영역일 수 있다.The first lower surface of the upper metal layer 160 may be a central region of the lower surface of the upper metal layer 160 and the second lower surface of the upper metal layer 160 may be a left surface of the upper metal layer 160, Right region.

그리고, 상기 상부 금속층(160)은 상면 및 하면의 폭이 서로 동일한 형상을 가질 수 있다.The upper metal layer 160 may have the same width as the upper and lower surfaces.

한편, 상기 상부 금속층(160)의 상면 및 하면은 상기 회로 패턴(150)의 하면의 폭보다는 넓은 폭을 가질 수 있다.The top and bottom surfaces of the upper metal layer 160 may have a width larger than a width of a lower surface of the circuit pattern 150.

이에 따라, 도 3 및 도 4에 도시된 바와 같이, 상기 상부 금속층(160)은 상기 회로 패턴(150)의 상부에서, 상기 회로 패턴(150)의 측면의 바깥부분으로 돌출된 돌출 부분을 포함한다. 상기 돌출 부분은 상기 상부 금속층(160)의 제 2 하면에 대응하는 부분이다.3 and 4, the upper metal layer 160 includes a protruding portion protruding to an outer portion of a side surface of the circuit pattern 150 at an upper portion of the circuit pattern 150 . The protruding portion is a portion corresponding to the second lower surface of the upper metal layer 160.

상기와 같이 본 발명은 회로 패턴(150)의 형성 시에 사용한 도금 시드층(120)을 이용하여 금(Au)을 포함하는 상부 금속층(160)을 형성함으로써, 기존의 금(Au)을 포함하는 상부 금속층의 시드층 역할을 수행한 니켈(Ni)을 포함하는 상부 금속층을 제거할 수 있다.As described above, according to the present invention, the upper metal layer 160 including gold (Au) is formed by using the plating seed layer 120 used in forming the circuit pattern 150, It is possible to remove the upper metal layer including nickel (Ni) which functions as a seed layer of the upper metal layer.

도면 상에는, 상기 회로 패턴(150)이 상기 절연층(110) 위에 단일 개로 형성되는 것으로 도시하였지만, 상기 회로 패턴(150)은 상기 절연층(110)의 상면 및 하면 중 적어도 어느 하나의 표면에 일정 간격을 두고 복수 개 형성될 수 있다.Although the circuit pattern 150 is shown as being formed on the insulating layer 110 in a single figure, the circuit pattern 150 may be formed on the surface of at least one of the upper surface and the lower surface of the insulating layer 110, A plurality of spacers may be formed at intervals.

도 4을 참조하여 상기 회로 패턴(150)에 대해 보다 구체적으로 설명하면, 상기 회로 패턴(150)은 상기 도금 시드층(120) 위에 형성되어 하면이 상기 도금 시드층(120)의 상면과 접촉하는 제 1 회로패턴(130)과, 상기 제 1 회로패턴(130) 위에 형성되어 적어도 일부의 상면이 상기 상부 금속층(160)의 하면과 접촉하는 제 2 회로패턴(140)을 포함한다.4, the circuit pattern 150 is formed on the plating seed layer 120 so that the lower surface of the circuit pattern 150 is in contact with the upper surface of the plating seed layer 120 A first circuit pattern 130 and a second circuit pattern 140 formed on the first circuit pattern 130 and at least a part of which is in contact with a lower surface of the upper metal layer 160.

여기에서, 상기 회로 패턴(150)이 제 1 회로패턴(130)과 제 2 회로패턴(140)으로 구성되어 복수의 층으로 구성되는 것으로 설명하였지만, 상기 제 1 회로패턴(130)과 제 2 회로패턴(140)는 동일한 물질에 의해 형성됨에 따라 실질적으로 상기 제 1 회로패턴(130)과 제 2 회로패턴(140)은 하나의 층으로 구성된다.Although the circuit pattern 150 is formed of the first circuit pattern 130 and the second circuit pattern 140 and is formed of a plurality of layers, Since the pattern 140 is formed of the same material, the first circuit pattern 130 and the second circuit pattern 140 are substantially formed of one layer.

상기 회로 패턴(150)의 제 1 회로패턴(130)은 하면이 상기 도금 시드층(120)의 상면과 직접 접촉하며 형성된다.The first circuit pattern 130 of the circuit pattern 150 is formed in such a manner that the lower surface thereof is in direct contact with the upper surface of the plating seed layer 120.

이때, 상기 회로 패턴(150)의 제 1 회로패턴(130)은 상부의 모서리 부분이 길이 방향으로 일정 곡률을 가지며 형성된다. 바람직하게, 상기 제 1 회로패턴(130)의 모서리 부분은 길이 방향으로 볼록한 곡률을 가지며 형성된다.At this time, the first circuit pattern 130 of the circuit pattern 150 has the upper corner portion formed with a certain curvature in the longitudinal direction. Preferably, the corner portion of the first circuit pattern 130 is formed with a convex curvature in the longitudinal direction.

상기 모서리 부분은 상기 제 1 회로패턴(130)의 상면 및 측면의 경계 부분이며, 이에 따라 상기 상면의 일부와 상기 측면의 일부를 포함한다.The corner portion is a boundary portion between the upper surface and the side surface of the first circuit pattern 130, and thus includes a portion of the upper surface and a portion of the side surface.

그리고, 회로 패턴(150)의 제 2 회로패턴(140)은 상기 제 1 회로패턴(130) 위에 형성되어, 상기 제 1 회로패턴(130)의 모서리 부분을 덮는다.The second circuit pattern 140 of the circuit pattern 150 is formed on the first circuit pattern 130 and covers the corner of the first circuit pattern 130. [

즉, 상기 회로 패턴(150)의 제 2 회로패턴(140)의 하면은 상기 제 1 회로패턴(130)의 모서리 부분이 가지는 곡률에 대응하는 일정 곡률을 가지며 형성된다.That is, the lower surface of the second circuit pattern 140 of the circuit pattern 150 has a predetermined curvature corresponding to the curvature of the corner portion of the first circuit pattern 130.

한편, 회로 패턴(150)은 제 1 회로패턴(130)과 제 2 회로패턴(140)을 포함하는데, 상기 제 2 회로패턴(140)은 상기 제 1 회로패턴(130)의 상면 위에 일정 높이(b)를 가지며 형성된다.The circuit pattern 150 includes a first circuit pattern 130 and a second circuit pattern 140. The second circuit pattern 140 is formed on the upper surface of the first circuit pattern 130 at a predetermined height b.

여기에서, 상기 일정 높이(b)는 상기 회로 패턴(150)의 제 2 회로패턴(140) 중 상기 제 1 회로패턴(130)의 모서리 부분을 채운 부분을 제외한 높이를 의미한다. 다시 말해서, 상기 일정 높이(b)는 상기 모서리 부분을 제외한 상기 제 1 회로패턴(130)의 순수한 상면 위로 돌출된 제 2 회로패턴(140)의 높이를 의미한다. The predetermined height b refers to a height of the second circuit pattern 140 of the circuit pattern 150 excluding the portion of the first circuit pattern 130 that is filled with the corner portion. In other words, the predetermined height (b) refers to the height of the second circuit pattern 140 protruding above the pure top surface of the first circuit pattern 130 except for the corner portion.

이때, 상기 제 2 회로패턴(140)의 높이(b)는 1㎛~13㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 제 2 회로패턴(140)의 높이(b)는 3㎛~10㎛ 사이의 범위를 가질 수 있다. 더욱 바람직하게, 상기 제 2 회로패턴(140)의 높이(b)는 3㎛~6㎛ 사이의 범위를 가질 수 있다.At this time, the height (b) of the second circuit pattern 140 may be in the range of 1 mu m to 13 mu m. Preferably, the height (b) of the second circuit pattern 140 may range from 3 탆 to 10 탆. More preferably, the height (b) of the second circuit pattern 140 may be in the range of 3 탆 to 6 탆.

즉, 상기 제 2 회로패턴(140)의 높이 1㎛를 초과하는 경우에 본 발명에 따른 상부 금속층의 번짐 현상을 방지할 수 있었다. 그리고, 상기 제 2 회로패턴(140)의 높이가 3㎛~6㎛ 사이의 범위를 가지는 경우, 상기 상부 금속층(160)의 돌출 부분을 최소화하면서, 상기 상부 금속층(160)의 번짐 현상을 완벽하게 방지할 수 있다.That is, when the height of the second circuit pattern 140 is more than 1 mu m, the smearing of the upper metal layer according to the present invention can be prevented. When the height of the second circuit pattern 140 is in the range of 3 탆 to 6 탆, the projecting portion of the upper metal layer 160 is minimized, and the blurring of the upper metal layer 160 is completely .

한편, 상기 상부 금속층(160)의 하면은 상기 회로 패턴(150)의 상면과 접촉하는 접촉 영역과, 상기 접촉영역으로부터 상기 회로 패턴(150)의 상면의 바깥쪽으로 돌출되어 상기 회로 패턴(150)의 상면과 접촉하지 않는 비접촉 영역을 포함한다.The lower surface of the upper metal layer 160 protrudes from the contact area to the upper surface of the circuit pattern 150 and the upper surface of the circuit pattern 150 from the contact area, And a non-contact area which is not in contact with the upper surface.

여기에서, 상기 상부 금속층(160) 중 상기 비접촉 영역의 폭은 3㎛~7㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 상부 금속층(160)의 상기 비접촉 영역의 폭은 3㎛~4㎛ 사이의 범위를 가질 수 있다.Here, the width of the non-contact region in the upper metal layer 160 may be in the range of 3 mu m to 7 mu m. Preferably, the width of the non-contact area of the upper metal layer 160 may range from 3 탆 to 4 탆.

즉, 상기 회로 패턴(150)의 제 2 회로패턴(140)을 형성하지 않은 상태에서, 상기 상부 금속층(160)을 형성하는 경우, 상기 상부 금속층(160)의 비접촉 영역의 폭은 본 발명에서보다 증가하여 보통 8㎛~9㎛ 범위를 가지게 된다.That is, when the upper metal layer 160 is formed without forming the second circuit pattern 140 of the circuit pattern 150, the width of the non-contact area of the upper metal layer 160 is larger than that of the present invention And usually ranges from 8 mu m to 9 mu m.

그러나, 본 발명에서는 상기 회로 패턴(150)의 제 2 회로패턴(140)을 형성한 후에 상기 상부 금속층(160)을 형성함으로써, 상기 상부 금속층(160)의 비접촉 영역의 폭을 최소화하여, 7㎛ 이하의 폭을 가지도록 한다.However, in the present invention, since the upper metal layer 160 is formed after the second circuit pattern 140 of the circuit pattern 150 is formed, the width of the non-contact area of the upper metal layer 160 is minimized, Or less.

본 발명에 따른 실시 예에 의하면, 플래시 도금 공정을 진행하여, 전처리 공정에서 식각된 회로 패턴의 모서리 부분을 채우고, 상기 모서리 부분이 채워진 상태에서 표면 처리 공정을 진행함으로써, 상기 상부 금속층의 번짐 불량을 해결할 수 있으며, 이에 따른 인쇄회로기판의 신뢰성을 향상시킬 수 있다.According to the embodiment of the present invention, the flash plating process is carried out to fill the corners of the etched circuit pattern in the preprocessing step, and the surface treatment process is performed in a state in which the corner portions are filled, The reliability of the printed circuit board can be improved.

또한, 본 발명에 따른 실시 예에 의하면, 회로 패턴 형상에 사용한 도금 시드층을 활용하여 상부 금속층을 형성함으로써, 디자인 제약 없이 전해 표면 처리와 무전해 표면 처리 방식을 선택적으로 가능하다.Further, according to the embodiment of the present invention, by forming the upper metal layer using the plating seed layer used for the circuit pattern shape, electrolytic surface treatment and electroless surface treatment can be selectively performed without design restriction.

또한, 본 발명에 따른 실시 예에 의하면, 회로 패턴 형성 시에 사용한 도금 시드층을 이용하여 금(Au)을 포함하는 상부 금속층을 형성함으로써, 기존의 금(Au) 상부 금속층의 시드층 역할을 수행한 니켈(Ni) 상부 금속층을 제거할 수 있으며, 이에 따라 제품의 두께를 낮출 수 있을 뿐 아니라, 상기 니켈 상부 금속층의 삭제로 인한 제품 단가를 낮출 수 있다.According to the embodiment of the present invention, the upper metal layer including gold (Au) is formed by using the plating seed layer used in the formation of the circuit pattern to serve as a seed layer of the existing upper Au metal layer It is possible to remove one nickel (Ni) upper metal layer, thereby reducing the product thickness and lowering the product cost due to the removal of the nickel upper metal layer.

또한, 본 발명에 따른 실시 예에 의하면, 상기와 같은 플래시 도금 공정을 진행하여 상기 상부 금속층 중 회로 패턴의 측면으로부터 바깥쪽으로 돌출된 부분을 최소화함으로써, 상기 상부 금속층의 구조적 안정성을 확보할 수 있다.According to the embodiment of the present invention, the above-described flash plating process is performed to minimize the protruding portion of the upper metal layer outwardly from the side surface of the circuit pattern, thereby securing the structural stability of the upper metal layer.

이하에서는, 도 5 내지 도 15를 참조하여, 도 3에 도시된 본 발명의 실시 예에 따른 인쇄회로기판의 제조 방법에 대해 상세하게 설명하기로 한다.Hereinafter, a method of manufacturing a printed circuit board according to an embodiment of the present invention shown in FIG. 3 will be described in detail with reference to FIGS. 5 to 15. FIG.

도 5는 본 발명의 실시 예에 따른 인쇄회로기판의 제조 방법을 공정 순으로 설명하는 흐름도이고, 도 6 내지 도 15는 도 3에 도시된 인쇄회로기판의 제조 방법을 공정 순으로 나타낸 단면도이다.FIG. 5 is a flowchart illustrating a method of manufacturing a printed circuit board according to an embodiment of the present invention in the order of processes. FIGS. 6 to 15 are cross-sectional views illustrating a method of manufacturing the printed circuit board shown in FIG.

도 5를 참조하면, 본 발명에 따른 인쇄회로기판은 아래와 같은 제조 공정에 의해 제조될 수 있다.Referring to FIG. 5, the printed circuit board according to the present invention can be manufactured by the following manufacturing process.

먼저, 본 발명에 따른 인쇄회로기판은 패턴 형성 단계를 통해 패턴을 형성하는 공정으로 시작된다(110단계).First, the printed circuit board according to the present invention starts with a pattern forming step (step 110).

상기 패턴이 형성되면, 연마 단계를 거쳐 상기 패턴의 표면을 연마하는 공정을 진행하게 된다(120단계).After the pattern is formed, a step of polishing the surface of the pattern through the polishing step is performed (operation 120).

이후, 상기 연마 단계가 진행되면, 전처리 단계를 거쳐 상기 패턴의 표면의 일부를 식각한다(130단계).Thereafter, when the polishing step is performed, a part of the surface of the pattern is etched through a pretreatment step (operation 130).

그리고, 상기 전처리 단계가 종료되면, 플래시 도금 및 표면 처리 도금을 진행하기 위하여, 드라이 필름을 적층하는 단계를 진행한다(140단계). 여기에서, 바람직하게 상기 드라이 필름은 상기 표면 처리 도금을 위해 적층된다. 다시 말해서, 상기 플래시 도금은 상기 드라이 필름이 적층된 이후에 진행될 수 있으며, 이와 다르게 상기 드라이 필름이 적층되기 전에 먼저 진행될 수 있다.When the pretreatment step is finished, a step of laminating a dry film is performed in order to proceed with flash plating and surface treatment plating (step 140). Here, preferably, the dry film is laminated for the surface treatment plating. In other words, the flash plating may proceed after the dry film is laminated, or alternatively, it may proceed before the dry film is laminated.

이후, 상기 드라이 필름이 적층되면, 상기 형성된 패턴의 표면을 플라즈마 처리한다(150단계).Thereafter, when the dry film is laminated, the surface of the formed pattern is plasma-treated (operation 150).

이때, 상기 플라즈마 처리 단계는 선택적으로 진행되며, 필수적으로 포함되어야 하는 공정은 아니다. 다만, 상기 플라즈마 처리 단계가 진행되면, 상기 상부 금속층(160)의 비접촉 영역의 폭이나 형태가 다르게 나타나며, 상기 플라즈마 처리를 진행한 경우에 보다 나은 폭이나 형태가 나타났다. 따라서, 상기 보다 나은 결과물을 얻기 위하여, 상기 플라즈마 처리 단계를 진행하는 것이 바람직할 것이다.At this time, the plasma treatment step proceeds selectively and is not necessarily a process that should be included. However, when the plasma processing step is performed, the width or shape of the non-contact area of the upper metal layer 160 appears differently, and when the plasma treatment is performed, a better width or shape is exhibited. Therefore, in order to obtain the above-mentioned better result, it is preferable to proceed with the plasma treatment step.

상기 플라즈마 처리 단계가 진행되면, 플래시 도금 단계를 진행하여, 상기 전처리 단계에서 식각된 패턴의 모서리 부분이 채워지도록 한다(160단계).When the plasma processing step is performed, the flash plating step is performed so that the edge portions of the pattern etched in the pre-processing step are filled (step 160).

이후, 상기 플래시 도금 단계가 종료되면, 상기 플래시 도금이 진행됨에 따라 형성된 층 위에 상부 금속층을 형성한다(170단계).Thereafter, when the flash plating step is completed, an upper metal layer is formed on the formed layer as the flash plating proceeds (step 170).

상기 상부 금속층이 형성되면, 상기 상부 금속층 및 상기 패턴을 형성하기 위해 사용한 시드층을 제거하는 단계를 진행한다(180단계).When the upper metal layer is formed, the upper metal layer and the seed layer used for forming the pattern are removed (operation 180).

이하에서는, 도 6 내지 도 15를 참조하여, 상기 각각의 단계에 대해 보다 구체적으로 설명하기로 한다.Hereinafter, each of the above steps will be described in more detail with reference to FIGS. 6 to 15. FIG.

먼저, 도 6을 참조하면, 절연층(110)을 준비하고, 상기 준비한 절연층(110) 위에 도금 시드층(120)을 형성한다.First, referring to FIG. 6, an insulating layer 110 is prepared, and a plating seed layer 120 is formed on the prepared insulating layer 110.

상기 도금 시드층(120)은 상기 절연층(110) 위에 구리 또는 상기 구리를 포함하는 금속을 무전해 도금하여 형성할 수 있다.The plating seed layer 120 may be formed on the insulating layer 110 by electroless plating of copper or a metal containing copper.

상기 절연층(110)은 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 유리 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리 이미드계 수지를 포함할 수도 있다.The insulating layer 110 may be a thermosetting or thermoplastic polymer substrate, a ceramic substrate, an organic-inorganic composite substrate, or a glass fiber impregnated substrate. When the insulating layer 110 comprises a polymer resin, the insulating layer 110 may include an epoxy- Alternatively, it may contain a polyimide-based resin.

즉, 상기 절연층(110)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 판으로, 절연기판 표면에 도체 패턴을 형성할 수 있는 절연 재료로 만들어진, 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.That is, the insulating layer 110 may include both a printed wiring board and an insulating substrate made of an insulating material capable of forming a conductive pattern on the surface of an insulating substrate on which an electric circuit capable of changing wiring is knitted. have.

상기 절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(110)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(110)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.The insulating layer 110 may be rigid or flexible. For example, the insulating layer 110 may comprise glass or plastic. In detail, the insulating layer 110 may include a chemically reinforced / semi-toughened glass such as soda lime glass or aluminosilicate glass, or may include polyimide (PI), polyethylene terephthalate (PET) ), Propylene glycol (PPG) polycarbonate (PC), or the like, or may include sapphire.

또한, 상기 절연층(110)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(110)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.In addition, the insulating layer 110 may include an optically isotropic film. For example, the insulating layer 110 may include a Cyclic Olefin Copolymer (COC), a Cyclic Olefin Polymer (COP), a polycarbonate (PC) or a light polymethylmethacrylate (PMMA) .

또한, 상기 절연층(110)은 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 절연층(110)은 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 절연층(110)의 끝단이 곡면을 가지면서 휘어지거나 Random한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.In addition, the insulating layer 110 may be curved while partially having a curved surface. That is, the insulating layer 110 may be partially flat and partially curved with a curved surface. In detail, the end of the insulating layer 110 may have a curved surface, or may have a surface including a random curvature, and may be bent or bent.

또한, 상기 절연층(110)은 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다.In addition, the insulating layer 110 may be a flexible substrate having a flexible characteristic.

또한, 상기 절연층(110)은 커브드(curved) 또는 벤디드(bended) 기판일 수 있다. 이 때, 절연층(110)은, 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 전기부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.In addition, the insulating layer 110 may be a curved or bended substrate. At this time, the insulating layer 110 expresses the electric wiring connecting the circuit components based on the circuit design with the wiring diagram, and the electric conductor can be reproduced on the insulating material. Further, it is possible to form wiring for mounting electric components and connecting them in a circuit, and mechanically fixing components other than the electrical connection function of the components.

상기 도금 시드층(120)은 상기 절연층(110)의 표면에 무전해 도금하여 형성하는 것과는 달리 일반적인 CCL(Copper Clad Laminate)을 사용할 수 있다.The plating seed layer 120 may be formed of a general CCL (Copper Clad Laminate), unlike the plating layer 120 formed on the surface of the insulating layer 110 by electroless plating.

이때, 상기 도금 시드층(120)을 무전해 도금하여 형성하는 경우, 상기 절연층(110)의 상면에 조도를 부여하여 도금이 원활히 진행되도록 할 수 있다.At this time, when the plating seed layer 120 is formed by electroless plating, the upper surface of the insulating layer 110 may be illuminated to facilitate plating.

무전해 도금 방식은 탈지과정, 소프트 부식과정, 예비 촉매 처리 과정, 촉매 처리 과정, 활성화 과정, 무전해 도금 과정 및 산화 방지 처리 과정의 순서로 처리하여 진행할 수 있다. 또한, 상기 도금 씨드층(120)은 도금이 아닌 플라즈마를 이용하여 금속 입자를 스퍼터링함으로써 형성할 수도 있을 것이다.The electroless plating process can be performed by treating the process in the order of degreasing process, soft corrosion process, preliminary catalyst process, catalytic process, activation process, electroless plating process and oxidation prevention process. In addition, the plating seed layer 120 may be formed by sputtering metal particles using plasma, not by plating.

이때, 상기 도금 씨드층(120)을 도금하기 이전에 상기 절연층(110)의 표면의 스미어를 제거하는 디스미어 공정을 추가로 수행할 수 있다. 상기 디스미어 공정은 상기 절연층(110)의 표면에 조도를 부여하여, 상기 도금 씨드층(120) 형성에 대한 도금력을 높이기 위해 수행된다.At this time, a desmear process may be further performed to remove the smear on the surface of the insulating layer 110 before the plating seed layer 120 is plated. The desmearing process is performed to increase the plating power for forming the plating seed layer 120 by applying roughness to the surface of the insulating layer 110.

다음으로, 도 7을 참조하면, 상기 도금 시드층(120) 위에 제 1 마스크(125)를 형성한다. 이때, 상기 제 1 마스크(125)는 드라이 필름(Dry Film)을 사용할 수 있다.Next, referring to FIG. 7, a first mask 125 is formed on the plating seed layer 120. At this time, the first mask 125 may be a dry film.

이때, 상기 제 1 마스크(125)는 상기 도금 시드층(120)의 상면 중 적어도 일부를 노출하는 개구부(도시하지 않음)를 포함할 수 있다.At this time, the first mask 125 may include an opening (not shown) exposing at least a part of the upper surface of the plating seed layer 120.

여기에서, 상기 도금 시드층(120)의 상면 중 상기 제 1 마스크(125)의 개구부에 의해 노출되는 상면은 추후 회로 패턴(150)이 형성될 영역에 대응된다.The top surface of the plating seed layer 120 exposed by the opening of the first mask 125 corresponds to a region where the circuit pattern 150 is to be formed later.

다시 말해서, 상기 도금 시드층(120)의 상면 중 회로 패턴(150)이 형성될 부분을 노출하는 개구부를 갖는 제 1 마스크(125)를 상기 도금 시드층(120) 위에 형성한다.In other words, a first mask 125 having an opening exposing a portion of the upper surface of the plating seed layer 120 where the circuit pattern 150 is to be formed is formed on the plating seed layer 120.

이때, 상기 제 1 마스크(125)는 상기 도금 시드층(120)의 전체 상면을 덮도록 형성될 수 있으며, 이에 따라 상기 형성된 제 1 마스크(125) 중 상기 회로 패턴(150)이 형성될 부분의 일부를 제거하여 상기 개구부를 형성할 수도 있다.The first mask 125 may be formed to cover the entire top surface of the plating seed layer 120 so that the portion of the first mask 125 to be formed with the circuit pattern 150 The opening may be formed by removing a part thereof.

다음으로, 상기 도금 시드층(120) 위에 상기 제 1 마스크(125)의 개구부를 매립하는 회로 패턴(150)을 형성한다. 바람직하게, 상기 도금 시드층(120) 위에 상기 제 1 마스크(125)의 개구부 중 적어도 일부를 매립하는 회로 패턴(150)의 제 1 회로패턴(130)을 형성한다.Next, a circuit pattern 150 for embedding an opening of the first mask 125 is formed on the plating seed layer 120. The first circuit pattern 130 of the circuit pattern 150 for embedding at least a part of the openings of the first mask 125 on the plating seed layer 120 is formed.

상기 회로 패턴(150)의 제 1 회로패턴(130)은 상기 도금 시드층(120)을 시드층으로 하여, 전도성의 물질, 바람직하게는 구리를 포함하는 합금을 전해도금하여 상기 제 1 마스크(125)의 개구부의 적어도 일부를 매립하여 형성될 수 있다.The first circuit pattern 130 of the circuit pattern 150 is formed by electrolytically plating an alloy including a conductive material, preferably copper, with the plating seed layer 120 as a seed layer, In the present invention.

다음으로, 도 8을 참조하면, 상기 회로 패턴(150)의 제 1 회로패턴(130)이 형성되면, 상기 형성된 회로 패턴(150)의 제 1 회로패턴(130)의 상면을 평탄화하는 그라인딩(Grinding) 공정을 진행한다.8, when the first circuit pattern 130 of the circuit pattern 150 is formed, the upper surface of the first circuit pattern 130 of the formed circuit pattern 150 is planarized by grinding ) Process.

상기 그라인딩 공정이 진행되면, 상기 회로 패턴(150)의 제 1 회로패턴(130)의 상부의 적어도 일부는, 상기 제 1 마스크(125)의 내부로 번지게 되며, 이에 따라 상기 제 1 회로패턴(130)의 상단부는 상기 제 1 마스크(125) 방향으로 돌출되는 돌출부(도시하지 않음)를 포함하게 된다.As the grinding process proceeds, at least a portion of the upper portion of the first circuit pattern 130 of the circuit pattern 150 is spread into the first mask 125, 130 may include protrusions (not shown) protruding in the direction of the first mask 125.

다음으로, 도 9를 참조하면, 표면 처리 공정을 진행하기 위한 전처리 공정을 진행한다.Next, referring to FIG. 9, a preprocessing process for advancing the surface treatment process is performed.

이때, 상기 전처리 공정은 산성계 약품으로 상기 회로 패턴(150)의 제 1 회로패턴(130)의 표면을 식각하는 것으로 이루어진다. 여기에서, 상기 전처리 공정이 진행되면, 상기 제 1 회로패턴(130)의 상면만이 식각되는 것이 아니라, 상기 제 1 회로패턴(130)의 상면 및 측면의 경계면에서도 식각이 발생하게 된다.At this time, the pre-treatment step is performed by etching the surface of the first circuit pattern 130 of the circuit pattern 150 with an acidic chemical. Here, when the preprocessing process is performed, not only the upper surface of the first circuit pattern 130 is etched but also the upper surface and the side surface of the first circuit pattern 130 are etched.

따라서, 상기 전처리 공정이 진행되면, 상기 제 1 회로패턴(130)의 모서리 부분(135)은 볼록 형상의 일정 곡률을 가지게 된다.Therefore, when the preprocessing process is performed, the corner portion 135 of the first circuit pattern 130 has a convex curvature.

여기에서, 상기 전처리 공정은 상기 제 1 회로패턴(130)의 표면을 식각하는 것이며, 이때, 상기 식각은 0.4㎛~10㎛ 내의 범위로 진행되는 것이 바람직하다.Here, the pretreatment step is to etch the surface of the first circuit pattern 130, and the etching preferably proceeds in a range of 0.4 to 10 占 퐉.

다시 말해서, 상기 전처리 공정이 진행되면, 상기 제 1 마스크(125)와 상기 회로 패턴의 제 1 회로패턴(130) 사이에 갭(gap)이 생기게 된다.In other words, when the preprocessing process is performed, a gap is formed between the first mask 125 and the first circuit pattern 130 of the circuit pattern.

다음으로, 도 10을 참조하면, 플래시 도금 공정을 진행하여, 상기 제 1 회로패턴(130) 위에 상기 회로 패턴(150)의 제 2 회로패턴(140)을 형성한다.Next, referring to FIG. 10, a second circuit pattern 140 of the circuit pattern 150 is formed on the first circuit pattern 130 by performing a flash plating process.

이때, 상기 회로 패턴(150)은 상부의 모서리 부분이 일정 곡률을 가지는 제 1 회로패턴(130)과, 상기 제 1 회로패턴(130) 위에 형성되며 상기 제 1 회로패턴(130)의 모서리 부분을 덮는 제 2 회로패턴(140)을 포함한다.The circuit pattern 150 includes a first circuit pattern 130 having an upper corner portion having a predetermined curvature and a second circuit pattern 130 formed on the first circuit pattern 130 and having an edge portion of the first circuit pattern 130 And a second circuit pattern 140 covering the first circuit pattern.

즉, 회로 패턴(150)은 전처리 공정에 의해 모서리 부분이 제거되어 상면 및 측면의 경계 부분이 볼록한 곡면을 가지는 제 1 회로패턴(130)을 포함한다.That is, the circuit pattern 150 includes a first circuit pattern 130 in which a corner portion is removed by a preprocessing process, and a boundary portion between the top surface and the side surface has a convex surface.

그리고, 상기 제 1 회로패턴(130) 위에는 제 2 회로패턴(140)이 배치된다.A second circuit pattern 140 is disposed on the first circuit pattern 130.

상기 제 2 회로패턴(140)은 상기 제 1 회로패턴(130)의 볼록한 곡면을 덮으며 형성된다. 다시 말해서, 상기 제 2 회로패턴(140)은 상기 전처리 공정에서 제거된 제 1 회로패턴(130)의 모서리 부분을 채운다.The second circuit pattern 140 is formed to cover the convex curved surface of the first circuit pattern 130. In other words, the second circuit pattern 140 fills the edge portion of the first circuit pattern 130 removed in the pre-process.

상기 제 2 회로패턴(140)의 상면은 편평할 수 있으며, 하면은 상기 제 1 회로패턴(130)의 모서리 부분이 가지는 곡률에 대응하는 곡률을 가질 수 있다.The top surface of the second circuit pattern 140 may be flat and the bottom surface may have a curvature corresponding to the curvature of the corner portion of the first circuit pattern 130.

상기 제 2 회로패턴(140)의 하단 중 적어도 일 부분은, 상기 제 1 회로패턴(130)의 상단보다 낮게 위치한다.At least a portion of a lower end of the second circuit pattern 140 is positioned lower than an upper end of the first circuit pattern 130.

즉, 상기 제 2 회로패턴(140)이 상기 제 1 회로패턴(130)의 모서리 부분을 덮으며 형성되며, 상기 모서리 부분은 상기 제 1 회로패턴(130)의 상면 및 측면의 경계면이다. 다시 말해서, 상기 제 1 회로패턴(130)의 모서리 부분은 상기 제 1 회로패턴(130)의 일부 상면 및 일부 측면을 포함한다.That is, the second circuit pattern 140 covers an edge portion of the first circuit pattern 130, and the corner portion is an interface between the upper surface and the side surface of the first circuit pattern 130. In other words, the corner portion of the first circuit pattern 130 includes a part of the top surface and a part of the side surface of the first circuit pattern 130.

이에 따라, 상기 제 2 회로패턴(140)은 실질적으로 상기 제 1 회로패턴(130)의 상면 및 측면의 일부를 덮으며 형성된다.Accordingly, the second circuit pattern 140 substantially covers the upper surface and the side surface of the first circuit pattern 130.

따라서, 상기 제 2 회로패턴(140)의 하단의 일부는, 상기 제 1 회로패턴(130)의 측면 부분까지 연장되며, 이에 따라 상기 제 1 회로패턴(130)의 상단보다 낮은 곳에 위치하게 된다.A portion of the lower end of the second circuit pattern 140 extends to a side portion of the first circuit pattern 130 and is positioned lower than the upper end of the first circuit pattern 130. [

여기에서, 상기 회로 패턴(150)이 제 1 회로패턴(130)과 제 2 회로패턴(140)으로 구성되어 복수의 층으로 구성되는 것으로 설명하였지만, 상기 제 1 회로패턴(130)과 제 2 회로패턴(140)는 동일한 물질에 의해 형성됨에 따라 실질적으로 상기 제 1 회로패턴(130)과 제 2 회로패턴(140)은 하나의 층으로 구성된다.Although the circuit pattern 150 is formed of the first circuit pattern 130 and the second circuit pattern 140 and is formed of a plurality of layers, Since the pattern 140 is formed of the same material, the first circuit pattern 130 and the second circuit pattern 140 are substantially formed of one layer.

상기 회로 패턴(150)의 제 1 회로패턴(130)은 하면이 상기 도금 시드층(120)의 상면과 직접 접촉하며 형성된다.The first circuit pattern 130 of the circuit pattern 150 is formed in such a manner that the lower surface thereof is in direct contact with the upper surface of the plating seed layer 120.

이때, 상기 회로 패턴(150)의 제 1 회로패턴(130)은 상부의 모서리 부분이 길이 방향으로 일정 곡률을 가지며 형성된다. 바람직하게, 상기 제 1 회로패턴(130)의 모서리 부분은 길이 방향으로 볼록한 곡률을 가지며 형성된다.At this time, the first circuit pattern 130 of the circuit pattern 150 has the upper corner portion formed with a certain curvature in the longitudinal direction. Preferably, the corner portion of the first circuit pattern 130 is formed with a convex curvature in the longitudinal direction.

상기 모서리 부분은 상기 제 1 회로패턴(130)의 상면 및 측면의 경계 부분이며, 이에 따라 상기 상면의 일부와 상기 측면의 일부를 포함한다.The corner portion is a boundary portion between the upper surface and the side surface of the first circuit pattern 130, and thus includes a portion of the upper surface and a portion of the side surface.

그리고, 회로 패턴(150)의 제 2 회로패턴(140)은 상기 제 1 회로패턴(130) 위에 형성되어, 상기 제 1 회로패턴(130)의 모서리 부분을 덮는다.The second circuit pattern 140 of the circuit pattern 150 is formed on the first circuit pattern 130 and covers the corner of the first circuit pattern 130. [

즉, 상기 회로 패턴(150)의 제 2 회로패턴(140)의 하면은 상기 제 1 회로패턴(130)의 모서리 부분이 가지는 곡률에 대응하는 일정 곡률을 가지며 형성된다.That is, the lower surface of the second circuit pattern 140 of the circuit pattern 150 has a predetermined curvature corresponding to the curvature of the corner portion of the first circuit pattern 130.

한편, 회로 패턴(150)은 제 1 회로패턴(130)과 제 2 회로패턴(140)을 포함하는데, 상기 제 2 회로패턴(140)은 상기 제 1 회로패턴(130)의 상면 위에 일정 높이(b)를 가지며 형성된다.The circuit pattern 150 includes a first circuit pattern 130 and a second circuit pattern 140. The second circuit pattern 140 is formed on the upper surface of the first circuit pattern 130 at a predetermined height b.

여기에서, 상기 일정 높이(b)는 상기 회로 패턴(150)의 제 2 회로패턴(140) 중 상기 제 1 회로패턴(130)의 모서리 부분을 채운 부분을 제외한 높이를 의미한다. 다시 말해서, 상기 일정 높이(b)는 상기 모서리 부분을 제외한 상기 제 1 회로패턴(130)의 순수한 상면 위로 돌출된 제 2 회로패턴(140)의 높이를 의미한다. The predetermined height b refers to a height of the second circuit pattern 140 of the circuit pattern 150 excluding the portion of the first circuit pattern 130 that is filled with the corner portion. In other words, the predetermined height (b) refers to the height of the second circuit pattern 140 protruding above the pure top surface of the first circuit pattern 130 except for the corner portion.

이때, 상기 제 2 회로패턴(140)의 높이(b)는 1㎛~13㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 제 2 회로패턴(140)의 높이(b)는 3㎛~10㎛ 사이의 범위를 가질 수 있다. 더욱 바람직하게, 상기 제 2 회로패턴(140)의 높이(b)는 3㎛~6㎛ 사이의 범위를 가질 수 있다.At this time, the height (b) of the second circuit pattern 140 may be in the range of 1 mu m to 13 mu m. Preferably, the height (b) of the second circuit pattern 140 may range from 3 탆 to 10 탆. More preferably, the height (b) of the second circuit pattern 140 may be in the range of 3 탆 to 6 탆.

즉, 상기 제 2 회로패턴(140)의 높이 1㎛를 초과하는 경우에 본 발명에 따른 상부 금속층의 번짐 현상을 방지할 수 있었다. 그리고, 상기 제 2 회로패턴(140)의 높이가 3㎛~6㎛ 사이의 범위를 가지는 경우, 상기 상부 금속층(160)의 돌출 부분을 최소화하면서, 상기 상부 금속층(160)의 번짐 현상을 완벽하게 방지할 수 있다.That is, when the height of the second circuit pattern 140 is more than 1 mu m, the smearing of the upper metal layer according to the present invention can be prevented. When the height of the second circuit pattern 140 is in the range of 3 탆 to 6 탆, the projecting portion of the upper metal layer 160 is minimized, and the blurring of the upper metal layer 160 is completely .

다음으로, 도 11을 참조하면, 상기 제 1 마스크(125) 위에 상기 회로 패턴(150)의 상면, 명확하게는 상기 제 2 회로패턴(140)의 상면을 노출하는 개구부를 갖는 제 2 마스크(155)를 형성한다.11, a second mask 155 (not shown) having an opening exposing the upper surface of the circuit pattern 150, more specifically the upper surface of the second circuit pattern 140, is formed on the first mask 125, ).

상기 제 2 마스크(155)는 상기 제 1 마스크(125)와 같이 드라이 필름을 포함할 수 있다.The second mask 155 may include a dry film such as the first mask 125.

다음으로, 도 12를 참조하면, 상기 도금 시드층(120) 및 회로 패턴(150)을 시드층으로 하여, 상기 회로 패턴(150) 위에 상부 금속층(160)을 형성한다.12, an upper metal layer 160 is formed on the circuit pattern 150 using the plating seed layer 120 and the circuit pattern 150 as a seed layer.

상기 상부 금속층(160)은 상기 제 2 마스크(155)의 개구부의 폭과 동일한 폭을 가지며 형성된다.The upper metal layer 160 is formed to have the same width as the width of the opening of the second mask 155.

상기 상부 금속층(160)은 금(Au)만을 포함하는 금속으로 형성되거나, 금(Au)을 포함하는 합금으로 형성될 수 있다.The upper metal layer 160 may be formed of a metal containing only gold (Au), or may be formed of an alloy containing gold (Au).

상기 상부 금속층(160)이 금(Au)을 포함하는 합금으로 형성되는 경우, 상기 상부 금속층(160)은 코발트를 포함하는 금 합금으로 형성될 수 있다. 이때, 상기 상부 금속층(160)은 전해도금에 의해 형성된다.When the upper metal layer 160 is formed of an alloy containing gold (Au), the upper metal layer 160 may be formed of a gold alloy including cobalt. At this time, the upper metal layer 160 is formed by electrolytic plating.

바람직하게, 상기 상부 금속층(160)은 상기 회로 패턴(150)의 형성 시에 사용한 도금 시드층과 동일한 층인 상기 도금 시드층(120)으로 전해 도금하여 형성된다. 즉, 상기 상부 금속층(160)은 상기 도금 시드층(120)과 상기 회로 패턴(150)가 연결되어 있음에 따른 도통 상태에 의해 전해 도금이 이루어진다.Preferably, the upper metal layer 160 is formed by electrolytic plating with the plating seed layer 120, which is the same layer as the plating seed layer used in forming the circuit pattern 150. That is, the upper metal layer 160 is electrolytically plated by the conduction state as the plating seed layer 120 and the circuit pattern 150 are connected.

상기 상부 금속층(160)은 상기 회로 패턴(150) 위에 형성되며, 이에 따라 상기 상부 금속층(160)의 하면은 상기 회로 패턴(150)의 상면과 직접 접촉한다.The upper metal layer 160 is formed on the circuit pattern 150 so that the lower surface of the upper metal layer 160 directly contacts the upper surface of the circuit pattern 150.

다음으로, 도 13을 참조하면, 상기 상부 금속층(160)이 형성되면, 상기 상부 금속층(160)의 형성을 위해 사용한 제 2 마스크(155)를 제거한다.Next, referring to FIG. 13, when the upper metal layer 160 is formed, the second mask 155 used for forming the upper metal layer 160 is removed.

다음으로, 도 14를 참조하면, 상기 제 2 마스크(155)가 제거되면, 상기 회로 패턴(150)의 형성 시에 사용한 제 1 마스크(125)를 제거한다.Next, referring to FIG. 14, when the second mask 155 is removed, the first mask 125 used in forming the circuit pattern 150 is removed.

상기 제 1 마스크(125)가 제거되면, 도 15에 도시된 바와 같이, 상기 절연층(110) 위에 형성된 도금 시드층(120)을 제거하는 공정을 진행한다. 이때, 상기 도금 시드층(120)을 제거하는 공정이 진행되면, 상기 도금 시드층(120) 중 상기 회로 패턴(150) 아래에 형성된 부분은 상기 회로 패턴(150)에 의해 제거되지 않고, 상기 회로 패턴(150)이 형성되지 않은 부분만이 선택적으로 제거된다.When the first mask 125 is removed, the plating seed layer 120 formed on the insulating layer 110 is removed as shown in FIG. At this time, as the process of removing the plating seed layer 120 proceeds, a part of the plating seed layer 120 formed under the circuit pattern 150 is not removed by the circuit pattern 150, Only the portion where the pattern 150 is not formed is selectively removed.

이때, 상기 회로 패턴(150)의 가장 자리 부분은, 상기 도금 시드층(120)의 제거 공정에서 함께 제거가 이루어진다.At this time, the edges of the circuit pattern 150 are removed together in the process of removing the plating seed layer 120.

즉, 상기 회로 패턴(150)의 측부의 적어도 일부는, 상기 도금 시드층(120)의 제거 시에 상기 도금 시드층(120)과 함께 제거된다.That is, at least a portion of the side of the circuit pattern 150 is removed together with the plating seed layer 120 when the plating seed layer 120 is removed.

이에 따라, 상기 회로 패턴(150)의 폭은 상기 상부 금속층(160)의 폭보다 좁은 폭을 가질 수 있으며, 상기 상부 금속층(160)은 상기 회로 패턴(150)의 측면에서 바깥쪽 방향으로 돌출되게 된다.Accordingly, the width of the circuit pattern 150 may be narrower than the width of the upper metal layer 160, and the upper metal layer 160 may protrude outward from the side surface of the circuit pattern 150 do.

상기 상부 금속층(160)은 상기 회로 패턴(150) 위에 형성되며, 이에 따라 상기 상부 금속층(160)의 하면은 상기 회로 패턴(150)의 상면과 직접 접촉한다. 보다 명확하게는, 상기 상부 금속층(160)의 하면은 상기 회로 패턴(150)의 제 2 회로패턴(140)의 상면과 직접 접촉한다.The upper metal layer 160 is formed on the circuit pattern 150 so that the lower surface of the upper metal layer 160 directly contacts the upper surface of the circuit pattern 150. More specifically, the lower surface of the upper metal layer 160 directly contacts the upper surface of the second circuit pattern 140 of the circuit pattern 150.

이때, 상기 상부 금속층(160)은 상기 회로 패턴(150)의 상면의 폭보다 넓은 폭을 가진 하면을 포함한다.At this time, the upper metal layer 160 includes a lower surface having a larger width than the upper surface of the circuit pattern 150.

이에 따라, 상기 상부 금속층(160)의 하면은 상기 회로 패턴(150)의 상면과 직접 접촉하는 제 1 하면과, 상기 회로 패턴(150)의 상면과 접촉하지 않는 제 2 하면을 포함한다.The lower surface of the upper metal layer 160 includes a first lower surface directly contacting the upper surface of the circuit pattern 150 and a second lower surface not contacting the upper surface of the circuit pattern 150.

이때, 상기 상부 금속층(160)의 제 1 하면은, 상기 상부 금속층(160)의 하면의 중앙 영역일 수 있으며, 상기 상부 금속층(160)의 제 2 하면은 상기 상부 금속층(160)의 좌측 영역 및 우측 영역일 수 있다.The first lower surface of the upper metal layer 160 may be a central region of the lower surface of the upper metal layer 160 and the second lower surface of the upper metal layer 160 may be a left surface of the upper metal layer 160, Right region.

그리고, 상기 상부 금속층(160)은 상면 및 하면의 폭이 서로 동일한 형상을 가질 수 있다.The upper metal layer 160 may have the same width as the upper and lower surfaces.

한편, 상기 상부 금속층(160)의 상면 및 하면은 상기 회로 패턴(150)의 하면의 폭보다는 넓은 폭을 가질 수 있다.The top and bottom surfaces of the upper metal layer 160 may have a width larger than a width of a lower surface of the circuit pattern 150.

한편, 상기 상부 금속층(160)의 하면은 상기 회로 패턴(150)의 상면과 접촉하는 접촉 영역과, 상기 접촉영역으로부터 상기 회로 패턴(150)의 상면의 바깥쪽으로 돌출되어 상기 회로 패턴(150)의 상면과 접촉하지 않는 비접촉 영역을 포함한다.The lower surface of the upper metal layer 160 protrudes from the contact area to the upper surface of the circuit pattern 150 and the upper surface of the circuit pattern 150 from the contact area, And a non-contact area which is not in contact with the upper surface.

여기에서, 상기 상부 금속층(160) 중 상기 비접촉 영역의 폭은 3㎛~7㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 상부 금속층(160)의 상기 비접촉 영역의 폭은 3㎛~4㎛ 사이의 범위를 가질 수 있다.Here, the width of the non-contact region in the upper metal layer 160 may be in the range of 3 mu m to 7 mu m. Preferably, the width of the non-contact area of the upper metal layer 160 may range from 3 탆 to 4 탆.

즉, 상기 회로 패턴(150)의 제 2 회로패턴(140)을 형성하지 않은 상태에서, 상기 상부 금속층(160)을 형성하는 경우, 상기 상부 금속층(160)의 비접촉 영역의 폭은 본 발명에서보다 증가하여 보통 8㎛~9㎛ 범위를 가지게 된다.That is, when the upper metal layer 160 is formed without forming the second circuit pattern 140 of the circuit pattern 150, the width of the non-contact area of the upper metal layer 160 is larger than that of the present invention And usually ranges from 8 mu m to 9 mu m.

그러나, 본 발명에서는 상기 회로 패턴(150)의 제 2 회로패턴(140)을 형성한 후에 상기 상부 금속층(160)을 형성함으로써, 상기 상부 금속층(160)의 비접촉 영역의 폭을 최소화하여, 7㎛ 이하의 폭을 가지도록 한다.However, in the present invention, since the upper metal layer 160 is formed after the second circuit pattern 140 of the circuit pattern 150 is formed, the width of the non-contact area of the upper metal layer 160 is minimized, Or less.

상기와 같이, 본 발명에 따른 실시 예에 의하면, 플래시 도금 공정을 진행하여, 전처리 공정에서 식각된 회로 패턴의 모서리 부분을 채우고, 상기 모서리 부분이 채워진 상태에서 표면 처리 공정을 진행함으로써, 상기 상부 금속층의 번짐 불량을 해결할 수 있으며, 이에 따른 인쇄회로기판의 신뢰성을 향상시킬 수 있다.As described above, according to the embodiment of the present invention, the flash plating process is performed to fill the corner portion of the etched circuit pattern in the pretreatment process, and the surface treatment process is performed while the corner portion is filled, The reliability of the printed circuit board can be improved.

또한, 본 발명에 따른 실시 예에 의하면, 회로 패턴 형상에 사용한 도금 시드층을 활용하여 상부 금속층을 형성함으로써, 디자인 제약 없이 전해 표면 처리와 무전해 표면 처리 방식을 선택적으로 가능하다.Further, according to the embodiment of the present invention, by forming the upper metal layer using the plating seed layer used for the circuit pattern shape, electrolytic surface treatment and electroless surface treatment can be selectively performed without design restriction.

또한, 본 발명에 따른 실시 예에 의하면, 회로 패턴 형성 시에 사용한 도금 시드층을 이용하여 금(Au)을 포함하는 상부 금속층을 형성함으로써, 기존의 금(Au) 상부 금속층의 시드층 역할을 수행한 니켈(Ni) 상부 금속층을 제거할 수 있으며, 이에 따라 제품의 두께를 낮출 수 있을 뿐 아니라, 상기 니켈 상부 금속층의 삭제로 인한 제품 단가를 낮출 수 있다.According to the embodiment of the present invention, the upper metal layer including gold (Au) is formed by using the plating seed layer used in the formation of the circuit pattern to serve as a seed layer of the existing upper Au metal layer It is possible to remove one nickel (Ni) upper metal layer, thereby reducing the product thickness and lowering the product cost due to the removal of the nickel upper metal layer.

또한, 본 발명에 따른 실시 예에 의하면, 상기와 같은 플래시 도금 공정을 진행하여 상기 상부 금속층 중 회로 패턴의 측면으로부터 바깥쪽으로 돌출된 부분을 최소화함으로써, 상기 상부 금속층의 구조적 안정성을 확보할 수 있다.According to the embodiment of the present invention, the above-described flash plating process is performed to minimize the protruding portion of the upper metal layer outwardly from the side surface of the circuit pattern, thereby securing the structural stability of the upper metal layer.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.The features, structures, effects and the like described in the embodiments are included in at least one embodiment and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects and the like illustrated in the embodiments can be combined and modified by other persons skilled in the art to which the embodiments belong. Accordingly, the contents of such combinations and modifications should be construed as being included in the scope of the embodiments.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention. It can be seen that the modification and application of branches are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that the present invention may be embodied in many other specific forms without departing from the spirit or essential characteristics thereof.

110: 절연층
120: 도금 시드층
125: 제 1 마스크
130: 회로 패턴의 제 1 회로패턴
140: 회로 패턴의 제 2 회로패턴
150: 회로 패턴
155: 제 2 마스크
160: 상부 금속층110: insulating layer
120: Plating seed layer
125: first mask
130: first circuit pattern of circuit pattern
140: second circuit pattern of circuit pattern
150: Circuit pattern
155: Second mask
160: upper metal layer

Claims (55)

절연층;
상기 절연층 위에 배치되며, 구리(Cu)를 포함하는 도금 시드층;
상기 도금 시드층 위에 배치되고, 상기 도금 시드층의 상면과 직접 접촉하며, 구리(Cu)를 포함하는 제 1 회로 패턴;
상기 제 1 회로 패턴의 상면과 직접 접촉하며, 구리(Cu)를 포함하는 제 2 회로 패턴; 및
상기 제 2 회로 패턴의 상면 위에 배치되는 상부 금속층을 포함하고,
상기 상부 금속층은,
상기 제 2 회로 패턴의 상면과 대향하는 하면을 포함하고,
상기 상부 금속층의 하면은,
상기 제 2 회로 패턴과 접촉하는 제 1 영역과,
상기 제 1 영역으로부터 연장되고, 상기 도금 시드층, 상기 제 1 및 2 회로 패턴으로부터 이격되는 제 2 영역을 포함하며,
상기 제 2 회로 패턴의 상면의 폭보다 넓은 폭을 가지며,
상기 제 2 회로 패턴 하단의 일부는, 상기 제 1 회로 패턴의 상단보다 낮게 배치되며,
상기 제 2 회로 패턴의 두께는 상기 제 1 회로 패턴의 두께보다 얇으며,
상기 상부 금속층은 상기 제 2 회로 패턴 상에 금(Au)을 포함하는 금속물질로 직접 접촉하여 형성되는 인쇄회로기판.Insulating layer;
A plating seed layer disposed on the insulating layer and including copper (Cu);
A first circuit pattern disposed on the plating seed layer and in direct contact with an upper surface of the plating seed layer, the first circuit pattern comprising copper (Cu);
A second circuit pattern directly contacting the upper surface of the first circuit pattern, the second circuit pattern including copper (Cu); And
And an upper metal layer disposed on the upper surface of the second circuit pattern,
The upper metal layer
And a lower surface opposed to an upper surface of the second circuit pattern,
And a lower surface of the upper metal layer,
A first region in contact with the second circuit pattern,
And a second region extending from the first region and spaced apart from the plating seed layer, the first and second circuit patterns,
The second circuit pattern having a width larger than the width of the upper surface of the second circuit pattern,
A part of the lower end of the second circuit pattern is disposed lower than an upper end of the first circuit pattern,
The thickness of the second circuit pattern is thinner than the thickness of the first circuit pattern,
Wherein the upper metal layer is formed in direct contact with a metal material including gold (Au) on the second circuit pattern. 삭제delete 삭제delete 삭제delete 삭제delete 제 1항에 있어서,
상기 제 2 영역에 대응하는 상기 상부 금속층의 하면은,
상기 도금 시드층, 상기 제 1 및 제 2 회로패턴과 비접촉되어 있는
인쇄회로기판.The method according to claim 1,
And a lower surface of the upper metal layer corresponding to the second region,
The plating seed layer, and the first and second circuit patterns
Printed circuit board. 제 6항에 있어서,
상기 상부 금속층의 상기 제 2 영역은,
3㎛~7㎛ 범위 내의 길이를 가지는
인쇄회로기판.The method according to claim 6,
Wherein the second region of the upper metal layer comprises:
Having a length within the range of 3 mu m to 7 mu m
Printed circuit board. 삭제delete 제 1항에 있어서,
상기 상부 금속층 하면의 폭은,
상기 도금 시드층의 폭보다 넓은 폭을 가지는
인쇄회로기판.The method according to claim 1,
The width of the lower metal layer
A plating seed layer having a width larger than the width of the plating seed layer
Printed circuit board. 제 1항에 있어서,
상기 상부 금속층 하면의 폭은,
상기 제 1 회로패턴의 폭보다 넓은 폭을 가지는
인쇄회로기판.The method according to claim 1,
The width of the lower metal layer
The first circuit pattern having a width larger than the width of the first circuit pattern
Printed circuit board. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 제 1항에 있어서,
상기 제 2회로패턴의 두께는 1㎛~13㎛ 사이의 범위를 만족하는
인쇄회로기판.The method according to claim 1,
Wherein the thickness of the second circuit pattern satisfies a range of 1 mu m to 13 mu m
Printed circuit board. 삭제delete 삭제delete 제 1항에 있어서,
상기 제 2 회로패턴 하단의 길이는,
상기 도금 시드층의 하단의 길이보다 긴
인쇄회로 기판.The method according to claim 1,
The length of the lower end of the second circuit pattern
The length of the lower end of the plating seed layer
Printed circuit board. 삭제delete 제1항에 있어서,
상기 제 2 회로패턴은,
상기 제 1 회로패턴 측면의 일부를 덮는
인쇄회로기판.The method according to claim 1,
Wherein the second circuit pattern includes:
And a portion of the side of the first circuit pattern
Printed circuit board. 제 1항에 있어서,
상기 제 1회로패턴은
상부의 모서리 부분이 일정 곡률을 가지는
인쇄회로기판.The method according to claim 1,
The first circuit pattern
The upper edge portion has a certain curvature
Printed circuit board. 절연층을 준비하는 단계; 및,
상기 절연층 상면에 구리(Cu)를 포함하는 금속으로 도금 시드층을 형성하는 단계;
상기 도금 시드층을 시드층으로 전해 도금하여 상기 도금 시드층 위에 회로 패턴을 형성하는 단계;
상기 회로 패턴 위에 상부금속층을 형성하는 단계를 포함하며,
상기 회로 패턴을 형성하는 단계는,
상기 도금 시드층 위에 구리(Cu)를 포함하는 금속으로 제 1 회로패턴을 형성하는 단계와,
상기 제1 회로 패턴의 상면을 식각하는 단계와,
상기 식각된 제 1 회로 패턴 상면을 직접 접촉되도록 덮으며 상기 제1 회로 패턴 위에 구리(Cu)를 포함하는 금속으로 제2 회로 패턴을 형성하는 단계를 포함하며,
상기 제2 회로 패턴 하단의 일부는, 상기 제1 회로 패턴의 상단보다 낮게 배치되며,
상기 제2 회로 패턴의 두께는 상기 제1 회로 패턴의 두께보다 얇으며,
상기 상부 금속층을 형성하는 단계에서, 상기 상부 금속층은 상기 제2 회로 패턴 상에 금(Au)을 포함하는 금속으로 직접 접촉하여 형성되는 인쇄회로기판의 제조방법.Preparing an insulating layer; And
Forming a plating seed layer on the upper surface of the insulating layer with a metal containing copper (Cu);
Electroplating the plating seed layer with a seed layer to form a circuit pattern on the plating seed layer;
Forming an upper metal layer on the circuit pattern,
Wherein forming the circuit pattern comprises:
Forming a first circuit pattern on the plating seed layer with a metal containing copper (Cu)
Etching the upper surface of the first circuit pattern,
And forming a second circuit pattern on the first circuit pattern with a metal containing copper (Cu) on the first circuit pattern,
A part of the lower end of the second circuit pattern is disposed lower than an upper end of the first circuit pattern,
The thickness of the second circuit pattern is thinner than the thickness of the first circuit pattern,
Wherein the upper metal layer is formed directly on the second circuit pattern by metal including gold (Au) in the step of forming the upper metal layer. 삭제delete 삭제delete 삭제delete 삭제delete 제 24항에 있어서,
상기 상부 금속층은 전해 도금에 의해 형성되며,
상기 상부 금속층의 전해도금은,
상기 제 1회로패턴 형성을 위한 상기 도금 시드층을 시드층으로 이용하여 전해 도금되는 인쇄회로기판의 제조방법.25. The method of claim 24,
The upper metal layer is formed by electrolytic plating,
The electrolytic plating of the upper metal layer,
Wherein the plating seed layer for forming the first circuit pattern is used as a seed layer to be electroplated. 삭제delete 삭제delete 제 24항에 있어서,
상기 제 1회로패턴의 상면을 식각하는 단계는
0.4㎛~10㎛ 사이의 범위 내에서 상기 제 1회로패턴의 상면을 식각하는 단계를 포함하는
인쇄회로기판의 제조방법.25. The method of claim 24,
The step of etching the upper surface of the first circuit pattern
And etching the upper surface of the first circuit pattern within a range of 0.4 탆 to 10 탆
A method of manufacturing a printed circuit board. 제 29항에 있어서,
상기 상부 금속층의 전해도금 단계 이전에 상기 도금 시드층 위에 상기 제 2회로패턴의 상면을 개방하는 개구부를 갖는 마스크를 형성하는 단계를 더 포함하는
인쇄회로기판의 제조방법.30. The method of claim 29,
Forming a mask having an opening to open an upper surface of the second circuit pattern on the plating seed layer prior to the electrolytic plating step of the upper metal layer
A method of manufacturing a printed circuit board. 제 33항에 있어서,
상기 상부 금속층의 전해도금 단계 이후에 상기 마스크를 제거하는 단계; 및
상기 절연층 위에 형성된 상기 도금 시드층을 제거하는 단계를 더 포함하는
인쇄회로기판의 제조방법.34. The method of claim 33,
Removing the mask after the electroplating step of the upper metal layer; And
And removing the plating seed layer formed on the insulating layer
A method of manufacturing a printed circuit board. 제 24항에 있어서,
상기 제 2 회로패턴의 폭은,
상기 상부 금속층의 폭보다 좁은
인쇄회로기판의 제조방법.25. The method of claim 24,
Wherein a width of the second circuit pattern
The width of the upper metal layer
A method of manufacturing a printed circuit board. 제 35항에 있어서,
상기 상부금속층의 하면은 상기 제 2회로패턴의 상면과 직접 접촉하는
인쇄회로기판의 제조방법.36. The method of claim 35,
The lower surface of the upper metal layer is in direct contact with the upper surface of the second circuit pattern
A method of manufacturing a printed circuit board. 제 36항에 있어서,
상기 상부 금속층의 하면은,
상기 제 2 회로 패턴의 상면의 폭보다 넓은 폭을 가지는
인쇄회로기판의 제조 방법.37. The method of claim 36,
And a lower surface of the upper metal layer,
The second circuit pattern having a width larger than the width of the upper surface of the second circuit pattern
A method of manufacturing a printed circuit board. 제 37항에 있어서,
상기 상부금속층의 하면은
상기 제 2회로패턴과 접촉하는 제 1영역과,
상기 제 2회로패턴으로부터 이격되는 제 2영역을 포함하는
인쇄회로기판의 제조방법.39. The method of claim 37,
The lower surface of the upper metal layer
A first region in contact with the second circuit pattern,
And a second region spaced apart from the second circuit pattern
A method of manufacturing a printed circuit board. 제 38항에 있어서,
상기 상부금속층의 상기 제 2 영역은
상기 도금 시드층, 상기 제 1 회로패턴 및 상기 제 2 회로패턴과 비접촉하는
인쇄회로기판의 제조 방법.39. The method of claim 38,
The second region of the upper metal layer
The plating seed layer, the first circuit pattern, and the second circuit pattern
A method of manufacturing a printed circuit board. 제 38항에 있어서,
상기 상부 금속층의 상기 제 2 영역은,
3㎛~7㎛ 범위 내의 길이를 가지는
인쇄회로기판의 제조방법.39. The method of claim 38,
Wherein the second region of the upper metal layer comprises:
Having a length within the range of 3 mu m to 7 mu m
A method of manufacturing a printed circuit board. 제 24항에 있어서,
상기 도금 시드층은
상기 절연층의 표면에 구리(Cu)를 무전해 도금하여 형성하는 단계를 포함하며,
상기 제 2 회로 패턴은,
플래시 도금에 의해 상기 제 1 회로 패턴보다 얇게 상기 제 1 회로 패턴 위에 형성되는 인쇄회로기판의 제조 방법.25. The method of claim 24,
The plating seed layer
And forming copper (Cu) on the surface of the insulating layer by electroless plating,
Wherein the second circuit pattern includes:
Wherein the first circuit pattern is formed on the first circuit pattern by flash plating to be thinner than the first circuit pattern. 삭제delete 제 41항에 있어서,
상기 제 1회로패턴은
상기 도금 시드층 위에 구리(Cu)를 전해 도금하여 형성하는 단계를 포함하는
인쇄회로기판의 제조방법.42. The method of claim 41,
The first circuit pattern
And electroplating copper (Cu) on the plating seed layer
A method of manufacturing a printed circuit board. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 제 24항에 있어서,
상기 제 2회로패턴의 두께는 1㎛~13㎛ 사이의 범위를 만족하는
인쇄회로기판의 제조방법.25. The method of claim 24,
Wherein the thickness of the second circuit pattern satisfies a range of 1 mu m to 13 mu m
A method of manufacturing a printed circuit board. 삭제delete 삭제delete 제 43항에 있어서,
상기 제 2 회로패턴 하단의 길이는,
상기 도금 시드층의 하단의 길이보다 긴
인쇄회로 기판의 제조 방법.44. The method of claim 43,
The length of the lower end of the second circuit pattern
The length of the lower end of the plating seed layer
A method of manufacturing a printed circuit board. 삭제delete 제 43항에 있어서,
상기 제 2 회로패턴은,
상기 제 1 회로패턴 측면의 일부를 덮는
인쇄회로기판의 제조 방법.


44. The method of claim 43,
Wherein the second circuit pattern includes:
And a portion of the side of the first circuit pattern
A method of manufacturing a printed circuit board.


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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010140725A1 (en) * 2009-06-05 2010-12-09 (주)탑엔지니어링 Method for forming a thin film metal conductive line
JP2012019080A (en) * 2010-07-08 2012-01-26 Shinko Electric Ind Co Ltd Method for manufacturing wiring board and wiring board

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022164276A1 (en) * 2021-01-29 2022-08-04 엘지이노텍 주식회사 Circuit board and package substrate comprising same

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