KR101737516B1 - 공평한 대역 할당 기반 패킷 스케줄링 방법 및 장치 - Google Patents

공평한 대역 할당 기반 패킷 스케줄링 방법 및 장치 Download PDF

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Abstract

라우터와 같은 네트워크 장치 등에서 동일한 출력 포트로의 전송을 요구하는 여러 플로우 간에 공평하게 대역폭을 사용할 수 있도록 하는 패킷 스케줄링 방법 및 장치가 제공된다. 패킷 스케줄링 방법은, 각 플로우에 균등하게 할당된 대역폭 및 현재 입력된 k번째 패킷의 길이를 이용하여 각 플로우의 다음 번 입력되는 k+1번째 패킷의 도착 예정 시간을 계산하는 단계와, k+1번째 패킷이 도착되면, k+1번째 패킷의 도착 예정 시간 및 k+1번째 패킷의 실제 도착 시간을 비교하는 단계와, 비교 결과에 따라, 각 플로우의 k+1번째 패킷을 스케줄링하는 단계를 포함한다.

Description

공평한 대역 할당 기반 패킷 스케줄링 방법 및 장치{Method and apparatus for packet scheduling based on allocating fair bandwidth}
본 발명은 패킷 스케줄링에 관한 것으로, 더욱 상세하게는, 라우터와 같은 네트워크 장치 등에서 동일한 출력 포트로의 전송을 요구하는 여러 플로우 간에 공평하게 대역폭을 사용할 수 있도록 하는 패킷 스케줄링 방법 및 장치에 관한 것이다.
다양한 응용 서비스의 출현 및 사용자의 증가와 함께 네트워크에서의 QoS(Quality of Service)를 제공하기 위한 방법으로서 호 수락 제어(Call Admission Control), 버퍼 관리(buffer management), 패킷 스케줄링(Packet Scheduling), 혼잡 제어(Congestion Control), QoS 라우팅 등 많은 방법이 연구되어 왔다.
이 중 패킷 스케줄링 방법은 네트워크 성능을 보장하기 위한 방법으로 다양한 형태로 네트워크 장치에 적용되어 있다. 그 중 가상 시간을 유지하고 그 가상 시간에 따라서 각 패킷의 가상 시작시간 및 종료시간의 계산을 기반으로 하는 WFQ (Weighted Fair Queueing) 및 유사한 페어 큐잉(Fair Queueing) 알고리즘은 각 계산 방식에 따라 계산된 가상 시작시간 또는 가상 종료시간을 패킷에 타임스탬프(time stamp)로 할당하고 그 값에 따른 정렬 구조에 따른 스케줄링을 하기 때문에 일반적으로 N개의 플로우가 존재할 때 O(logN)의 복잡도(complexity)를 갖는다.
또한, 시간 축을 프레임 단위로 나누고 패킷이 도착하는 프레임에 따른 패킷 스케줄링을 수행하는 스탑-앤드-고우(Stop-and-Go)나 계층적 라운드 로빈(Hierarchical-Round-Robin) 등의 방법은 프레임의 크기에 따라서 시스템의 성능에 많은 영향을 미치며 프레임간 동기화를 요구하기 때문에 대규모 네트워크에서는 적용하기 힘든 구조적인 문제점이 있다.
본 발명은 플로우 별로 공평하게 네트워크 대역을 할당하도록 하고 그 할당된 대역에 따라서 각 패킷 별로 도착 예상 시간(Expected Time of Arrival)을 이용하여, 각 플로우별 트래픽을 제어함으로써 각 플로우 별로 네트워크 대역을 공평하게 사용할 수 있도록 하기 위한 스케줄링 방법을 제공한다.
일 측면에 따른 패킷 스케줄링 방법은, 각 플로우에 균등하게 할당된 대역폭 및 현재 입력된 k번째 패킷의 길이를 이용하여 각 플로우의 다음 번 입력되는 k+1번째 패킷의 도착 예정 시간을 계산하는 단계와, k+1번째 패킷이 도착되면, k+1번째 패킷의 도착 예정 시간 및 k+1번째 패킷의 실제 도착 시간을 비교하는 단계와, 비교 결과에 따라, 각 플로우의 k+1번째 패킷을 스케줄링하는 단계를 포함한다.
각 플로우의 k+1번째 패킷의 도착 예정 시간 및 k+1번째 패킷의 실제 도착 시간을 비교하는 단계는, k+1번째 패킷의 도착 예정 시간을 k+1번째 패킷의 실제 도착 시간(CUR)에 버스트 허용에 따른 버스트 허용 시간(BT)을 합산한 시간과 비교하는 단계를 포함할 수 있다.
비교 결과에 따라, 각 플로우의 k+1번째 패킷을 스케줄링하는 단계는, 각 플로우의 k+1번째 패킷의 도착 예정 시간이, k+1번째 패킷의 실제 도착 시간(CUR)에 버스트 허용에 따른 버스트 허용 시간(BT)을 합산한 시간보다 늦은 경우에는, k+1번째 패킷을 폐기하는 단계를 포함할 수 있다.
비교 결과에 따라, 각 플로우의 k+1번째 패킷을 스케줄링하는 단계는, k+1번째 패킷의 실제 도착 시간에 버스트 허용에 따른 버스트 허용 시간(BT)을 합산한 시간보다 늦지 않은 경우에는, k+1번째 패킷의 도착 예정 시간을 k+1번째 패킷의 실제 도착 시간(CUR)에서 도착 예정 시간에 대한 재보정 한계 시간(LT)을 뺀 시간과의 비교하는 단계를 더 포함할 수 있다.
각 플로우의 k+1번째 패킷을 스케줄링하는 단계는, k+1번째 패킷의 도착 예정 시간이, k+1번째 패킷의 실제 도착 시간에서 재보정 한계 시간(LT)을 뺀 시간 보다 작은 경우, k+1번째 패킷의 도착 예정 시간을 현재 시간(CUR)으로 초기화하는 단계를 포함하고, k+1번째 패킷의 도착 예정 시간이, k+1번째 패킷의 실제 도착 시간(CUR)에서 재보정 한계 시간(LT)을 뺀 시간 보다 작지 않은 경우, 계산된 k+1번째 패킷의 도착 예정 시간을 기반으로 k+1번째 패킷 다음에 입력되는 k+2번째 패킷의 도착 예정 시간을 계산하는 단계를 더 포함할 수 있다.
각 플로우에는, 각 플로우에 대한 패킷이 출력되는 출력 링크를 공유하는 모든 플로우의 개수로 균등하게 분할된 대역폭이 할당된다. 출력 링크에 설정된 대역폭에서 실제 이용되지 않는 대역폭이 있는 경우, 실제 이용되지 않는 대역폭을 출력 링크를 공유하는 모든 플로우에 균등하게 배분하는 단계를 더 포함할 수 있다.
k+1번째 패킷의 도착 예정 시간을 계산하는 단계는, k번째 입력된 패킷의 도착 예정 시간에 k번째 입력된 패킷의 길이를 k번째 입력된 패킷의 플로우에 할당된 대역폭으로 나눈 값을 합산하여, k+1번째 패킷의 도착 예정 시간을 계산하는 단계를 포함할 수 있다.
패킷 스케줄링 방법은, 입력된 패킷의 플로우가, 적어도 하나의 플로우에 대한 정보를 저장하는 플로우 정보 저장부에서 검색되지 않는 새로운 플로우에 해당되는 경우, 입력된 패킷에 대한 플로우 정보를 생성하여 플로우 정보 저장부에 추가하는 단계와, 입력된 패킷의 도착 예정 시간을 입력된 패킷이 실제 도착된 시간으로 설정하는 단계와, 설정된 도착 예정 시간을 이용하여, 새로운 플로우의 다음 패킷의 도착 예정 시간을 계산하는 단계를 더 포함할 수 있다.
다른 측면에 따른 패킷 스케줄링 장치는, 각 플로우에 균등하게 할당된 대역폭 및 현재 입력된 k번째 패킷의 길이를 이용하여 각 플로우의 다음 번 입력되는 k+1번째 패킷의 도착 예정 시간을 계산하는 도착 예정 시간 계산부와, k+1번째 패킷이 도착되면, k+1번째 패킷의 도착 예정 시간 및 k+1번째 패킷의 실제 도착 시간을 비교하고, 비교 결과에 따라, 각 플로우의 k+1번째 패킷을 스케줄링하는 패킷 스케줄링부를 포함한다.
본 발명에 따르면, 각 플로우별로 공평한 대역을 결정하고 그 결정된 대역기반으로 각 패킷의 스케줄링 시간을 결정하도록 함으로써 네트워크의 트래픽 체증(traffic congestion)에 반응하지 않는 트래픽(unresponsive traffic)에 대한 효율적인 제어와 각 플로우간 공평한 대역 사용 등이 가능하다. 또한, WFQ(Weigted Fair Queuing) 등과 같이 가상 시간과 가상 시간에 의해서 계산된 각 패킷에 할당된 타임스탬프 값 기반의 정렬구조를 필요로 하지 않으며, 프레임 기반의 스케줄링알고리즘과 같이 프레임 크기의 조정 및 프레임간 동기화 등을 필요로 하지 않는다.
도 1은 본 발명의 일 실시예에 따른 패킷의 도착 예정 시간에 기반한 패킷 스케줄링 방법을 나타내는 순서도이다.
도 2는 도 1의 패킷의 도착 예정 시간에 기반한 패킷 스케줄링 처리 방법의 상세 처리 과정의 일 예를 나타내는 순서도이다.
도 3은 도 1의 패킷의 도착 예정 시간에 기반한 공평한 대역 할당 기반 패킷 스케줄링 방법을 수행하는 패킷 스케줄링 장치의 구성의 일 예를 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세하게 설명한다. 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 패킷의 도착 예정 시간에 기반한 패킷 스케줄링 방법을 나타내는 순서도이다.
본 발명에 의한 공평한 대역 할당 기반 패킷 스케줄링 방법은, 라우터와 같은 네트워크 장치 등에서 동일한 출력 포트로의 전송을 요구하는 여러 데이터 트래픽 플로우 간에 공평하게 대역폭을 사용할 수 있도록 한다. 데이터 트래픽 플로우(이하, 플로우라 함)는 데이터 패킷 헤더로부터 추출할 수 있는 필드의 동일한 조합으로 정의될 수 있는 일련의 패킷의 모음으로 정의될 수 있다. 예를 들어 인터넷 프로토콜의 헤더에서 소스 IP 주소, 목적지 IP 주소, 프로토콜 값, TCP/UDP의 소스 포트 번호, TCP/UDP의 목적지 포트 번호가 동일한 일련의 패킷을 하나의 플로우로 정의할 수 있다. 또한, 경우에 따라서는 소스 IP 주소 하나의 필드를 사용하여 하나의 플로우가 규정될 수도 있다.
이러한 플로우 간의 패킷 스케줄링을 결정하기 위하여 각 플로우에 대한 정보를 포함하는 플로우 정보 저장부(도시되지 않음)가 이용된다. 플로우 정보 저장부는 각 플로우별 메모리 블록으로 구성될 수 있다. 각 플로우별 메모리 블록에는, 플로우의 포워딩 정보 및 스케줄링 처리 정보 등의 다양한 플로우의 특징 또는 상태 변화 등이 저장되고, 유지되며, 갱신될 수 있다. 예를 들어, 각 플로우별 메모리 블록은, 플로우에 대한 패킷 스케줄링을 제공하기 위해서 필요한 플로우의 QoS 제공 유형(QoS Type), 각 플로우에 할당된 대역폭(bandwidth) 등과 같은 QoS 요구 조건 및 패킷 스케줄링을 위한 상태 정보를 포함할 수 있다.
도 1을 참조하면, 패킷 스케줄링을 위하여, 균등하게 할당된 대역폭을 가지는 각 플로우마다, 각 플로우별로 균등하게 할당된 대역 및 각 플로우의 현재 입력된 k번째 패킷의 길이를 고려하여, 다음에 입력되는 k+1번째 패킷의 도착 예정 시간(Expected Time of Arrival; ETA)이 계산된다(110).
그런 다음, 각 플로우의 k+1번째 패킷의 도착 예정 시간 및 k+1번째 패킷의 실제 도착 시간이 비교된다(120). k+1번째 패킷의 도착 예정 시간(ETA)과 k+1번째 패킷의 실제 도착 시간을 비교할 때 어느 정도의 패킷이 몰려서 들어오는 버스트를 허용하기 위한 버스트 허용에 따른 버스트 허용 시간(burst tolerance; BT)를 고려할 수 있다.
비교 결과에 따라, 각 플로우의 k+1번째 패킷이 스케줄링된다(130). 해당 플로우의 k+1번째 패킷의 도착 예정 시간(ETA)을 k+1번째 패킷의 실제 도착 시간(CUR)에 버스트 허용 시간(BT)을 합한 시간을 비교하여, k+1번째 패킷이 도착 예정 시간(ETA)이 k+1번째 패킷의 실제 도착 시간(CUR)에 버스트 허용 시간(BT)을 합한 시간(CUR+BT)보다 늦은 경우에는, k+1번째 패킷은 각 플로우에 공평하게 할당된 대역을 위배하여 전송된 것으로 폐기될 수 있다.
k+1번째 패킷이 도착 예정 시간(ETA)보다 늦거나 도착 예정 시간(ETA)에 맞춰서 도착한 경우, 해당 패킷을 스케줄링하여 전송할 수 있다. 도 1의 패킷 스케줄링 방법에는 실제 구현예에 따라서 다른 부가적인 패킷 처리 절차가 수반될 수 있다.
한편, 일 실시예에 따라 플로우들에 균등하게 할당되는 임의의 플로우(i)에 할당된 대역(
Figure 112010076783185-pat00001
)은 다음과 같이 구해질 수 있다.
패킷의 출력 링크의 대역폭 중 다른 용도로 사용되는 등 일부 대역을 제외하고, 출력 링크를 공유하는 모든 플로우가 공평하게 나누어 쓸 수 있는 총 대역폭을
Figure 112010076783185-pat00002
라고 가정한다. 이 경우, 어느 플로우(i)가 최소한 보장 받아야 하는 최소 대역(
Figure 112010076783185-pat00003
)은 총 대역폭(
Figure 112010076783185-pat00004
)을 공유하는 플로우 수(N)를 고려하여
Figure 112010076783185-pat00005
가 된다.
이때,
Figure 112010076783185-pat00006
이면, 즉, N개의 플로우 중 일부 플로우가 최소 대역(
Figure 112010076783185-pat00007
) 이하의 트래픽을 사용하고 있어서 실제 사용되는 대역폭이 총 대역폭(
Figure 112010076783185-pat00008
)보다 작은 임의의 값(
Figure 112010076783185-pat00009
)인 경우, 사용의 효율을 높이기 위해서 사용하지 않고 있는 만큼의 대역(
Figure 112010076783185-pat00010
)을 나머지의 플로우가 공정하게 나누어 쓸 수 있도록 할당된 대역이 조정될 수 있다.
이를 위해서 다시 N개의 플로우 각각에게
Figure 112010076783185-pat00011
가 더 할당될 수 있다. 이와 같은 과정에 따라서, 각 플로우에게 실제 할당되는 대역(
Figure 112010076783185-pat00012
)은
Figure 112010076783185-pat00013
으로 조정될 수 있다.
도 2는 도 1의 패킷의 도착 예정 시간에 기반한 패킷 스케줄링 처리 방법의 상세 처리 과정의 일 예를 나타내는 순서도이다.
패킷 입력 대기 상태(210)에서, 일단 패킷이 입력되면, 플로우 정보 저장부(도시되지 않음)에 대한 정보 검색이 수행되어(220), 입력된 패킷의 플로우 정보가 플로우 정보 저장부에 이미 생성된 플로우의 연속된 패킷(subsequent packet)인지 아니면, 플로우 정보가 아직 생성되지 않은 새로운 플로우의 첫 번째 패킷인지를 확인된다(230).
입력된 패킷에 대한 플로우는 플로우 정보가 플로우 정보 저장부에 이미 생성된 플로우를 플로우(i)라고 가정한다. 현재 도착되어 입력된 패킷이 플로우(i)에 대해 손실 없이 연속되어 전송된 k 번째 패킷인 경우, 플로우 정보 저장부에 저장되어 있는 플로우(i)의 k번째 패킷의 도착 예정 시간(
Figure 112010076783185-pat00014
)이 k번째 패킷의 실제 도착 시간(CUR)보다 큰지를 비교한다. 실제 도착 시간(CUR)은, 본 발명에 따른 패킷 스케줄링 방법을 수행하는 장치의 시스템 클럭 시간에 대응된다.
k번째 패킷의 도착 예정 시간(
Figure 112010076783185-pat00015
)은 k-1번째 패킷이 입력된 때 플로우(i)에 균등하게 할당된 대역폭(
Figure 112010076783185-pat00016
), 이전 패킷인 k-1번째 패킷의 도착 예정 시간(
Figure 112010076783185-pat00017
) 및 k-1번째 패킷의 길이(
Figure 112010076783185-pat00018
)를 이용하여 다음과 같은 수학식 1을 이용하여 계산된 값일 수 있다.
[수학식 1]
Figure 112010076783185-pat00019
이미 생성된 플로우(i)에 대한 연속된 k번째 패킷에 대하여, 버스트 허용치(burst tolerance) 또는 버스트 허용 시간(BT)을 고려하여, k번째 패킷의 도착 예상 시간(
Figure 112010076783185-pat00020
)을, k번째 패킷이 실제 도착 시간(CUR)에 버스트 허용 시간(BT)을 합산한 시간과 비교하여, k번째 패킷이 버스트 허용 시간(BT)을 초과하여 빨리 입력되었는지가 확인될 수 있다(242). 버스트 허용 시간(BT)는 네트워크 상황 등에 따라 0(zero)을 포함한 소정의 시간으로 설정될 수 있다.
k번째 패킷의 도착 예상 시간(
Figure 112010076783185-pat00021
)이 실제 도착 시간(CUR)에 버스트 허용 시간(BT)을 합산한 시간(CUR+BT)보다 크다면(244), k번째 패킷은 버스트 허용 시간(BT)을 초과한 패킷으로 k번째 패킷은 폐기 처리될 수 있다(246).
k번째 패킷의 도착 예정 시간(
Figure 112010076783185-pat00022
)이 실제 도착 시간(CUR)에 버스트 허용 시간(BT)을 합산한 시간(CUR+BT)보다 작거나 같다면(244), 다시 도착 예정 시간(ETA)에 대한 재보정 한계 시간(LT)(이하에서, 재보정 한계 시간이라 함)를 고려하여, k번째 패킷의 도착 예정 시간(
Figure 112010076783185-pat00023
)을, k번째 패킷의 실제 도착 시간(CUR)에 ETA 재보정 한계 시간(LT)을 뺀 시간과 비교하여, k번째 패킷이 실제 도착 시간(CUR)에 ETA 재보정 한계 시간(LT)을 초과하여 늦게 입력되었는지가 확인될 수 있다(244). 재보정 한계 시간(LT)은 네트워크 상황 등에 따라 설정될 수 있다.
k번째 패킷의 도착 예정 시간(
Figure 112010076783185-pat00024
)이 k번째 패킷의 실제 도착 시간(CUR)에 ETA 재보정 한계 시간(LT)을 뺀 시간(CUR-LT)보다 작으면(242), k번째 패킷은 재보정 한계 시간(LT)을 초과하여 늦게 도착한 패킷으로, 해당 플로우의 도착 예정 시간(ETA)이 시스템 클럭과 계속 벌어지지 않도록, 현재 시스템 클럭으로 재조정한다. 즉, k번째 패킷의 도착 예정 시간(
Figure 112010076783185-pat00025
)을 실제 도착 시간(CUR)으로 초기화할 수 있다(250).
그런 다음, 플로우(i)의 k번째 패킷의 길이 (
Figure 112010076783185-pat00026
)을 고려하여 수학식 2와 같이, k+1번째 패킷의 도착 예정 시간(
Figure 112010076783185-pat00027
)을 계산할 수 있다(260).
[수학식 2]
Figure 112010076783185-pat00028
이와 같이 계산된, 다음 전송될 k+1번째 패킷의 도착 예상 시간(
Figure 112010076783185-pat00029
)을 플로우 정보 저장부에 저장하여, 플로우(i)에 대한 플로우 상태 정보를 업데이트할 수 있다(270). k번째 패킷은 실제 도착 시간(CUR)으로 초기화된 도착 예상 시간(
Figure 112010076783185-pat00030
)을 기초로 스케줄링될 수 있다(280).
k번째 패킷의 도착 예정 시간(
Figure 112010076783185-pat00031
)이 k번째 패킷의 실제 도착 시간(CUR)에 ETA 재보정 한계 시간(LT)을 뺀 시간(CUR-LT)보다 크거나 같으면(242), k번째 패킷은 도착 예정 시간(
Figure 112010076783185-pat00032
)보다 늦게 들어왔지만 아직 재보정 한계 시간(LT)을 초과하지 않은 패킷이다. 이러한 패킷은 플로우(i)의 k번째 패킷의 길이(
Figure 112010076783185-pat00033
)을 고려하여 수학식 2와 같이, k+1번째 패킷의 도착 예상 시간(
Figure 112010076783185-pat00034
)이 계산될 수 있다(260). k+1번째 패킷의 도착 예상 시간(
Figure 112010076783185-pat00035
)은 플로우 정보 저장부에 업데이트되고(270), k번째 패킷은 도착 예상 시간(
Figure 112010076783185-pat00036
)에 기반하여 스케줄링될 수 있다(280).
입력된 패킷이, 생성되지 않은 임의의 플로우(j)에 대한 첫 번째 패킷인 경우에는 플로우 정보를 생성하여 플로우 정보 저장부에 추가한다(240). 동작 240이수행될 때, 새로운 플로우(j)에 할당될 대역 (
Figure 112010076783185-pat00037
)이 계산될 수 있다. 새로운 플로우(j)에 할당될 대역 (
Figure 112010076783185-pat00038
)은 전술한 바와 같이, 모든 플로우가 공평하게 나누어 쓸 수 있는 총 대역폭(
Figure 112010076783185-pat00039
)을 출력 링크를 공유하는 모든 플로우의 수(N)로 분할하여, 플로우(j)를 포함하는 출력 링크를 공유하는 모든 플로우에 공평하게 대역폭이 할당될 수 있다.
플로우(j)의 도착 예정 시간(
Figure 112010076783185-pat00040
)을 패킷 도착 시간인 현재의 시스템 클럭 시간(CUR)로
Figure 112010076783185-pat00041
초기화한다(250).
그리고 플로우(j)의 첫 번째 패킷의 길이(
Figure 112010076783185-pat00042
) 및 플로우(j)에 할당된 대역 (
Figure 112010076783185-pat00043
)을 고려하여, 플로우(j)의 다음 패킷의 도착 예정 시간(
Figure 112010076783185-pat00044
)을 수학식 3을 이용하여 계산할 수 있다(260).
[수학식 3]
Figure 112010076783185-pat00045
다음 패킷의 도착 예정 시간(
Figure 112010076783185-pat00046
)은 플로우 정보 저장부의 플로우(j)에 대한 메모리 블록에 업데이트되고(270), 플로우(j)의 첫 번째 패킷은 패킷 도착 시간으로 초기화된 패킷 도착 예정 시간(
Figure 112010076783185-pat00047
)에 기반하여 스케줄링될 수 있다(280).
도 3은 도 1의 패킷의 도착 예정 시간에 기반한 공평한 대역 할당 기반 패킷 스케줄링 방법을 수행하는 패킷 스케줄링 장치의 구성의 일 예를 나타내는 도면이다.
도 3의 패킷 스케줄링 장치(300)는 입력 처리부(310), 플로우 정보 저장부(320), 도착 예정 시간 계산부(330) 및 패킷 스케줄링부(340)를 포함할 수 있다. 패킷 스케줄링 장치(300)는 라우터, L3 스위치 등 다양한 네트워크 장치로 구현될 수 있다. 패킷 스케줄링 장치(300)는 입력 링크(10)를 통해 패킷을 입력받고, 출력 링크(20)를 통해 스케줄링된 패킷을 출력할 수 있다.
입력 처리부(310)는 패킷을 입력받고, 입력된 패킷에 대한 플로우 정보를 생성하여 플로우 정보 저장부(320)에 저장할 수 있다. 입력 처리부(310)는 플로우 정보 저장부(320)에서 플로우 정보를 검색하고 갱신하여 관리할 수 있다.
입력 처리부(310)는 입력된 패킷에 대한 플로우 정보가 적어도 하나의 플로우에 대한 정보를 저장하는 플로우 정보 저장부(320)에서 검색되는지 여부를 확인할 수 있다. 입력 처리부(310)는 입력된 패킷에 대한 플로우가 플로우 정보 저장부(320)에서 검색되지 않는 새로운 플로우에 해당되는 경우, 입력된 패킷에 대한 플로우 정보를 생성하여 플로우 정보 저장부(320)에 추가할 수 있다.
플로우 정보 저장부(320)는 플로우의 포워딩 정보 및 스케줄링 처리 정보 등의 다양한 플로우의 특징 또는 상태 변화 등을 저장, 유지 및 갱신하도록 구성될 수 있다. 플로우 정보 저장부(320)는 도착 예정 시간 계산부(330)에서 계산되는 각 플로우의 다음 패킷의 도착 예정 시간 정보를 저장할 수 있다. 이하에서, 현재 입력된 패킷을 k번째 패킷이고, 다음 입력되는 패킷을 k+1번째 패킷이라 한다.
도착 예정 시간 계산부(330)는 각 플로우에 균등하게 할당된 대역폭 및 현재 입력된 k번째 패킷의 길이를 이용하여 각 플로우의 다음 번 입력되는 k+1번째 패킷의 도착 예정 시간을 계산한다. 도착 예정 시간 계산부(330)는, k번째 패킷의 길이를 플로우에 할당된 대역폭으로 나눈 값을 k번째 패킷의 도착 예정 시간에 합산하여, k+1번째 패킷의 도착 예정 시간을 계산할 수 있다.
도착 예정 시간 계산부(330)는 입력 링크(10) 및 출력 링크(20)의 대역폭 이용율을 관리할 수 있다. 도착 예정 시간 계산부(330)는, 출력 링크(20)에 설정된 대역폭에서 실제 이용되지 않는 대역폭이 있는 경우, 실제 이용되지 않는 대역폭을 출력 링크(20)를 공유하는 모든 플로우에 균등하게 배분할 수 있다. 출력 링크(20)를 공유하는 모든 플로우의 개수는 플로우 정보 저장부(320)에서 관리하는 모든 플로우의 개수에 대응한다.
패킷 스케줄링부(340)는 각 플로우의 패킷의 도착 예정 시간 및 패킷의 실제 도착 시간을 비교하고, 비교 결과에 따라, 각 플로우의 다음 패킷을 스케줄링한다. 패킷 스케줄링부(340)는 k+1번째 패킷이 도착되면, k+1번째 패킷의 도착 예정 시간 및 k+1번째 패킷의 실제 도착 시간을 비교하고, 비교 결과에 따라, 각 플로우의 k+1번째 패킷을 스케줄링할 수 있다. 패킷 스케줄링부(340)는 스케줄링 입력부(342), 패킷 포인터 버퍼(344) 및 스케줄링 출력부(346)를 포함할 수 있다.
스케줄링 입력부(342)는 계산된 도착 예정 시간(ETA)에 따라 패킷 포인터 버퍼(344)에 패킷을 할당한다. 스케줄링 입력부(342)는 각 패킷의 도착 예정 시간에 따라 할당된 패킷 포인터 버퍼(344)의 타임 슬롯에 다음 패킷을 할당한다.
스케줄링 입력부(342)는, 입력된 패킷이 각 플로우의 첫 번째 패킷이 아닌 경우, k+1번째 패킷의 도착 예정 시간을 k+1번째 패킷의 실제 도착 시간(CUR)에 버스트 허용에 따른 버스트 허용 시간(BT)을 합산한 시간과 비교할 수 있다. 스케줄링 입력부(342)는, 각 플로우의 k+1번째 패킷의 도착 예정 시간이, k+1번째 패킷의 실제 도착시간(CUR)에 버스트 허용에 따른 버스트 허용 시간(BT)을 합산한 시간보다 늦은 경우에는, k+1번째 패킷을 폐기할 수 있다.
또한, 스케줄링 입력부(342)는, 각 플로우의 k+1번째 패킷의 도착 예정 시간이, k+1번째 패킷의 실제 도착 시간(CUR)에 버스트 허용에 따른 버스트 허용 시간(BT)을 합산한 시간보다 늦지 않은 경우에는, k+1번째 패킷의 도착 예정 시간을 패킷의 실제 도착 시간(CUR)에서 도착 예정 시간에 대한 재보정 한계 시간(LT)을 뺀 시간과 비교할 수 있다.
스케줄링 입력부(342)는, k+1번째 패킷의 도착 예정 시간이, k+1번째 패킷의 실제 도착 시간(CUR)에서 재보정 한계 시간(LT)을 뺀 시간 보다 작은 경우, k+1번째 패킷의 도착 예정 시간을 k+1번째 패킷의 실제 도착 시간으로 초기화할 수 있다. 스케줄링 입력부(342)는, k+1번째 패킷의 도착 예정 시간이, k+1번째 패킷의 실제 도착 시간(CUR)에서 도착 예정 시간에 대한 재보정 한계 시간(LT)을 뺀 시간 보다 작지 않은 경우, k+1번째 패킷의 도착 예정 시간을 기반으로 k+1번째 패킷의 다음으로 입력되는 k+2번째 패킷의 도착 예정 시간을 계산할 수 있다.
패킷 포인터 버퍼(344)는 각 패킷의 도착 예정 시간에 따라 할당된 복수 개의 타임 슬롯을 포함할 수 있다. 패킷 포인터 버퍼(344)는, 타임 슬롯에 대응하는 큐의 처음과 끝이 연결되도록 구성된 환형 큐 방식으로 동작될 수 있다.
패킷 포인터 버퍼(344)는 메모리의 용량에 따라서 다양한 크기를 가질 수 있으며 도 3에서는 16,384개의 타임 슬롯을 가지는 경우를 도시하였다. 하나의 타임 슬롯의 크기 역시 메모리 용량에 따라서 다양한 크기를 가질 수 있다. 예를 들어 하나의 타임 슬롯은 8 마이크로 초 단위로 만들어질 수 있다. 즉, 8 마이크로 초 단위로 도착 예정 시간(ETA) 값에 따라서 스케줄링 입력부(342)는 패킷 포인터 버퍼(344)로 패킷을 할당할 수 있다.
스케줄링 출력부(346)는 출력 링크(20)의 대역에 따라서 패킷을 패킷 포인터 버퍼(344)로부터 스케줄링 입력부(342)에 의해 할당된 패킷을 하나씩 처리하여 출력 링크(20)로 전송한다.
도 3의 패킷 스케줄링 장치(300)는 일 실시예에 따른 패킷 스케줄링 방법을 수행하기 위한 구성이며, 실제 구현시는 다양한 기능 블록이 추가될 수 있다. 본 발명에 따르면, 각 플로우별로 공평한 대역을 결정하고 그 결정된 대역기반으로 각 패킷의 스케줄링 시간을 결정하도록 함으로써 네트워크의 트래픽 체증(traffic congestion)에 반응하지 않는 트래픽(unresponsive traffic)에 대한 효율적인 제어와 각 플로우간 공평한 대역 사용 등이 가능하다. 또한, WFQ(Weigted Fair Queuing) 등과 같이 가상 시간과 가상 시간에 의해서 계산된 각 패킷에 할당된 타임스탬프 값 기반의 정렬구조를 필요로 하지 않으며, 프레임 기반의 스케줄링알고리즘과 같이 프레임 크기의 조정 및 프레임간 동기화 등을 필요로 하지 않는다.
본 발명의 일 양상은 컴퓨터로 읽을 수 있는 기록 매체에 컴퓨터가 읽을 수 있는 코드로서 구현될 수 있다. 상기의 프로그램을 구현하는 코드들 및 코드 세그먼트들은 당해 분야의 컴퓨터 프로그래머에 의하여 용이하게 추론될 수 있다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록 장치를 포함한다. 컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 디스크 등을 포함한다. 또한, 컴퓨터가 읽을 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산 방식으로 컴퓨터가 읽을 수 있는 코드로 저장되고 실행될 수 있다.
이상의 설명은 본 발명의 일 실시예에 불과할 뿐, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현할 수 있을 것이다. 따라서, 본 발명의 범위는 전술한 실시예에 한정되지 않고 특허 청구범위에 기재된 내용과 동등한 범위 내에 있는 다양한 실시 형태가 포함되도록 해석되어야 할 것이다.
300: 패킷 스케줄링 장치 310: 입력 처리부
320: 플로우 정보 저장부 330: 도착 예정 시간 계산부
340: 패킷 스케줄링부 342: 스케줄링 입력부
344: 패킷 포인터 버퍼 346: 스케줄링 출력부

Claims (19)

  1. 각 플로우에 균등하게 할당된 대역폭 및 현재 입력된 k번째 패킷의 길이를 이용하여 각 플로우의 다음 번 입력되는 k+1번째 패킷의 도착 예정 시간을 계산하는 단계; 및
    상기 k+1번째 패킷이 도착되면, 상기 k+1번째 패킷의 도착 예정 시간 및 상기 k+1번째 패킷의 실제 도착 시간을 비교하는 단계; 및
    상기 비교 결과에 따라, 상기 각 플로우의 상기 k+1번째 패킷을 스케줄링하는 단계를 포함하되,
    상기 비교 결과에 따라, 상기 각 플로우의 상기 k+1번째 패킷을 스케줄링하는 단계는,
    상기 각 플로우의 k+1번째 패킷의 도착 예정 시간이, 상기 k+1번째 패킷의 실제 도착 시간(CUR)에 버스트 허용에 따른 버스트 허용 시간(BT)을 합산한 시간보다 늦은 경우에는, 상기 k+1번째 패킷을 폐기하는 단계를 포함하고,
    상기 비교 결과에 따라, 상기 각 플로우의 상기 k+1번째 패킷을 스케줄링하는 단계는,
    상기 k+1번째 패킷의 실제 도착 시간에 버스트 허용에 따른 버스트 허용 시간(BT)을 합산한 시간보다 늦지 않은 경우에는,
    상기 k+1번째 패킷의 도착 예정 시간을 상기 k+1번째 패킷의 실제 도착 시간(CUR)에서 도착 예정 시간에 대한 재보정 한계 시간(LT)을 뺀 시간과의 비교하는 단계를 더 포함하는 패킷 스케줄링 방법.
  2. 제1항에 있어서,
    상기 각 플로우의 상기 k+1번째 패킷의 도착 예정 시간 및 상기 k+1번째 패킷의 실제 도착 시간을 비교하는 단계는,
    상기 k+1번째 패킷의 도착 예정 시간을 상기 k+1번째 패킷의 실제 도착 시간(CUR)에 버스트 허용에 따른 버스트 허용 시간(BT)을 합산한 시간과 비교하는 단계를 포함하는 패킷 스케줄링 방법.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 각 플로우의 상기 k+1번째 패킷을 스케줄링하는 단계는,
    상기 k+1번째 패킷의 도착 예정 시간이, 상기 k+1번째 패킷의 실제 도착 시간에서 상기 재보정 한계 시간(LT)을 뺀 시간 보다 작은 경우, 상기 k+1번째 패킷의 도착 예정 시간을 현재 시간(CUR)으로 초기화하는 단계를 포함하고,
    상기 k+1번째 패킷의 도착 예정 시간이, 상기 k+1번째 패킷의 실제 도착 시간(CUR)에서 상기 재보정 한계 시간(LT)을 뺀 시간 보다 작지 않은 경우, 상기 계산된 k+1번째 패킷의 도착 예정 시간을 기반으로 상기 k+1번째 패킷 다음에 입력되는 k+2번째 패킷의 도착 예정 시간을 계산하는 단계를 더 포함하는 패킷 스케줄링 방법.
  6. 제1항에 있어서,
    상기 각 플로우에는, 상기 각 플로우에 대한 패킷이 출력되는 출력 링크를 공유하는 모든 플로우의 개수로 균등하게 분할된 대역폭이 할당되는 패킷 스케줄링 방법.
  7. 제6항에 있어서,
    상기 출력 링크에 설정된 대역폭에서 실제 이용되지 않는 대역폭이 있는 경우, 상기 실제 이용되지 않는 대역폭을 상기 출력 링크를 공유하는 모든 플로우에 균등하게 배분하는 단계를 더 포함하는 패킷 스케줄링 방법.
  8. 제1항에 있어서,
    상기 k+1번째 패킷의 도착 예정 시간을 계산하는 단계는,
    상기 k번째 입력된 패킷의 도착 예정 시간에 상기 k번째 입력된 패킷의 길이를 상기 k번째 입력된 패킷의 플로우에 할당된 대역폭으로 나눈 값을 합산하여, 상기 k+1번째 패킷의 도착 예정 시간을 계산하는 단계를 포함하는 패킷 스케줄링 방법.
  9. 제8항에 있어서,
    입력된 패킷의 플로우가, 적어도 하나의 플로우에 대한 정보를 저장하는 플로우 정보 저장부에서 검색되지 않는 새로운 플로우에 해당되는 경우, 상기 입력된 패킷에 대한 플로우 정보를 생성하여 상기 플로우 정보 저장부에 추가하는 단계;
    상기 입력된 패킷의 도착 예정 시간을 상기 입력된 패킷이 실제 도착된 시간으로 설정하는 단계; 및
    상기 설정된 도착 예정 시간을 이용하여, 상기 새로운 플로우의 다음 패킷의 도착 예정 시간을 계산하는 단계를 더 포함하는 패킷 스케줄링 방법.
  10. 각 플로우에 균등하게 할당된 대역폭 및 현재 입력된 k번째 패킷의 길이를 이용하여 상기 각 플로우의 다음 번 입력되는 k+1번째 패킷의 도착 예정 시간을 계산하는 도착 예정 시간 계산부; 및
    상기 k+1번째 패킷이 도착되면, 상기 k+1번째 패킷의 도착 예정 시간 및 상기 k+1번째 패킷의 실제 도착 시간을 비교하고, 상기 비교 결과에 따라, 상기 각 플로우의 상기 k+1번째 패킷을 스케줄링하는 패킷 스케줄링부를 포함하는
    상기 패킷 스케줄링부는,
    상기 각 플로우의 k+1번째 패킷의 도착 예정 시간이, 상기 k+1번째 패킷의 실제 도착시간(CUR)에 버스트 허용에 따른 버스트 허용 시간(BT)을 합산한 시간보다 늦은 경우에는, 상기 k+1번째 패킷을 폐기하고,
    상기 각 플로우의 상기 k+1번째 패킷의 도착 예정 시간이, 상기 k+1번째 패킷의 실제 도착 시간(CUR)에 버스트 허용에 따른 버스트 허용 시간(BT)을 합산한 시간보다 늦지 않은 경우에는, 상기 k+1번째 패킷의 도착 예정 시간을 패킷의 실제 도착 시간(CUR)에서 도착 예정 시간에 대한 재보정 한계 시간(LT)을 뺀 시간과 비교하는 패킷 스케줄링 장치.
  11. 제10항에 있어서,
    상기 k+1번째 패킷의 도착 예정 시간을 포함하는, 적어도 하나의 플로우에 대한 정보를 저장하는 플로우 정보 저장부를 더 포함하는 패킷 스케줄링 장치.
  12. 제11항에 있어서,
    상기 도착 예정 시간 계산부는, 상기 k번째 패킷의 길이를 상기 k번째 패킷의 플로우에 할당된 대역폭으로 나눈 값을, 상기 k번째 패킷의 도착 예정 시간에 합산하여, 상기 k+1번째 패킷의 도착 예정 시간을 계산하는 패킷 스케줄링 장치.
  13. 제12항에 있어서,
    입력된 패킷에 대한 플로우 정보가 적어도 하나의 플로우에 대한 정보를 저장하는 플로우 정보 저장부에서 검색되는지 여부를 확인하는 입력 처리부를 더 포함하고,
    상기 입력된 패킷에 대한 플로우가 상기 플로우 정보 저장부에서 검색되지 않는 새로운 플로우에 해당되는 경우, 상기 입력 처리부는, 상기 입력된 패킷에 대한 플로우 정보를 생성하여 상기 플로우 정보 저장부에 추가하는 패킷 스케줄링 장치.
  14. 제10항에 있어서,
    상기 패킷 스케줄링부는,
    각 패킷의 도착 예정 시간에 따라 할당된 복수 개의 타임 슬롯을 포함하는 패킷 포인터 버퍼;
    상기 각 패킷의 도착 예정 시간에 따라 할당된 상기 패킷 포인터 버퍼의 타임 슬롯에 상기 각 패킷을 할당하는 스케줄링 입력부; 및
    상기 패킷 포인터 버퍼에서 상기 할당된 패킷을 전송하는 스케줄링 출력부를 포함하는 패킷 스케줄링 장치.
  15. 제14항에 있어서,
    상기 스케줄링 입력부는,
    입력된 패킷이 각 플로우의 첫 번째 패킷이 아닌 경우, 상기 k+1번째 패킷의 도착 예정 시간을 상기 k+1번째 패킷의 실제 도착 시간(CUR)에 버스트 허용에 따른 버스트 허용 시간(BT)을 합산한 시간과 비교하는 패킷 스케줄링 장치.
  16. 삭제
  17. 제15항에 있어서,
    상기 스케줄링 입력부는,
    상기 k+1번째 패킷의 도착 예정 시간이, 상기 k+1번째 패킷의 실제 도착 시간(CUR)에서 상기 재보정 한계 시간(LT)을 뺀 시간 보다 작은 경우, 상기 k+1번째 패킷의 도착 예정 시간을 상기 k+1번째 패킷의 실제 도착 시간으로 초기화하고,
    상기 k+1번째 패킷의 도착 예정 시간이, 상기 k+1번째 패킷의 실제 도착 시간(CUR)에서 도착 예정 시간에 대한 재보정 한계 시간(LT)을 뺀 시간 보다 작지 않은 경우, 상기 계산된 k+1번째 패킷의 도착 예정 시간을 기반으로 상기 k+1번째 패킷의 다음으로 입력되는 k+2번째 패킷의 도착 예정 시간을 계산하는 패킷 스케줄링 장치.
  18. 제14항에 있어서,
    상기 패킷 포인터 버퍼는, 타임 슬롯에 대응하는 큐의 처음과 끝이 연결되도록 구성된 환형 큐 방식으로 동작되는 패킷 스케줄링 장치.
  19. 제11항에 있어서,
    상기 도착 예정 시간 계산부는, 출력 링크에 설정된 대역폭에서 실제 이용되지 않는 대역폭이 있는 경우, 상기 실제 이용되지 않는 대역폭을 상기 플로우 정보 저장부에서 관리하는 모든 플로우에 균등하게 배분하는 패킷 스케줄링 장치.
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