KR101734200B1

KR101734200B1 - 적응적 머지를 수행하는 메모리 시스템 및 그것의 데이터 쓰기 방법

Info

Publication number: KR101734200B1
Application number: KR1020100122922A
Authority: KR
Inventors: 한승현; 이미향; 이종열
Original assignee: 삼성전자주식회사
Priority date: 2010-12-03
Filing date: 2010-12-03
Publication date: 2017-05-11
Also published as: US20120144095A1; US20150193162A1; US9582208B2; KR20120061575A; US8984207B2

Abstract

본 발명은 불휘발성 메모리를 저장 매체로 하는 저장 장치의 데이터 쓰기 방법에 관한 것이다. 본 발명에 따른 저장 장치의 데이터 쓰기 방법은, 쓰기 요청을 수신하는 단계, 현재 프리 블록의 수를 참조하여 한 번의 머지 동작에서 처리되는 머지 사이즈를 결정하는 단계, 그리고 상기 프리 블록의 수 또는 상기 쓰기 요청된 데이터의 쓰기 패턴에 따라 상기 결정된 머지 사이즈로 머지 동작을 수행하는 단계를 포함하되, 상기 머지 동작을 수행하는 단계에서, 상기 프리 블록의 수가 기준치 이상인 경우에는 상기 머지 동작이 생략된다.

Description

적응적 머지를 수행하는 메모리 시스템 및 그것의 데이터 쓰기 방법{MEMORY SYSTEM PERFORMING INCREMENTAL MERGE OPERATION AND DATA WRITE METHOD THEREOF}

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 프리 블록의 수와 쓰기 패턴에 따라 머지의 양을 적응적으로 제어하는 메모리 시스템 및 그것의 데이터 쓰기 방법에 관한 것이다.

최근 디지털 카메라, MP3 플레이어, 휴대 전화, PDA 등과 같은 휴대용 전자 장치가 많이 사용되고 있다. 이러한 휴대용 전자 장치에는 플래시 메모리가 주로 사용되고 있다. 이는 플래시 메모리가 저전력 및 고집적 등의 특성을 갖는 불휘발성 소자이기 때문이다.

플래시 메모리는 소거와 쓰기 동작의 단위가 일치하지 않기 때문에, 플래시 변환 계층(FTL: Flash Translation Layer)이라는 소프트웨어가 이러한 단점을 극복하기 위하여 사용된다. 플래시 변환 계층(FTL)의 주요 기능 중에는 주소 맵핑(Address Mapping) 기능이 있다. 플래시 변환 계층(FTL)은 호스트로부터 논리 주소(LA: Logical Address)를 입력받고, 이를 물리 주소(PA: Physical Address)로 변환한다. 여기에서, 물리 주소(PA)는 실제 플래시 메모리에서 사용할 주소이다.

플래시 변환 계층(FTL)은 쓰기 동작 시 데이터 블록(Data Block)에 저장될 데이터를 먼저 로그 블록(Log Block)에 갱신한다. 로그 블록의 모든 페이지가 사용된 경우, 플래시 변환 계층(FTL)은 로그 블록 및 이에 대응하는 데이터 블록에 저장된 데이터를 새로운 데이터 블록으로 복사하는 머지 동작(Merge operation)을 수행한다.

메모리 시스템의 쓰기 성능은 로그 블록에 데이터를 쓰는 속도와, 로그 블록의 데이터를 새로운 데이터 블록에 복사하는 머지 속도에 크게 영향을 받는다.

본 발명의 목적은 불휘발성 메모리 장치를 포함하는 메모리 시스템에서 쓰기 성능을 높일 수 있는 방법을 제공하는 데 있다. 본 발명의 다른 목적은 쓰기 패턴과 프리 블록의 수를 참조하여 적응적으로 머지의 양을 제어하는 방법을 제공하는 데 있다.

본 발명에 따른 저장 장치의 데이터 쓰기 방법은, 쓰기 요청을 수신하는 단계, 상기 불휘발성 메모리 장치의 현재 쓰기 성능에 따라 머지 사이즈 또는 머지 실행 여부를 결정하는 단계, 그리고 상기 결정된 머지 사이즈 또는 머지 실행 여부에 따라 머지 동작을 수행하는 단계를 포함하되, 상기 머지 동작을 수행하는 단계에서, 프리 블록의 수가 기준치 이상인 경우에는 상기 머지 동작이 생략된다.

본 발명의 실시 예에 따른 메모리 시스템은, 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치, 그리고 상기 불휘발성 메모리 장치를 제어하며, 쓰기 성능에 따라 머지 사이즈 또는 머지 시점을 적응적으로 조정하는 메모리 컨트롤러를 포함하되, 상기 메모리 컨트롤러는 프리 블록의 수가 기준치 이상이고 쓰기 요청된 데이터의 쓰기 패턴이 순차 쓰기 패턴인 경우에는 쓰기 명령어 처리 사이클에서 머지 동작을 생략한다.

본 발명의 다른 실시 예에 따른 메모리 시스템은, 불휘발성 메모리 장치, 그리고 플래시 변환 계층(FTL)을 구동하는 메모리 컨트롤러를 포함하되, 상기 플래시 변환 계층은, 쓰기 요청에 대응하는 데이터의 쓰기 패턴을 분석하는 쓰기 패턴 분석기, 프리 블록을 관리하고, 프리 블록의 수에 대한 정보를 제공하는 프리 블록 매니저, 그리고 상기 프리 블록의 수에 따라 한 번의 머지 동작시 처리되는 머지 사이즈를 조정하고, 상기 프리 블록의 수 및 상기 쓰기 패턴에 따라 상기 조정된 머지 사이즈로 점진적 머지 동작을 수행하거나 또는 상기 점진적 머지 동작을 생략하는 머지 매니저를 포함한다.

본 발명에 따르면, 불휘발성 메모리 장치를 포함하는 메모리 시스템에 있어서, 프리 블록의 수와 쓰기 패턴에 따라 적응적으로 머지 사이즈를 조정할 수 있다. 따라서, 점진적 머지 동작의 효율을 높일 수 있고, 고속의 데이터 쓰기가 가능한 메모리 시스템을 구현할 수 있다.

도 1은 본 발명의 실시 예에 따른 사용자 장치를 보여주는 블록도이다.
도 2는 도 1의 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
도 3은 도 1의 메모리 시스템을 구동하기 위한 소프트웨어의 계층 구조를 보여주는 도면이다.
도 4는 도 3의 소프트웨어 계층을 구체적으로 보여주는 블록도이다.
도 5는 본 발명의 실시 예에 따른 머지 동작을 보여주는 블록도이다.
도 6은 랜덤 쓰기에서의 데이터 블록과 로그 블록들을 보여주는 도면이다.
도 7은 순차 쓰기에서의 데이터 블록과 로그 블록들을 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 프리 블록 레벨링을 보여주는 블록도이다.
도 9는 본 발명의 실시 예에 따른 점진적 머지 방법을 보여주는 순서도이다.
도 10은 도 9의 S130 단계를 좀더 구체적으로 보여주는 순서도이다.
도 11은 특정 명령어 시퀀스에서 본 발명의 실시 예에 따른 머지 동작을 예시적으로 보여주는 타이밍도이다.
도 12a, 12b, 12c는 각각 프리 블록의 수가 충분한 상태에서 다양한 머지 방식에서의 쓰기 성능을 보여주는 타이밍도들이다.
도 13은 본 발명의 다른 실시 예를 보여주기 위한 도면이다.
도 14는 본 발명의 다른 실시 예에 따른 머지 방법을 보여주는 순서도이다.
도 15는 도 14의 S230 단계를 예시적으로 보여주는 순서도이다.
도 16은 본 발명의 실시 예를 적용하는 솔리드 스테이트 디스크(SSD) 시스템을 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 메모리 카드를 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 보여주는 블록도이다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

이하에서는, 본 발명의 특징 및 기능을 설명하기 위한 불휘발성 저장 매체로서 플래시 메모리 장치를 한 예로서 사용할 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 저장 매체로서 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템에도 적용될 수 있다.

그리고 본 발명에서는 소거 후 쓰기 방식으로 메모리 영역이 관리되는 저장 장치에서, '프리 블록(Free block)'이란 용어가 사용될 것이다. 블록 단위로 삭제되는 불휘발성 메모리 장치에서 '프리 블록'은 머지(Merge) 동작 후에 소거된 메모리 블록을 지칭할 수 있다. 또는, '프리 블록'은 소거된 블록에 더하여 데이터가 무효화된 메모리 블록을 포함하는 개념으로 사용될 수 있다. 즉, '프리 블록'은 저장 장치가 필요한 시점에 즉시 데이터를 기입할 수 있는 메모리 블록을 의미한다.

본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 실시 예에 따른 사용자 장치를 보여주는 블록도이다. 도 1을 참조하면, 본 발명에 따른 사용자 장치(100)는 호스트(110)와 메모리 시스템을 포함한다. 메모리 시스템은 메모리 컨트롤러(120) 및 불휘발성 메모리 장치(130)로 구성된다.

쓰기 요청이 발생하면, 호스트(110)는 쓰기 데이터(Data)와 논리 어드레스(Logical Address: LA)를 메모리 시스템으로 전달한다. 호스트(110)는, 예를 들면, 개인용/휴대용 컴퓨터, PDA, PMP, MP3 플레이어 등과 같은 휴대용 전자 장치들, HDTV, 그리고 그와 같은 것을 포함할 것이다.

메모리 컨트롤러(120)는 호스트(110)와 불휘발성 메모리 장치(130)를 인터페이싱한다. 메모리 컨트롤러(120)는 호스트(110)의 쓰기 명령에 응답하여 호스트(110)로부터 제공되는 데이터를 불휘발성 메모리 장치(130)에 기입한다. 또한, 메모리 컨트롤러(120)는 호스트(110)로부터의 읽기 명령에 응답하여 불휘발성 메모리 장치(130)의 독출 동작을 제어한다.

메모리 컨트롤러(120)는 호스트(110)로부터 제공되는 쓰기 데이터를 불휘발성 메모리 장치(130)의 로그 블록(Log Block)에 저장한다. 로그 블록(Log Block)에 저장된 데이터는 머지 동작(Merge operation)를 통하여 새로운 데이터 블록(Data block)에 복사된다. 메모리 컨트롤러(120)는 쓰기 요청이 발생할 때, 프리 블록들(Free blocks) 중 어느 하나를 로그 블록(Log block)으로 사용한다. 한편, 머지 동작 후에 소거된 데이터 블록 또는 로그 블록은 프리 블록으로 변환된다. 어느 하나의 메모리 블록은 머지 동작에 의해 데이터 블록, 로그 블록, 프리 블록으로 변환될 수 있다.

메모리 컨트롤러(120)는 점진적 머지(Incremental Merge) 동작을 수행한다. 점진적 머지 동작은 하나의 명령어 처리 사이클에서 머지 동작의 일부분만 수행되는 동작을 말한다. 점진적 머지(Incremental Merge) 동작에 따르면, 하나의 쓰기 명령어 처리 사이클 내에서 하나 이상의 프리 블록을 생성하는 머지 동작의 일부분만 처리된다. 그리고, 이후에 입력되는 명령어들의 처리 사이클들 각각에서 나머지 머지 동작들이 추가적으로 처리된다. 다시 말해서, 점진적 머지 동작에 따르면 하나의 명령어 처리 사이클에서 머지 동작이 부분적으로 수행된다.

특히, 본 발명에 따른 메모리 컨트롤러(120)는 불휘발성 메모리 장치(130)의 동작 상태와 호스트(110)로부터 제공되는 데이터에 따라서 적응적으로 점진적 머지 동작을 수행한다. 좀더 구체적으로 설명하면, 메모리 컨트롤러(120)는 호스트(110)로부터 제공되는 데이터의 쓰기 패턴과, 플래시 변환 계층(FTL)에서 관리되는 프리 블록의 수에 따라서 점진적 머지 동작을 수행한다. 즉, 메모리 컨트롤러(120)는 적응적으로 머지 사이즈와 머지 실행 시점을 조정할 수 있다.

본 발명에 따른 점진적 머지 동작에 따르면, 프리 블록의 수가 충분할 때에는 랜덤 쓰기 패턴의 쓰기 요청에 대해서만 점진적 머지 동작을 실행한다. 그리고, 순차 쓰기 패턴의 쓰기 요청에 대해서는 머지 동작을 최소화하거나, 아예 실행하지 않을 수도 있다. 플래시 변환 계층(FTL)에 있어서, 쓰기 성능을 결정하는 요소는 순차 쓰기 데이터에 대한 처리 속도이다. 본 발명의 점진적 머지 동작에 따르면, 순차 쓰기 데이터에 대한 처리 사이클에서 머지 동작이 최소화하거나 생략될 수 있다. 본 발명의 머지 동작에 따르면, 순차 쓰기 패턴의 명령어 처리 사이클에서 머지 동작에 따른 퍼포먼스 저하를 최소화할 수 있다. 따라서, 본 발명에 따른 점진적 머지 동작을 적용하는 경우 전체적인 쓰기 성능의 향상이 기대된다.

메모리 컨트롤러(120)는 플래시 변환 계층(Flash Translation Layer: 이하, FTL)이라는 소프트웨어를 포함할 수 있다. 플래시 변환 계층(FTL)은 호스트(110)의 파일 시스템(File System)과 불휘발성 메모리 장치(130) 사이에서 불휘발성 메모리 장치(130)의 삭제 연산을 감추기 위한 인터페이싱을 제공한다. 플래시 변환 계층(FTL)에 의하여 쓰기 전 소거(Erase-before-Write) 및 소거 단위와 쓰기 단위의 불일치라는 불휘발성 메모리 장치(130)의 단점이 보완될 수 있다. 또한, 플래시 변환 계층(FTL)은 불휘발성 메모리 장치(130)의 기입 동작시, 파일 시스템이 생성한 논리 주소(LA)를 불휘발성 메모리 장치(130)의 물리 주소(PA)로 맵핑(Mapping)시킨다.

불휘발성 메모리 장치(130)는 메모리 시스템의 저장 매체(Storage Medium)로서 제공된다. 예를 들면, 불휘발성 메모리 장치(130)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)로 구성될 수 있다. 또는, 불휘발성 메모리 장치(130)는 PRAM, MRAM, ReRAM, FRAM 등의 차세대 불휘발성 메모리나 NOR 플래시 메모리로 구성될 수 있다. 또는, 불휘발성 메모리 장치(130) 중 일부 또는 전부가 휘발성인 DRAM이나 SRAM으로도 구성될 수 있음은 물론이다.

이상의 설명에 따르면, 본 발명의 메모리 시스템은 로그 블록에 기입되는 데이터의 쓰기 패턴에 따라 그리고 프리 블록(Free block)의 수를 고려하여 점진적 머지 동작을 수행한다. 따라서, 많은 수의 프리 블록이 요구되는 경우에는 메모리 컨트롤러(120)는 점진적인 머지의 양을 증가시킬 수 있다. 반면, 상대적으로 프리 블록의 수가 충분한 상태에서는, 메모리 컨트롤러(120)는 점진적 머지의 양을 감소시킬 수 있다. 프리 블록 풀(Free block pool)에 충분한 프리 블록이 존재하는 경우, 플래시 변환 계층(FTL)은 순차 쓰기 패턴의 명령어 처리 사이클에서 머지 동작을 생략하거나 최소화한다. 따라서, 순차 쓰기 패턴의 데이터에 대한 쓰기 성능을 높일 수 있다.

도 2는 도 1의 불휘발성 메모리 장치(130)의 예를 간략히 보여주는 블록도이다. 도 2를 참조하면, 불휘발성 메모리 장치(130)는 셀 어레이(131), 행 디코더(132), 페이지 버퍼(133), 그리고 제어 로직(134)을 포함한다.

셀 어레이(131)는 복수의 메모리 블록(Memory block)을 포함할 수 있다. 도 2에서는 설명의 편의를 위하여 하나의 메모리 블록을 포함하는 셀 어레이(131)가 도시되어 있다. 메모리 블록들 각각은 복수의 페이지(Page)로 구성될 수 있다. 그리고 각각의 페이지는 복수의 메모리 셀들로 구성될 수 있다. 불휘발성 메모리 장치(130)에서, 메모리 블록 단위로 소거 동작이 수행되고, 페이지 단위로 쓰기 또는 읽기 동작이 수행될 수 있다.

셀 어레이(131)는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀들은 셀 스트링 구조(Cell String Structure)로 되어 있다. 하나의 셀 스트링은 스트링 선택 라인(SSL: String Selection Line)에 연결되는 스트링 선택 트랜지스터(SST), 복수의 워드 라인(WL0~WLn-1)에 연결되는 복수의 메모리 셀들, 그리고 접지 선택 라인(GSL: Ground Selection Line)에 연결되는 접지 선택 트랜지스터(GST)를 포함한다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL: Common Source Line)에 연결된다.

셀 어레이(131)는 기판 및 기판상에 수직으로 형성되는 복수의 셀 스트링들을 포함할 수 있다. 복수의 셀 스트링들 각각은 기판과 수직 방향으로 적층되는 복수의 셀 트랜지스터들을 포함할 수 있다. 다시 말해, 셀 어레이(131)는 3차원 구조(또는, 수직 구조)로 형성될 수 있다.

행 디코더(132)는 선택 라인(SSL, GSL) 또는 워드 라인(WL0~WLn-1)을 통해 셀 어레이(131)와 연결된다. 프로그램 또는 읽기 동작 시에, 행 디코더(132)는 어드레스(Address)를 입력받고, 어느 하나의 워드 라인(예를 들면, WL1)을 선택한다. 한편, 행 디코더(132)는 선택 워드 라인 또는 비선택 워드 라인으로 프로그램 또는 읽기 동작에 필요한 전압을 전달한다.

페이지 버퍼(133)는 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 페이지 버퍼(133)는 선택된 메모리 셀들에 프로그램될 데이터나, 선택된 메모리 셀들로부터 읽은 데이터를 임시로 저장할 수 있다. 페이지 버퍼(133)는 비트 라인(BL0~BLm-1)을 통해 셀 어레이(131)와 연결된다. 페이지 버퍼(133)는 프로그램 동작 시에는 데이터(Data)를 입력받아 선택된 페이지의 메모리 셀들에 전달한다. 페이지 버퍼(133)는 읽기 동작 시에 선택된 페이지의 메모리 셀들로부터 데이터를 읽고, 외부로 데이터(Data)를 출력한다.

제어 로직(134)은 불휘발성 메모리 장치(130)의 프로그램, 읽기, 및 소거 등의 동작을 제어할 수 있다. 예를 들면, 프로그램 동작시 제어 로직(134)은 행 디코더(132)를 선택 워드 라인으로 프로그램 전압이 제공되도록 제어할 수 있다. 제어 로직(134)은 페이지 버퍼(133)를 제어함으로 선택된 페이지에 프로그램 데이터가 제공되도록 할 수 있다.

도 3은 도 1의 메모리 시스템을 구동하기 위한 소프트웨어의 계층 구조를 보여주는 블록도이다. 도 3을 참조하면, 플래시 변환 계층(230)은 애플리케이션 소프트웨어(210)와 파일 시스템(220)으로부터 전달받은 논리 주소(예를 들면, 섹터 주소와 섹터 수)를 물리 주소(PA)로 변환한다.

플래시 변환 계층(230)은 논리 주소(LA)에 대응하는 불휘발성 메모리 장치(240)의 물리 주소(PA)를 맵핑하기 위하여 주소 맵핑 테이블(Address Mapping Table)을 구성할 수 있다. 여기서, 플래시 변환 계층(230)이 구동되는 위치는 메모리 컨트롤러(120, 도 1 참조)의 내부일 수 있다. 또는, 플래시 변환 계층(230)의 기능들이 호스트(110)와 메모리 컨트롤러(120)에 분할 (Partition)되어 구동될 수도 있다.

플래시 변환 계층(230)의 어드레스 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.

플래시 변환 계층(230)은 쓰기 요청이 발생하면 프리 블록의 수와 쓰기 패턴을 참조하여 적응적으로 점진적 머지 동작을 수행한다. 플래시 변환 계층(230)은 프리 블록의 수가 충분할 때에는 랜덤 쓰기 패턴에 대응하는 명령어 처리 사이클에서만 점진적 머지 동작을 실행한다. 그리고, 순차 쓰기 패턴에 대응하는 명령어 처리 사이클에서는 머지 동작을 최소화하거나, 아예 실행하지 않을 수도 있다. 플래시 변환 계층(230)에 있어서, 쓰기 성능을 결정하는 요소는 순차 쓰기 데이터에 대한 처리 속도이다. 따라서, 순차 쓰기 패턴에 대응하는 명령어 처리 사이클에서 머지 동작에 따른 퍼포먼스 저하가 차단될 수 있다.

도 4는 메모리 시스템의 소프트웨어 계층을 구체적으로 보여주는 블록도이다. 도 4를 참조하면, 메모리 시스템(300)은 파일 시스템(310), 플래시 변환 계층(320), 그리고 불휘발성 메모리 장치(330)를 포함한다. 플래시 변환 계층(320)은 파일 시스템(310)으로부터 쓰기 명령(CMD)과 쓰기 데이터(Data), 그리고 논리 어드레스(LA)를 입력받는다. 플래시 변환 계층(320)은 맵핑 테이블(321)을 사용하여 논리 어드레스(LA)를 물리 어드레스(PA)로 변환한다.

플래시 변환 계층(320)은 맵핑 테이블(321), 쓰기 패턴 분석기(322), 프리 블록 매니저(323), 그리고 머지 매니저(324)와 같은 모듈을 포함할 수 있다. 맵핑 테이블(321)을 참조하여 플래시 변환 계층(320)은 논리 블록 번호(LBN)를 물리 블록 번호(PBN)로 변환한다.

쓰기 패턴 분석기(322)는 파일 시스템(310)으로부터의 쓰기 명령(CMD), 쓰기 데이터(Data), 그리고 논리 어드레스(LA)들 중 적어도 하나를 참조하여 쓰기 패턴을 검출한다. 검출된 쓰기 패턴은 머지 매니저(324)에게 제공될 것이다. 쓰기 패턴 분석기(322)는 연속적으로 입력되는 데이터의 사이즈가 기준치(예를 들면, 16KB) 미만인 경우에는 랜덤 쓰기 패턴으로 인식할 수 있다. 또는, 쓰기 패턴 분석기(322)는 LRU(Least Recently Used), CFLRU(Clean-First LRU), CA(Clock Algorithm), SC(Second Chance), MDH(Multi-Dimensional Hashing)과 같은 알고리즘에 의해서 쓰기 패턴을 결정할 수 있다. 하지만, 쓰기 패턴의 분석 방법이 상술한 방식에만 국한되지 않음은 잘 이해될 것이다.

프리 블록 매니저(323)는 불휘발성 메모리 장치(330)에서 관리되는 프리 블록 풀(Free block pool)에 포함되는 프리 블록들을 관리한다. 프리 블록 매니저(323)는 사용 가능한 프리 블록들의 수를 머지 매니저(324)에 제공한다.

머지 매니저(324)는 프리 블록의 수에 따라 적응적으로 머지 양이 제어되는 점진적 머지 동작을 실행한다. 머지 매니저(324)는 쓰기 패턴 분석기(322)로부터 제공되는 쓰기 패턴과 프리 블록 매니저(323)로부터의 프리 블록의 수를 참조하여 점진적 머지의 양을 조정할 수 있다. 프리 블록의 수가 충분한 경우, 머지 매니저(324)는 순차 쓰기 패턴에 대응하는 명령어 사이클에서는 머지 동작을 생략하거나 최소화할 수 있다. 반면, 머지 매니저(324)는 프리 블록의 수가 부족한 경우에는 쓰기 패턴에 관계없이 모든 쓰기 명령어 사이클에서 점진적 머지를 수행할 수 있다. 머지 매니저(324)는 순차 쓰기 명령어 사이클에서 불필요한 머지 동작을 생략할 수 있다. 따라서, 본 발명의 머지 매니저(324)에 따르면, 쓰기 성능을 극대화할 수 있다.

불휘발성 메모리 장치(330)는 메타 영역(331), 데이터 영역(332), 로그 영역(333), 프리 영역(334)을 포함한다. 메타 영역(331)에는 머지 동작이나 가비지 컬렉션(Garbage collection) 등에 의해서 변경되는 맵핑 정보가 저장된다. 메타 영역(331)에는 플래시 변환 계층(320)에서 생성되는 맵핑 정보와 다양한 제어 정보들이 저장될 수 있다.

데이터 영역(332)은 복수의 데이터 블록으로 구성되며, 사용자 데이터를 저장한다. 로그 영역(333)은 하나 이상의 로그 블록으로 구성된다. 로그 블록(333)은 선택된 데이터 블록에 저장되는 데이터가 일시적으로 저장된다. 그 다음에, 머지(Merge) 동작을 통해, 로그 블록의 유효한 페이지와 데이터 블록의 유효한 페이지는 새로운 데이터 블록으로 복사된다. 본 발명의 플래시 변환 계층(320)에서는 이러한 머지 동작을 복수의 쓰기 명령 사이클 동안 분산하여 수행한다. 그리고 분산되어 수행되는 점진적인 머지 동작의 양과 시점이 프리 영역(334)에 존재하는 프리 블록의 수 및 데이터의 쓰기 패턴에 따라서 적응적으로 가변될 수 있다.

프리 영역(334)에는 프리 블록 풀(Free block pool)이 구성될 수 있다. 프리 블록은 로그 블록의 부족이 발생할 때 로그 블록으로 전환될 수 있다. 한편, 머지 동작 후에 소거된 데이터 블록 또는 로그 블록은 프리 블록으로 선택될 수 있다. 이와 같이 어느 하나의 메모리 블록은 머지 동작에 의해 데이터 블록, 로그 블록, 프리 블록으로 변환될 수 있다. 머지 동작에 따른 맵핑 정보의 변경은 메타 영역(331)에 저장된다.

이상에서는 본 발명의 플래시 변환 계층(320)에 포함되는 동작 모듈들이 간략히 설명되었다. 특히, 머지 매니저(324)는 프리 블록의 수와 데이터의 쓰기 패턴에 따른 적응적인 점진적 머지 동작을 수행한다.

도 5는 본 발명의 실시 예에 따른 머지 동작을 보여주는 블록도이다. 도 5를 참조하면, 메모리 컨트롤러(120, 도 1 참조)는 쓰기 동작시 불휘발성 메모리 장치(도 1 참조, 130)의 메모리 블록들을 데이터 영역(332), 로그 영역(333) 및 프리 영역(334)으로 구분하여 관리한다.

데이터 영역(332)에는 이미 데이터가 기입된 데이터 블록들이 포함된다. 예를 들면, 데이터 영역(332)에는 물리 블록 번호(PBN: Physical Block Number) 100, 101, 102, 103, 104, 105, 106, 107, 200 등에 대응하는 메모리 블록들이 포함될 수 있다.

로그 영역(333)에는 외부에서 선택된 데이터 블록을 갱신(Update)하기 위한 로그 블록(Log block)들이 포함된다. 예를 들면, 로그 영역(333)에는 700 및 703의 물리 블록 번호(PBN)를 갖는 로그 블록들이 포함될 수 있다. 로그 블록(700)은 데이터 블록(100)을 갱신하기 위하여 할당된다. 그리고 로그 블록(703)은 데이터 블록(103)을 갱신하기 위하여 할당되어 있다.

프리 영역(334)에는 머지 동작이나 가비지 컬렉션에 의해서 무효화된 데이터를 가지거나, 소거된 메모리 블록들이 포함될 수 있다. 프리 영역(334)은 110, 111, …, 199 등의 물리 블록 번호(PBN)를 갖는 메모리 블록들을 포함하는 것으로 가정한다. 데이터의 쓰기 동작시에 새로운 로그 블록이 필요하면, 프리 영역(334)에 위치하는 프리 블록들 중 어느 하나가 로그 블록으로 전환될 수 있다.

다시 도면을 참조하면, 하나의 데이터 블록에는 적어도 하나의 로그 블록이 할당될 수 있다. 즉, 호스트(110, 도 1 참조)가 선택한 하나의 논리 블록에 대해서, 메모리 시스템 내부적으로는 두 개의 물리 블록이 할당될 수 있다. 예를 들면, 호스트(110)의 논리 어드레스(LA)에 의해서 지정되는 어느 하나의 논리 블록에 대해 메모리 컨트롤러(120)는 데이터 블록(100)과 로그 블록(700)을 할당한다. 이러한 의미에서, 도 5에 도시된 혼합 맵핑 방법은 '1:2 맵핑'이라고도 한다. '1:2 맵핑'에 의하면, 로그 블록(700)은 데이터 블록(100)에 해당하는 페이지 데이터만을 업데이트할 수 있다. 하지만, 본 발명의 점진적 머지 방법은 혼합 맵핑이나 1:2 맵핑에만 국한되지 않는다. 프리 블록 또는 그와 유사한 기능으로 메모리 블록을 관리하는 모든 맵핑 방법에서 본 발명의 이점이 적용될 수 있을 것이다.

호스트(110, 도 1 참조)로부터 쓰기 요청(Write request)이 전달되면, 메모리 컨트롤러(120, 도 1 참조)는 호스트(110)로부터 지정된 해당 데이터 블록에 할당된 로그 블록이 있는지를 검사한다. 해당 데이터 블록에 할당된 로그 블록이 있으면, 할당된 로그 블록이 사용된다. 그러나 해당 데이터 블록에 할당된 로그 블록이 없으면, 메모리 컨트롤러(120)는 프리 영역(334)의 프리 블록들 중 어느 하나를 새로운 로그 블록으로 할당한다.

만일, 로그 블록(700)에 갱신되는 데이터와 데이터 블록(100)의 유효 데이터가 하나의 데이터 블록에 해당하는 크기를 가지면, 로그 블록(700)과 데이터 블록(100)은 머지(Merge)된다. 로그 블록(700)과 데이터 블록(100)에 존재하는 유효한 페이지 데이터는 프리 영역(334)에 존재하는 어느 하나의 블록에 순차적(In-place-order)으로 복사된다. 머지된 데이터가 복사된 프리 블록은 호스트(110)에서 제공된 논리 어드레스(LA)에 대응하는 새로운 데이터 블록으로 지정된다. 그리고 로그 블록(700)과 데이터 블록(100)은 소거되어 프리 영역(334)에 할당될 수 있다.

본 발명에 따른 메모리 시스템에서는 상술한 머지 동작이 복수의 명령어들이 수행되는 시점에 분산되어 발생한다. 즉, 하나의 쓰기 명령어가 처리되는 사이클에서 상술한 머지 동작의 일부분만 실행될 수 있다. 본 발명에 따른 점진적 머지에 따르면, 상술한 하나의 쓰기 명령어 사이클에서 수행되는 부분 머지의 양이 가변될 수 있다. 그리고 부분 머지의 사이즈는 상술한 프리 영역(334)에 포함되는 프리 블록의 수와 입력되는 데이터의 쓰기 패턴에 근거하여 결정될 수 있다.

결론적으로 본 발명의 쓰기 방법에 따르면, 하나의 명령어 사이클에서 이루어지는 점진적인 머지 사이즈는 프리 블록의 수에 따라서 결정된다. 특히, 프리 블록의 수가 충분한 상황에서는 순차 쓰기 패턴에 대응하는 명령어 사이클에서 머지 동작은 생략되거나 또는 최소 머지 사이즈로 실시될 수 있다. 따라서, 순차 쓰기 데이터에 대한 쓰기 성능이 극대화될 수 있다. 또한, 프리 블록의 수가 기준치에 미치지 못하는 경우에는 쓰기 패턴에 관계없이 머지 사이즈를 증가시킬 수 있어 프리 블록을 신속히 확보할 수 있다.

도 6은 랜덤 쓰기 패턴에서의 데이터 블록과 로그 블록들을 보여주는 도면이다. 도 6을 참조하면, 랜덤 쓰기 패턴에서는 상대적으로 많은 수의 로그 블록이 사용된다. 그러므로 랜덤 쓰기 패턴의 쓰기 명령이 제공되면, 상대적으로 많은 수의 프리 블록이 요구된다. 좀더 구체적으로 설명하면 다음과 같다.

데이터 영역(Data area)은 100, 101, …, 109의 물리 블록 번호(PBN: Physical Block Number)를 갖는 데이터 블록들로 구성된다. 로그 영역(Log area)은 700, 701, 702, 703의 물리 블록 번호(PBN)를 갖는 로그 블록들로 구성된다. 도면에서 도시되지는 않았지만, 프리 영역(Free area)에는 복수의 물리 블록이 포함될 수 있다.

도시된 바와 같이, 로그 블록(LB700)은 데이터 블록(DB100)에 할당되어 있고, 로그 블록(LB701)은 데이터 블록(DB103)에 할당되어 있다. 그리고 로그 블록(LB702)은 데이터 블록(DB104), 로그 블록(LB703)은 데이터 블록(DB106)에 할당되어 있다.

데이터 쓰기 요청(Write request)을 하면, 플래시 변환 계층(도 4 참조, 320)은 해당 데이터 블록에 할당된 로그 블록이 있는지를 체크 한다. 해당 데이터 블록에 할당된 로그 블록이 있으면, 할당된 로그 블록에 쓰기 요청된 데이터가 기입된다. 그러나 해당 데이터 블록에 할당된 로그 블록이 없으면, 플래시 변환 계층(FTL)은 프리 블록들 중 어느 하나를 해당 데이터 블록에 대응하는 새로운 로그 블록으로 할당한다.

데이터 블록(DB100)의 논리 페이지 1(Page 1)을 저장하기 위해 로그 블록(LB700)의 물리 페이지(PPN 0)가 사용된다. 데이터 블록(DB100)의 물리 페이지(PPN 1)는 무효화된다. 또한, 데이터 블록(DB103)의 논리 페이지(Page 3)를 갱신하기 위하여 로그 블록(LB701)의 물리 페이지(PPN 0)가 사용된다. 데이터 블록(DB103)의 물리 페이지(PPN 3)는 무효화된다.

그리고 데이터 블록(DB104)의 논리 페이지 1, 3(Page 1, Page 3)을 저장하기 위해 로그 블록(LB702)의 물리 페이지들(PPN 0, PPN1)이 사용된다. 데이터 블록(DB104)의 페이지들에 대응하는 데이터들(Page 1, Page 3)은 무효화된다. 또한, 데이터 블록(DB106)의 논리 페이지(Page 2)를 갱신하기 위하여 로그 블록(LB703)의 물리 페이지(PPN 0)가 사용된다. 데이터 블록(DB106)의 물리 페이지(PPN 2)는 무효화된다.

이러한 방식의 랜덤 쓰기 패턴의 쓰기 데이터에 의해서 상대적으로 많은 로그 블록이 소모된다. 따라서, 랜덤 쓰기 패턴에 대응하는 쓰기 명령어가 제공되면, 메모리 시스템은 타임 아웃을 회피하는 조건하에서 점진적 머지를 수행한다. 본 발명의 점진적 머지 방법에 따르면, 프리 블록의 수가 부족해지면, 랜덤 쓰기 명령어 사이클에서도 머지 사이즈를 증가시켜 신속히 프리 블록의 수를 적정 수준으로 회복할 수 있다. 따라서, 프리 블록 수의 부족에 따른 퍼포먼스 저하를 줄일 수 있다.

도 7은 순차 쓰기 패턴에서의 데이터 블록과 로그 블록들을 보여주는 도면이다. 도 7을 참조하면, 순차 쓰기 패턴에서는 랜덤 쓰기 패턴에 비하여 상대적으로 적은 수의 로그 블록이 사용된다.

데이터 영역(Data area)은 100, …, 107, 200의 물리 블록 번호(PBN: Physical Block Number)를 갖는 데이터 블록들을 포함한다. 로그 영역(Log area)은 물리 블록 번호(LB700, LB701)의 로그 블록들로 구성된다. 도면에서 도시되지는 않았지만, 프리 영역(Free area)에는 복수의 물리 블록이 포함될 수 있다.

도시된 바와 같이, 로그 블록(LB700)은 데이터 블록(DB100)에 할당되어 있고, 로그 블록(LB701)은 데이터 블록(DB103)에 할당되어 있다. 순차 쓰기 패턴으로 데이터가 입력되면, 로그 블록에는 순차적으로 데이터가 기입된다.

데이터 블록(DB100)의 논리 페이지들(Page 0 ~ Page 3)에 연속적으로 제공되는 데이터를 저장하기 위해 로그 블록(LB700)의 물리 페이지들(PPN 0 ~ PPN 3)이 사용된다. 데이터 블록(DB100)의 물리 페이지들에 저장된 이전 데이터는 무효화된다. 그리고 데이터 블록(DB100)은 프리 블록으로 직접 전환될 수 있다. 따라서, 순차 쓰기 패턴의 데이터가 기입되는 명령어 처리 사이클에서는 상대적으로 프리 블록의 소모가 적다.

이러한 방식의 순차 쓰기 패턴의 쓰기 데이터에 의해서 상대적으로 적은 로그 블록이 소모된다. 본 발명의 실시 예에 따르면, 순차 쓰기 패턴에 대응하는 쓰기 명령어 사이클에서는 프리 블록의 수에 기반한 점진적 머지 동작이 실시된다. 프리 블록의 수가 충분한 경우에는, 순차 쓰기 명령어 사이클 동안에는 점진적 머지 동작이 아예 실행되지 않을 수도 있다. 따라서, 순차 쓰기 패턴의 명령어 처리 속도를 높일 수 있다. 그러나, 프리 블록의 수가 기준치보다 적어지는 시점에서는 순차 쓰기 패턴에 대응하는 쓰기 명령어 사이클 동안에 머지 사이즈는 증가될 것이다.

도 8은 본 발명의 프리 블록 레벨링 방법을 예시적으로 보여주는 블록도이다. 도 8을 참조하면, 프리 영역에 포함되는 프리 블록의 수는 복수의 레벨(LV0~LV4)들로 분류될 수 있다. 그리고 각각의 레벨에 따라 점진적 머지의 사이즈가 결정된다.

먼저, 프리 영역(또는, 프리 블록 풀)에 포함되는 프리 블록의 수가 기준치(TH4) 이상인 경우에는 프리 블록 레벨(Free Block Level: 이하, FBL)의 수는 제 4 레벨(LV4)로 정의된다. 그리고 프리 블록 레벨(FBL)이 제 4 레벨(LV4)에 해당되는 경우, 순차 쓰기 패턴에 대응하는 명령어 사이클에서는 머지를 수행하지 않도록 설정(No merge)될 수 있다.

전체 프리 블록의 수가 기준치(TH3) 이상이고 기준치(TH4)보다 적으면, 프리 블록 레벨(FBL)은 제 3 레벨(LV3)로 정의된다. 프리 블록 레벨(FBL)이 제 3 레벨(LV3)에 대응하는 경우에는 1회의 점진적 머지 동작시에 1/p 블록(예를 들면, 1 Page)의 데이터가 머지되도록 설정될 수 있다.

전체 프리 블록의 수가 기준치(TH2) 이상이고 기준치(TH3)보다 적으면, 프리 블록 레벨(FBL)은 제 2 레벨(LV2)로 정의된다. 프리 블록 레벨(FBL)이 제 2 레벨(LV2)에 대응하는 경우에는 1회의 점진적 머지 동작시에 1/m 블록(예를 들면, 8 Page)의 데이터가 머지되도록 설정될 수 있다.

전체 프리 블록의 수가 기준치(TH1) 이상이고 기준치(TH2) 보다 적으면, 프리 블록 레벨(FBL)은 제 1 레벨(LV1)로 정의된다. 프리 블록 레벨(FBL)이 제 1 레벨(LV1)에 대응하는 경우에는 1회의 점진적 머지 동작시에 1/n 블록(예를 들면, 32 Page)의 데이터가 머지되도록 설정될 수 있다. 여기서, n, m, p는 각각 자연수이며, (n＜m＜p)의 대소 관계를 갖는다.

그리고, 프리 블록의 수가 급격히 감소하여 기준치(TH1) 보다 적어지면, 프리 블록 레벨(FBL)은 제 0 레벨(LV0)로 정의된다. 프리 블록 레벨(FBL)이 제 0 레벨(LV0)에 대응하는 경우, 1회의 머지 동작시에 하나의 블록에 대응하는 데이터가 머지되도록 설정될 수 있다. 따라서, 프리 블록 레벨(FBL)이 제 0 레벨(LV0)인 경우에는 하나의 쓰기 명령어 사이클 동안에 하나의 블록 크기에 해당하는 데이터가 머지될 수 있다.

여기서, 제 0 레벨(LV0)은 프리 블록의 수가 절대적으로 부족한 상태의 프리 블록 레벨(FBL)을 나타낸다. 그리고 제 4 레벨(LV4)은 프리 블록의 수가 충분한 상태의 프리 블록 레벨(FBL)을 예시적으로 나타낸다. 제 1 내지 제 3 레벨들(LV1~LV3)에 대응하는 프리 블록 레벨들(FBLs)은 그 사이에 포함되는 다양한 프리 블록 상태들을 나타내는 값들이다.

이상에서는 프리 블록의 수에 따른 프리 블록의 레벨링 방법을 예시적으로 설명하였다. 그러나 프리 블록의 레벨 수나, 각각의 프리 블록 레벨을 결정하는 기준치들(TH0~TH4)의 수는 다양한 크기로 변경될 수 있음이 잘 이해될 것이다.

도 9는 본 발명에 따른 점진적 머지 방법을 간략히 보여 주는 순서도이다. 도 9를 참조하면, 프리 블록의 수와 쓰기 패턴에 따라 머지 사이즈의 조절이 가능한 본 발명의 점진적 머지 방법이 도시된다. 이하에서는 도 1 및 도 4를 참조하여 본 발명의 머지 방법이 설명될 것이다.

S110 단계에서, 메모리 컨트롤러(120, 도 1 참조)는 호스트(110)로부터 쓰기 명령어를 수신한다. 쓰기 명령어의 수신에 따라 메모리 컨트롤러(120)에서 구동되는 플래시 변환 계층(320, 도 4 참조)은 본 발명에 따른 점진적 머지 동작을 위한 제반 제어 동작을 개시할 것이다.

S120 단계에서, 플래시 변환 계층(320)은 현재 확보된 프리 블록의 수를 검출한다. 프리 블록의 수는, 메모리 시스템의 외부로부터 제공되는 쓰기나 삭제 명령 또는 메모리 시스템의 내부에서 발생하는 가비지 컬렉션과 같은 메모리 관리 동작에 의해서 변동될 수 있다. 현재 확보된 프리 블록의 수가 검출되면, 도 8에서 설명된 방식으로 기준치들(TH0~TH4)에 따라 프리 블록 레벨(FBL)이 결정될 것이다.

S130 단계에서, 플래시 변환 계층(320)은 결정된 프리 블록 레벨(FBL)에 따라 머지 사이즈를 결정한다. 예를 들면, 앞서 설명된 도 8의 기준에 따라 머지 사이즈가 결정될 수 있다. 즉, 프리 블록 레벨들 각각에 서로 다른 머지 사이즈가 결정될 수 있다. 프리 블록 레벨(FBL)에 따라 점진적 머지의 사이즈를 결정하는 동작은 앞서 설명된 도 8에서 상세히 설명되었으므로 이하에서는 생략하기로 한다.

S140 단계에서, 플래시 변환 계층(320)은 충분한 수의 프리 블록이 확보된 상태인지를 판단한다. 예를 들면, 플래시 변환 계층(320)은 프리 블록 레벨(FBL)이 제 4 레벨(LV4)에 해당되는지 아니면, 제 0 내지 제 3 레벨(LV0~LV3)에 해당되는지 판단한다. 만일, 프리 블록의 수가 기준치(TH4) 이상인 경우, 프리 블록의 레벨은 제 4 레벨(LV4)에 해당한다. 이 경우, 절차는 쓰기 패턴에 따라 다른 머지 사이즈로 점진적 머지를 수행하기 위한 S160 단계로 이동한다. 반면, 프리 블록의 수가 기준치(TH4)보다 적은 경우, 프리 블록의 레벨은 제 0 내지 3 레벨(LV0~LV3)에 해당한다. 이 경우, 절차는 S150 단계로 이동한다. 여기서, 충분한 수의 프리 블록이 확보되었는지를 판단하는 기준은 사용자에 의해서 다양하게 변경될 수 있다. 예를 들면, 프리 블록 레벨(FBL)이 제 3 레벨(LV3)일 때에도 프리 블록의 수가 충분한 것으로 판단되도록 플래시 변환 계층(FTL)이 프로그램될 수 있을 것이다.

S150 단계에서, 플래시 변환 계층(320)은 결정된 머지 사이즈에 따라 점진적 머지 동작을 수행한다. 예를 들면, S130 단계에서 결정된 머지 사이즈가 1/n 블록인 경우, 플래시 변환 계층(320)에 포함되는 머지 매니저(324, 도 4 참조)는 1/n 블록 사이즈의 점진적 머지 동작을 실행한다. 특히, 이 경우에는 쓰기 패턴에 관계없이 1/n 블록의 점진적 머지 동작이 실행될 것이다.

S150 단계의 점진적 머지 동작이 완료되면, 절차는 S190 단계로 이동한다. S190 단계에서, 쓰기 요청에 대응하는 쓰기 동작이 실행된다. 쓰기 동작이 완료되면, 하나의 쓰기 명령어 사이클이 종료된다.

S160 단계는 충분한 수의 프리 블록들이 확보된 경우에 실행된다. 플래시 변환 계층(320)은 S110 단계에서 수신된 쓰기 요청에 대한 쓰기 패턴을 분석한다. 특히, 플래시 변환 계층(320)에 포함되는 쓰기 패턴 분석기(322, 도 4 참조)는 수신된 쓰기 명령어 및 어드레스, 쓰기 데이터 등을 참조하여 쓰기 패턴을 판단한다.

쓰기 패턴 분석기(322)는 다양한 방식으로 쓰기 패턴을 결정할 수 있다. 예를 들면, 쓰기 패턴 분석기(322)는 연속적으로 입력되는 데이터의 사이즈가 기준(예를 들면, 16KB) 미만인 경우에는 랜덤 쓰기 패턴으로 인식할 수 있다. 또는, 쓰기 패턴 분석기(322)는 LRU(Least Recently Used), CFLRU(Clean-First LRU), CA(Clock Algorithm), SC(Second Chance), MDH(Multi-Dimensional Hashing)과 같은 알고리즘에 의해서 쓰기 패턴을 결정할 수 있다. 하지만, 쓰기 패턴의 분석 방법이 상술한 방식에만 국한되지 않음은 잘 이해될 것이다. 쓰기 패턴이 랜덤 쓰기로 판단되면, 절차는 S170 단계로 이동한다. 반면 쓰기 패턴이 순차 쓰기로 판단되는 경우, 절차는 S180 단계로 이동한다.

S170 단계에서, 랜덤 쓰기 패턴에서 정의되는 최소한의 머지 사이즈로 점진적 머지 동작이 실시된다. 이 경우, 타임-아웃 조건만 만족시킬 수 있는 점진적 머지 동작이 실시될 수 있다. 예를 들면, 한 번의 머지 동작 동안에 최소의 머지 사이즈에 대응하는 1/p 블록 사이즈의 데이터가 머지되는 점진적 머지 동작이 실행될 수 있다.

S170 단계의 점진적 머지 동작이 완료되면, 절차는 S190 단계로 이동한다. S190 단계에서, 쓰기 요청에 대응하는 쓰기 동작이 실행된다. 쓰기 동작이 완료되면, 하나의 쓰기 명령어에 대응하는 처리 사이클이 종료된다.

S180 단계에서, 플래시 변환 계층(320)은 머지 동작을 생략할 수 있다. 따라서, 충분한 수의 프리 블록이 확보된 상태에서 순차 쓰기의 명령어 사이클에서는 점진적 머지 동작이 실행되지 않을 수 있다. 이 경우, 순차 쓰기 패턴에 대응하는 명령어 사이클의 처리 속도를 향상시킬 수 있다. 여기서, 충분한 수의 프리 블록이 확보된 상태에서 실행되는 순차 쓰기 패턴에 대응하는 명령어 사이클에서 점진적 머지가 실행되지 않는 것으로 본 발명의 실시 예가 설명되었다. 하지만, 본 발명은 이에 국한되지 않음은 잘 이해될 것이다. 이 경우, 쓰기 동작의 퍼포먼스 저하를 최소화하기 위한 머지 사이즈(예를 들면, 1 page)로 설정될 수도 있을 것이다.

S190 단계에서, 메모리 컨트롤러(120)는 점진적 머지가 완료되었으므로 쓰기 요청된 데이터를 선택된 메모리 블록에 기입한다. 예를 들면, 선택된 데이터 블록에 할당된 로그 블록에 쓰기 데이터가 프로그램될 수 있다. 쓰기 데이터의 기입이 완료되면, 하나의 쓰기 명령에 대응하는 쓰기 사이클은 종료된다.

결국, 본 발명의 점진적 머지 동작에 있어서, 1회의 부분 머지 동작 동안에 머지되는 데이터의 양은 프리 블록의 수에 따라, 그리고 쓰기 패턴에 따라 적응적으로 변할 수 있다. 프리 블록의 수가 부족한 경우에는 쓰기 패턴에 관계없이 머지 사이즈를 증가시켜 빠르게 프리 블록의 수를 확보할 수 있다. 그리고 프리 블록의 수가 증가할수록 부분 머지 동작 동안 머지되는 데이터의 사이즈를 줄일 수 있다. 특히, 순차 쓰기 패턴에 대응하는 명령어 사이클에서는 극단적인 경우에는 점진적 머지를 실행하지 않을 수도 있다. 따라서, 쓰기 성능에 크게 영향을 미치는 순차 쓰기 패턴 데이터에 대한 쓰기 성능을 높일 수 있다.

도 10은 도 9의 S130 단계를 구체적으로 보여주는 순서도이다. 도 10을 참조하면, 프리 블록 레벨(FBL)에 따라 머지 사이즈가 결정된다.

S131 단계에서, 플래시 변환 계층(320)은 프리 블록 레벨(FBL)이 제 0 레벨(LV0)인지 체크한다. 제 0 레벨(LV0)의 프리 블록 레벨(FBL)은 프리 블록의 수가 절대적으로 부족한 상태를 나타낸다. 프리 블록 레벨(FBL)이 제 0 레벨(LV0)인 경우, 절차는 S132 단계로 이동한다. 하지만, 프리 블록 레벨(FBL)이 제 0 레벨(LV0)이 아닌 경우, 절차는 S133 단계로 이동한다.

S132 단계에서, 플래시 변환 계층(320)은 가능한 신속히 프리 블록을 확보해야 한다. 따라서, 플래시 변환 계층(320)은 1회의 점진적 머지 동작이라 할지라도 1개의 프리 블록을 확보하기 위한 머지 사이즈를 결정하게 될 것이다. 도 9에서 설명한 바와 같이, 쓰기 패턴에 관계없이 하나의 명령어 사이클에서 하나의 프리 블록을 생성하기 위한 머지 동작이 실행될 수 있다.

S133 단계에서, 플래시 변환 계층(320)은 프리 블록 레벨(FBL)이 제 1 레벨(LV1)인지 체크한다. 만일, 프리 블록 레벨(FBL)이 제 1 레벨(LV1)인 경우, 절차는 S134 단계로 이동한다. 하지만, 프리 블록 레벨(FBL)이 제 1 레벨(LV1)이 아닌 경우, 절차는 S135 단계로 이동한다. S134 단계에서, 플래시 변환 계층(320)은 1/n 블록을 머지 사이즈로 결정한다.

S135 단계에서, 플래시 변환 계층(320)은 프리 블록 레벨(FBL)이 제 2 레벨(LV2)인지 체크한다. 만일, 프리 블록 레벨(FBL)이 제 2 레벨(LV2)인 경우, 절차는 S136 단계로 이동한다. 하지만, 프리 블록 레벨(FBL)이 제 2 레벨(LV2)이 아닌 경우, 절차는 S137 단계로 이동한다. S136 단계에서, 플래시 변환 계층(320)은 1/m 블록을 머지 사이즈로 결정한다.

S137 단계에서, 플래시 변환 계층(320)은 프리 블록 레벨(FBL)이 제 3 레벨(LV3)인지 체크한다. 만일, 프리 블록 레벨(FBL)이 제 3 레벨(LV3)인 경우, 절차는 S138 단계로 이동한다. 하지만, 프리 블록 레벨(FBL)이 제 3 레벨(LV3)이 아닌 경우, 절차는 S140 단계로 이동할 것이다. S138 단계에서, 플래시 변환 계층(320)은 1/p 블록을 머지 사이즈로 결정한다.

이상에서는 머지 사이즈를 결정하기 위한 방법이 예시적으로 설명되었다. 하지만, 머지 사이즈의 크기와 기준은 다양하게 변경될 수 있음은 잘 이해될 것이다.

도 11은 순차 쓰기와 랜덤 쓰기가 교대로 제공되는 명령어 시퀀스에서 본 발명의 실시 예에 따른 머지 동작을 예시적으로 보여주는 타이밍도이다. 도 11을 참조하면, T0 시점에 1개의 프리 블록이 소진되고, 순차 쓰기(SEQ)와 랜덤 쓰기(RAN) 명령어들이 교대로 입력되는 것으로 가정한다. 이러한 명령어 시퀀스는 메모리 시스템의 성능을 평가하기 위한 'Speed class scenario'로 제공될 수도 있을 것이다.

프리 블록의 소진에 따라, T0 시점 이후에는 프리 블록 레벨(FBL)이 제 3 레벨(LV3)로 설정된다고 가정하자. 그러면, 순차적으로 입력되는 명령들 각각의 실행 사이클에서는 점진적 머지가 실시될 것이다. 앞서 설명된 도 8 및 도 10의 기준에 따르면, 명령어들 각각의 쓰기 패턴과는 관계없이 각각의 명령어 사이클에서는 1/p 블록의 데이터가 머지될 것이다. 물론, 각각의 명령어들의 실행에 따라 프리 블록이 추가로 소진되거나, 프리 블록이 생성될 수도 있을 것이다.

이러한 복수의 명령어 사이클들의 실행과 점진적 머지에 따라 T1 시점에서 프리 블록 레벨(FBL)이 제 4 레벨(LV4)로 변경되는 것으로 가정하자. 그러면, T1 시점 이후의 명령어 사이클에서는 쓰기 패턴에 따라 머지되는 데이터의 사이즈가 달라진다. 즉, 순차 쓰기 패턴의 명령어 사이클에서는 머지가 아예 실행되지 않을 수 있다. 하지만, 랜덤 쓰기 패턴에서는 1/p 블록의 점진적 머지가 이루어진다.

따라서, 프리 블록의 수가 충분한 제 4 레벨(LV4)의 프리 블록 레벨(FBL)에서 순차 쓰기 패턴에 대응하는 명령어의 처리 성능이 향상될 수 있다. 왜냐하면, 명령어 사이클 내에서 이루어져야 하는 머지 동작이 생략될 수 있기 때문이다. 순차 쓰기 성능이 메모리 시스템의 쓰기 성능의 주요 변수임을 고려할 때, 메모리 시스템의 쓰기 성능의 향상이 기대된다.

도 12a, 12b, 12c는 각각 프리 블록의 수가 충분한 상태에서 다양한 머지 방식에서의 쓰기 성능을 보여주는 타이밍도들이다. 도 12a는 일반적인 머지 방식을 사용하는 경우, 도 12b는 일반적인 점진적 머지를 사용하는 경우, 그리고 도 12c는 본 발명의 실시 예에 따른 점진적 머지 방법을 사용하는 경우를 각각 보여준다.

일반적인 머지 방식을 설명하는 도 12a를 참조하면, 충분한 수의 프리 블록이 확보된 상태에서도 하나의 블록이 소진된 것으로 가정하자. 연속적으로 입력되는 쓰기 요청들 중에서 최초에 입력되는 순차 쓰기 명령(SEQ)의 실행 사이클에서 1개의 프리 블록을 생성하기 위한 머지 동작이 이루어진다. 머지 동작에 소요되는 시간이 길어지면, 이런 경우에는 호스트의 타임-아웃(Time-out) 조건을 만족하기가 어려울 수 있다.

도 12b를 참조하면, 충분한 수의 프리 블록이 확보되었다 하더라도 연속적으로 입력되는 쓰기 명령어들 각각의 실행 사이클에서 점진적 머지가 실시된다. 따라서, 순차 쓰기 패턴의 쓰기 요청을 실행하는 사이클에서도 랜덤 쓰기 패턴의 명령어 실행 사이클과 동일하게 점진적 머지가 이루어진다. 따라서, 순차 쓰기 동작의 성능이 저하될 수 있다.

도 12c를 참조하면, 본 발명의 점진적 머지 방법에 따르면 충분한 수의 프리 블록이 확보된 상태에서는 쓰기 패턴에 따라 선택적으로 점진적 머지가 이루어진다. 예를 들면, 순차 쓰기 패턴의 명령어 사이클에서는 점진적 머지가 실시되지 않는다. 그리고 랜덤 쓰기 패턴의 명령어 사이클에서만 점진적 머지가 발생한다. 따라서, 순차 쓰기 데이터에 대한 처리 사이클의 간소화로 쓰기 성능이 향상될 수 있다.

도 13은 본 발명의 다른 실시 예를 보여주기 위한 도면이다. 플래시 메모리 장치와 같은 불휘발성 메모리에서는 프로그램-소거 회수(Program-Erase cycle)의 증가에 따라 배드 블록의 수가 증가할 수 있다. 배드 블록은 데이터를 저장하는 경우, 에러를 유발할 수 있으므로 더 이상 사용되지 못한다. 배드 블록으로 판단되는 메모리 블록은 플래시 변환 계층(FTL)에서 데이터를 저장하는 블록으로 사용하지 않는다. 따라서, 배드 블록의 수가 증가하면, 그만큼 데이터 블록이나 로그 블록, 프리 블록으로 사용되는 메모리 블록의 수가 감소하게 될 것이다. 따라서, 배드 블록의 증가에 대비하여 프리 블록의 수에 대한 레벨링을 달리하면 그만큼 쓰기 성능의 저하를 막을 수 있다.

먼저, 배드 블록의 수가 기준치를 넘지 못했을 경우에는, 최초 설정된 제 1 기준치(TH1, TH2, TH3, TH4)에 따라 프리 블록 레벨(FBL)을 결정한다. 따라서, 도 8에서 설명된 방식으로 점진적 머지의 사이즈가 결정될 수 있다.

하지만, 배드 블록의 수가 임계치(K)에 도달하면, 새로운 제 2 기준치(TH1′, TH2′, TH3′, TH4′)에 따라 프리 블록의 레벨링이 수행된다. 이 경우, 프리 영역(또는, 프리 블록 풀)에 포함되는 프리 블록의 수가 기준치(TH4′) 이상인 경우에는 프리 블록 레벨(FBL)이 제 4 레벨(LV4)로 정의된다. 그리고, 전체 프리 블록의 수가 기준치(TH3′) 이상이고 기준치(TH4′)보다 적으면, 프리 블록 레벨(FBL)은 제 3 레벨(LV3)로 정의된다. 전체 프리 블록의 수가 기준치(TH2′) 이상이고 기준치(TH3′)보다 적으면, 프리 블록 레벨(FBL)은 제 2 레벨(LV2)로 정의될 수 있다. 전체 프리 블록의 수가 기준치(TH1′) 이상이고 기준치(TH2′)보다 적으면, 프리 블록 레벨(FBL)은 제 1 레벨(LV1)로 정의될 수 있다. 그리고, 프리 블록의 수가 급격히 감소하여 기준치(TH1′) 보다 적거나 같으면, 프리 블록 레벨은 제 0 레벨(LV0)로 정의될 수 있다.

프리 블록 레벨들(LV0, LV1, LV2, LV3, LV4) 각각에 대한 점진적 머지의 사이즈는 배드 블록을 고려하지 않은 경우와 동일하게 적용될 수 있다. 예를 들면, 프리 블록 레벨(FBL)이 제 0 레벨(LV0)에 대응하는 경우에는 1회의 점진적 머지 동작시에 하나의 블록에 대응하는 데이터가 머지되도록 설정될 수 있다. 따라서, 제 0 레벨(LV0)에 대응하는 경우에는 하나의 명령어 사이클에서 하나의 블록 크기에 해당하는 데이터가 머지될 수 있다.

상술한 방식에 따라 프리 블록의 레벨링 기준을 조정하여 적용하면, 사용 가능한 메모리 블록의 수가 감소하더라도 쓰기 성능의 저하를 최소화할 수 있다.

도 14는 본 발명의 다른 실시 예에 따른 점진적 머지 방법을 간략히 보여 주는 순서도이다. 도 14를 참조하면, 프리 블록의 수와 쓰기 패턴, 그리고 배드 블록의 수에 따라 적응적으로 머지 사이즈를 조정할 수 있는 본 발명의 점진적 머지 방법이 도시된다.

S210 단계에서, 메모리 컨트롤러(120, 도 1 참조)는 호스트(110)로부터 쓰기 명령어를 수신한다. 쓰기 명령어의 수신에 따라 메모리 컨트롤러(120)에서 구동되는 플래시 변환 계층(320, 도 4 참조)은 본 발명에 따른 점진적 머지 동작을 위한 제반 제어 동작을 개시할 것이다.

S220 단계에서, 플래시 변환 계층(320)은 현재 확보된 프리 블록의 수 및 배드 블록(Bad block)의 수를 검출한다.

S230 단계에서, 플래시 변환 계층(320)은 배드 블록의 수가 임계치(K)에 도달했는지의 여부에 따라 제 1 기준치(TH1, TH2, TH3, TH4) 또는 제 2 기준치(TH1′, TH2′, TH3′, TH4′)에 따라 프리 블록 레벨(FBL)을 결정한다. 제 1 기준치(TH1, TH2, TH3, TH4)는 배드 블록의 수가 임계치(K)에 도달하지 못한 경우에 프리 블록 레벨(FBL)을 결정하기 위해서 적용된다. 제 2 기준치(TH1′, TH2′, TH3′, TH4′)는 배드 블록의 수가 임계치(K)에 도달하거나 초과한 경우에 프리 블록 레벨(FBL)을 결정하기 위해서 적용된다.

S240 단계에서, 플래시 변환 계층(320)은 결정된 프리 블록 레벨(FBL)에 대응하는 점진적 머지의 사이즈를 결정한다.

S250 단계에서, 플래시 변환 계층(320)은 프리 블록 레벨(FBL)이 충분한 수의 프리 블록이 확보된 상태인지를 판단한다. 예를 들면, 플래시 변환 계층(320)은 프리 블록 레벨(FBL)이 제 4 레벨(LV4)에 해당되는지 아니면, 제 0 내지 제 3 레벨(LV0~LV3)에 해당되는지 판단한다. 만일, 프리 블록의 수가 기준치(TH4 또는 TH4′) 이상인 경우, 프리 블록의 레벨은 제 4 레벨(LV4)에 해당한다. 이 경우, 절차는 쓰기 패턴에 따라 다른 머지 사이즈로 점진적 머지를 수행하기 위한 S270 단계로 이동한다. 반면, 프리 블록의 수가 기준치(TH4 또는 TH4′)보다 적은 경우, 프리 블록의 레벨(FBL)은 제 0 내지 3 레벨(LV0~LV3)에 해당한다. 이 경우, 절차는 S260 단계로 이동한다.

S260 단계에서, 플래시 변환 계층(320)은 결정된 머지 사이에 따라 점진적 머지 동작을 수행한다. 예를 들면, S240 단계에서 결정된 머지 사이즈가 1/n 블록인 경우, 플래시 변환 계층(320)에 포함되는 머지 매니저(324)는 1/n 블록 사이즈의 점진적 머지 동작을 실행한다. 특히, 이 경우에는 쓰기 패턴에 관계없이 1/n 블록의 점진적 머지 동작이 실행될 것이다.

S260 단계의 점진적 머지 동작이 완료되면, 절차는 S280 단계로 이동한다. S280 단계에서, 쓰기 요청에 대응하는 쓰기 동작이 실행된다. 쓰기 동작이 완료되면, 하나의 쓰기 명령어 사이클이 종료된다.

충분한 수의 프리 블록들이 확보된 경우에 실행되는 S270 단계에서, 플래시 변환 계층(320)은 수신된 쓰기 요청에 대한 쓰기 패턴을 분석한다. 특히, 플래시 변환 계층(320)에 포함되는 쓰기 패턴 분석기(322, 도 4 참조)는 수신된 쓰기 명령어 및 어드레스, 쓰기 데이터 등을 참조하여 쓰기 패턴을 판단한다. 쓰기 패턴을 결정하기 위한 분석 알고리즘은 도 9에서 설명되었으므로, 이하에서는 자세한 설명은 생략하기로 한다. 쓰기 패턴의 검출에 따라 랜덤 쓰기 패턴으로 판단되면, 절차는 S272 단계로 이동한다. 반면, 순차 쓰기 패턴으로 판단되는 경우에 절차는 S274 단계로 이동한다.

S272 단계에서, 랜덤 쓰기 패턴에서 정의되는 최소 머지 사이즈로 점진적 머지 동작이 실시된다. 이 경우, 타임-아웃 조건만 만족시킬 수 있는 점진적 머지 동작이 실시될 수 있다. 예를 들면, 한 번의 머지 동작 동안에 최소의 머지 사이즈에 대응하는 1/p 블록 사이즈의 데이터가 머지되는 점진적 머지 동작이 실행될 수 있다. S272 단계의 점진적 머지 동작이 완료되면, 절차는 S280 단계로 이동한다. S280 단계에서, 쓰기 요청에 대응하는 쓰기 동작이 실행된다. 쓰기 동작이 완료되면, 하나의 쓰기 명령어 사이클이 종료된다.

S274 단계에서, 플래시 변환 계층(320)은 머지 동작을 생략할 수 있다. 따라서, 충분한 수의 프리 블록이 확보된 상태에서 순차 쓰기 명령어 사이클에서는 점진적 머지 동작이 실행되지 않는다. 따라서, 순차 쓰기 패턴의 쓰기 요청에 대한 동작 퍼포먼스를 향상시킬 수 있다. 여기서, 충분한 수의 프리 블록이 확보된 상태에서 실행되는 순차 쓰기 패턴의 명령어 사이클에서 점진적 머지가 실행되지 않는 것으로 본 발명의 실시 예가 설명되었다. 하지만, 본 발명은 이에 국한되지 않음은 잘 이해될 것이다.

S280 단계에서, 메모리 컨트롤러(120, 도 1 참조)는 점진적 머지가 완료되었으므로 쓰기 요청된 데이터를 선택된 메모리 블록에 기입한다. 예를 들면, 선택된 데이터 블록에 할당된 로그 블록에 쓰기 데이터가 프로그램될 수 있다. 쓰기 데이터의 기입이 완료되면, 하나의 쓰기 명령에 대응하는 쓰기 사이클은 종료된다.

본 발명의 점진적 머지 동작에 있어서, 배드 블록의 수를 참조하여 프리 블록의 레벨이 결정된다. 따라서, 진행성 결함에 의하여 배드 블록이 증가하는 메모리 시스템에서 배드 블록의 수를 고려하여 점진적 머지 사이즈가 조절될 수 있다. 따라서, 배드 블록의 증가에 따른 쓰기 성능 저하를 방지할 수 있다.

도 15는 도 14의 S230 단계를 예시적으로 보여주는 순서도이다. 도 15를 참조하면, 체크된 배드 블록의 수에 따라 프리 블록의 레벨을 결정하기 위한 기준치가 선택된다.

S232 단계에서, 배드 블록의 수가 임계치(K)에 도달했는지의 여부가 검출된다. 만일, 배드 블록의 수가 임계치(K)에 미치지 못했을 경우, 절차는 제 1 기준치(TH1, TH2, TH3, TH4)에 따라 프리 블록 레벨(FBL)을 결정하기 위한 S234 단계로 이동한다. 반면, 배드 블록의 수가 임계치(K)에 도달했거나 그 이상인 경우, 절차는 제 2 기준치(TH1′, TH2′, TH3′, TH4′)에 따라 프리 블록 레벨(FBL)을 결정하기 위한 S236 단계로 이동한다

S234 단계에서, 제 1 기준치(TH1, TH2, TH3, TH4)에 따라 프리 블록 레벨(FBL)이 결정된다. 제 1 기준치(TH1, TH2, TH3, TH4)에 따른 프리 블록 레벨(FBL)의 폭은 제 2 기준치(TH1′, TH2′, TH3′, TH4′)를 따를 때보다 상대적으로 넓다.

S236 단계에서, 제 2 기준치(TH1′, TH2′, TH3′, TH4′)에 따라 프리 블록 레벨(FBL)이 결정된다. 제 2 기준치(TH1′, TH2′, TH3′, TH4′)에 따라 프리 블록 레벨(FBL)이 결정되면, 배드 블록이 증가하여 전체적인 메모리 블록의 수가 감소하더라도, 프리 블록과 쓰기 패턴을 고려한 점진적 머지 성능의 저하는 방지될 수 있다.

도 16은 본 발명의 실시 예를 적용하는 솔리드 스테이트 디스크(SSD) 시스템을 보여주는 블록도이다. 도 16을 참조하면, SSD 시스템(1000)은 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 불휘발성 메모리 장치(1230)를 포함한다.

SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200)와의 물리적 연결을 제공한다. 즉, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 특히, SSD 컨트롤러(1210)는 호스트(1100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 컨트롤러(1210)는 불휘발성 메모리 장치(1230)를 액세스한다. 호스트(1100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.

SSD 컨트롤러(1210)는 호스트(1100)의 쓰기 요청에 따라 그리고 프리 블록의 수에 따라 실시되는 본 발명의 점진적 머지 동작을 수행할 수 있다. 또는, SSD 컨트롤러(1210)는 배드 블록의 수를 추가로 고려하여 본 발명의 실시 예에 따른 점진적 머지 동작을 수행할 수 있다. 본 발명의 점진적 머지 동작이 백그라운드 동작으로 진행되더라도 SSD 컨트롤러(1210)에 의해서 실시될 수 있을 것이다.

버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치(1230)로부터 읽혀진 데이터가 일시 저장된다. 호스트(1100)의 읽기 요청시에 불휘발성 메모리 장치(1230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(1220)는 캐시된 데이터를 직접 호스트(1100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 월등히 빠르다. 즉, 호스트(1100)의 인터페이스 속도가 월등히 높은 경우, 대용량의 버퍼 메모리(1220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다.

버퍼 메모리(1220)는 대용량의 보조 기억 장치로 사용되는 SSD(1200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다. 하지만, 버퍼 메모리(1220)가 여기의 개시에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

불휘발성 메모리 장치(1230)는 SSD(1200)의 저장 매체로서 제공된다. 예를 들면, 불휘발성 메모리 장치(1230)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다. 불휘발성 메모리 장치(1230)는 복수의 메모리 장치로 구성될 수 있다. 이 경우, 각각의 메모리 장치들은 채널 단위로 SSD 컨트롤러(1210)와 연결된다. 저장 매체로서 불휘발성 메모리 장치(1230)가 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다. 그리고 저장 매체로서 휘발성 메모리 장치(예를 들면, DRAM)이 포함될 수도 있다.

도 17은 본 발명의 실시 예에 따른 메모리 카드의 예를 보여준다. 메모리 카드 시스템(2000)은 호스트(2100)와 메모리 카드(2200)를 포함한다. 호스트(2100)는 호스트 컨트롤러(2110) 및 호스트 접속 유닛(2120)을 포함한다. 메모리 카드(2200)는 카드 접속 유닛(2210), 카드 컨트롤러(2220), 그리고 플래시 메모리(2230)를 포함한다.

호스트 접속 유닛(2120) 및 카드 접속 유닛(2210)은 복수의 핀으로 구성된다. 이들 핀에는 커맨드 핀, 데이터 핀, 클록 핀, 전원 핀 등이 포함되어 있다. 핀의 수는 메모리 카드(2200)의 종류에 따라 달라진다. 예로서, SD 카드는 9개의 핀을 가질 수 있다.

호스트(2100)는 메모리 카드(2200)에 데이터를 쓰거나, 메모리 카드(2200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(2110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(2100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(2120)을 통해 메모리 카드(2200)로 전송한다.

카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해 수신된 쓰기 커맨드에 응답하여, 카드 컨트롤러(2220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 메모리(2230)에 저장한다. 메모리(2230)는 호스트(2100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(2100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.

카드 컨트롤러(2220)는 호스트(2100)로부터의 제공되는 쓰기 데이터의 패턴과, 내부에서 관리되는 프리 블록의 수를 참조하여 적응적으로 점진적 머지 동작을 수행할 수 있다. 따라서, 순차 쓰기 동작의 퍼포먼스를 높여 전체적인 쓰기 성능의 개선이 가능하다. 카드 컨트롤러(2220)는 또한 배드 블록의 수를 참조하여 점진적 머지의 사이즈를 조정할 수 있을 것이다. 여기서, 메모리 장치(2230)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 카드(2200)는 점진적 머지의 사이즈를 적응적으로 조정하여 고성능의 쓰기 동작이 가능하다.

카드 접속 유닛(2210) USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.

도 18에는 플래시 메모리 장치(3120)를 포함한 컴퓨팅 시스템(3000)이 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(3000)은 시스템 버스(3600)에 전기적으로 연결된 마이크로프로세서(3200), 램(3300), 사용자 인터페이스(3400), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(3500) 및 메모리 시스템(3100)을 포함한다. 메모리 시스템(3100)은 도 16의 SSD 또는 도 17에 도시된 메모리 카드(2200)와 실질적으로 동일하게 구성될 것이다. 본 발명에 따른 컴퓨팅 시스템(3000)이 모바일 장치인 경우, 컴퓨팅 시스템(3000)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(3000)에는 응용 칩세트(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(3100)은 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.

메모리 컨트롤러(3110)는 마이크로프로세서(3200)의 쓰기 요청에 따라 쓰기 데이터의 패턴과, 내부에서 관리되는 프리 블록의 수를 참조하여 적응적으로 점진적 머지 동작을 수행할 수 있다. 따라서, 순차 쓰기 동작의 퍼포먼스를 높여 전체적인 쓰기 성능의 개선이 가능하다. 메모리 컨트롤러(3110)는 또한 배드 블록의 수를 참조하여 점진적 머지의 사이즈를 조정할 수 있을 것이다. 여기서, 플래시 메모리(3120)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(3100)은 점진적 머지의 사이즈를 적응적으로 조정하여 고성능의 쓰기 동작이 가능하다.

이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

110 : 호스트 120 : 메모리 컨트롤러
130 : 불휘발성 메모리 장치 131 : 셀 어레이
132 : 행 디코더 133 : 페이지 버퍼
134 : 제어 로직 210 : 응용 프로그램
220, 310 : 파일 시스템 230, 320 : 플래시 변환 계층(FTL)
240, 330 : 불휘발성 메모리 장치 321 : 맵핑 테이블
322 : 쓰기 패턴 분석기 323 : 프리 블록 매니저
324 : 머지 매니저 331 : 메타 데이터 영역
332 : 유저 데이터 영역 333 : 로그 영역
334 : 프리 영역 1100 : 호스트
1200 : SSD 1210 : SSD 컨트롤러
1220 : 버퍼 메모리 1230 : 불휘발성 메모리 장치
2100 : 호스트 2110 : 호스트 컨트롤러
2120 : 호스트 접속 유닛 2200 : 메모리 카드
2210 : 카드 접속 유닛 2220 : 카드 컨트롤러
2230 : 플래시 메모리 3000 : 컴퓨팅 시스템
3100 : 메모리 시스템 3110 : 메모리 컨트롤러
3120 : 플래시 메모리 장치 3200 : 중앙처리장치
3300 : 램 3400 : 유저 인터페이스
3500 : 모뎀 3600 : 시스템 버스

Claims

불휘발성 메모리 장치를 포함하는 저장 장치의 데이터 쓰기 방법에 있어서:
쓰기 요청을 수신하는 단계;
상기 불휘발성 메모리 장치의 현재 쓰기 성능에 따라 머지 사이즈 또는 머지 실행 여부를 결정하는 단계; 그리고
상기 결정된 머지 사이즈 또는 머지 실행 여부에 따라 머지 동작을 수행하는 단계를 포함하되,
상기 머지 동작을 수행하는 단계에서, 프리 블록의 수가 기준치 이상인 경우에는 상기 머지 동작이 생략되고,
상기 머지 동작은 한 번의 머지 동작에서 메모리 블록의 일부분 또는 전체가 머지되는 점진적 머지 동작인 것을 특징으로 하는 쓰기 방법.
삭제
제 1 항에 있어서,
상기 쓰기 성능은 현재의 프리 블록의 수를 포함하는 쓰기 방법.
제 3 항에 있어서,
상기 머지 동작을 수행하는 단계는, 상기 프리 블록의 수가 기준치(TH4) 이상인지 판단하는 단계를 포함하는 쓰기 방법.
제 4 항에 있어서,
상기 프리 블록의 수가 상기 기준치(TH4) 미만인 경우, 상기 쓰기 요청된 데이터의 쓰기 패턴에 관계없이 상기 결정된 머지 사이즈에 따라 머지 동작을 수행하는 단계를 더 포함하는 쓰기 방법.
제 4 항에 있어서,
상기 프리 블록의 수가 상기 기준치(TH4) 이상인 경우, 상기 쓰기 요청된 데이터의 쓰기 패턴에 따라 상기 머지 동작을 선택적으로 수행하는 단계를 더 포함하는 쓰기 방법.
제 6 항에 있어서,
상기 쓰기 패턴이 순차 쓰기에 대응하는 경우, 상기 머지 동작은 생략되는 것을 특징으로 하는 쓰기 방법.
제 1 항에 있어서,
상기 불휘발성 메모리 장치의 배드 블록의 수가 임계치(K)에 도달했는지를 판단하는 단계를 더 포함하는 쓰기 방법.
복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치; 그리고
상기 불휘발성 메모리 장치를 제어하며, 쓰기 성능에 따라 머지 사이즈 또는 머지 시점을 적응적으로 조정하는 메모리 컨트롤러를 포함하되,
상기 메모리 컨트롤러는 프리 블록의 수가 기준치 이상이고 쓰기 요청된 데이터의 쓰기 패턴이 순차 쓰기 패턴인 경우에는 쓰기 명령어 처리 사이클에서 머지 동작을 생략하며,
상기 머지 동작은 한 번의 머지 동작에서 메모리 블록의 일부분 또는 전체가 머지되는 점진적 머지 동작인 것을 특징으로 하는 메모리 시스템.
불휘발성 메모리 장치; 그리고
상기 불휘발성 메모리 장치를 제어하기 위한 플래시 변환 계층(FTL)을 구동하는 메모리 컨트롤러를 포함하되,
상기 플래시 변환 계층은,
쓰기 요청에 대응하는 데이터의 쓰기 패턴을 분석하는 쓰기 패턴 분석기;
프리 블록을 관리하고, 프리 블록의 수에 대한 정보를 제공하는 프리 블록 매니저; 그리고
상기 프리 블록의 수에 따라 한 번의 머지 동작시 처리되는 머지 사이즈를 조정하고, 상기 프리 블록의 수 및 상기 쓰기 패턴에 따라 상기 조정된 머지 사이즈로 점진적 머지 동작을 수행하거나 또는 상기 점진적 머지 동작을 생략하는 머지 매니저를 포함하는 메모리 시스템.