KR101732073B1 - Read assist circuit, static random access memory, and method for controlling the same - Google Patents

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KR101732073B1 KR1020150158398A KR20150158398A KR101732073B1 KR 101732073 B1 KR101732073 B1 KR 101732073B1 KR 1020150158398 A KR1020150158398 A KR 1020150158398A KR 20150158398 A KR20150158398 A KR 20150158398A KR 101732073 B1 KR101732073 B1 KR 101732073B1
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정성욱
양영휘
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연세대학교 산학협력단
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Abstract

The present invention provides a read assistant circuit, a static random access memory, and a control method thereof, capable of reducing read time. The static random access memory according to an embodiment of the present invention includes: a bit cell connected to a pair of bit lines and a word line and configured to store data; and a read assistant circuit configured to sense a voltage of the bit line discharged during a read operation for the bit cell and lowering a voltage of a ground voltage node of the bit cell when the sensed bit line voltage is greater than a predetermined voltage. The static random access memory including the read assistant circuit can improve the read performance by reducing the read time.

Description

읽기 보조 회로, 정적 랜덤 액세스 메모리, 및 그 제어 방법{READ ASSIST CIRCUIT, STATIC RANDOM ACCESS MEMORY, AND METHOD FOR CONTROLLING THE SAME}[0001] READ ASSIST CIRCUIT, STATIC RANDOM ACCESS MEMORY, AND METHOD FOR CONTROLLING THE SAME [0002] BACKGROUND OF THE INVENTION [0003]

본 발명은 읽기 보조 회로, 그를 포함하는 정적 랜덤 액세스 메모리, 및 그 제어 방법에 관한 것이다.The present invention relates to a read assistant circuit, a static random access memory including the same, and a control method thereof.

정적 랜덤 액세스 메모리(Static Ramdom Access Memory, SRAM)는 두 개의 인버터들이 상호 교차 결합되어 구성되며, 각 인버터의 데이터 저장 노드에 논리 '0' 또는 논리 '1'의 값을 저장한다. 기본적으로 6T SRAM의 단위 비트 셀들은 인버터와 패스게이트 트랜지스터를 포함하여 총 6개의 트랜지스터들로 구성된다. 이와 같은 종래의 6T SRAM은 비트 셀로부터 데이터를 읽는 과정에서 해당 비트 셀에 저장된 데이터가 변경되는 오동작(즉, 데이터 플립)과 비트 셀에 데이터를 쓰는 과정에서 해당 비트 셀에 원하는 데이터가 기록되지 않는 오동작(즉, 쓰기 실패)이 발생할 수 있다.Static random access memory (SRAM) consists of two inverters cross-coupled and stores a logical '0' or logical '1' value in the data storage node of each inverter. Basically, the unit bit cells of the 6T SRAM are composed of a total of six transistors including an inverter and a pass gate transistor. In the conventional 6T SRAM, when a malfunction (i.e., data flip) in which data stored in a corresponding bit cell is changed during data reading from a bit cell and data is written to the bit cell, desired data is not written in the corresponding bit cell A malfunction (i.e., write failure) may occur.

SRAM의 읽기 및 쓰기 동작 수율을 확보하기 위하여, 워드 라인의 전압을 낮추는 방법, 및 비트 라인의 전압을 낮추는 방법 등이 사용되고 있다. 그러나 기존의 읽기 및 쓰기 보조 방법들은 읽기시간(sensing time) 증가, 회로의 복잡도 증가, 및 에너지 소모 증가 등의 부가적인 문제점들이 존재한다.A method of lowering the voltage of the word line and a method of lowering the voltage of the bit line are used in order to secure the read and write operation yield of the SRAM. However, existing read and write aids have additional problems such as increased sensing time, increased circuit complexity, and increased energy consumption.

본 발명의 실시 예는 읽기시간을 줄여 읽기 성능을 향상시킬 수 있는 읽기 보조 회로를 포함하는 정적 랜덤 액세스 메모리 및 그 제어 방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a static random access memory including a read assistant circuit capable of improving read performance by reducing a read time and a control method thereof.

또한, 본 발명의 실시 예는 소모 전력을 줄일 수 있으면서도 회로의 복잡도 증가가 적은 읽기 보조 회로를 포함하는 정적 랜덤 액세스 메모리 및 그 제어 방법을 제공하는 것을 목적으로 한다.It is another object of the present invention to provide a static random access memory including a read assistant circuit which can reduce power consumption and increase the complexity of a circuit, and a control method thereof.

본 발명이 해결하고자 하는 과제가 상술한 과제로 한정되는 것은 아니며, 언급되지 아니한 과제들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The objects to be solved by the present invention are not limited to the above-mentioned problems, and the matters not mentioned above can be clearly understood by those skilled in the art from the present specification and the accompanying drawings .

본 발명의 일 실시 예에 따른 정적 랜덤 액세스 메모리는, 비트 라인 쌍, 및 워드 라인에 연결되어 데이터를 저장하는 비트 셀; 및 상기 비트 셀에 대한 읽기 동작시 방전되는 비트 라인의 전압을 감지하여, 감지된 비트 라인 전압이 기 설정된 전압보다 큰 경우 상기 비트 셀의 접지 전압 노드의 전압을 낮추는 읽기 보조 회로를 포함할 수 있다.A static random access memory according to an embodiment of the present invention includes a bit line pair and a bit cell connected to a word line and storing data; And a read assistant circuit for sensing a voltage of a bit line discharged in a read operation for the bit cell and lowering a voltage of a ground voltage node of the bit cell when the sensed bit line voltage is greater than a predetermined voltage .

상기 비트 셀은, 서로 간에 교차 결합된 두 인버터들; 및 상기 인버터들 각각의 데이터 저장 노드에 연결되는 패스게이트 트랜지스터를 포함하며, 상기 인버터들은, 셀 전원 전압이 공급되는 전원 전압 노드 및 상기 접지 전압 노드 사이에 연결된 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함할 수 있다.The bit cell comprising two inverters cross-coupled to each other; And a pass gate transistor coupled to a data storage node of each of the inverters, wherein the inverters comprise a pull-up transistor and a pull-down transistor connected between the power supply voltage node to which the cell power supply voltage is supplied and the ground voltage node .

상기 읽기 보조 회로는, 상기 방전되는 비트 라인의 전압을 감지하여, 감지된 비트 라인 전압이 기 설정된 전압보다 작은 경우 제1 제어 신호를 출력하며, 감지된 비트 라인 전압이 기 설정된 전압보다 큰 경우 제2 제어 신호를 출력하는 검출기; 및 상기 제1 제어 신호 또는 제2 제어 신호를 입력받아 구동되며, 상기 제1 제어 신호가 입력된 경우 상기 접지 전압 노드의 전압을 유지시키고, 상기 제2 제어 신호가 입력된 경우 상기 접지 전압 노드의 전압을 낮추는 음전압 인가부를 포함할 수 있다.The read assist circuit senses the voltage of the discharged bit line and outputs a first control signal when the sensed bit line voltage is less than a preset voltage. When the sensed bit line voltage is greater than a preset voltage, A detector for outputting two control signals; And a second control signal generating unit for generating a second control signal based on the first control signal and the second control signal when the first control signal is inputted and maintaining the voltage of the ground voltage node when the first control signal is input, And a negative voltage applying unit for lowering the voltage.

상기 검출기는, 상기 비트 셀에 대한 읽기 동작을 위한 워드 라인 구동 후 기 설정된 지연 시간이 흐른 시점에서, 상기 방전되는 비트 라인의 전압을 감지할 수 있다.The detector may sense the voltage of the discharged bit line at a point of time after a predetermined delay time has elapsed since the word line driving for the read operation for the bit cell.

상기 검출기는, 상기 비트 셀에 대한 읽기 동작을 위한 워드 라인 구동 후 기 설정된 지연 시간이 흐른 시점에서 활성화될 수 있다.The detector may be activated at a point in time after a predetermined delay time has elapsed since the word line driving for the read operation for the bit cell.

비트 라인 쌍, 및 워드 라인에 연결되어 데이터를 저장하는 비트 셀; 상기 비트 셀에 대한 쓰기 동작시, 쓰기 동작이 수행되는 비트 라인의 전압을 낮추도록 쓰기 보조 신호를 생성하는 쓰기 보조 회로; 상기 비트 셀에 대한 읽기 동작시 방전되는 비트 라인의 전압을 감지하여, 감지된 비트 라인 전압이 기 설정된 전압보다 큰 경우 상기 접지 전압 노드의 전압을 낮추도록 읽기 보조 신호를 생성하는 읽기 보조 회로; 및 상기 쓰기 보조 신호 및 상기 읽기 보조 신호에 따라, 상기 비트 라인 또는 상기 비트 셀의 접지 전압 노드에 음전압을 인가하는 음전압 인가부를 포함할 수 있다.A bit line pair, and a bit cell coupled to the word line to store data; A write assisting circuit for generating a write assisting signal to lower the voltage of a bit line during which a write operation is performed in a write operation for the bit cell; A read assistant circuit for sensing a voltage of a bit line discharged during a read operation for the bit cell and generating a read assist signal to lower the voltage of the ground voltage node when the sensed bit line voltage is greater than a predetermined voltage; And a negative voltage applying unit for applying a negative voltage to the bit line or the ground voltage node of the bit cell according to the write assisting signal and the read assisting signal.

상기 음전압 인가부는, 상기 쓰기 보조 신호에 따라, 쓰기 동작을 위해 방전된 비트 라인에 음전압을 인가할 수 있다.The negative voltage applying unit may apply a negative voltage to the discharged bit line for a write operation according to the write assisting signal.

상기 읽기 보조 회로는: 상기 방전되는 비트 라인의 전압을 감지하여, 감지된 비트 라인 전압이 기 설정된 전압보다 작은 경우 제1 읽기 보조 신호를 출력하며, 감지된 비트 라인 전압이 기 설정된 전압보다 큰 경우 제2 읽기 보조 신호를 출력하는 검출기를 포함하며, 상기 음전압 인가부는, 상기 제1 읽기 보조 신호가 입력된 경우 상기 접지 전압 노드의 전압을 유지시키고, 상기 제2 읽기 보조 신호가 입력된 경우 상기 접지 전압 노드에 음전압을 인가할 수 있다.The read assistant circuit detects a voltage of the discharged bit line and outputs a first read assist signal when the sensed bit line voltage is less than a predetermined voltage. If the sensed bit line voltage is greater than a preset voltage Wherein the negative voltage applying unit maintains the voltage of the ground voltage node when the first read assist signal is input and outputs the second read assist signal when the second read assist signal is input, A negative voltage may be applied to the ground voltage node.

본 발명의 일 실시 예에 따른 정적 랜덤 액세스 메모리를 제어하는 방법은, 비트 셀에 대한 읽기 동작을 위한 워드 라인 구동 후 기 설정된 지연 시간이 흐른 시점에서 상기 방전되는 비트 라인의 전압을 감지하는 단계; 감지된 비트 라인 전압이 기 설정된 전압보다 큰 경우 상기 접지 전압 노드를 플로팅시키는 단계; 및 플로팅된 접지 전압 노드에 음전압을 인가하는 단계를 포함할 수 있다.A method of controlling a static random access memory according to an embodiment of the present invention includes sensing a voltage of a bit line to be discharged at a point of time after a predetermined delay time elapses after word line driving for a read operation for a bit cell; Floating the ground voltage node if the sensed bit line voltage is greater than a predetermined voltage; And applying a negative voltage to the floating ground voltage node.

본 발명의 일 실시 예에 따른 읽기 보조 회로는, 비트 라인 쌍, 및 워드 라인에 연결되어 데이터를 저장하는 비트 셀을 포함하는 정적 랜덤 액세스 메모리의 읽기 동작을 보조할 수 있다.A read assistant circuit according to an embodiment of the present invention may assist a read operation of a static random access memory including a bit line pair and a bit cell connected to a word line and storing data.

상기 읽기 보조 회로는, 읽기 동작시 방전되는 비트 라인의 전압을 감지하여, 감지된 비트 라인 전압이 기 설정된 전압보다 작은 경우 제1 제어 신호를 출력하며, 감지된 비트 라인 전압이 기 설정된 전압보다 큰 경우 제2 제어 신호를 출력하는 검출기; 및 상기 제1 제어 신호가 입력된 경우 상기 접지 전압 노드의 전압을 유지시키고, 상기 제2 제어 신호가 입력된 경우 상기 접지 전압 노드의 전압을 낮추는 선택적 음전압 인가부를 포함할 수 있다.The read assist circuit senses a voltage of a bit line discharged in a read operation and outputs a first control signal when the sensed bit line voltage is less than a predetermined voltage. When the sensed bit line voltage is greater than a preset voltage A detector for outputting a second control signal; And a selective negative voltage application unit for maintaining the voltage of the ground voltage node when the first control signal is input and lowering the voltage of the ground voltage node when the second control signal is input.

상기 검출기는, 2개의 입력단으로 상기 비트 라인 쌍 각각에 대한 논리값을 입력받으며, 비트 라인 전압을 감지하여 상기 기 설정된 전압보다 작은 경우 논리 레벨 '0', 상기 기 설정된 전압보다 큰 경우 논리 레벨 '1'을 입력받는 NAND 게이트를 포함할 수 있다.The detector receives a logic value for each of the bit line pairs at two input terminals, detects a bit line voltage and outputs a logic level '0' when the bit line voltage is smaller than the predetermined voltage, a logic level ' And a NAND gate receiving 1 '.

상기 NAND 게이트는 검출기 인에이블(enable) 신호에 의해 활성화되며, 상기 검출기 인에이블 신호는, 상기 비트 셀에 대한 읽기 동작을 위한 워드 라인 구동시 생성된 신호가 지연 라인(delay line)을 거쳐 기 설정된 시간 동안 지연된 신호일 수 있다.The NAND gate is activated by a detector enable signal, and the detector enable signal is generated when a signal generated at the time of word line driving for a read operation for the bit cell is set through a delay line Time delayed signal.

상기 음전압 인가부는, 상기 검출기의 출력을 게이트단에 입력받으며, 상기 검출기의 출력에 따라 상기 접지 전압 노드에 접지 전압을 공급하거나 상기 접지 전압 노드를 플로팅시키는 트랜지스터; 상기 검출기의 출력을 입력받는 제1 인버터; 상기 제1 인버터의 출력을 입력받는 제2 인버터; 및 상기 제2 인버터의 출력단과 플로팅된 상기 접지 전압 노드를 커플링(coupling)시키는 커패시터를 포함할 수 있다.Wherein the negative voltage applying unit receives the output of the detector at a gate terminal and supplies a ground voltage to the ground voltage node or floats the ground voltage node according to an output of the detector; A first inverter receiving the output of the detector; A second inverter receiving the output of the first inverter; And a capacitor coupling the output terminal of the second inverter to the grounded voltage node that is floated.

본 발명의 일 실시 예에 따른 읽기 보조 회로를 포함하는 정적 랜덤 액세스 메모리는 읽기시간을 줄여 읽기 성능을 향상시킬 수 있다.A static random access memory including a read assistant circuit according to an embodiment of the present invention can improve read performance by reducing a read time.

또한, 본 발명의 일 실시 예에 따른 읽기 보조 회로는 회로의 복잡도 증가가 적으면서도 정적 랜덤 액세스 메모리의 소모 전력을 줄일 수 있다.In addition, the read assistant circuit according to an embodiment of the present invention can reduce the power consumption of the static random access memory while reducing the increase in the complexity of the circuit.

본 발명의 효과가 상술한 효과들로 한정되는 것은 아니며, 언급되지 아니한 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.The effects of the present invention are not limited to the above-mentioned effects, and the effects not mentioned can be clearly understood by those skilled in the art from the present specification and attached drawings.

도 1은 SRAM 비트 셀(static random access memory bit-cell)을 보여주는 회로도이다.
도 2는 읽기 시간(sensing time)을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시 예에 따른 읽기 보조 회로를 나타내는 도면이다.
도 4는 본 발명의 일 실시 예에 따라 음전압 인가부를 공유하는 쓰기 보조 회로 및 읽기 보조 회로를 나타내는 도면이다.
도 5, 6a, 및 6b는 본 발명의 일 실시 예에 따른 읽기 보조 회로의 동작을 설명하기 위한 도면이다.
도 7a 및 7b는 각각 도 6a 및 6b에 도시된 경우에 해당하는 제어 신호들의 파형 및 그에 따른 각 노드의 전압의 변화를 나타내는 그래프이다.
도 8은 본 발명의 일 실시 예에 따른 읽기 보조 회로를 적용한 SRAM과, 비교 예에 따라 적용하지 않은 SRAM의 읽기 시간을 비교하는 그래프이다.
도 9는 본 발명의 일 실시 예에 따른 SRAM에의 읽기 시간 및 읽기 에너지를 나타내는 그래프이다.
도 10은 비교 예 및 본 발명의 일 실시 예에 따른 SRAM의 리드 스태빌리티(read stability), 롸이트 어빌리티(write ability), 및 읽기 시간을 비교하기 위한 그래프이다.
도 11a 및 11b는 비교 예 및 본 발명의 일 실시 예에 따른 SRAM의 소모 전력을 비교하기 위한 그래프이다.
도 12는 본 발명의 일 실시 예에 따른 정적 랜덤 액세스 메모리 제어 방법을 예시적으로 나타내는 흐름도이다.1 is a circuit diagram showing a static random access memory bit-cell (SRAM) cell.
2 is a diagram for explaining a sensing time.
3 is a diagram illustrating a read assistance circuit according to an embodiment of the present invention.
4 is a diagram illustrating a write assistant circuit and a read assistant circuit sharing a negative voltage applying unit according to an embodiment of the present invention.
5, 6A and 6B are views for explaining the operation of the read assistant circuit according to an embodiment of the present invention.
FIGS. 7A and 7B are graphs showing waveforms of control signals corresponding to the cases shown in FIGS. 6A and 6B, respectively, and changes in voltages of respective nodes according to the waveforms.
8 is a graph comparing read times of an SRAM to which a read assistant circuit according to an embodiment of the present invention is applied and an SRAM that is not applied according to a comparative example.
FIG. 9 is a graph illustrating read time and read energy in an SRAM according to an embodiment of the present invention.
10 is a graph for comparing the read stability, the write ability, and the read time of the SRAM according to the comparative example and the embodiment of the present invention.
11A and 11B are graphs for comparing the power consumption of the SRAM according to the comparative example and the embodiment of the present invention.
12 is a flowchart exemplarily showing a static random access memory control method according to an embodiment of the present invention.

본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술하는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되지 않으며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 만일 정의되지 않더라도, 여기서 사용되는 모든 용어들(기술 혹은 과학 용어들을 포함)은 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 갖는다. 공지된 구성에 대한 일반적인 설명은 본 발명의 요지를 흐리지 않기 위해 생략될 수 있다. 본 발명의 도면에서 동일하거나 상응하는 구성에 대하여는 가급적 동일한 도면 부호가 사용된다.Other advantages and features of the present invention and methods for accomplishing the same will be apparent from the following detailed description of embodiments thereof taken in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, and the present invention is only defined by the scope of the claims. Although not defined, all terms (including technical or scientific terms) used herein have the same meaning as commonly accepted by the generic art in the prior art to which this invention belongs. A general description of known configurations may be omitted so as not to obscure the gist of the present invention. In the drawings of the present invention, the same reference numerals are used as many as possible for the same or corresponding configurations.

본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다", "가지다", 또는 "구비하다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 본 명에서에서 어떤 구성요소가 다른 구성요소에 '연결'되는 것의 의미는 어떤 구성요소가 다른 구성요소에 직접 연결되거나, 또 다른 구성요소를 매개로 하여 간접적으로 연결되는 것을 포함하는 의미이다.The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the terms "comprising," " having, " or "having ", and the like are intended to specify the presence of stated features, integers, But do not preclude the presence or addition of one or more other features, numbers, steps, operations, components, parts, or combinations thereof. The meaning of "connecting" an element to another element in this specification means that an element is directly connected to another element or indirectly connected to another element.

도 1은 6T SRAM(static random access memory) 비트 셀을 보여주는 회로도이다.1 is a circuit diagram showing a 6T static random access memory (SRAM) bit cell.

도시된 바와 같이 SRAM 비트 셀은 서로 간에 교차 결합된 두 인버터들을 포함하여 총 6개의 트랜지스터로 이루어지며, 두 개의 데이터 저장 노드(Q, Qb)에 논리 '0'과 논리 '1'에 해당해는 데이터를 저장할 수 있다. 인버터들은 각각 풀-업 트랜지스터(PUL, PUR) 및 풀-다운 트랜지스터(PDL, PDR)를 포함한다. 패스게이트 트랜지스터(PGL, PGR)는 각 인버터의 데이터 저장 노드(Q, Qb)와 비트 라인(BLL, BLR)사이에 연결된다. 워드 라인(WL)은 행 방향으로 배치된 비트 셀들 간에 공유되는 신호이고, 비트 라인(BLL, BLR)은 열 방향으로 배치된 비트 셀들 간에 공유되는 신호이다.As shown in the figure, the SRAM bit cell is composed of a total of six transistors including two inverters cross-coupled to each other, and corresponds to logic '0' and logic '1' in two data storage nodes Q and Qb Data can be stored. The inverters include pull-up transistors PUL and PUR and pull-down transistors PDL and PDR, respectively. The pass gate transistors PGL and PGR are connected between the data storage nodes Q and Qb of each inverter and the bit lines BLL and BLR. The word line WL is a signal shared between the bit cells arranged in the row direction, and the bit lines BLL and BLR are signals shared between the bit cells arranged in the column direction.

논리 '0'에 해당하는 데이터를 쓰고자 하는 비트 라인의 전압이 0V가 되도록 방전시키고 워드 라인(WL)을 구동하여 패스게이트 트랜지스터(PGL, PGR)를 턴온(turn on)시킴으로써 쓰기 동작을 수행할 수 있다. 쓰기 동작시, 트랜지스터 소자 제작 상의 문제로 풀-업 트랜지스터(PUL, PUR)의 강도(strength)가 패스게이트 트랜지스터(PGL, PGR)의 강도보다 커져서 데이터가 플립(filp)되지 않는 쓰기 실패(write failure)가 발생할 수 있다.The write operation is performed by discharging the bit line to which the data corresponding to logic '0' is to be written so as to be 0V and driving the word line WL to turn on the pass gate transistors PGL and PGR . Write operation in which the strength of the pull-up transistors PUL and PUR becomes larger than the strength of the pass gate transistors PGL and PGR due to a problem of transistor device fabrication and the data is not flipped ) May occur.

비트 라인(BLL, BLR)을 셀 전원 전압(VDD)으로 충전시킨 상태에서 플로팅(floating)시키고, 워드 라인(WL)을 구동하여 패스게이트 트랜지스터(PGL, PGR)를 턴온시킴으로써 비트 라인의 전압 감소를 감지하여 읽기 동작을 수행할 수 있다. 읽기 동작시에도 마찬가지로, 트랜지스터 소자 제작상의 문제로 패스게이트 트랜지스터(PGL, PGR)의 강도가 풀-다운 트랜지스터(PDL PDR)의 강도보다 커져서 데이터 저장 노드의 전압이 증가하여 데이터가 플립되는 읽기 안정성 문제(read stability issue)가 발생할 수 있다.The bit lines BLL and BLR are charged while being charged to the cell power supply voltage VDD and the word lines WL are driven to turn on the pass gate transistors PGL and PGR to reduce the voltage of the bit lines And can perform a read operation. Similarly, at the time of the read operation, the strength of the pass gate transistors PGL and PGR becomes greater than the strength of the pull-down transistor PDL PDR due to transistor device fabrication problems, and the voltage of the data storage node increases, a read stability issue may occur.

상기와 같은 쓰기 및 읽기 동작에서의 문제 발생을 방지하고 동작 수율을 확보하기 위하여, 비트 라인(BLL, BLR)의 전압을 0V이하로 낮추는 쓰기 보조 회로, 및 워드 라인(WL)의 전압을 낮추는 읽기 보조 회로가 사용될 수 있다. 그러나 이러한 보조 회로들을 포함하는 SRAM은 낮아진 워드 라인(WL) 전압 때문에 읽기 시간(sensing time)이 저하되는 문제가 발생할 수 있다.A write assist circuit for lowering the voltage of the bit lines BLL and BLR to 0 V or less and a read operation for lowering the voltage of the word line WL in order to prevent the occurrence of a problem in the write and read operations and secure the operation yield, An auxiliary circuit can be used. However, in the SRAM including such auxiliary circuits, the sensing time may be lowered due to the lowered word line (WL) voltage.

도 2는 SRAM의 읽기 시간(sensing time)을 설명하기 위한 도면이다. 2 is a view for explaining a sensing time of the SRAM.

SRAM 비트 셀의 읽기 동작 수행을 위해, 도 2에 도시된 바와 같이 비트 라인(BLL, BLR)이 모두 충전된 상태에서 워드 라인(WL)이 구동된다. 워드 라인(WL) 구동 후, 읽기 동작을 수행하는 비트 라인(BLL)이 방전되기 시작한다. 본 명세서에서, 읽기 시간은 워드 라인(WL)의 전압이 VDD/2가 되는 시점부터 두 비트 라인(BLL, BLR) 전압의 차(ΔVBL)가 120mV가 되는 시점까지의 시간(TREAD)으로 정의된다.In order to perform the read operation of the SRAM bit cell, the word line WL is driven with the bit lines BLL and BLR fully charged as shown in FIG. After the word line WL is driven, the bit line BLL performing the read operation starts to discharge. In this specification, the read time is a time (T READ ) from the time when the voltage of the word line WL becomes VDD / 2 to the time when the difference (DELTA V BL ) between the voltages of the two bit lines (BLL and BLR) becomes 120 mV Is defined.

앞서 언급한 바와 같은 읽기 시간이 저하되는 문제점을 개선하기 위해, 비트 셀의 접지 전압 노드의 전압을 0V이하로 낮출 수 있다. 그러나 SRAM 비트 셀에 있어서 접지 전압 노드는 열(column) 방향으로 2개의 라인으로 연결되어 있으며 커패시턴스가 크기 때문에 전압을 낮추기 위한 에너지 소모가 크다.In order to solve the problem that the read time is reduced as described above, the voltage of the ground voltage node of the bit cell can be lowered to 0 V or less. However, in the SRAM bit cell, the ground voltage node is connected to two lines in the column direction, and since the capacitance is large, the energy consumption for lowering the voltage is large.

이를 해결하기 위해 본 발명은 일정 조건의 비트 셀에 대하서만 선택적으로 접지 전압 노드의 전압을 낮추는 읽기 보조 회로를 제공한다. 모든 비트 셀에 대해 적용하지 않고 성능이 특히 저하된 비트 셀을 검출하여 적용함으로써 에너지 소모를 절감할 수 있다. 또한, 원하는 수율의 읽기 동작을 위해 워드 라인이 구동되어야 하는 시간(Word-Line pulse width)은 SRAM에 포함되는 다수의 비트 셀들 중 성능이 저하된 비트 셀들에 의해 결정되게 된다. 따라서 본 발명의 일 실시 예에 따라 성능이 저하된 비트 셀들만을 검출하여 선택적으로 보조 회로를 적용함으로써 전력 소모를 최소화하며 SRAM의 전체 성능을 향상시킬 수 있다.In order to solve this problem, the present invention provides a read assistant circuit for selectively lowering the voltage of the ground voltage node only for bit cells of a predetermined condition. It is possible to reduce energy consumption by detecting and applying a bit cell whose performance is particularly deteriorated without being applied to all bit cells. In addition, the time (Word-Line pulse width) during which the word line is driven for a read operation of a desired yield is determined by bit cells whose performance is deteriorated among a plurality of bit cells included in the SRAM. Therefore, according to the embodiment of the present invention, only the bit cells whose performance is deteriorated are detected and the auxiliary circuit is selectively applied, thereby minimizing the power consumption and improving the overall performance of the SRAM.

도 3은 본 발명의 일 실시 예에 따른 읽기 보조 회로(100)를 나타내는 회로도이다.3 is a circuit diagram showing a read assistance circuit 100 according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 일 실시 예에 따른 읽기 보조 회로(100)는 검출기(110) 및 음전압 인가부(120)를 포함한다.Referring to FIG. 3, a read assistant circuit 100 according to an embodiment of the present invention includes a detector 110 and a negative voltage applying unit 120.

검출기(110)는 읽기 동작시 방전되는 비트 라인의 전압을 감지하여, 감지된 비트 라인 전압이 기 설정된 전압보다 작은 경우 제1 제어 신호를 출력하며, 감지된 비트 라인 전압이 기 설정된 전압보다 큰 경우 제2 제어 신호를 출력할 수 있다. 일 실시 예에 있어서, 검출기(110)는 검출기 인에이블(enable) 신호(BDEN)에 의해 활성화될 수 있으며, 상기 비트 셀에 대한 읽기 동작을 위한 워드 라인 구동 후 기 설정된 지연 시간(tBDEN)이 흐른 시점에서 활성화될 수 있다. 따라서, 일 실시 예에 따라 상기 검출기(110)는 워드 라인 구동 후 기 설정된 지연 시간(tBDEN)이 흐른 시점에서 방전되는 비트 라인의 전압을 감지할 수 있다.The detector 110 senses the voltage of the bit line discharged during the read operation and outputs a first control signal when the sensed bit line voltage is lower than a predetermined voltage. If the sensed bit line voltage is greater than a preset voltage It is possible to output the second control signal. In one embodiment, the detector 110 may be activated by a detector enable signal BDEN, and a predetermined delay time t BDEN after word line driving for a read operation on the bit cell is It can be activated at the time of flow. Therefore, according to one embodiment, the detector 110 can sense the voltage of the bit line discharged at the time when the predetermined delay time t BDEN has elapsed after the word line driving.

음전압 인가부(120)는 상기 검출기(110)에서 출력되는 신호에 따라 구동될 수 있다. 제1 제어 신호가 입력된 경우, 음전압 인가부(120)는 해당 비트 셀의 접지 전압 노드가 접지되도록 유지하여 전압을 0V로 유지시킬 수 있다. 제2 제어 신호가 입력된 경우, 음전압 인가부(120)는 해당 비트 셀의 접지 전압 노드의 전압이 0V 이하로 낮아지도록 음전압을 인가할 수 있다.The negative voltage applying unit 120 may be driven according to a signal output from the detector 110. When the first control signal is input, the negative voltage applying unit 120 may keep the ground voltage node of the corresponding bit cell to be grounded to maintain the voltage at 0V. When the second control signal is input, the negative voltage applying unit 120 may apply the negative voltage so that the voltage of the ground voltage node of the bit cell is lowered to 0 V or lower.

일 실시 예에 따라, 정적 랜덤 액세스 메모리에 포함되는 복수 개의 비트 셀을 포함할 수 있다. 도 3을 참조하면, 본 발명의 일 실시 예에 따른 읽기 보조 회로(100)는 읽기 동작이 수행되도록 선택된 열(selected column)에만 읽기 보조 동작이 수행되도록 하는 멀티플렉서(Column MUX)를 포함할 수 있다.According to one embodiment, it may include a plurality of bit cells included in a static random access memory. Referring to FIG. 3, the read assistant circuit 100 according to an embodiment of the present invention may include a column MUX for performing a read assist operation only in a selected column to perform a read operation .

본 발명의 일 실시 예에 따라, 상기 검출기(110)는 NAND 게이트를 포함할 수 있다. 상기 NAND 게이트는 2개 또는 3개의 입력단을 가질 수 있다. 일 실시 예에 따라, 상기 음전압 인가부(120)는 상기 검출기(110)에서 출력되는 신호를 게이트단에 입력받는 트랜지스터, 상기 검출기(110)에서 출력되는 신호를 입력받는 제1 인버터, 상기 제1 인버터의 출력을 입력받는 제2 인버터, 및 상기 제2 인버터의 출력단과 접지 전압 노드 사이에 연결된 커패시터를 포함할 수 있다. 본 발명의 일 실시 예에 따라 검출기(110) 및 음전압 인가부(120)에 포함되는 소자들의 구체적인 동작은 도 5, 6a, 및 6b를 참조하여 구체적으로 설명될 것이다.According to one embodiment of the present invention, the detector 110 may comprise a NAND gate. The NAND gate may have two or three inputs. According to one embodiment, the negative voltage applying unit 120 includes a transistor receiving a signal output from the detector 110 at a gate terminal, a first inverter receiving a signal output from the detector 110, A second inverter receiving the output of the first inverter, and a capacitor connected between the output terminal of the second inverter and the ground voltage node. The specific operation of the elements included in the detector 110 and the negative voltage applying unit 120 according to an embodiment of the present invention will be described in detail with reference to Figs. 5, 6A, and 6B.

도 4는 본 발명의 일 실시 예에 따라 음전압 인가부를 공유하는 쓰기 보조 회로 및 읽기 보조 회로를 나타내는 도면이다.4 is a diagram illustrating a write assistant circuit and a read assistant circuit sharing a negative voltage applying unit according to an embodiment of the present invention.

앞서 설명한 바와 같이, 정적 랜덤 액세스 메모리의 쓰기 보조를 수행하기 위해 쓰기 동작시 비트 라인 전압을 0V 이하로 낮추는 쓰기 보조 회로가 사용될 수 있다. 상기와 같은 쓰기 보조 회로는 비트 라인 전압을 0V 이하로 낮추는 동작을 수행하기 위해 음전압 인가부를 포함할 수 있다. 본 발명의 일 실시 예에 따른 읽기 보조 회로 또한 마찬가지로, 앞서 설명한 바와 같이 접지 전압 노드의 전압을 0V 이하로 낮추기 위한 음전압 인가부를 포함한다.As previously described, a write assist circuit may be used to reduce the bit line voltage to below 0 V during a write operation to perform write assisting of the static random access memory. The write assist circuit may include a negative voltage applying unit for performing the operation of lowering the bit line voltage to 0 V or less. The read assistant circuit according to an embodiment of the present invention also includes a negative voltage applying unit for lowering the voltage of the ground voltage node to 0 V or less as described above.

본 발명의 일 실시 예에 따른 정적 랜덤 액세스 메모리 장치는, 상기와 같은 쓰기 보조 회로 및 읽기 보조 회로를 동시에 포함할 수 있으며, 쓰기 보조 회로 및 읽기 보조 회로는 음전압 인가부를 공유할 수 있다. 쓰기 동작 및 읽기 동작이 동시에 일어나지 않으므로, 본 발명의 일 실시 예에 따른 정적 랜덤 액세스 메모리 장치는 하나의 음전압 인가부로 쓰기 보조 및 읽기 보조 동작을 수행할 수 있다.The static random access memory device according to an embodiment of the present invention may simultaneously include the write assist circuit and the read assist circuit as described above, and the write assist circuit and the read assist circuit may share the negative voltage applying portion. Since the write operation and the read operation do not occur at the same time, the static random access memory device according to the embodiment of the present invention can perform the write assist and read assist operation with one negative voltage applying portion.

도 4를 참조하면, 본 발명의 일 실시 예에 따른 정적 랜덤 액세스 메모리에 포함되는 쓰기 보조 회로 및 읽기 보조 회로는 음전압 인가부를 공유한다. 일 실시 예에 따라, 음전압 인가부는 스위치에 의해 쓰기 동작시에는 쓰기 보조 회로에, 읽기 동작시에는 읽기 보조 회로에 포함될 수 있다.Referring to FIG. 4, the write assist circuit and the read assistant circuit included in the static random access memory according to an exemplary embodiment of the present invention share a negative voltage applying portion. According to one embodiment, the negative voltage applying unit may be included in the write assist circuit in the write operation by the switch and in the read assist circuit in the read operation.

쓰기 동작시, 스위치는 점선으로 표시된 부분을 따라 연결되며, WEN에는 구동 전압(VDD)이 공급되어 쓰기 구동부(write driver)와 음전압 인가부의 출력단이 연결된다. 이에 따라, 비트 라인에 음전압 인가부의 출력이 공급되어 쓰기 보조가 수행될 수 있다.In the write operation, the switch is connected along a portion indicated by a dotted line, and a drive voltage (VDD) is supplied to WEN, and a write driver and an output terminal of the negative voltage applying portion are connected. Accordingly, the output of the negative voltage applying portion is supplied to the bit line, so that the write assist can be performed.

이하에서 도 5, 6a, 6b, 7a, 및 7b를 참조하여 본 발명의 일 실시 예에 따른 읽기 보조 회로의 동작을 설명한다.Hereinafter, the operation of the read assistant circuit according to an embodiment of the present invention will be described with reference to FIGS. 5, 6A, 6B, 7A, and 7B.

도 5를 참조하면, 읽기 동작시 스위치는 실선으로 표시된 부분을 따라 연결되어, 읽기 동작이 일어나는 동안 비트 셀의 비트 라인 쌍(BLL, BLR)은 검출기(110)에 연결된다. REN에는 구동 전압(VDD)이 공급되어 접지 전압 노드(CVSS)와 음전압 인가부(120)의 출력단이 연결된다.Referring to FIG. 5, in the read operation, the switches are connected along the solid line portion, and the bit line pair (BLL, BLR) of the bit cell is connected to the detector 110 during the read operation. A driving voltage VDD is supplied to the REN, and the ground voltage node CVSS is connected to the output terminal of the negative voltage applying unit 120.

워드 라인이 구동된 후 읽기 동작이 수행되는 비트 라인의 방전이 시작된다. 기 설정된 지연 시간(tBDEN)이 흐른 후 검출기(110)가 검출기 인에이블 신호(BDEN)에 의해 활성화된다. 검출기(110)의 출력은 비트 라인 쌍(BLL, BLR)의 전압에 의해 결정된다. 검출기(110)는 3개의 입력단을 갖는 NAND 게이트를 포함할 수 있다.After the word line is driven, the discharge of the bit line in which the read operation is performed is started. The detector 110 is activated by the detector enable signal BDEN after a predetermined delay time t BDEN has elapsed. The output of the detector 110 is determined by the voltage of the bit line pair BLL, BLR. The detector 110 may comprise a NAND gate having three inputs.

상기 NAND 게이트는, 하나의 입력단으로는 상기 검출기(110)를 활성화시키는 검출기 인에이블(enable) 신호(BDEN)을 입력받을 수 있다. 상기 검출기 인에이블 신호를 발생시키기 위해 리플리카(replica) 비트 라인 및 지연 라인(delay line)이 사용될 수 있다. 리플리카 비트 라인 및 지연 라인은, 상기 검출기 인에이블 신호가 읽기 동작을 위한 워드 라인 구동 후 기 설정된 지연 시간(tBDEN)이 흐른 시점에서 활성화되도록 보장하는 역할을 한다. 따라서, 검출기(110)는 워드 라인 구동 후 기 설정된 지연 시간(tBDEN)이 흐른 시점에서 방전되는 비트 라인의 전압을 감지할 수 있다.The NAND gate may receive a detector enable signal BDEN for activating the detector 110 as one input terminal. A replica bit line and a delay line may be used to generate the detector enable signal. The replica bit line and the delay line serve to ensure that the detector enable signal is activated at a point of time after a predetermined delay time t BDEN after the word line driving for a read operation. Therefore, the detector 110 can sense the voltage of the bit line discharged at the time when the predetermined delay time t BDEN has elapsed after the word line driving.

상기 NAND 게이트의 나머지 두 입력단에는 비트 라인(BLL, BLR) 각각에 대한 논리값을 입력받을 수 있다. 구체적으로, 비트 라인(BLL, BLR) 각각에 대해 비트 라인 전압이 기 설정된 전압보다 작은 경우 논리 레벨 '0', 기 설정된 전압보다 큰 경우 논리 레벨 '1'의 값을 각 입력단으로 입력받을 수 있다.The remaining two input terminals of the NAND gate may receive a logic value for each of the bit lines BLL and BLR. Specifically, when the bit line voltage is smaller than the predetermined voltage, the logic level '0' is applied to each of the bit lines BLL and BLR, and when the bit line voltage is greater than the preset voltage, the logic level '1' .

앞서 설명한 바와 같이, 본 발명의 일 실시 예에 따른 읽기 보조 회로(100)는, 성능이 저하된 비트 셀에 대해서만 선택적으로 해당 비트 셀의 접지 전압 노드에 음전압을 인가하여 읽기 보조를 수행할 수 있다. 일 실시 예에 있어서, 이러한 선택적 읽기 보조 수행을 위해 검출기(110)는 기 설정된 전압을 기준으로 성능이 저하된 비트 셀을 검출한다. 읽기 동작을 위해 방전되는 비트 라인의 전압이 기 설정된 전압보다 큰 경우, 비트 라인이 저장된 데이터를 감지하기에 충분히 방전되지 않은 것이므로 해당 비트 셀에는 읽기 보조가 수행된다.As described above, the read assistant circuit 100 according to an exemplary embodiment of the present invention selectively applies a negative voltage to the ground voltage node of the corresponding bit cell only for a bit cell whose performance has deteriorated, have. In one embodiment, the detector 110 detects a degraded bit cell based on a predetermined voltage for this selective read assist operation. If the voltage of the bit line to be discharged for the read operation is larger than the predetermined voltage, the bit line is not sufficiently discharged to sense the stored data, so that a read assist is performed in the corresponding bit cell.

이하에서 도 6a 및 7a를 참조하여, 읽기 동작시 비트 라인이 저장된 데이터를 감지하기에 충분히 방전된 경우의 비트 셀에 있어서, 본 발명의 일 실시 예에 따른 읽기 보조 회로의 동작에 대해 설명한다.Hereinafter, with reference to FIGS. 6A and 7A, the operation of the read assistant circuit according to an embodiment of the present invention will be described with respect to a bit cell in which a bit line is sufficiently discharged to sense stored data in a read operation.

도 6a를 참조하면, 읽기 동작 수행을 위해 방전되는 비트 라인, 예를 들어 BLL의 전압이 기 설정된 전압보다 낮으므로 NAND 게이트의 하나의 입력단에 논리 레벨 '0'이 입력될 수 있으며, 나머지 비트 라인 BLR은 전압이 VDD로 유지될 것이므로 NAND 게이트의 나머지 하나의 입력단에는 논리 레벨 '1'이 입력될 수 있다.Referring to FIG. 6A, since a voltage of a bit line to be discharged for performing a read operation, for example, BLL is lower than a predetermined voltage, a logic level '0' may be input to one input terminal of the NAND gate, BLR will be held at VDD so that a logic level '1' can be input to the other input of the NAND gate.

NAND 게이트의 입력이 '0'과 '1'이므로, 출력은 '1'이다. 따라서, 검출기(110)의 출력단의 전압은 논리 레벨 '1'에 해당하는 전원 전압 VDD로 유지되며, 음전압 인가부의 입력단 전압도 VDD로 유지된다. 이에 따라 음전압 인가부에 포함되는 트랜지스터도 계속 온(on) 상태로 유지되어, 음전압 인가부의 출력단의 전압을 0V로 유지한다. 접지 전압 노드(CVSS)는 음전압 인가부의 출력단에 연결되어, 0V로 유지된다.Since the inputs of the NAND gate are '0' and '1', the output is '1'. Therefore, the voltage at the output terminal of the detector 110 is maintained at the power supply voltage VDD corresponding to logic level '1', and the input terminal voltage of the negative voltage applying unit is also maintained at VDD. As a result, the transistors included in the negative voltage applying unit are kept in the ON state, and the voltage of the output terminal of the negative voltage applying unit is maintained at 0V. The ground voltage node (CVSS) is connected to the output terminal of the negative voltage applying section and is maintained at 0V.

도 7a를 참조하면, 워드 라인(WL) 구동 후 일정 지연 시간이 흐른 시점에서 검출기 인에이블 신호(BDEN)가 인가된다. 워드 라인(WL) 구동 후 읽기 동작이 수행을 위해 비트 라인(BLL)의 방전이 시작된다. 검출기(110)는 비트 라인의 방전이 시작된 후, 검출기 인에이블 신호(BDEN)가 인가됨에 따라 방전되는 비트 라인(BLL)의 전압이 기 설정된 전압 이하로 방전되었는지 결정할 수 있다.Referring to FIG. 7A, the detector enable signal BDEN is applied at a point of time after a certain delay time has elapsed after driving the word line WL. After the word line (WL) is driven, the discharge of the bit line (BLL) is started to perform the read operation. The detector 110 can determine whether the voltage of the bit line BLL discharged as the detector enable signal BDEN is applied is discharged to a predetermined voltage or lower after the discharge of the bit line is started.

이하에서 도 6b 및 7b를 참조하여, 읽기 동작시 비트 라인이 저장된 데이터를 감지하기에 충분히 방전되지 않은 경우의 비트 셀에 있어서, 본 발명의 일 실시 예에 따른 읽기 보조 회로의 동작에 대해 설명한다.Hereinafter, with reference to FIGS. 6B and 7B, the operation of the read assistant circuit according to an embodiment of the present invention will be described with respect to a bit cell in which a bit line is not sufficiently discharged to sense stored data in a read operation .

도 6b를 참조하면, 읽기 동작 수행을 위해 방전되는 비트 라인, 예를 들어 BLL의 전압이 기 설정된 전압보다 높으므로 NAND 게이트의 하나의 입력단에 논리 레벨 '1'이 입력될 수 있으며, 나머지 비트 라인 BLR은 전압이 VDD로 유지될 것이므로 NAND 게이트의 나머지 하나의 입력단에도 마찬가지로 논리 레벨 '1'이 입력될 수 있다.Referring to FIG. 6B, a logic level '1' may be input to one input terminal of the NAND gate because the voltage of a bit line to be discharged for performing a read operation, for example, BLL is higher than a preset voltage, Since the voltage of the BLR is to be maintained at VDD, a logic level '1' can be similarly input to the input terminal of the remaining one of the NAND gates.

NAND 게이트의 입력이 '1'과 '1'이므로, 출력은 '0'이다. 따라서, 검출기(110)의 출력단의 전압은 VDD에서 VSS(0V)로 감소된다. 이에 따라 음전압 인가부에 포함되는 트랜지스터가 오프(off)되어, 접지 전압 노드(CVSS)가 플로팅된다. 검출기 출력단의 신호(VDD→VSS)는 제1 및 제2 인버터로 인해 일정 시간 지연되며, 이는 접지 전압 노드(CVSS)가 플로팅된 후 음전압을 인가하기 위한 것이다. 따라서, 접지 전압 노드(CVSS)가 플로팅 된 후 제2 인버터의 출력단(VX)의 전압이 VDD에서 VSS로 감소한다. 제2 인버터의 출력단(VX) 및 접지 전압 노드(CVSS)는 커패시터로 연결되어, 접지 전압 노드(CVSS)의 전압은 용량 결합 효과(capacitive coupling effect)에 의해 0V이하로 감소하게 된다.Since the inputs of the NAND gate are '1' and '1', the output is '0'. Thus, the voltage at the output of the detector 110 is reduced from VDD to VSS (0V). As a result, the transistor included in the negative voltage applying unit is turned off, and the ground voltage node CVSS is floated. The signal (VDD? VSS) at the detector output terminal is delayed for a certain time due to the first and second inverters, which is for applying the negative voltage after the ground voltage node CVSS is floated. Therefore, after the ground voltage node (CVSS) floating a voltage of the output terminal of the second inverter (V X) decreases from VDD to VSS. An output terminal (V X) and the ground voltage node (CVSS) of the second inverter is connected to the capacitor, the voltage of the ground voltage node (CVSS) is reduced by a capacitive coupling effect (capacitive coupling effect) less than 0V.

도 7b를 참조하면, 워드 라인(WL) 구동 후 일정 지연 시간이 흐른 시점에서 검출기 인에이블 신호(BDEN)가 인가된다. 워드 라인(WL) 구동 후 읽기 동작이 수행을 위해 비트 라인(BLL)의 방전이 시작된다. 검출기(110)는 비트 라인의 방전이 시작된 후, 검출기 인에이블 신호(BDEN)가 인가됨에 따라 방전되는 비트 라인(BLL)의 전압이 기 설정된 전압 이하로 방전되었는지 결정할 수 있다. 이 경우, 비트 라인(BLL)이 충분히 방전되지 않았으므로, 음전압 인가부에 의해 접지 전압 노드(CVSS)가 바이어싱된다.Referring to FIG. 7B, a detector enable signal BDEN is applied at a point of time after a certain delay time has elapsed after driving the word line WL. After the word line (WL) is driven, the discharge of the bit line (BLL) is started to perform the read operation. The detector 110 can determine whether the voltage of the bit line BLL discharged as the detector enable signal BDEN is applied is discharged to a predetermined voltage or lower after the discharge of the bit line is started. In this case, since the bit line BLL is not sufficiently discharged, the ground voltage node CVSS is biased by the negative voltage applying portion.

도 7b에 도시된 접지 전압 노드(CVSS) 및 비트 라인(BLL, BLR)의 전압의 변화를 나타낸 그래프에서, 점선은 본 발명에 따른 읽기 보조 회로가 사용되지 않은 경우이며, 실선은 본 발명에 따른 읽기 보조 회로가 적용된 경우를 나타낸다. 접지 전압 노드(CVSS) 전압의 변화를 나타낸 그래프를 참조하면, 검출기 인에이블 신호(BDEN) 인가 후, 일정 시간이 지난 시점에서 검출기에서 출력된 제어 신호에 따라 접지 전압 노드(CVSS)가 0V 이하로 바이어싱된 것을 확인할 수 있다. 비트 라인(BLL, BLR) 전압의 변화를 나타낸 그래프를 참조하면, 본 발명의 일 실시 예에 따른 읽기 보조 회로가 적용된 경우 비트 라인 전압의 차(ΔVBL)가 120mV가 되기까지의 시간, 즉 읽기 시간이 단축된 것을 확인할 수 있다.In the graph showing the change in the voltage of the ground voltage node (CVSS) and the bit lines (BLL, BLR) shown in FIG. 7B, the dotted line indicates the case where the read assistant circuit according to the present invention is not used, And a read assistant circuit is applied. Referring to a graph showing changes in the ground voltage node (CVSS) voltage, the ground voltage node (CVSS) is set to 0V or lower according to the control signal output from the detector after a predetermined time elapses after the detector enable signal It can be confirmed that it is biased. Referring to the graph showing the change of the bit line (BLL, BLR) voltage, when the read assist circuit according to an embodiment of the present invention is applied, the time until the bit line voltage difference? V BL becomes 120 mV, Time can be shortened.

도 8은 는 본 발명의 일 실시 예에 따른 읽기 보조 회로를 적용한 SRAM과, 비교 예에 따라 적용하지 않은 SRAM에 있어서 각 비트 셀의 읽기 시간(TSEN)의 분포를 비교하는 그래프이다. 본 발명의 일 실시 예에 따른 읽기 보조 회로가 적용된 경우(w/SNGV)는 O로, 비교 예에 따라 적용되지 않은 경우(w/oSNGV)는 X로 그래프에 표시되었다.FIG. 8 is a graph comparing the distribution of the read time (T SEN ) of each bit cell in an SRAM to which a read assistant circuit according to an embodiment of the present invention is applied and an SRAM that is not applied according to a comparative example. (W / SNGV) in the case where the read assistant circuit according to an embodiment of the present invention is applied and O (w / oSNGV) in the case where it is not applied according to the comparative example is indicated by X in the graph.

도 8을 참조하면, 본 발명의 일 실시 예에 따른 읽기 보조 회로는 읽기 성능이 좋지 않은 비트 셀들에 대해서만 선택적으로 접지 전압 노드(CVSS)를 바이어싱하여 읽기 시간(TSEN)을 개선시킨다. 이로써, 전체적인 SRAM의 읽기 시간을 개선시킬 수 있다.Referring to FIG. 8, a read assistant circuit according to an embodiment of the present invention selectively biases a ground voltage node (CVSS) only for bit cells having poor read performance to improve a read time T SEN . As a result, the read time of the entire SRAM can be improved.

도 9는 본 발명의 일 실시 예에 따른 SRAM(4-to-1 MUX가 사용됨)에 있어서, 기 설정된 지연 시간(tBDEN)에 따른 읽기 시간 및 읽기 에너지의 변화를 나타내는 그래프이다. 도 9의 그래프에 표시된 읽기 시간(TSEN,6σ)은 6σ의 읽기 및 쓰기 동작 수율을 달성하도록 설계된 SRAM에서의 읽기 시간을 나타낸다. 굵은 점선은 전체 읽기 에너지, 다른 실선 및 점선은 각각 읽기 동작이 수행되는 선택 열(Selected Column) 및 비선택 열(Unselected Column)에 포함되는 비트 셀들에서의 읽기 에너지를 나타낸다.9 is a graph showing changes in read time and read energy according to a predetermined delay time t BDEN in an SRAM (4-to-1 MUX is used) according to an embodiment of the present invention. The read time (T SEN, 6σ ) shown in the graph of FIG. 9 represents the read time in the SRAM designed to achieve a read and write operation yield of 6σ. The thick dotted line represents the total read energy, the other solid and dotted lines represent the read energy in the bit cells included in the selected column and the unselected column, respectively, where the read operation is performed.

도 9를 참조하면, 지연 시간(tBDEN)이 감소함에 따라 읽기 시간(TSEN,6σ)이 확연하게 감소하는 것을 확인할 수 있다. 지연 시간(tBDEN)이 감소함에 따라 선택 열(SC)에서의 소모 에너지는 읽기 보조 회로의 구동을 위한 에너지 때문에 증가한다. 그러나 읽기 시간(TSEN,6σ)의 감소에 따라 워드 라인이 구동되어야 하는 시간이 줄어들기 때문에, 비선택 열(USC)에서의 소모 에너지는 감소한다. 이러한 선택 및 비선택 열에 있어서 소모 에너지의 변화에 따라, 전체 읽기 에너지는 굵은 점선과 같은 형태로 나타난다. 본 실시 예에 있어서, 소모 전력의 최소화를 위해 지연 시간(tBDEN)은 전체 읽기 에너지가 최소화되는 1ns로 미리 설정될 수 있다.Referring to FIG. 9, it can be seen that the read time (T SEN, 6σ ) decreases remarkably as the delay time (t BDEN ) decreases. As the delay time (t BDEN ) decreases, the consumption energy at the selection column (SC) increases due to the energy for driving the read assist circuit. However, since the time required for the word line to be driven decreases as the read time (T SEN, 6σ ) decreases, the consumption energy in the non-selected row (USC) decreases. Depending on the change in consumed energy in these selected and unselected columns, the total read energy appears in the form of a thick dotted line. In this embodiment, the delay time t BDEN may be preset to 1 ns to minimize the total read energy for minimizing the power consumption.

도 10 비교 예 및 본 발명의 일 실시 예에 따른 SRAM의 리드 스태빌리티(read stability), 롸이트 어빌리티(write ability), 및 읽기 시간(TSEN,6σ)을 비교하기 위한 그래프이다. 리드 스태빌리티는 읽기 동작 수행 전 데이터 저장 노드의 최대 노이즈 전압을 나타내는 RSNM(read static noise margin)으로 나타내었다. 롸이트 어빌리티는 데이터 플립을 야기시키는 최소 워드 라인 전압과 전원 전압 사이의 차이를 나타내는 WWTV(Wordline write trip voltage)로 나타내었다.10 is a graph for comparing the read stability, write ability, and read time (T SEN, 6σ ) of the SRAM according to the comparative example and the SRAM according to an embodiment of the present invention. The read stability is expressed as read static noise margin (RSNM), which represents the maximum noise voltage of the data storage node before the read operation. The bowtability is represented by the wordline write trip voltage (WWTV), which represents the difference between the minimum wordline voltage and the supply voltage causing the data flip.

도 10을 참조하면, 보조 회로가 적용되지 않은 경우(Conventional 6T SRAM), 워드 라인의 전압을 낮추는 읽기 보조 회로 및 비트 라인의 전압을 낮추는 쓰기 보조 회로가 적용된 경우(6T SRAM w/WLUD+NBL), 그리고 본 발명의 일 실시 예에 따른 읽기 보조 회로가 더 적용된 경우(6T SRAM w/WLUD+NBL+SNGV)의 리드 스태빌리티(read stability), 롸이트 어빌리티(write ability), 및 읽기 시간을 비교할 수 있다. 도 10에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 읽기 보조 회로는, 기존의 보조 회로들의 사용으로 인해 읽기 시간(TSEN,6σ)이 증가한 문제점을 해결할 수 있다.Referring to FIG. 10, when a read assistant circuit for lowering the voltage of the word line and a write assist circuit for lowering the voltage of the bit line are applied (6T SRAM w / WLUD + NBL) in the case where the assistant circuit is not applied (Conventional 6T SRAM) (6T SRAM w / WLUD + NBL + SNGV) according to an embodiment of the present invention, and compare the read stability, write ability, and read time . As shown in FIG. 10, the read assistant circuit according to an embodiment of the present invention can solve the problem that the read time (T SEN, 6σ ) increases due to the use of existing assistant circuits.

도 11a 및 11b는 비교 예 및 본 발명의 일 실시 예에 따른 SRAM의 소모 전력을 비교하기 위한 그래프이다. 도 11a 및 11b에서의 SRAM은 모두 256개 행(row) 및 128개 열(column)의 셀을 포함하며, 도 11a의 경우는 4-to-1 MUX가, 도 11b의 경우는 8-to-1 MUX가 사용되었다.11A and 11B are graphs for comparing the power consumption of the SRAM according to the comparative example and the embodiment of the present invention. 11A and 11B both include 256 rows and 128 columns of cells, the 4-to-1 MUX in the case of FIG. 11A and the 8-to- 1 MUX was used.

도 11a 및 11b를 참조하여, 비교 예에 따라 워드 라인의 전압을 낮추는 읽기 보조 회로 및 비트 라인의 전압을 낮추는 쓰기 보조 회로가 적용된 경우(6T SRAM w/WLUD+NBL), 그리고 본 발명의 일 실시 예에 따른 읽기 보조 회로가 더 적용된 경우(6T SRAM w/WLUD+NBL+SNGV) 소모되는 에너지를 비교할 수 있다.Referring to FIGS. 11A and 11B, in the case where a read assist circuit for lowering the voltage of the word line and a write assist circuit for lowering the voltage of the bit line are applied (6T SRAM w / WLUD + NBL) according to the comparative example, The energy consumed can be compared when additional read assistant circuits according to the example (6T SRAM w / WLUD + NBL + SNGV) are applied.

도 11a 및 도 11b에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 읽기 보조 회로의 사용은 선택 열(SC)에서의 소모 전력을 증가시키지만, 비선택 열(USC)에서의 현저하게 감소시켜 전체 소모 전력을 감소시킬 수 있다.As shown in Figs. 11A and 11B, the use of the read assistant circuit according to an embodiment of the present invention increases the power consumption in the selected row SC, but significantly decreases in the non-selected row USC The total power consumption can be reduced.

도 12는 본 발명의 일 실시 예에 따른 정적 랜덤 액세스 메모리 제어 방법(200)을 나타내는 예시적인 흐름도이다.12 is an exemplary flow chart illustrating a static random access memory control method 200 according to an embodiment of the present invention.

도 12를 참조하면, 본 발명의 일 실시 예에 따른 정적 랜덤 액세스 메모리 제어 방법(200)은, 비트 셀에 대한 읽기 동작을 위한 워드 라인 구동 후 방전되는 비트 라인의 전압을 감지하는 단계(S210), 감지된 비트 라인 전압이 기 설정된 전압보다 큰 경우 비트 셀의 접지 전압 노드를 플로팅시키는 단계(S220), 및 플로팅된 접지 전압 노드에 음전압을 인가하는 단계(S230)를 포함할 수 있다.Referring to FIG. 12, a static random access memory control method 200 according to an exemplary embodiment of the present invention includes a step S210 of sensing a voltage of a bit line discharged after word line driving for a bit cell read operation, (S220) flooding the ground voltage node of the bit cell if the sensed bit line voltage is greater than a predetermined voltage, and applying a negative voltage to the floated ground voltage node (S230).

이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속할 수 있음을 이해하여야 한다. 예를 들어, 본 발명의 실시 예에 도시된 각 구성 요소는 분산되어 실시될 수도 있으며, 반대로 여러 개로 분산된 구성 요소들은 결합 되어 실시될 수 있다. 따라서, 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.It is to be understood that the above-described embodiments are provided to facilitate understanding of the present invention, and do not limit the scope of the present invention, and it is to be understood that various modified embodiments may be included within the scope of the present invention. For example, each component shown in the embodiment of the present invention may be distributed and implemented, and conversely, a plurality of distributed components may be combined. Therefore, the technical protection scope of the present invention should be determined by the technical idea of the claims, and the technical protection scope of the present invention is not limited to the literary description of the claims, The invention of a category.

100 : 읽기 보조 회로
110 : 검출기
120 : 음전압 인가부
WL : 워드 라인
BLL, BLR : 비트 라인
CVSS : 접지 전압 노드
BDEN : 검출기 인에이블 신호100: Read aid circuit
110: detector
120: Negative voltage application unit
WL: Word line
BLL, BLR: bit line
CVSS: Ground Voltage Node
BDEN: detector enable signal

Claims (13)

비트 라인 쌍, 및 워드 라인에 연결되어 데이터를 저장하는 비트 셀; 및
상기 비트 셀에 대한 읽기 동작시 방전되는 비트 라인의 전압을 감지하여, 감지된 비트 라인 전압이 기 설정된 전압보다 큰 경우 상기 비트 셀의 접지 전압 노드의 전압을 낮추는 읽기 보조 회로를 포함하는 정적 랜덤 액세스 메모리.
A bit line pair, and a bit cell coupled to the word line to store data; And
A read assistant circuit for sensing a voltage of a bit line discharged in a read operation for the bit cell and lowering a voltage of a ground voltage node of the bit cell when the sensed bit line voltage is greater than a predetermined voltage, Memory.
제1 항에 있어서,
상기 비트 셀은,
서로 간에 교차 결합된 두 인버터들; 및
상기 인버터들 각각의 데이터 저장 노드에 연결되는 패스게이트 트랜지스터를 포함하며,
상기 인버터들은,
셀 전원 전압이 공급되는 전원 전압 노드 및 상기 접지 전압 노드 사이에 연결된 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하는 정적 랜덤 액세스 메모리.
The method according to claim 1,
The bit-
Two inverters cross-coupled to each other; And
And a pass gate transistor coupled to a data storage node of each of the inverters,
The inverters,
A pull-down transistor and a pull-down transistor coupled between the power supply voltage node to which the cell power voltage is supplied and the ground voltage node.
제2 항에 있어서,
상기 읽기 보조 회로는,
상기 방전되는 비트 라인의 전압을 감지하여, 감지된 비트 라인 전압이 기 설정된 전압보다 작은 경우 제1 제어 신호를 출력하며, 감지된 비트 라인 전압이 기 설정된 전압보다 큰 경우 제2 제어 신호를 출력하는 검출기; 및
상기 제1 제어 신호 또는 제2 제어 신호를 입력받아 구동되며, 상기 제1 제어 신호가 입력된 경우 상기 접지 전압 노드의 전압을 유지시키고, 상기 제2 제어 신호가 입력된 경우 상기 접지 전압 노드의 전압을 낮추는 음전압 인가부를 포함하는 정적 랜덤 액세스 메모리.
3. The method of claim 2,
Wherein the read assist circuit comprises:
A first control signal is output when the sensed bit line voltage is lower than a predetermined voltage, and a second control signal is output when the sensed bit line voltage is higher than a predetermined voltage Detector; And
Wherein the first control signal is driven by receiving the first control signal or the second control signal and maintains the voltage of the ground voltage node when the first control signal is input, And a negative voltage applying section for lowering the voltage of the negative random access memory.
제3 항에 있어서,
상기 검출기는,
상기 비트 셀에 대한 읽기 동작을 위한 워드 라인 구동 후 기 설정된 지연 시간이 흐른 시점에서, 상기 방전되는 비트 라인의 전압을 감지하는 정적 랜덤 액세스 메모리.
The method of claim 3,
The detector comprises:
Wherein a voltage of the bit line to be discharged is sensed at a point of time after a predetermined delay time has elapsed after word line driving for a read operation for the bit cell.
제3 항에 있어서,
상기 검출기는, 상기 비트 셀에 대한 읽기 동작을 위한 워드 라인 구동 후 기 설정된 지연 시간이 흐른 시점에서 활성화되는 정적 랜덤 액세스 메모리.
The method of claim 3,
Wherein the detector is activated at a point in time after a predetermined delay time has elapsed after word line driving for a read operation for the bit cell.
비트 라인 쌍, 및 워드 라인에 연결되어 데이터를 저장하는 비트 셀;
상기 비트 셀에 대한 쓰기 동작시, 쓰기 동작이 수행되는 비트 라인의 전압을 낮추도록 쓰기 보조 신호를 생성하는 쓰기 보조 회로;
상기 비트 셀에 대한 읽기 동작시 방전되는 비트 라인의 전압을 감지하여, 감지된 비트 라인 전압이 기 설정된 전압보다 큰 경우 상기 비트 셀의 접지 전압 노드의 전압을 낮추도록 읽기 보조 신호를 생성하는 읽기 보조 회로; 및
상기 쓰기 보조 신호 및 상기 읽기 보조 신호에 따라, 상기 비트 라인 또는 상기 비트 셀의 접지 전압 노드에 음전압을 인가하는 음전압 인가부를 포함하는 정적 랜덤 액세스 메모리.
A bit line pair, and a bit cell coupled to the word line to store data;
A write assisting circuit for generating a write assisting signal to lower the voltage of a bit line during which a write operation is performed in a write operation for the bit cell;
A read assisting signal generating unit for generating a read assisting signal for lowering the voltage of the ground voltage node of the bit cell when the sensed bit line voltage is greater than a preset voltage by sensing a voltage of a bit line discharged during a read operation for the bit cell, Circuit; And
And a negative voltage applying unit for applying a negative voltage to a ground voltage node of the bit line or the bit cell according to the write assist signal and the read assist signal.
제6 항에 있어서,
상기 음전압 인가부는,
상기 쓰기 보조 신호에 따라, 쓰기 동작을 위해 방전된 비트 라인에 음전압을 인가하는 정적 랜덤 액세스 메모리.
The method according to claim 6,
Wherein the negative voltage applying unit includes:
And a negative voltage is applied to the discharged bit line for a write operation in accordance with the write assist signal.
제6 항에 있어서,
상기 읽기 보조 회로는:
상기 방전되는 비트 라인의 전압을 감지하여, 감지된 비트 라인 전압이 기 설정된 전압보다 작은 경우 제1 읽기 보조 신호를 출력하며, 감지된 비트 라인 전압이 기 설정된 전압보다 큰 경우 제2 읽기 보조 신호를 출력하는 검출기를 포함하며,
상기 음전압 인가부는, 상기 제1 읽기 보조 신호가 입력된 경우 상기 접지 전압 노드의 전압을 유지시키고, 상기 제2 읽기 보조 신호가 입력된 경우 상기 접지 전압 노드에 음전압을 인가하는 정적 랜덤 액세스 메모리.
The method according to claim 6,
The read assist circuit comprising:
A first read assist signal is output when the sensed bit line voltage is lower than a preset voltage, and when the sensed bit line voltage is greater than a predetermined voltage, And a detector for outputting,
The negative voltage applying unit may include a static random access memory that holds the voltage of the ground voltage node when the first read assist signal is input and applies a negative voltage to the ground voltage node when the second read assist signal is input, .
제1 항에 따른 정적 랜덤 액세스 메모리를 제어하는 방법으로,
상기 비트 셀에 대한 읽기 동작을 위한 워드 라인 구동 후 기 설정된 지연 시간이 흐른 시점에서 상기 방전되는 비트 라인의 전압을 감지하는 단계;
감지된 비트 라인 전압이 기 설정된 전압보다 큰 경우 상기 접지 전압 노드를 플로팅시키는 단계; 및
플로팅된 접지 전압 노드에 음전압을 인가하는 단계를 포함하는 정적 랜덤 액세스 메모리 제어 방법.
A method for controlling a static random access memory according to claim 1,
Sensing a voltage of the discharged bit line at a point of time after a predetermined delay time has elapsed after word line driving for a read operation for the bit cell;
Floating the ground voltage node if the sensed bit line voltage is greater than a predetermined voltage; And
And applying a negative voltage to the floating ground voltage node.
비트 라인 쌍, 및 워드 라인에 연결되어 데이터를 저장하는 비트 셀을 포함하는 정적 랜덤 액세스 메모리의 읽기 동작을 보조하는 읽기 보조 회로로,
읽기 동작시 방전되는 비트 라인의 전압을 감지하여, 감지된 비트 라인 전압이 기 설정된 전압보다 작은 경우 제1 제어 신호를 출력하며, 감지된 비트 라인 전압이 기 설정된 전압보다 큰 경우 제2 제어 신호를 출력하는 검출기; 및
상기 제1 제어 신호가 입력된 경우 상기 비트 셀의 접지 전압 노드의 전압을 유지시키고, 상기 제2 제어 신호가 입력된 경우 상기 비트 셀의 접지 전압 노드의 전압을 낮추는 선택적 음전압 인가부를 포함하는 읽기 보조 회로.
A read assistant circuit assisting a read operation of a static random access memory including a bit line pair and a bit cell coupled to a word line and storing data,
A first control signal is output when the detected bit line voltage is less than a predetermined voltage, and a second control signal is outputted when the detected bit line voltage is greater than a predetermined voltage. A detector for outputting; And
And a selective negative voltage application unit for maintaining the voltage of the ground voltage node of the bit cell when the first control signal is input and the voltage of the ground voltage node of the bit cell when the second control signal is input Auxiliary circuit.
제10 항에 있어서,
상기 검출기는,
2개의 입력단으로 상기 비트 라인 쌍 각각에 대한 논리값을 입력받으며, 비트 라인 전압을 감지하여 상기 기 설정된 전압보다 작은 경우 논리 레벨 '0', 상기 기 설정된 전압보다 큰 경우 논리 레벨 '1'을 입력받는 NAND 게이트를 포함하는 읽기 보조 회로.
11. The method of claim 10,
The detector comprises:
And a logic level '1' when the bit line voltage is smaller than the predetermined voltage and a logic level '1' when the bit line voltage is greater than the predetermined voltage, A read assisted circuit comprising a receiving NAND gate.
제11 항에 있어서,
상기 NAND 게이트는 검출기 인에이블(enable) 신호에 의해 활성화되며,
상기 검출기 인에이블 신호는,
상기 비트 셀에 대한 읽기 동작을 위한 워드 라인 구동시 생성된 신호가 지연 라인(delay line)을 거쳐 기 설정된 시간 동안 지연된 신호인 읽기 보조 회로.
12. The method of claim 11,
The NAND gate is activated by a detector enable signal,
The detector enable signal,
Wherein the signal generated in the word line driving for the read operation for the bit cell is a signal delayed for a preset time through a delay line.
제11 항에 있어서,
상기 음전압 인가부는,
상기 검출기의 출력을 게이트단에 입력받으며, 상기 검출기의 출력에 따라 상기 접지 전압 노드에 접지 전압을 공급하거나 상기 접지 전압 노드를 플로팅시키는 트랜지스터;
상기 검출기의 출력을 입력받는 제1 인버터;
상기 제1 인버터의 출력을 입력받는 제2 인버터; 및
상기 제2 인버터의 출력단과 플로팅된 상기 접지 전압 노드를 커플링(coupling)시키는 커패시터를 포함하는 읽기 보조 회로.
12. The method of claim 11,
Wherein the negative voltage applying unit includes:
A transistor receiving an output of the detector at a gate terminal and supplying or floating a ground voltage to the ground voltage node according to an output of the detector;
A first inverter receiving the output of the detector;
A second inverter receiving the output of the first inverter; And
And a capacitor coupling the output of said second inverter to said grounded voltage node.
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* Cited by examiner, † Cited by third party
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