KR101718307B1 - Ceramic electric device and a method of manufacturing the same - Google Patents

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사토시 코바야시
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Abstract

본 발명은 단자 전극의 전극 폭의 편차를 억제할 수 있는 세라믹 전자 부품 및 그 제조 방법을 제공한다.
단자 전극(20)은 하지 도전층(21)과, 하지 도전층(21)을 피복하는 중간 금속층(22)과, 중간 금속층(22)을 피복하는 도전성 수지층(23)과, 도전성 수지층(23)을 피복하는 외부 금속층(24)을 포함한다. 하지 도전층(21)은 세라믹 소체(10)의 단면(T1, T2)으로부터 그 주면 상에 소정의 축 방향을 따라 연출하는 연출 영역(21s)을 포함한다. 연출 영역(21s)과 상기 주면과의 경계부 중 상기 단자면으로부터 가장 이간된 제1 선단부(P)와 제1 선단부(P)를 피복하는 중간 금속층(22)의 상기 축 방향에 관한 제2 선단부(Q)를 연결하는 가상적인 제1 선분PQ와, 제1 선단부(P)로부터 상기 축 방향을 따라 연장하는 가상적인 제2 선분PR이 이루는 각도가 30° 이상 75° 이하이고, 제2 선단부(Q)는 제1 선단부(P)보다 단면으로부터 더 이간된다.The present invention provides a ceramic electronic component capable of suppressing a variation in electrode width of a terminal electrode and a method of manufacturing the same.
The terminal electrode 20 includes an undercoat layer 21, an intermediate metal layer 22 covering the undercoat layer 21, a conductive resin layer 23 covering the intermediate metal layer 22, a conductive resin layer 23). ≪ / RTI > The ground conductive layer 21 includes a drawing region 21s extending from a section T1 or T2 of the ceramic body 10 along a predetermined axial direction on the principal surface thereof. A first front end portion P that is the most distant from the terminal face among the boundary between the rendering region 21s and the main surface and a second front end portion Pb of the intermediate metal layer 22 covering the first front end portion P Q and an imaginary second line segment PR extending from the first front end P along the axial direction is not less than 30 degrees and not more than 75 degrees and the second front end portion Q Is further spaced from the end face than the first distal end portion P.

Figure 112015083584334-pat00008
Figure 112015083584334-pat00008

Description

세라믹 전자 부품 및 그 제조 방법{CERAMIC ELECTRIC DEVICE AND A METHOD OF MANUFACTURING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a ceramic electronic component and a method of manufacturing the ceramic electronic component.

본 발명은 세라믹 소체(素體)의 표면에 복수의 단자 전극이 형성된 표면 실장형(實裝型)의 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.The present invention relates to a surface mount ceramic electronic component having a plurality of terminal electrodes formed on the surface of a ceramic body and a method of manufacturing the same.

전자 기기의 소형화에 따라 프린트 회로 기판의 표면에 실장되는 적층 세라믹 콘덴서의 소형화, 고용량화가 진행됨과 동시에 프린트 회로 기판 자체의 박막화도 진행되고 있다. 적층 세라믹 콘덴서는 세라믹 소체의 양단면(兩端面)에 단자 전극이 설치된 구조를 가지고, 프린트 회로 기판에 마운터에 의해 실장되고, 납땜에 의해 프린트 회로 기판 상의 전극에 전기적 또한 기계적으로 접속된다.As electronic apparatuses have become smaller, multilayer ceramic capacitors mounted on the surface of printed circuit boards have become smaller and higher in capacity, and the thickness of the printed circuit board itself has also been reduced. The multilayer ceramic capacitor has a structure in which terminal electrodes are provided on both end faces of a ceramic body, is mounted on a printed circuit board by a mounter, and is electrically and mechanically connected to electrodes on the printed circuit board by soldering.

프린트 회로 기판이 얇으면 프린트 회로 기판 자체가 변형하되기 쉬워지기 때문에 실장 후에 굴곡 등의 강한 외력이 가해지기 쉽다. 그 결과, 크랙이 발생하거나, 프린트 회로 기판과의 접합부가 부분적으로 파괴되거나, 전기적 특성이 열화되는 등의 문제가 있다. 그 대책으로서 열경화성 수지에 금속 분말을 혼합한 전극층을 설치하는 것에 의해 프린트 회로 기판의 굴곡 등에 기인하는 외력을 흡수할 수 있는 구조가 알려져 있다(예컨대 특허문헌 1, 2 참조).If the printed circuit board is thin, the printed circuit board itself is liable to be deformed, so that a strong external force such as bending is liable to be applied after the mounting. As a result, there is a problem that cracks are generated, a joint portion with the printed circuit board is partially broken, and electrical characteristics are deteriorated. As a countermeasure thereto, there is known a structure capable of absorbing an external force due to bending of a printed circuit board or the like by providing an electrode layer in which a metal powder is mixed with a thermosetting resin (see, for example, Patent Documents 1 and 2).

예컨대 특허문헌 1에는 내부 전극층에 접속되고 소결(燒結)에 의해 형성된 전극층과, 전극층 상에 형성된 유연성을 가지는 도전성 접착 수지층과, 도전성 접착 수지층 상에 형성된 니켈 도금층과, 니켈 도금층 상에 형성된 납땜 도금층을 포함하는 외부 전극층을 구비한 적층 세라믹 콘덴서가 기재되어 있다.For example, Patent Document 1 discloses a semiconductor device comprising an electrode layer connected to an internal electrode layer and formed by sintering, a conductive adhesive resin layer having flexibility formed on the electrode layer, a nickel plating layer formed on the conductive adhesive resin layer, A multilayer ceramic capacitor having an outer electrode layer including a plating layer is disclosed.

또한 특허문헌 2에는 공재(共材) 또는 유리 프릿(glass frit)을 포함하는 하지(下地) 금속층과, 하지 금속층 상에 형성된 중간 금속층과, 중간 금속층 상에 형성된 도전성 수지층과, 도전성 수지층 상에 형성된 도금 금속층을 포함하는 단자 전극을 구비한 표면 실장형 세라믹 전자 부품이 개시되어 있다.Further, Patent Document 2 discloses a method for manufacturing a semiconductor device comprising a base metal layer including a base material or a glass frit, an intermediate metal layer formed on the base metal layer, a conductive resin layer formed on the intermediate metal layer, And a terminal electrode including a plated metal layer formed on the surface-mounted ceramic electronic component.

1. 일본 특개 평5-144665호 공보1. Japanese Patent Application Laid-Open No. 5-144665 2. 일본 특개 2007-281400호 공보2. Japanese Patent Application Laid-Open No. 2007-281400

최근 적층 세라믹 콘덴서의 소형화에 따라 단자 전극의 치수 정밀도[精度]가 점점 중요해지고 있다. 전형적으로는 적층 세라믹 콘덴서는 직방체(直方體) 형상을 가지고, 그 소정의 축 방향(길이 방향 또는 폭 방향)의 양단부에 단자 전극이 각각 설치된다. 단자 전극은 세라믹 소체의 각 단부를 피복하도록 각 단면으로부터 소체 주면(周面)(4측면)에 각각 소정의 길이 연출(延出)하도록 설치된다. 이때 단자 전극의 단면으로부터 소체 주면을 향하여 연장하는 단자 전극의 측면의 길이(이하, 전극 폭이라고도 부른다)나 형상에 편차가 발생하면, 외관상의 문제 외에 맨해튼(Manhattan) 또는 툼스톤(Tombstone)이라고 불리는 실장 불량을 초래할 우려가 있다. 이러한 문제는 칩 사이즈가 소형화될수록 한층 더 현저해진다.In recent years, the dimensional accuracy (accuracy) of the terminal electrodes has become more and more important as the size of the multilayer ceramic capacitor is reduced. Typically, the multilayer ceramic capacitor has a rectangular parallelepiped shape, and terminal electrodes are respectively provided at both end portions in a predetermined axial direction (longitudinal direction or width direction). The terminal electrodes are provided so as to extend from the respective end faces so as to cover the respective end portions of the ceramic body at predetermined lengths on the main body peripheral face (four side faces). At this time, if there is a deviation in the length (hereinafter also referred to as electrode width) or the shape of the side surface of the terminal electrode extending from the end face of the terminal electrode toward the main face of the main body, there is a problem in appearance, There is a fear of causing a poor mounting. This problem becomes even more significant as the chip size becomes smaller.

이상과 같은 사정을 감안하여, 본 발명의 목적은 단자 전극의 전극 폭의 편차를 억제할 수 있는 세라믹 전자 부품 및 그 제조 방법을 제공하는 데 있다.In view of the above, it is an object of the present invention to provide a ceramic electronic component capable of suppressing a variation in electrode width of a terminal electrode and a manufacturing method thereof.

상기 목적을 달성하기 위해서 본 발명의 일 형태에 따른 세라믹 전자 부품은 세라믹 소체와, 한 쌍의 단자 전극을 구비한다. 상기 세라믹 전자 부품은 소정의 축 방향에 대향하는 한 쌍의 단면과, 상기 한 쌍의 단면에 직교(直交)하는 주면을 포함한다. 상기 한 쌍의 단자 전극은 하지 도전층과, 상기 하지 도전층을 피복하는 중간 금속층과, 상기 중간 금속층을 피복하는 도전성 수지층과, 상기 도전성 수지층을 피복하는 외부 금속층을 포함한다. 상기 하지 도전층은 상기 한 쌍의 단면을 포함하는 상기 주면의 단부를 각각 피복하고, 상기 한 쌍의 단면으로부터 상기 주면 상에 상기 축 방향을 따라 연출하는 연출 영역을 포함한다. 상기 연출 영역과 상기 주면의 경계부 중 상기 단자면으로부터 가장 이간된 제1 선단부(先端部)와 상기 제1 선단부를 피복하는 상기 중간 금속층의 상기 축 방향에 관한 제2 선단부를 연결하는 가상적인 제1 선분(線分)과, 상기 제1 선단부로부터 상기 축 방향을 따라 연장하는 가상적인 제2 선분이 이루는 각도는 30° 이상 75° 이하이고, 상기 제2 선단부는 상기 제1 선단부보다 상기 단면으로부터 더 이간된다.In order to achieve the above object, a ceramic electronic device according to an aspect of the present invention includes a ceramic body and a pair of terminal electrodes. The ceramic electronic component includes a pair of end faces opposed to a predetermined axial direction and a main face orthogonal to the pair of end faces. The pair of terminal electrodes include a ground conductive layer, an intermediate metal layer covering the ground conductive layer, a conductive resin layer covering the intermediate metal layer, and an outer metal layer covering the conductive resin layer. Wherein the ground conductive layer covers a respective end portion of the main surface including the pair of end faces and has a projecting region formed on the main surface from the pair of end faces along the axial direction. And a first tip end portion (distal end portion) which is most distant from the terminal surface among the boundary portion between the rendering region and the main surface and a second tip end portion with respect to the axial direction of the intermediate metal layer covering the first tip end portion Wherein an angle between a line segment and a virtual second line segment extending along the axial direction from the first front end portion is 30 degrees or more and 75 degrees or less and the second front end portion is longer than the first front end portion .

상기 세라믹 전자 부품에서 한 쌍의 단자 전극을 구성하는 도전성 수지층은 프린트 회로 기판의 굴곡 등에 기인하는 외력을 흡수하는 기능을 가진다. 도전성 수지층은 하지 도전층 상에 중간 금속층을 개재하여 형성되기 때문에 높은 밀착성을 얻을 수 있다. 외부 금속층은 전형적으로는 땜납 도금으로 구성되고, 단자 전극의 외관을 구성한다. 따라서 외부 금속층의 전극 폭은 하지인 도전성 수지층의 형태에 따라 거의 결정된다.The conductive resin layer constituting the pair of terminal electrodes in the ceramic electronic part has a function of absorbing an external force due to bending of the printed circuit board or the like. Since the conductive resin layer is formed on the ground conductive layer via the intermediate metal layer, high adhesion can be obtained. The outer metal layer is typically made of solder plating and constitutes the outer appearance of the terminal electrode. Therefore, the electrode width of the outer metal layer is almost determined according to the form of the underlying conductive resin layer.

도전성 수지층은 전형적으로는 금속 등의 도전성 필러를 에폭시 수지 등의 열경화성 수지에 혼련(混練)한 도전 페이스트의 경화물로 구성된다. 도전 페이스트를 중간 금속층의 표면에 도포할 때, 세라믹 소체의 주면에 습윤 상승[濡上]하고, 이것이 원인으로 외부 전극층의 전극 폭에 편차가 발생한다.The conductive resin layer is typically composed of a cured product of a conductive paste obtained by kneading a conductive filler such as a metal with a thermosetting resin such as an epoxy resin. When the conductive paste is applied to the surface of the intermediate metal layer, the wettability of the main surface of the ceramic body is increased. This causes a variation in the electrode width of the external electrode layer.

그래서 본 발명자들은 도전성 수지층의 하지인 중간 금속층의 형상을 규정하는 것에 의해 세라믹 소체 주면으로의 도전성 수지의 습윤 상승을 제한하고, 이에 의해 외부 전극층의 전극 폭을 고정밀도로 제어하는 것이 가능해진다는 것을 발견했다. 즉 상기 제1 및 제2 선분이 이루는 각도를 30° 이상 75° 이하로 설정하는 것에 의해 단자 전극의 형상 정밀도를 고정밀도로 제어하는 것이 가능해졌다.Therefore, the inventors of the present invention have made it possible to restrict the rise of the wettability of the conductive resin on the principal surface of the ceramic body by defining the shape of the intermediate metal layer which is the base of the conductive resin layer, thereby making it possible to control the electrode width of the external electrode layer with high accuracy found. That is, by setting the angle formed by the first and second line segments to 30 degrees or more and 75 degrees or less, the shape precision of the terminal electrodes can be controlled with high accuracy.

한편, 본 발명의 일 형태에 따른 세라믹 전자 부품의 제조 방법은 소정의 축 방향에 대향하는 한 쌍의 단면과, 상기 한 쌍의 단면에 직교하는 주면을 포함하는 세라믹 소체를 준비하는 공정; 상기 한 쌍의 단면을 포함하는 상기 주면의 단부를 각각 피복하여 상기 한 쌍의 단면으로부터 상기 주면 상에 상기 축 방향을 따라 연출하는 연출 영역을 포함하는 하지 도전층을 형성하는 공정; 상기 하지 도전층을 피복하는 중간 금속층을 형성하는 공정; 상기 중간 금속층을 피복하는 도전성 수지층을 형성하는 공정; 및 상기 도전성 수지층을 피복하는 외부 금속층을 형성하는 공정;을 포함한다. 상기 중간 금속층을 형성하는 공정에서는 상기 연출 영역과 상기 주면의 경계부 중 상기 단면으로부터 가장 이간된 제1 선단부와, 상기 제1 선단부를 피복하는 상기 중간 금속층의 상기 축 방향에 관한 제2 선단부를 연결하는 가상적인 제1 선분과, 상기 제1 선단부로부터 상기 축 방향을 따라 연장하는 가상적인 제2 선분이 이루는 각도가 30° 이상 75° 이하이고, 상기 제2 선단부는 상기 제1 선단부보다 상기 단면으로부터 더 이간되도록 상기 중간 금속층이 형성된다.According to another aspect of the present invention, there is provided a method of manufacturing a ceramic electronic component, comprising: preparing a ceramic body including a pair of end faces opposed to each other in a predetermined axial direction; and a main face orthogonal to the pair of end faces; Forming a ground conductive layer covering the end portion of the main surface including the pair of end faces and including a lead-out region extending along the axial direction from the pair of end faces on the main surface; Forming an intermediate metal layer covering the underlying conductive layer; Forming a conductive resin layer covering the intermediate metal layer; And forming an external metal layer covering the conductive resin layer. The step of forming the intermediate metal layer may include the step of connecting the first end portion of the boundary between the drawing region and the main surface most distant from the end face and the second end portion of the intermediate metal layer covering the first end portion in the axial direction Wherein an imaginary first line segment and an imaginary second line segment extending from the first front end portion along the axial direction are 30 degrees or more and 75 degrees or less and the second front end portion is longer than the first front end portion The intermediate metal layer is formed to be spaced apart.

본 발명에 의하면, 단자 전극의 전극 폭의 편차를 억제할 수 있다.According to the present invention, variations in the electrode width of the terminal electrodes can be suppressed.

도 1은 본 발명의 일 실시 형태에 따른 세라믹 전자 부품으로서의 적층 세라믹 콘덴서의 구성을 개략적으로 도시하는 전체 사시도.
도 2는 상기 적층 세라믹 콘덴서에서의 세라믹 소체를 개략적으로 도시하는 전체 사시도.
도 3은 상기 세라믹 소체의 개략 단면도.
도 4는 상기 세라믹 소체의 구조를 개략적으로 도시하는 분해 사시도.
도 5는 상기 적층 세라믹 콘덴서에서의 한 쌍의 단자 전극의 구성을 도시하는 개략 단면도.
도 6은 비교예에 따른 단자 전극의 구조를 도시하는 개략 단면도.
도 7은 상기 적층 세라믹 콘덴서에서의 단자 전극의 요부(要部)의 형상을 도시하는 개략 단면도.
도 8은 상기 단자 전극의 불량예를 도시하는 개략 측면도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a whole perspective view schematically showing a configuration of a multilayer ceramic capacitor as a ceramic electronic component according to an embodiment of the present invention; Fig.
2 is an overall perspective view schematically showing a ceramic body in the multilayer ceramic capacitor.
3 is a schematic cross-sectional view of the ceramic body.
4 is an exploded perspective view schematically showing a structure of the ceramic body.
5 is a schematic sectional view showing a configuration of a pair of terminal electrodes in the multilayer ceramic capacitor.
6 is a schematic sectional view showing a structure of a terminal electrode according to a comparative example.
7 is a schematic sectional view showing the shape of a main portion of the terminal electrode in the above-described multilayer ceramic capacitor.
8 is a schematic side view showing an example of a defective terminal electrode.

이하, 도면을 참조하여 본 발명의 실시 형태를 설명한다. 본 실시 형태에서는 세라믹 전자 부품으로서 적층 세라믹 콘덴서를 예로 들어 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the present embodiment, a multilayer ceramic capacitor will be described as an example of a ceramic electronic component.

[적층 세라믹 콘덴서의 전체 구성][Overall Configuration of Multilayer Ceramic Capacitor]

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 콘덴서의 구성을 개략적으로 도시하는 전체 사시도다. 또한 도면에서 X축, Y축 및 Z축은 상호(相互) 직교하는 3축 방향을 각각 도시하고, X축 방향은 적층 세라믹 콘덴서의 길이 방향, Y축 방향은 그 폭 방향, Z축 방향은 그 높이 방향에 각각 대응한다.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is an overall perspective view schematically showing the configuration of a multilayer ceramic capacitor according to one embodiment of the present invention. Fig. In the drawings, the X axis, the Y axis, and the Z axis represent mutually orthogonal three axial directions. The X axis direction is the longitudinal direction of the multilayer ceramic capacitor, the Y axis direction is the width direction thereof, and the Z axis direction is the height Respectively.

본 실시 형태의 적층 세라믹 콘덴서(1)는 세라믹 소체(10)와, 한 쌍의 단자 전극(20)을 구비한다. 이하, 적층 세라믹 콘덴서(1)의 각(各) 부(部)에 대하여 구체적으로 설명한다.The multilayer ceramic capacitor 1 of the present embodiment includes a ceramic body 10 and a pair of terminal electrodes 20. [ Hereinafter, each (part) of the multilayer ceramic capacitor 1 will be described in detail.

(세라믹 소체)(Ceramic body)

도 2는 세라믹 소체(10)를 개략적으로 도시하는 전체 사시도, 도 3은 Y축 방향에서 본 세라믹 소체(10)의 개략 단면도, 도 4는 세라믹 소체(10)의 구조를 개략적으로 도시하는 분해 사시도다.Fig. 2 is an overall perspective view schematically showing the ceramic body 10, Fig. 3 is a schematic cross-sectional view of the ceramic body 10 viewed from the Y axis direction, Fig. 4 is a perspective view of the ceramic body 10, Do.

세라믹 소체(10)는 Z축 방향으로 상호 대향하는 측면(S1, S2)과, Y축 방향으로 상호 대향하는 측면(S3, S4)과, X축 방향으로 상호 대향하는 한 쌍의 단면(T1, T2)을 포함하는 직방체(육면체)로 구성된다. 세라믹 소체(10)는 X축 방향으로 길이 방향을 가지고, 4측면(S1, S2, S3 및 S4)은 단면(T1, T2)에 각각 직교하는 세라믹 소체(10)의 주면을 구성한다.The ceramic body 10 has side surfaces S1 and S2 facing each other in the Z axis direction and sides S3 and S4 facing each other in the Y axis direction and a pair of end surfaces T1 and T2 facing each other in the X axis direction, T2). The ceramic body 10 has a longitudinal direction in the X axis direction and the four sides S1, S2, S3 and S4 constitute the main surfaces of the ceramic body 10 orthogonal to the cross sections T1 and T2.

세라믹 소체(10)는 도 3 및 도 4에 도시하는 바와 같이 제1 내부 전극층(111)과 제2 내부 전극층(112)이 유전체층(110)을 개재하여 상호 대향하도록 배치된 내부 구조를 가진다. 즉 세라믹 소체(10)는 도 4에 도시하는 바와 같이 복수 매의 제1 시트 재료(11a)와 복수 매의 제2 시트 재료(11b)를 Z축 방향에 교호(交互)적으로 적층하는 것에 의해 제작된다. 제1 시트 재료(11a)는 유전체 시트(110s) 상에 제1 내부 전극층(111)이 형성된 직사각형 형상[矩形狀]의 세라믹 시트로 구성된다. 제2 시트 재료(11b)는 유전체 시트(110s) 상에 제2 내부 전극층(112)이 형성된 직사각형 형상의 세라믹 시트로 구성되고, 제1 시트 재료(11a)와 동일한 형상, 크기를 가진다.3 and 4, the ceramic body 10 has an internal structure in which the first internal electrode layer 111 and the second internal electrode layer 112 are arranged to face each other with the dielectric layer 110 interposed therebetween. That is, as shown in Fig. 4, the ceramic body 10 is formed by alternately laminating a plurality of first sheet materials 11a and a plurality of second sheet materials 11b in the Z-axis direction . The first sheet material 11a is composed of a rectangular ceramic sheet having a first internal electrode layer 111 formed on a dielectric sheet 110s. The second sheet material 11b is formed of a rectangular ceramic sheet having a second internal electrode layer 112 formed on the dielectric sheet 110s and has the same shape and size as the first sheet material 11a.

유전체 시트(110s)는 예컨대 티탄산 바륨(BaTiO3), 티탄산 칼슘(CaTiO3), 티탄산 스트론튬(SrTiO3), 지르콘산 칼슘(CaZrO3) 등의 강유전체 분말을 주성분으로서 형성된 직사각형 형상의 그린시트의 소성체(燒成體)로 구성된다. 한편, 제1 및 제2 내부 전극층(111, 112)은 예컨대 Ni, Cu 등의 금속 분말을 함유하는 도전성 페이스트를 소성한 직사각형 형상의 금속 박막으로 구성된다.A dielectric sheet (110s), for example, barium titanate (BaTiO 3), calcium titanate (CaTiO 3), strontium titanate (SrTiO 3), zirconate, calcium (CaZrO 3) address of the green sheet of a rectangular shape formed as a main component of the ferroelectric powder, such as It is composed of flesh. On the other hand, the first and second internal electrode layers 111 and 112 are formed of a rectangular metal thin film formed by firing a conductive paste containing metal powder such as Ni, Cu, or the like.

세라믹 소체(10)의 측면(S1, S2)은 최상층의 제2 시트 재료(11b)와 최하층의 제1 시트 재료(11a)에 각각 적층된 복수 매의 유전체 시트(110s)로 구성된다. 제1 내부 전극층(111)의 일단부(111a)는 유전체 시트(110s)의 일단측에 인출되어, 제2 내부 전극층(112)의 일단부(112a)(一端部)는 유전체 시트(110s)의 타단측(他端側)에 인출된다. 이에 의해 세라믹 소체(10)의 일방(一方)의 단면(T1)으로부터는 제1 내부 전극층(111)의 인출 단부(111a)가 노출하고, 타방(他方)의 단면(T2)으로부터는 제2 내부 전극층(112)의 인출 단부(112a)가 노출한다.The side faces S1 and S2 of the ceramic body 10 are composed of a plurality of dielectric sheets 110s stacked on the uppermost second sheet material 11b and the lowermost first sheet material 11a. One end 111a of the first internal electrode layer 111 is drawn to one end of the dielectric sheet 110s so that one end 112a of the second internal electrode layer 112 is connected to the end of the dielectric sheet 110s And is drawn out to the other end side (the other end side). As a result, the lead-out end 111a of the first internal electrode layer 111 is exposed from one end face T1 of the ceramic body 10 and the second end face 111b is exposed from the other end face T2. The lead-out end 112a of the electrode layer 112 is exposed.

유전체 시트(110s) 및 내부 전극층(111, 112)의 크기, 두께 등은 적층 세라믹 콘덴서(1)의 사양 등에 따라 적절히 설정된다. 본 실시 형태에서는 예컨대 길이 치수(L), 폭 치수(W) 및 높이 치수(T)가 각각 1.0mm, 0.5mm 및 0.5mm 이하의 소형의 적층 세라믹 콘덴서로 구성된다. 내부 전극층(111, 112)의 적층 수도 특히 한정되지 않고, 각각 수십 층 이상으로 구성되어도 좋다.The size and thickness of the dielectric sheet 110s and the internal electrode layers 111 and 112 are appropriately set according to the specifications of the multilayer ceramic capacitor 1 and the like. In this embodiment, for example, the multilayer ceramic capacitor is composed of a small-sized multilayer ceramic capacitor having a length dimension L, a width dimension W, and a height dimension T of 1.0 mm, 0.5 mm, and 0.5 mm or less, respectively. The number of layers of the internal electrode layers 111 and 112 is not particularly limited and may be several tens or more.

이러한 세라믹 소체(10)는 예컨대 다음과 같이 하여 제작된다. 우선 티탄산 바륨을 주성분으로 하는 내환원성을 가지는 세라믹 분말을 유기 바인더와 혼련하여 슬러리를 형성하고, 이를 닥터 블레이드 등으로 시트 형상으로 형성하여 세라믹 그린시트를 얻는다. 이 세라믹 그린시트에 스크린 인쇄에 의해 Ni 도전 페이스트를 소정의 패턴으로 도포하여 내부 전극을 형성한다. 내부 전극 패턴을 형성한 세라믹 그린시트를 소정 매수 중첩하고 열압착하여 적층체를 제작한다. 이 적층체를 소정의 개별 칩 사이즈로 절단하고 분할하여 세라믹 소체(10)의 미소성체(未燒成體)를 얻는다. 이 미소성체의 내부 전극 노출면에 후술하는 하지 도전층(21)을 구성하는 도전 페이스트를 침지(浸漬) 도포하고, 예컨대 1,100℃ 내지 1,300℃의 질소 또는 수소 분위기로 소성하여, 세라믹 소체(10) 및 하지 도전층(21)을 형성한다.Such a ceramic body 10 is produced, for example, as follows. First, a ceramic powder having resistance to barium titanate as a main component and having reduction resistance is kneaded with an organic binder to form a slurry, which is then formed into a sheet shape using a doctor blade or the like to obtain a ceramic green sheet. A Ni conductive paste is applied to the ceramic green sheet by screen printing in a predetermined pattern to form an internal electrode. A predetermined number of ceramic green sheets having the internal electrode pattern formed thereon are laminated and thermocompression bonded to produce a laminate. This laminate is cut and divided into a predetermined individual chip size to obtain an unfired body of the ceramic body 10. [ A conductive paste constituting a ground conductive layer 21 to be described later is applied to the inner electrode exposed surface of the microcomposite body and fired in a nitrogen or hydrogen atmosphere at 1,100 ° C to 1,300 ° C to form the ceramic body 10, And the underlying conductive layer 21 are formed.

(단자 전극)(Terminal electrode)

도 5는 한 쌍의 단자 전극(20)의 구성을 도시하는 Y축 방향에서 본 적층 세라믹 콘덴서(1)의 개략 단면도다. 한 쌍의 단자 전극(20)은 각각 하지 도전층(21)과, 하지 도전층(21)을 피복하는 중간 금속층(22)과, 중간 금속층(22)을 피복하는 도전성 수지층(23)과, 도전성 수지층(23)을 피복하는 외부 금속층(24)을 포함한다.5 is a schematic cross-sectional view of the multilayer ceramic capacitor 1 viewed in the Y-axis direction showing the configuration of the pair of terminal electrodes 20. Fig. Each of the pair of terminal electrodes 20 includes a ground conductive layer 21, an intermediate metal layer 22 covering the ground conductive layer 21, a conductive resin layer 23 covering the intermediate metal layer 22, And an outer metal layer 24 covering the conductive resin layer 23.

하지 도전층(21)은 세라믹 소체(10)의 양단면(T1, T2)에 밀착하고, 내부 전극층의 인출 단부(111a, 112a)에 전기적으로 접속된다. 하지 도전층(21)은 예컨대 세라믹 소체(10)[유전체층(110)]와 마찬가지의 조성의 세라믹 분말을 공재로서 혼합한 도전 페이스트를 미소성의 세라믹 소체(10)의 양단부에 도포한 후, 세라믹 소체의 소성과 동시에 소부(燒付)하는 것에 의해 형성된다. 또는 하지 도전층(21)은 유리 프릿을 혼합한 도전 페이스트를 소성 완료된 세라믹 소체의 양단부에 도포한 후, 소부하여 형성된다. 하지 도전층(21)의 두께는 특히 한정되지 않고, 예컨대 약 5μm 내지 30μm이며, 칩 사이즈에 따라 적절히 설정된다.The ground conductive layer 21 is in close contact with both end faces T1 and T2 of the ceramic body 10 and is electrically connected to the lead end portions 111a and 112a of the internal electrode layers. The base conductive layer 21 is formed by applying a conductive paste obtained by mixing ceramic powders having the same composition as the ceramic body 10 (dielectric layer 110) as a common material to both end portions of the ceramic body 10, And baking at the same time as the firing. Or the underlying conductive layer 21 is formed by applying a conductive paste obtained by mixing glass frit to both ends of a fired ceramic body and then baking it. The thickness of the underlying conductive layer 21 is not particularly limited and is, for example, about 5 to 30 탆, and is appropriately set in accordance with the chip size.

중간 금속층(22)은 하지 도전층(21) 상에 형성된다. 중간 금속층(22)은 전형적으로는 무전해(無電解) 도금 또는 전계(電界) 도금 등으로 형성된 도금막으로 구성되지만, 이 외에도 진공 증착법, 스퍼터링법 등으로 형성된 금속 박막이어도 좋다. 중간 금속층(22)을 구성하는 금속 재료는 Au, Pt, Pd, Ag, Cu, Ni 등을 들 수 있다. 이 중 비저항값이 작은 Cu, Ag가 바람직하고, 하지 도전층(21)의 보호라는 점에서는 확산이 적은 Cu, Ni가 바람직하다. 또한 중간 금속층(22)에 도전성 수지층(23)과의 밀착을 저해하는 산화막을 생성시키지 않는다는 점에서는 Au, Pt, Pd, Ag, Cu와 같은 귀금속이 바람직하다. 중간 금속층(22)의 두께는 특히 한정되지 않고, 예컨대 약 3μm 내지 10μm이며, 칩 사이즈에 따라 적절히 설정된다.The intermediate metal layer 22 is formed on the ground conductive layer 21. Typically, the intermediate metal layer 22 is a plated film formed by electroless plating or electric field plating. Alternatively, the intermediate metal layer 22 may be a metal thin film formed by a vacuum deposition method, a sputtering method, or the like. Examples of the metal material constituting the intermediate metal layer 22 include Au, Pt, Pd, Ag, Cu, and Ni. Among them, Cu and Ag having a small specific resistance value are preferable, and Cu and Ni having low diffusion are preferable from the viewpoint of protection of the ground conductive layer 21. Precious metals such as Au, Pt, Pd, Ag, and Cu are preferable in terms of not forming an oxide film which hinders adhesion of the intermediate metal layer 22 to the conductive resin layer 23. The thickness of the intermediate metal layer 22 is not particularly limited, and is, for example, about 3 탆 to 10 탆, and is appropriately set according to the chip size.

중간 금속층(22)은 하지 도전층(21)과 도전성 수지층(23) 사이의 밀착성을 높이기 위해서 설치된다. 즉 하지 도전층(21)이 세라믹 소체(10)의 소성과 동시에 형성되는 경우에는 공재나 산화막, 바인더가 제거된 후의 세공(細孔)의 존재에 의해 하지 도전층(21)의 표면이 평활하고 치밀한 금속면이 아닌 상태로 이루어지는 경우가 있다. 또한 하지 도전층(21)이 세라믹 소체(10)의 소성 후에 소부하여 형성되는 경우에는 세공 외에 유리 프릿이 표면에 편석(偏析)되는 경우가 있다. 이와 같은 상태에서는 하지 도전층(21)과 도전성 수지층(23) 사이에 접착 강도를 충분히 확보할 수 없다. 그렇기 때문에 하지 도전층(21)을 형성한 후, 도전성 수지층(23)을 형성하기 전에 중간 금속층(22)이 형성된다.The intermediate metal layer 22 is provided for enhancing the adhesion between the ground conductive layer 21 and the conductive resin layer 23. That is, when the ground conductive layer 21 is formed simultaneously with the firing of the ceramic body 10, the surface of the ground conductive layer 21 is smooth due to the existence of pores after removal of the oxide film and the binder And may be formed in a state of not being a dense metal surface. When the ground conductive layer 21 is formed by baking after firing the ceramic body 10, the glass frit may be segregated (segregated) on the surface in addition to the pores. In such a state, the adhesive strength between the ground conductive layer 21 and the conductive resin layer 23 can not be sufficiently secured. Therefore, after the ground conductive layer 21 is formed, the intermediate metal layer 22 is formed before the conductive resin layer 23 is formed.

중간 금속층(22)의 형성에 앞서 전형적으로는 하지 도전층(21)의 표면의 연마 처리가 실시된다. 이에 의해 하지 도전층(21)의 표면에 형성된 산화막을 제거할 수 있어, 하지 도전층(21)에 대한 중간 금속층(22)의 양호한 밀착성을 확보할 수 있는 것과 함께, 산화막의 존재에 기인하는 정전 용량의 편차나 ESR(등가 직렬 저항)의 증가를 방지하는 것이 가능해진다. 연마 방법은 특히 한정되지 않고, 예컨대 건식(乾式) 연마법이 적용된다.Prior to the formation of the intermediate metal layer 22, a polishing treatment of the surface of the ground conductive layer 21 is typically performed. As a result, it is possible to remove the oxide film formed on the surface of the ground conductive layer 21, thereby ensuring good adhesion of the intermediate metal layer 22 to the ground conductive layer 21, It is possible to prevent a variation in capacitance or an increase in ESR (equivalent series resistance). The polishing method is not particularly limited, and for example, dry polishing is applied.

도전성 수지층(23)은 중간 금속층(22) 상에 형성된다. 도전성 수지층(23)은 전형적으로는 Ag, Ni, Cu 등의 도전성 필러를 혼련한 에폭시 수지나 페놀 수지 등의 열경화성 수지를 중간 금속층(22)의 표면에 침지 도포하고, 열처리하여 경화시키는 것에 의해 형성된다. 도전성 수지층(23)의 두께는 특히 한정되지 않고, 예컨대 약 10μm 내지 50μm이며, 칩 사이즈에 따라 적절히 설정된다.A conductive resin layer (23) is formed on the intermediate metal layer (22). The conductive resin layer 23 is typically formed by dipping a thermosetting resin such as an epoxy resin or a phenol resin, which is obtained by kneading an electrically conductive filler such as Ag, Ni or Cu, on the surface of the intermediate metal layer 22, . The thickness of the conductive resin layer 23 is not particularly limited, and is, for example, about 10 탆 to 50 탆, and is appropriately set in accordance with the chip size.

도전성 수지층(23)은 하지 도전층(21) 및 중간 금속층(22)을 구성하는 금속 재료보다 영률이 낮은(부드러운) 재료로 구성된다. 도전성 수지층(23)은 적층 세라믹 콘덴서(1)가 탑재되는 실장 기판의 휘어짐이나 굴곡 등에 기인하여 단자 전극(20)에 작용하는 외력을 완화하는 기능을 가진다.The conductive resin layer 23 is made of a material having a lower Young's modulus (soft) than that of the metal material constituting the ground conductive layer 21 and the intermediate metal layer 22. The conductive resin layer 23 has a function of alleviating an external force acting on the terminal electrode 20 due to warping, bending, or the like of the mounting substrate on which the multilayer ceramic capacitor 1 is mounted.

외부 금속층(24)은 도전성 수지층(23) 상에 형성된다. 외부 금속층(24)은 양호한 납땜성을 확보하기 위해서 설치되고, 전형적으로는 전해 도금법으로 형성된 Ni 도금막, 또는 Ni도금막과 그 상에 형성된 Sn 도금막의 적층막으로 구성된다. 외부 금속층의 두께는 특히 한정되지 않고, 예컨대 약 5μm 내지 15μm이며, 칩 사이즈에 따라 적절히 설정 가능하다.The outer metal layer 24 is formed on the conductive resin layer 23. The external metal layer 24 is provided to ensure good solderability and is typically composed of a Ni plated film formed by an electrolytic plating method or a laminated film of a Ni plated film and an Sn plated film formed thereon. The thickness of the outer metal layer is not particularly limited, and is, for example, about 5 탆 to 15 탆, and can be appropriately set in accordance with the chip size.

한 쌍의 단자 전극(20)은 세라믹 소체(10)의 단면(T1, T2)을 포함하는 양단부에 각각 설치된다. 한 쌍의 단자 전극(20)은 도 5에 도시하는 바와 같이 이들 단면으로부터 세라믹 소체(10)의 주면을 향하여 연장하는 측면부(20s)를 각각 포함하고, 이들 측면부(20s)의 X축 방향을 따른 길이[이하, 전극 폭(Es)이라고도 부른다]가 소정의 값이 되도록 제작된다. 단자 전극(20)의 측면부(20s)는 세라믹 소체(10)의 양단부의 4측면(S1 내지 S4)에 마찬가지의 형태로 연속적으로 형성된다.The pair of terminal electrodes 20 are respectively provided at both ends of the ceramic body 10 including the end faces T1 and T2. 5, each of the pair of terminal electrodes 20 includes a side surface portion 20s extending from the end surface toward the main surface of the ceramic body 10, and the side surface portions 20s extend along the X- (Hereinafter also referred to as electrode width Es) is a predetermined value. The side surface portion 20s of the terminal electrode 20 is continuously formed in the same shape on the four side surfaces S1 to S4 of both end portions of the ceramic body 10. [

여기서 외부 금속층(24)은 단자 전극(20) 각각의 최외층을 구성하기 위해서 단자 전극(20) 각각의 전극 폭(Es)은 외부 금속층(24)의 형상 정밀도에 유래한다. 외부 금속층(24)은 도전성 수지층(23)의 표면에 전해 도금법에 의해 선택적으로 형성된다. 따라서 외부 금속층(24)의 전극 폭(Es)은 하지인 도전성 수지층(23)의 형태에 따라 거의 결정된다.Here, the electrode width Es of each of the terminal electrodes 20 is derived from the shape accuracy of the outer metal layer 24 in order that the outer metal layer 24 constitutes the outermost layer of each of the terminal electrodes 20. The outer metal layer 24 is selectively formed on the surface of the conductive resin layer 23 by electrolytic plating. Therefore, the electrode width Es of the outer metal layer 24 is almost determined according to the shape of the conductive resin layer 23 as the base.

한편, 도전성 수지층(23)의 형성 시에는 세라믹 소체(10)의 양단부에 도전성 수지 페이스트가 침지법에 의해 도포된다. 이때 중간 금속층(22)을 형성하지 않고 그 도전성 수지 페이스트를 도포하면, 도 6에 도시하는 바와 같이 도전성 수지 페이스트가 하지 도전층(21)의 형성 영역을 초과하여 세라믹 소체(10)의 주면에도 습윤 상승하여, 도전성 수지층(23)의 형성 폭을 컨트롤하는 것이 곤란해진다. 그 결과, 그 상에 형성되는 외부 금속층(24)의 전극 폭(Es')이 목적으로 하는 전극 폭(Es)보다 크게 되고 또한 전극 폭(Es')의 변동량도 안정되지 않아 편차가 커진다.On the other hand, at the time of forming the conductive resin layer 23, the conductive resin paste is applied to both end portions of the ceramic body 10 by the dipping method. When the conductive resin paste is applied without forming the intermediate metal layer 22 at this time, as shown in Fig. 6, the conductive resin paste may be formed on the main surface of the ceramic body 10 so as to exceed the area where the ground conductive layer 21 is formed, And it becomes difficult to control the forming width of the conductive resin layer 23. As a result, the electrode width Es 'of the outer metal layer 24 formed on the outer metal layer 24 becomes larger than the desired electrode width Es and the fluctuation amount of the electrode width Es' becomes unstable.

이에 대하여 중간 금속층(22)을 개재하여 도전성 수지층(23)을 하지 도전층(21) 상에 형성하면, 도 7에 도시하는 바와 같이 세라믹 소체(10)의 주면으로의 도전성 수지 페이스트의 습윤 상승을 억제하는 것이 가능해진다. 이는 세라믹 소체(10)의 주면보다 중간 금속층(22)의 표면이 도전성 수지 페이스트의 습윤성[濡性]이 더 악화하고, 중간 금속층(22)으로부터 세라믹 소체(10) 주면으로의 페이스트의 습윤 확대[濡廣]를 억제할 수 있기 때문인 것으로 생각된다. 또한 중간 금속층(22)을 설치하는 것에 의해 하지 도전층(21)에 직접 도포하는 경우와 비교하여 도전성 수지 페이스트가 세라믹 소체(10)측에 습윤 확대되는 시간을 제어하기 쉬워지기 때문에 도포 조건이나 페이스트 점도 등의 조정 폭이 넓어져, 보다 안정적인 조건으로 도포할 수 있다는 이점이 있다.On the other hand, when the conductive resin layer 23 is formed on the ground conductive layer 21 via the intermediate metal layer 22, as shown in Fig. 7, the wetting rise of the conductive resin paste on the principal surface of the ceramic body 10 Can be suppressed. This is because the wettability of the conductive resin paste becomes worse on the surface of the intermediate metal layer 22 than on the main surface of the ceramic body 10 and the wet expansion of the paste from the intermediate metal layer 22 to the main surface of the ceramic body 10 It can be suppressed. In addition, since the provision of the intermediate metal layer 22 makes it easier to control the time during which the conductive resin paste is wet-expanded on the side of the ceramic body 10, as compared with the case where the intermediate metal layer 22 is directly applied to the ground conductive layer 21, The adjustment range of the viscosity and the like can be widened and the coating can be performed under more stable conditions.

또한 본 발명자들은 중간 금속층(22)을 소정의 형상으로 형성하는 것에 의해 도전성 수지층(23)을 구성하는 도전성 페이스트의 세라믹 소체(10)의 주면으로의 습윤 상승을 억제할 수 있다는 사실을 발견하고, 이에 의해 소정의 전극 폭(Es)을 가지는 단자 전극(20)을 안정적으로 형성하는 것을 가능하게 했다. 이하, 그 상세에 대하여 설명한다.Further, the present inventors have found that the formation of the intermediate metal layer 22 in a predetermined shape can suppress the rise of wetting of the conductive paste constituting the conductive resin layer 23 to the main surface of the ceramic body 10 , Thereby making it possible to stably form the terminal electrode 20 having the predetermined electrode width Es. Hereinafter, the details will be described.

도 5에 도시하는 바와 같이 하지 도전층(21)은 한 쌍의 단면(T1, T2)을 포함하는 세라믹 소체(10)의 주면의 단부를 각각 피복하고, 각 단면(T1, T2)으로부터 상기 주면 상에 그 X축 방향을 따라 연출하는 연출 영역(21s)을 각각 포함한다. 도 7은 연출 영역(21s) 및 이를 피복하는 중간 금속층(22)의 확대 단면도다.As shown in Fig. 5, the ground conductive layer 21 covers the end portions of the principal surfaces of the ceramic body 10 including the pair of end faces T1 and T2, Axis direction along the X-axis direction. 7 is an enlarged cross-sectional view of the lead-out region 21s and the intermediate metal layer 22 covering the lead-out region 21s.

도 7에 도시하는 바와 같이 하지 도전층(21)의 연출 영역(21s)은 제1 선단부(P)를 포함한다. 제1 선단부(P)는 연출 영역(21s)과 세라믹 소체(10)의 주면[도시된 예에서는 측면(S2)]과의 경계부 중 단면(T1)으로부터 X축 방향으로 가장 이간된 점에 상당한다.As shown in Fig. 7, the emergence region 21s of the ground conductive layer 21 includes the first front end portion P. The first front end portion P corresponds to a point which is the farthest from the end face T1 in the X-axis direction among the boundary between the rendering region 21s and the main surface (side surface S2 in the illustrated example) of the ceramic body 10 .

한편, 중간 금속층(22)은 제1 선단부(P)를 포함하는 연출 영역(21s)을 피복하는 연출부(22s)를 포함한다. 연출부(22s)는 세라믹 소체(10)의 X축 방향에 관한 제2 선단부(Q)를 포함한다. 제2 선단부(Q)는 제1 선단부(P)와 마찬가지로 단면(T1)으로부터 X축 방향으로 가장 이간된 점에 상당한다.On the other hand, the intermediate metal layer 22 includes a leading portion 22s covering the leading region 21s including the first leading end P. The extended portion 22s includes a second front end portion Q with respect to the X axis direction of the ceramic body 10. [ The second tip end Q corresponds to the point which is most distant from the end face T1 in the X-axis direction as the first tip end P.

그리고 제1 선단부(P)와 제2 선단부(Q)를 연결하는 가상적인 제1 선분PQ과, 제1 선단부(P)로부터 세라믹 소체(10)의 X축 방향을 따라 연장하는 가상적인 제2 선분PR이 이루는 각도(θa)가 30° 이상 75° 이하가 되도록 중간 금속층(22)의 연출부(22s)가 구성된다. 전술과 같이 중간 금속층(22)은 Cu도금으로 구성되고, 연출부(22s)와 세라믹 소체(10) 주면 사이에 「반대 테이퍼부」를 형성한다. 이하의 설명에서는 상기 각도(θa)를 「도금 각도(θa)」라고도 칭한다.A virtual first line segment PQ connecting the first front end portion P and the second front end portion Q and a virtual second line segment PQ extending from the first front end portion P along the X axis direction of the ceramic body 10. [ The leading portion 22s of the intermediate metal layer 22 is formed so that the angle? A formed by the PR is 30 ° or more and 75 ° or less. As described above, the intermediate metal layer 22 is made of Cu plating, and forms an " opposite taper portion " between the leading portion 22s and the main surface of the ceramic body 10. [ In the following description, the angle? A is also referred to as a " plating angle? A ".

도금 각도(θa)를 상기 범위로 설정하는 것에 의해 도전성 수지층(23)을 구성하는 도전성 수지 페이스트 세라믹 소체(10)의 주면(S2)으로의 습윤 상승을 규제할 수 있다. 이에 의해 도전성 수지층(23)을 중간 금속층(22) 상에 선택적으로 형성하는 것이 가능해지고, 따라서 도전성 수지층(23)을 피복하는 외부 금속층(24)도 목적으로 하는 형태로 안정적으로 형성하는 것이 가능해진다. 그 결과, 단자 전극(20)의 형상의 편차에 기인하는 외관 불량을 저감하는 것이 가능해지는 것과 함께, 전극 폭(Es)의 편차에 기인하는 맨해튼 또는 툼스톤 등이라고 불리는 「칩 스탠딩(chip standing)」과 같은 실장 불량을 억제하는 것이 가능해진다.By setting the plating angle? A within the above range, it is possible to restrict the rise of the wettability of the conductive resin paste ceramic body 10 constituting the conductive resin layer 23 to the main surface S2. This makes it possible to selectively form the conductive resin layer 23 on the intermediate metal layer 22 so that the external metal layer 24 covering the conductive resin layer 23 is also stably formed in a desired form It becomes possible. As a result, it is possible to reduce the appearance defect due to the deviation of the shape of the terminal electrode 20, and also to "chip standing" called Manhattan or tombstone due to the deviation of the electrode width Es, Can be suppressed.

도 7에서 선분PR에서의 점(R)은 제1 선단부(P)를 통과하는 X축 방향으로 평행한 직선과, 제2 선단부(Q)로부터 주면(S2)에 수직으로 낙하한 Z축 방향으로 평행한 직선의 교점(交點)에 상당한다. 따라서 선분PR의 거리를 x, 선분QR의 거리를 z로 하면, 도금 각도(θa)는 tan(z/x)로 나타내어진다.In FIG. 7, the point R in the line segment PR has a straight line parallel to the X axis direction passing through the first front end portion P and a Z axis direction perpendicular to the main surface S2 from the second front end portion Q It corresponds to the intersection of parallel straight lines. Therefore, when the distance of the line segment PR is x and the distance of the line segment QR is z, the plating angle? A is expressed by tan (z / x).

도금 각도(θa)가 30° 미만인 경우(거리z가 작은 경우), 제2 선단부(Q)가 세라믹 소체(10)의 주면에 지나치게 접근하게 되어, 상기 주면으로의 도전성 수지 페이스트의 습윤 상승을 억제하는 것이 곤란해진다. 한편, 도금 각도(θa)가 75°을 초과하는 경우(거리x가 작은 경우), 중간 금속층(22)의 연출부(22s)와 세라믹 소체(10)의 주면의 반대 테이퍼가 부족하여 이들 경계부에 도전성 수지 페이스트를 저류시키지 못하기 때문에 상기 주면으로의 도전성 수지 페이스트의 습윤 상승을 억제하는 것이 곤란해진다.When the plating angle? A is less than 30 占 (the distance z is small), the second front end Q becomes excessively close to the main surface of the ceramic body 10, thereby suppressing the wetting of the conductive resin paste on the main surface . On the other hand, when the plating angle &thetas; a is larger than 75 DEG (the distance x is small), the outward taper of the leading portion 22s of the intermediate metal layer 22 and the main surface of the ceramic body 10 is insufficient, The resin paste can not be stored, and it becomes difficult to suppress the increase in the wettability of the conductive resin paste on the main surface.

중간 금속층(22)의 도금 각도(θa)는 세라믹 소체(10) 사이즈나 하지 도전층(21)의 연출 영역(21s)의 두께, 중간 금속층(22)의 연출부(22s)의 두께 등에 따라 조정하는 것이 가능하다. 예컨대 세라믹 소체(10)의 칩 사이즈(형상)가 「0603」(길이 0.6mm, 폭 0.3mm, 높이 0.3mm)인 경우, 하지 도전층(21)의 연출 영역(21s)의 두께는 예컨대 5μm 이상 11μm 이하, 중간 금속층(22)의 연출부(22s)의 두께는 예컨대 3μm 이상 10μm 이하로 할 수 있다. 또한 세라믹 소체(10)의 칩 사이즈(형상)가 「1005」(길이 1.0mm, 폭 0.5mm, 높이 0.5mm)인 경우, 하지 도전층(21)의 연출 영역(21s)의 두께는 예컨대 10μm 이상 16μm 이하, 중간 금속층(22)의 연출부(22s)의 두께는 예컨대 3μm 이상 10μm 이하로 할 수 있다.The plating angle? A of the intermediate metal layer 22 is adjusted in accordance with the size of the ceramic body 10, the thickness of the leading region 21s of the underlying conductive layer 21, the thickness of the leading portion 22s of the intermediate metal layer 22, It is possible. For example, when the chip size (shape) of the ceramic body 10 is "0603" (length 0.6 mm, width 0.3 mm, height 0.3 mm), the thickness of the leading region 21s of the ground conductive layer 21 is, And the thickness of the extended portion 22s of the intermediate metal layer 22 may be, for example, 3 m or more and 10 m or less. When the chip size (shape) of the ceramic body 10 is "1005" (length 1.0 mm, width 0.5 mm, height 0.5 mm), the thickness of the leading region 21s of the ground conductive layer 21 is 10 μm or more And the thickness of the extended portion 22s of the intermediate metal layer 22 may be, for example, 3 m or more and 10 m or less.

[실험예][Experimental Example]

계속해서 본 발명자들이 수행한 실험예에 대하여 설명한다.Next, an experimental example performed by the present inventors will be described.

(시료의 제작)(Preparation of sample)

티탄산 바륨을 주성분으로 하는 내환원성을 가지는 세라믹 분말을 유기 바인더와 혼련하여 슬러리를 조제하고, 이를 닥터 블레이드 등으로 시트 형상으로 형성하여 세라믹 그린시트를 제작했다. 이 세라믹 그린시트에 스크린 인쇄법에 의해 Ni 도전 페이스트를 소정의 패턴으로 도포하여 내부 전극을 형성했다. 내부 전극 패턴을 형성한 세라믹 그린시트를 소정의 형상으로 재단하고 소정 매수 중첩한 후, 열압착하여 세라믹 적층체를 제작했다.A ceramic powder having resistance to barium titanate as a main component was kneaded with an organic binder to prepare a slurry, which was then formed into a sheet shape using a doctor blade or the like to produce a ceramic green sheet. A Ni conductive paste was applied to the ceramic green sheet by a screen printing method in a predetermined pattern to form an internal electrode. The ceramic green sheet having the internal electrode pattern formed thereon was cut into a predetermined shape, and after a predetermined number of sheets were superimposed, the ceramic green sheet was thermally bonded to produce a ceramic laminate.

다음으로 상기 적층체를 소정의 칩 사이즈로 절단하고 분할하여 세라믹 소체를 제작했다. 이 소체의 전극 노출면(양단면)에 소정의 전극 폭(E치수)이 되도록 공재를 포함하는 도전 페이스트 막을 침지법에 의해 도포했다. 또한 페이스트 막의 주면 두께[도 7에서의 연출 영역(21s)을 형성하는 페이스트 두께에 상당]는 도전 페이스트의 희석률로 조정했다.Next, the above-mentioned laminate was cut into a predetermined chip size and divided to prepare a ceramic body. A conductive paste film containing a filler was applied by a dipping method so as to have a predetermined electrode width (E dimension) on the electrode exposed surface (both end surfaces) of the elementary body. In addition, the thickness of the main surface of the paste film (corresponding to the thickness of the paste forming the lead-out area 21s in Fig. 7) was adjusted by the dilution rate of the conductive paste.

계속해서 상기 적층체를 질소 또는 수소 분위기 하, 1,250℃로 소성 및 소정의 열처리를 수행하여, 세라믹 소체(10) 및 그 양단면을 피복하는 하지 도전층(21)을 제작했다. 그리고 연마제로서 「WHITEMORUNDUM」(등록상표)을 이용하여 하지 도전층(21) 표면에 건식 연마를 수행한 후, Cu 도금을 수행하여 중간 금속층(22)을 형성했다. 다음으로 중간 금속층(22)의 표면에 소정의 점도(10Pa·s 내지 30Pa·s)로 조정한 도전성 수지 페이스트를 침지법에 의해 도포했다. 도전성 수지 페이스트에는 Ag필러를 혼련한 에폭시 수지를 이용했다. 그 후, 열처리에 의해 도전성 수지 페이스트를 경화시켜 도전성 수지층(23)을 형성했다. 그리고 도전성 수지층(23) 상에 Ni도금 및 Sn도금을 순차 수행하여 외부 금속층(24)을 형성했다.Subsequently, the above laminate was fired at 1,250 캜 in a nitrogen or hydrogen atmosphere and subjected to a predetermined heat treatment to produce a ceramic base body 10 and a ground conductive layer 21 covering both end faces thereof. Then, dry polishing was performed on the surface of the ground conductive layer 21 using "WHITEMORUNDUM" (registered trademark) as an abrasive, and Cu plating was performed to form an intermediate metal layer 22. Next, a conductive resin paste adjusted to a predetermined viscosity (10 Pa · s to 30 Pa · s) was applied to the surface of the intermediate metal layer 22 by a dipping method. An epoxy resin obtained by kneading an Ag filler was used as the conductive resin paste. Thereafter, the conductive resin paste was cured by heat treatment to form the conductive resin layer 23. Then, Ni plating and Sn plating were sequentially performed on the conductive resin layer 23 to form the external metal layer 24. [

본 실험예에서 제작한 시료(試料)의 칩 사이즈는 「0603」(L: 0.6mm, W: 0.3mm, T: 0.3mm) 및 「1005」(L: 1.0mm, W: 0.5mm, T: 0.5mm)의 2종류로 했다. 그리고 각 형상에 대하여 표 1에 도시하는 바와 같이 하지 도전층(21)의 연출 영역(21s)의 두께(하지 주면 두께) 및 중간 금속층(22)의 두께가 다른 복수 종의 샘플(1 내지 10 및 11 내지 20)을 각각 복수 개씩 제작했다. 이 중, 샘플1, 샘플2, 샘플11, 샘플12에 대해서는 중간 금속층(22)을 형성하지 않고, 도전성 수지층(23)을 하지 도전층(21) 상에 직접 형성했다.(L: 1.0 mm, W: 0.5 mm, T: 0.3 mm) and "1005" (L: 0.6 mm, W: 0.5 mm). As shown in Table 1, for each shape, a plurality of kinds of samples 1 to 10 and a plurality of intermediate layers 22 having different thicknesses of the lead-out region 21s of the undercoat layer 21 and the intermediate metal layer 22, 11 to 20) were respectively fabricated. Of these, the intermediate resin layer 22 was not formed for the sample 1, the sample 2, the sample 11, and the sample 12, and the conductive resin layer 23 was formed directly on the ground conductive layer 21.

(시료의 평가)(Evaluation of sample)

각 샘플1 내지 샘플20에 대하여 샘플마다 10개씩 발취(拔取)한 모든 시료의 정전 용량, 등가 직렬 저항(ESR) 및 전극 폭(Es)를 각각 측정하고, 이들 각 물리적인 양에 대하여 기준의 스펙(설계값 ±20% 이내)을 만족시키지 않은 시료의 수를 카운트했다.The electrostatic capacity, the equivalent series resistance (ESR) and the electrode width (Es) of all the samples taken out of each sample for each of the samples 1 to 20 were measured, (The design value is within ± 20%).

전극 폭(Es)에 대해서는 도 8의 A에 도시하는 바와 같이 적어도 일방의 단자 전극(20)의 전극 폭(Es')이 설계값(Es)보다 그 20%를 초과하는 경우뿐만 아니라, 도 8의 B에 도시하는 바와 같이 적어도 일방의 단자 전극의 내연부 20M이 타방의 전극 단자를 향하여 50μm 이상 팽출(膨出)하는 외관 불량(moon shape)도 불량(NG)이라고 판단했다. 이들 불량은 전형적으로는 도전성 수지층(23)의 형성 공정에서 도전성 수지 페이스트가 세라믹 소체(10)의 주면에 크게 습윤 확대되는 것에 의해 발생한다.The electrode width Es is not limited to the case where the electrode width Es' of at least one of the terminal electrodes 20 exceeds 20% of the design value Es as shown in Fig. 8A, (NG) that the inner edge 20M of at least one of the terminal electrodes bulged more than 50 mu m toward the other electrode terminal as shown in B of Fig. These defects are typically caused when the conductive resin paste is wet-expanded on the main surface of the ceramic body 10 in the process of forming the conductive resin layer 23.

그리고 상기 각 물리적인 양을 측정한 후, 모든 시료를 절단하여 단자 전극의 단면을 연마하고, 하지 도전층(21)의 연출 영역의 두께(이하, 하지 주면 두께라고도 부른다), 중간 금속층(22)[연출부(22s)]의 두께, 도금 각도(θa)를 각각 측정했다. 측정값은 샘플마다 발취한 10개의 시료의 평균값으로 했다.Then, all the samples are cut to polish the end face of the terminal electrode, and the thickness of the leading region of the ground conductive layer 21 (hereinafter also referred to as the bottom face thickness), the intermediate metal layer 22, (The leading portion 22s), and the plating angle? A, respectively. The measured values were the average values of 10 samples taken for each sample.

이상의 결과를 표 1에 정리하여 도시한다.Table 1 summarizes the above results.

Figure 112015083584334-pat00001
Figure 112015083584334-pat00001

중간 금속층(22)을 형성하지 않은 샘플1, 샘플2, 샘플11, 샘플12에 대해서는 정전 용량/ESR 및 전극 폭의 평가에 대하여 불량품이 다발(多發)했다. 이는 하지 도전층(21)과 중간 금속층(22)이 양호한 밀착성을 확보하지 못한 것과, 도 6을 참조하여 설명한 바와 같이 도전성 수지 페이스트의 소체의 주면으로의 습윤 확대를 억제하지 못한 것이 원인인 것으로 생각된다.For Sample 1, Sample 2, Sample 11, and Sample 12 in which the intermediate metal layer 22 was not formed, many defective products were found in the evaluation of capacitance / ESR and electrode width. This is considered to be due to the fact that the base conductive layer 21 and the intermediate metal layer 22 did not secure good adhesiveness and that the expansion of the conductive resin paste into the main surface of the elementary body was not suppressed as described with reference to Fig. do.

또한 샘플1, 샘플11은 하지 도전층(21)의 표면에 연마를 수행0하지 않고 도전성 수지층(23)을 형성한 것이다. 이들 샘플1, 샘플11에 대해서는 상기 연마를 수행하고 나서 도전성 수지층(23)을 형성한 샘플2, 샘플12와 비교하여 용량/ESR 및 전극 폭의 평가가 모두 크게 악화된다는 것이 확인되었다.In Sample 1 and Sample 11, the surface of the ground conductive layer 21 was not polished but the conductive resin layer 23 was formed. It was confirmed that the evaluation of the capacitance / ESR and the electrode width of the sample 1 and the sample 11 was greatly deteriorated as compared with the sample 2 and the sample 12 in which the conductive resin layer 23 was formed after performing the polishing.

샘플3, 샘플13에 대해서는 하지 도전층(21)의 선단부(P)가 중간 금속층(22)의 선단부(Q)보다 선단측에 위치하고, 도금 각도(θa)가 90°을 초과했기 때문에 측정 불능 「-」로 표시했다. 이는 중간 금속층(22)의 두께가 지나치게 얇았기 때문인 것으로 생각된다.In Sample 3 and Sample 13, since the tip end portion P of the ground conductive layer 21 is positioned on the tip end side of the distal end portion Q of the intermediate metal layer 22 and the plating angle? - ". This is thought to be due to the thickness of the intermediate metal layer 22 being too thin.

도금 각도(θa)가 30° 이상 75° 이하인 샘플5 내지 샘플7, 샘플9, 샘플10, 샘플15 내지 샘플17, 샘플19, 샘플20에 대해서는 용량/ESR 및 전극 폭 중 어느 평가에서도 양호했다. 이에 비해 도금 각도(θa)가 30° 미만인 샘플8, 샘플18 및 도금 각도(θa)가 75°을 초과하는 샘플4, 샘플14에 대해서는 전극 폭의 평가에서 약간 불량이라고 인정되었다.Sample 5 through 7, Sample 9, Sample 10, Sample 15 through Sample 17, Sample 19, and Sample 20 having plating angles θa of 30 ° or more and 75 ° or less were satisfactory in either capacity / ESR and electrode width. On the other hand, it was recognized that Sample 8, Sample 18 having a plating angle? A of less than 30 ° and Sample 4 and Sample 14 having a plating angle?

이상과 같이 단자 전극(20)에 중간 금속층(22)을 개재시키는 것에 의해 하지 도전층(21)과 도전성 수지층(23) 사이의 밀착성이 높아져 양자 사이의 양호한 전기적 접속이 도모되는 것에 의해, 소정의 정전 용량 특성 및 ESR 특성을 확보할 수 있다.As described above, by interposing the intermediate metal layer 22 on the terminal electrode 20, the adhesion between the ground conductive layer 21 and the conductive resin layer 23 is improved, and good electrical connection between the two is achieved. It is possible to secure the electrostatic capacity characteristics and the ESR characteristics.

또한 중간 금속층(22)의 도금 각도(θa)를 소정의 각도 범위에 형성하는 것에 의해 상기 전기적 특성뿐만 아니라 단자 전극(20)의 외관 불량 및 전극 폭(Es)의 치수 불량의 발생을 방지할 수 있다. 이에 의해 실장 시에서의 「칩 스탠딩」등의 실장 불량을 방지하고, 실장 기판에 대한 접합 신뢰성을 확보하는 것이 가능해진다. 이러한 효과는 본 실험예와 같이 칩 사이즈가 상당히 작은 것에 대하여 보다 현저하게 얻을 수 있다.By forming the plating angle &thetas; a of the intermediate metal layer 22 within a predetermined angular range, it is possible to prevent not only the above electrical characteristics but also the occurrence of defective appearance of the terminal electrode 20 and dimensional defects of the electrode width Es have. As a result, it is possible to prevent defective mounting such as " chip standing " at the time of mounting, and ensure bonding reliability with respect to the mounting substrate. This effect can be obtained more remarkably than the case where the chip size is considerably small as in the present experimental example.

또한 단자 전극(20)에 도전성 수지층(23)이 개재하기 때문에 단자 전극(20)에 가해지는 외력의 완화 작용을 얻을 수 있다. 이에 의해 실장 기판의 휘어짐이나 굴곡 등에 기인하는 단자 전극(20)의 접합 불량이나 세라믹 소체(10)로의 크랙의 발생을 효과적으로 방지하는 것이 가능해진다.In addition, since the conductive resin layer 23 is interposed in the terminal electrode 20, an external force acting on the terminal electrode 20 can be mitigated. As a result, it is possible to effectively prevent defective joining of the terminal electrode 20 caused by warping or bending of the mounting substrate and occurrence of cracks in the ceramic body 10. [

이상, 본 발명의 실시 형태에 대하여 설명했지만, 본 발명은 전술한 실시 형태에만 한정되지 않고 갖가지 변경을 추가할 수 있다는 것은 물론이다.Although the embodiment of the present invention has been described above, it goes without saying that the present invention is not limited to the above-described embodiment, and various modifications can be added.

예컨대 이상의 실시 형태에서는 세라믹 전자 부품으로서 적층 세라믹 콘덴서를 예로 들어 설명했지만 이에 한정되지 않고, 적층 인덕터나 칩 저항기 등의 다른 표면 실장형 세라믹 전자 부품에도 본 발명은 적용 가능하다.For example, although the multilayer ceramic capacitor is described as an example of the ceramic electronic component in the above embodiments, the present invention is applicable to other surface-mounted ceramic electronic components such as a multilayer inductor and a chip resistor.

또한 이상의 실시 형태에서는 세라믹 소체(10)의 길이 방향(X축 방향)의 양단에 단자 전극이 설치되는 적층 세라믹 콘덴서를 예로 들어 설명했지만 이에 한정되지 않고, 본 발명은 세라믹 소체(10)의 폭 방향(Y축 방향)의 양단에 단자 전극이 설치되는 적층 세라믹 콘덴서에도 마찬가지로 적용 가능하다.Although the multilayer ceramic capacitor in which the terminal electrodes are provided at both ends in the longitudinal direction (X-axis direction) of the ceramic body 10 has been described as an example in the above embodiments, the present invention is not limited to this, (In the Y-axis direction), and terminal electrodes are provided at both ends of the multilayer ceramic capacitor.

1: 적층 세라믹 콘덴서 10: 세라믹 소체
20: 단자 전극 21: 하지 도전층
21s: 연출 영역 22: 중간 금속층
22s: 연출부 23: 도전성 수지층
24: 외부 금속층 111, 112: 내부 전극층
Es: 전극 폭 P: 제1 선단부
Q: 제2 선단부 T1, T2: 단면
S1 내지 S4: 측면1: Multilayer Ceramic Capacitor 10: Ceramic Element
20: terminal electrode 21: ground conductive layer
21s: rendering region 22: intermediate metal layer
22s: Leading part 23: Conductive resin layer
24: external metal layer 111, 112: internal electrode layer
Es: electrode width P: first tip
Q: second tip T1, T2: section
S1 to S4:

Claims (4)

소정의 축 방향에 대향하는 한 쌍의 단면(端面)과, 상기 한 쌍의 단면에 직교(直交)하는 주면(周面)을 포함하는 세라믹 소체(素體); 및
상기 한 쌍의 단면을 포함하는 상기 주면의 단부를 각각 피복하여 상기 한 쌍의 단면으로부터 상기 주면 상에 상기 축 방향을 따라 연출(延出)하는 연출 영역을 포함하는 하지(下地) 도전층과, 상기 하지 도전층을 피복하는 중간 금속층과, 상기 중간 금속층을 피복하는 도전성 수지층과, 상기 도전성 수지층을 피복하는 외부 금속층을 포함하는 한 쌍의 단자 전극;
을 구비하고,
상기 연출 영역과 상기 주면의 경계부 중 상기 단면으로부터 가장 이간된 제1 선단부(先端部)와 상기 제1 선단부를 피복하는 상기 중간 금속층의 상기 축 방향에 관한 제2 선단부를 연결하는 가상적인 제1 선분과, 상기 제1 선단부로부터 상기 축 방향을 따라 연장하는 가상적인 제2 선분이 이루는 각도가 30° 이상 75° 이하이고, 상기 제2 선단부는 상기 제1 선단부보다 상기 단면으로부터 더 이간된 것인 세라믹 전자 부품.A ceramic body including a pair of end faces opposing a predetermined axial direction and a peripheral face orthogonal to the pair of end faces; And
(Base) conductive layer which covers the end portions of the main surface including the pair of end faces and includes a drawing region extending on the main surface from the pair of end faces along the axial direction, A pair of terminal electrodes including an intermediate metal layer covering the underlying conductive layer, a conductive resin layer covering the intermediate metal layer, and an external metal layer covering the conductive resin layer;
And,
And an imaginary first line segment connecting a first front end portion (distal end portion) most distant from the end face of the boundary between the rendering region and the main surface and a second front end portion of the intermediate metal layer covering the first front end, And an imaginary second line segment extending along the axial direction from the first front end portion is not less than 30 degrees and not more than 75 degrees and the second front end portion is further separated from the end face than the first front end portion, Electronic parts. 제1항에 있어서,
상기 하지 도전층은 상기 세라믹 재료와 동조성(同組成)의 세라믹 분말을 공재(共材)로서 포함하는 도전 페이스트의 소성체(燒成體)로 구성되고,
상기 중간 금속층은 Cu도금막으로 구성되는 세라믹 전자 부품.The method according to claim 1,
Wherein the ground conductive layer is composed of a fired body of a conductive paste containing a ceramic powder having the same composition as the ceramic material as a common material,
Wherein the intermediate metal layer is composed of a Cu plated film. 제1항 또는 제2항에 있어서,
상기 세라믹 소체는 적층 세라믹 콘덴서를 구성하는 복수의 내부 전극을 포함하는 세라믹 전자 부품.3. The method according to claim 1 or 2,
Wherein the ceramic body includes a plurality of internal electrodes constituting a multilayer ceramic capacitor. 소정의 축 방향에 대향하는 한 쌍의 단면과, 상기 한 쌍의 단면에 직교하는 주면을 포함하는 세라믹 소체를 준비하는 공정;
상기 한 쌍의 단면을 포함하는 상기 주면의 단부를 각각 피복하여 상기 한 쌍의 단면으로부터 상기 주면 상에 상기 축 방향을 따라 연출하는 연출 영역을 포함하는 하지 도전층을 형성하는 공정;
상기 하지 도전층을 피복하는 중간 금속층을 형성하는 공정;
상기 중간 금속층을 피복하는 도전성 수지층을 형성하는 공정; 및
상기 도전성 수지층을 피복하는 외부 금속층을 형성하는 공정;
을 포함하고,
상기 중간 금속층을 형성하는 공정은 상기 연출 영역과 상기 주면의 경계부 중 상기 단면으로부터 가장 이간된 제1 선단부와 상기 제1 선단부를 피복하는 상기 중간 금속층의 상기 축 방향에 관한 제2 선단부를 연결하는 가상적인 제1 선분과, 상기 제1 선단부로부터 상기 축 방향을 따라 연장하는 가상적인 제2 선분이 이루는 각도가 30° 이상 75° 이하이고, 상기 제2 선단부는 상기 제1 선단부보다 상기 단면으로부터 더 이간되도록 상기 중간 금속층을 형성하는 세라믹 전자 부품의 제조 방법.Preparing a ceramic body including a pair of end faces opposed to a predetermined axial direction and a main face orthogonal to the pair of end faces;
Forming a ground conductive layer covering the end portion of the main surface including the pair of end faces and including a lead-out region extending along the axial direction from the pair of end faces on the main surface;
Forming an intermediate metal layer covering the underlying conductive layer;
Forming a conductive resin layer covering the intermediate metal layer; And
Forming an external metal layer covering the conductive resin layer;
/ RTI >
Wherein the step of forming the intermediate metal layer comprises the steps of: forming a virtual front end portion that is the most distal from the end face of the boundary between the drawing region and the main face, and a second front end portion of the intermediate metal layer covering the first front end, And an imaginary second line segment extending from the first distal end portion along the axial direction is not less than 30 degrees and not more than 75 degrees and the second distal end portion is more distant from the end face than the first distal end portion, And the intermediate metal layer is formed so that the intermediate metal layer is formed.
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