KR101713686B1 - Leveler for defect free filling trough silicon via and filling method - Google Patents
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Abstract
본 발명은 실리콘 관통 비아의 무결함 필링용 평탄제 및 필링방법에 관한 것으로, 더욱 구체적으로 하기 화학식 1로 표시되는 실리콘 관통 비아의 무결함 필링용 평탄제 및 필링방법에 관한 것이다:
[화학식 1]
(여기서, 상기 D1과 D2는 각각 C2와 C1의 알킬기이고, R1은 수산기이며, R2는 3개의 메틸기가 질소 원자와 결합하여 전기적으로 양성을 띠는 4차 암모늄염이 요오드화 이온과 이온결합한 것이다).[0001] The present invention relates to a flattening agent for filling defects in silicon through vias and a filling method therefor, and more particularly to a flattening agent for filling defects in silicon through vias represented by the following formula (1)
[Chemical Formula 1]
(Wherein D 1 and D 2 are each an alkyl group of C 2 and C 1 , R 1 is a hydroxyl group, and R 2 is a quaternary ammonium salt in which three methyl groups are bonded to a nitrogen atom, Lt; / RTI >
Description
본 발명은 실리콘 관통 비아를 무결함으로 필링할 수 있는 평탄제 및 전해도금을 이용하여 실리콘 관통 비아를 무결함으로 필링하는 방법에 관한 것이다.The present invention relates to a method of filling silicon through vias with integrity by using a flattening agent capable of filling silicon through vias with integrity and electrolytic plating.
반도체 소자의 기술 발전에 따라 소자의 고속화, 고직접화 및 고신뢰성화가 요구되고 있다. 이를 만족하기 위해 낮은 저항 및 높은 일렉트로마이그레이션(electromigration) 저항을 갖는 금속과 낮은 유전율의 층간 절연막을 이용한 배선 공정이 연구되어 왔다. 현재 반도체 배선 공정은 구리 배선을 사용하여 소자의 작동 속도를 개선하였으며, 효과적인 배선 공정을 위해 다마신(damascene) 공정을 통한 구리 필링(filling)법이 적용되었다.With the development of semiconductor devices, higher speed, higher directivity and higher reliability of devices are required. In order to satisfy this, a wiring process using a metal having a low resistance and a high electromigration resistance and an interlayer insulating film having a low dielectric constant has been studied. Currently, the semiconductor wiring process uses copper wiring to improve the operation speed of the device, and copper filling process using a damascene process is applied for effective wiring process.
다마신 공정은 층간 절연막을 먼저 형성한 이후, 포토리소그래피 공정(photo lithography)과 에칭(etching) 공정 등을 이용하여 배선을 형성하고, 형성된 배선을 구리로 필링하는 공정법이다. 기존의 물리기상증착(physical vapor deposition)이나 화학기상증착(chemical vapor deposition)으로는 무결함(defect-free)으로 구리를 필링하는 것에 한계가 있다. 이에 반해 구리 전해도금은 전해질 및 첨가제의 조성을 조절하여 무결함의 구리 필링을 재현성 있게 진행할 수 있어서 배선 공정에 널리 쓰이고 있다. 구리 전해도금을 통한 무결함 필링을 위해 유기 첨가제의 영향에 대한 연구가 진행되었고, 이를 기반으로 구리를 배선 바닥에서부터 채워 올리는 바닥 차오름(bottom-up)을 통해 무결함의 고신뢰성 소자 생산을 목표로 하고 있다.The damascene process is a process in which an interlayer insulating film is formed first, wiring is formed using a photolithography process and an etching process, and the formed wiring is filled with copper. Conventional physical vapor deposition or chemical vapor deposition has a limitation in defect-free peeling of copper. On the contrary, copper electroplating is widely used in wiring process because the composition of the electrolyte and additive can be regulated so that the copper filling can be reproducibly performed. Studies on the effect of organic additive for defect-free filling through copper electrolytic plating have been carried out. Based on this, it is aimed to produce high-reliability device with high integrity through bottom-up filling the copper from the bottom of the wiring have.
상기 언급한 반도체 배선 공정의 경우 높은 밀도와 좁은 폭의 배선 형성을 통해 소자의 고직접화와 저단가화를 목표로 하고 있다. 하지만 선폭이 20 nm 이하로 감소함에 따라 기존의 구리 전해도금을 통한 무결함 필링을 진행하는 데 있어 공정상의 한계를 보이고 있다. 상기 한계점을 극복하고 소자의 고직접화를 구현하기 위해, 소자의 3차원적인 적층에 대한 연구가 요구되고 있다. 실리콘 관통 비아(through silicon via, TSV)는 웨이퍼를 수직으로 관통하여 소자와 소자를 연결하는 통로로써, 3차원 적층을 위한 차세대 배선 공정으로 각광받고 있다. 실리콘 관통 비아를 사용하여 소자 내 신호 전달 속도를 향상할 수 있을 뿐만 아니라, 전력 소모량의 감소 및 다기능성 단일 소자의 제작을 기대할 수 있다.In the case of the above-described semiconductor wiring process, aiming at high directivity and low cost of devices through formation of wiring with high density and narrow width is aimed. However, as the line width is reduced to 20 nm or less, there is a limit in the process of defect free filling through the conventional copper electroplating. In order to overcome the above limitations and realize high directivity of devices, research on three-dimensional stacking of devices is required. Through-silicon via (TSV) is a pathway for interconnecting devices and devices vertically through the wafer, and has been attracting attention as a next-generation wiring process for three-dimensional stacking. The use of silicon through vias not only improves the signal propagation speed in the device, but also can reduce power consumption and produce a multi-functional single device.
실리콘 관통 비아의 크기는 직경이 2 μm 내지 100 μm, 깊이가 25 μm 내지 350 μm으로, 3:1 내지 20:1 수준의 종횡비(aspect ratio)를 갖는다. 기억 소자(memory device)에 사용되는 수십 nm 크기의 배선에 비해, 실리콘 관통 비아는 직경 및 깊이 방향으로의 크기가 크기 때문에 긴 필링 시간을 요구한다. 따라서 실리콘 관통 비아 공정이 경쟁력을 갖추기 위해서는 필링 시간을 최소화하는 작업이 필요하다. 또한 소자의 직접도 향상을 위해 실리콘 관통 비아는 높은 종횡비를 갖게 되며, 소자의 신뢰성 확보를 위해 무결함 필링은 필수적이라 할 수 있다.The size of the silicon through vias has an aspect ratio of 3: 1 to 20: 1, with a diameter of 2 to 100 [mu] m and a depth of 25 to 350 [mu] m. Compared to a few tens of nanometers of wiring used in memory devices, silicon through vias require a long fill time because of their large size in the diameter and depth direction. Therefore, it is necessary to minimize the filling time for the silicon via via process to be competitive. In order to improve the directivity of the device, the silicon through vias have a high aspect ratio, and defectless filling is indispensable for securing the reliability of the device.
이와 관련된 선행문헌으로는 대한민국 공개특허 제10-2007-0067813호(공개일 2007.06.29)에 개시되어 있는 단차 평탄화를 위한 신규한 평탄제 및 이를 이용하는 구리전해 도금 방법이 있다. Prior art related to this is the novel flattening agent for level planarization disclosed in Korean Patent Laid-Open No. 10-2007-0067813 (published Jun. 27, 2007) and a copper electrolytic plating method using the same.
따라서, 본 발명은 실리콘 관통 비아를 무결함으로 필링할 수 있는 평탄제 및 필링방법을 제공하는데 있다. Accordingly, the present invention is to provide a flattening agent and a filling method that can fill the silicon through vias with integrity.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제(들)로 제한되지 않으며, 언급되지 않은 또 다른 과제(들)는 이하의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the above-mentioned problem (s), and another problem (s) not mentioned can be understood by those skilled in the art from the following description.
상기 과제를 해결하기 위해, 본 발명은 하기 화학식 1로 표시되는 실리콘 관통 비아의 무결함 필링용 평탄제를 제공한다:In order to solve the above-mentioned problems, the present invention provides a defect-free flatting agent for a silicon via via represented by the following Chemical Formula 1:
[화학식 1][Chemical Formula 1]
(여기서, 상기 D1과 D2는 각각 C2와 C1의 알킬기이고, R1은 수산기이며, R2는 3개의 메틸기가 질소 원자와 결합하여 전기적으로 양성을 띠는 4차 암모늄염이 요오드화 이온과 이온결합한 것이다). (Wherein D 1 and D 2 are each an alkyl group of C 2 and C 1 , R 1 is a hydroxyl group, and R 2 is a quaternary ammonium salt in which three methyl groups are bonded to a nitrogen atom, Lt; / RTI >
또한, 본 발명은 탈이온수, 구리이온 화합물, 지지전해질 및 할로겐 이온으로 이루어진 기본 전해질; 및 The present invention also relates to a basic electrolyte comprising deionized water, a copper ion compound, a supporting electrolyte and a halogen ion; And
하기 화학식 2로 표시되는 평탄제, 가속제 및 억제제로 이루어진 첨가제;를 포함하는 실리콘 관통 비아의 무결함 필링용 구리 전해도금 용액을 제공한다:There is provided a copper electrolytic plating solution for defect-free filling of a silicon through-via via comprising a flattening agent represented by the following general formula (2), an accelerator and an inhibitor:
[화학식 2](2)
또한, 본 발명은 실리콘 관통 비아가 형성된 기판을 전처리하는 단계; 및 상기 전처리된 실리콘 관통 비아가 형성된 기판을 구리 전해도금 용액에 침지시킨 후 기판에 전류 또는 전압을 인가하여 실리콘 관통 비아를 필링하는 단계;를 포함하고, 상기 구리 전해도금 용액은 탈이온수, 구리이온 화합물, 지지전해질 및 할로겐 이온으로 이루어진 기본 전해질; 및 하기 화학식 2로 표시되는 평탄제, 가속제 및 억제제로 이루어진 첨가제;를 포함하는 것을 특징으로 하는 실리콘 관통 비아의 무결함 필링방법을 제공한다:The present invention also provides a method of manufacturing a semiconductor device, comprising the steps of: pre-treating a substrate on which a silicon through vias are formed; And filling the silicon through vias with a current or a voltage by immersing the substrate on which the preprocessed silicon through vias have been formed in a copper electrolytic plating solution, wherein the copper electrolytic plating solution includes deionized water, copper ion A basic electrolyte composed of a compound, a supporting electrolyte and a halogen ion; And an additive comprising a flatting agent, an accelerator and an inhibitor represented by the following formula (2): < EMI ID = 1.0 >
[화학식 2](2)
본 발명에 따르면, 실리콘 관통 비아의 바닥에서보다 비아 입구에서 구리 도금 속도를 선택적으로 억제함으로써 높은 종횡비의 실리콘 관통 비아를 무결함으로 채울 수 있다. According to the present invention, high aspect ratio silicon through vias can be filled with integrity by selectively suppressing the copper plating rate at the via entry than at the bottom of the silicon through via.
또한, 비아 바닥에서는 억제제 및 평탄제의 흡착 밀도가 낮은 반면 가속제의 흡착 밀도가 높아 비아 바닥에서의 구리 전착 속도가 촉진되어 실리콘 관통 비아를 빠르게 필링할 수 있고, 인가되는 전류 또는 전압을 단계적으로 인가하여 실리콘 관통 비아를 필링하는 시간을 크게 단축시킬 수 있다. In addition, at the via bottom, the adsorption density of the inhibitor and the flatting agent is low, while the acceleration density of the accelerator is high, so that the copper electrodeposition rate at the via bottom is promoted, so that the silicon via via can be quickly filled, The time for peeling the silicon through vias can be significantly shortened.
도 1은 본 발명에 따른 실리콘 관통 비아의 무결함 필링방법을 나타낸 순서도이다.
도 2는 본 발명에 따른 실시예 1에서 필링된 트렌치의 사진이다.
도 3은 본 발명에 따른 실시예 2에서 필링된 트렌치의 사진이다.
도 4는 본 발명에 따른 실시예 3에서 필링된 트렌치의 사진이다.
도 5는 본 발명에 따른 실시예 4에서 필링된 트렌치의 사진이다.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a flowchart showing a defect-free filling method of a silicon through via according to the present invention.
2 is a photograph of a trench filled in Example 1 according to the present invention.
3 is a photograph of a trench filled in Example 2 according to the present invention.
4 is a photograph of a trench filled in Example 3 according to the present invention.
5 is a photograph of a trench filled in Example 4 according to the present invention.
이하 첨부된 도면을 참조하면서 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부된 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다.BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention and the manner of achieving it will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings.
그러나 본 발명은 이하에 개시되는 실시예들에 의해 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. To fully disclose the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims.
또한, 본 발명을 설명함에 있어 관련된 공지 기술 등이 본 발명의 요지를 흐리게 할 수 있다고 판단되는 경우 그에 관한 자세한 설명은 생략하기로 한다.In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail.
본 발명은 하기 화학식 1로 표시되는 실리콘 관통 비아의 무결함 필링용 평탄제:The present invention relates to a defect-free filler for silicone through vias represented by the following general formula (1)
[화학식 1][Chemical Formula 1]
여기서, 상기 D1과 D2는 각각 C2와 C1의 알킬기이고, R1은 수산기이며, R2는 3개의 메틸기가 질소 원자와 결합하여 전기적으로 양성을 띠는 4차 암모늄염이 요오드화 이온과 이온결합한 것이다. In the formula, D 1 and D 2 are each an alkyl group of C 2 and C 1 , R 1 is a hydroxyl group, R 2 is a quaternary ammonium salt in which three methyl groups are bonded to a nitrogen atom, Ion-bonded.
본 발명에 따른 실리콘 관통 비아의 무결함 필링용 평탄제는 실리콘 관통 비아의 바닥에서보다 비아 입구에서 구리 도금 속도를 선택적으로 억제함으로써 높은 종횡비의 실리콘 관통 비아를 무결함으로 채울 수 있다. 또한, 인가되는 전류 또는 전압을 단계적으로 인가하여 실리콘 관통 비아를 필링하는 시간을 크게 단축시킬 수 있다. The defect free filler flatting agent of the silicon via via according to the present invention can fill the high aspect ratio silicon through vias with integrity by selectively inhibiting the copper plating rate at the via entry than at the bottom of the silicon through via. In addition, by applying the applied current or voltage stepwise, the time for peeling the silicon through vias can be greatly shortened.
또한, 본 발명은 탈이온수, 구리이온 화합물, 지지전해질 및 할로겐 이온으로 이루어진 기본 전해질; 및 The present invention also relates to a basic electrolyte comprising deionized water, a copper ion compound, a supporting electrolyte and a halogen ion; And
하기 화학식 2로 표시되는 평탄제, 가속제 및 억제제로 이루어진 첨가제;를 포함하는 실리콘 관통 비아의 무결함 필링용 구리 전해도금 용액을 제공한다:There is provided a copper electrolytic plating solution for defect-free filling of a silicon through-via via comprising a flattening agent represented by the following general formula (2), an accelerator and an inhibitor:
[화학식 2](2)
본 발명에 따른 실리콘 관통 비아의 무결함 필링용 구리 전해도금 용액에서 기본 전해질은 탈이온수, 구리이온 화합물, 지지전해질 및 할로겐 이온으로 이루어진다. 구체적으로, 상기 구리이온 화합물은 황산구리(CuSO4), 구리 메탄 술폰산염(Cu(CH3SO3)2), 탄산구리(CuCO3), 시안화동(CuCN), 염화제이구리(CuCl2) 및 과염소산구리(Cu(ClO4)2)로 이루어진 군으로부터 선택되는 1종 이상을 사용할 수 있고, 실리콘 관통 비아의 내부로 구리 이온을 원활하게 공급하기 위해 상기 구리이온 화합물의 농도는 0.5 ~ 1.3 M인 것이 바람직하다. 상기 구리이온 화합물의 농도가 0.5 M 미만인 경우에는 구리 전착을 위한 구리의 농도가 너무 낮아 충분한 필링 효과를 얻을 수 없는 문제가 있고, 1.3 M을 초과하는 경우에는 상온에서 구리이온 화합물이 완전히 용해되지 않는 문제가 있다. In the copper electrolytic plating solution for defect-free filling of a silicon through via according to the present invention, the basic electrolyte is composed of deionized water, a copper ion compound, a supporting electrolyte and a halogen ion. Specifically, the copper ion compound is copper sulfate (CuSO 4), copper methanesulfonate (Cu (CH 3 SO 3) 2), copper carbonate (CuCO 3), cyan East (CuCN), chloride, cupric (CuCl 2) and And copper perchlorate (Cu (ClO 4 ) 2 ). In order to smoothly supply copper ions into the silicon through vias, the concentration of the copper ion compounds is 0.5 to 1.3 M . When the concentration of the copper ion compound is less than 0.5 M, the copper concentration for copper electrodeposition is too low to achieve a sufficient filling effect. When the concentration exceeds 1.3 M, the copper ion compound is not completely dissolved at room temperature there is a problem.
또한, 상기 지지전해질은 황산(H2SO4), 메탄술폰산(CH3SO3H), 황산나트륨(Na2SO4), 황산칼륨(K2SO4), 붕산(H3BO3) 및 과염소산(HClO4)으로 이루어진 군으로부터 선택되는 1종 이상을 사용할 수 있고, 상기 지지전해질의 농도는 0 ~ 1.0 M인 것이 바람직하다. 상기 지지전해질의 농도가 1.0 M을 초과하는 경우에는 비아 내 구리이온의 이동 및 플럭스(flux)가 감소하여 원활한 바닥 차오름 필링을 저해한다. The supporting electrolyte may be at least one selected from the group consisting of sulfuric acid (H 2 SO 4 ), methanesulfonic acid (CH 3 SO 3 H), sodium sulfate (Na 2 SO 4 ), potassium sulfate (K 2 SO 4 ), boric acid (H 3 BO 3 ) (HClO 4 ), and the concentration of the supporting electrolyte is preferably 0 to 1.0 M. If the concentration of the supporting electrolyte is more than 1.0 M, migration and flux of copper ions in vias may be reduced to inhibit smooth bottom heat peeling.
상기 할로겐 이온은 첨가제의 흡착을 돕기 위해 포함되며 염화 이온과 요오드화 이온일 수 있고, 염화 이온은 염산(HCl), 염화나트륨(NaCl) 및 염화칼륨(KCl)으로 이루어진 군으로부터 선택되는 1종 이상을 사용할 수 있다. 상기 염화 이온의 농도는 0.1 ~ 10.0 mM인 것이 바람직하다. 상기 염화 이온의 농도가 0.1 mM 미만인 경우에는 염화 이온의 낮은 표면 덮임률로 인해 억제제의 흡착 효율이 감소하고, 10.0 mM을 초과하는 경우에는 기판 표면에 불용성 염화구리가 형성되어 구리 전착물의 특성이 저하한다. The halogen ion is included in order to facilitate the adsorption of the additive and may be a chloride ion and an iodide ion. The chloride ion may be at least one selected from the group consisting of hydrochloric acid (HCl), sodium chloride (NaCl) and potassium chloride have. The concentration of the chloride ion is preferably 0.1 to 10.0 mM. When the concentration of the chloride ion is less than 0.1 mM, the adsorption efficiency of the inhibitor decreases due to the low surface coverage of the chloride ion. When the concentration exceeds 10.0 mM, the insoluble copper chloride is formed on the substrate surface, do.
또한, 상기 요오드화 이온은 요오드화수소(HI), 요오드화나트륨(NaI) 및 요오드화칼륨(KI)으로 이루어진 군으로부터 선택되는 1종 이상을 사용할 수 있고, 상기 요오드화 이온의 농도는 5 μM ~ 1 mM인 것이 바람직하다. 상기 농도가 5 μM 미만인 경우에는 구리 전착이 효과적으로 억제되지 않는 문제가 있고, 1 mM을 초과하는 경우에는 도금막의 특성이 저하되는 문제가 있다.The iodide ion may be at least one selected from the group consisting of hydrogen iodide (HI), sodium iodide (NaI) and potassium iodide (KI), and the concentration of the iodide ion is 5 μM to 1 mM desirable. When the concentration is less than 5 [mu] M, there is a problem that copper electrodeposition is not effectively inhibited. When the concentration is more than 1 mM, there is a problem that the properties of the plating film are deteriorated.
또한, 본 발명에 따른 실리콘 관통 비아의 무결함 필링용 구리 전해도금 용액은 첨가제를 포함하며, 상기 첨가제는 하기 화학식 2로 표시되는 평탄제, 가속제 및 억제제로 이루어진다. In addition, the copper electroplating solution for defect-free filling of a silicon through via according to the present invention comprises an additive, wherein the additive is composed of a flatting agent, an accelerator and an inhibitor represented by the following general formula (2).
[화학식 2](2)
이때, 상기 평탄제는 수 내지 수십 마이크론 단차의 도금막 표면을 평탄하게 하는 역할을 하며, 질소를 포함하는 작용기를 통해 금속 표면에 강하게 흡착된다. 상기 평탄제의 농도는 10 ~ 100 μM인 것이 바람직하다. 상기 평탄제의 농도가 10 μM 미만인 경우에는 평탄제의 농도가 낮아 무결함 필링이 되지 않는 문제가 있고, 100 μM를 초과하는 경우에는 구리 전착이 과하게 억제되어 필링 속도 및 효율이 감소하는 문제가 있다. At this time, the flattening agent acts to flatten the surface of the plating film of several to several tens of microns steps, and strongly adsorbs to the metal surface through the functional group containing nitrogen. The concentration of the flatting agent is preferably 10 to 100 [mu] M. When the concentration of the flatting agent is less than 10 μM, there is a problem that the concentration of the flatting agent is low and defect-free filling can not be performed. When the concentration is more than 100 μM, the copper electrodeposition is excessively suppressed to reduce the filling speed and efficiency .
본 발명에 따른 실리콘 관통 비아의 무결함 필링을 위해서는 상기 화학식 2의 평탄제와 더불어 적절한 가속제 및 억제제의 선정이 필요하다. 상기 가속제는 구리의 전착 속도를 가속하는 물질로, 비스(3-설포프로필)디설파이드(bis(3-sulfopropyl)disulfide; SPS), 3-메르캅토프로판설포닉 애시드(3-mercaptopropanesulfonic acid; MPSA) 및 3-N,N-디메틸아미노디티오카르바모일-1-프로판설포네이트(3-N,N-dimethylaminodithiocarbamoyl-1-propanesulfonate; DPS)로 이루어진 군으로부터 선택되는 1종을 사용할 수 있다. 상기 가속제의 농도는 5 ~ 100 μM인 것이 바람직하다. 상기 가속제의 농도가 5 μM 미만인 경우에는 실리콘 관통 비아에서의 구리 전착 속도가 너무 낮아 필링 시간이 길어지는 문제가 있고, 100 μM를 초과하는 경우에는 구리 전착이 비아 입구에서도 진행되어 입구 막힘으로 인해 결함이 형성될 수 있다.For the defect-free filling of the silicon through vias according to the present invention, it is necessary to select an appropriate accelerator and inhibitor together with the flatting agent of the above formula (2). The accelerator accelerates the electrodeposition rate of copper. The accelerator includes bis (3-sulfopropyl) disulfide (SPS), 3-mercaptopropanesulfonic acid (MPSA) And 3-N, N-dimethylaminodithiocarbamoyl-1-propanesulfonate (DPS) may be used. The concentration of the accelerator is preferably 5 to 100 μM. When the concentration of the accelerator is less than 5 μM, there is a problem that the copper electrodeposition rate in the silicon through vias is too low to increase the peeling time. When the concentration exceeds 100 μM, copper electrodeposition proceeds at the entrance of the vias, Defects can be formed.
또한, 상기 억제제는 구리의 전착속도를 억제하는 물질로, 폴리에틸렌글리콜(polyethylene glycol; PEG), 폴리프로필렌글리콜(polypropylene glycol; PPG), 폴리옥시에틸렌글리콜(polyoxyethylene glycol), 폴리에틸렌이민(polyethyleneimine) 및 이들의 공중합체로 이루어진 군으로부터 선택되는 1종을 사용할 수 있고, 공중합체인 경우에는 분자량이 700 ~ 10000 Da(dalton)가 될 수 있으며, 상기 억제제의 농도는 10 ~ 200 μM인 것이 바람직하다. 상기 억제제의 농도가 10 μM 미만인 경우에는 비아 입구에서의 구리 전착이 억제되지 않아 결함이 형성되는 문제가 있고, 200 μM를 초과하는 경우에는 구리 전착이 과하게 억제되어 필링 속도 및 효율이 감소하는 문제가 있다. The inhibitor is a substance that inhibits the electrodeposition rate of copper. Examples of the inhibitor include polyethyleneglycol (PEG), polypropylene glycol (PPG), polyoxyethylene glycol, polyethyleneimine, and the like. , And in the case of a copolymer, the molecular weight may be 700 to 10,000 Da (dalton), and the concentration of the inhibitor is preferably 10 to 200 μM. When the concentration of the inhibitor is less than 10 μM, there is a problem that copper electrodeposition at the inlet of the via is not inhibited and defects are formed. When the concentration exceeds 200 μM, copper electrodeposition is excessively suppressed, have.
또한, 본 발명은 실리콘 관통 비아가 형성된 기판을 전처리하는 단계; 및The present invention also provides a method of manufacturing a semiconductor device, comprising the steps of: pre-treating a substrate on which a silicon through vias are formed; And
상기 전처리된 실리콘 관통 비아가 형성된 기판을 구리 전해도금 용액에 침지시킨 후 기판에 전류 또는 전압을 인가하여 실리콘 관통 비아를 필링하는 단계;를 포함하고,And filling the silicon via vias by applying a current or voltage to the substrate after the substrate having the preprocessed silicon through vias formed therein is immersed in a copper electrolytic plating solution,
상기 구리 전해도금 용액은 탈이온수, 구리이온 화합물, 지지전해질 및 할로겐 이온으로 이루어진 기본 전해질; 및 하기 화학식 2로 표시되는 평탄제, 가속제 및 억제제로 이루어진 첨가제;를 포함하는 것을 특징으로 하는 실리콘 관통 비아의 무결함 필링방법을 제공한다:The copper electrolytic plating solution includes a basic electrolyte consisting of deionized water, a copper ion compound, a supporting electrolyte, and a halogen ion; And an additive comprising a flatting agent, an accelerator and an inhibitor represented by the following formula (2): < EMI ID = 1.0 >
[화학식 2](2)
본 발명에 따른 실리콘 관통 비아의 무결함 필링방법은 수 내지 수백 마이크론 미터 깊이의 실리콘 관통 비아의 입구와 벽면에 전술한 평탄제를 사용하여 구리 전착을 억제시킬 수 있고, 무결함으로 실리콘 관통 비아를 필링할 수 있다. 또한, 비아 바닥에서는 억제제 및 평탄제의 흡착 밀도가 낮은 반면 가속제의 흡착 밀도가 높아 비아 바닥에서의 구리 전착 속도가 촉진되어 실리콘 관통 비아를 빠르게 필링할 수 있다. The defect-free filling method of the silicon through vias according to the present invention can suppress the copper electrodeposition by using the above-described flattening agent on the inlet and the wall face of the silicon through vias having a depth of several to several hundreds of micrometers, can do. In addition, at the via bottom, the adsorption density of the inhibitor and the flatting agent is low, while the acceleration density of the accelerator is high, so that the copper electrodeposition rate at the via bottom is promoted, so that the silicon through vias can be quickly filled.
도 1은 본 발명에 따른 실리콘 관통 비아의 무결함 필링방법을 나타낸 순서도이다. 이하, 도 1을 참고하여 본 발명을 상세히 설명한다.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a flowchart showing a defect-free filling method of a silicon through via according to the present invention. Hereinafter, the present invention will be described in detail with reference to Fig.
본 발명에 따른 실리콘 관통 비아의 무결함 필링방법은 실리콘 관통 비아가 형성된 기판을 전처리하는 단계(S10)를 포함한다.The defect-free filling method of a silicon through via according to the present invention includes a step (S10) of pretreating a substrate on which a silicon through via is formed.
이때, 상기 실리콘 관통 비아가 형성된 기판의 표면에는 물리기상증착, 화학기상증착 및 무전해 도금법을 통해 확산 방지막과 씨앗층이 형성될 수 있다. 상기 확산 방지막은 탄탈륨, 탄탈륨 질화물, 티타늄 및 티타늄 질화물로 이루어진 군으로부터 선택되는 1종 이상일 수 있고, 상기 씨앗층은 구리, 은, 니켈, 루테늄, 코발트 및 이리듐으로 이루어진 군으로부터 선택되는 1종 이상일 수 있다. 상기 씨앗층의 두께는 50 ~ 300 nm일 수 있다. At this time, a diffusion barrier layer and a seed layer may be formed on the surface of the substrate on which the silicon through vias are formed through physical vapor deposition, chemical vapor deposition, and electroless plating. The diffusion barrier layer may be at least one selected from the group consisting of tantalum, tantalum nitride, titanium, and titanium nitride, and the seed layer may be at least one selected from the group consisting of copper, silver, nickel, ruthenium, cobalt and iridium have. The seed layer may have a thickness of 50 to 300 nm.
상기 실리콘 관통 비아가 형성된 기판은 습윤성(wettability)을 향상시키기 위해 전처리될 수 있으며, 상기 전처리는 메탄올, 에탄올 및 이소프로필알콜로 이루어진 군으로부터 선택되는 1종 이상의 용액에서 5 ~ 300초 동안 침지시켜 수행될 수 있다. 이때, 비아 안으로 전처리 용액이 확산될 수 있도록 교반기를 추가적으로 사용할 수 있다. The substrate on which the silicon through vias are formed can be pretreated to improve wettability and the pretreatment is performed by immersing in at least one solution selected from the group consisting of methanol, ethanol and isopropyl alcohol for 5 to 300 seconds . At this time, a stirrer may be additionally used to diffuse the pre-treatment solution into the vias.
다음으로, 본 발명에 따른 실리콘 관통 비아의 무결함 필링방법은 상기 전처리된 실리콘 관통 비아가 형성된 기판을 구리 전해도금 용액에 침지시킨 후 기판에 전류 또는 전압을 인가하여 실리콘 관통 비아를 필링하는 단계(S20)를 포함한다.Next, a defect-free filling method of a silicon through via according to the present invention comprises the steps of: immersing a substrate on which the preprocessed silicon through vias are formed in a copper electrolytic plating solution, and then applying current or voltage to the substrate to fill the silicon through vias S20).
이때, 상기 전류는 1 ~ 15 mA/㎠로 인가되는 것이 바람직하다. 상기 전류가 1 mA/㎠ 미만인 경우에는 실리콘 관통 비아의 필링 속도가 느려 필링 시간이 장시간 소요되어 산업에의 적용 가능성이 낮고, 15 mA/㎠를 초과하는 경우에는 비아 입구에서 구리 전착이 진행되어 결함이 형성되는 문제가 있다. At this time, it is preferable that the current is applied at 1 to 15 mA / cm 2. If the current is less than 1 mA / cm < 2 >, the peeling speed of the silicon through vias is slow and the peeling time is long and the applicability to industry is low. When the current exceeds 15 mA / cm < 2 >, the copper electro- Is formed.
또한, 실리콘 관통 비아의 필링 시간을 감소시키기 위해 전류를 단계적으로 인가할 수 있다. 구체적으로, 1 ~ 15 mA/㎠로 전류를 인가하여 상기 실리콘 관통 비아의 1/5 깊이를 필링한 후 16 ~ 50 mA/㎠로 인가하여 상기 실리콘 관통 비아의 나머지 깊이를 필링할 수 있다. 이때, 상기 전류가 50 mA/㎠를 초과하는 경우에는 구리 전착 외에 수소 발생이 동반되어 비아 내 결함이 형성되는 문제가 있다. Further, the current can be applied stepwise to reduce the filling time of the silicon through vias. Specifically, a current is applied at 1 to 15 mA / cm 2 to fill the silicon through vias at a depth of 1/5 and then at 16 to 50 mA / cm 2 to fill the remaining depth of the silicon via vias. At this time, when the current exceeds 50 mA / cm < 2 >, hydrogen generation occurs in addition to copper electrodeposition, thereby forming a defect in the via.
상기 전압은 -50 ~ -300 mV(vs. Ag/AgCl)로 인가되는 것이 바람직하고, 상기 전압의 한정이유는 상기 전류의 한정이유와 동일하다. The voltage is preferably applied at -50 to -300 mV (vs. Ag / AgCl), and the reason for limiting the voltage is the same as the reason for limiting the current.
또한, 상기 전압은 전술한 바와 같이 실리콘 관통 비아의 필링 시간을 감소시키기 위해 단계적으로 인가될 수 있으며, -50 ~ -300 mV로 전압을 인가하여 상기 실리콘 관통 비아의 1/5 깊이를 필링한 후 -301 ~ -500 mV로 인가하여 상기 실리콘 관통 비아의 나머지 깊이를 필링할 수 있다. Further, the voltage may be applied stepwise to reduce the filling time of the silicon through vias as described above, and a voltage of -50 to -300 mV is applied to fill the silicon through vias at a depth of 1/5 -301 to -500 mV to fill the remaining depth of the silicon through vias.
상기 필링시 구리 전해도금 용액의 온도를 20 ~ 40 ℃로 유지시켜 필링 특성을 향상시킬 수 있다. The peeling property can be improved by maintaining the temperature of the copper electrolytic plating solution at 20 to 40 캜 during the filling.
또한, 상기 실리콘 관통 비아 내로 구리 이온을 원활하게 공급하고 비아 입구에서의 억제제 및 평탄제의 표면 덮임률을 증가시키기 위해 실리콘 관통 비아를 포함하는 기판을 회전하는 방법, 실리콘 관통 비아를 포함하는 기판에 직접적으로 구리 전해도금 용액을 분사하는 방법 또는 구리 전해도금 용액 내에 기포를 발생시키는 방법을 사용할 수 있다. 전술한 기판을 회전하는 경우에는 회전속도가 700 ~ 1500 rpm인 것이 바람직하다. There is also provided a method of rotating a substrate comprising silicon through vias to smoothly supply copper ions into the silicon through vias and increase the surface coverage of the inhibitor and the planarizing agent at the via entrance, A method of directly spraying a copper electroplating solution or a method of generating air bubbles in a copper electrolytic plating solution may be used. When the substrate is rotated, it is preferable that the rotation speed is 700 to 1500 rpm.
실시예 1: 실리콘 관통 비아의 무결함 필링 1Example 1: Defective Filling of Silicon Through Vias 1
폭 6.5 ㎛, 깊이 40 ㎛의 실리콘 관통 비아(트렌치)를 채우기 위해 1.0M CuSO4, 0.5M H2SO4, 1.4 mM의 HCl이 첨가된 수용액을 기본 전해질로 사용하였다. 첨가제는 가속제로 10 μM의 SPS, 억제제로 50 μM의 PEG와 PPG 블록 공중합체(PEG-PPG)를 사용하였다. PEG-PPG의 분자량은 1100 Mw였고, PEG와 PPG의 중량퍼센트는 각각 10 중량%와 90 중량%였다. 평탄제로는 전술한 상기 화학식 2의 평탄제를 사용하였고, 50 μM의 농도로 첨가하여 구리 전해도금 용액을 제조하였다.An aqueous solution containing 1.0 M CuSO 4 , 0.5 MH 2 SO 4 and 1.4 mM HCl was used as a basic electrolyte to fill the silicon through vias (trenches) having a width of 6.5 μm and a depth of 40 μm. As an additive, 10 μM of SPS was used as an accelerator, 50 μM of PEG and PPG block copolymer (PEG-PPG) were used as inhibitors. The molecular weight of PEG-PPG was 1100 Mw, and the weight percentages of PEG and PPG were 10 wt% and 90 wt%, respectively. As a flattening agent, the above-described flatting agent of Formula 2 was used and added at a concentration of 50 μM to prepare a copper electrolytic plating solution.
구리 전해도금은 3전극 시스템에서 수행하였다. 작업전극으로는 폭 6.5 ㎛, 깊이 40 ㎛의 트렌치가 형성된 웨이퍼를 사용하였다. 트렌치가 형성된 기판은 탄탈륨 및 탄탈륨 질화물로 구성된 확산 방지막 위에 구리 씨앗층을 형성시켰고, 구리 씨앗층의 두께는 전극 표면에서 1.3 ㎛, 트렌치 바닥에서 400 nm였다. 상대전극으로는 구리 막대, 기준전극으로는 Ag/AgCl을 사용하였다. 전해도금을 진행하기 전에 기판을 에탄올에 30초 동안 침지시켜 기판의 습윤성을 개선시켰다. 3전극 시스템에 전술한 구리 전해도금 용액을 담근 후 15 mA/㎠의 정전류를 600초 동안 인가하여 트렌치의 필링을 진행하였고, 구리 전해도금용액의 온도는 25 ℃로 유지하였다. 작업전극을 900 rpm으로 교반시켜 트렌치 내부로 구리 이온의 확산을 촉진시켰으며, 평탄제가 트렌치의 입구에 흡착되어 비아 입구 및 벽면에서의 구리 전착이 억제되도록 하였다. Copper electroplating was performed in a three-electrode system. As the working electrode, a wafer having a trench width of 6.5 mu m and a depth of 40 mu m was used. The substrate on which the trench was formed formed a copper seed layer on a diffusion barrier layer composed of tantalum and tantalum nitride, and the copper seed layer had a thickness of 1.3 mu m at the electrode surface and 400 nm at the bottom of the trench. A copper rod was used as a counter electrode, and Ag / AgCl was used as a reference electrode. The substrate was immersed in ethanol for 30 seconds before proceeding with electrolytic plating to improve the wettability of the substrate. The above-described copper electrolytic plating solution was immersed in the three-electrode system, followed by applying a constant current of 15 mA / cm < 2 > for 600 seconds to fill the trench and maintain the temperature of the copper electrolytic plating solution at 25 deg. The working electrode was agitated at 900 rpm to promote the diffusion of copper ions into the trench, and a flattening agent was adsorbed on the trench inlet to inhibit copper electrodeposition at the via inlet and wall.
실시예 2: 실리콘 관통 비아의 무결함 필링 2Example 2: Defective Filling of Silicon Through Vias 2
상대전극 및 작동전극에 250초 동안 15 mA/㎠를 인가한 후 175초 동안 30 mA/㎠를 인가한 것을 제외하고는 상기 실시예 1과 동일한 방법으로 트렌치에 구리를 필링시켰다. Copper was filled in the trenches in the same manner as in Example 1 except that 15 mA / cm 2 was applied to the counter electrode and the working electrode for 250 seconds, and then 30 mA / cm 2 was applied for 175 seconds.
실시예 3: 실리콘 관통 비아의 무결함 필링 3Example 3: Defective Filling of Silicon Through Vias 3
상대전극 및 작동전극에 250초 동안 15 mA/㎠를 인가한 후 105초 동안 50 mA/㎠를 인가한 것을 제외하고는 상기 실시예 1과 동일한 방법으로 트렌치에 구리를 필링시켰다. Copper was filled in the trenches in the same manner as in Example 1, except that 15 mA / cm2 was applied to the counter electrode and the working electrode for 250 seconds and 50 mA / cm2 was applied for 105 seconds.
실시예 4: 실리콘 관통 비아의 무결함 필링 4Example 4: Defective Filling of Silicon Through Vias 4
상대전극 및 작동전극에 200초 동안 15 mA/㎠를 인가한 후 120초 동안 50 mA/㎠를 인가한 것을 제외하고는 상기 실시예 1과 동일한 방법으로 트렌치에 구리를 필링시켰다. Copper was filled in the trenches in the same manner as in Example 1, except that 15 mA / cm 2 was applied to the counter electrode and the working electrode for 200 seconds and then 50 mA / cm 2 was applied for 120 seconds.
실험예 1: 실리콘 관통 비아의 필링 결과 분석Experimental Example 1: Analysis of filling results of silicon through vias
본 발명에 따른 실리콘 관통 비아의 무결함 필링방법으로 트렌치를 필링하고, 그 결과를 도 2, 도 3, 도 4 및 도 5에 나타내었다. The trenches were filled by the defect-free filling method of the silicon through vias according to the present invention, and the results are shown in Figs. 2, 3, 4 and 5. Fig.
도 2는 본 발명에 따른 실시예 1에서 필링된 트렌치의 사진이다. 2 is a photograph of a trench filled in Example 1 according to the present invention.
도 2에 나타난 바와 같이, 실리콘 관통 비아 크기의 트렌치를 15 mA/㎠의 전류 밀도에서 10분 동안 수행하여 무결함 필링이 진행된 것을 확인하였고, 필링 완료되는 동안 전극 표면에서의 구리 전착이 억제되는 것을 확인하였다. 도 2에 나타난 있진 않지만 시간에 따른 트렌치의 필링 양상을 살펴보면 트렌치 입구에서는 구리 전착이 완벽하게 억제되고, 트렌치 바닥에서만 선택적으로 진행되는 바닥 차오름을 통해 필링이 진행되는 것으로 판단된다. 즉, 트렌치 바닥의 구석 부분에서 구리가 축적되어 바닥에서의 구리 도금을 가속한 것으로 판단된다. As shown in FIG. 2, it was confirmed that the defect-free filling proceeded by performing the silicon through-via-size trench at a current density of 15 mA / cm 2 for 10 minutes, and the copper electrodeposition on the electrode surface was suppressed Respectively. Although not shown in FIG. 2, the peeling pattern of the trenches over time shows that copper electrodeposition is completely suppressed at the entrance of the trench, and the filling is proceeded through the selective bottoming only at the bottom of the trench. That is, it is judged that the copper is accumulated in the corner portion of the bottom of the trench to accelerate the copper plating on the bottom.
또한, 도 3은 본 발명에 따른 실시예 2에서 필링된 트렌치의 사진이다. 3 is a photograph of a trench filled in Example 2 according to the present invention.
도 3에 나타난 바와 같이, 무결함 필링이 이루어졌으며, 총 필링 시간은 425초로 실시예 1의 600초에 비해 약 29% 감소한 것을 알 수 있다. 일반적으로 높은 전류를 인가하면 구리 전착이 물질 전달 율속인 영역에서 진행되고, 구리 이온의 농도 구배로 인해 과전압이 증가하여 억제제 및 평탄제의 탈착이 진행된다. 따라서, 15 mA/㎠를 250초 동안 인가하여 구리를 필링시킨 후 15 mA/㎠보다 높은 전류를 인가하면, 구리 전착의 물질 전달 율속으로 인한 한계를 극복할 수 있고 트렌치 벽면에서의 평탄제 농도가 높게 유지되어 무결함 필링을 구현할 수 있다. 즉 15 mA/㎠의 전류를 인가한 후 30 mA/㎠를 인가함으로써 억제제 및 평탄제의 탈착을 방지하여 무결함 필링을 수행할 수 있고 총 필링 시간을 단축시킬 수 있다. As shown in FIG. 3, the defect-free filling was performed, and the total filling time was 425 seconds, which is about 29% lower than 600 seconds of the first embodiment. Generally, when a high current is applied, the copper electrodeposition proceeds in the region where the mass transfer rate is maintained, and the overvoltage increases due to the concentration gradient of the copper ion, so that the desorption of the inhibitor and the flatting agent proceeds. Therefore, if a current higher than 15 mA / ㎠ is applied after filling the copper by applying 15 mA / ㎠ for 250 seconds, the limit due to the mass transfer rate of the copper electrodeposition can be overcome and the concentration of the flattening agent in the trench wall So that defect-free filling can be realized. That is, by applying a current of 15 mA / cm < 2 >, 30 mA / cm < 2 >, it is possible to prevent desorption of the inhibitor and the flatting agent and to perform defectless filling and shorten the total filling time.
도 4는 본 발명에 따른 실시예 3에서 필링된 트렌치의 사진이다. 4 is a photograph of a trench filled in Example 3 according to the present invention.
도 4에 나타난 바와 같이, 무결함 필링이 이루어졌으며, 총 필링 시간은 355초로 실시예 1의 600초에 비해 약 41% 정도 감소하였으며, 필링이 완료될 때가지 전극 표면에서의 구리 전착이 완벽하게 억제되는 것을 확인하였다. As shown in FIG. 4, the defect-free filling was performed, and the total peeling time was 355 seconds, which was about 41% lower than the 600 seconds of Example 1. As the copper electrodeposition on the electrode surface was completed Respectively.
도 5는 본 발명에 따른 실시예 4에서 필링된 트렌치의 사진이다. 5 is a photograph of a trench filled in Example 4 according to the present invention.
도 5에 나타난 바와 같이, 실시예 1 내지 실시예 3에서와 동일하게 무결함 필링이 진행되었으며, 총 필링 시간은 320초로 실시예 1의 600초에 비해 약 47% 감소한 것을 알 수 있다. As shown in FIG. 5, defect-free filling proceeded in the same manner as in Examples 1 to 3, and the total filling time was 320 seconds, which is about 47% less than 600 seconds in Example 1. FIG.
전술한 바와 같이, 본 발명에 따른 평탄제를 사용함으로써 트렌치 입구 및 벽면에서의 구리 전착을 효과적으로 억제하고 높은 전류 밀도에서도 무결함 필링이 가능하였다. As described above, the use of the flatting agent according to the present invention effectively suppressed copper electrodeposition at the trench inlet and the wall surface, and enabled defect-free filling even at high current density.
지금까지 본 발명에 따른 실리콘 관통 비아의 무결함 필링용 평탄제 및 필링방법에 관한 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서는 여러 가지 실시 변형이 가능함은 자명하다.It is to be understood that various embodiments are possible without departing from the scope of the present invention as described above with reference to the flattening and filling method for defect-free filling of the silicon through vias according to the present invention.
그러므로 본 발명의 범위에는 설명된 실시예에 국한되어 전해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.Therefore, the scope of the present invention should not be limited to the above-described embodiments, but should be determined by the scope of the appended claims and equivalents thereof.
즉, 전술된 실시예는 모든 면에서 예시적인 것이며, 한정적인 것이 아닌 것으로 이해되어야 하며, 본 발명의 범위는 상세한 설명보다는 후술될 특허청구범위에 의하여 나타내어지며, 그 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It is to be understood that the foregoing embodiments are illustrative and not restrictive in all respects and that the scope of the present invention is indicated by the appended claims rather than the foregoing description, It is intended that all changes and modifications derived from the equivalent concept be included within the scope of the present invention.
Claims (13)
[화학식 1]
여기서, 상기 D1과 D2는 각각 C2와 C1의 알킬기이고, R1은 수산기이며, R2는 3개의 메틸기가 질소 원자와 결합하여 전기적으로 양성을 띠는 4차 암모늄염이 요오드화 이온과 이온결합한 것이다.
A defect-free filler for silicone through vias represented by the following formula (1)
[Chemical Formula 1]
In the formula, D 1 and D 2 are each an alkyl group of C 2 and C 1 , R 1 is a hydroxyl group, R 2 is a quaternary ammonium salt in which three methyl groups are bonded to a nitrogen atom, Ion-bonded.
하기 화학식 2로 표시되는 평탄제, 가속제 및 억제제로 이루어진 첨가제;를 포함하는 실리콘 관통 비아의 무결함 필링용 구리 전해도금 용액:
[화학식 2]
A basic electrolyte consisting of deionized water, a copper ion compound, a supporting electrolyte, and a halogen ion; And
A copper electrolytic plating solution for defect-free filling of a silicon through-via via comprising a flatting agent represented by the following general formula (2), an accelerator and an inhibitor:
(2)
상기 평탄제의 농도는 10 ~ 100 μM인 것을 특징으로 하는 실리콘 관통 비아의 무결함 필링용 구리 전해도금 용액.
3. The method of claim 2,
Wherein the concentration of the flatting agent is 10 to 100 [mu] M.
상기 가속제는 비스(3-설포프로필)디설파이드(bis(3-sulfopropyl)disulfide), 3-메르캅토프로판설포닉 애시드(3-mercaptopropanesulfonic acid) 및 3-N,N-디메틸아미노디티오카르바모일-1-프로판설포네이트(3-N,N-dimethylaminodithiocarbamoyl-1-propanesulfonate)로 이루어진 군으로부터 선택되는 1종인 것을 특징으로 하는 실리콘 관통 비아의 무결함 필링용 구리 전해도금 용액.
3. The method of claim 2,
Wherein the accelerator is selected from the group consisting of bis (3-sulfopropyl) disulfide, 3-mercaptopropanesulfonic acid and 3-N, N-dimethylaminodithiocarbamoyl (3-N, N-dimethylaminodithiocarbamoyl-1-propanesulfonate). The copper electroplating solution for defect-free filling of silicon through vias is characterized in that the copper-
상기 가속제의 농도는 5 ~ 100 μM인 것을 특징으로 하는 실리콘 관통 비아의 무결함 필링용 구리 전해도금 용액.
3. The method of claim 2,
Wherein the concentration of the accelerator is in the range of 5 to 100 [mu] M.
상기 억제제는 폴리에틸렌글리콜(polyethylene glycol), 폴리프로필렌글리콜
(polypropylene glycol), 폴리옥시에틸렌글리콜(polyoxyethylene glycol), 폴리에틸렌이민(polyethyleneimine) 및 이들의 공중합체로 이루어진 군으로부터 선택되는 1종인 것을 특징으로 하는 실리콘 관통 비아의 무결함 필링용 구리 전해도금 용액.
3. The method of claim 2,
The inhibitor may be selected from the group consisting of polyethylene glycol, polypropylene glycol
wherein the copper electroplating solution is one kind selected from the group consisting of polypropylene glycol, polyoxyethylene glycol, polyethyleneimine, and copolymers thereof.
상기 억제제의 농도는 10 ~ 200 μM인 것을 특징으로 하는 실리콘 관통 비아의 무결함 필링용 구리 전해도금 용액.
3. The method of claim 2,
Wherein the concentration of the inhibitor is 10-200 [mu] M.
상기 전처리된 실리콘 관통 비아가 형성된 기판을 구리 전해도금 용액에 침지시킨 후 기판에 전류 또는 전압을 인가하여 실리콘 관통 비아를 필링하는 단계;를 포함하고,
상기 구리 전해도금 용액은 탈이온수, 구리이온 화합물, 지지전해질 및 할로겐 이온으로 이루어진 기본 전해질; 및 하기 화학식 2로 표시되는 평탄제, 가속제 및 억제제로 이루어진 첨가제;를 포함하는 것을 특징으로 하는 실리콘 관통 비아의 무결함 필링방법:
[화학식 2]
Pretreating the substrate having the silicon through vias formed thereon; And
And filling the silicon via vias by applying a current or voltage to the substrate after the substrate having the preprocessed silicon through vias formed therein is immersed in a copper electrolytic plating solution,
The copper electrolytic plating solution includes a basic electrolyte consisting of deionized water, a copper ion compound, a supporting electrolyte, and a halogen ion; And an additive composed of a flatting agent, an accelerator and an inhibitor represented by the following general formula (2): < EMI ID =
(2)
상기 전처리는 메탄올, 에탄올 및 이소프로필알콜로 이루어진 군으로부터 선택되는 1종 이상의 용액에 침지시켜 수행되는 것을 특징으로 하는 실리콘 관통 비아의 무결함 필링방법.
9. The method of claim 8,
Wherein the pretreatment is performed by immersing in at least one solution selected from the group consisting of methanol, ethanol and isopropyl alcohol.
상기 전류는 1 ~ 15 mA/㎠로 인가되는 것을 특징으로 하는 실리콘 관통 비아의 무결함 필링방법.
9. The method of claim 8,
Wherein the current is applied in a range of 1 to 15 mA / cm < 2 >.
상기 전류는 1 ~ 15 mA/㎠로 인가하여 상기 실리콘 관통 비아의 1/5 깊이를 필링한 후 16 ~ 50 mA/㎠로 인가하여 상기 실리콘 관통 비아의 나머지 깊이를 필링하는 것을 특징으로 하는 실리콘 관통 비아의 무결함 필링방법.
9. The method of claim 8,
Wherein the current is applied at a rate of 1 to 15 mA / cm < 2 > to fill the silicon through vias at a depth of 1/5 and then at a rate of 16 to 50 mA / cm < 2 > to fill the remaining depth of the silicon through vias. A defectless filling method of vias.
상기 전압은 은에 염화은이 코팅된 Ag/AgCl을 기준전극으로 하여 -50 ~ -300 mV로 인가되는 것을 특징으로 하는 실리콘 관통 비아의 무결함 필링방법.
9. The method of claim 8,
Wherein the voltage is applied at -50 to -300 mV with Ag / AgCl coated with silver chloride as a reference electrode.
상기 전압은 은에 염화은이 코팅된 Ag/AgCl을 기준전극으로 하여 -50 ~ -300 mV로 인가하여 상기 실리콘 관통 비아의 1/5 깊이를 필링한 후 -301 ~ -500 mV로 인가하여 상기 실리콘 관통 비아의 나머지 깊이를 필링하는 것을 특징으로 하는 실리콘 관통 비아의 무결함 필링방법.
9. The method of claim 8,
The voltage was applied at -50 to -300 mV using Ag / AgCl coated with silver chloride as a reference electrode to fill a depth of 1/5 of the silicon through vias and then applied at -301 to -500 mV, And filling the remaining depth of the through vias.
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