KR101708292B1 - Method for fabricating semiconductor device - Google Patents

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Abstract

본 발명은 랜딩플러그 내 불순물의 외확산을 방지할 수 있는 반도체 장치의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 언도프드 도전막과 도프드 도전막이 적층된 플러그용 도전막을 형성하는 단계; 및 상기 플러그용 도전막에 확산방지영역을 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공하며, 상술한 본 발명에 따르면, 언도프드 도전막 및 확산방지영역을 구비함으로써, 도프드 도전막 내 불순물이 공정간 기판으로 외확산하는 것을 방지할 수 있다. The present invention provides a method of fabricating a semiconductor device capable of preventing external diffusion of impurities in a landing plug. To this end, the present invention forms a conductive film for a plug in which an undoped conductive film and a doped conductive film are stacked on a substrate ; And forming a diffusion preventing region in the conductive film for plug. According to the present invention described above, by providing the undoped conductive film and the diffusion preventing region, impurities in the doped conductive film It is possible to prevent the substrate from diffusing outwardly into the substrate between these processes.

Description

반도체 장치 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}[0001] METHOD FOR FABRICATING SEMICONDUCTOR DEVICE [0002]

본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 매립게이트(Buried Gate)를 구비한 반도체 장치의 제조방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing technology, and more particularly, to a method of manufacturing a semiconductor device having a buried gate.

반도체 장치 예컨대, 디램(DRAM)에서의 디자인 룰(Design Rule)이 축소(Shrink)됨에 따라 집적도를 증가시키고 공정단순화 및 누설특성과 같은 장치 특성을 향상시키기 위하여 매립게이트(Buried Gate)가 도입되었다. Buried gates have been introduced in order to increase the degree of integration and to improve device characteristics such as process simplification and leakage characteristics as the design rule in a semiconductor device such as a DRAM is shrinked.

도 1a 내지 도 1c는 종래기술에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다. 1A to 1C are process cross-sectional views illustrating a method of manufacturing a semiconductor device having a buried gate according to the related art.

도 1a에 도시된 바와 같이, 기판(11) 상에 제1하드마스크패턴(12)을 형성하고, 제1하드마스크패턴(12)을 식각장벽으로 기판(11)을 식각하여 소자분리를 위한 트렌치(13)를 형성한다. 이때, 제1하드마스크패턴(12)은 후속 공정을 통해 랜딩플러그로 작용한다. 따라서, 제1하드마스크패턴(12)은 불순물이 도핑된 도프드 폴리실리콘막(Doped Poly Si)으로 형성한다. 1A, a first hard mask pattern 12 is formed on a substrate 11, a first hard mask pattern 12 is etched with an etching barrier to form a trench for device isolation, (13). At this time, the first hard mask pattern 12 acts as a landing plug through a subsequent process. Therefore, the first hard mask pattern 12 is formed of a doped polysilicon film doped with impurities (Doped Poly Si).

다음으로, 트렌치(13)를 절연물질로 매립하여 소자분리막(14)을 형성한다. Next, the trench 13 is filled with an insulating material to form the device isolation film 14. [

도 1b에 도시된 바와 같이, 제1하드마스크패턴(12)을 포함한 구조물 상에 제2하드마스크패턴(15)을 형성하고, 제2하드마스크패턴(15)을 식각장벽으로 제1하드마스크패턴(12), 소자분리막(14) 및 기판(11)을 식각하여 매립게이트를 위한 트렌치(16)를 형성한다. 1B, a second hard mask pattern 15 is formed on the structure including the first hard mask pattern 12, and the second hard mask pattern 15 is patterned into the first hard mask pattern 15 as an etching barrier, The device isolation film 14, and the substrate 11 are etched to form the trench 16 for the buried gate.

도 1c에 도시된 바와 같이, 트렌치(16) 표면 상에 게이트절연막(17)을 형성하고, 게이트절연막(17) 상에 트렌치(16)를 일부 매립하는 게이트전극(18)을 형성한다. A gate insulating film 17 is formed on the surface of the trench 16 and a gate electrode 18 is formed which partially embeds the trench 16 on the gate insulating film 17 as shown in Fig.

다음으로, 기판(11) 전면에 나머지 트렌치(16)를 매립하도록 절연물질을 증착한 후, 제1하드마스크패턴(12)이 노출될때까지 평탄화공정을 실시하여 실링막(19)을 형성한다. Next, an insulating material is deposited to fill the remaining trenches 16 on the entire surface of the substrate 11, and then a planarization process is performed until the first hard mask pattern 12 is exposed to form a sealing film 19.

상술한 공정과정을 통해, 트렌치(16), 게이트절연막(17), 게이트전극(18) 및 실링막(19)를 포함하는 매립게이트가 형성된다. 아울러, 매립게이트 형성공정이 완료된 시점에서 잔류하는 제1하드마스크패턴(12)은 랜딩플러그로 작용한다. Through the above-described process, a buried gate including the trench 16, the gate insulating film 17, the gate electrode 18, and the sealing film 19 is formed. The remaining first hard mask pattern 12 acts as a landing plug when the buried gate forming process is completed.

하지만, 종래기술에서는 콘택면적 확보를 위하여 랜딩플러그로 작용하는 제1하드마스크패턴(12)을 매립게이트보다 먼저 형성하고, 제1하드마스크패턴(12)을 불순물이 도핑된 폴리실리콘막으로 형성한다. 이로 인하여, 게이트절연막(17) 형성공정과 같은 고온공정시 제1하드마스크패턴(12) 내 불순물이 기판(11) 및 소자분리막(14)으로 외확산(out-diffusion)되는 문제점이 발생한다. 이러한 불순물의 외확산은 반도체 장치의 동작특성을 열화시키는 문제점을 유발한다.
However, in the prior art, the first hard mask pattern 12 acting as a landing plug is formed before the buried gate for securing the contact area, and the first hard mask pattern 12 is formed of a polysilicon film doped with impurities . This causes a problem in that impurities in the first hard mask pattern 12 are out-diffused into the substrate 11 and the element isolation film 14 during a high-temperature process such as the step of forming the gate insulating film 17. Such external diffusion of the impurities causes a problem of deteriorating the operational characteristics of the semiconductor device.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 랜딩플러그 내 불순물의 외확산을 방지할 수 있는 반도체 장치의 제조방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION It is an object of the present invention to provide a method of manufacturing a semiconductor device capable of preventing external diffusion of impurities in a landing plug.

상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판상에 언도프드 도전막과 도프드 도전막이 적층된 플러그용 도전막을 형성하는 단계; 및 상기 플러그용 도전막에 확산방지영역을 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다. According to one aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a conductive film for a plug in which an undoped conductive film and a doped conductive film are stacked on a substrate; And forming a diffusion prevention region in the conductive film for the plug.

또한, 본 발명의 반도체 장치 제조방법은 상기 플러그용 도전막 상에 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴을 식각장벽으로 상기 플러그용 도전막 및 상기 기판을 식각하여 트렌치를 형성함과 동시에 랜딩플러그를 형성하는 단계; 상기 트렌치 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 트렌치를 일부 매립하는 게이트전극을 형성하는 단계; 및 나머지 상기 트렌치를 매립하는 실링막을 형성하고, 상기 하드마스크패턴을 제거하는 단계를 더 포함할 수 있다. According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, including: forming a hard mask pattern on a conductive film for a plug; Etching the hard mask pattern with the etching barrier to form a trench to form a landing plug; Forming a gate insulating film on the trench surface; Forming a gate electrode partially filling the trench on the gate insulating film; And forming a sealing film for burying the remaining trenches, and removing the hard mask pattern.

또한, 본 발명의 반도체 장치 제조방법은 상기 플러그용 도전막을 형성하기 이전에, 기판상에 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴을 식각장벽으로 상기 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 기판 전면에 절연막을 형성하는 단계; 상기 하드마스크패턴이 노출될때까지 평탄화를 실시하여 소자분리막을 형성하는 단계; 및 상기 하드마스크패턴을 제거하는 단계를 더 포함할 수 있다. In addition, the method for fabricating a semiconductor device of the present invention includes the steps of: forming a hard mask pattern on a substrate before forming the conductive film for the plug; Etching the substrate with the hard mask pattern as an etch barrier to form a trench; Forming an insulating film over the entire surface of the substrate to fill the trench; Forming a device isolation layer by performing planarization until the hard mask pattern is exposed; And removing the hard mask pattern.

상기 플러그용 도전막은 언도프드 도전막과 도프드 도전막이 순차적으로 적층된 적층막으로 형성하거나, 또는 언도프드 도전막과 도프드 도전막이 복수회 교번 적층된 적층막으로 형성할 수 있다. 상기 언도프드 도전막의 두께는 상기 도프드 도전막의 두께보다 얇게 형성할 수 있다. 상기 언도프드 도전막 및 상기 도프드 도전막은 동일 챔버에서 인시튜로 형성할 수 있다. 그리고, 상기 언도프드 도전막 및 상기 도프드 도전막은 폴리실리콘막을 포함할 수 있다. The conductive film for plugs may be formed of a laminated film in which an undoped conductive film and a doped conductive film are sequentially laminated or a laminated film in which an undoped conductive film and a doped conductive film are alternately laminated a plurality of times. The thickness of the undoped conductive film may be smaller than the thickness of the doped conductive film. The undoped conductive film and the doped conductive film may be formed in situ in the same chamber. The undoped conductive film and the doped conductive film may include a polysilicon film.

상기 확산방지영역은 상기 언도프드 도전막과 상기 도프드 도전막이 접하는 계면에 형성할 수 있다. 상기 확산방지영역은 탄소 이온주입으로 형성할 수 있다. 상기 탄소 이온주입은 3 내지 100KeV 범위의 이온주입에너지, 1×1012 내지 1×1016 범위의 도즈량(atoms/cm2)으로 실시할 수 있다.
The diffusion prevention region may be formed at an interface between the undoped conductive film and the doped conductive film. The diffusion preventing region may be formed by carbon ion implantation. The carbon ion implantation can be performed at an ion implantation energy in the range of 3 to 100 KeV, and a dose amount (atoms / cm 2 ) in the range of 1 × 10 12 to 1 × 10 16 .

상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 랜딩플러그용 도전막이 언도프드 도전막을 구비함으로써, 공정간 도프드 도전막 내 불순물이 기판으로 외확산하는 것을 방지할 수 있는 효과가 있다. According to the present invention based on the above-mentioned problem solving means, since the conductive film for the landing plug has the under-coated conductive film, it is possible to prevent the impurities in the doped conductive film from diffusing outward to the substrate.

또한, 본 발명은 언도프드 도전막과 더불어서 확산방지영역을 구비함으로써, 공정간 도프드 도전막 내 불순물이 기판으로 외확산하는 것을 보다 효과적으로 방지할 수 있는 효과가 있다. In addition, the present invention has the effect of effectively preventing the out-diffusion of impurities in the doped conductive film between the processes by providing the diffusion prevention region in addition to the undoped conductive film.

결과적으로, 본 발명은 랜딩플러그 내 불순물의 외확산에 기인한 반도체 장치의 동작특성 열화를 방지할 수 있는 효과가 있다.
As a result, the present invention has the effect of preventing deterioration of the operational characteristics of the semiconductor device due to the external diffusion of impurities in the landing plug.

도 1a 내지 도 1c는 종래기술에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 3은 본 발명의 일실시예에 따른 확산방지영역에 형성여부에 따른 불순물의 외확산 정도를 나타낸 그래프. 1A to 1C are process cross-sectional views illustrating a method of manufacturing a semiconductor device having a buried gate according to the related art.
2A to 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device having a buried gate according to an embodiment of the present invention.
FIG. 3 is a graph showing the degree of external diffusion of impurities depending on whether the diffusion preventing region is formed or not according to an embodiment of the present invention. FIG.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

후술할 본 발명은 매립게이트(Buried Gate)를 구비한 반도체 장치를 제조함에 있어서, 랜딩플러그 내 불순물의 외확산(out-diffusion)을 방지할 수 있는 반도체 장치의 제조방법을 제공한다.
The present invention described below provides a method of manufacturing a semiconductor device capable of preventing out-diffusion of impurities in a landing plug in manufacturing a semiconductor device having a buried gate.

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다. 2A to 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device having a buried gate according to an embodiment of the present invention.

도 2a에 도시된 바와 같이, 기판(31) 상에 제1하드마스크패턴(32)을 형성한다. 이때, 제1하드마스크패턴(32)은 도전막 또는(및) 절연막으로 형성할 수 있다. 도전막으로 폴리실리콘막을 사용할 수 있다. 그리고, 절연막으로는 산화막, 질화막, 산화질화막 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막을 사용할 수 있다. 여기서, 탄소함유막은 비정질탄소막(amorphous carbon layer)일 수 있다. A first hard mask pattern 32 is formed on the substrate 31, as shown in FIG. 2A. At this time, the first hard mask pattern 32 may be formed of a conductive film and / or an insulating film. A polysilicon film can be used as the conductive film. As the insulating film, any single film selected from the group consisting of an oxide film, a nitride film, a nitrided oxide film, and a carbon-containing film, or a laminated film in which two or more thereof are laminated can be used. Here, the carbon-containing film may be an amorphous carbon layer.

예를 들어, 제1하드마스크패턴(32)은 50Å 내지 150Å 범위의 두께를 갖는 패드산화막(미도시)과 500Å 내지 1000Å 범위의 두께를 갖는 패드폴리실리콘막(미도시)이 순차적으로 적층된 적층막으로 형성할 수 있다. For example, the first hard mask pattern 32 may include a pad oxide film (not shown) having a thickness in the range of 50 to 150 angstroms and a pad polysilicon film (not shown) having a thickness in the range of 500 to 1000 angstroms Film can be formed.

다음으로, 제1하드마스크패턴(32)을 식각장벽으로 기판(31)을 식각하여 소자분리를 위한 트렌치(33)를 형성한다. Next, the substrate 31 is etched with the first hard mask pattern 32 as an etching barrier to form a trench 33 for device isolation.

다음으로, 트렌치(33) 표면에 40Å 내지 50Å 범위의 두께를 갖는 측벽산화막(Wall oxide, 미도시), 60Å 내지 70Å 범위의 두께를 갖는 라이너질화막(Liner nitried, 미도시), 40Å 내지 60Å 범위의 두께를 갖는 라이너산화막(Liner oxide, 미도시)를 순차적으로 형성한다. Next, a sidewall oxide film (not shown) having a thickness in the range of 40 to 50 angstroms, a liner nitrided film (not shown) having a thickness in the range of 60 to 70 angstroms is formed on the surface of the trench 33, And a liner oxide film (not shown) having a predetermined thickness is sequentially formed.

다음으로, 트렌치(33)에 절연물질을 매립하고, 제1하드마스크패턴(32)이 노출될때까지 평탄화공정을 실시하여 소자분리막(34)을 형성한다.Next, an insulating material is buried in the trench 33, and a planarization process is performed until the first hard mask pattern 32 is exposed to form the device isolation film 34.

다음으로, 제1하드마스크패턴(32)을 제거한다. Next, the first hard mask pattern 32 is removed.

도 2b에 도시된 바와 같이, 기판(31) 전면에 플러그용 도전막(37)을 형성한다. 플러그용 도전막(37)은 불순물이 도핑되지 않은 언도프드 폴리실리콘막(Undoped Poly Si, 35)과 불순물이 도핑된 도프드 폴리실리콘막(Doped Poly Si, 36)이 순차적으로 적층된 적층막으로 형성할 수 있다. 또한, 플러그용 도전막(37)은 언도프드 폴리실리콘막(35)과 도프드 폴리실리콘막(36)이 복수회 교번 적층된 적층막으로 형성할 수도 있다. 이때, 불순물은 인(P)을 포함할 수 있다. A conductive film 37 for plugs is formed on the entire surface of the substrate 31, as shown in Fig. 2B. The conductive film for plug 37 is a laminated film in which an undoped polysilicon film (Undoped Poly Si) 35 doped with no impurity and a doped polysilicon film (Doped Poly Si) 36 doped with an impurity are sequentially stacked . The conductive film 37 for a plug may also be formed of a laminated film in which the undoped polysilicon film 35 and the doped polysilicon film 36 are alternately laminated a plurality of times. At this time, the impurity may include phosphorus (P).

여기서, 언도프드 폴리실리콘막(35)은 후속 공정간 도프드 폴리실리콘막(36)으로부터 외확산되는 불순물을 포획하여 기판(31) 및 소자분리막(34)으로 불순물이 확산되는 것을 방지하는 역할을 수행한다.Here, the undoped polysilicon film 35 has the role of capturing impurities that are out-diffused from the doped polysilicon film 36 between the subsequent processes and preventing impurities from diffusing into the substrate 31 and the device isolation film 34 .

외확산을 방지하는 역할을 수행하는 언도프드 폴리실리콘막(35)은 기판(31)과 랜딩플러그 사이의 콘택저항을 고려하여 도프드 폴리실리콘막(36)보다 얇은 두께로 형성하는 것이 바람직하다. 구체적으로, 언도프드 폴리실리콘막(35)은 50Å 내지 300Å 범위의 두께를 갖도록 형성할 수 있고, 도프드 폴리실리콘막(36)은 500Å 내지 1000Å 범위의 두께를 갖도록 형성할 수 있다. It is preferable that the undoped polysilicon film 35 which plays a role of preventing outdiffusion is formed to be thinner than the doped polysilicon film 36 in consideration of the contact resistance between the substrate 31 and the landing plug. Specifically, the undoped polysilicon film 35 may be formed to have a thickness in the range of 50 Å to 300 Å, and the doped polysilicon film 36 may be formed to have a thickness in the range of 500 Å to 1000 Å.

도프드 폴리실리콘막(36)은 언도프드 폴리실리콘막(35)에 의하여 불순물의 외확산을 방지할 수 있기 때문에 종래보다 불순물 도핑농도를 증가시킬 수 있다. 구체적으로, 도프드 폴리실리콘막(36)은 랜딩플러그가 요구하는 낮은 저항값을 구현하기 위하여 2×1020 내지 4×1020 atoms/cm3 범위의 불순물 도핑농도를 갖도록 형성할 수 있다. Since the doped polysilicon film 36 can prevent the diffusion of impurities by the undoped polysilicon film 35, it is possible to increase the impurity doping concentration more than in the prior art. Specifically, the doped polysilicon film 36 can be formed to have an impurity doping concentration in the range of 2 x 10 20 to 4 x 10 20 atoms / cm 3 to realize a low resistance value required by the landing plug.

언도프드 폴리실리콘막(35)과 도프드 폴리실리콘막(36)은 동일 챔버에서 인시튜(in-situ)로 형성할 수 있다. The undoped polysilicon film 35 and the doped polysilicon film 36 can be formed in situ in the same chamber.

다음으로, 소자분리막(34)이 노출되도록 플러그용 도전막(37)을 평탄화한다. 이때, 평탄화는 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다. 그리고, 평탄화가 완료된 시점에서 잔류하는 플러그용 도전막(37)의 두께가 400Å 내지 700Å 범위를 갖도록 공정조건을 조절한다.Next, the conductive film for plug 37 is planarized so that the element isolation film 34 is exposed. At this time, planarization can be performed using chemical mechanical polishing (CMP). Then, the process conditions are adjusted so that the thickness of the conductive film 37 for plug remaining after the completion of the planarization is in the range of 400 Å to 700 Å.

도 2c에 도시된 바와 같이, 플러그용 도전막(37) 내에 확산방지영역(38)을 형성한다. 확산방지영역(38)은 언도프드 폴리실리콘막(35)과 더불어서 도프드 폴리실리콘막(36) 내 불순물의 외확산을 방지하는 역할을 수행하는 것으로, 플러그용 도전막(37)에 탄소(C)를 이온주입하여 형성할 수 있다. 참고로, 탄소는 폴리실리콘막에 침입형(interstitial) 불순물로 작용하여 폴리실리콘막 내에서 불순물(예컨대, 인)이 확산할 수 있는 경로를 차단한다(도 3 참조). A diffusion prevention region 38 is formed in the conductive film 37 for plugs, as shown in Fig. The diffusion preventive region 38 serves to prevent the diffusion of impurities in the doped polysilicon film 36 together with the undoped polysilicon film 35. The diffusion preventive region 38 is formed of carbon ) Can be formed by ion implantation. For reference, carbon acts as an interstitial impurity in the polysilicon film, blocking the path through which the impurity (e.g. phosphorus) can diffuse in the polysilicon film (see FIG. 3).

여기서, 도프드 폴리실리콘막(36) 내 불순물이 기판(31) 및 소자분리막(34)으로 외확산하는 것을 보다 효과적으로 방지하기 위해 확산방지영역(38)은 언도프드 폴리실리콘막(35)과 도프드 폴리실리콘막(36)이 접하는 계면에 형성하는 것이 바람직하다. 이는 탄소 이온주입시 이온주입에너지를 조절하는 것으로 구현이 가능하다. Here, in order to more effectively prevent the impurities in the doped polysilicon film 36 from diffusing into the substrate 31 and the device isolation film 34 more effectively, the diffusion prevention region 38 is formed by the undoped polysilicon film 35, It is preferable that the polysilicon film 36 is formed at the interface where the polysilicon film 36 contacts. This can be achieved by controlling the ion implantation energy during carbon ion implantation.

구체적으로, 확산방지영역(38)을 형성하기 위한 탄소 이온주입은 3 내지 100KeV 범위의 이온주입에너지와 1×1012 내지 1×1016 atoms/cm2 범위의 도즈량을 사용하여 실시할 수 있다.Specifically, the carbon ion implantation for forming the diffusion prevention region 38 can be performed using an ion implantation energy in the range of 3 to 100 KeV and a dose amount in the range of 1 × 10 12 to 1 × 10 16 atoms / cm 2 .

도 2d에 도시된 바와 같이, 플러그용 도전막(37)을 포함한 구조물 상에 제2하드마스크패턴(39)을 형성한다. 제2하드마스크패턴(39)은 매립게이트를 형성하기 위한 것으로, 산화막, 질화막, 산화질화막 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상이 적층된 적층막으로 형성할 수 있다. A second hard mask pattern 39 is formed on the structure including the conductive film 37 for plugs, as shown in Fig. 2D. The second hard mask pattern 39 is for forming a buried gate, and may be formed of a laminated film in which one or two or more selected from the group consisting of an oxide film, a nitride film, a nitrided oxide film, and a carbon containing film are laminated.

다음으로, 제2하드마스크패턴(39)을 식각장벽으로 플러그용 도전막(37), 소자분리막(34) 및 기판(31)을 식각하여 매립게이트를 위한 복수개의 트렌치(40)를 형성한다. 이때, 트렌치(40)는 라인패턴(line pattern)일 수 있다. Next, a plurality of trenches 40 for the buried gate are formed by etching the conductive film 37 for the plug, the element isolation film 34 and the substrate 31 with the second hard mask pattern 39 as an etching barrier. At this time, the trench 40 may be a line pattern.

여기서, 트렌치(40) 형성공정이 완료된 시점에서 잔류하는 플러그용 도전막(37)이 랜딩플러그로 작용한다. 즉, 트렌치(40)를 형성함과 동시에 랜딩플러그가 형성된다. Here, the conductive film 37 for plug remaining at the time of completion of the trench 40 forming process acts as a landing plug. That is, the trench 40 is formed and a landing plug is formed.

도 2e에 도시된 바와 같이, 트렌치(40) 표면 상에 게이트절연막(41)을 형성한다. 게이트절연막(41)은 산화막으로 형성할 수 있으며, 게이트절연막(41)으로 사용되는 산화막은 열산화법(thermal oxidation)으로 형성할 수 있다. 이때, 게이트절연막(41) 형성공정을 고온에서 진행함에 따라 도프드 폴리실리콘막(36) 내 불순물이 외부로 확산하게 되나, 확산방지영역(38) 및 언도프드 폴리실리콘막(35)에 의하여 도프드 폴리실리콘막(36) 내 불순물이 기판(31) 및 소자분리막(34)으로 외확산하는 것을 방지할 수 있다. 따라서, 불순물의 외확산에 기인한 반도체 장치의 동작특성 열화를 방지할 수 있다. As shown in FIG. 2E, a gate insulating film 41 is formed on the surface of the trench 40. The gate insulating film 41 may be formed of an oxide film, and the oxide film used as the gate insulating film 41 may be formed by thermal oxidation. At this time, impurities in the doped polysilicon film 36 are diffused to the outside as the gate insulating film 41 is formed at a high temperature, but the diffusion preventing region 38 and the undoped polysilicon film 35 are formed, It is possible to prevent impurities in the polysilicon film 36 from diffusing to the substrate 31 and the element isolation film 34 outwardly. Therefore, deterioration of the operation characteristics of the semiconductor device due to the external diffusion of the impurity can be prevented.

다음으로, 게이트절연막(41) 상에 트렌치(40)를 일부 매립하는 게이트전극(42)을 형성한다. Next, a gate electrode 42 for partially embedding the trench 40 is formed on the gate insulating film 41. Then,

다음으로, 기판(31) 전면에 나머지 트렌치(40)를 매립하도록 절연물질을 증착한 후, 플러그용 도전막(37)이 노출될때까지 평탄화를 실시하여 실링막(43)을 형성한다. 평탄화는 화학적기계적연마법을 사용하여 실시할 수 있다. Next, an insulating material is deposited on the entire surface of the substrate 31 so as to fill the remaining trenches 40, and then the sealing film 43 is formed by planarization until the conductive film for plug 37 is exposed. Planarization can be performed using chemical mechanical coupling.

상술한 공정과정을 통해 트렌치(40), 게이트절연막(41), 게이트전극(42) 및 실링막(43)을 포함하는 매립게이트를 형성할 수 있다. 아울러, 매립게이트 형성공정이 완료된 시점에서 잔류하는 플러그용 도전막(37)은 랜딩플러그로 작용한다.
The buried gate including the trench 40, the gate insulating film 41, the gate electrode 42, and the sealing film 43 can be formed through the above-described process. At the time when the buried gate forming process is completed, the remaining conductive film for plug 37 acts as a landing plug.

도 3은 본 발명의 일실시예에 따른 확산방지영역에 형성여부에 따른 불순물의 외확산 정도를 나타낸 그래프이다. FIG. 3 is a graph showing the extent of diffusion of impurities depending on whether the diffusion preventing region is formed or not according to an embodiment of the present invention.

도 3에 나타낸 그래프는 실리콘 기판상에 인(P)이 도핑된 폴리실리콘막을 형성하고, 실리콘 기판과 폴리실리콘막이 접하는 계면에 탄소 이온주입을 통해 확산방지영역을 형성한 '본 발명'과 그렇지 않은 '비교예'를 나타낸 것이다. 이때, Y축은 인의 농도(atoms/cm3)를 나타내고, X축은 기판의 깊이(depth)를 나타낸다. The graph shown in FIG. 3 is a graph showing the relationship between the present invention in which phosphorus (P) -doped polysilicon film is formed on a silicon substrate, diffusion prevention regions are formed through carbon ion implantation at the interface between the silicon substrate and the polysilicon film, &Quot; Comparative Example ". At this time, the Y axis represents the phosphorus concentration (atoms / cm 3 ) and the X axis represents the depth of the substrate.

도 3을 참조하면, 본 발명과 같이 확산방지영역을 구비하는 경우가 그렇지 않은 비교예에 비하여 실리콘기판으로의 인 외확산 깊이가 감소한 것을 확인할 수 있다.
Referring to FIG. 3, it can be seen that the phosphorus diffusion depth into the silicon substrate is reduced compared to the comparative example in which the diffusion barrier region is not provided, as in the present invention.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
The technical idea of the present invention has been specifically described according to the above preferred embodiments, but it should be noted that the above embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments within the scope of the technical idea of the present invention are possible.

31 : 기판 32 : 제1하드마스크패턴
33, 40 : 트렌치 34 : 소자분리막
35 : 언도프드 폴리실리콘막 36 : 도프드 폴리실리콘막
37 : 플러그용 도전막 38 : 확산방지영역
39 : 제2하드마스크패턴 41 : 게이트절연막
42 : 게이트전극 43 : 실링막31: substrate 32: first hard mask pattern
33, 40: trench 34: element isolation film
35: Undoped polysilicon film 36: Doped polysilicon film
37: conductive film for plug 38: diffusion prevention region
39: second hard mask pattern 41: gate insulating film
42: gate electrode 43: sealing film

Claims (10)

기판상에 언도프드 도전막과 도프드 도전막이 적층된 플러그용 도전막을 형성하는 단계; 및
상기 플러그용 도전막에 확산방지영역을 형성하는 단계
를 포함하는 반도체 장치 제조방법.
Forming a conductive film for a plug in which an undoped conductive film and a doped conductive film are stacked on a substrate; And
Forming a diffusion prevention region in the conductive film for plug
≪ / RTI >
청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 플러그용 도전막 상에 하드마스크패턴을 형성하는 단계;
상기 하드마스크패턴을 식각장벽으로 상기 플러그용 도전막 및 상기 기판을 식각하여 트렌치를 형성함과 동시에 랜딩플러그를 형성하는 단계;
상기 트렌치 표면 상에 게이트절연막을 형성하는 단계;
상기 게이트절연막 상에 상기 트렌치를 일부 매립하는 게이트전극을 형성하는 단계; 및
나머지 상기 트렌치를 매립하는 실링막을 형성하고, 상기 하드마스크패턴을 제거하는 단계
를 더 포함하는 반도체 장치 제조방법.
The method according to claim 1,
Forming a hard mask pattern on the conductive film for the plug;
Etching the hard mask pattern with the etching barrier to form a trench to form a landing plug;
Forming a gate insulating film on the trench surface;
Forming a gate electrode partially filling the trench on the gate insulating film; And
Forming a sealing film for burying the remaining trenches, and removing the hard mask pattern
≪ / RTI >
청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 플러그용 도전막을 형성하기 이전에,
상기 기판상에 하드마스크패턴을 형성하는 단계;
상기 하드마스크패턴을 식각장벽으로 상기 기판을 식각하여 소자분리를 위한 트렌치를 형성하는 단계;
상기 소자분리를 위한 트렌치에 절연물질을 매립하여 소자분리막을 형성하는 단계; 및
상기 하드마스크패턴을 제거하는 단계
를 더 포함하는 반도체 장치 제조방법.
The method according to claim 1,
Before forming the conductive film for the plug,
Forming a hard mask pattern on the substrate;
Forming a trench for device isolation by etching the substrate with the hard mask pattern as an etch barrier;
Burying an insulating material in the trench for element isolation to form a device isolation film; And
Removing the hard mask pattern
≪ / RTI >
청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 플러그용 도전막은 언도프드 도전막과 도프드 도전막이 순차적으로 적층된 적층막으로 형성하거나, 또는 언도프드 도전막과 도프드 도전막이 복수회 교번 적층된 적층막으로 형성하는 반도체 장치 제조방법.
The method according to claim 1,
Wherein the conductive film for plug is formed of a laminated film in which an undoped conductive film and a doped conductive film are sequentially laminated or a laminated film in which an undoped conductive film and a doped conductive film are alternately laminated a plurality of times.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 언도프드 도전막의 두께는 상기 도프드 도전막의 두께보다 얇게 형성하는 반도체 장치 제조방법.
The method according to claim 1,
Wherein the thickness of the undoped conductive film is smaller than the thickness of the doped conductive film.
청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 언도프드 도전막 및 상기 도프드 도전막은 동일 챔버에서 인시튜로 형성하는 반도체 장치 제조방법.
The method according to claim 1,
Wherein the undoped conductive film and the doped conductive film are formed in situ in the same chamber.
청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 언도프드 도전막 및 상기 도프드 도전막은 폴리실리콘막을 포함하는 반도체 장치 제조방법.
The method according to claim 1,
Wherein the undoped conductive film and the doped conductive film comprise a polysilicon film.
청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 확산방지영역은 상기 언도프드 도전막과 상기 도프드 도전막이 접하는 계면에 형성하는 반도체 장치 제조방법.
The method according to claim 1,
Wherein the diffusion preventing region is formed at an interface between the undoped conductive film and the doped conductive film.
청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 확산방지영역은 탄소 이온주입으로 형성하는 반도체 장치 제조방법. The method according to claim 1,
Wherein the diffusion preventing region is formed by carbon ion implantation. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee. 제9항에 있어서,
상기 탄소 이온주입은 3 내지 100KeV 범위의 이온주입에너지, 1×1012 내지 1×1016 범위의 도즈량(atoms/cm2)으로 실시하는 반도체 장치 제조방법. 10. The method of claim 9,
Wherein the carbon ion implantation is performed at an ion implantation energy in the range of 3 to 100 KeV and a dose amount (atoms / cm 2 ) in the range of 1 × 10 12 to 1 × 10 16 .
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