KR101680224B1 - Thin film transistor array panel - Google Patents

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KR101680224B1 KR1020160031523A KR20160031523A KR101680224B1 KR 101680224 B1 KR101680224 B1 KR 101680224B1 KR 1020160031523 A KR1020160031523 A KR 1020160031523A KR 20160031523 A KR20160031523 A KR 20160031523A KR 101680224 B1 KR101680224 B1 KR 101680224B1
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Abstract

박막 트랜지스터 표시판은 행 방향으로 뻗으며 서로 이웃하는 제1 게이트선 및 제2 게이트선, 열 방향으로 뻗는 데이터선, 그리고 상기 제1 게이트선 및 상기 데이터선과 박막 트랜지스터를 통해 연결되어 데이터 전압을 인가 받는 화소 전극을 포함하고, 상기 화소 전극은 상기 제1 게이트선을 열 방향으로 덮고, 상기 제2 게이트선은 덮지 않는다.The thin film transistor display panel includes a first gate line and a second gate line extending in a row direction and adjacent to each other, a data line extending in a column direction, and a data line connected to the first gate line and the data line through the thin- And the pixel electrode covers the first gate line in the column direction and does not cover the second gate line.

Figure R1020160031523
Figure R1020160031523

Description

박막 트랜지스터 표시판{THIN FILM TRANSISTOR ARRAY PANEL}{THIN FILM TRANSISTOR ARRAY PANEL}

본 발명은 박막 트랜지스터 표시판에 관한 것이다.The present invention relates to a thin film transistor display panel.

현재 표시 장치는 평판 표시 장치(flat panel display)가 폭발적으로 시장을 점유하면서 급속한 성장을 하고 있다. 평판 표시 장치는 화면의 크기에 비해 두께가 얇은 표시 장치를 말하며, 널리 사용되는 평판 표시 장치로는 액정 표시 장치(liquid crystal display)와 유기 발광 표시 장치(organic light emitting display) 등이 있다.Currently, display devices are rapidly growing, with flat panel displays explosively occupying the market. A flat panel display device is a thin display device having a thickness smaller than that of a screen. Widely used flat panel display devices include a liquid crystal display and an organic light emitting display.

표시 장치는 행렬 형태로 배열된 화소를 포함하는 표시판을 포함하고, 각 화소는 화소 전극, 공통 전극, 그리고 각 화소 전극에 연결되어 있는 스위칭 소자로서 박막 트랜지스터를 포함한다. 박막 트랜지스터는 게이트 구동부에 의해 생성된 게이트 신호를 전달하는 게이트선 및 데이터 구동부가 생성한 데이터 신호를 전달하는 데이터선에 연결되며, 박막 트랜지스터는 게이트 신호에 따라 데이터 신호를 화소 전극에 전달 또는 차단하는 역할을 한다. 표시 장치의 각 화소는 적색, 녹색 및 청색 등의 기본색을 나타내는데, 각 화소에 대응하는 영역에 색필터 또는 고유한 색의 빛을 내보내는 발광층을 위치시켜 각 화소의 기본색을 나타낼 수 있다.The display device includes a display panel including pixels arranged in a matrix, and each pixel includes a pixel electrode, a common electrode, and a thin film transistor as a switching element connected to each pixel electrode. The thin film transistor is connected to a gate line for transmitting a gate signal generated by the gate driver and a data line for transmitting a data signal generated by the data driver, and the thin film transistor transmits or blocks the data signal to the pixel electrode according to the gate signal It plays a role. Each pixel of the display device displays basic colors such as red, green, and blue. A color filter or a light emitting layer that emits light of a unique color may be disposed in an area corresponding to each pixel to display a basic color of each pixel.

한편, 액정 표시 장치의 경우 화소 전극 및 공통 전극에 전압을 인가하여 액정층에 전계를 생성하는데, 액정층에 한 방향의 전계가 오랫동안 인가됨으로써 발생하는 열화 현상을 방지하기 위하여 프레임 별로, 행 별로, 또는 화소 별로 공통 전압에 대한 데이터 전압의 극성을 반전시킨다.On the other hand, in the case of a liquid crystal display device, a voltage is applied to the pixel electrode and the common electrode to generate an electric field in the liquid crystal layer. In order to prevent deterioration caused by application of an electric field in one direction to the liquid crystal layer for a long time, Or reverses the polarity of the data voltage with respect to the common voltage for each pixel.

표시 장치의 게이트 구동부와 데이터 구동부는 복수의 구동 집적 회로 칩으로 이루어지는 것이 보통인데, 데이터 구동 집적 회로 칩은 게이트 구동 회로 칩에 비하여 가격이 높기 때문에 그 수효를 줄일 필요가 있다. 데이터 구동 회로 칩의 수를 줄일 경우 화소마다 박막 트랜지스터의 구조, 위치 등이 동일하지 않아 반전 구동의 경우 잔세로줄 형태의 얼룩이 시인된다.The gate driving unit and the data driving unit of the display device usually comprise a plurality of driving integrated circuit chips. However, since the data driving integrated circuit chip is higher in price than the gate driving circuit chip, it is necessary to reduce the number thereof. When the number of the data driving circuit chips is reduced, the structure, position, and the like of the thin film transistor are not the same for each pixel, so that in the case of inversion driving,

본 발명이 이루고자 하는 기술적 과제는 화소마다 박막 트랜지스터의 구조, 위치 등이 동일하지 않아 생기는 잔세로줄 형태의 얼룩을 제거하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and it is an object of the present invention to eliminate unevenness in the shape of a vertical line caused by the uneven structure, position,

본 발명이 이루고자 하는 또 다른 기술적 과제는 표시 장치의 개구율을 향상시키는 것이다.Another aspect of the present invention is to improve the aperture ratio of a display device.

본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 행 방향으로 뻗으며 서로 이웃하는 제1 게이트선 및 제2 게이트선, 열 방향으로 뻗는 데이터선, 그리고 상기 제1 게이트선 및 상기 데이터선과 박막 트랜지스터를 통해 연결되어 데이터 전압을 인가 받는 화소 전극을 포함하고, 상기 화소 전극은 상기 제1 게이트선을 열 방향으로 덮고, 상기 제2 게이트선은 덮지 않는다.A thin film transistor panel according to an embodiment of the present invention includes a first gate line and a second gate line extending in a row direction and adjacent to each other, a data line extending in a column direction, and a first gate line, And the pixel electrode covers the first gate line in the column direction and does not cover the second gate line.

본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판은 행 방향으로 뻗으며 서로 이웃하는 제1 게이트선 및 제2 게이트선, 열 방향으로 뻗는 데이터선, 그리고 상기 제1 게이트선 및 상기 데이터선과 박막 트랜지스터를 통해 연결되어 데이터 전압을 인가 받는 화소 전극을 포함하고, 상기 제2 게이트선은 상기 제1 게이트선보다 먼저 게이트 온 전압을 인가 받고 상기 제1 게이트선의 이전 행에 위치하며, 상기 화소 전극은 상기 제2 게이트선을 열 방향으로 덮는다.The thin film transistor panel according to another embodiment of the present invention includes a first gate line and a second gate line extending in a row direction and adjacent to each other, a data line extending in a column direction, and a first gate line, Wherein the second gate line is applied with a gate-on voltage earlier than the first gate line and is located at a previous row of the first gate line, and the pixel electrode is connected to the second Cover the gate line in the column direction.

상기 화소 전극은 상기 제1 게이트선을 열 방향으로 덮을 수 있다. The pixel electrode may cover the first gate line in the column direction.

본 발명의 또 다른 실시예에 따른 박막 트랜지스터 표시판은 행렬 형태로 배열되어 있는 복수의 화소 전극, 행 방향으로 뻗으며 한 화소 전극 행마다 두 개씩 배치되어 있는 복수의 게이트선, 그리고 열 방향으로 뻗으며 두 화소 전극 열마다 하나씩 배치되어 있는 복수의 데이터선을 포함하고, 각 화소 전극 행에 배치된 두 개의 게이트선은 서로 이웃하는 제1 게이트선 및 제2 게이트선을 포함하고, 각 화소 전극 행은 상기 제1 게이트선과 연결된 제1 화소 전극, 그리고 상기 제2 게이트선과 연결된 제2 화소 전극을 포함하고, 상기 제1 화소 전극은 상기 제1 게이트선을 열 방향으로 덮고 상기 제2 게이트선은 덮지 않고, 상기 제2 화소 전극은 상기 제2 게이트선을 열 방향으로 덮고 상기 제1 게이트선은 덮지 않는다. A thin film transistor panel according to another embodiment of the present invention includes a plurality of pixel electrodes arranged in a matrix, a plurality of gate lines extending in a row direction and arranged in two rows for each pixel electrode row, Wherein each of the plurality of pixel electrodes includes a plurality of data lines arranged for each of two pixel electrode columns, wherein two gate lines disposed in each pixel electrode row include first gate lines and second gate lines adjacent to each other, A first pixel electrode connected to the first gate line, and a second pixel electrode connected to the second gate line, wherein the first pixel electrode covers the first gate line in the column direction and does not cover the second gate line , The second pixel electrode covers the second gate line in the column direction and does not cover the first gate line.

한 화소 전극 행의 상기 제1 화소 전극은 이전 화소 전극 행의 상기 제2 게이트선을 열 방향으로 덮을 수 있다. The first pixel electrode of one pixel electrode row may cover the second gate line of the previous pixel electrode row in the column direction.

한 화소 전극 행의 상기 제1 화소 전극이 연결된 상기 제1 게이트선은 이전 화소 전극 행의 상기 제2 게이트선보다 늦게 게이트 온 전압을 인가 받을 수 있다.The first gate line connected to the first pixel electrode in one pixel electrode row may receive a gate-on voltage later than the second gate line in the previous pixel electrode row.

한 화소 전극 행의 상기 제2 화소 전극은 해당 화소 전극 행의 상기 제1 게이트선을 열 방향으로 덮을 수 있다. The second pixel electrode of one pixel electrode row may cover the first gate line of the pixel electrode row in the column direction.

한 화소 전극 행의 상기 제2 화소 전극이 연결된 상기 제2 게이트선은 해당 화소 전극 행의 상기 제1 게이트선보다 늦게 게이트 온 전압을 인가 받을 수 있다.The second gate line connected to the second pixel electrode in one pixel electrode row may receive a gate-on voltage later than the first gate line in the corresponding pixel electrode row.

본 발명의 한 실시예에 따르면 박막 트랜지스터의 모양을 일정하게 함으로써 킥백 전압의 편차를 줄이고 세로줄 얼룩을 줄일 수 있다.According to one embodiment of the present invention, by making the shape of the thin film transistor constant, the deviation of the kickback voltage can be reduced and the vertical line unevenness can be reduced.

또한 본 발명의 다른 실시예에 따르면 화소 전극이 연결된 자기 게이트선을 덮어 모든 화소 전극의 전압이 균일하게 두 번의 킥백 전압에 의한 영향을 받게 하거나 이전 게이트선을 덮어 모든 화소 전극의 전압이 한 번의 킥백 전압에 영향을 받게 함으로써 세로줄 얼룩과 같은 표시 불량을 없앨 수 있다.According to another embodiment of the present invention, the voltage of all the pixel electrodes may be uniformly covered by the magnetic gate line connected to the pixel electrode, or the voltage of all the pixel electrodes may be covered by one kickback voltage By influencing the voltage, display defects such as vertical line unevenness can be eliminated.

도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 포함하는 표시 장치의 블록도이고,
도 2는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 포함하는 표시 장치의 블록도이고,
도 3은 본 발명의 한 실시예에 따른 표시판 조립체의 배치도이고,
도 4는 도 3의 표시판 조립체를 IV-IV 선을 따라 잘라 도시한 단면도이고,
도 5는 도 3의 표시판 조립체의 일부를 도시한 배치도이고,
도 6, 도 7 및 도 8은 각각 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.1 is a block diagram of a display device including a thin film transistor panel according to an embodiment of the present invention,
2 is a block diagram of a display device including a thin film transistor panel according to an embodiment of the present invention,
FIG. 3 is a layout diagram of a display panel assembly according to an embodiment of the present invention,
4 is a cross-sectional view taken along the line IV-IV of FIG. 3,
Fig. 5 is a layout diagram showing a portion of the panel assembly of Fig. 3,
6, 7, and 8 are layout diagrams of a thin film transistor panel according to another embodiment of the present invention.

그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness is enlarged to clearly represent the layers and regions. Like parts are designated with like reference numerals throughout the specification. Whenever a portion of a layer, film, region, plate, or the like is referred to as being "on" another portion, it includes not only the case where it is "directly on" another portion, but also the case where there is another portion in between. Conversely, when a part is "directly over" another part, it means that there is no other part in the middle.

이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 이를 포함하는 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.Now, a thin film transistor display panel and a display device including the same according to an embodiment of the present invention will be described in detail with reference to the drawings.

도 1 및 도 2는 각각 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 포함하는 표시 장치의 블록도이다.1 and 2 are block diagrams of a display device including a thin film transistor panel according to an embodiment of the present invention.

도 1 및 도 2를 참고하면, 본 발명의 한 실시예에 따른 표시 장치는 표시판 조립체(display panel assembly)(300) 및 이에 연결된 게이트 구동부(400)와 데이터 구동부(500)를 포함한다.1 and 2, a display device according to an exemplary embodiment of the present invention includes a display panel assembly 300 and a gate driver 400 and a data driver 500 connected thereto.

표시판 조립체(300)는 복수의 표시 신호선(G1-G(2n), D1-Dm)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(PX, R, G, B)를 포함한다.The display panel assembly 300 includes a plurality of display signal lines G1-G (2n), D1-Dm and a plurality of pixels PX, R, G, B connected thereto and arranged in a substantially matrix form.

색 표시를 구현하기 위해서 각 화소(PX, R, G, B)는 기본색(primary color) 중 하나를 표시하며 이들 기본색의 공간적, 시간적 합으로 원하는 색상이 인식되도록 한다. 기본색의 예로는 적색, 녹색, 청색 등 삼원색을 들 수 있다.In order to implement the color display, each pixel PX, R, G, and B displays one of the primary colors, and the desired color is recognized by the spatial and temporal sum of these basic colors. Examples of basic colors include red, green, and blue.

표시 신호선(G1-G(2n), D1-Dm)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G1-G(2n))과 데이터 신호를 전달하는 데이터선(D1-Dm)을 포함한다. 게이트선(G1-G(2n))은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고, 데이터선(D1-Dm)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다. 표시 신호선(G1-G(2n), D1-Dm)은 표시판 조립체(300)가 포함하는 박막 트랜지스터 표시판 위에 형성될 수 있다.The display signal lines G1-G (2n) and D1-Dm are connected to a plurality of gate lines G1-G (2n) for transferring gate signals (also referred to as " -Dm). The gate lines G1-G (2n) extend substantially in the row direction and are substantially parallel to each other, and the data lines D1-Dm extend substantially in the column direction and are substantially parallel to each other. The display signal lines G1-G (2n) and D1-Dm may be formed on the thin film transistor display panel included in the display panel assembly 300. [

각 화소(PX, R, G, B)는 게이트선(G1-G(2n)) 및 데이터선(D1-Dm)에 연결된 박막 트랜지스터 등의 스위칭 소자(도시하지 않음)를 통해 데이터 신호를 인가 받는 화소 전극(도시하지 않음)과 화소 전극과 마주하며 공통 전압(Vcom)을 인가 받는 공통 전극(도시하지 않음)을 포함한다.Each of the pixels PX, R, G and B receives a data signal through a switching element (not shown) such as a thin film transistor connected to the gate lines G1 to G2n and the data lines D1 to Dm And a common electrode (not shown) facing the pixel electrode and receiving the common voltage Vcom.

각 화소 행의 위 아래에는 한 쌍의 게이트선(G1 및 G2, G3 및 G4, …)이 위치하여 한 화소 행의 화소(PX, R, G, B)는 위 아래에 이웃하는 한 쌍의 게이트선(G1 및 G2, G3 및 G4, …) 중 어느 하나에 연결된다.A pair of gate lines G 1 and G 2 , G 3 and G 4, ... Are located above and below each pixel row so that pixels PX, R, G, And is connected to any one of the pair of gate lines G1 and G2, G3 and G4, ....

또한 두 화소 열마다 하나의 데이터선(D1-Dm)이 배치되어 있다. 즉, 한 쌍의 화소 열 사이에 하나의 데이터선이 배치되어, 홀수 번째 화소 열의 화소(PX, R, G, B)는 오른쪽에 바로 이웃하는 데이터선(D1-Dm)에 스위칭 소자를 통해 연결되고, 짝수 번째 화소 열의 화소(PX, R, G, B)는 왼쪽에 바로 이웃하는 데이터선(D1-Dm)에 스위칭 소자를 통해 연결된다.In addition, one data line D1-Dm is arranged for each two pixel columns. That is, one data line is arranged between a pair of pixel columns, and the pixels PX, R, G, and B of the odd-numbered pixel columns are connected to the data lines D1- And the pixels PX, R, G and B in the even-numbered pixel columns are connected to the data lines D1-Dm immediately adjacent to the left through the switching elements.

게이트 구동부(400)는 표시판 조립체(300)의 게이트선(G1-G(2n))과 연결되어 있으며 스위칭 소자를 턴 온시킬 수 있는 게이트 온 전압(Von)과 턴 오프시킬 수 있는 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1-G(2n))에 인가한다.The gate driver 400 is connected to the gate lines G1-G (2n) of the panel assembly 300 and includes a gate-on voltage Von for turning on the switching element and a gate-off voltage Voff) is applied to the gate lines G1-G (2n).

데이터 구동부(500)는 표시판 조립체(300)의 데이터선(D1-Dm)과 연결되어 있으며, 데이터선(D1-Dm)에 데이터 전압을 인가한다.The data driver 500 is connected to the data lines D1-Dm of the display panel assembly 300 and applies a data voltage to the data lines D1-Dm.

한편 도 2를 참고하면, 적색을 나타내는 적색 화소(R)의 열, 녹색을 나타내는 녹색 화소(G)의 열, 그리고 청색을 나타내는 청색 화소(B)의 열이 행 방향으로 교대로 배열되어 있다.On the other hand, referring to FIG. 2, rows of red pixels R representing red, columns of green pixels G representing green, and rows of blue pixels B representing blue are alternately arranged in the row direction.

적색 화소(R)는 모두 위쪽에 위치하는 게이트선(G1, G3, …, G(2n-1))에 연결되고, 행 방향으로 이웃하는 적색 화소(R)만을 보면 서로 다른 쪽에 위치하는 데이터선(D1-Dm)에 연결되어 있다. 예를 들어 첫 번째 데이터선(D1)에 연결된 적색 화소(R)는 오른쪽에 위치하는 데이터선(D1)에 연결되어 있지만, 두 번째 데이터선(D2)에 연결된 적색 화소(R)는 왼쪽에 위치하는 데이터선(D2)에 연결되어 있다.The red pixel R is connected to the gate lines G1, G3, ..., G (2n-1) located at the upper side and the red pixels R adjacent to the red pixels R are connected to the data lines (D1-Dm). For example, the red pixel R connected to the first data line D1 is connected to the data line D1 located on the right, while the red pixel R connected to the second data line D2 is connected to the data line D1 located on the left To the data line D2.

반면, 녹색 화소(G)는 모두 아래쪽에 위치하는 게이트선(G2, G4, …, G(2n))에 연결되고, 행 방향으로 이웃하는 녹색 화소(G)만을 보면 서로 다른 쪽에 위치하는 데이터선(D1-Dm)에 연결되어 있다.On the other hand, the green pixels G are all connected to the gate lines G2, G4, ..., G (2n) located at the lower side. When only the green pixels G neighboring in the row direction are viewed, (D1-Dm).

청색 화소(B)의 경우, 각 화소 행의 청색 화소(B)는 위 아래에 위치하는 게이트선(G1-G(2n))에 번갈아 연결되며, 행 방향으로 이웃하는 청색 화소(B)만을 보면 서로 다른 쪽에 위치하는 데이터선(D1-Dm)에 연결되어 있다.In the case of the blue pixel B, the blue pixel B in each pixel row is alternately connected to the gate lines G1-G (2n) located at the upper and lower sides, and only the blue pixel B neighboring in the row direction is viewed And are connected to the data lines D1-Dm located on the other side.

동일한 화소 열에 위치하는 화소(PX, R, G, B)의 게이트선(G1-G(2n)) 및 데이터선(D1-Dm)과의 연결 관계는 동일할 수 있다.The connection relationship with the gate lines G1-G (2n) and the data lines D1-Dm of the pixels PX, R, G and B located in the same pixel column can be the same.

도 2에 도시한 화소(R, G, B) 및 표시 신호선(G1-G(2n), D1-Dm)의 연결 관계는 단지 하나의 예이고, 그 연결 관계 및 배치는 바뀔 수 있다.The connection relationship between the pixels R, G and B and the display signal lines G1-G (2n) and D1-Dm shown in Fig. 2 is just one example, and the connection relation and arrangement thereof can be changed.

그러면, 본 발명의 한 실시예에 따른 표시판 조립체에 대하여 도 3 내지 도 5를 참고하여 상세하게 설명한다.A panel assembly according to an embodiment of the present invention will now be described in detail with reference to FIGS. 3 to 5. FIG.

도 3은 본 발명의 한 실시예에 따른 표시판 조립체의 배치도이고, 도 4는 도 3의 표시판 조립체를 IV-IV 선을 따라 잘라 도시한 단면도이고, 도 5는 도 3의 표시판 조립체의 일부를 도시한 배치도이다.3 is a cross-sectional view taken along line IV-IV of FIG. 3, FIG. 5 is a cross-sectional view of a portion of the panel assembly of FIG. 3, It is a layout diagram.

본 실시예에 따른 표시 장치의 표시판 조립체는 액정 표시판 조립체로서 서로 마주하는 박막 트랜지스터 표시판(100)과 공통 전극 표시판(200) 및 이들 두 표시판(100, 200) 사이에 들어 있는 액정층(3)을 포함한다.The display panel assembly of the display apparatus according to the present embodiment includes a thin film transistor display panel 100, a common electrode display panel 200, and a liquid crystal layer 3 interposed between the two display panels 100 and 200 as opposing liquid crystal display panel assemblies .

먼저 공통 전극 표시판(200)에 대하여 설명하면, 절연 기판(210) 위에 차광 부재(light blocking member)(220) 및 복수의 색필터(230)가 형성되어 있다. 각 색필터(230)는 적색, 녹색 및 청색의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있다. 색필터(230) 및 차광 부재(220) 중 적어도 하나는 박막 트랜지스터 표시판(100)에 형성될 수도 있다.First, a light blocking member 220 and a plurality of color filters 230 are formed on an insulating substrate 210. Referring to FIG. Each color filter 230 may display one of the primary colors, such as the three primary colors of red, green, and blue. At least one of the color filter 230 and the light shielding member 220 may be formed on the thin film transistor display panel 100.

색필터(230) 및 차광 부재(220) 위에는 덮개막(overcoat)(250)이 형성되어 있고, 덮개막(250) 위에는 공통 전압(Vcom)을 인가 받는 공통 전극(270)이 형성되어 있다.An overcoat 250 is formed on the color filter 230 and the light blocking member 220 and a common electrode 270 is formed on the covering film 250 to receive the common voltage Vcom.

다음, 박막 트랜지스터 표시판(100)에 대하여 설명하면, 절연 기판(110) 위에 복수의 제1 게이트선(gate line)(121a) 및 제2 게이트선(121b)을 포함하는 복수의 게이트 도전체가 형성되어 있다.Next, the thin film transistor display panel 100 will be described. A plurality of gate conductors including a plurality of first gate lines 121a and second gate lines 121b are formed on an insulating substrate 110 have.

제1 게이트선(121a) 및 제2 게이트선(121b)은 게이트 신호를 전달하고 주로 가로 방향으로 뻗고 열 방향으로 교대로 배치되어 있다. 제1 게이트선(121a) 및 그 아래쪽에 위치하는 제2 게이트선(121b)은 한 쌍을 이루며, 제1 게이트선(121a)은 아래쪽에 위치하는 제2 게이트선(121b)보다 위쪽에 위치하는 다른 쌍의 제2 게이트선(121b)에 더 가깝다.The first gate line 121a and the second gate line 121b transmit gate signals, extend mainly in the horizontal direction, and are arranged alternately in the column direction. The first gate line 121a and the second gate line 121b located below the first gate line 121a form a pair and the first gate line 121a is located above the second gate line 121b located below And is closer to the other pair of second gate lines 121b.

제1 게이트선(121a)은 아래로 돌출한 복수의 제1 게이트 전극(gate electrode)(124a)과 복수의 보조 게이트 전극(125)을 포함한다. 보조 게이트 전극(125)은 제1 게이트 전극(124a) 왼쪽에 인접하나 오른쪽에 위치할 수도 있다.The first gate line 121a includes a plurality of first gate electrodes 124a protruding downward and a plurality of assist gate electrodes 125. [ The auxiliary gate electrode 125 may be located on the left side of the first gate electrode 124a or on the right side.

제2 게이트선(121b)은 위로 돌출한 복수의 제2 게이트 전극(124b)과 복수의 보조 게이트 전극(125)을 포함한다. 보조 게이트 전극(125)은 제2 게이트 전극(124b) 왼쪽에 인접하나 오른쪽에 위치할 수도 있다.The second gate line 121b includes a plurality of second gate electrodes 124b protruding upward and a plurality of assist gate electrodes 125. [ The auxiliary gate electrode 125 may be adjacent to the left of the second gate electrode 124b, but may be located on the right.

게이트 도전체(121a, 121b) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있고, 게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(polysilicon) 등으로 만들어진 복수의 선형 반도체(151)가 형성되어 있다.A gate insulating layer 140 made of silicon nitride (SiNx) or silicon oxide (SiOx) is formed on the gate conductors 121a and 121b. On the gate insulating layer 140, a hydrogenated amorphous silicon A plurality of linear semiconductors 151 made of polycrystalline silicon or the like (which is abbreviated as a-Si for amorphous silicon) are formed.

선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며, 주로 세로 방향으로 뻗은 부분으로부터 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)을 향하여 오른쪽으로 뻗은 복수의 제1 반도체 연결부(152a)와 제1 반도체 연결부(152a) 끝에 연결되어 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)과 적어도 일부 중첩하는 복수의 제1 반도체(154a)를 포함한다. 또한 선형 반도체(151)는 주로 세로 방향으로 뻗은 부분으로부터 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)를 향하여 왼쪽으로 뻗은 복수의 복수의 제2 반도체 연결부(도시하지 않음)와 제2 반도체 연결부 끝에 연결되어 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)과 적어도 일부 중첩하는 복수의 제2 반도체(154b)를 포함한다. 제1 반도체 연결부(152a)는 제2 반도체 연결부(152b)보다 길이가 길며, 제1 게이트선(121a) 및 그 위에서 바로 인접하는 제2 게이트선(121b) 사이를 따라 뻗으며 제1 및 제2 게이트선(121a, 121b)과 실질적으로 나란하게 뻗어 있다.The linear semiconductor 151 mainly extends in the longitudinal direction and includes a plurality of first semiconductor connection portions 152a extending to the right from the portion extending mainly in the longitudinal direction toward the first gate electrode 124a or the second gate electrode 124b, And a plurality of first semiconductors 154a connected to an end of the first semiconductor connection part 152a and overlapping at least a part with the first gate electrode 124a or the second gate electrode 124b. The linear semiconductor 151 also has a plurality of second semiconductor connecting portions (not shown) extending to the left from the portion extending mainly in the longitudinal direction toward the first gate electrode 124a or the second gate electrode 124b and a plurality of second semiconductor connecting portions And a plurality of second semiconductors 154b connected to the ends of the semiconductor connection part and overlapping the first gate electrode 124a or the second gate electrode 124b at least partially. The first semiconductor connection part 152a is longer than the second semiconductor connection part 152b and extends along the first gate line 121a and the second gate line 121b immediately adjacent to the first gate line 121a, And extend substantially in parallel with the gate lines 121a and 121b.

선형 반도체(151) 위에는 복수의 저항성 접촉 부재(ohmic contact)(163, 165)가 형성되어 있다. 저항성 접촉 부재(163)와 저항성 접촉 부재(165)는 제1 및 제2 게이트 전극(124a, 124b)을 중심으로 서로 마주하며 쌍을 이루어 제1 및 제2 반도체(154a, 154b) 위에 배치되어 있다.On the linear semiconductor 151, a plurality of ohmic contacts 163 and 165 are formed. The resistive contact member 163 and the resistive contact member 165 are arranged on the first and second semiconductors 154a and 154b so as to face each other with respect to the first and second gate electrodes 124a and 124b .

저항성 접촉 부재(163, 165) 및 게이트 절연막(140) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)을 포함하는 데이터 도전체가 형성되어 있다.A data conductor including a plurality of data lines 171 and a plurality of drain electrodes 175 is formed on the resistive contact members 163 and 165 and the gate insulating film 140. [

데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 제1 및 제2 게이트선(121a, 121b)과 교차한다. 각 데이터선(171)은 주로 세로 방향으로 뻗은 부분으로부터 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)을 향하여 오른쪽으로 뻗으며 제1 게이트 전극(124a) 및 제2 게이트 전극(124b)과는 중첩하지 않는 복수의 제1 소스 연결부(172a), 제1 소스 연결부(172a) 끝에 연결되어 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)과 적어도 일부 중첩하는 복수의 제1 소스 전극(source electrode)(173a), 그리고 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)을 향하여 왼쪽으로 뻗은 복수의 제2 소스 연결부(172b), 제2 소스 연결부(172b)의 끝에 연결되어 있는 복수의 제2 소스 전극(173b)을 포함한다.The data line 171 carries a data signal and mainly extends in the longitudinal direction to cross the first and second gate lines 121a and 121b. Each of the data lines 171 extends to the right from the longitudinally extending portion toward the first gate electrode 124a or the second gate electrode 124b and is connected to the first gate electrode 124a and the second gate electrode 124b, A plurality of first source connections 172a connected to the ends of the first source connections 172a to overlap at least a part of the first gate electrodes 124a or the second gate electrodes 124b, A source electrode 173a and a plurality of second source connections 172b extending to the left toward the first gate electrode 124a or the second gate electrode 124b and a second source connection 172b connected to the end of the second source connection 172b And a plurality of second source electrodes 173b.

즉, 제1 소스 연결부(172a)는 각 데이터선(171)을 기준으로 오른쪽으로 뻗으며 이와 연결된 제1 소스 전극(173a)은 제1 게이트선(121a)의 제1 게이트 전극(124a)과 중첩할 수도 있고(도 3에서 왼쪽의 적색 화소(R) 및 오른쪽의 청색 화소(B)의 경우) 제2 게이트선(124b)의 제2 게이트 전극(124b)과 중첩할 수도 있다(도 3에서 오른쪽의 녹색 화소(G)의 경우). 반면 제2 소스 연결부(172b)는 각 데이터선(171)을 기준으로 왼쪽으로 짧게 뻗으며 이와 연결된 제2 소스 전극(173b)도 제1 게이트선(121a)의 제1 게이트 전극(124a)과 중첩할 수도 있고(도 3에서 오른쪽의 적색 화소(R)의 경우) 제2 게이트선(124b)의 제2 게이트 전극(124b)과 중첩할 수도 있다(도 3에서 왼쪽의 청색 화소(B) 및 왼쪽의 녹색 화소(G)의 경우).That is, the first source connection portion 172a extends to the right with respect to each data line 171, and the first source electrode 173a connected to the first source connection portion 172a overlaps the first gate electrode 124a of the first gate line 121a (In the case of the red pixel R on the left side and the blue pixel B on the right side in Fig. 3) may overlap the second gate electrode 124b of the second gate line 124b In the case of the green pixel G of FIG. On the other hand, the second source connection portion 172b extends to the left with respect to each data line 171 and the second source electrode 173b connected to the second source connection portion 172b overlaps the first gate electrode 124a of the first gate line 121a (In the case of the red pixel R on the right side in Fig. 3) or the second gate electrode 124b on the second gate line 124b (in Fig. 3, the blue pixel B on the left side and the In the case of the green pixel G of FIG.

제1 소스 연결부(172a)는 제2 소스 연결부(172b)보다 길이가 길며 제1 게이트선(121a) 및 그 위에서 바로 인접하는 제2 게이트선(121b) 사이를 따라 뻗고 제1 및 제2 게이트선(121a, 121b)과 실질적으로 나란하게 뻗어 있다.The first source connection portion 172a is longer than the second source connection portion 172b and extends between the first gate line 121a and the second gate line 121b immediately adjacent to the first gate line 121a, (121a, 121b).

제1 소스 연결부(172a) 및 반도체 연결부(152), 그리고 그 사이의 저항성 접촉 부재(도시하지 않음)는 도 3에 도시한 바와 같이 바로 인접하는 제1 게이트선(121a) 및 그 위의 제2 게이트선(121b) 사이를 따라 뻗으며, 제1 및 제2 게이트선(121a, 121b)과 중첩하지 않을 수 있다.The first source connection portion 172a and the semiconductor connection portion 152 and the resistive contact member (not shown) therebetween are connected to the immediately adjacent first gate line 121a and the second And may extend between the gate lines 121b and may not overlap with the first and second gate lines 121a and 121b.

드레인 전극(175)은 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)을 중심으로 제1 소스 전극(173a) 또는 제2 소스 전극(173b)과 마주하며 구부러진 제1 소스 전극(173a) 또는 제2 소스 전극(173b)에 의해 일부 둘러싸여 있는 막대형 끝 부분, 보조 게이트 전극(125)과 적어도 일부 중첩하는 다른 쪽 막대형 끝 부분, 그리고 두 막대형 끝 부분 사이에서 위 또는 아래로 돌출한 확장부를 포함한다. 보조 게이트 전극(125)과 중첩하는 다른 쪽 막대형 끝 부분 및 보조 게이트 전극(125)은 제1 및 제2 게이트 전극(124a, 124b)을 포함한 제1 및 제2 게이트선(121a, 121b)과 드레인 전극(175) 사이의 기생 용량이 일정하도록 하기 위한 것으로서 본 발명의 실시예에서는 개구율을 향상하기 위해 생략될 수 있다.The drain electrode 175 may have a first source electrode 173a bent to face the first source electrode 173a or the second source electrode 173b around the first gate electrode 124a or the second gate electrode 124b, Or the second bar-shaped end partially overlapping by the second source electrode 173b, the other bar-like end overlapping at least partly with the assist gate electrode 125, and the other end projecting upward or downward between the two bar- And an extension portion. The other end of the rod and the auxiliary gate electrode 125 overlapping the auxiliary gate electrode 125 are connected to the first and second gate lines 121a and 121b including the first and second gate electrodes 124a and 124b, Drain electrodes 175 are constant. In the embodiment of the present invention, the parasitic capacitance between the drain electrodes 175 may be omitted in order to improve the aperture ratio.

제1 게이트 전극(124a) 또는 제2 게이트 전극(124b), 제1 소스 전극(173a) 및 드레인 전극(175)은 제1 반도체(154a)와 함께 제1 박막 트랜지스터(thin film transistor, TFT)(Qa)를 이루며, 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b), 제2 소스 전극(173b) 및 드레인 전극(175)은 제2 반도체(154b)와 함께 제2 박막 트랜지스터(Qb)를 이룬다. 제1 박막 트랜지스터(Qa)는 데이터선(171)을 기준으로 오른쪽에 위치하고, 제2 박막 트랜지스터(Qb)는 데이터선(171)을 기준으로 왼쪽에 위치한다. 제1 및 제2 박막 트랜지스터(Qa/Qb)의 채널(channel)은 제1 및 제2 소스 전극(173a, 173b)과 드레인 전극(175) 사이의 제1 및 제2 반도체(154a, 154b)에 형성된다.The first gate electrode 124a or the second gate electrode 124b, the first source electrode 173a and the drain electrode 175 may be formed as a first thin film transistor (TFT) together with the first semiconductor 154a The first gate electrode 124a or the second gate electrode 124b, the second source electrode 173b and the drain electrode 175 form the second thin film transistor Qb together with the second semiconductor 154b. Respectively. The first thin film transistor Qa is positioned on the right side with respect to the data line 171 and the second thin film transistor Qb is positioned on the left side with respect to the data line 171. The channel of the first and second thin film transistors Qa and Qb is connected to the first and second semiconductors 154a and 154b between the first and second source electrodes 173a and 173b and the drain electrode 175, .

본 발명의 실시예에서 인접하는 데이터선(171)을 기준으로 오른쪽에 위치하는 제1 박막 트랜지스터(Qa)는 제1 소스 연결부(172a)를 통해 제1 소스 전극(173a)이 마주하는 드레인 전극(175)의 오른쪽에 위치할 수 있게 되어 제2 박막 트랜지스터(Qb)의 제2 소스 전극(173b)의 드레인 전극(175)에 대한 위치 관계와 동일한 위치 관계를 가질 수 있다. 즉, 제1 박막 트랜지스터(Qa)의 드레인 전극(175)에 대한 제1 소스 전극(173a)의 위치 관계와 제2 박막 트랜지스터(Qb)의 드레인 전극(175)에 대한 제2 소스 전극(173b)의 위치 관계는 동일하여 제1 및 제2 박막 트랜지스터(Qa, Qb)의 모양이 실질적으로 동일하다.In the embodiment of the present invention, the first thin film transistor Qa located on the right side with respect to the adjacent data line 171 is connected to the drain electrode facing the first source electrode 173a through the first source connection portion 172a 175 and may have the same positional relationship as the positional relationship of the second source electrode 173b of the second thin film transistor Qb with respect to the drain electrode 175. [ That is, the positional relationship of the first source electrode 173a with respect to the drain electrode 175 of the first thin film transistor Qa and the positional relationship of the second source electrode 173b with respect to the drain electrode 175 of the second thin film transistor Qb, The shapes of the first and second thin film transistors Qa and Qb are substantially the same.

본 발명의 실시예에 따른 게이트 도전체(121a, 121b) 및 데이터 도전체(171, 175)는 기판(110) 위에 해당 도전 물질을 적층하고 사진 식각 과정을 통해 형성할 수 있다. 선형 반도체(151) 및 저항성 접촉 부재(163, 165)는 데이터 도전체(171, 175)와 동일한 광 마스크를 이용한 노광 과정을 통해 데이터 도전체(171, 175)와 동일한 단계에서 형성될 수 있다.The gate conductors 121a and 121b and the data conductors 171 and 175 may be formed on the substrate 110 by laminating the conductive material and performing a photolithography process. The linear semiconductor 151 and the resistive contact members 163 and 165 may be formed at the same step as the data conductors 171 and 175 through an exposure process using the same photomask as the data conductors 171 and 175.

그런데, 게이트 도전체(121a, 121b)와 데이터 도전체(171, 175)는 서로 다른 과정에서 형성되므로 감광막을 노광하기 위한 광 마스크가 정확한 위치에 정렬되지 않아 게이트 도전체(121a, 121b) 및 데이터 도전체(171, 175) 사이에 정렬 오차가 생길 수 있다. 특히, 도 5에 도시한 바와 같이 게이트 도전체(121a, 121b)와 데이터 도전체(171, 175) 사이에 화살표 방향 성분에 정렬 오차가 생겨 데이터 도전체(171, 175)가 게이트 도전체(121a, 121b)를 기준으로 한 목표 위치에서 왼쪽 또는 오른쪽으로 이동할 경우 드레인 전극(175)과 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b) 사이의 중첩 면적에 변화가 생긴다.Since the gate conductors 121a and 121b and the data conductors 171 and 175 are formed in different processes, the photomask for exposing the photoresist film is not aligned at the correct position, and the gate conductors 121a and 121b and data Alignment errors may occur between the conductors 171 and 175. In particular, as shown in FIG. 5, there is a misalignment in the direction of the arrow components between the gate conductors 121a and 121b and the data conductors 171 and 175, causing the data conductors 171 and 175 to contact the gate conductors 121a 121b move left or right from the target position, the overlapping area between the drain electrode 175 and the first gate electrode 124a or the second gate electrode 124b is changed.

그러나 본 발명의 실시예에서는 모든 화소(R, G, B)에서 드레인 전극(175)이 제1 소스 전극(173a) 및 제2 소스 전극(173b)의 왼쪽에 동일하게 위치하므로 데이터 도전체(171, 175)가 게이트 도전체(121a, 121b)를 기준으로 왼쪽으로 이동할 경우 드레인 전극(175)과 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)의 중첩 면적은 균일하게 줄어들고, 데이터 도전체(171, 175)가 게이트 도전체(121a, 121b)를 기준으로 오른쪽으로 이동할 경우 드레인 전극(175)과 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)의 중첩 면적은 균일하게 늘어난다. 따라서 드레인 전극(175)과 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b) 사이의 기생 축전기(Cgd)의 용량은 모든 화소(R, G, B)에서 균일하게 변화한다.However, in the embodiment of the present invention, since the drain electrode 175 is equally positioned to the left of the first source electrode 173a and the second source electrode 173b in all of the pixels R, G and B, the data conductor 171 And 175 are shifted to the left with respect to the gate conductors 121a and 121b, the overlapping area of the drain electrode 175 and the first gate electrode 124a or the second gate electrode 124b is uniformly reduced, When the sieves 171 and 175 move to the right with respect to the gate conductors 121a and 121b, the overlapping area of the drain electrode 175 and the first gate electrode 124a or the second gate electrode 124b is uniformly increased . Therefore, the capacitance of the parasitic capacitor Cgd between the drain electrode 175 and the first gate electrode 124a or the second gate electrode 124b is uniformly changed in all the pixels R, G and B.

도 3 내지 도 5에 도시한 실시예에서는 인접하는 데이터선(171)을 기준으로 오른쪽에 위치하는 제1 박막 트랜지스터(Qa)의 제1 소스 전극(173a)이 제2 소스 연결부(172b)보다 길이가 긴 제1 소스 연결부(172a)를 통해 데이터선(171)과 연결되고 제1 및 제2 박막 트랜지스터(Qa, Qb)의 제1 및 제2 소스 전극(173a, 173b)이 모두 드레인 전극(175)의 오른쪽에 위치하지만, 이와 반대로 데이터선(171)을 기준으로 왼쪽에 위치하는 제2 박막 트랜지스터(Qb)의 제2 소스 전극(173b)이 길이가 더 긴 제2 소스 연결부(172b)를 통해 데이터선(171)과 연결되고, 제1 및 제2 박막 트랜지스터(Qa, Qb)의 제1 및 제2 소스 전극(173a, 173b)이 모두 드레인 전극(175)의 왼쪽에 위치할 수도 있다. 이러한 경우에도 드레인 전극(175)과 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b) 사이의 기생 축전기(Cgd)의 용량은 모든 화소(R, G, B)에서 균일하게 변화할 수 있다.3 to 5, the first source electrode 173a of the first thin film transistor Qa positioned on the right side with respect to the adjacent data line 171 is longer than the second source connection portion 172b The first and second source electrodes 173a and 173b of the first and second thin film transistors Qa and Qb are connected to the data line 171 through the first long source connection portion 172a having a long drain electrode 175 The second source electrode 173b of the second thin film transistor Qb located on the left side with respect to the data line 171 is connected to the second source connection portion 172b having a longer length The first and second source electrodes 173a and 173b of the first and second thin film transistors Qa and Qb may be located on the left side of the drain electrode 175. [ In this case also, the capacitance of the parasitic capacitor Cgd between the drain electrode 175 and the first gate electrode 124a or the second gate electrode 124b can be uniformly changed in all the pixels R, G, and B .

저항성 접촉 부재(163, 165)는 그 아래의 반도체(151)와 그 위의 데이터 도전체(171, 175) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다. 반도체(151)에는 제1 및 제2 소스 전극(173a, 173b)과 드레인 전극(175) 사이를 비롯하여 데이터 도전체(171, 175)로 가리지 않고 노출된 부분이 있다.Resistive contact members 163 and 165 are present only between the underlying semiconductor 151 and the data conductors 171 and 175 thereon and reduce contact resistance therebetween. The semiconductor 151 has portions exposed between the first and second source electrodes 173a and 173b and the drain electrode 175 as well as the data conductors 171 and 175.

데이터 도전체(171, 175) 및 노출된 반도체(151) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)에는 드레인 전극(175)의 확장부를 각각 드러내는 복수의 접촉 구멍(contact hole)(185)이 형성되어 있다.A passivation layer 180 is formed on the portions of the data conductors 171 and 175 and the exposed semiconductor 151. A plurality of contact holes 185 are formed in the protection film 180 to expose the extended portions of the drain electrodes 175, respectively.

보호막(180) 위에는 복수의 화소 전극(pixel electrode)(191)이 형성되어 있다. 화소 전극(191)은 ITO 또는 IZO 등의 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.A plurality of pixel electrodes 191 are formed on the passivation layer 180. The pixel electrode 191 may be made of a transparent conductive material such as ITO or IZO or a reflective metal such as aluminum, silver, chromium, or an alloy thereof.

화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전극 표시판(200)의 공통 전극(270)과 함께 전기장을 생성함으로써 두 전극(191, 270) 사이의 액정층(3)의 액정 분자의 방향을 결정한다. 이와 같이 결정된 액정 분자의 방향에 따라 액정층(3)을 통과하는 빛의 편광이 달라진다. 화소 전극(191)과 공통 전극(270)은 그 사이의 액정층(3) 부분과 함께 액정 축전기를 이루어 제1 및 제2 박막 트랜지스터(Qa, Qb)가 턴 오프된 후에도 인가된 전압을 유지한다.The pixel electrode 191 is physically and electrically connected to the drain electrode 175 through the contact hole 185 and receives the data voltage from the drain electrode 175. The pixel electrode 191 to which the data voltage is applied determines the direction of the liquid crystal molecules of the liquid crystal layer 3 between the two electrodes 191 and 270 by generating an electric field together with the common electrode 270 of the common electrode panel 200 do. Polarization of light passing through the liquid crystal layer 3 varies depending on the orientation of the liquid crystal molecules thus determined. The pixel electrode 191 and the common electrode 270 together with the portion of the liquid crystal layer 3 therebetween form a liquid crystal capacitor and maintain the applied voltage even after the first and second thin film transistors Qa and Qb are turned off .

앞에서 설명한 바와 같이 모든 화소(R, G, B)에서 드레인 전극(175)과 제1 및 제2 게이트 전극(124a, 124b)의 중첩 면적이 정렬 오차에 의해 균일하게 변하므로 제1 게이트선(121a) 또는 제2 게이트선(121b)에 게이트 오프 전압(Voff)이 인가될 때 화소 전극(191)에 인가된 데이터 전압을 끌어내리는 킥백 전압 역시 균일하게 되어 세로줄 형태의 얼룩 등의 표시 불량을 줄일 수 있다.As described above, the overlapping area of the drain electrode 175 and the first and second gate electrodes 124a and 124b in all the pixels R, G, and B uniformly changes due to the alignment error, ) Or the data voltage applied to the pixel electrode 191 when the gate-off voltage Voff is applied to the second gate line 121b is also uniform, so that display defects such as vertical stripes can be reduced have.

이와 같이 두 화소 전극 열마다 하나의 데이터선(171)이 배치되어 데이터선(171)의 왼쪽 및 오른쪽에 데이터선(171)과 연결된 제1 및 제2 박막 트랜지스터(Qa, Qb)가 위치하는 경우 제1 소스 연결부(172a) 등의 수단을 통해 제1 박막 트랜지스터(Qa) 및 제2 박막 트랜지스터(Qb)의 소스 전극(173a, 173b) 및 드레인 전극(175)의 위치 관계를 일정하게 함으로써 킥백 전압의 편차를 줄이고 세로줄 얼룩을 줄일 수 있다. 제1 박막 트랜지스터(Qa) 및 제2 박막 트랜지스터(Qb)의 소스 전극(173a, 173b) 및 드레인 전극(175)의 위치 관계를 동일하게 하는 방법은 본 발명의 실시예에 한정되지 않는다.When one data line 171 is arranged for each of two pixel electrode lines and the first and second thin film transistors Qa and Qb connected to the data line 171 are located on the left and right sides of the data line 171 The positional relationship between the source electrodes 173a and 173b and the drain electrode 175 of the first thin film transistor Qa and the second thin film transistor Qb is made constant through means such as the first source connection portion 172a, And the vertical line stain can be reduced. The method of making the positional relationship between the source electrodes 173a and 173b and the drain electrode 175 of the first thin film transistor Qa and the second thin film transistor Qb the same is not limited to the embodiment of the present invention.

도 3 내지 도 5에 도시한 실시예에서 적색 화소(R), 녹색 화소(G) 및 청색 화소(B)에서 박막 트랜지스터(Qa, Qb)의 상하 위치, 즉 연결된 게이트선(121a, 121b)의 위치는 앞에서 설명한 도 2에서와 동일하지만, 박막 트랜지스터(Qa, Qb)가 연결된 제1 게이트선(121a) 및 제2 게이트선(121b)은 도 3 내지 도 5 및 도 2에서와 다르게 바뀔 수 있다. 예를 들어, 화소(R, G, B)의 종류에 관계없이 데이터선(171)의 좌우에 연결된 제1 및 제2 박막 트랜지스터(Qa, Qb)의 상하 위치가 데이터선(171)마다 일정할 수도 있다.The upper and lower positions of the thin film transistors Qa and Qb in the red pixel R, the green pixel G and the blue pixel B in the embodiment shown in Figs. 3 to 5, that is, the positions of the gate lines 121a and 121b 2, the first gate line 121a and the second gate line 121b to which the thin film transistors Qa and Qb are connected may be changed from those of FIGS. 3 to 5 and FIG. 2 . For example, the vertical positions of the first and second thin film transistors Qa and Qb connected to the left and right of the data line 171 are constant for each data line 171 regardless of the types of the pixels R, G, It is possible.

다음 도 6 및 도 7을 참고하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판에 대해 설명한다. 앞에서 설명한 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 동일한 설명은 생략한다.Next, a thin film transistor panel according to another embodiment of the present invention will be described with reference to FIGS. 6 and 7. FIG. The same reference numerals are given to the same constituent elements as those of the above-described embodiment, and the same explanations are omitted.

도 6 및 도 7은 각각 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이다. 도 6 및 도 7에 도시한 실시예는 각 구성 요소의 일부 형태를 제외하고는 거의 동일한 구조 및 연결 관계를 가진다.6 and 7 are a layout diagram of a thin film transistor panel according to another embodiment of the present invention. The embodiments shown in Figs. 6 and 7 have substantially the same structure and connection relationship except for some forms of each component.

절연 기판(도시하지 않음) 위에 복수의 제1 게이트 전극(124a)을 포함하는 제1 게이트선(121a) 및 제2 게이트 전극(124b)을 포함하는 제2 게이트선(121b)을 포함하는 복수의 게이트 도전체가 형성되어 있고, 그 위에 게이트 절연막(도시하지 않음)이 형성되어 있다. 게이트 절연막(140) 위에는 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)을 향하여 뻗은 복수의 돌출부(154)를 포함하는 복수의 선형 반도체(도시하지 않음)가 형성되어 있다. 선형 반도체 위에는 복수의 저항성 접촉 부재(도시하지 않음)가 형성되어 있고, 그 위에는 복수의 데이터선(171)과 복수의 드레인 전극(175)을 포함하는 복수의 데이터 도전체가 형성되어 있다.A plurality of first gate lines 121a including a plurality of first gate electrodes 124a and a plurality of second gate lines 121b including second gate electrodes 124b are formed on an insulating substrate A gate conductor is formed, and a gate insulating film (not shown) is formed thereon. A plurality of linear semiconductors (not shown) including a plurality of protrusions 154 extending toward the first gate electrode 124a or the second gate electrode 124b are formed on the gate insulating film 140. [ A plurality of data conductors including a plurality of data lines 171 and a plurality of drain electrodes 175 are formed on the linear semiconductor.

각 데이터선(171)은 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)을 향하여 오른쪽으로 뻗은 복수의 제1 소스 전극(173c), 그리고 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)을 향하여 왼쪽으로 뻗은 복수의 제2 소스 전극(173d)을 포함한다. 제1 소스 전극(173c) 및 제2 소스 전극(173d)은 서로 대칭인 형태를 가지며, 제1 소스 전극(173c)과 마주하는 드레인 전극(175)에 대한 제1 소스 전극(173c)의 위치와 제2 소스 전극(173d)과 마주하는 드레인 전극(175)에 대한 제2 소스 전극(173d)의 위치는 서로 반대이다. 예를 들어, 도 6에 도시한 바와 같이 제1 소스 전극(173c)은 그와 마주하는 드레인 전극(175)의 왼쪽에 위치하지만, 제2 소스 전극(173d)은 그와 마주하는 드레인 전극(175)의 오른쪽에 위치한다.Each data line 171 includes a plurality of first source electrodes 173c extended to the right toward the first gate electrode 124a or the second gate electrode 124b and a plurality of second source electrodes 173b extending from the first gate electrode 124a or the second gate electrode 124b And a plurality of second source electrodes 173d extending to the left toward the second source electrode 124b. The first source electrode 173c and the second source electrode 173d are symmetrical with each other and the positions of the first source electrode 173c with respect to the drain electrode 175 facing the first source electrode 173c The positions of the second source electrode 173d with respect to the drain electrode 175 facing the second source electrode 173d are opposite to each other. 6, the first source electrode 173c is located on the left side of the drain electrode 175 facing the first source electrode 173c, while the second source electrode 173d is located on the drain electrode 175 Lt; / RTI >

그러나 본 실시예에서도 앞선 실시예와 마찬가지로 길이가 서로 다른 소스 연결부(도시하지 않음) 등의 수단을 통해 모든 화소에서 제1 소스 전극(173c) 및 제2 소스 전극(173d)에 대한 드레인 전극(175)의 좌우 위치 계를 동일하게 할 수도 있다.However, in this embodiment as well, the drain electrode 175 (first drain electrode) for the first source electrode 173c and the second source electrode 173d in all the pixels is formed by means of a source connecting portion (not shown) ) May be the same in the left and right position systems.

제1 게이트 전극(124a) 또는 제2 게이트 전극(124b), 제1 소스 전극(173c) 또는 제2 소스 전극(173d), 그리고 드레인 전극(175)은 반도체의 돌출부(154)와 함께 박막 트랜지스터를 이룬다.The first gate electrode 124a or the second gate electrode 124b, the first source electrode 173c or the second source electrode 173d and the drain electrode 175 together with the protrusion 154 of the semiconductor, It accomplishes.

데이터 도전체(171, 175) 및 노출된 반도체의 돌출부(154) 부분 위에는 접촉 구멍(185)을 포함하는 보호막(도시하지 않음)이 형성되어 있다. 보호막(180)은 무기 절연물 또는 유기 절연물 따위로 만들어지며 표면이 평탄할 수 있다. 보호막(180)은 유기막의 우수한 절연 특성을 살리면서도 노출된 반도체의 돌출부(154) 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.A protective film (not shown) including a contact hole 185 is formed on the portions of the data conductors 171 and 175 and the protruding portion 154 of the exposed semiconductor. The protective film 180 is made of an inorganic insulating material or an organic insulating material and may have a flat surface. The protective film 180 may have a bilayer structure of the lower inorganic film and the upper organic film so as to prevent damage to the protruding portion 154 of the exposed semiconductor while making good use of the insulating property of the organic film.

보호막(180) 위에는 복수의 화소 전극(191a)이 형성되어 있다. 화소 전극(191a)은 접촉 구멍(185)을 통해 드레인 전극(175)과 전기적 물리적으로 연결되어 데이터 전압을 인가 받는다.A plurality of pixel electrodes 191a are formed on the protective film 180. [ The pixel electrode 191a is electrically and physically connected to the drain electrode 175 through the contact hole 185 to receive the data voltage.

제2 게이트선(121b)과 연결된 화소 전극(191a)은 열 방향으로 연장되어 제2 게이트 전극(124b)을 비롯한 제2 게이트선(121b)을 폭 방향, 즉 열 방향으로 덮어 제2 게이트선(121b)과 아래쪽에서 이웃하는 다른 쌍의 제1 게이트선(121a)에 근접하여 이웃한다. 제2 게이트선(121b)과 연결된 화소 전극(191a)은 제2 게이트선(121b)을 즉 열 방향으로 완전히 덮을 수 있다. 제2 게이트선(121b)과 연결된 화소 전극(191a)은 제2 게이트선(121b)과 제1 기생 축전기(Cgp1)를 형성함과 동시에 아래쪽에서 이웃하는 제1 게이트선(121a)과 제2 기생 축전기(Cgp2)를 형성한다. 따라서 제2 게이트선(121b)과 연결된 화소 전극(191a)의 데이터 전압은 제2 게이트선(121b)에 게이트 오프 전압(Voff)이 인가될 때 드레인 전극(175)과 제2 게이트 전극(124b) 사이의 기생 축전기(Cgd) 및 제1 기생 축전기(Cgp21)에 의한 제1 킥백 전압의 영향을 받고 바로 다음에 아래쪽으로 이웃하는 제1 게이트선(121a)에 게이트 오프 전압(Voff)이 인가될 때 제2 기생 축전기(Cgp22)에 의한 제2 킥백 전압의 영향을 받는다.The pixel electrode 191a connected to the second gate line 121b extends in the column direction to cover the second gate line 121b including the second gate electrode 124b in the width direction, 121b adjacent to the first pair of gate lines 121a adjacent to the first pair of adjacent gate lines 121a. The pixel electrode 191a connected to the second gate line 121b can completely cover the second gate line 121b in the column direction. The pixel electrode 191a connected to the second gate line 121b forms the second gate line 121b and the first parasitic capacitor Cgp1 and the first gate line 121a and the second parasitic capacitor Cgp1, Thereby forming a capacitor Cgp2. The data voltage of the pixel electrode 191a connected to the second gate line 121b is lower than the drain voltage of the drain electrode 175 and the second gate electrode 124b when the gate- When the gate-off voltage Voff is applied to the first gate line 121a immediately adjacent to the first gate line 121a after being affected by the first kickback voltage by the parasitic capacitor Cgd and the first parasitic capacitor Cgp21 between the first parasitic capacitor Cgd and the first parasitic capacitor Cgp21, And is affected by the second kickback voltage caused by the second parasitic capacitor Cgp22.

제1 게이트선(121a)과 연결된 화소 전극(191a)도 제1 게이트 전극(124a)을 비롯하여 제1 게이트선(121a)을 열 방향으로 덮어 제1 게이트선(121a)과 제1 기생 축전기(Cgp1)를 형성한다. 제1 게이트선(121a)과 연결된 화소 전극(191a)도 제1 게이트선(121a)을 열 방향으로 완전히 덮을 수 있다. 따라서 제1 게이트선(121a)과 연결된 화소 전극(191a)의 데이터 전압은 제1 게이트선(121a)에 게이트 오프 전압(Voff)이 인가될 때 드레인 전극(175)과 제1 게이트 전극(124a) 사이의 기생 축전기(Cgd) 및 제1 기생 축전기(Cgp11)에 의한 제1 킥백 전압의 영향을 받는다. 또한 제1 게이트선(121a)과 연결된 화소 전극(191a)은 제1 게이트선(121a)과 한 쌍을 이루는 아래쪽의 제2 게이트선(121b)과 이웃하여 제2 기생 축전기(Cgp12)를 이루며, 제2 게이트선(121b)에 게이트 오프 전압(Voff)이 인가될 때 제2 기생 축전기(Cgp12)에 의한 제2 킥백 전압의 영향을 받는다.The pixel electrode 191a connected to the first gate line 121a is also connected to the first gate line 121a and the first parasitic capacitor Cgp1 by covering the first gate line 121a in the column direction, ). The pixel electrode 191a connected to the first gate line 121a can completely cover the first gate line 121a in the column direction. The data voltage of the pixel electrode 191a connected to the first gate line 121a is higher than the drain voltage of the drain electrode 175 and the first gate electrode 124a when the gate- The first parasitic capacitor Cgd and the first parasitic capacitor Cgp11 between the first parasitic capacitor Cgd and the second parasitic capacitor Cgp11. The pixel electrode 191a connected to the first gate line 121a forms a second parasitic capacitor Cgp12 adjacent to the lower second gate line 121b forming a pair with the first gate line 121a, And is affected by the second kickback voltage by the second parasitic capacitor Cgp12 when the gate-off voltage Voff is applied to the second gate line 121b.

이와 같이 화소 전극(191)이 자기와 연결된 제1 게이트선(121a) 또는 제2 게이트선(121b)(이하 '자기 게이트선'이라 함)을 열 방향으로 완전히 또는 적어도 일부분을 덮도록 형성함으로써 모든 화소 전극(191)의 데이터 전압은 자기 게이트선(121a, 121b)에 게이트 오프 전압(Voff)이 인가될 때 균일하게 제1 킥백 전압의 영향을 받고, 자기 게이트선 이후의 게이트선(121a, 121b)에 게이트 오프 전압(Voff)이 인가될 때도 모든 화소 전극(191)의 데이터 전압은 제2 킥백 전압의 영향을 받게 된다. 따라서 모든 화소 전극(191)이 균일하게 두 번의 킥백 전압에 의한 영향을 받게 되고 킥백 전압의 편차도 적게 되므로 세로줄 얼룩과 같은 표시 불량을 없앨 수 있다.By forming the first gate line 121a or the second gate line 121b (hereinafter, referred to as a 'magnetic gate line') completely or at least partially covered with the pixel electrode 191 in the column direction, The data voltage of the pixel electrode 191 is uniformly affected by the first kickback voltage when the gate off voltage Voff is applied to the magnetic gate lines 121a and 121b and the gate lines 121a and 121b The data voltage of all the pixel electrodes 191 is affected by the second kickback voltage. Accordingly, all the pixel electrodes 191 are uniformly affected by two times of the kickback voltage, and the deviation of the kickback voltage is also reduced, so that display defects such as vertical line unevenness can be eliminated.

또한 화소 전극(191)이 박막 트랜지스터를 비롯해 자기 게이트선(121a, 121b)을 덮게 되므로 제1 및 제2 게이트선(121a, 121b)을 덮는 차광 부재(220)의 크기도 줄일 수 있고 개구율을 향상시킬 수 있다.Since the pixel electrodes 191 cover the thin film transistors and the magnetic gate lines 121a and 121b, the size of the light shielding member 220 covering the first and second gate lines 121a and 121b can be reduced, .

다음, 도 8을 참고하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판에 대해 설명한다. 앞에서 설명한 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 동일한 설명은 생략한다.Next, a thin film transistor panel according to another embodiment of the present invention will be described with reference to FIG. The same reference numerals are given to the same constituent elements as those of the above-described embodiment, and the same explanations are omitted.

도 8은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이다. 도 8에 도시한 실시예는 앞에서 설명한 도 7에 도시한 실시예와 비교하면 화소 전극(191b)을 제외하고 동일한 구조를 가진다.8 is a layout diagram of a thin film transistor panel according to another embodiment of the present invention. The embodiment shown in Fig. 8 has the same structure except for the pixel electrode 191b in comparison with the embodiment shown in Fig. 7 described above.

본 실시예에 따른 화소 전극(191b)은 도 7에 도시한 실시예와 달리 자기 게이트선(121a, 121b) 뿐만 아니라 자기 게이트선(121a, 121b) 이전에 위치하며 먼저 게이트 온 전압(Von)을 인가 받는 제1 게이트선(121a) 또는 제2 게이트선(121b)(이하 '이전 게이트선'이라 함)도 열 방향 또는 폭 방향으로 완전히 또는 적어도 일부분을 덮는다. 예를 들어 도 8에서, 왼쪽에 위치하는 화소 전극(191b)은 자기 게이트선인 제1 게이트선(121a) 및 그 위에 위치하는 제2 게이트선(121b)을 열 방향으로 완전히 또는 적어도 일부를 덮고, 오른쪽에 위치하는 화소 전극(191b)은 자기 게이트선인 제2 게이트선(121b) 및 그 위에 위치하는 제1 게이트선(121a)을 열 방향으로 완전히 또는 적어도 일부를 덮는다. 이와 같이 화소 전극(191b)으로 자기 게이트선(121a, 121b)의 바로 이전에 위치하는 이전 게이트선(121a, 121b)을 덮음으로써 덮인 이전 게이트선(121a, 121b)과 해당 화소 전극(191b)의 바로 이전 행에 위치하는 화소 전극(191b)(이하 '이전 화소 전극'이라 함) 사이를 차폐하여 이전 화소 전극(191b)의 데이터 전압에 제2 킥백 전압에 의한 영향이 미치지 않도록 한다. 따라서 모든 화소 전극(191b)은 자기 게이트선(121a, 121b)에 의한 제1 킥백 전압의 영향만 받으며 세로줄 얼룩에 의한 불량을 줄일 수 있다.The pixel electrode 191b according to the present embodiment is positioned before the magnetic gate lines 121a and 121b as well as the magnetic gate lines 121a and 121b and diffuses the gate on voltage Von The first gate line 121a or the second gate line 121b (hereinafter, referred to as 'previous gate line') to be applied also completely or at least partially covers the column direction or the width direction. For example, in Fig. 8, the pixel electrode 191b located on the left side completely or at least partially covers the first gate line 121a, which is a magnetic gate line, and the second gate line 121b located thereon, The pixel electrode 191b positioned on the right side completely or at least partially covers the second gate line 121b and the first gate line 121a located thereon in the column direction. By covering the previous gate lines 121a and 121b positioned immediately before the magnetic gate lines 121a and 121b with the pixel electrode 191b in this way, the gate lines 121a and 121b covered with the pixel electrodes 191b The data voltage of the previous pixel electrode 191b is prevented from being affected by the second kickback voltage by shielding the pixel electrode 191b (hereinafter, referred to as 'previous pixel electrode') positioned immediately before the pixel electrode 191b. Therefore, all the pixel electrodes 191b are only affected by the first kickback voltage caused by the magnetic gate lines 121a and 121b, and the defects due to the vertical line unevenness can be reduced.

도 8에 도시한 바와 달리 제2 게이트선(121b)과 연결된 화소 전극(191b)은 자기 게이트선인 제2 게이트선(121b)을 열 방향으로 완전히 중첩하지 않을 수 있으며, 이 경우 제2 킥백 전압의 영향이 작아지므로 제2 게이트선(121b)과 연결된 화소 전극(191b)은 이전 게이트선인 제1 게이트선(121a)과 중첩하지 않을 수 있다.8, the pixel electrode 191b connected to the second gate line 121b may not completely overlap the second gate line 121b, which is a magnetic gate line, in the column direction. In this case, The pixel electrode 191b connected to the second gate line 121b may not overlap the first gate line 121a which is the previous gate line.

본 발명의 여러 실시예에 따른 박막 트랜지스터 표시판은 액정 표시 장치 이외에도 여러 종류의 다양한 표시 장치에 적용될 수 있다.The thin film transistor panel according to various embodiments of the present invention can be applied to various types of display devices in addition to a liquid crystal display device.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, Of the right.

3: 액정층 100: 박막 트랜지스터 표시판
200: 공통 전극 표시판 110, 210: 기판
121a, 121b: 게이트선 124a, 124b: 게이트 전극
140: 게이트 절연막
151, 152, 154, 154a, 154b: 반도체
163, 165: 저항성 접촉 부재 171: 데이터선
173a, 173b, 173c, 173d: 소스 전극
175: 드레인 전극 180: 보호막
185: 접촉 구멍 191, 191a, 191b: 화소 전극
220: 차광 부재 230: 색필터
250: 덮개막 270: 공통 전극
300: 표시판 조립체 400: 게이트 구동부
500: 데이터 구동부 PX, R, G, B: 화소3: liquid crystal layer 100: thin film transistor display panel
200: common electrode panel 110, 210:
121a and 121b: gate lines 124a and 124b: gate electrodes
140: gate insulating film
151, 152, 154, 154a, 154b: semiconductor
163, 165: Resistive contact member 171: Data line
173a, 173b, 173c, and 173d:
175: drain electrode 180: protective film
185: contact hole 191, 191a, 191b:
220: a light shielding member 230: a color filter
250: cover film 270: common electrode
300: display panel assembly 400: gate driver
500: Data driver PX, R, G, B: pixel

Claims (8)

행 방향으로 뻗으며 서로 이웃하는 제1 게이트선 및 제2 게이트선,
열 방향으로 뻗는 데이터선, 그리고
상기 제1 게이트선 및 상기 데이터선과 박막 트랜지스터를 통해 연결되어 데이터 전압을 인가 받는 화소 전극
을 포함하고,
상기 화소 전극은 상기 제1 게이트선 및 상기 박막 트랜지스터의 게이트 전극을 열 방향으로 덮고, 상기 제2 게이트선은 덮지 않는
박막 트랜지스터 표시판.A first gate line and a second gate line which extend in the row direction and are adjacent to each other,
A data line extending in the column direction, and
The first gate line, the data line, and the thin film transistor,
/ RTI >
Wherein the pixel electrode covers the first gate line and the gate electrode of the thin film transistor in the column direction and does not cover the second gate line
Thin film transistor display panel. 행 방향으로 뻗으며 서로 이웃하는 제1 게이트선 및 제2 게이트선,
열 방향으로 뻗는 데이터선, 그리고
상기 제1 게이트선 및 상기 데이터선과 박막 트랜지스터를 통해 연결되어 데이터 전압을 인가 받는 화소 전극
을 포함하고,
상기 제2 게이트선은 상기 제1 게이트선보다 먼저 게이트 온 전압을 인가 받고 상기 제1 게이트선의 이전 행에 위치하며,
상기 화소 전극은 상기 제1 게이트선, 상기 박막 트랜지스터의 게이트 전극 및 상기 제2 게이트선을 열 방향으로 덮는
박막 트랜지스터 표시판.A first gate line and a second gate line which extend in the row direction and are adjacent to each other,
A data line extending in the column direction, and
The first gate line, the data line, and the thin film transistor,
/ RTI >
Wherein the second gate line is supplied with a gate-on voltage before the first gate line and is located in a previous row of the first gate line,
Wherein the pixel electrode is formed to cover the first gate line, the gate electrode of the thin film transistor, and the second gate line in the column direction
Thin film transistor display panel. 삭제delete 행렬 형태로 배열되어 있는 복수의 화소 전극,
행 방향으로 뻗으며 한 화소 전극 행마다 두 개씩 배치되어 있는 복수의 게이트선, 그리고
열 방향으로 뻗으며 두 화소 전극 열마다 하나씩 배치되어 있는 복수의 데이터선
을 포함하고,
각 화소 전극 행에 배치된 두 개의 게이트선은 서로 이웃하는 제1 게이트선 및 제2 게이트선을 포함하고,
각 화소 전극 행은 상기 제1 게이트선과 연결된 제1 화소 전극, 그리고 상기 제2 게이트선과 연결된 제2 화소 전극을 포함하고,
상기 제1 화소 전극은 상기 제1 게이트선을 열 방향으로 덮고 상기 제2 게이트선은 덮지 않고,
상기 제2 화소 전극은 상기 제2 게이트선을 열 방향으로 덮고 상기 제1 게이트선은 덮지 않는
박막 트랜지스터 표시판.A plurality of pixel electrodes arranged in a matrix form,
A plurality of gate lines extending in the row direction and arranged two by two for each pixel electrode row, and
A plurality of data lines extending in the column direction and arranged one for each of the two pixel electrode columns
/ RTI >
The two gate lines arranged in each pixel electrode row include first gate lines and second gate lines neighboring each other,
Each pixel electrode row includes a first pixel electrode connected to the first gate line and a second pixel electrode connected to the second gate line,
Wherein the first pixel electrode covers the first gate line in the column direction and does not cover the second gate line,
Wherein the second pixel electrode covers the second gate line in the column direction and does not cover the first gate line
Thin film transistor display panel. 제4항에서,
한 화소 전극 행의 상기 제1 화소 전극은 이전 화소 전극 행의 상기 제2 게이트선을 열 방향으로 덮는 박막 트랜지스터 표시판.5. The method of claim 4,
Wherein the first pixel electrode of one pixel electrode row covers the second gate line of the previous pixel electrode row in the column direction. 제5항에서,
한 화소 전극 행의 상기 제1 화소 전극이 연결된 상기 제1 게이트선은 이전 화소 전극 행의 상기 제2 게이트선보다 늦게 게이트 온 전압을 인가 받는 박막 트랜지스터 표시판.The method of claim 5,
The first gate line connected to the first pixel electrode in one row of pixel electrodes receives a gate-on voltage later than the second gate line in the previous row of pixel electrodes. 제4항에서,
한 화소 전극 행의 상기 제2 화소 전극은 해당 화소 전극 행의 상기 제1 게이트선을 열 방향으로 덮는 박막 트랜지스터 표시판.5. The method of claim 4,
And the second pixel electrode of one pixel electrode row covers the first gate line of the pixel electrode row in the column direction. 제7항에서,
한 화소 전극 행의 상기 제2 화소 전극이 연결된 상기 제2 게이트선은 해당 화소 전극 행의 상기 제1 게이트선보다 늦게 게이트 온 전압을 인가 받는 박막 트랜지스터 표시판.8. The method of claim 7,
On voltage is applied to the second gate line connected to the second pixel electrode in one pixel electrode row later than the first gate line in the corresponding pixel electrode row.
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