KR101650025B1 - Method of forming a capacitor and method of manufacturing a dram device using the same - Google Patents
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Abstract
커패시터 형성 방법 및 이를 이용한 디램 소자 제조 방법에서, 상기 커패시터를 형성하기 위하여 기판 상에 제1 절연 물질을 사용하여 상부면에 트렌치가 생성된 제1 몰드막 패턴을 형성한다. 상기 트렌치 내부에 상기 제1 절연 물질과 식각 선택성을 갖는 제2 절연 물질을 사용하여 지지막 패턴을 형성한다. 상기 제1 몰드막 패턴 및 지지막 패턴 상에 제2 몰드막을 형성한다. 상기 제2 몰드막 및 제1 몰드막 패턴을 관통하고, 상기 지지막 패턴에 의해 지지되는 하부 전극을 형성한다. 상기 제1 몰드막 패턴 및 제2 몰드막을 선택적으로 제거한다. 상기 하부 전극 및 지지막 패턴 상에 유전막 및 상부 전극을 형성한다. 상기 방법에 의하면, 안정적인 구조의 커패시터를 형성할 수 있다.In the method of forming a capacitor and the method of manufacturing a device using the same, a first mold film pattern is formed on a substrate by using a first insulating material on the substrate to form the capacitor. A supporting film pattern is formed by using the first insulating material and the second insulating material having etching selectivity in the trench. A second mold film is formed on the first mold film pattern and the supporting film pattern. The second mold film and the first mold film pattern, and the lower electrode supported by the support film pattern is formed. The first mold film pattern and the second mold film are selectively removed. A dielectric film and an upper electrode are formed on the lower electrode and the supporting film pattern. According to this method, a capacitor having a stable structure can be formed.
Description
본 발명은 커패시터의 형성 방법 및 이를 포함하는 디램 소자의 제조 방법에 관한 것이다. 보다 상세하게는, 높은 커패시턴스 및 안정된 구조를 가지는 커패시터의 형성 방법 및 이를 포함하는 디램 소자의 제조 방법에 관한 것이다.The present invention relates to a method of forming a capacitor and a method of manufacturing a DRAM device including the same. More particularly, the present invention relates to a method of forming a capacitor having a high capacitance and a stable structure, and a method of manufacturing a DRAM device including the capacitor.
반도체 소자가 고집적화 됨에 따라, 단위 셀이 기판에 차지하는 수평 면적은 감소하고 있다. 그런데, 상기 단위 셀이 차지하는 수평 면적이 감소에도 불구하고, 전하를 저장하는 커패시터의 커패시턴스는 감소되지 않아야 한다. 이를 위하여 하부 전극의 높이가 증가된 커패시터를 제조함으로써, 상기 하부 전극과 유전막의 접촉 면적을 증가시키고 있다. 그러나, 커패시터의 하부 전극의 종횡비가 매우 높아지면서 하부 전극이 쓰러지거나 중앙부 또는 상부가 휘면서 이웃하는 하부 전극들이 서로 접촉하는 현상이 발생하고 있다. 따라서 상기 하부 전극들이 쓰러지거나 휘어지지 않으면서, 높은 커패시턴스를 갖는 커패시터가 요구되고 있다.As the semiconductor device is highly integrated, the horizontal area occupied by the unit cells in the substrate is decreasing. However, despite the decrease in the horizontal area occupied by the unit cell, the capacitance of the capacitor for storing the charge should not be reduced. For this purpose, a capacitor having an increased height of the lower electrode is fabricated to increase the contact area between the lower electrode and the dielectric film. However, as the aspect ratio of the lower electrode of the capacitor becomes very high, the lower electrode collapses or the central or upper portion of the capacitor collides with the neighboring lower electrodes. Therefore, there is a demand for a capacitor having a high capacitance without collapsing or bending the lower electrodes.
본 발명의 목적은 높은 종횡비를 가지면서 하부 전극이 쓰러지거나 휘어지지 않은 안정한 구조의 커패시터를 형성하는 방법을 제공하는데 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a method of forming a capacitor having a high aspect ratio and a stable structure in which a lower electrode is not collapsed or bent.
본 발명의 다른 목적은 상기한 커패시터를 포함하는 디램 소자의 제조 방법을 제공하는데 있다.It is another object of the present invention to provide a method of manufacturing a DRAM device including the capacitor.
상술한 본 발명의 목적을 달성하기 위하여, 기판 상에 제1 절연 물질을 사용하여 상부면에 트렌치가 생성된 제1 몰드막 패턴을 형성한다. 상기 트렌치 내부에 상기 제1 절연 물질과 식각 선택성을 갖는 제2 절연 물질을 사용하여 지지막 패턴을 형성한다. 상기 제1 몰드막 패턴 및 지지막 패턴 상에 제2 몰드막을 형성한다. 상기 제2 몰드막 및 제1 몰드막 패턴을 관통하고, 상기 지지막 패턴의 측벽과 접촉하는 하부 전극을 형성한다. 상기 지지막 패턴 및 하부 전극이 남도록, 상기 제1 몰드막 패턴 및 제2 몰드막을 선택적으로 제거한다. 상기 하부 전극 및 지지막 패턴 상에 유전막 및 상부 전극을 형성한다.In order to achieve the object of the present invention, a first mold film pattern is formed on a substrate by using a first insulating material to form a trench on an upper surface thereof. A supporting film pattern is formed by using the first insulating material and the second insulating material having etching selectivity in the trench. A second mold film is formed on the first mold film pattern and the supporting film pattern. A lower electrode contacting the side wall of the supporting film pattern is formed through the second mold film and the first mold film pattern. The first mold film pattern and the second mold film are selectively removed so that the support film pattern and the lower electrode remain. A dielectric film and an upper electrode are formed on the lower electrode and the supporting film pattern.
본 발명의 실시예들에 따르면, 상기 제1 절연 물질 및 제2 절연 물질은 서로 식각 선택성을 갖는 각각의 실리콘 산화물계 물질일 수 있다.According to embodiments of the present invention, the first insulating material and the second insulating material may be each silicon oxide-based material having etch selectivity with respect to each other.
상기 제1 절연 물질은 불순물이 도핑된 실리콘 산화물을 포함하고, 상기 제2 절연 물질은 불순물이 도핑되지 않은 산화물을 포함할 수 있다.The first insulating material may include silicon oxide doped with impurities, and the second insulating material may include an oxide that is not doped with impurities.
상기 제2 몰드막은 상기 제1 절연 물질을 증착시켜 형성할 수 있다. The second mold film may be formed by depositing the first insulating material.
상기 제1 몰드막 패턴 및 제2 몰드막을 제거하는 공정은 불화 수소를 포함하는 식각 공정을 통해 수행될 수 있다.The process of removing the first mold film pattern and the second mold film may be performed through an etching process including hydrogen fluoride.
본 발명의 실시예들에 따르면, 상기 제2 몰드막 및 지지막 패턴은 동일한 물질로 이루어지고, 동일한 증착 공정을 통해 형성될 수 있다.According to embodiments of the present invention, the second mold film and the support film pattern are made of the same material and can be formed through the same deposition process.
상기 제1 몰드막은 불순물이 도핑된 실리콘 산화물로 형성되고, 상기 제2 몰드막 및 지지막 패턴은 불순물이 도핑되지 않은 실리콘 산화물로 형성될 수 있다.The first mold film may be formed of silicon oxide doped with an impurity, and the second mold film and the support film pattern may be formed of silicon oxide not doped with an impurity.
상기 제1 몰드막 패턴 및 제2 몰드막을 선택적으로 제거하기 위하여, 제1 식각 물질을 사용하여 상기 지지막 패턴을 남기면서 상기 제2 몰드막을 제거한다. 또한, 상기 제1 식각 물질과 다른 조성의 제2 식각 물질을 사용하여 상기 제1 몰드막 패턴을 선택적으로 제거한다.In order to selectively remove the first mold film pattern and the second mold film, the second mold film is removed while leaving the support film pattern using the first etch material. The first mold film pattern is selectively removed using a second etching material having a composition different from that of the first etching material.
상기 제1 식각 물질은 불화 수소, 불화 암모늄(NH4F) 및 탈이온수를 포함하는 식각액일 수 있다.The first etchant may be an etchant comprising hydrogen fluoride, ammonium fluoride (NH 4 F), and deionized water.
본 발명의 실시예들에 따르면, 상기 제1 절연 물질은 실리콘 산화물이고, 상기 제2 절연 물질은 실리콘 질화물일 수 있다.According to embodiments of the present invention, the first insulating material may be silicon oxide, and the second insulating material may be silicon nitride.
본 발명의 실시예들에 따르면, 상기 하부 전극의 상부 측벽에 제2 지지막 패턴을 형성할 수 있다.According to embodiments of the present invention, the second supporting film pattern may be formed on the upper sidewall of the lower electrode.
본 발명의 실시예들에 따르면, 상기 제2 몰드막의 상부면 일부를 식각하여 제2 트렌치를 형성한다. 상기 제2 트렌치 내부에 상기 제2 몰드막과 식각 선택성을 갖는 절연 물질을 사용하여 제2 지지막 패턴을 형성한다. 또한, 상기 제2 몰드막 및 제2 지지막 패턴 상에 제3 몰드막을 형성한다. 상기 하부 전극은 상기 제3 몰드막을 관통하면서 상기 제2 지지막 패턴과 일 측벽이 접촉되도록 형성될 수 있다.According to embodiments of the present invention, a portion of the upper surface of the second mold film is etched to form a second trench. And a second supporting film pattern is formed by using the second mold film and the insulating material having etching selectivity in the second trench. Further, a third mold film is formed on the second mold film and the second support film pattern. The lower electrode may be formed so that the second support film pattern and the one side wall are in contact with each other while passing through the third mold film.
본 발명의 실시예들에 따르면, 상기 제2 지지막 패턴은 상기 지지막 패턴과 동일한 물질 또는 다른 물질을 사용하여 형성될 수 있다.According to embodiments of the present invention, the second supporting film pattern may be formed using the same material or another material as the supporting film pattern.
상기 제2 지지막 패턴과 지지막 패턴은 실리콘 질화물 또는 불순물이 도핑되지 않은 실리콘 산화물일 수 있다.The second supporting film pattern and the supporting film pattern may be silicon nitride or silicon oxide which is not doped with impurities.
본 발명의 일 실시예들에 따르면, 상기 제2 지지막 패턴은 상기 지지막 패턴과 동일한 형상 또는 다른 형상을 갖도록 형성할 수 있다.According to one embodiment of the present invention, the second supporting film pattern may have the same shape or different shape as the supporting film pattern.
상기 제2 지지막 패턴은 하부 전극들의 적어도 일부 측벽과 접촉하면서 연장되는 라인 형상 또는 하부 전극들의 적어도 일부 측벽과 접촉되는 매쉬 형상을 갖도록 형성할 수 있다.The second supporting film pattern may have a line shape extending in contact with at least a part of the sidewalls of the lower electrodes, or a mesh shape contacting the sidewalls of at least some of the lower electrodes.
본 발명의 일 실시예에 따르면, 상기 제2 지지막 패턴 및 상기 제3 몰드막은 동일한 증착 공정을 통해 동일한 물질로 형성될 수 있다.According to an embodiment of the present invention, the second support film pattern and the third mold film may be formed of the same material through the same deposition process.
본 발명의 일 실시예에 따르면, 상기 제2 몰드막 상에 제2 지지막을 형성한다. 상기 제2 지지막 상에 제3 몰드막을 형성한다. 상기 하부 전극의 상부면이 상기 제2 지지막 위로 돌출되도록 상기 제3 몰드막을 제거한다. 상기 제2 지지막의 일부를 식각하여 상기 하부 전극의 상부 측벽의 적어도 일부분을 지지하는 제2 지지막 패턴을 형성한다.According to an embodiment of the present invention, a second support film is formed on the second mold film. A third mold film is formed on the second support film. And the third mold film is removed so that the upper surface of the lower electrode protrudes above the second support film. A part of the second support film is etched to form a second support film pattern supporting at least a part of the upper sidewall of the lower electrode.
본 발명의 일 실시예들에 따르면, 상기 하부 전극은 실린더 형상을 갖도록 형성할 수 있다.According to embodiments of the present invention, the lower electrode may be formed to have a cylindrical shape.
상기 하부 전극을 형성하기 위하여, 상기 제2 몰드막, 제1 몰드막 패턴 및 지지막 패턴의 적어도 일부분을 식각하여, 저면에 기판의 접촉 영역과, 측벽에 상기 지지막 패턴이 노출되는 개구부를 형성한다. 상기 개구부의 측벽 및 저면 및 제2 몰드막 상부면을 따라 도전막을 형성한다. 상기 도전막 상에 상기 개구부 내부를 채우는 희생막을 형성한다. 또한, 상기 제2 몰드막이 노출되도록 상기 도전막을 연마한다.At least a part of the second mold film, the first mold film pattern and the supporting film pattern is etched to form the lower electrode, thereby forming a contact region of the substrate and an opening exposing the supporting film pattern on the side wall do. A conductive film is formed along the side wall and bottom surface of the opening portion and the upper surface of the second mold film. A sacrificial film filling the inside of the opening is formed on the conductive film. Further, the conductive film is polished so that the second mold film is exposed.
본 발명의 일 실시예들에 따르면, 상기 하부 전극은 스택 형상을 갖도록 형성할 수 있다.According to embodiments of the present invention, the lower electrode may be formed to have a stack shape.
본 발명의 일 실시예들에 따르면, 상기 제1 몰드막 패턴에 막을 증착하거나 또는 제1 몰드막 패턴을 제거하기 전에 상기 제1 몰드막 패턴의 표면을 일부 두께만큼 제거하는 전처리 공정을 더 포함할 수 있다.According to one embodiment of the present invention, the method further includes a pretreatment step of removing the surface of the first mold film pattern by a certain thickness before depositing a film on the first mold film pattern or removing the first mold film pattern .
상술한 본 발명의 다른 목적을 달성하기 위하여, 기판 상에 선택 트랜지스터 및 비트 라인 구조물을 형성한다. 상기 선택 트랜지스터의 불순물 영역 중 어느 하나와 전기적으로 연결되는 콘택 플러그를 형성한다. 제1 절연 물질을 사용하여 상부면에 트렌치가 생성된 제1 몰드막 패턴을 형성한다. 상기 트렌치 내부에 상기 제1 절연 물질과 식각 선택성을 갖는 제2 절연 물질을 사용하여 지지막 패턴을 형성한다. 상기 제1 몰드막 패턴 및 지지막 패턴 상에 제2 몰드막을 형성한다. 상기 제2 몰드막 및 제1 몰드막 패턴을 관통하여 상기 콘택 플러그와 접촉하고, 상기 지지막 패턴의 측벽과 접촉하는 하부 전극을 형성한다. 상기 지지막 패턴 및 하부 전극이 남도록, 상기 제1 몰드막 패턴 및 제2 몰드막을 선택적으로 제거한다. 또한, 상기 하부 전극 및 지지막 패턴 상에 유전막 및 상부 전극을 형성한다.According to another aspect of the present invention, a selection transistor and a bit line structure are formed on a substrate. And a contact plug electrically connected to one of the impurity regions of the selection transistor is formed. A first mold film pattern in which a trench is formed on the upper surface is formed by using the first insulating material. A supporting film pattern is formed by using the first insulating material and the second insulating material having etching selectivity in the trench. A second mold film is formed on the first mold film pattern and the supporting film pattern. A lower electrode contacting the contact plug through the second mold film and the first mold film pattern and contacting the side wall of the support film pattern is formed. The first mold film pattern and the second mold film are selectively removed so that the support film pattern and the lower electrode remain. Also, a dielectric film and an upper electrode are formed on the lower electrode and the supporting film pattern.
상술한 본 발명의 실시예들에 따르면, 하부 전극을 지지하는 지지막 패턴을 포함하고 있어 상기 하부 전극들이 기울어지는 현상을 막을 수 있다. 또한, 몰드막들의 두께를 조절함으로써 지지막 패턴의 위치를 용이하게 변경할 수 있다. 때문에, 상기 하부 전극의 중앙부에 상기 지지막 패턴을 용이하게 위치시킬 수 있으며, 상기 하부 전극들이 중앙부가 휘는 현상을 막을 수 있다.According to the embodiments of the present invention described above, since the supporting film pattern supporting the lower electrode is included, the inclination of the lower electrodes can be prevented. Further, the position of the support film pattern can be easily changed by adjusting the thickness of the mold films. Therefore, the supporting film pattern can be easily positioned at the center of the lower electrode, and the center portion of the lower electrodes can be prevented from being bent.
본 발명의 실시예들에 따르면, 상기 지지막 패턴을 하부 전극의 중앙부에 형성하더라도 상기 지지막 패턴 사이에 절연 물질을 채워넣지 않아도 된다. 그러므로, 상기 절연 물질을 채워넣는 공정에서 발생되는 불량이 감소된다. 이에 더하여, 상기 커패시터들이 매우 조밀하게 배치되더라도 상기 하부 전극들을 서로 지지하는 지지막 패턴을 용이하게 형성할 수 있다.According to the embodiments of the present invention, even if the supporting film pattern is formed at the center of the lower electrode, it is not necessary to fill the insulating film between the supporting film patterns. Therefore, defects generated in the process of filling the insulating material are reduced. In addition, even if the capacitors are arranged very densely, the supporting film pattern supporting the lower electrodes can be easily formed.
도 1a 내지 도 1h는 본 발명의 실시예 1에 따른 커패시터 형성 방법을 설명하기 위한 단면도이다.
도 2 및 3은 본 발명의 실시예 1에 따른 커패시터 형성 방법을 설명하기 위한 평면도이다.
도 4는 본 발명의 실시예 1에 따른 커패시터 형성 방법을 설명하기 위한 사시도이다.
도 5a 내지 도 5c는 도 1h에 도시된 커패시터를 포함하는 디램 소자의 제조 방법을 설명하기 위한 단면도이다.
도 6a 내지 도 6d는 본 발명의 실시예 2에 따른 디램 소자의 제조 방법을 설명하기 위한 단면도이다.
도 7a 내지 도 7e는 본 발명의 실시예 3에 따른 디램 소자 제조 방법을 설명하기 위한 단면도이다.
도 8a 내지 도 8d는 본 발명의 실시예 4에 따른 디램 소자 제조 방법을 설명하기 위한 단면도이다.
도 9a 내지 도 9c는 본 발명의 실시예 5에 따른 디램 소자 제조 방법을 설명하기 위한 단면도이다.
도 10a 내지 도 10d는 본 발명의 실시예 6에 따른 디램 소자 제조 방법을 설명하기 위한 단면도이다.
도 11a 및 도 12a는 실시예 6에 따른 제1 지지막 패턴의 평면도를 나타낸다.
도 11b 및 도 12b는 실시예 6에 따른 제2 지지막 패턴의 평면도를 나타낸다.
도 13a 내지 도 13c는 본 발명의 실시예 7에 따른 디램 소자 제조 방법을 설명하기 위한 단면도이다.
도 14a 내지 도 14c는 본 발명의 실시예 8에 따른 디램 소자 제조 방법을 설명하기 위한 단면도이다.
도 15a 및 도 15b는 본 발명의 실시예 9에 따른 디램 소자 제조 방법을 설명하기 위한 단면도이다.
도 16은 본 발명의 실시예들에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 17은 본 발명의 실시예들에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 18은 본 발명의 또 다른 실시예들에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 19는 본 발명의 또 다른 실시예들에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 20은 본 발명의 또 다른 실시예들에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 21은 본 발명의 또 다른 실시예들에 따른 메모리 시스템을 설명하기 위한 블록도이다.1A to 1H are cross-sectional views illustrating a method of forming a capacitor according to a first embodiment of the present invention.
2 and 3 are plan views for explaining a method of forming a capacitor according to the first embodiment of the present invention.
4 is a perspective view illustrating a method of forming a capacitor according to the first embodiment of the present invention.
5A to 5C are cross-sectional views illustrating a method of manufacturing a DRAM including a capacitor shown in FIG. 1H.
6A to 6D are cross-sectional views illustrating a method of manufacturing a DRAM device according to a second embodiment of the present invention.
7A to 7E are cross-sectional views for explaining a method of manufacturing a semiconductor device according to a third embodiment of the present invention.
8A to 8D are cross-sectional views for explaining a method of manufacturing a semiconductor device according to a fourth embodiment of the present invention.
9A to 9C are cross-sectional views illustrating a method for fabricating a DRAM device according to a fifth embodiment of the present invention.
10A to 10D are cross-sectional views for explaining a method of manufacturing a semiconductor device according to a sixth embodiment of the present invention.
Figs. 11A and 12A show a top view of a first supporting film pattern according to a sixth embodiment.
Figs. 11B and 12B show a top view of the second supporting film pattern according to the sixth embodiment.
13A to 13C are cross-sectional views for explaining a method of manufacturing a DRAM device according to a seventh embodiment of the present invention.
Figs. 14A to 14C are cross-sectional views for explaining a method of manufacturing a semiconductor device according to an eighth embodiment of the present invention.
15A and 15B are cross-sectional views for explaining a method of manufacturing a semiconductor device according to a ninth embodiment of the present invention.
16 is a block diagram illustrating a memory system according to embodiments of the present invention.
17 is a block diagram illustrating a memory system according to embodiments of the present invention.
18 is a block diagram illustrating a memory system according to still another embodiment of the present invention.
19 is a block diagram illustrating a memory system according to another embodiment of the present invention.
20 is a block diagram illustrating a memory system according to still another embodiment of the present invention.
21 is a block diagram illustrating a memory system according to another embodiment of the present invention.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면에 있어서, 동일하거나 유사한 참조 부호는 동일하거나 유사한 구성 요소를 나타낸다. 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "이루어진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.While the present invention has been described in connection with what is presently considered to be the most practical and preferred embodiment, it is to be understood that the invention is not limited to the disclosed embodiments. It is to be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but on the contrary, is intended to cover all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. In the drawings, the same or similar reference numerals denote the same or similar components. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the term "comprises" or "comprising ", etc. is intended to specify that there is a stated feature, figure, step, operation, component, But do not preclude the presence or addition of one or more other features, integers, steps, operations, components, parts, or combinations thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted as either ideal or overly formal in the sense of the present application Do not.
첨부된 도면에 있어서, 기판, 층(막) 또는 패턴들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 패턴 또는 구조물들이 기판, 각 층(막) 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 패턴 또는 구조물들이 직접 기판, 각 층(막) 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다.In the accompanying drawings, the dimensions of the substrate, layer (film), or patterns are shown enlarged in actuality for clarity of the present invention. In the present invention, when each layer (film), pattern or structure is referred to as being formed on the substrate, on each layer (film) or on the patterns, ) Means that the pattern or structures are directly formed on or under the substrate, each layer (film) or patterns, or another layer (film), another pattern or other structure may be additionally formed on the substrate.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 따른 커패시터 제조 방법에 대하여 상세하게 설명한다.
Hereinafter, a method of manufacturing a capacitor according to embodiments of the present invention will be described in detail with reference to the accompanying drawings.
실시예 1Example 1
도 1a 내지 도 1h는 본 발명의 실시예 1에 따른 커패시터 형성 방법을 설명하기 위한 단면도이다. 도 2 및 3은 본 발명의 실시예 1에 따른 커패시터 형성 방법을 설명하기 위한 평면도이다. 도 4는 본 발명의 실시예 1에 따른 커패시터 형성 방법을 설명하기 위한 사시도이다.1A to 1H are cross-sectional views illustrating a method of forming a capacitor according to a first embodiment of the present invention. 2 and 3 are plan views for explaining a method of forming a capacitor according to the first embodiment of the present invention. 4 is a perspective view illustrating a method of forming a capacitor according to the first embodiment of the present invention.
도 1a 내지 1h는 도 2 및 도 3의 I-I'부위를 절단한 단면도이다.Figs. 1A to 1H are cross-sectional views taken along line I-I 'of Figs. 2 and 3. Fig.
도 1a를 참조하면, 반도체 기판(100)이 마련된다. 도시하지 않았지만, 상기 반도체 기판(100) 상에는 하부 패턴들 및 구조물들이 형성되어 있을 수도 있다.Referring to FIG. 1A, a
상기 기판(100) 상에 식각 저지막(102)을 형성한다. 상기 식각 저지막(102)은 이후에 형성되는 몰드막(도시되지 않음)을 식각할 때 식각의 종료점을 확인하고, 하부 패턴 및 구조물들을 보호하기 위하여 형성된다. 따라서, 상기 식각 저지막(102)은 상기 몰드막과 높은 식각 선택비를 갖는 물질로 형성되어야 한다. 상기 식각 저지막(102)으로 사용될 수 있는 물질의 예로는 실리콘 질화물을 들 수 있다.An
상기 식각 저지막(102) 상에 제1 몰드막(104)을 형성한다. 상기 제1 몰드막(104)은 실리콘 산화물로 이루어질 수 있다. 상기 제1 몰드막(104)은 불소(F), 붕소(B) 및 인(P) 중 적어도 하나의 불순물을 포함하는 실리콘 산화물로 형성될 수 있다. 예를 들면, 제1 몰드막(104)은 BPSG (borophophosilicate glass), FSG (Flourosilicated galss) 또는 PSG (phosphosilicate glass)로 형성될 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다.A
후속 공정을 통해, 상기 제1 몰드막(104)의 상부면 아래에 하부 전극을 지지하는 지지막 패턴이 형성된다. 그러므로, 상기 제1 몰드막(104)의 높이를 조절함으로써, 상기 지지막 패턴의 위치를 조절할 수 있다.A supporting film pattern for supporting the lower electrode is formed under the upper surface of the
도 1b를 참조하면, 상기 제1 몰드막(104) 상에 포토레지스트 패턴(도시안함)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 몰드막(104)의 상부면 일부를 이방성 식각함으로써 트렌치(106)를 형성한다. 따라서, 상기 제1 몰드막(104)은 상기 트렌치(106)를 포함하는 예비 제1 몰드막 패턴(104a)이 된다.Referring to FIG. 1B, a photoresist pattern (not shown) is formed on the
후속 공정을 통해, 상기 트렌치(106) 내부에 하부 전극을 지지하는 지지막 패턴이 형성된다. 그러므로, 상기 트렌치(106)의 내부는 형성하고자 하는 지지막 패턴의 형상과 동일하게 형성되어야 한다. 또한, 상기 트렌치(106)의 깊이는 상기 지지막 패턴의 높이를 결정한다. 즉, 상기 지지막 패턴의 높이는 상기 트렌치(106)의 깊이와 동일하거나 또는 상기 트렌치(106)의 깊이보다 낮다.Through the subsequent process, a support film pattern for supporting the lower electrode is formed in the
도 2는 본 실시예에서 상기 예비 제1 몰드막 패턴의 평면도이다.2 is a plan view of the preliminary first mold film pattern in this embodiment.
도 2에 도시된 것과 같이, 상기 트렌치(106)는 일 방향으로 연장되는 라인 형상을 갖는다. 이 경우, 상기 트렌치(106) 내에 형성되는 지지막 패턴은 라인 형상을 가지면서 하부 전극을 지지하게 된다.As shown in Fig. 2, the
또한, 도시된 것과는 달리, 상기 트렌치(106)는 하부 전극들의 배치에 따라 사선 방향으로 연장되는 라인 형상을 가질 수도 있다. 또한, 이와는 다른 실시예로, 상기 트렌치(106)는 이웃하는 라인들의 단부가 서로 연결되어 있는 링 형상을 갖거나 또는 끊어진 라인 형상을 가질 수도 있다.Also, unlike the illustrated example, the
도 1c를 참조하면, 상기 트렌치(106)를 포함하는 상기 예비 제1 몰드막 패턴(104a) 상에 제2 몰드막(108)을 형성한다. 상기 제2 몰드막(108)은 상기 트렌치(106) 내부를 채우도록 형성된다. 특히, 상기 트렌치(106) 내부에 채워진 제2 몰드막(108)은 후속 공정에 의해 지지막 패턴으로 제공된다.Referring to FIG. 1C, a
상기 예비 제1 몰드막 패턴(104a) 및 제2 몰드막(108)의 높이는 하부 전극의 높이를 결정한다. 그러므로, 상기 제2 몰드막(108)의 높이를 조절함으로써 상기 하부 전극의 높이를 조절할 수 있다. 상기 지지막 패턴이 하부 전극의 중심부의 기울어짐을 방지하도록 형성하기 위해서는, 상기 제2 몰드막(108)은 1000Å 이상의 높이를 갖는 것이 바람직하다.The height of the preliminary first
상기 제2 몰드막(108)은 상기 예비 제1 몰드막 패턴(104a)과의 높은 식각 선택비를 갖는 물질로 이루어진다. 또한, 상기 제2 몰드막(108)은 상기 예비 제1 몰드막 패턴(104a)에 포함된 원소들을 포함할 수 있다. 상기 예비 제1 몰드막 패턴(104a)과의 높은 식각 선택비를 가지면서, 상기 예비 제1 몰드막 패턴(104a)과는 다른 실리콘 산화물로 형성될 수 있다. 일 예로, 상기 제2 몰드막(108)은 불순물을 포함하지 않는 실리콘 산화물을 사용하여 형성될 수 있다.The
보다 구체적으로, 상기 제2 몰드막(108)은 USG (undoped silicate galss), SOG (spin on glass), TEOS (tetraethyl orthosilicate), PE-TEOS (plasma-enhanced tetraethyl orthosilicate)로 형성될 수 있다. 또한, 상기 제2 몰드막(108)은 HDP-CVD 산화물 (high-density plasma chemical vapor deposition), PE-CVD 산화물 (plasma-enhanced chemical vapor deposition) 또는 LP-CVD (low pressure chemical vapor deposition) 산화물로 형성될 수 있다.More specifically, the
일반적으로, 상기 불순물을 포함하지 않은 산화물은 상기 불순물을 포함하는 산화물에 비해 갭필 특성이 우수하다. 본 실시예에서, 상기 제2 몰드막(108)은 갭필 특성이 우수한 불순물을 포함하지 않는 실리콘 산화물을 사용하여 형성되므로, 상기 트렌치(106) 내부에 보이드 또는 시임 발생이 감소된다. 그러므로, 상기 제2 몰드막(108)으로 사용되는 실리콘 산화물이 좁은 갭 내부에 잘 채워지지 않아서 발생되는 불량이 감소된다.Generally, the oxide containing no impurities has an excellent gap fill property as compared with the oxide containing the impurities. In this embodiment, since the
또한, 상기 트렌치(106) 내부에 채워지는 제2 몰드막(108)은 지지막 패턴으로 사용되므로, 막의 밀도가 높고, 막 내에 원자의 베이컨시(vacancy) 없이 치밀한 원자 결합을 갖는 것이 바람직하다. 그러므로, 상기 제2 몰드막(108)은 HDP-CVD 산화물로 형성되는 것이 더 바람직하다.In addition, since the
이와같이, 본 실시예에서는, 상기 예비 제1 몰드막 패턴(104a) 상에는 갭 필 특성이 양호하지 않은 불순물을 포함하는 실리콘 산화물이 형성되지 않는다. 때문에, 상기 불순물을 포함하는 실리콘 산화물이 좁은 갭 내부에 잘 채워지지 않아서 발생되는 불량을 억제할 수 있다.Thus, in the present embodiment, silicon oxide containing impurities having a poor gap fill property is not formed on the preliminary first
상기 설명한 것과 다른 실시예로, 상기 제2 몰드막(108)은 상기 예비 제1 몰드막 패턴(104a)과의 높은 식각 선택비를 갖는 실리콘 질화물로 형성할 수도 있다. 상기 제2 몰드막(108)이 실리콘 질화물로 형성되더라도 이 후의 공정들을 동일하게 진행할 수 있다. 다만, 상기 제2 몰드막(108)을 식각하는 공정에서 상기 실리콘 질화물이 식각될 수 있도록 식각 조건만이 달라진다.The
또한, 후속 공정을 통해 상기 제2 몰드막(108)의 일부는 하부 전극을 지지하는 지지막 패턴으로 형성된다. 때문에, 상기 제2 몰드막(108)은 하부 전극과의 스트레스에 의해 크랙이 발생되지 않고, 상기 하부 전극과의 접착 특성이 우수한 물질로 형성되는 것이 바람직하다. 이를 위하여, 상기 제2 몰드막(108)을 형성하는 공정 조건을 변화시켜 상기 지지막 패턴의 스트레스를 조절할 수 있다.In addition, a part of the
상기 제2 몰드막(108)을 형성한 다음, 상기 제2 몰드막(108)을 평탄화시키는 공정을 더 수행할 수도 있다. 그러나, 상기 평탄화 공정은 공정 단순화를 위하여 생략할 수도 있다.The
도 1d를 참조하면, 상기 예비 제1 몰드막 패턴(104a) 및 제2 몰드막(108) 상에 식각 마스크 패턴(도시안함)을 형성한다. 상기 식각 마스크 패턴은 포토레지스트 패턴을 포함한다. 상기 식각 마스크 패턴은 하부 전극이 형성될 부위를 노출하는 홀들을 포함하는 형상을 갖는다.Referring to FIG. 1D, an etch mask pattern (not shown) is formed on the preliminary first
상기 식각 마스크 패턴을 이용하여 상기 제2 몰드막(108) 및 예비 제1 몰드막 패턴(104a)을 이방성 식각한다. 계속하여, 상기 예비 제1 몰드막 패턴(104a) 아래의 식각 저지막(102)을 이방성 식각함으로써 개구부(110)를 형성한다. 상기 개구부(110)를 형성하는 식각 공정을 통해, 제2 몰드막 패턴(108a), 제1 몰드막 패턴(104b) 및 식각 저지막 패턴(102a)이 형성된다.The
도시하지는 않았지만, 상기 개구부(110) 저면에는 커패시터와 전기적으로 연결되기 위한 하부 도전 패턴 또는 기판이 노출될 수 있다. 후속 공정을 통해, 상기 개구부(110)의 측벽 및 저면에는 실린더 형상의 하부 전극이 형성된다.Although not shown, a bottom conductive pattern or substrate for electrically connecting to the capacitor may be exposed on the bottom surface of the
이 때, 상기 개구부(110)는 상기 트렌치(106)의 적어도 일부 영역을 관통하도록 형성되어야 한다. 즉, 상기 개구부(110)의 일 측벽에는 상기 트렌치(106) 내부에 위치하는 상기 제2 몰드막 패턴(108a)이 노출되어야 한다. 따라서, 상기 트렌치(106) 내부에 위치하는 제2 몰드막 패턴(108a)은 후속 공정에서 형성되는 상기 하부 전극의 일측벽과 접촉되면서 상기 하부 전극을 지지하게 된다.At this time, the
도 1e를 참조하면, 상기 개구부(110)의 측벽 및 저면과, 상기 제2 몰드막 패턴(108a)의 상부면을 따라 균일하게 도전막(도시안함)을 형성한다. 상기 도전막은 폴리실리콘, 금속 또는 금속 질화물로 형성될 수 있으며, 화학 기상 증착(Chemical vapor depostion, CVD) 공정에 의해 형성될 수 있다. 본 발명의 실시예들에 따르면, 도전막은 티타늄 또는 티타늄 질화물을 사용하여 형성될 수 있다.Referring to FIG. 1E, conductive films (not shown) are uniformly formed along the sidewalls and bottom of the
상기 도전막이 형성되어 있는 상기 개구부 내부를 충분히 매립하도록 희생막(도시안함)을 형성한다. 상기 희생막은 상기 제2 몰드막 패턴(108a)과 높은 식각 선택비를 갖는 물질로 형성될 수 있다. 또한, 상기 희생막은 상기 제1 몰드막 패턴(104b)과 동일하거나 유사한 식각 선택비를 갖는 물질로 형성될 수 있다. 본 발명의 실시예들에 따르면, 상기 희생막은 불순물이 도핑된 산화물을 사용하여 형성될 수 있다. 예를 들면, 상기 희생막은 BPSG, FSG 또는 PSG 와 같이 불소, 붕소 및 인 중 적어도 하나를 포함하는 실리콘 산화물을 사용하여 형성될 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다. 이와는 달리, 상기 희생막은 원자층 적층법에 의해 형성되는 실리콘 산화물로 형성될 수도 있다. 이와는 달리, 상기 희생막은 에싱 공정을 통해 용이하게 제거될 수 있는 포토레지스트 물질로 형성될 수도 있다.A sacrificial film (not shown) is formed so as to sufficiently fill the inside of the opening in which the conductive film is formed. The sacrificial layer may be formed of a material having a high etch selectivity with the second
계속하여, 상기 제2 몰드막 패턴(108a)의 상부면이 노출되도록 상기 희생막 및 도전막을 제거하여 실린더형의 하부 전극(112)을 형성한다. 상기 제거는 화학 기계적 연마 공정 또는 전면 에치백 공정을 통해 수행될 수 있다. 또한, 상기 제거 공정을 통해 상기 개구부(110) 내부에는 희생막 패턴(114)이 형성된다.Subsequently, the sacrificial layer and the conductive layer are removed to expose the upper surface of the second
도 1f를 참조하면, 상기 제1 몰드막 패턴(104b)의 상부면이 노출되도록 상기 제2 몰드막 패턴(108a)을 선택적으로 식각한다. 이 때, 상기 트렌치(106) 내부에 위치하는 상기 제2 몰드막 패턴(108a)은 남아있도록 상기 제2 몰드막 패턴(108a)의 일부를 식각하여야 한다. 이는, 상기 제2 몰드막 패턴(108a)의 식각율을 고려하여 식각 시간을 조절함으로써, 상기 트렌치(106) 내부에 제2 몰드막 패턴(108a)이 남아있도록 식각 공정을 수행할 수 있다.Referring to FIG. 1F, the second
상기 제2 몰드막 패턴(108a)의 일부를 식각하면, 도시된 것과 같이, 상기 트렌치(106) 내부에는 라인 형상의 지지막 패턴(116)이 형성된다. 또한, 상기 지지막 패턴(116)은 상기 하부 전극(112)의 외부 측벽 일부와 접촉하면서 상기 하부 전극(112)을 지지한다.When a part of the second
상기 제2 몰드막 패턴(108a)을 식각하는 동안 상기 하부 전극(112)이 손상되지 않아야 한다. 이를 위하여, 상기 제2 몰드막 패턴(108a)을 선택적으로 식각하는 공정은 등방성 식각을 통해 수행되는 것이 바람직하다. 또한, 상기 제1 몰드막 패턴(104b)보다 상기 제2 몰드막 패턴(108a)에 대해 높은 식각성을 갖는 물질을 사용하여 식각 공정을 수행하는 것이 바람직하다.The
본 발명의 실시예들에 따르면, 상기 제2 몰드막 패턴(108a)의 식각 시에 사용되는 식각액은 불화 수소, 불화 암모늄(NH4F) 및 탈이온수를 포함하는 BOE (Buffered Oxide Etch)용액을 사용할 수 있다. 상기 BOE 용액은 불순물을 포함하는 실리콘 산화물이 불순물을 포함하지 않는 실리콘 산화물에 대하여 상대적으로 높은 식각 선택성을 가진다. 그러나, 식각 선택비가 높지 않기 때문에, 상기 제2 몰드막 패턴(108a)의 식각 시간을 조절함으로써 상기 지지막 패턴이 형성될 수 있도록 하여야 한다. 따라서, 상기 BOE 용액을 사용하여, 상기 트렌치(106) 내부에 지지막 패턴(116)을 형성할 수 있다.According to embodiments of the present invention, the etchant used for etching the second
도 1g를 참조하면, 상기 지지막 패턴(116)을 남기면서 상기 제1 몰드막 패턴(104b)을 선택적으로 식각하여 제거한다. 또한, 상기 개구부 내부에 남아있는 희생막 패턴(114)을 제거한다.Referring to FIG. 1G, the first
설명한 것과 같이, 상기 제1 몰드막 패턴(104b)을 식각할 때에 상기 지지막 패턴(116)은 식각되거나 손상되지 않아야 한다. 그러므로, 상기 식각 공정은 불순물이 도핑되지 않은 실리콘 산화물보다 불순물이 도핑된 실리콘 산화물에 대하여 높은 식각 선택성을 가지는 물질을 사용하여 식각 공정을 수행하여야 한다. 예를 들면, 불순물이 도핑되지 않은 실리콘 산화물과 비교하여 불순물이 도핑된 실리콘 산화물에 대하여 약 5배 이상의 식각 선택성을 가지는 물질을 사용하여 상기 식각 공정을 수행하는 것이 바람직하다.As described above, when the first
추가적으로, 제1 몰드막 패턴(104b) 및 희생막 패턴(114)을 선택적으로 식각하기 이전에, 제1 몰드막 패턴(104b) 및 희생막 패턴(114)의 표면을 전처리하는 공정을 더 포함할 수 있다. 즉, 상기 전처리 공정은 제1 몰드막 패턴(104b) 및 희생막 패턴(142)의 표면 상에 존재하는 비 도핑된 산화물 예를들어 자연 산화막을 먼저 제거하는 공정이다. 이와같이, 상기 자연 산화막을 제거하기 위한 전처리 공정을 수행하면, 보다 효과적으로 제1 몰드막 패턴(104b) 및 희생막 패턴(142)을 선택적으로 식각할 수 있다.In addition, the method further includes a step of pre-treating the surfaces of the first
상기 표면 전처리 공정은 희석된 불산을 사용하는 습식 클리닝으로 수행될 수 있다. 이와는 달리, 상기 표면 전처리 공정은 희석된 불화 수소 가스 및 NH3를 사용하는 건식 클리닝, 불화 수소 가스 및 알코올을 사용하는 건식 클리닝으로 수행될 수 있다. 또한, 플라즈마 상태에서 불화 수소, NF3중 적어도 어느 하나를 주요 처리 가스로 사용하는 건식 클리닝으로 수행될 수 있다. 필요에 따라, 상기 주요 처리 가스와 더불어, H2, N2, NH3 중 적어도 어느 하나를 추가적으로 더 첨가하여 사용할 수도 있다. 상기 표면 전처리 공정을 수행함으로써, 상기 제1 몰드막(126)과 후속에 형성되는 제2 몰드막(132)의 계면에 비도핑된 산화물이 포함되지 않도록 할 수 있다.The surface pretreatment process may be performed by wet cleaning using dilute hydrofluoric acid. Alternatively, the surface pretreatment process may be performed with dry cleaning using diluted hydrogen fluoride gas and NH 3 , hydrogen fluoride gas and dry cleaning using alcohol. Further, it can be performed by dry cleaning using at least one of hydrogen fluoride and NF 3 as a main process gas in a plasma state. If necessary, at least one of H 2 , N 2 and NH 3 may be further added in addition to the main process gas. By performing the surface preprocessing process, the non-doped oxide may not be included in the interface between the first mold film 126 and the second mold film 132 formed subsequently.
또한, 상기 전처리 공정을 수행한 다음 상기 제1 몰드막 패턴(104b), 및 희생막 패턴(114)을 선택적으로 식각하는 공정은 불화 수소를 포함하는 물질을 사용하여 수행될 수 있다.In addition, the step of selectively etching the first
일 예로, 상기 식각 공정은 불화 수소 가스를 사용하여 수행할 수 있다. 상기 식각 공정은 압력 조절이 가능한 식각 챔버 내에서 수행될 수 있다.For example, the etching process may be performed using hydrogen fluoride gas. The etching process may be performed in a pressure adjustable etching chamber.
다른 예로, 상기 식각 공정은 불화 수소 및 탈이온수를 포함하는 불화 수소 수용액을 제조한 후, 상기 수용액을 기화시켜 제조된 불화 수소를 포함하는 수증기를 사용하여 식각 공정을 수행할 수 있다. 구체적으로, 상기 불화 수소 약 35 중량％ 내지 45 중량％ 및 여분의 탈이온수를 포함하는 수용액을 제조한 후, 상기 수용액을 기화시켜 형성된 불화 수소를 포함하는 수증기를 사용하여 상기 식각 공정을 수행할 수 있다. 상기 식각 공정시의 공정 온도는 15 내지 100℃일 수 있다.As another example, the etching process may be performed by using an aqueous hydrogen fluoride solution containing hydrogen fluoride and deionized water, and then using water vapor containing hydrogen fluoride produced by vaporizing the aqueous solution. Specifically, the etching process may be performed using water vapor containing hydrogen fluoride formed by vaporizing the aqueous solution after preparing an aqueous solution containing about 35% by weight to 45% by weight of the hydrogen fluoride and excess deionized water have. The process temperature during the etching process may be 15 to 100 캜.
또 다른 예로, 상기 식각 공정은 불화 수소, 유기 용매, 계면 활성제 및 탈이온수를 포함하는 용액일 수 있다. 상기 유기 용매는 알콜, 카르복실산, 케톤, 에테르 또는 에스테르와 같이 유전 상수가 약 30dyn/cm2 이하인 물질을 사용할 수 있다. 상기 식각 물질은 약 0.01 중량％ 내지 약 10 중량％의 불화 수소, 약 0.01 내지 약 10 중량％의 탈이온수, 약 0.0001 중량％ 내지 약 2 중량％의 계면 활성제 및 유기 용매를 포함할 수 있다. 예를 들면, 상기 식각 공정은 SFMd-5 (상품명, 다이킨, 일본)를 사용하여 수행될 수 있다. 상기 식각 공정시의 공정 온도는 15 내지 100℃일 수 있다. 상기 식각 공정은 상기 식각액에 디핑하는 방식의 배치식 설비 또는 스핀 방식의 매엽식 설비에서 수행될 수 있다.As another example, the etching process may be a solution comprising hydrogen fluoride, an organic solvent, a surfactant, and deionized water. The organic solvent may be a material having a dielectric constant of about 30 dyn / cm 2 or less such as an alcohol, a carboxylic acid, a ketone, an ether, or an ester. The etchant may comprise from about 0.01 wt% to about 10 wt% hydrogen fluoride, from about 0.01 wt% to about 10 wt% deionized water, from about 0.0001 wt% to about 2 wt% surfactant, and an organic solvent. For example, the etching process may be performed using SFMd-5 (trade name, Daikin, Japan). The process temperature during the etching process may be 15 to 100 캜. The etching process may be performed in a batch type plant in which dipping is performed in the etchant or in a single wafer plant in a spin type.
또 다른 예에 따르면, 상기 식각 물질은 황산, 불화 수소 및 탈이온수를 포함할 수 있다. 예를 들면, 상기 식각 물질을 약 0.01 중량％ 내지 약 10 중량％의 불산, 70 중량％ 내지 99 중량％의 황산 및 탈이온수를 포함할 수 있다. 상기 식각 공정시의 공정 온도는 15 내지 150℃일 수 있다. 상기 식각 공정은 상기 식각액에 디핑하는 방식의 배치식 설비 또는 스핀 방식의 매엽식 설비에서 수행될 수 있다.According to another example, the etch material may comprise sulfuric acid, hydrogen fluoride, and deionized water. For example, the etchant may comprise from about 0.01 wt% to about 10 wt% hydrofluoric acid, from 70 wt% to 99 wt% sulfuric acid, and deionized water. The process temperature during the etching process may be 15 to 150 ° C. The etching process may be performed in a batch type plant in which dipping is performed in the etchant or in a single wafer plant in a spin type.
도 3은 본 실시예에서 하부 전극 및 지지막 패턴의 평면도이다.3 is a plan view of the lower electrode and the supporting film pattern in this embodiment.
도 4는 본 실시예에서 하부 전극 및 지지막 패턴의 사시도이다.4 is a perspective view of the lower electrode and the support film pattern in this embodiment.
도 3 및 도 4에 도시된 것과 같이, 상기 지지막 패턴(116)은 상기 하부 전극(112)들의 일 측벽과 접촉하면서 연장되는 형상을 갖는다. 또한, 상기 지지막 패턴(116)은 상기 하부 전극(112)의 중심부의 측벽과 접촉된다. 따라서, 라인 형상을 갖는 상기 지지막 패턴(116)에 의해 상기 하부 전극(112)이 서로 지지된다.As shown in FIGS. 3 and 4, the
본 실시예에서, 상기 지지막 패턴(116)은 우수한 갭 필 특성을 가지면서 고밀도를 갖는 물질로 이루어짐으로써 상기 지지막 패턴(116)을 형성할 때 발생되는 불량을 감소시킬 수 있다.In this embodiment, the
또한, 본 실시예와 같이, 상기 지지막 패턴(116)을 실리콘 산화물을 사용하는 경우에는, 실리콘 질화물을 사용하는 경우에 비해 하부 전극과의 스트레스가 감소된다.Also, as in the present embodiment, when silicon oxide is used for the supporting
도 1h를 참조하면, 상기 하부 전극(112) 및 지지막 패턴(116) 상에 유전막(118) 및 상부 전극(120)을 형성한다. 상기 유전막(118)은 실리콘 산화물 또는 고유전율 물질을 사용하여 형성될 수 있다. 상부 전극(120)은 불순물 도핑된 폴리실리콘, 금속 또는 금속 질화물을 사용하여 형성될 수 있다.Referring to FIG. 1 H, a
본 실시예에 따르면, 높은 종횡비를 가지는 커패시터(122)의 형성 시, 제1 및 제2 몰드막의 높이에 따라 지지막 패턴(116)이 형성되는 위치를 조절할 수 있다. 따라서, 지지막 패턴(116)을 하부 전극(112)의 측벽 중앙 부분에 용이하게 위치시킬 수 있어 하부 전극(112)의 측벽 중앙 부분이 기울거나 휘는 현상을 막을 수 있다.According to the present embodiment, when the
또한, 본 실시예에 따르면, 상기 지지막 패턴(116)은 트렌치(106) 내부에 불순물을 포함하지 않는 산화물을 채워넣고 이를 연마하는 다마신 방식으로 형성된다. 이와같이, 갭필 특성이 우수한 불순물을 포함하지 않은 산화물을 상기 트렌치 내부를 채움으로써, 상기 지지막 패턴(116)을 형성할 때 발생되는 불량을 감소시킬 수 있다.
Also, according to the present embodiment, the
도 5a 내지 도 5c는 도 1h에 도시된 커패시터를 포함하는 디램 소자의 제조 방법을 설명하기 위한 단면도이다.5A to 5C are cross-sectional views illustrating a method of manufacturing a DRAM including a capacitor shown in FIG. 1H.
도 5a를 참조하면, 반도체 기판(50) 상에 패드 산화막(도시안함) 및 실리콘 질화막(도시안함)을 순차적으로 형성한다. 기판(50)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 등의 반도체 기판, SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판등을 포함할 수 있다.Referring to FIG. 5A, a pad oxide film (not shown) and a silicon nitride film (not shown) are sequentially formed on a
상기 실리콘 질화막 상에 포토레지스트 패턴(도시안함)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 노출된 실리콘 질화막 및 패드 산화막을 순차적으로 식각하여 패드 산화막 패턴 및 실리콘 질화막 패턴을 포함하는 제1 하드 마스크 패턴(도시안함)을 형성한다.A photoresist pattern (not shown) is formed on the silicon nitride film. The exposed silicon nitride film and the pad oxide film are sequentially etched using the photoresist pattern as an etch mask to form a first hard mask pattern (not shown) including a pad oxide film pattern and a silicon nitride film pattern.
상기 제1 하드 마스크 패턴을 식각 마스크로 사용하여 상기 노출된 기판(50)을 식각하여 트렌치(52)를 형성한다. 상기 트렌치(52)를 메우도록 갭 매립 특성이 우수한 실리콘 산화막을 형성한다. 상기 실리콘 산화막을 에치백 또는 화학 기계적 연마공정으로 연마하여 상기 트렌치(52) 내부에 소자 분리막 패턴(54)을 형성한다. 상기 소자 분리막 패턴(54)에 의해 상기 기판(50) 표면은 필드 영역 및 액티브 영역으로 구분된다.The exposed
상기 기판(50) 상에 게이트 산화막(56)을 형성하고, 상기 게이트 산화막(56) 상에 게이트 전극(58) 및 제2 하드 마스크 패턴(60)이 적층된 게이트 구조물을 형성한다.A
또한, 상기 게이트 구조물 양측에는 실리콘 질화물로 이루어진 스페이서(62)를 형성한다. 상기 게이트 구조물 및 스페이서(62)를 마스크로 이용하여 불순물을 이온 주입함으로써, 상기 게이트 구조물 양측의 기판(50) 아래로 소오스/드레인으로 제공되기 위한 제1 및 제2 불순물 영역(64a, 64b)을 형성한다.
상기 게이트 구조물을 충분히 매립하는 제1 층간 절연막(66)을 형성하고, 상기 제1 층간 절연막(66)을 관통하여 상기 제1 및 제2 불순물 영역(64a, 64b)과 각각 전기적으로 접속하는 제1 콘택 패드(68) 및 제2 콘택 패드(70)들을 형성한다.A first
도 5b를 참조하면, 상기 제1 층간 절연막(66) 상에 제2 층간 절연막(72)을 형성한다. 상기 제2 층간 절연막(72)을 관통하여 상기 제1 콘택 패드(68)와 접촉하는 비트 라인 콘택(74)을 형성한다. 상기 비트 라인 콘택(74)은 상기 제1 콘택 패드(68)를 통해 상기 제1 불순물 영역(64a)과 전기적으로 연결된다. 또한, 상기 제2 층간 절연막(72) 상에 상기 비트 라인 콘택(74) 상에 비트 라인(76)을 형성한다.Referring to FIG. 5B, a second
계속하여, 상기 비트 라인(76)을 덮으면서 상기 제2 층간 절연막(72) 상에 제3 층간 절연막(78)을 형성한다. 제3 층간 절연막(78)은 실리콘 산화물을 화학 기상 증착법에 의해 증착시켜 형성할 수 있다.Subsequently, a third
상기 제3 층간 절연막(78) 및 제2 층간 절연막(72)의 일부분을 식각하여 상기 제2 콘택 패드(70)의 상부면을 노출시키는 콘택홀(도시되지 않음)들을 형성한다. 상기 콘택홀 내에 도전 물질을 매립하고 상기 도전 물질을 연마하여 스토리지 노드 콘택(80)을 형성한다. 상기 스토리지 노드 콘택(80)은 상기 제2 콘택 패드(70)를 통해 제2 불순물 영역(64b)과 전기적으로 연결된다.A part of the third
상기 설명한 공정을 통해, 디램 셀의 선택 트랜지스터의 불순물 영역들과 연결되는 배선들이 형성된다.Through the above-described process, wirings are formed which are connected to the impurity regions of the selection transistor of the DRAM cell.
도 5c를 참조하면, 상기 제3 층간 절연막(78) 상에 식각 저지막 패턴(102a)을 형성한다. 또한, 상기 스토리지 노드 콘택(80)과 전기적으로 연결되는 커패시터(122)를 형성한다. Referring to FIG. 5C, an etching
상기 커패시터(122)는 상기 도 1a 내지 도 1h를 참조로 설명한 것과 동일한 공정을 통해 형성할 수 있다. 특히, 상기 커패시터(122)의 하부 전극(112)을 형성하기 위한 개구부(1d, 110)를 형성할 때, 상기 개구부(110)의 저면에 상기 스토리지 노드 콘택(80)의 적어도 일부분이 노출되도록 하여야 한다.The
상기 공정을 수행함으로써, 실리콘 산화물로 이루어지는 지지막 패턴을 포함하고, 높은 커패시턴스를 갖는 커패시터를 형성할 수 있다. 또한, 상기 커패시터를 포함하는 디램 소자를 완성할 수 있다.
By performing the above-described process, a capacitor including a support film pattern made of silicon oxide and having a high capacitance can be formed. Further, a DRAM device including the capacitor can be completed.
실시예 2Example 2
도 6a 내지 도 6d는 본 발명의 실시예 2에 따른 디램 소자의 제조 방법을 설명하기 위한 단면도이다. 이하에서 설명하는 디램 소자는 수직 필러 트랜지스터를 포함한다.6A to 6D are cross-sectional views illustrating a method of manufacturing a DRAM device according to a second embodiment of the present invention. The DRAM device described below includes a vertical filler transistor.
도 6a를 참조하면, 반도체 기판(10)에 셸로우 트렌치 소자 분리 공정을 수행함으로써 액티브 영역 및 소자 분리 영역(10a)을 구분한다. 상기 액티브 영역은 고립된 패턴 형상을 가지면서 규칙적인 배열을 갖도록 형성된다. 상기 액티브 영역을 형성한 이 후에, 불순물 도핑 공정을 수행하여 제1 불순물 영역(12)을 형성한다. 또한, 트랜지스터의 문턱 전압을 조절하기 위한 채널 도핑 공정도 수행될 수 있다.Referring to FIG. 6A, the active region and the
이 후, 상기 액티브 영역의 기판 상에 단결정 에피택셜 패턴(28)을 형성한다.Thereafter, a single
상기 단결정 에피택셜 패턴(28)을 형성하는 방법의 일 예로, 먼저 상기 반도체 기판(10) 상에 상기 제1 불순물 영역(12)의 일부를 노출시키는 홀들을 포함하는 희생막 구조물(22)을 형성한다. 상기 희생막 구조물(22)은 패드 산화막(14), 제1 실리콘 질화막(16), 실리콘 산화막(18) 및 제2 실리콘 질화막(20)이 적층된 형상을 갖는다.As an example of the method for forming the single
상기 고립된 단위 액티브 영역 상에는 2개의 단결정 에피택셜 패턴(28)이 형성되어야 한다. 그러므로, 상기 홀은 고립된 단위 액티브 영역 상에 서로 이격되도록 각각 2개씩 형성되어야 한다.Two monocrystalline
다음에, 상기 홀들의 내측벽에 이너 스페이서(24)를 형성한다. 상기 이너 스페이서(24)가 형성된 홀 내부에 단결정 에피택셜 패턴(28)을 형성한다. 상기 단결정 에피택셜 패턴(28) 및 희생막 구조물(22) 상에 보호막(30)을 형성한다.Next, an
도 6b를 참조하면, 상기 보호막(30) 및 희생막 구조물(22)을 패터닝한다. 이 때, 상기 기판(10) 표면이 노출되지 않도록 상기 희생막 구조물(22)에 포함된 패드 산화막(14) 및 실리콘 질화막(16)이 남아있도록 한다. 상기 단결정 에피택셜 패턴(28)은 비정질 실리콘을 증착한 후, 이를 레이저에 의하여 상전이시키는 레이저 에피택셜 성장 공정을 통해 형성할 수 있다.Referring to FIG. 6B, the
상기 단결정 에피택셜 패턴(28)의 측벽에 형성되어 있는 이너 스페이서(24)를 제거한다. 상기 제거는 등방성 식각 공정을 통해 수행될 수 있다. 후속 공정을 통해, 상기 이너 스페이서(24)가 제거되어 생성된 갭 부분에 게이트 구조물이 형성된다.The
도 6c를 참조하면, 상기 단결정 에피택셜 패턴(28) 측벽에 게이트 절연막(32)을 형성한다. 일 예로, 상기 게이트 절연막(32)은 열 산화 공정을 통해 형성할 수 있다. 이 후, 상기 게이트 절연막(32) 상에 상기 단결정 에피택셜 패턴(28)의 측벽을 둘러싸면서 라인 형상을 갖는 게이트 전극(34)을 형성한다.Referring to FIG. 6C, a
다음에, 상기 단결정 에피택셜 패턴(28)의 콘택 형성부에 불순물을 도핑시켜 제2 불순물 영역(36)을 형성한다. 상기 제2 불순물 영역(36)을 형성하는 공정은 이 전의 단계에서 미리 수행할 수도 있다. 즉, 상기 제2 불순물 영역 형성 공정은 상기 단결정 에피택셜 패턴(28)을 형성한 다음에, 상기 단결정 에피택셜 패턴(28)을 덮는 제1 층간 절연막(38)을 형성하는 공정 전에 어느 단계에서 수행되어도 상관없다. 이로써, 상기 기판(10) 상에 디램 셀 내의 스위칭 소자로 사용되는 수직 필러 트랜지스터를 완성한다.Next, a
계속하여, 상기 수직 필러 트랜지스터를 덮는 제1 층간 절연막(38)을 형성한다. 상기 제1 층간 절연막(38)의 일부 영역을 식각함으로써 상기 단결정 에피택셜 패턴(28)들 사이의 액티브 영역 표면을 노출하는 콘택홀을 형성한다.Subsequently, a first
상기 콘택홀 내부를 채우면서 상기 제1 층간 절연막(38)을 덮도록 제1 도전막을 형성한다. 상기 제1 도전막은 비트 라인 콘택 및 비트 라인을 형성하기 위한 것이다. 상기 제1 도전막은 2층 이상의 도전 물질을 증착하여 형성할 수도 있다. 상기 제1 도전막 상에는 하드 마스크 패턴(도시안함)을 형성한다. 상기 하드 마스크 패턴은 게이트 전극(34)의 연장 방향과 수직한 방향으로 연장되는 라인 형상을 갖는다. 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 제1 도전막을 식각함으로써, 비트 라인 콘택(40) 및 비트 라인(42)을 형성한다.A first conductive layer is formed so as to cover the first
이와는 달리, 상기 비트 라인 콘택(40)을 먼저 형성하고 난 다음, 별도로 상기 비트 라인(42)을 형성할 수도 있다.Alternatively, the
도 6d를 참조하면, 상기 비트 라인(42)을 덮도록 제2 층간 절연막(44)을 형성한다. 상기 제2 층간 절연막(44), 제1 층간 절연막(38) 및 보호막(30)의 일부 영역을 순차적으로 식각함으로써, 상기 단결정 에피택셜 패턴(28)의 상부면을 각각 노출하는 콘택홀들을 형성한다. 이 후, 상기 콘택홀들 내부에 도전 물질을 채워넣음으로써 스토리지 노드 콘택(46)을 형성한다.Referring to FIG. 6D, a second
이 후, 도 6d에 도시된 것과 같이, 상기 제2 층간 절연막(44) 상에 식각 저지막 패턴(102a)을 형성한다. 또한, 상기 스토리지 노드 콘택(46)과 전기적으로 연결되는 커패시터(122)를 형성한다.Thereafter, as shown in FIG. 6D, an etching
상기 커패시터(122)는 상기 도 1a 내지 도 h를 참조로 설명한 것과 동일한 공정을 통해 형성할 수 있다. 특히, 상기 커패시터(122)의 하부 전극(112)을 형성하기 위한 개구부를 형성할 때, 상기 개구부의 저면에 상기 스토리지 노드 콘택(46)의 적어도 일부분이 노출되도록 하여야 한다.The
상기 공정을 수행함으로써, 실리콘 산화물로 이루어지는 지지막 패턴(116)을 포함하고, 높은 커패시턴스를 갖는 커패시터를 형성할 수 있다. 또한, 상기 커패시터를 포함하는 디램 소자를 완성할 수 있다.By performing the above process, a capacitor including the
상기에서 설명한 것과 같이, 기판에 선택 트랜지스터 및 비트 라인을 포함하는 배선들을 형성하고, 각 실시예에 따른 커패시터들을 형성함으로써 디램 소자와 같은 다양한 반도체 소자들을 제조할 수 있다.
As described above, various semiconductor elements such as a DRAM device can be manufactured by forming wirings including select transistors and bit lines on a substrate, and forming capacitors according to each embodiment.
실시예 3Example 3
도 7a 내지 도 7e는 본 발명의 실시예 3에 따른 디램 소자 제조 방법을 설명하기 위한 단면도이다.7A to 7E are cross-sectional views for explaining a method of manufacturing a semiconductor device according to a third embodiment of the present invention.
도 7a를 참조하면, 반도체 기판(200)을 마련한다. 상기 반도체 기판(200) 상에 하부 구조물들을 형성한다.Referring to FIG. 7A, a semiconductor substrate 200 is provided. And the lower structures are formed on the semiconductor substrate 200.
도시된 것과 같이, 트랜지스터, 비트 라인 및 배선등이 형성될 수 있다. 상기 하부 구조물은 도 5a 및 도 5b를 참조로 설명한 공정을 통해 형성될 수 있다. 도시하지는 않았지만, 이와는 달리, 상기 하부 구조물은 6a 내지 6d를 참조로 설명한 공정을 통해 형성될 수 있다.As shown, transistors, bit lines, wirings, and the like can be formed. The substructure may be formed through the process described with reference to FIGS. 5A and 5B. Alternatively, although not shown, the substructure may be formed through the process described with reference to 6a to 6d.
상기 하부 구조물이 형성된 기판(200) 상에 식각 저지막(202)을 형성한다. 상기 식각 저지막(202) 상에 상기 제1 몰드막(도시안함)을 형성한다. 상기 제1 몰드막은 불소(F), 붕소(B) 및 인(P) 중 적어도 하나의 불순물을 포함하는 실리콘 산화물로 형성될 수 있다. 예를 들면, 제1 몰드막은 BPSG (borophophosilicate glass), FSG (Flourosilicated galss) 또는 PSG (phosphosilicate glass)로 형성될 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다. 상기 제1 몰드막의 일부 영역을 식각하여 트렌치(206)를 형성한다. 상기 트렌치(206)를 형성하는 공정은 도 2를 참조로 설명한 것과 동일하다. 이로써, 트렌치(206)를 포함하는 예비 제1 몰드막 패턴(204a)을 형성한다.An
상기 트렌치(206) 내부를 채우면서 상기 예비 제1 몰드막 패턴(204a) 상에 지지막(208)을 형성한다. 본 발명의 일 실시예로, 상기 지지막(208)은 상기 제1 몰드막과의 높은 식각 선택비를 가지면서 상기 제1 몰드막과는 다른 실리콘 산화물로 형성될 수 있다. 즉, 상기 지지막은 불순물을 포함하지 않는 실리콘 산화물을 사용하여 형성될 수 있다. 보다 구체적으로, 상기 지지막은 USG (undoped silicate galss), SOG (spin on glass), TEOS (tetraethyl orthosilicate), PE-TEOS (plasma-enhanced tetraethyl orthosilicate)로 형성될 수 있다. 또한, 상기 지지막(208)은 HDP-CVD 산화물 (high-density plasma chemical vapor deposition), PE-CVD 산화물 (plasma-enhanced chemical vapor deposition) 또는 LP-CVD (low pressure chemical vapor deposition) 산화물로 형성될 수 있다.A
상기 지지막(208)은 우수한 갭필 특성을 가져서 상기 트렌치(206) 내부를 보이드 또는 시임없이 채워지는 것이 바람직하다. 또한, 상기 트렌치 (206)내부에 채워지는 지지막(208)은 막의 밀도가 높고, 막 내에 원자의 베이컨시(vacancy) 없이 치밀한 원자 결합을 갖는 것이 바람직하다. 그러므로, 상기 지지막(208)은 HDP-CVD 산화물로 형성되는 것이 바람직하다.The
이와는 다른 실시예로, 상기 지지막(208)은 실리콘 질화물로 이루어질 수 있다. 이외에도, 상기 지지막(208)은 상기 제1 몰드막과 높은 식각 선택비를 갖는 절연 물질로 이루어질 수 있다.In another embodiment, the
이하에서는 상기 지지막(208)이 불순물을 포함하지 않는 실리콘 산화물을 사용하여 형성되는 것을 설명한다. 그러나, 상기 지지막이 다른 물질로 형성되더라도 이하에서 설명하는 공정들을 동일하게 적용시킬 수 있다.Hereinafter, it is described that the
도 7b를 참조하면, 상기 예비 제1 몰드막 패턴(204a)의 상부면이 노출되도록 상기 지지막(208)을 평탄화함으로써, 상기 트렌치 내부에 예비 지지막 패턴(208a)을 형성한다. 상기 평탄화 공정은 화학 기계적 연마 공정 또는 에치백 공정을 포함한다.Referring to FIG. 7B, the
상기 예비 제1 몰드막 패턴(204a) 및 예비 지지막 패턴(208a) 상에 제2 몰드막(210)을 형성한다. 상기 제2 몰드막(210)은 상기 예비 지지막 패턴(208a)과 높은 식각 선택비를 갖는 물질로 형성되는 것이 바람직하다.A
그러므로, 본 실시예에서, 상기 제2 몰드막(210)은 불순물이 도핑된 실리콘 산화물로 형성될 수 있다. 또한, 상기 제2 몰드막(210)은 상기 제1 몰드막과 동일한 물질로 형성될 수도 있다.Therefore, in this embodiment, the
추가적으로, 상기 제2 몰드막(210)을 형성하기 이 전에, 상기 예비 제1 몰드막 패턴(204a) 및 예비 지지막 패턴(208a)의 표면 전처리를 수행할 수 있다. 상기 표면 전처리는 상기 예비 제1 몰드막 패턴(204a) 표면에 불순물이 도핑되지 않은 자연 산화물을 제거하기 위한 공정이다. 상기 표면 전처리는 도 1g를 참조로 설명한 것과 동일한 공정으로 수행할 수 있다.In addition, before the formation of the
한편, 상기 예비 지지막 패턴(208a)이 실리콘 질화물로 형성된 경우에는, 상기 제2 몰드막(210)은 불순물이 도핑된 실리콘 산화물 또는 불순물이 도핑되지 않은 실리콘 산화물로 형성될 수 있다. 상기 실리콘 질화물은 불순물의 도핑 여부와 상관없이 실리콘 산화물에 대해 높은 식각 선택비를 갖기 때문이다.Meanwhile, when the preliminary
상기 예비 제1 몰드막 패턴(204a) 및 제2 몰드막(210)의 높이는 하부 전극(212)의 높이를 결정한다. 그러므로, 상기 제2 몰드막(210)의 높이를 조절함으로써 상기 하부 전극(212)의 높이를 조절할 수 있다.The heights of the preliminary first
상기 제2 몰드막(210)은 평탄면을 갖는 예비 제1 몰드막 패턴(204a)및 예비 지지막 패턴(208a) 상에 형성된다. 이와같이, 상기 제2 몰드막(210)은 좁은 갭 내부에 형성되지 않기 때문에, 상기 제2 몰드막(210)의 갭 필 특성이 양호하지 않더라도 상기 제2 몰드막(210)에 보이드 또는 시임이 발생되지 않는다.The
도 7c를 참조하면, 상기 예비 제1 몰드막 패턴(204a) 및 제2 몰드막(210) 상에 식각 마스크 패턴(도시안함)을 형성한다. 상기 식각 마스크 패턴을 이용하여 상기 제2 몰드막(210), 예비 제1 몰드막 패턴(204a) 및 예비 지지막 패턴(208a)을 이방성 식각한다. 계속하여, 상기 예비 제1 몰드막 패턴(204a) 아래의 식각 저지막(202)을 이방성 식각함으로써 개구부를 형성한다. 상기 식각 공정을 수행함으로써 하부 전극을 지지하는 지지막 패턴(216)이 완성된다. 또한, 상기 예비 제1 몰드막 패턴(204a)은 제1 몰드막 패턴(204b)이 되고, 상기 제2 몰드막(210)은 제2 몰드막 패턴(210a)이 된다.Referring to FIG. 7C, an etch mask pattern (not shown) is formed on the preliminary first
상기 식각 공정에서, 상기 개구부는 상기 예비 지지막 패턴(208a)의 측벽 일부를 관통하도록 형성되어야 한다. 따라서, 상기 개구부를 형성하는 중에 상기 예비 지지막 패턴(208a) 측벽 일부가 식각되어 지지막 패턴(216)이 형성된다. 또한, 상기 개구부의 일부 측벽에는 상기 지지막 패턴(216)이 노출된다.In the etching process, the opening must be formed to penetrate a part of the side wall of the preliminary
상기 개구부의 측벽 및 저면과, 상기 제2 몰드막 패턴(210a)의 상부면을 따라 균일하게 도전막을 형성한다. 상기 도전막이 형성되어 있는 상기 개구부 내부를 충분히 매립하도록 희생막(도시안함)을 형성한다. 상기 희생막은 상기 지지막 패턴과 높은 식각 선택비를 갖는 물질로 형성될 수 있다. 또한, 상기 희생막은 상기 예비 제1 몰드막 패턴 및 제2 몰드막(204a, 210)과 동일하거나 유사한 식각 선택비를 갖는 물질로 형성될 수 있다.A conductive film is uniformly formed along the sidewalls and the bottom of the opening and the upper surface of the second
계속하여, 제2 몰드막 패턴(210a)의 상부면이 노출되도록 상기 희생막 및 도전막을 평탄화하여 실린더형의 하부 전극(212)을 형성한다. 또한, 상기 평탄화 공정을 통해, 상기 개구부 내에는 희생막 패턴(214)이 형성된다.Subsequently, the sacrificial layer and the conductive layer are planarized so as to expose the upper surface of the second
도 7d를 참조하면, 식각 공정을 통해 상기 제1 몰드막 패턴(204b), 제2 몰드막 패턴(210a)및 희생막 패턴(214)을 선택적으로 제거하여 상기 실린더형의 하부 전극(212)의 내, 외부 측벽을 외부에 노출시킨다. 상기 식각 공정에서 상기 지지막 패턴(216)은 식각되지 않도록 하여야 한다. 따라서, 상기 식각 공정을 수행하고 나면, 상기 하부 전극(212)들에는 상기 하부 전극들을 지지하는 지지막 패턴(216)들이 접촉되어 있게 된다.Referring to FIG. 7D, the first
상기 제1 몰드막 패턴(204b), 제2 몰드막 패턴(210a)및 희생막 패턴(214)을 선택적으로 제거하기 이 전에 전처리 공정을 더 수행할 수도 있다. 상기 전처리 공정 및 상기 제1 몰드막 패턴(204b), 제2 몰드막 패턴(210a)및 희생막 패턴(214)을 선택적으로 제거하는 공정은 도 1g를 참조로 설명한 것과 동일하다.The pre-processing may be further performed before the first
한편, 상기 지지막 패턴이 실리콘 질화물로 형성된 경우에는 불화 수소, 불화 암모늄(NH4F) 및 탈이온수를 포함하는 BOE (Buffered Oxide Etch)용액으로 상기 제1 몰드막 패턴(204b), 제2 몰드막 패턴(210a) 및 희생막 패턴(214)을 선택적으로 제거할 수 있다. 또한, 이 경우에는 전처리 공정이 요구되지 않는다.On the other hand, when the support film pattern is formed of silicon nitride, the first
도 7e를 참조하면, 상기 하부 전극(212) 및 지지막 패턴(216) 상에 유전막(218) 및 상부 전극(220)을 형성한다.Referring to FIG. 7E, a
또한, 도시하지는 않았지만, 상기 실시예 3의 커패시터를 포함하는 다양한 구조의 디램 소자를 형성할 수 있다.
Although not shown, a DRAM device having various structures including the capacitor according to the third embodiment can be formed.
실시예 4Example 4
도 8a 내지 도 8d는 본 발명의 실시예 4에 따른 디램 소자 제조 방법을 설명하기 위한 단면도이다.8A to 8D are cross-sectional views for explaining a method of manufacturing a semiconductor device according to a fourth embodiment of the present invention.
실시예 3의 디램 소자에 포함된 커패시터는 하나의 하부 전극에 2개 이상의 지지막 패턴이 구비된다.The capacitor included in the DRAM device of Example 3 is provided with two or more supporting film patterns on one lower electrode.
도 8a를 참조하면, 먼저 도 7a 및 도 7b에서 설명한 공정들을 수행하여, 도 7b에 도시된 구조를 형성한다. 다음에, 상기 예비 제1 몰드막 패턴(204a) 및 예비 지지막 패턴(208a) 상에 제2 몰드막(도시안함)을 형성한다.Referring to FIG. 8A, first, the processes illustrated in FIGS. 7A and 7B are performed to form the structure shown in FIG. 7B. Next, a second mold film (not shown) is formed on the preliminary first
상기 제2 몰드막에 상부 지지막 패턴을 형성하기 위한 제2 트렌치(252)를 형성함으로써 예비 제2 몰드막 패턴(250)을 형성한다. 계속하여, 상기 제2 트렌치(252) 내부를 채우면서 상기 예비 제2 몰드막 패턴(250) 상에 제3 몰드막(254)을 형성한다.A second preliminary
상기 제2 몰드막은 상기 예비 지지막 패턴(208a)과 높은 식각 선택비를 갖는 물질로 형성된다. 또한, 상기 제3 몰드막(254)은 상기 제2 몰드막과 높은 식각 선택비를 갖는 물질로 형성된다.The second mold film is formed of a material having a high etch selectivity with the
그러므로, 본 실시예에서, 상기 제2 몰드막은 불순물이 도핑된 실리콘 산화물로 형성될 수 있다. 또한, 상기 제3 몰드막(254)은 불순물이 도핑되지 않은 실리콘 산화물로 형성될 수 있다. 즉, 상기 제2 몰드막은 상기 예비 제1 몰드막 패턴(204a)과 동일한 물질로 형성될 수 있다. 또한, 상기 제3 몰드막(254)은 상기 예비 지지막 패턴(208a)과 동일한 물질로 형성될 수도 있다.Therefore, in this embodiment, the second mold film may be formed of impurity-doped silicon oxide. In addition, the
이와는 달리, 상기 예비 지지막 패턴(208a)과 제3 몰드막(254)은 서로 다른 물질로 형성될 수도 있다. 즉, 상기 예비 지지막 패턴(208a)과 제3 몰드막(254) 중 적어도 하나는 실리콘 질화물로 형성될 수도 있다.Alternatively, the preliminary
본 발명의 실시예들에 따르면, 예비 제1 몰드막 패턴(204a), 예비 제2 몰드막 패턴(250) 및 제3 몰드막(254)의 두께에 따라, 제1 및 제2 지지막 패턴이 형성되는 위치가 조절될 수 있으며, 결과적으로 제1 내지 제3 몰드막의 두께에 따라 제1 및 제2 지지막 패턴의 위치가 결정될 수 있다.According to the embodiments of the present invention, depending on the thickness of the preliminary first
도 8b를 참조하면, 상기 제3 몰드막(254) 상에 식각 마스크 패턴(도시안함)을 형성한다. 상기 식각 마스크 패턴을 이용하여 상기 제3 몰드막(254), 상기 예비 제2 몰드막 패턴(250), 예비 제1 몰드막 패턴(204a) 및 예비 지지막 패턴(208a)을 이방성 식각한다. 계속하여, 상기 예비 제1 몰드막 패턴(204a) 아래의 식각 저지막(202)을 이방성 식각함으로써 개구부(256)를 형성한다. 상기 식각 공정에서, 상기 개구부(256)는 상기 예비 지지막 패턴(208a)의 측벽 일부를 관통하도록 형성되어야 한다. 또한, 상기 개구부(256)는 상기 제2 트렌치(252) 내부에 위치하는 제3 몰드막(254)의 일부를 관통하도록 형성되어야 한다. 따라서, 상기 개구부(256)를 형성하는 중에 상기 예비 지지막 패턴(208a) 측벽 일부가 식각되어 제1 지지막 패턴(216)이 형성된다. 또한, 상기 예비 제1 및 제2 몰드막 패턴(204a, 250) 은 각각 제1, 제2 몰드막 패턴(204b, 250a)이 된다.Referring to FIG. 8B, an etch mask pattern (not shown) is formed on the
도 8c를 참조하면, 상기 개구부(256)의 측벽 및 저면과, 상기 제2 몰드막 패턴(250a)의 상부면을 따라 균일하게 도전막을 형성한다. 상기 도전막이 형성되어 있는 상기 개구부(256) 내부를 충분히 매립하도록 희생막을 형성한다. 상기 희생막은 상기 제1 및 제2 지지막 패턴(216, 258)과 높은 식각 선택비를 갖는 물질로 형성될 수 있다. 또한, 상기 희생막은 상기 제1 내지 제3 몰드막과 동일하거나 유사한 식각 선택비를 갖는 물질로 형성될 수 있다.Referring to FIG. 8C, a conductive film is uniformly formed along the sidewalls and the bottom of the
계속하여, 제3 몰드막(254)의 상부면이 노출되도록 상기 희생막 및 도전막을 제거하여 실린더형의 하부 전극(260)을 형성한다. 또한, 상기 제거 공정을 통해, 상기 개구부 내에는 희생막 패턴(262)이 형성된다.Subsequently, the sacrificial layer and the conductive layer are removed to expose the upper surface of the
상기 제2 몰드막 패턴(250a)의 상부면이 노출되도록 제3 몰드막(254)의 일부를 제거한다. 이 때, 상기 제2 트렌치(252) 내부에는 상기 제3 몰드막이 남아있도록 함으로써, 제2 지지막 패턴(258)을 형성한다. 상기 제2 지지막 패턴(258)은 상기 하부 전극(260)의 측벽 윗부분을 지지한다.A part of the
도 8d를 참조하면, 식각 공정을 수행하여 제2 몰드막 패턴(250a), 제1 몰드막 패턴(204b) 및 희생막(262)을 선택적으로 제거한다. 상기 식각 공정을 수행하면, 상기 하부 전극(260)의 내부 및 외부 측벽이 노출된다. 또한, 상기 하부 전극(260)의 측벽 하부는 상기 제1 지지막 패턴(216)에 의해 서로 지지된다. 이와같이, 제1 및 제2 지지막 패턴(216, 258)에 의해 상기 하부 전극(260)이 지지됨으로써 하부 전극(260)이 보다 안정적인 구조를 갖도록 할 수 있다.Referring to FIG. 8D, the second
상기 하부 전극(260), 제1 및 제2 지지막 패턴(216, 258) 상에 유전막(264) 및 상부 전극(268)을 형성한다.A
또한, 도시하지는 않았지만, 상기 실시예 4의 커패시터를 포함하는 다양한 구조의 디램 소자를 형성할 수 있다.
Although not shown, a DRAM device having various structures including the capacitor according to the fourth embodiment can be formed.
실시예 5Example 5
도 9a 내지 도 9c는 본 발명의 실시예 5에 따른 디램 소자 제조 방법을 설명하기 위한 단면도이다.9A to 9C are cross-sectional views illustrating a method for fabricating a DRAM device according to a fifth embodiment of the present invention.
도 9a를 참조하면, 기판(50) 상에 하부 구조물들을 형성한다. 이 후, 도 1a 내지 도 1c를 참조로 설명한 것과 동일한 공정을 수행한다. 이 때, 상기 제2 몰드막은 불순물이 도핑되지 않은 실리콘 산화물로 형성된다.Referring to FIG. 9A, substructures are formed on a
다음에, 도 9a에 도시된 것과 같이, 상기 제2 몰드막의 일부분을 식각함으로써, 제2 트렌치(272)를 형성한다. 상기 제2 트렌치(272)는 상기 제1 트렌치(206)와 동일한 형상을 가질 수도 있고, 상기 제1 트렌치(206)와는 다른 형상을 가질 수도 있다. 상기 제2 트렌치(272)를 형성하는 식각 공정에 예비 제2 몰드막 패턴(270)이 형성된다.Next, as shown in FIG. 9A, a
상기 제2 트렌치(272) 내부를 채우면서 상기 예비 제2 몰드막 패턴(270)상에 제3 몰드막(274)을 형성한다. 상기 제2 트렌치(272) 내부에 채워지는 제3 몰드막(274)은 후속 공정을 통해 제2 지지막 패턴으로 제공된다. 상기 제3 몰드막(274)은 상기 예비 제1 및 제2 몰드막 패턴(204a, 270) 각각에 대해 높은 식각 선택비를 갖는 물질로 형성될 수 있다. 일 예로, 상기 제3 몰드막(274)은 실리콘 질화물로 형성될 수도 있다.A
도 9b를 참조하면, 상기 제3 몰드막(274), 예비 제2 몰드막 패턴(270), 예비 제1 몰드막 패턴(204a) 및 식각 저지막(202)을 관통하는 개구부를 형성한다. 이로써, 제1 내지 제3 몰드막 패턴(204b, 270)을 형성한다.Referring to FIG. 9B, an opening is formed through the
상기 개구부 표면에 하부 전극(260)을 형성한다. 상기 하부 전극(260) 내부에는 희생막 패턴(262)을 형성한다. 상기 하부 전극(260) 및 희생막 패턴(262)은 도 1e에서 설명한 것과 동일한 공정을 수행하여 형성될 수 있다.A
계속하여, 상기 제2 몰드막 패턴(270)의 상부면이 노출되도록 상기 제3 몰드막 패턴을 선택적으로 식각한다. 이 때, 상기 제2 트렌치(272) 내부에 위치하는 제3 몰드막 패턴은 남아있도록 하면서 상기 제3 몰드막 패턴의 일부를 식각한다. 상기 공정에 의해, 상기 제2 트렌치(272) 내부에는 제2 지지막 패턴(276)이 형성된다.Subsequently, the third mold film pattern is selectively etched so that the upper surface of the second
도 9c를 참조하면, 상기 제1 몰드막 패턴(204b)의 상부면이 노출되도록 상기 제2 몰드막 패턴(270)을 선택적으로 식각한다. 이 때, 상기 제1 트렌치(206) 내부에 위치하는 제2 몰드막 패턴(270)은 남아있도록 하면서 상기 제2 몰드막 패턴의 일부를 식각하여야 한다. 상기 공정에 의해, 상기 제1 트렌치 내부에는 제1 지지막 패턴(278)이 형성된다. 상기 공정은 1f를 참조로 설명한 것과 동일하다.Referring to FIG. 9C, the second
다음에, 상기 제1 몰드막 패턴(204b)을 선택적으로 제거한다. 상기 공정은 1g를 참조로 설명한 것과 동일하다.Next, the first
이 후, 상기 하부 전극(260), 제1 및 제2 지지막 패턴(278, 276) 상에 유전막(264) 및 상부 전극(268)을 형성한다.
Thereafter, a
실시예 6Example 6
도 10a 내지 도 10d는 본 발명의 실시예 6에 따른 디램 소자 제조 방법을 설명하기 위한 단면도이다.10A to 10D are cross-sectional views for explaining a method of manufacturing a semiconductor device according to a sixth embodiment of the present invention.
도 11a 및 도 12a는 실시예 6에 따른 제1 지지막 패턴의 평면도를 나타낸다. 도 11b 및 도 12b는 실시예 6에 따른 제2 지지막 패턴의 평면도를 나타낸다.Figs. 11A and 12A show a top view of a first supporting film pattern according to a sixth embodiment. Figs. 11B and 12B show a top view of the second supporting film pattern according to the sixth embodiment.
도 10a를 참조하면, 먼저 도 7a 및 7b를 참조로 설명한 것과 동일한 공정을 수행하여 도 7b에 도시된 구조를 형성한다. 이 때, 상기 제2 몰드막(310)은 도핑된 실리콘 산화물로 이루어질 수 있다. 또한, 상기 제2 몰드막(310)은 상기 제1 몰드막(304a)과 동일한 물질로 이루어질 수도 있다.Referring to FIG. 10A, the same process as described with reference to FIGS. 7A and 7B is first performed to form the structure shown in FIG. 7B. At this time, the
상기 제2 몰드막(310) 상에 제2 지지막(312)을 형성한다. 상기 제2 지지막은(312) 후속 공정을 통해 제2 지지막 패턴이 된다. 상기 제2 지지막(312)은 상기 제1 및 제2 몰드막(304a, 310)에 대해 높은 식각 선택비를 갖는 물질로 형성된다. 또한, 상기 제2 지지막(312)은 상기 예비 지지막 패턴(308a)과는 동일한 물질로 형성될 수도 있고 서로 다른 물질로 형성될 수도 있다.A
일 예로, 상기 제2 지지막(312)은 불순물이 도핑되지 않은 실리콘 산화물로 이루어질 수 있다. 이와는 다른 예로, 상기 제2 지지막(312)은 실리콘 질화물로 이루어질 수도 있다.For example, the
상기 제2 지지막(312) 상에 제3 몰드막(314)을 형성한다. 상기 제3 몰드막(314)은 상기 제2 지지막(312)과 높은 식각 선택비를 갖는 물질로 형성될 수 있다. 일 예로, 상기 제3 몰드막(314)은 상기 제2 몰드막(310)과 동일한 물질로 형성될 수 있다.A
상기 설명한 것과 다른 실시예로, 공정을 단순화시키기 위하여 상기 제2 지지막(312)을 두껍게 형성하고 상기 제3 몰드막(314)을 형성하지 않을 수도 있다. 이 경우에는, 후속 공정에서 하부 전극을 형성한 다음 상기 제2 지지막(312)의 일부를 식각하여 상기 제2 지지막(312)의 두께를 낮추어 주는 공정을 수행하여야 한다.In an embodiment other than that described above, to simplify the process, the
도 10b를 참조하면, 사진 식각 공정을 통해 상기 제3 몰드막(314), 제2 지지막(312), 제2 몰드막(310), 예비 지지막 패턴(308a), 제1 몰드막(304a) 및 식각 저지막(302)을 순차적으로 식각함으로써 하부 전극을 형성하기 위한 개구부(도시안함)를 형성한다. 상기 개구부에 의해, 제3 몰드막 패턴(314a), 예비 제2 지지막 패턴(312a), 제2 몰드막 패턴(310a), 제1 지지막 패턴(322), 제1 몰드막 패턴(304b) 및 식각 저지막 패턴(302a)이 형성된다.Referring to FIG. 10B, the
상기 제1 지지막 패턴(322)은 하부 전극(318)의 배치에 따라 다양한 형상을 가질 수 있다. 일 예로, 상기 제1 지지막 패턴(322)은 도 11a에 도시된 것과 같은 사선 방향으로 연장되는 라인 형상을 가질 수 있다. 이와는 달리, 상기 제1 지지막 패턴(322)은 도 12a에 도시된 것 같은 수직 방향으로 연장되는 라인 형상을 가질 수 있다.The first supporting
상기 개구부의 측벽 및 저면에 실린더형의 하부 전극(318)을 형성한다. 또한, 상기 개구부 내부에 희생막 패턴(320)을 형성한다. 상기 하부 전극 및 희생막 패턴은 도 1e에서 설명한 것과 동일한 공정을 수행하여 형성할 수 있다.A cylindrical
도 10c를 참조하면, 상기 예비 제2 지지막 패턴(312a)이 노출되도록 상기 제3 몰드막 패턴(314a)을 제거한다. 이 때, 상기 희생막 패턴(320)은 남아있을 수도 있고, 일부가 제거될 수도 있다. 상기 공정을 수행함으로써, 상기 실린더형의 하부 전극(318)들 사이의 갭 부위에 상기 예비 제2 지지막 패턴(312a)이 노출된다.Referring to FIG. 10C, the third
상기 예비 제2 지지막 패턴(312a) 및 노출된 하부 전극(318)들을 따라 마스크막(도시안됨)을 형성한다. 상기 마스크막은 상기 예비 제2 지지막 패턴(312a)과 높은 식각 선택비를 갖는 물질로 형성된다. 일 예로, 상기 마스크막은 원자층 적층법으로 형성되는 실리콘 산화물로 이루어질 수 있다.A mask film (not shown) is formed along the preliminary second
상기 마스크막은 상기 하부 전극(318)들 사이의 간격이 좁은 부위를 완전히 매립하도록 형성된다. 또한, 상기 마스크막은 상기 하부 전극(318)들 사이의 간격이 상대적으로 넓은 부위는 상기 갭 저면의 예비 제2 지지막 패턴(312a)의 표면을 덮는 형상을 갖도록 형성된다.The mask film is formed to completely fill a narrow space between the
이 후, 상기 마스크막을 이방성으로 식각함으로써, 마스크 패턴(324)을 형성한다. 즉, 상기 하부 전극(318)들 사이의 간격이 좁은 부위에는 이방성 식각을 통해 상기 마스크막이 완전히 제거되지 않는다. 때문에, 상기 마스크 패턴(324)은 상기 하부 전극(318)들 사이의 간격이 좁은 부위를 채우는 형상을 갖는다.Thereafter, the mask film is anisotropically etched to form a
또한, 상기 하부 전극(318)들 사이의 간격이 상대적으로 넓은 부위의 예비 제2 지지막 패턴(312a)상에 형성되어 있는 마스크막은 모두 제거된다. 따라서, 상기 하부 전극(318)들의 노출된 측벽 부위에만 상기 마스크 패턴(324)이 남아있게 된다.In addition, all of the mask films formed on the spare second supporting
도 10d를 참조하면, 상기 마스크 패턴(324)을 식각 마스크로 사용하여 상기 노출된 예비 제2 지지막 패턴(312a)을 식각함으로써 제2 지지막 패턴(312b)을 형성한다. 상기 제2 지지막 패턴(312b)은 매쉬(mesh) 형상을 가질 수 있다. 상기 제2 지지막 패턴(312b)은 하부 전극(318)의 배치에 따라 그 형상이 달라질 수 있다.Referring to FIG. 10D, the second supporting
상기 제2 지지막 패턴(312b)은 도 11b에 도시된 것과 같은 매쉬 형상을 가질 수 있다. 이와는 달리, 상기 제2 지지막 패턴(312b)은 도 12b에 도시된 것 같은 매쉬 형상을 가질 수 있다.The second supporting
계속하여, 상기 제2 몰드막 패턴(310a) 및 제1 몰드막 패턴(304b)을 선택적으로 제거한다. 상기 제1 및 제2 몰드막 패턴(304b, 310a)을 제거하는 공정에서, 상기 희생막 패턴(320) 및 마스크 패턴(324)이 함께 제거될 수 있다. 이와는 달리, 상기 희생막 패턴(320)은 별도의 공정을 통해 제거될 수도 있다. 따라서, 상기 하부 전극(318)의 중심부 외측으로 상기 제1 지지막 패턴(322)이 남아있도록 한다.Subsequently, the second
상기 하부 전극(318),제1 및 제2 지지막 패턴(322, 312b) 상에 유전막(326) 및 상부 전극(328)을 형성한다. 이로써, 상기 하부 전극(318)에 2개의 지지막 패턴(322, 312b)을 포함하는 커패시터를 완성한다.
A
실시예 7Example 7
도 13a 내지 도 13c는 본 발명의 실시예 7에 따른 디램 소자 제조 방법을 설명하기 위한 단면도이다.13A to 13C are cross-sectional views for explaining a method of manufacturing a DRAM device according to a seventh embodiment of the present invention.
먼저, 도 7a 내지 도 7b를 참조로 설명한 것과 동일한 공정을 수행하여, 도 7b의 구조를 형성한다.First, the same process as described with reference to Figs. 7A to 7B is performed to form the structure of Fig. 7B.
도 13a를 참조하면, 상기 예비 제1 몰드막 패턴(404a) 상에 제2 몰드막(410) 및 제2 지지막(412)을 형성한다.Referring to FIG. 13A, a
상기 제2 지지막(412)은 불순물이 도핑되지 않은 실리콘 산화물로 이루어질 수 있다. 상기 제2 지지막(412)은 상기 제1 지지막과는 동일한 물질로 형성될 수도 있고 서로 다른 물질로 형성될 수도 있다.The
이와는 다른 예로, 상기 제2 지지막(412)은 실리콘 질화물로 이루어질 수도 있다. 또한, 상기 제2 지지막(412)이 실리콘 질화물로 형성되는 경우에는, 상기 제2 몰드막은 불순물이 도핑된 실리콘 산화물로 형성되거나 또는 불순물이 도핑되지 않은 실리콘 산화물로 형성될 수 있다.As another example, the
도 13b를 참조하면, 상기 사진 식각 공정을 통해 상기 제2 지지막(412), 제2 몰드막(410), 예비 지지막 패턴(408a), 예비 제1 몰드막 패턴(404a) 및 식각 저지막(402)을 순차적으로 식각함으로써 하부 전극을 형성하기 위한 개구부를 형성한다. 상기 개구부에 의해, 예비 제2 지지막 패턴, 제2 몰드막 패턴(410a), 제1 지지막 패턴(422), 제1 몰드막 패턴(404b) 및 식각 저지막 패턴(402a)이 형성된다.Referring to FIG. 13B, the
상기 개구부의 측벽 및 저면에 실린더형의 하부 전극(418)을 형성한다. 또한, 상기 개구부 내부에 희생막 패턴(420)을 형성한다. 상기 하부 전극(418) 및 희생막 패턴(420)은 도 1e에서 설명한 것과 동일한 공정을 수행하여 형성할 수 있다.A cylindrical
상기 제2 지지막(412), 하부 전극(418) 및 희생막 패턴(420) 상에 식각 마스크 패턴을 형성하고, 상기 식각 마스크 패턴을 이용하여 상기 제2 지지막(412)의 일부분을 선택적으로 식각한다. 이로써, 상기 하부 전극(418)측벽의 윗부분을 지지하기 위한 제2 지지막 패턴(412a)을 형성한다.An etch mask pattern is formed on the
도 13c를 참조하면, 상기 제1 및 제2 몰드막 패턴(404b, 410a)을 선택적으로 식각한다. 이 때, 상기 제1 및 제2 지지막 패턴(422, 412a)은 남아있도록 한다. 상기 제1 및 제2 몰드막 패턴은 도 1g를 참조로 설명한 것과 동일한 공정을 수행하여 제거할 수 있다.Referring to FIG. 13C, the first and second
상기 하부 전극(418), 제1 및 제2 지지막 패턴(422. 412a) 상에 유전막(426) 및 상부 전극(428)을 형성한다.A
상기 공정에 의하면, 상기 하부 전극(418)의 중간 부위 및 최상부 측벽에 각각 제1 및 제2 지지막 패턴(422. 412a)을 포함하는 커패시터를 형성할 수 있다. 상기 제1 및 제2 지지막 패턴(422. 412a)의 평면도는 서로 다를 수 있다.
According to this process, a capacitor including the first and second supporting
실시예 8Example 8
도 14a 내지 도 14c는 본 발명의 실시예 8에 따른 디램 소자 제조 방법을 설명하기 위한 단면도이다.Figs. 14A to 14C are cross-sectional views for explaining a method of manufacturing a semiconductor device according to an eighth embodiment of the present invention.
실시예 8의 디램 소자에 포함된 커패시터는 하부 전극의 측벽에 3개의 지지막 패턴이 구비된다.The capacitor included in the DRAM device of Example 8 is provided with three supporting film patterns on the sidewalls of the lower electrode.
먼저, 도 7a 내지 도 7b를 참조로 설명한 것과 동일한 공정을 수행하여, 도 7b의 구조를 형성한다.First, the same process as described with reference to Figs. 7A to 7B is performed to form the structure of Fig. 7B.
도 14a를 참조하면, 상기 예비 제1 몰드막 패턴(504a) 및 예비 제1 지지막 패턴(508a) 상에 제2 몰드막(510)을 형성한다.Referring to FIG. 14A, a
상기 예비 제1 지지막 패턴(508a)이 불순물이 도핑되지 않은 실리콘 산화물로 형성되는 경우에 상기 제2 몰드막(510)은 불순물이 도핑된 산화물로 이루어질 수 있다. 즉, 상기 제1 몰드막 패턴(504a)과 동일한 산화물로 이루어질 수 있다. 그러나, 상기 예비 제1 지지막 패턴(508a)은 실리콘 질화물로 형성할 수도 있다.When the preliminary first supporting
상기 제2 몰드막(510) 상에 제2 지지막(도시안함)을 형성한다. 상기 제2 지지막은 불순물이 도핑되지 않은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다. 상기 제2 지지막을 사진 식각 공정을 통해 패터닝함으로써 예비 제2 지지막 패턴(512)을 형성한다.A second support film (not shown) is formed on the
도 14b를 참조하면, 상기 제2 몰드막(510) 및 제2 지지막 패턴(512) 상에 제3 몰드막(514)을 형성한다. 상기 제3 몰드막(514)은 상기 예비 제1 몰드막 패턴(504a) 및 상기 제2 몰드막(510)과 식각 선택비를 갖지 않는 물질로 형성하는 것이 바람직하다. 일 예로, 상기 제3 몰드막(514)은 상기 예비 제1 몰드막 패턴(504a) 및 상기 제2 몰드막(510)과 동일한 물질로 형성할 수 있다.Referring to FIG. 14B, a
상기 제3 몰드막(514) 상에 제3 지지막(516)을 형성한다. 상기 제3 지지막(516)은 불순물이 도핑된 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다.A
도 14c를 참조하면, 상기 제3 지지막(516), 제2 몰드막(510), 예비 제1 몰드막 패턴(504a) 및 식각 저지막(502)의 일부분을 식각하여 개구부를 형성한다. 상기 개구부의 측벽에는 제3 지지막(516), 제2 지지막 패턴(512a) 및 제1 지지막 패턴(508b)이 노출된다.Referring to FIG. 14C, an opening is formed by etching portions of the
상기 개구부 측벽에 하부 전극(518)을 형성한다. 또한, 상기 개구부 내부를 채우면서 상기 하부 전극(518) 상에 희생막 패턴(도시안함)을 형성한다. 이 후, 사진 식각 공정을 통해 상기 제3 지지막(516)을 패터닝하여 제3 지지막 패턴(516a)을 형성한다.A
다음에, 상기 제1 예비 몰드막 패턴(504a), 제2 몰드막(510) 및 제3 몰드막(514)을 모두 제거한다. 또한, 상기 희생막 패턴을 제거한다. 상기 몰드막들을 제거하는 공정에서 제1 내지 제3 지지막 패턴(522, 512a, 516a)이 손상되지 않도록 하여야 한다. 상기 몰드막들을 제거하는 공정은 1g를 참조로 설명한 것과 동일하다.Next, the first preliminary
그러나, 상기 제1 내지 제3 지지막 패턴(508b, 512a, 516a) 모두 실리콘 질화물로 형성된 경우에는 불화 수소, 불화 암모늄(NH4F) 및 탈이온수를 포함하는 BOE (Buffered Oxide Etch)용액을 사용하여 상기 제1 내지 제3 몰드막 패턴을 제거할 수도 있다.However, when all of the first to third supporting
상기 하부 전극(518) 및 제1 내지 제3 지지막 패턴(508b, 512a, 516a) 상에 유전막(520) 및 상부 전극(522)을 형성한다.A
상기 설명한 것과 같이, 하부 전극(518)을 지지하는 복수의 지지막 패턴(508b, 512a, 516a)을 포함하는 커패시터를 형성할 수 있다.
As described above, a capacitor including a plurality of supporting
실시예 9Example 9
도 15a 및 도 15b는 본 발명의 실시예 9에 따른 디램 소자 제조 방법을 설명하기 위한 단면도이다.15A and 15B are cross-sectional views for explaining a method of manufacturing a semiconductor device according to a ninth embodiment of the present invention.
실시예 9의 디램 소자에 포함된 커패시터는 하부 전극이 필러 형상을 갖는 것을 제외하고는 실시예 1과 동일하다.The capacitor included in the DRAM device of the ninth embodiment is the same as that of the first embodiment except that the lower electrode has a pillar shape.
기판(50) 상에 하부 구조물들을 형성한다. 다음에, 도 1a 내지 도 1d를 참조로 설명한 것과 동일한 공정을 수행한다.Thereby forming substructures on the
도 15a를 참조하면, 상기 개구부(110) 내부를 완전하게 채우도록 도전막(도시안함)을 형성한다. 상기 도전막은 폴리실리콘, 금속 또는 금속 질화물로 형성될 수 있으며, 화학 기상 증착(Chemical vapor depostion, CVD) 공정에 의해 형성될 수 있다.Referring to FIG. 15A, a conductive film (not shown) is formed to completely fill the inside of the
다음에, 제2 몰드막 패턴(108a)의 상부면이 노출되도록 상기 도전막을 연마함으로써, 필러 형상의 하부 전극(115)을 형성한다. 본 실시예에서는, 상기 개구부(110) 내부를 채우는 하부 전극(115)이 형성되므로, 별도의 희생막 패턴 형성 공정이 요구되지 않는다.Next, the conductive film is polished so that the upper surface of the second
도 15b를 참조하면, 제1 몰드막 패턴(104b)의 상부면이 노출되도록 상기 제2 몰드막 패턴(108a)을 선택적으로 식각한다. 이 때, 상기 트렌치 (106) 내부에 위치하는 상기 제2 몰드막 패턴(108a)은 남아있도록 함으로써, 상기 트렌치(106) 내부에 지지막 패턴(116)을 형성한다.Referring to FIG. 15B, the second
계속하여, 상기 지지막 패턴(116)을 남기면서 상기 제1 몰드막 패턴(104b)을 선택적으로 식각한다. 이로써, 상기 지지막 패턴(116)에 의해 지지되는 하부 전극(115)들을 형성한다. 상기 공정은 도 1f 및 도 1g를 참조로 설명한 것과 동일하다.Subsequently, the first
계속하여, 상기 하부 전극(115) 및 지지막 패턴(116) 상에 유전막(118) 및 상부 전극(120)을 형성한다.A
상기 설명한 것과 같이, 필러 형상의 하부 전극(115) 및 상기 하부 전극(115)을 지지하는 지지막 패턴(116)을 포함하는 커패시터를 형성할 수 있다. 상기 필러 형상의 하부 전극(115)은 개구부 내부를 완전히 채우는 도전 물질을 형성하고, 상기 도전 물질을 연마함으로써 형성할 수 있다. 또한, 상기 하부 전극(115)을 형성한 이 후에 희생막 패턴을 형성하는 공정이 수행되지 않는다.As described above, the capacitor including the filler-shaped
상기 설명한 다른 실시예들의 커패시터들에 대해서도 각각 필러 형상의 하부 전극을 형성할 수 있다.
For the capacitors of other embodiments described above, the lower electrode of the pillar shape may also be formed.
도 16은 본 발명의 실시예들에 따른 메모리 시스템을 설명하기 위한 블록도이다.16 is a block diagram illustrating a memory system according to embodiments of the present invention.
도 16을 참조하면, 본 실시예는 메모리 콘트롤러(620)와 연결된 메모리 소자(610)를 포함한다. 메모리 소자(610)는 각 실시예들에 따라 제조된 DRAM 소자가 될 수 있다. 메모리 콘트롤러(620)는 상기 메모리의 동작을 콘트롤하기 위한 입력 신호를 제공한다. 메모리 콘트롤러(620)는 인가 받은 콘트롤 신호를 기초로 메모리 소자(610)를 콘트롤할 수 있다.
Referring to FIG. 16, this embodiment includes a
도 17은 본 발명의 실시예들에 따른 메모리 시스템을 설명하기 위한 블록도이다.17 is a block diagram illustrating a memory system according to embodiments of the present invention.
도 17을 참조하면, 본 실시예는 메모리(610)와 메모리 콘트롤러(620)가 메모리 카드(630) 내에 실장되는 것을 제외하고는 도 16과 동일하다. 예를 들어, 메모리 카드(630)는 각 실시예들에 따라 제조된 DRAM을 포함하는 메모리 카드일 수 있다. 즉, 메모리 카드(630)는 디지털 카메라, 퍼스널 컴퓨터 등과 같은 전자제품과 함께 사용되기 위한 산업적 표준에 맞는 카드일 수 있다. 메모리 콘트롤러(620)는 상기 다른 외부 장치로부터 카드에 의해 입력받은 콘트롤 신호에 기초하여 상기 메모리 소자(610)를 콘트롤할 수 있다.
Referring to Fig. 17, this embodiment is the same as Fig. 16 except that the
도 18은 본 발명의 또 다른 실시예들에 따른 메모리 시스템을 설명하기 위한 블록도이다.18 is a block diagram illustrating a memory system according to still another embodiment of the present invention.
도 18을 참조하면, 본 실시예는 휴대용 장치(700)를 나타낸다. 휴대용 장치(700)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어의 복합기 등일 수 있다. 도시된 것과 같이, 휴대용 장치(700)는 메모리 소자(610) 및 메모리 콘트롤러(620)를 포함한다. 휴대용 장치(700)는 또한 인코더/디코더(encoder/decoder; EDC, 710), 표시 부재(720) 및 인터페이스(730)를 포함할 수 있다.Referring to Fig. 18, this embodiment shows a
데이터(오디오, 비디오 등)는 EDC(710)에 의해 메모리 콘트롤러(620)를 경유하여 메모리 소자(610)로부터 입력, 출력된다. 도 15에 도시된 것과 같이, 상기 데이터는 EDC(710)로부터 메모리 소자(610)로 직접 입력될 수 있고, 메모리 소자(610)로부터 EDC(710)까지 직접 출력될 수도 있다.Data (audio, video, etc.) is input and output from the
EDC(710)는 메모리 소자(610) 내에 저장하기 위한 데이터를 인코딩한다. 예를 들어, EDC(710)는 메모리 소자(610) 내에 오디오 데이터를 저장하기 위한 MP3 인코딩을 실행시킬 수 있다. 이와 달리, EDC(710)는 메모리 소자(610) 내에 비디오 데이터를 저장하기 위한 MPEG 인코딩을 실행시킬 수 있다. 또한, EDC(710)는 서로 다른 포맷들에 따른 서로 다른 타입의 데이터들을 인코딩하기 위한 복합 인코더를 포함한다. 예를 들어, EDC(710)는 오디오 데이터를 위한 MP3 인코더와 비디오 데이터를 위한 MPEG 인코더를 포함할 수 있다.
EDC(710)는 메모리 소자(610)로부터 출력을 디코드할 수 있다. 예를 들어, EDC(710)는 메모리 소자(610)로부터 출력된 오디오 데이터에 따라 MP3 디코딩을 수행할 수 있다. 이와 달리, EDC(710)는 메모리 소자(610)로부터 출력된 비디오 데이터에 따라 MPEG 디코딩을 수행할 수 있다. 예를 들어, EDC(710)는 오디오 데이터를 위한 MP3 디코더와 비디오 데이터를 위한 MPEG 디코더를 포함할 수 있다.The
EDC(710)는 단지 디코더만을 포함할 수도 있다. 예를 들어, 엔코더 데이터를 이미 EDC(710)로 입력받고, 메모리 콘트롤러(620) 및 또는 메모리 소자(610)로 전달될 수 있다.
EDC(710)는 인터페이스(730)를 경유하여 인코딩을 위한 데이터 또는 인코딩된 데이터를 받을 수 있다. 인터페이스(730)는 알려진 표준(예를 들어, 파이어 와이어, USB 등)에 따를 수 있다. 예를 들어, 인터페이스(730)는 파이어 와이어 인터페이스, USB 인터페이스 등을 포함한다. 데이터가 메모리 소자(610)로부터 인터페이스(730)를 경유하여 출력될 수 있다.
표시 장치(720)는 메모리 소자(610)에서 출력되거나, EDC(710)에 의하여 디코딩된 데이터를 사용자에게 표시할 수 있다. 예를 들어, 표시 장치(720)는 오디오 데이터를 출력하는 스피커 잭, 비디오 데이터를 출력하는 디스플레이 스크린 등을 포함한다.
The
도 19는 본 발명의 또 다른 실시예들에 따른 메모리 시스템을 설명하기 위한 블록도이다.19 is a block diagram illustrating a memory system according to another embodiment of the present invention.
도 19를 참조하면, 메모리 소자(610)는 호스트 시스템(750)에 연결될 수 있다. 호스트 시스템(750)은 퍼스널 컴퓨터, 디지털 카메라 등과 같은 처리 시스템일 수 있다. 호스트 시스템(750)은 메모리 소자(610)를 조절하고 작동시키기 위한 입력 신호를 인가한다.
Referring to FIG. 19, a
도 20은 본 발명의 또 다른 실시예들에 따른 메모리 시스템을 설명하기 위한 블록도이다.20 is a block diagram illustrating a memory system according to still another embodiment of the present invention.
도 20을 참조하면, 호스트 시스템(750)은 메모리 카드(630)와 연결된다. 본 발명의 실시예들에 있어서, 호스트 시스템(750)은 메모리 카드(630)의 콘트롤 신호를 제공하고, 메모리 콘트롤러(620)는 메모리 소자(610)의 동작을 콘트롤한다.
Referring to FIG. 20, the
도 21은 본 발명의 또 다른 실시예들에 따른 메모리 시스템을 설명하기 위한 블록도이다.21 is a block diagram illustrating a memory system according to another embodiment of the present invention.
도 21을 참조하면, 메모리 소자(610)는 컴퓨터 시스템(800) 내에 있는 CPU(central processing unit, 810)과 연결되어 있다. 예를 들어, 컴퓨터 시스템(800)은 퍼스널 컴퓨터, 퍼스널 데이터 어시스턴트 등일 수 있다. 메모리 소자(610)는 CPU(810)에 바로 연결되거나 또는 버스(BUS) 등을 통해 연결될 수 있다. 도 21에서는 각 요소들이 충분하게 도시되어 있지는 않지만, 상기 각 요소들은 컴퓨터 시스템(800) 내에 포함될 수 있다.Referring to FIG. 21, a
100: 반도체 기판 102 : 식각 저지막
104 : 제1 몰드막 106 : 트렌치
108 : 제2 몰드막 110 : 개구부
112 : 하부 전극 114 : 희생막 패턴
116 : 지지막 패턴 118 : 유전막
120 : 상부 전극 100: semiconductor substrate 102: etch stop film
104: first mold film 106: trench
108: second mold film 110: opening
112: lower electrode 114: sacrificial film pattern
116: Supporting film pattern 118: Dielectric film
120: upper electrode
Claims (24)
상기 트렌치 내부에 상기 제1 절연 물질과 식각 선택성을 갖는 제2 절연 물질을 사용하여 지지막 패턴을 형성하는 단계;
상기 제1 몰드막 패턴 및 지지막 패턴 상에 제2 몰드막을 형성하는 단계;
상기 제2 몰드막 및 제1 몰드막 패턴을 관통하고, 상기 지지막 패턴의 측벽과 접촉하는 하부 전극을 형성하는 단계;
상기 지지막 패턴 및 하부 전극이 남도록, 상기 제1 몰드막 패턴 및 제2 몰드막을 선택적으로 제거하는 단계; 및
상기 하부 전극 및 지지막 패턴 상에 유전막 및 상부 전극을 형성하는 단계를 포함하는 커패시터 제조 방법.Using a first insulating material on the substrate to form a first mold film pattern in which a trench is formed on the top surface;
Forming a supporting film pattern using the first insulating material and the second insulating material having etching selectivity in the trench;
Forming a second mold film on the first mold film pattern and the supporting film pattern;
Forming a lower electrode through the second mold film and the first mold film pattern and in contact with the side wall of the support film pattern;
Selectively removing the first mold film pattern and the second mold film so that the supporting film pattern and the lower electrode remain; And
And forming a dielectric film and an upper electrode on the lower electrode and the support film pattern.
제1 식각 물질을 사용하여 상기 지지막 패턴을 남기면서 상기 제2 몰드막을 제거하는 단계; 및
상기 제1 식각 물질과 다른 조성의 제2 식각 물질을 사용하여 상기 제1 몰드막 패턴을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.8. The method of claim 7, wherein selectively removing the first mold film pattern and the second mold film comprises:
Removing the second mold film while leaving the support film pattern using the first etch material; And
And selectively removing the first mold film pattern using a second etching material having a composition different from that of the first etching material.
상기 제2 몰드막의 상부면 일부를 식각하여 제2 트렌치를 형성하는 단계;
상기 제2 트렌치 내부에 상기 제2 몰드막과 식각 선택성을 갖는 절연 물질을 사용하여 제2 지지막 패턴을 형성하는 단계; 및
상기 제2 몰드막 및 제2 지지막 패턴 상에 제3 몰드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 제조 방법.12. The method of claim 11,
Etching a portion of the upper surface of the second mold film to form a second trench;
Forming a second support film pattern using the second mold film and an insulating material having etching selectivity in the second trench; And
And forming a third mold film on the second mold film and the second support film pattern.
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