KR101648473B1 - 디지털 주파수 합성 장치 - Google Patents

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Abstract

본 발명은 리미팅 레벨을 기초로 주파수 합성 신호를 증폭시키고 잡음을 제거하는 디지털 주파수 합성 장치를 제안한다. 본 발명에 따른 장치는 미리 정해진 주파수 신호들을 기초로 주파수 합성 신호를 생성하는 주파수 합성 신호 생성부; 적어도 하나의 리미팅 레벨을 기초로 주파수 합성 신호를 증폭시키며, 리미팅된 주파수 합성 신호로부터 잡음을 제거하는 제1 주파수 합성 신호 처리부; 및 잡음이 제거된 주파수 합성 신호를 출력하는 제2 주파수 합성 신호 처리부를 포함한다.

Description

디지털 주파수 합성 장치 {Apparatus for synthesizing digital frequency}
본 발명은 디지털 주파수 합성 장치에 관한 것이다. 보다 상세하게는, 넓은 동적 범위를 가지는 디지털 주파수 합성 장치에 관한 것이다.
주파수 합성을 목적으로 하는 경우 PLL(Phase Locked Loop) 등 아날로그 주파수 합성기가 일반적으로 사용되고 있는데, 저전력 등 다양한 장점이 있어 군사용으로는 디지털 주파수 합성기(DFS; Digital Frequency Synthesizer)가 많이 사용되고 있다.
그런데 디지털 주파수 합성기를 사용할 경우 양자화 불요 신호와 에일리어싱(Aliasing) 불요 신호가 발생하여 신호 세기의 동적 범위가 제한되는 문제점이 있다.
종래에는 이러한 문제점을 해결하기 위해 위상 잡음 추가, 디지털 역위상 보정, 아날로그 채널 라이징 등 여러 기법들이 제안되었는데, 이러한 기법들은 회로가 매우 복잡해지고, 동적 범위를 넓히는 데에 한계가 있으며, 보정, 부품, 공간, 인력, 시간 등에 의해 비용이 추가적으로 많이 소요되는 문제점이 있다.
한국등록특허 제985,550호는 디지털 주파수 합성 장치에 대하여 제안하고 있다. 그러나 이 장치는 신호 세기의 동적 범위를 넓히는 것을 목적으로 하는 것이 아니기 때문에 상기한 문제점을 해결할 수 없다.
본 발명은 상기한 문제점을 해결하기 위해 안출된 것으로서, 리미팅 레벨(Limiting Level)을 기초로 주파수 합성 신호를 증폭시키고 잡음을 제거하는 디지털 주파수 합성 장치를 제안하는 것을 목적으로 한다.
그러나 본 발명의 목적은 상기에 언급된 사항으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 상기한 목적을 달성하기 위해 안출된 것으로서, 미리 정해진 주파수 신호들을 기초로 주파수 합성 신호를 생성하는 주파수 합성 신호 생성부; 적어도 하나의 리미팅 레벨(Limiting level)을 기초로 상기 주파수 합성 신호를 증폭시키며, 리미팅된 상기 주파수 합성 신호로부터 잡음을 제거하는 제1 주파수 합성 신호 처리부; 및 잡음이 제거된 상기 주파수 합성 신호를 출력하는 제2 주파수 합성 신호 처리부를 포함하는 것을 특징으로 하는 디지털 주파수 합성 장치를 제안한다.
바람직하게는, 상기 제1 주파수 합성 신호 처리부는 적어도 일부 구간에서 상기 주파수 합성 신호의 레벨이 음의 값인지 여부를 판단하며, 적어도 일부 구간에서 상기 주파수 합성 신호의 레벨이 음의 값인 것으로 판단되면 상기 주파수 합성 신호를 증폭시킬 때 상기 리미팅 레벨을 두개 이용하고, 모든 구간에서 상기 주파수 합성 신호의 레벨이 음의 값이 아닌 것으로 판단되면 상기 주파수 합성 신호를 증폭시킬 때 상기 리미팅 레벨을 한개 이용한다.
바람직하게는, 상기 제1 주파수 합성 신호 처리부는 상기 리미팅 레벨을 두개 이용하는 경우 상한값을 결정하는 리미팅 레벨과 하한값을 결정하는 리미팅 레벨을 이용한다.
바람직하게는, 상기 제1 주파수 합성 신호 처리부는, 상기 리미팅 레벨을 기초로 상기 주파수 합성 신호를 증폭시키는 제1 증폭부; 증폭된 상기 주파수 합성 신호를 리미팅시키는 리미팅부; 리미팅된 상기 주파수 합성 신호로부터 잡음을 제거하는 제1 필터링부; 및 잡음이 제거된 상기 주파수 합성 신호의 제1 이득을 제어하는 제1 이득 제어부를 포함한다.
바람직하게는, 상기 제1 증폭부는 이득을 이용하여 상기 리미팅 레벨의 미리 정해진 배수로 상기 주파수 합성 신호를 증폭시킨다.
바람직하게는, 상기 제1 필터링부는 대역 통과 필터(BPF)를 이용하여 신호의 하모닉 성분을 상기 잡음으로 제거한다.
바람직하게는, 상기 제2 주파수 합성 신호 처리부는, 잡음이 제거된 상기 주파수 합성 신호를 기초로 미리 정해진 주파수 값을 가지는 주파수 변환 신호를 생성하는 주파수 변환 신호 생성부; 상기 주파수 변환 신호의 제2 이득을 제어하는 제2 이득 제어부; 및 상기 제2 이득이 제어된 상기 주파수 변환 신호를 출력하는 신호 출력부를 포함한다.
바람직하게는, 상기 주파수 합성 신호 생성부는, 상기 주파수 신호들을 선택하는 주파수 신호 선택부; 선택된 상기 주파수 신호들을 합성하여 디지털 신호 형태의 상기 주파수 합성 신호를 생성하는 주파수 신호 합성부; 및 디지털 신호 형태의 상기 주파수 합성 신호를 아날로그 신호 형태의 상기 주파수 합성 신호로 변환하는 제1 주파수 합성 신호 변환부를 포함한다.
바람직하게는, 상기 주파수 합성 신호 생성부는, 아날로그 신호 형태의 상기 주파수 합성 신호를 중간 주파수(IF) 값을 가지는 상기 주파수 합성 신호로 변환하는 제2 주파수 합성 신호 변환부를 더 포함한다.
바람직하게는, 상기 제2 주파수 합성 신호 변환부는 상기 중간 주파수 값으로 리미팅을 위해 허용된 값 이하의 주파수 값을 이용한다.
바람직하게는, 상기 제2 주파수 합성 신호 변환부는, 아날로그 신호 형태의 상기 주파수 합성 신호를 1차 필터링하는 제2 필터링부; 1차 필터링된 상기 주파수 합성 신호와 미리 정해진 신호를 혼합하여 중간 주파수 값을 가지는 상기 주파수 합성 신호를 생성하는 믹싱부; 중간 주파수 값을 가지는 상기 주파수 합성 신호를 증폭시키는 제2 증폭부; 및 증폭된 상기 주파수 합성 신호를 2차 필터링하는 제3 필터링부를 포함한다.
또한 본 발명은 미리 정해진 주파수 신호들을 기초로 주파수 합성 신호를 생성하는 단계; 적어도 하나의 리미팅 레벨(Limiting level)을 기초로 상기 주파수 합성 신호를 증폭시키며, 리미팅된 상기 주파수 합성 신호로부터 잡음을 제거하는 단계; 잡음이 제거된 상기 주파수 합성 신호를 출력하는 단계; 및 잡음이 제거된 상기 주파수 합성 신호를 미리 정해진 단말로 전송하는 단계를 포함하는 것을 특징으로 하는 넓은 동적 범위를 가지는 디지털 주파수 합성 방법을 제안한다.
바람직하게는, 상기 제거하는 단계는 적어도 일부 구간에서 상기 주파수 합성 신호의 레벨이 음의 값인지 여부를 판단하며, 적어도 일부 구간에서 상기 주파수 합성 신호의 레벨이 음의 값인 것으로 판단되면 상기 주파수 합성 신호를 증폭시킬 때 상기 리미팅 레벨을 두개 이용하고, 모든 구간에서 상기 주파수 합성 신호의 레벨이 음의 값이 아닌 것으로 판단되면 상기 주파수 합성 신호를 증폭시킬 때 상기 리미팅 레벨을 한개 이용한다.
바람직하게는, 상기 제거하는 단계는 상기 리미팅 레벨을 두개 이용하는 경우 상한값을 결정하는 리미팅 레벨과 하한값을 결정하는 리미팅 레벨을 이용한다.
바람직하게는, 상기 제거하는 단계는, 상기 리미팅 레벨을 기초로 상기 주파수 합성 신호를 증폭시키는 단계; 증폭된 상기 주파수 합성 신호를 리미팅시키는 단계; 리미팅된 상기 주파수 합성 신호로부터 잡음을 제거하는 단계; 및 잡음이 제거된 상기 주파수 합성 신호의 제1 이득을 제어하는 단계를 포함한다.
바람직하게는, 상기 리미팅 레벨을 기초로 상기 주파수 합성 신호를 증폭시키는 단계는 이득을 이용하여 상기 리미팅 레벨의 미리 정해진 배수로 상기 주파수 합성 신호를 증폭시킨다.
바람직하게는, 상기 리미팅된 상기 주파수 합성 신호로부터 잡음을 제거하는 단계는 대역 통과 필터(BPF)를 이용하여 신호의 하모닉 성분을 상기 잡음으로 제거한다.
바람직하게는, 상기 출력하는 단계는, 잡음이 제거된 상기 주파수 합성 신호를 기초로 미리 정해진 주파수 값을 가지는 주파수 변환 신호를 생성하는 단계; 상기 주파수 변환 신호의 제2 이득을 제어하는 단계; 및 상기 제2 이득이 제어된 상기 주파수 변환 신호를 출력하는 단계를 포함한다.
바람직하게는, 상기 생성하는 단계는, 상기 주파수 신호들을 선택하는 단계; 선택된 상기 주파수 신호들을 합성하여 디지털 신호 형태의 상기 주파수 합성 신호를 생성하는 단계; 및 디지털 신호 형태의 상기 주파수 합성 신호를 아날로그 신호 형태의 상기 주파수 합성 신호로 변환하는 단계를 포함한다.
바람직하게는, 상기 아날로그 신호 형태의 상기 주파수 합성 신호로 변환하는 단계 이후에, 아날로그 신호 형태의 상기 주파수 합성 신호를 중간 주파수(IF) 값을 가지는 상기 주파수 합성 신호로 변환하는 단계를 더 포함한다.
바람직하게는, 상기 중간 주파수 값을 가지는 상기 주파수 합성 신호로 변환하는 단계는 상기 중간 주파수 값으로 리미팅을 위해 허용된 값 이하의 주파수 값을 이용한다.
바람직하게는, 상기 중간 주파수 값을 가지는 상기 주파수 합성 신호로 변환하는 단계는, 아날로그 신호 형태의 상기 주파수 합성 신호를 1차 필터링하는 단계; 1차 필터링된 상기 주파수 합성 신호와 미리 정해진 신호를 혼합하여 중간 주파수 값을 가지는 상기 주파수 합성 신호를 생성하는 단계; 중간 주파수 값을 가지는 상기 주파수 합성 신호를 증폭시키는 단계; 및 증폭된 상기 주파수 합성 신호를 2차 필터링하는 단계를 포함한다.
또한 본 발명은 상기한 방법들이 기록된 기록매체를 제안한다.
본 발명은 상기한 목적 달성을 위한 구성들을 통하여 다음 효과를 얻을 수 있다.
첫째, 기존 알고리즘의 부작용인 원(Original) 신호의 왜곡 없이 사용자가 원하는 만큼 신호 세기의 동적 범위를 효과적으로 넓힐 수 있다.
둘째, 광대역 증폭기, 리미터, 하모닉 필터 등을 이용하여 회로 구성을 단순화시킬 수 있으며, 금전, 공간, 크기, 무게, 개발 시간 등의 추가 비용을 최소화할 수 있다.
도 1은 본 발명의 일실시예에 따른 직접 디지털 주파수 합성기의 개념도이다.
도 2 및 도 3은 직접 디지털 주파수 합성기를 구성하는 DDS 발생부에 의해 출력되는 주파수 신호에 대하여 설명하기 위한 참고도이다.
도 4는 DDS 발생부를 구성하는 중간 주파수 변환부의 내부 구성도이다.
도 5는 DDS 발생부를 구성하는 중간 주파수 변환부의 기능을 설명하기 위한 참고도이다.
도 6 및 도 7은 직접 디지털 주파수 합성기의 제1 회로를 구성하는 광대역 증폭기의 기능을 설명하기 위한 참고도이다.
도 8은 제1 회로를 구성하는 클리퍼 회로의 일 형태인 리미팅 소자의 기능을 설명하기 위한 참고도이다.
도 9는 제1 회로를 구성하는 하모닉 필터의 기능을 설명하기 위한 참고도이다.
도 10은 제1 회로를 구성하는 이득 조정부의 기능을 설명하기 위한 참고도이다.
도 11은 본 발명의 바람직한 실시예에 따른 디지털 주파수 합성 장치를 개략적으로 도시한 개념도이다.
도 12는 디지털 주파수 합성 장치를 구성하는 주파수 합성 신호 생성부의 내부 구성을 도시한 개념도이다.
도 13은 디지털 주파수 합성 장치를 구성하는 제1 주파수 합성 신호 처리부의 내부 구성을 도시한 개념도이다.
도 14는 디지털 주파수 합성 장치를 구성하는 제2 주파수 합성 신호 처리부의 내부 구성을 도시한 개념도이다.
도 15는 본 발명의 바람직한 실시예에 따른 디지털 주파수 합성 방법을 개략적으로 도시한 흐름도이다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조 부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다. 또한, 이하에서 본 발명의 바람직한 실시예를 설명할 것이나, 본 발명의 기술적 사상은 이에 한정하거나 제한되지 않고 당업자에 의해 변형되어 다양하게 실시될 수 있음은 물론이다.
디지털 주파수 합성기를 사용할 경우 양자화 불요 신호와 에일리어싱(Aliasing) 불요 신호가 발생하여 신호 세기의 동적 범위가 제한된다. 디지털 주파수 합성기를 사용할 때 얻을 수 있는 다양한 장점에도 불구하고 좁은 동적 범위로 인해 적용에 제한이 있어 개선할 필요가 있다.
본 발명은 상기한 문제점을 해결하기 위한 것으로서, 광대역 리미팅 증폭기를 적용한 높은 동적 범위의 디지털 주파수 합성기에 대하여 제안한다.
도 1은 본 발명의 일실시예에 따른 직접 디지털 주파수 합성기의 개념도이다.
도 1에 따르면, 직접 디지털 주파수 합성기(Direct Digital Frequency Synthesizer; 100)는 DDS 발생부(110), 제1 회로(120) 및 제2 회로(130)를 포함한다.
DDS 발생부(110)는 선택된 디지털 주파수들을 이용하여 디지털 주파수 합성 신호를 생성하는 기능을 수행한다.
DDS 발생부(110)는 DDS 발생 소자(칩)를 이용하여 구현할 수 있으며, 프로그래머블 칩(FPGA 등)과 디지털 아날로그 변환기(DAC)의 조합으로 구현하는 것도 가능하다.
DDS 발생부(110)는 디지털 주파수 선택부(111), FPGA(112) 및 DAC(113)를 포함한다.
디지털 주파수 선택부(111)는 디지털 주파수 합성 신호를 생성하기 위한 디지털 주파수들을 선택하는 기능을 수행한다. 디지털 주파수 선택은 발생하고자 하는 이론적인 주파수 값을 하드웨어에 전달하는 과정을 말한다.
FPGA(112)는 디지털 주파수 선택부(111)에 의해 선택된 디지털 주파수들을 이용하여 디지털 주파수 합성 신호를 생성하는 기능을 수행한다.
DAC(113)는 디지털 신호를 아날로그 신호로 변환하는 기능을 수행한다. FPGA(112)에 의해 생성되는 주파수 합성 신호는 디지털 신호 형태의 주파수 합성 신호 즉 디지털 주파수 합성 신호이다. 본 발명에서는 이 신호를 아날로그 신호로 변환할 필요가 있으므로, DAC(113)를 이용하여 디지털 주파수 합성 신호를 아날로그 주파수 합성 신호로 변환시킨다.
DAC(113)를 거쳐 DDS 발생부(110)에서 출력되는 신호는 원하는 신호 외에 잡음 신호가 섞여 있다. 즉 DAC(113)의 출력은 다음과 같이 표현할 수 있다.
DAC 출력 = 원하는 신호 + 잡음 신호 = S(t) + N(t)
도 2 및 도 3은 직접 디지털 주파수 합성기를 구성하는 DDS 발생부에 의해 출력되는 주파수 신호에 대하여 설명하기 위한 참고도이다.
도 2에서 도면부호 210은 단일 주파수 신호의 예시이며, 도면부호 220과 230은 각각 잡음 신호에 해당하는 불요 신호와 이 불요 신호가 포함된 DAC 출력 신호의 예시이다.
DDS 발생부(110)는 잡음 발생원이 되기 때문에 DDS 발생부(110)에서 출력되는 신호는 양자화 불요 신호, DAC(113)에 의한 에일리어싱 불요 신호 등을 포함한다. 이후 설명하겠지만, DDS 발생부(110)가 중간 주파수 변환부(114)를 더 포함할 경우 DDS 발생부(110)에서 출력되는 신호는 양자화 불요 신호, 에일리어싱 불요 신호 등과 더불어 중간 주파수 변환부(114)에 의한 불요 신호를 더 포함할 수 있다.
도 3의 (a)에서 도면부호 240은 양자화 불요 신호의 예시이고, 도면부호 250은 에일리어싱 불요 신호의 예시이며, 도면부호 260은 중간 주파수 변환부(114)에 의한 불요 신호의 예시이다.
이러한 각종 잡음 원인 즉, 양자화 불요 신호(240), 에일리어싱 불요 신호(250), 중간 주파수 변환부(114)에 의한 불요 신호(260) 등을 합쳐서 N(t)로 볼 때, 직접 디지털 주파수 합성기(100)는 제1 회로(120)를 통하여 N(t)를 억압하는 것이 가능해진다.
도 3의 (a)는 DDS 발생부(110)에 의해 출력된 신호의 예시이고, 도 3의 (b)는 제1 회로(120)에 의해 출력된 신호의 예시이다. 도 3의 (a)와 도 3의 (b)를 비교하여 보면 본 발명의 성능을 짐작하는 것이 가능해진다.
다시 도 1을 참조하여 설명한다.
한편 DDS 발생부(110)는 중간 주파수 변환부(114)를 더 포함할 수 있다.
중간 주파수 변환부(114)는 DAC(113)에 의해 변환된 아날로그 주파수 합성 신호를 중간 주파수 신호로 변환하는 기능을 수행한다.
DDS 발생부(110)는 필요시 최종 원하는 주파수 외에 중간 주파수로 변환하는 회로(즉 중간 주파수 변환부(114))를 추가할 수 있다. 이때 중간 주파수 변환부(114)에 의해 변환되는 중간 주파수 신호의 값은 제1 회로(120)를 구성하는 클리퍼 회로(122)의 입력 최대 주파수보다 수배 낮아야 한다. 이는 클리퍼 회로(122)(예컨대 리미터(Limiter))의 허용 주파수보다 낮을수록 중간 주파수 전대역이 고른 저감 정도를 확보할 수 있기 때문이다.
중간 주파수 변환부(114)는 중간 주파수 불요 신호의 주파수별 분포에 따라 중간 주파수(IF)의 최대값을 조정할 수 있다.
중간 주파수 변환부(114)는 도 4에 도시된 바와 같이 신호 입력부(305), 입력 대역 필터(310), 믹서(315), 국부 발진기(320), 증폭기(325), 출력 대역 필터(330) 및 신호 출력부(335)를 포함할 수 있다.
도 4는 DDS 발생부를 구성하는 중간 주파수 변환부의 내부 구성도이다. 그리고 도 5는 DDS 발생부를 구성하는 중간 주파수 변환부의 기능을 설명하기 위한 참고도이다. 이하 설명은 도 4 및 도 5를 참조한다.
신호 입력부(305)는 DAC(113)에 의해 출력된 신호를 입력받는 기능을 수행한다. 도 5의 (a)에서 Fin(352)은 신호 입력부(305)로 입력된 신호를 의미한다.
입력 대역 필터(310)는 신호 입력부(305)로 입력된 신호를 필터링하는 기능을 수행한다. 도 5의 (a)에서 도면부호 351은 입력 대역 필터(310)가 신호를 필터링시키기 위한 기준 대역을 의미한다.
국부 발진기(320)는 미리 정해진 주파수 값을 갖는 국부 발진 신호를 생성하는 기능을 수행한다. 도 5의 (a)에서 국부 발진 신호는 도면부호 353과 같다.
믹서(315)는 입력 대역 필터(310)에 의해 필터링된 신호와 국부 발진기(320)에 의해 생성된 신호를 결합시키는 기능을 수행한다.
증폭기(325)는 믹서(315)에 의해 결합/혼합된 신호를 증폭시키는 기능을 수행한다.
출력 대역 필터(330)는 증폭기(325)에 의해 증폭된 신호를 필터링하는 기능을 수행한다. 도 5의 (b)에서 도면부호 361은 출력 대역 필터(330)가 신호를 필터링시키기 위한 기준 대역을 의미한다. 도 5의 (b)에 따르면, 출력 관점 불요 신호들(364, 365, 366, 367)은 출력 대역 필터(330)에 의해 필터링된다.
신호 출력부(335)는 출력 대역 필터(330)에 의해 필터링된 신호를 출력하는 기능을 수행한다. 도 5의 (b)에서 신호 출력부(335)에 의해 출력되는 신호 Fout은 도면부호 362와 같다.
한편 출력 대역 필터(330)에서 억압하지 못한 불요 신호(363)가 신호 출력부(335)를 통해 출력될 수 있다. 본 발명에서는 이를 중간 주파수 변환부(114)에 의한 불요 신호로 판단하고, 이를 N(t)에 합쳐서 제1 회로(120)를 통하여 억압할 수 있다.
한편 이후 설명할 제2 회로(130)의 출력 주파수 변환부(131)도 중간 주파수 변환부(114)처럼 신호 입력부, 입력 대역 필터, 믹서, 국부 발진기, 증폭기, 출력 대역 필터 및 신호 출력부를 포함할 수 있다.
다시 도 1을 참조하여 설명한다.
제1 회로(120)는 DDS 발생부(110)로부터 출력된 주파수 합성 신호에 포함된 불요 신호들을 억압하는 기능을 수행한다. 이러한 제1 회로(120)는 광대역 증폭기(121), 클리퍼 회로(122), 하모닉 필터(123) 및 이득 조정부(124)를 포함한다.
광대역 증폭기(121)는 DDS 발생부(110)에 의해 출력된 신호를 증폭시키는 기능을 수행한다.
도 6은 직접 디지털 주파수 합성기의 제1 회로를 구성하는 광대역 증폭기의 기능을 설명하기 위한 참고도이다. 도 6에서 도면부호 401은 DDS 발생부(110)에 의해 출력된 신호를 의미하며, 도면부호 402는 광대역 증폭기(121)에 의해 증폭된 신호를 의미한다.
DDS 발생부(110)에 의해 출력된 신호(401)와 광대역 증폭기(121)에 의해 증폭된 신호(402)는 각각 다음과 같이 표현할 수 있다.
DAC 출력 = S(t) + N(t)
증폭기 출력 = m × S(t) + m × N(t)
상기에서 DAC 출력은 DDS 발생부(110)에 의해 출력된 신호를 의미하며, 증폭기 출력은 광대역 증폭기(121)에 의해 증폭된 신호를 의미한다. 또한 S(t)는 주파수 합성 신호를 의미하고, N(t)는 불요 신호(잡음 신호)를 의미하며, m은 광대역 증폭기(121)의 이득(408)을 의미한다.
본 발명에서 광대역 증폭기(121)는 다음과 같은 특성을 가진다.
첫째, 필요한 중간 주파수를 모두 평탄하게 증폭하는 특성을 가져야 한다.
입력된 최고 주파수보다 최소 수배 이상의 평탄한 증폭 특성을 가져야 한다. 사용하고자 하는 입력 대역 밖의 신호들을 같이 증폭하여 나중에 그 대역 외 신호를 잘라줄 수 있다. 급격한 신호의 레벨의 변화도 따라갈 수 있어야 한다.
둘째, 입력된 신호 세기를 다음 단의 클리퍼 회로(122)(ex. 리미팅 소자)의 리미팅 레벨(403a, 403b)보다 수배 이상의 세기를 출력할 수 있어야 한다. 리미팅되지 않은 부분의 구간(404, 405, 406, 407)을 줄이기 위해 리미팅 레벨(403a, 403b)보다 신호 세기가 크게 증가할수록 불요 신호의 존재 구간이 좁아져 전체 불요 신호의 파워가 작아지게 된다. 또한 증폭기의 이득 m(408)은 클수록 결과적으로 불요 신호 저감 효과가 커지게 된다.
한편 증폭율을 극단적으로 높이면, Signum 함수의 응답 특성을 가지며, 선형 성분이 없어지게 되고, 순수 구형파 특성만 가지게 된다. 도 7의 (b)는 도 7의 (a)에 대한 제한 레벨(Limit)의 예시이고, 도 7의 (c)는 Signum 함수의 예시이며, 도 7의 (d)는 실질적인 제한기 함수의 예시이다.
도 7의 (a) 내지 (d)에서 증폭율은 다음 수식을 이용하여 구할 수 있다.
증폭율 = So / Si
다시 도 1을 참조하여 설명한다.
클리퍼(Clipper)는 파형 정형 회로를 말하는데, 클리퍼 회로(122)의 출력은 입력 신호의 한 부분을 잘라 버린 파형을 나타낸다. 이를 수식으로 표현하면 다음과 같다.
Vin < VR일 때, Vout = Vin
Vin > VR일 때, Vout = VR
클리퍼 회로(122)에는 직렬 클리퍼 회로, 병렬 클리퍼 회로 등이 있으며, 클리퍼 회로(122)는 리미터(Limiter), 진폭 선택 회로(Amplitude selector), 또는 슬라이서(Slicer)라고도 부른다.
클리퍼 회로(122)는 다이오드, 저항, 직류 전지 등으로 구성된다. 출력 파형은 각종 요소들의 위치를 상호 교환하거나, 전지의 전압을 변화시킴으로써 다른 레벨에서 클리퍼할 수 있다.
이상 설명한 바와 같이 클리퍼 회로(122)는 리미터로 구현될 수 있다. 이하에서는 리미터를 클리퍼 회로(122)의 일 형태로 하여 설명한다.
도 8은 제1 회로를 구성하는 클리퍼 회로의 일 형태인 리미팅 소자(=리미터)의 기능을 설명하기 위한 참고도이다.
도 8의 (a)에서 도면부호 411은 단일 신호가 리미팅되었을 경우의 예시이며, 도면부호 412는 본 발명에 따라 합성 신호가 리미팅되었을 경우의 예시이다. 광대역 증폭기(121)에 의해 증폭된 뒤 리미팅 소자로 입력되는 신호는 주파수 합성 신호이므로, 본 발명에 따를 경우 도면부호 412와 같은 형태로 출력된다. 한편 도면부호 413은 불요 성분 신호를 의미한다.
리미팅 소자는 본 발명에서 다음과 같은 특성을 가진다.
첫째, 입력된 최고 주파수보다 최소 수배 이상의 주파수 특성을 가져야 한다. 즉 리미팅 레벨(±L; 403a, 403b)을 일정하게 하고, 그 레벨에서 신호를 모두 그 레벨(±L)로 변환시켜야 한다.
광대역 증폭기(121)에 의한 출력이 m × S(t) + m × N(t)일 때, 리미팅 소자에 의한 출력은 다음과 같이 표현할 수 있다.
IF |신호| < 리미팅 레벨, 리미터 출력 = m × S(t) + m × N(t)
Else, 리미터 출력 = ±L
둘째, 리미팅 레벨(403a, 403b)은 낮을수록 광대역 증폭기(121)와 조합을 맞추고, 저전력으로 설계하기가 쉽다.
세째, 증폭이 크거나 리미팅 레벨(403a, 403b)이 낮아서 입력 사인파가 구형파 형태로 되면 될수록 잡음 신호의 저감 효과(R)가 크고, R 값은 큰 값으로 발산하게 된다.
잡음 저감 효과 R은 다음 수식을 이용하여 구할 수 있다.
① R = 1 / arcsin(L/m)
② R = 전체 구간 / 리미팅되지 않은 구간 = (r + s) / r
도 8의 (b)에 도시된 바와 같이 s(414)는 리미팅된 구간의 길이를 의미하며, r(415)는 리미팅되지 않은 구간의 길이를 의미한다.
한편 잡음 신호의 파워는 다음 수식과 같이 나타낼 수 있다.
잡음 신호 파워 = (m × N(t)) / R
네째, 기본적으로 신호가 잡음보다 클 경우에 적용 가능하다.
다시 도 1을 참조하여 설명한다.
하모닉 필터(123)는 클리퍼 회로(122)에 의해 리미팅된 신호에서 잡음을 제거하는 기능을 수행한다. 도 9는 제1 회로를 구성하는 하모닉 필터의 기능을 설명하기 위한 참고도이다.
도 9에서 도면부호 421은 단일 신호를 필터링할 경우의 예시이고, 도면부호 422는 본 발명에 따라 하모닉 필터(123)를 이용하여 합성 신호를 필터링할 경우의 예시이다. 도면부호 423은 하모닉 필터(123)에 의해 필터링되는 불요 성분 신호를 의미한다.
리미팅 소자에 의한 출력과 하모닉 필터(123)에 의한 출력을 각각 수식으로 표현하면 다음과 같다.
리미팅 소자에 의한 출력 = ((S(t) + N(t) / R) × a) + ((S(2t) + N(2t) / R) × b) + ((S(3t) + N(3t) / R) × c) + ((S(4t) + N(4t) / R) × d) + …
하모닉 필터(123)에 의한 출력 = ((S(t) + N(t) / R) × a)
상기에서 a, b, c 및 d는 하모닉 세기를 의미한다.
하모닉 필터(123)는 본 발명에서 다음과 같은 특성을 가진다.
첫째, 선형 소자가 아닌 리미팅 소자의 리미팅에 의해 신호의 하모닉 성분들이 발생하게 되는데, 그 성분을을 필터링한다. 하모닉 필터(123)의 입력 최대 주파수는 최저 주파수의 두배 미만이 되어야 하고, 실용적으로는 1.8배 이하가 구현하기 좋다. 만약 입력 최대 주파수가 이론적 두배 혹은 현실적 1.8배 이상일 경우 하부 대역(Sub-band)를 나누어 필터링한다.
둘째, 하모닉 필터(123)는 밴드 패스 필터(BPF)로 구현될 수 있다.
다시 도 1을 참조하여 설명한다.
이득 조정부(124)는 하모닉 필터(123)에 의해 필터링된 신호의 이득을 제어하는 기능을 수행한다. 도 10은 제1 회로를 구성하는 이득 조정부의 기능을 설명하기 위한 참고도이다.
도 10에서 도면부호 431은 하모닉 필터(123)에 의해 억압된 불요 성분을 의미하며, 도면부호 432는 불요 성분이 억압된 최종 출력 신호를 의미한다.
하모닉 필터(123)에 의해 필터링된 신호와 이득 조정부(124)에 의한 신호를 각각 수식으로 표현하면 다음과 같다.
하모닉 필터 출력 = (S(t) + N(t) / R) × a
이득 조정 출력 = A × S(t) + A / R × N(t)
상기에서 A는 원하는 세기를 의미한다.
이득 조정부(124)는 본 발명에서 다음과 같은 특성을 가진다.
첫째, 다루기 편리한 신호 세기나 사용하고자 하는 세기로 출력을 조정한다.
둘째, 최종적으로 잡음(불요 신호)의 세기는 잡음 저감 효과 R에 반비례하여 줄어들어서 본 발명의 목적을 달성할 수 있게 된다.
다시 도 1을 참조하여 설명한다.
제2 회로(130)는 제1 회로(120)에 의해 잡음이 제거된 주파수 합성 신호를 출력하는 기능을 수행한다. 이를 위해 제2 회로(130)는 출력부(133)만 포함할 수 있으며, 이외 출력 주파수 변환부(131), 가변 이득 조절부(132) 등을 더욱 포함하는 것도 가능하다.
제2 회로(130)는 제1 회로(120)에 의해 잡음이 제거된 주파수 합성 신호를 그대로 출력하거나, 출력 주파수 변환부(131)를 이용하여 추가로 믹서 등을 사용하여 주파수 합성 신호를 다른 주파수 신호로 변환할 수 있다.
또한 제2 회로(130)는 신호 세기를 사용하는 장치의 목적에 맞게 크게 하거나 작게 하는 가변 이득 조절부(132)를 추가하여 사용할 수 있다. 이때 가변 이득 조절부(132)는 제1 회로(120)를 거친 신호의 이득을 조정할 수 있게 제1 회로(120) 다음에 위치하도록 해야 한다.
이상 설명한 직접 디지털 주파수 합성 장치(100)는 디지털 주파수 값을 입력받고, 위상 테이블 등의 기법을 사용한 디지털 주파수 파형 생성 소자(FPGA; 112), 디지털-아날로그 변환기(113)를 포함한 DDS 회로(110), 그 출력의 단점인 불요 신호를 줄여주기 위한 기능 블록(120)에 리미팅 기능을 가지는 고이득 아날로그 광대역 증폭기(121)와 하모닉을 제거하는 필터(123)와 증폭된 신호를 다시 줄여주는 이득 조정부(124)를 통과하면, 불요 신호가 억압된 원하는 신호를 구할 수 있다.
그 불요 신호가 개선된 신호 시스템 요구에 맞는 주파수로 상향 변환하거나, 이득을 가변하는 회로(132)를 추가하여, 초광대역에 높은 동적 범위를 가지는 디지털 주파수 합성기 출력을 얻을 수 있다.
본 발명은 최소의 비용으로 DDS 주파수 합성기의 최대 단점인 불요 신호를 기존 사용하던 알고리즘의 부작용인 원신호 왜곡 등이 없이 높은 동적 범위의 디지털 주파수 합성기를 사용할 수 있어, 금전, 공간, 크기, 무게, 개발 시간 등의 비용을 줄일 수 있다.
한편 직접 디지털 주파수 합성기(100)는 DDS 발생부(110) 대신에 다른 조합에 의한 신호 발생부(미도시)를 포함하는 것도 가능하다. 여기서 DDS 발생부(110)는 디지털 신호를 발생시키는 것을 의미하며, 신호 발생부는 아날로그 신호를 발생시키는 것을 의미한다.
신호 발생부에 의해 생성되는 아날로그 주파수 합성 신호는 DDS 발생부(110)에 의해 생성되는 디지털 주파수 합성 신호와 마찬가지로 원하는 신호 외에 잡음 신호가 섞여 있다. 본 발명은 DDS 발생부(110) 대신에 신호 발생부를 포함하더라도 DDS 발생부(110)의 경우와 동일한 잡음 제거 효과를 얻을 수 있다.
이상 설명한 본 발명은 송수신기에 적용될 수 있다. 특히 본 발명은 초고주파를 이용한 송수신기에 적용될 수 있다. 초고주파의 대부분에서 디지털 주파수 합성기의 장점 기능이 필요하다. 또한 본 발명은 전자전(Electronic Warfare)에서 ELINT(Electronics Intelligence) 등 적군의 전자 정보를 포착하는 데에 이용될 수 있는 송수신기에 적용될 수 있다.
이상 도 1 내지 도 10을 참조하여 본 발명의 일실시 형태에 대하여 설명하였다. 이하에서는 이러한 일실시 형태로부터 추론 가능한 본 발명의 바람직한 형태에 대하여 설명한다.
도 11은 본 발명의 바람직한 실시예에 따른 디지털 주파수 합성 장치를 개략적으로 도시한 개념도이다.
도 11에 따르면, 디지털 주파수 합성 장치(500)는 주파수 합성 신호 생성부(510), 제1 주파수 합성 신호 처리부(520), 제2 주파수 합성 신호 처리부(530), 전원부(540) 및 주제어부(550)를 포함한다.
전원부(540)는 디지털 주파수 합성 장치(500)를 구성하는 각 구성에 전원을 공급하는 기능을 수행한다.
주제어부(550)는 디지털 주파수 합성 장치(500)를 구성하는 각 구성의 전체 작동을 제어하는 기능을 수행한다.
주파수 합성 신호 생성부(510)는 미리 정해진 주파수 신호들을 기초로 주파수 합성 신호를 생성하는 기능을 수행한다. 주파수 합성 신호 생성부(510)는 도 1의 DDS 발생부(110)에 대응하는 개념이다.
도 12는 디지털 주파수 합성 장치를 구성하는 주파수 합성 신호 생성부의 내부 구성을 도시한 개념도이다.
주파수 합성 신호 생성부(510)는 도 12의 (a)에 도시된 바와 같이 주파수 신호 선택부(511), 주파수 신호 합성부(512) 및 제1 주파수 합성 신호 변환부(513)를 포함할 수 있다.
주파수 신호 선택부(511)는 주파수 신호들을 선택하는 기능을 수행한다. 주파수 신호 선택부(511)는 도 1의 디지털 주파수 선택부(111)에 대응하는 개념이다.
주파수 신호 합성부(512)는 주파수 신호 선택부(511)에 의해 선택된 주파수 신호들을 합성하여 디지털 신호 형태의 주파수 합성 신호를 생성하는 기능을 수행한다. 주파수 신호 합성부(512)는 도 1의 FPGA(112)에 대응하는 개념이다.
제1 주파수 합성 신호 변환부(513)는 디지털 신호 형태의 주파수 합성 신호를 아날로그 신호 형태의 주파수 합성 신호로 변환하는 기능을 수행한다. 제1 주파수 합성 신호 변환부(513)는 도 1의 DAC(113)에 대응하는 개념이다.
주파수 합성 신호 생성부(510)는 제2 주파수 합성 신호 변환부(514)를 더 포함할 수 있다.
제2 주파수 합성 신호 변환부(514)는 아날로그 신호 형태의 주파수 합성 신호를 중간 주파수(IF) 값을 가지는 주파수 합성 신호로 변환하는 기능을 수행한다. 제2 주파수 합성 신호 변환부(514)는 도 1의 중간 주파수 변환부(114)에 대응하는 개념이다.
제2 주파수 합성 신호 변환부(514)는 중간 주파수 값으로 리미팅을 위해 허용된 값 이하의 주파수 값을 이용할 수 있다.
제2 주파수 합성 신호 변환부(514)는 도 12의 (b)에 도시된 바와 같이 제2 필터링부(561), 믹싱부(562), 제2 증폭부(563) 및 제3 필터링부(564)를 포함할 수 있다.
제2 필터링부(561)는 아날로그 신호 형태의 주파수 합성 신호를 1차 필터링하는 기능을 수행한다. 제2 필터링부(561)는 도 4의 입력 대역 필터(310)에 대응하는 개념이다.
믹싱부(562)는 1차 필터링된 주파수 합성 신호와 미리 정해진 신호를 혼합하여 중간 주파수 값을 가지는 주파수 합성 신호를 생성하는 기능을 수행한다. 믹싱부(562)는 도 4의 믹서(315)에 대응하는 개념이다.
믹싱부(562)는 1차 필터링된 주파수 합성 신호와 혼합될 미리 정해진 신호로 국부 발진 신호를 이용할 수 있다.
제2 증폭부(563)는 중간 주파수 값을 가지는 주파수 합성 신호를 증폭시키는 기능을 수행한다. 제2 증폭부(563)는 도 4의 증폭기(325)에 대응하는 개념이다.
제3 필터링부(564)는 증폭된 주파수 합성 신호를 2차 필터링하는 기능을 수행한다. 제3 필터링부(564)는 도 4의 출력 대역 필터(330)에 대응하는 개념이다.
다시 도 11을 참조하여 설명한다.
제1 주파수 합성 신호 처리부(520)는 적어도 하나의 리미팅 레벨(Limiting level)을 기초로 주파수 합성 신호를 증폭시키고, 이 주파수 합성 신호를 리미팅시키며, 이후 리미팅된 주파수 합성 신호로부터 잡음을 제거하는 기능을 수행한다. 제1 주파수 합성 신호 처리부(520)는 도 1의 제1 회로(120)에 대응하는 개념이다.
제1 주파수 합성 신호 처리부(520)는 적어도 일부 구간에서 주파수 합성 신호의 레벨이 음의 값인지 여부를 판단할 수 있다.
적어도 일부 구간에서 주파수 합성 신호의 레벨이 음의 값인 것으로 판단되면, 제1 주파수 합성 신호 처리부(520)는 주파수 합성 신호를 증폭시킬 때 리미팅 레벨을 두개 이용할 수 있다. 반면 모든 구간에서 주파수 합성 신호의 레벨이 음의 값이 아닌 것으로 판단되면, 제1 주파수 합성 신호 처리부(520)는 주파수 합성 신호를 증폭시킬 때 리미팅 레벨을 한개 이용할 수 있다.
제1 주파수 합성 신호 처리부(520)는 신호 레벨 판단부(미도시)를 더 포함하여 이 구성을 통해 상기한 기능을 수행할 수 있다.
제1 주파수 합성 신호 처리부(520)는 리미팅 레벨을 두개 이용하는 경우 상한값을 결정하는 리미팅 레벨과 하한값을 결정하는 리미팅 레벨을 이용할 수 있다.
상기한 두 리미팅 레벨은 전구간에서 동일한 값을 상한값 또는 하한값으로 할 수 있다. 또한 상기한 두 리미팅 레벨은 절대값이 같은 두 값(ex. +3과 -3)을 각각 상한값과 하한값으로 할 수 있다.
제1 주파수 합성 신호 처리부(520)는 도 13에 도시된 바와 같이 제1 증폭부(521), 리미팅부(522), 제1 필터링부(523) 및 제1 이득 제어부(524)를 포함할 수 있다. 도 13은 디지털 주파수 합성 장치를 구성하는 제1 주파수 합성 신호 처리부의 내부 구성을 도시한 개념도이다.
제1 증폭부(521)는 리미팅 레벨을 기초로 주파수 합성 신호를 증폭시키는 기능을 수행한다. 제1 증폭부(521)는 도 1의 광대역 증폭기(121)에 대응하는 개념이다.
제1 증폭부(521)는 이득을 이용하여 리미팅 레벨의 미리 정해진 배수로 주파수 합성 신호를 증폭시킬 수 있다. 증폭기의 이득이 커질수록 불요 신호의 저감 효과는 높아질 것이다. 또한 리미팅되지 않는 구간이 적어질수록 불요 신호의 저감 효과는 높아질 것이다. 따라서 제1 증폭부(521)는 이 점들을 참작하여 증폭기의 이득을 이용하여 리미팅 레벨보다 수배 이상의 신호 세기를 구하고, 이 신호 세기를 기초로 주파수 합성 신호를 증폭시킨다.
리미팅부(522)는 증폭된 주파수 합성 신호를 리미팅시키는 기능을 수행한다. 리미팅부(522)는 도 1의 클리퍼 회로(122)에 대응하는 개념이다.
제1 필터링부(523)는 리미팅된 주파수 합성 신호로부터 잡음을 제거하는 기능을 수행한다. 제1 필터링부(523)는 도 1의 하모닉 필터(123)에 대응하는 개념이다.
제1 필터링부(523)는 대역 통과 필터(BPF)를 이용하여 신호의 하모닉 성분을 잡음으로 제거할 수 있다.
제1 이득 제어부(524)는 잡음이 제거된 주파수 합성 신호의 제1 이득을 제어하는 기능을 수행한다. 제1 이득 제어부(524)는 도 1의 이득 조정부(124)에 대응하는 개념이다.
다시 도 11을 참조하여 설명한다.
제2 주파수 합성 신호 처리부(530)는 제1 주파수 합성 신호 처리부(520)에 의해 잡음이 제거된 주파수 합성 신호를 출력하는 기능을 수행한다. 제2 주파수 합성 신호 처리부(530)는 도 1의 제2 회로(130)에 대응하는 개념이다.
제2 주파수 합성 신호 처리부(530)는 도 14에 도시된 바와 같이 신호 출력부(533)만 구비하여 잡음이 제거된 주파수 합성 신호를 그대로 출력할 수 있으며, 신호 출력부(533)와 더불어 주파수 변환 신호 생성부(531)와 제2 이득 제어부(532)를 더욱 구비하는 것도 가능하다. 이 경우 제2 주파수 합성 신호 처리부는 다음과 같이 구성할 수 있다.
도 14는 디지털 주파수 합성 장치를 구성하는 제2 주파수 합성 신호 처리부의 내부 구성을 도시한 개념도이다.
도 14에 따르면, 제2 주파수 합성 신호 처리부(530)는 주파수 변환 신호 생성부(531), 제2 이득 제어부(532) 및 신호 출력부(533)를 포함할 수 있다.
주파수 변환 신호 생성부(531)는 잡음이 제거된 주파수 합성 신호를 기초로 미리 정해진 주파수 값을 가지는 주파수 변환 신호를 생성하는 기능을 수행한다. 주파수 변환 신호 생성부(531)는 도 1의 출력 주파수 변환부(131)에 대응하는 개념이다.
주파수 변환 신호 생성부(531)는 잡음이 제거된 주파수 합성 신호와 미리 정해진 신호를 혼합하여 주파수 변환 신호를 생성할 수 있다. 이 경우 주파수 변환 신호 생성부(531)는 믹서(Mixer)를 이용하여 상기한 기능을 수행할 수 있다.
제2 이득 제어부(532)는 주파수 변환 신호의 제2 이득을 제어하는 기능을 수행한다. 제2 이득 제어부(532)는 도 1의 가변 이득 조절부(132)에 대응하는 개념이다.
제2 이득 제어부(532)는 주파수 변환 신호의 가변 이득을 제어할 수 있다.
신호 출력부(533)는 제2 이득이 제어된 주파수 변환 신호를 출력하는 기능을 수행한다. 신호 출력부(533)는 도 1의 출력부(133)에 대응하는 개념이다.
다음으로 디지털 주파수 합성 장치(500)의 작동 방법에 대하여 설명한다. 도 15는 본 발명의 바람직한 실시예에 따른 디지털 주파수 합성 방법을 개략적으로 도시한 흐름도이다. 이하 설명은 도 11 내지 도 15를 참조한다.
먼저 주파수 합성 신호 생성부(510)가 미리 정해진 주파수 신호들을 기초로 주파수 합성 신호를 생성한다(S610).
이후 제1 주파수 합성 신호 처리부(520)가 적어도 하나의 리미팅 레벨을 기초로 주파수 합성 신호를 증폭 및 리미팅시키며, 리미팅된 주파수 합성 신호로부터 잡음을 제거한다(S620).
제1 주파수 합성 신호 처리부(520)는 주파수 합성 신호를 증폭시키기 전에 적어도 일부 구간에서 주파수 합성 신호의 레벨이 음의 값인지 여부를 판단할 수 있다.
적어도 일부 구간에서 주파수 합성 신호의 레벨이 음의 값인 것으로 판단되면 제1 주파수 합성 신호 처리부(520)는 두개의 리미팅 레벨들을 선정할 수 있으며, 모든 구간에서 주파수 합성 신호의 레벨이 음의 값이 아닌 것으로 판단되면 제1 주파수 합성 신호 처리부(520)는 한개의 리미팅 레벨을 선정할 수 있다.
이후 제2 주파수 합성 신호 처리부(530)가 잡음이 제거된 주파수 합성 신호를 출력한다(S630).
이후 송수신부(미도시)가 잡음이 제거된 주파수 합성 신호를 미리 정해진 단말로 전송한다(S640).
이상에서 설명한 본 발명의 실시예를 구성하는 모든 구성요소들이 하나로 결합하거나 결합하여 동작하는 것으로 기재되어 있다고 해서, 본 발명이 반드시 이러한 실시예에 한정되는 것은 아니다. 즉, 본 발명의 목적 범위 안에서라면, 그 모든 구성요소들이 하나 이상으로 선택적으로 결합하여 동작할 수도 있다. 또한, 그 모든 구성요소들이 각각 하나의 독립적인 하드웨어로 구현될 수 있지만, 각 구성요소들의 그 일부 또는 전부가 선택적으로 조합되어 하나 또는 복수개의 하드웨어에서 조합된 일부 또는 전부의 기능을 수행하는 프로그램 모듈을 갖는 컴퓨터 프로그램으로서 구현될 수도 있다. 또한, 이와 같은 컴퓨터 프로그램은 USB 메모리, CD 디스크, 플래쉬 메모리 등과 같은 컴퓨터가 읽을 수 있는 기록매체(Computer Readable Media)에 저장되어 컴퓨터에 의하여 읽혀지고 실행됨으로써, 본 발명의 실시예를 구현할 수 있다. 컴퓨터 프로그램의 기록매체로서는 자기 기록매체, 광 기록매체, 캐리어 웨이브 매체 등이 포함될 수 있다.
또한, 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 상세한 설명에서 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 다양한 수정, 변경 및 치환이 가능할 것이다. 따라서, 본 발명에 개시된 실시예 및 첨부된 도면들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예 및 첨부된 도면에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (11)

  1. 미리 정해진 주파수 신호들을 기초로 주파수 합성 신호를 생성하되, 아날로그 신호 형태의 상기 주파수 합성 신호를 중간 주파수(IF) 값을 가지는 상기 주파수 합성 신호로 변환시키며, 상기 중간 주파수 값을 가지는 상기 주파수 합성 신호에 포함된 잡음 신호의 주파수별 분포를 기초로 상기 중간 주파수 값의 최대값을 조정하는 주파수 합성 신호 생성부;
    상기 중간 주파수 값의 미리 정해진 배수에 해당하는 값을 최대 입력값으로 하는 적어도 하나의 리미팅 레벨(Limiting level)을 기초로 상기 주파수 합성 신호를 증폭시키며, 리미팅된 상기 주파수 합성 신호로부터 잡음을 제거하는 제1 주파수 합성 신호 처리부; 및
    잡음이 제거된 상기 주파수 합성 신호를 출력하는 제2 주파수 합성 신호 처리부
    를 포함하는 것을 특징으로 하는 디지털 주파수 합성 장치.
  2. 제 1 항에 있어서,
    상기 제1 주파수 합성 신호 처리부는 적어도 일부 구간에서 상기 주파수 합성 신호의 레벨이 음의 값인지 여부를 판단하며, 적어도 일부 구간에서 상기 주파수 합성 신호의 레벨이 음의 값인 것으로 판단되면 상기 주파수 합성 신호를 증폭시킬 때 상기 리미팅 레벨을 두개 이용하고, 모든 구간에서 상기 주파수 합성 신호의 레벨이 음의 값이 아닌 것으로 판단되면 상기 주파수 합성 신호를 증폭시킬 때 상기 리미팅 레벨을 한개 이용하는 것을 특징으로 하는 디지털 주파수 합성 장치.
  3. 제 2 항에 있어서,
    상기 제1 주파수 합성 신호 처리부는 상기 리미팅 레벨을 두개 이용하는 경우 상한값을 결정하는 리미팅 레벨과 하한값을 결정하는 리미팅 레벨을 이용하는 것을 특징으로 하는 디지털 주파수 합성 장치.
  4. 제 1 항에 있어서,
    상기 제1 주파수 합성 신호 처리부는,
    상기 리미팅 레벨을 기초로 상기 주파수 합성 신호를 증폭시키는 제1 증폭부;
    증폭된 상기 주파수 합성 신호를 리미팅시키는 리미팅부;
    리미팅된 상기 주파수 합성 신호로부터 잡음을 제거하는 제1 필터링부; 및
    잡음이 제거된 상기 주파수 합성 신호의 제1 이득을 제어하는 제1 이득 제어부
    를 포함하는 것을 특징으로 하는 디지털 주파수 합성 장치.
  5. 제 4 항에 있어서,
    상기 제1 증폭부는 이득을 이용하여 상기 리미팅 레벨의 미리 정해진 배수로 상기 주파수 합성 신호를 증폭시키는 것을 특징으로 하는 디지털 주파수 합성 장치.
  6. 제 4 항에 있어서,
    상기 제1 필터링부는 대역 통과 필터(BPF)를 이용하여 신호의 하모닉 성분을 상기 잡음으로 제거하는 것을 특징으로 하는 디지털 주파수 합성 장치.
  7. 제 1 항에 있어서,
    상기 제2 주파수 합성 신호 처리부는,
    잡음이 제거된 상기 주파수 합성 신호를 기초로 미리 정해진 주파수 값을 가지는 주파수 변환 신호를 생성하는 주파수 변환 신호 생성부;
    상기 주파수 변환 신호의 제2 이득을 제어하는 제2 이득 제어부; 및
    상기 제2 이득이 제어된 상기 주파수 변환 신호를 출력하는 신호 출력부
    를 포함하는 것을 특징으로 하는 디지털 주파수 합성 장치.
  8. 제 1 항에 있어서,
    상기 주파수 합성 신호 생성부는,
    상기 주파수 신호들을 선택하는 주파수 신호 선택부;
    선택된 상기 주파수 신호들을 합성하여 디지털 신호 형태의 상기 주파수 합성 신호를 생성하는 주파수 신호 합성부;
    디지털 신호 형태의 상기 주파수 합성 신호를 아날로그 신호 형태의 상기 주파수 합성 신호로 변환하는 제1 주파수 합성 신호 변환부; 및
    아날로그 신호 형태의 상기 주파수 합성 신호를 중간 주파수 값을 가지는 상기 주파수 합성 신호로 변환하는 제2 주파수 합성 신호 변환부
    를 포함하는 것을 특징으로 하는 디지털 주파수 합성 장치.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 제2 주파수 합성 신호 변환부는 상기 중간 주파수 값으로 리미팅을 위해 허용된 값 이하의 주파수 값을 이용하는 것을 특징으로 하는 디지털 주파수 합성 장치.
  11. 제 8 항에 있어서,
    상기 제2 주파수 합성 신호 변환부는,
    아날로그 신호 형태의 상기 주파수 합성 신호를 1차 필터링하는 제2 필터링부;
    1차 필터링된 상기 주파수 합성 신호와 미리 정해진 신호를 혼합하여 중간 주파수 값을 가지는 상기 주파수 합성 신호를 생성하는 믹싱부;
    중간 주파수 값을 가지는 상기 주파수 합성 신호를 증폭시키는 제2 증폭부; 및
    증폭된 상기 주파수 합성 신호를 2차 필터링하는 제3 필터링부
    를 포함하는 것을 특징으로 하는 디지털 주파수 합성 장치.
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