KR101641654B1 - Semiconductor device and method for manufacturing thereof - Google Patents
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Abstract
Description
본 발명은 반도체 소자 및 반도체 소자 제조방법에 관한 것이다.
The present invention relates to a semiconductor device and a method of manufacturing a semiconductor device.
트랜지스터나 각종 전자장치에 있어 전기 접합은 필수 불가결하며, 접합에 의한 저항은 소자의 성능과 직접적으로 연결된다. Electrical junctions are indispensable for transistors and various electronic devices, and resistance by junctions is directly connected to device performance.
전기 접합 중 금속과 반도체가 접합하여 전압-전류 특성이 옴의 법칙을 따르는 것을 오믹 접합이라 하며, 반도체 소자에서 금속 결선을 뽑아낼 때 전극층 금속이 소자의 특성에 영향을 주지 않도록 하려면 전극층 금속과 반도체 간의 접촉저항치가 작은 오믹 접합이 되어야 한다.The ohmic junction is a phenomenon in which the voltage-current characteristics follow the Ohm's law when the metal and the semiconductor are bonded together during the electric junction. In order to prevent the electrode layer metal from affecting the characteristics of the device when the metal wire is pulled out from the semiconductor device, The ohmic contact should have a small contact resistance value.
일반적으로 불순물 농도가 낮은 반도체에 금속이 접합되면 접합면에 전위 장벽이 형성되기 때문에 양호한 오믹 접합을 기대할 수 없다. In general, when a metal is bonded to a semiconductor having a low impurity concentration, a good ohmic junction can not be expected because a potential barrier is formed on the bonding surface.
따라서, 오믹 접합을 획득하기 위해 도핑을 하거나, 버퍼층을 삽입하여야 하므로 제조공정이 복잡해 지는 문제점이 있다.
Therefore, doping is required to obtain an ohmic junction, or the buffer layer must be inserted, which complicates the fabrication process.
본 발명의 일 실시예에 따르면, 오믹 접합을 형성하는 반도체 소자 및 반도체 소자 제조방법을 제공하는 것이다.According to one embodiment of the present invention, there is provided a semiconductor device for forming an ohmic junction and a method of manufacturing a semiconductor device.
또한, 본 발명의 일 실시예에 따르면, 2차원 재료를 이용한 반도체 소자 및 반도체 소자 제조방법을 제공하는 것이다.
According to an embodiment of the present invention, there is provided a semiconductor device using a two-dimensional material and a method of manufacturing a semiconductor device.
본 발명의 일 측면에 따르면, 반도체성 2차원 전이금속 디칼코지나이드계 화합물이 증착되어 형성되는 액티브층, 상기 액티브층에 전류를 인입 또는 인출시키도록 상기 액티브층의 일면에 금속성 2차원 전이금속 디칼코지나이드계 화합물이 증착되어 형성되는 전극층 및 상기 액티브층 및 상기 전극층의 계면에 상기 반도체성 2차원 전이금속 디칼코지나이드계 화합물 및 상기 금속성 2차원 전이금속 디칼코지나이드계 화합물의 합금이 형성되어 오믹 접합이 이루어지는 컨택층을 포함하는 반도체 소자를 제공한다.According to an aspect of the present invention, there is provided a semiconductor device comprising: an active layer formed by depositing a semiconducting two-dimensional transition metal decalcogenide compound; a metal two-dimensional transition metal dicalcium phosphate on one surface of the active layer, An electrode layer formed by depositing a coordinide compound and an alloy of the semiconducting two-dimensional transition metal dicalcium cyanide compound and the metallic two-dimensional transition metal dicalcium cyanide compound at the interface between the active layer and the electrode layer, A semiconductor device comprising a contact layer on which a junction is made is provided.
상기 반도체성 2차원 전이금속 디칼코지나이드계 화합물은 MoS2, MoSe2, WS2 및 WSe2 중 어느 하나가 선택될 수 있다.The semiconducting two-dimensional transition metal decalcogenide compound may be selected from MoS 2 , MoSe 2 , WS 2 and WSe 2 .
상기 금속성 2차원 전이금속 디칼코지나이드계 화합물은 NbS2 및 NbSe2 중 어느 하나가 선택될 수 있다.The metallic two-dimensional transition metal decalcogenide compound may be selected from NbS 2 and NbSe 2 .
상기 컨택층에 형성되는 합금은 WxNbySez일 수 있다.The alloy formed in the contact layer may be W x Nb y Se z .
상기 액티브층의 두께는 1nm 내지 5nm일 수 있다.The thickness of the active layer may be between 1 nm and 5 nm.
상기 전극층의 두께는 3nm 내지 10nm일 수 있다.The thickness of the electrode layer may be 3 nm to 10 nm.
본 발명의 다른 일 측면에 따르면, 기판을 준비하는 단계, 상기 기판의 일면에 반도체성 2차원 전이금속 디칼코지나이드계 화합물이 증착하여 액티브층을 형성하는 단계 및 상기 액티브층과 오믹 접합을 형성하도록 상기 액티브층의 일면에 금속성 2차원 전이금속 디칼코지나이드계 화합물을 증착하여 한쌍의 전극층을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다. According to another aspect of the present invention there is provided a method of manufacturing a semiconductor device comprising the steps of preparing a substrate, depositing a semiconducting two-dimensional transition metal dicalcium cyanide compound on one side of the substrate to form an active layer and forming an ohmic contact with the active layer And depositing a metallic two-dimensional transition metal decalcogenide compound on one surface of the active layer to form a pair of electrode layers.
상기 액티브층을 형성하는 단계는, 상기 기판의 일면에 포토레지스트층을 형성하는 단계, 상기 포토레지스트층의 일면에 액티브층 패턴을 형성하는 단계, 액티브층의 패턴이 형성되도록 스퍼터링, 열기상증착법 및 전자빔 기상증착법 중 어느 하나를 선택하여 상기 기판의 일면에 MoO3 또는 WO3를 증착하는 단계, 상기 포토레지스트층을 제거하는 단계 및 칼코지나이드 고체 소스를 기화하여 상기 MoO3 또는 WO3이 증착된 상기 기판의 일면에 증착하는 단계를 포함할 수 있다.The step of forming the active layer may include forming a photoresist layer on one side of the substrate, forming an active layer pattern on one side of the photoresist layer, sputtering to form a pattern of the active layer, Depositing MoO 3 or WO 3 on one side of the substrate by selecting one of the electron beam vapor deposition processes, removing the photoresist layer, and vaporizing the chalcogenide solid source to deposit the MoO 3 or WO 3 And depositing on one side of the substrate.
상기 전극층을 형성하는 단계는 상기 기판의 일면에 포토레지스트층을 형성하는 단계, 상기 포토레지스트층 일면에 상기 전극층 패턴을 형성하는 단계; 상기 액티브층의 패턴이 형성되도록 스퍼터링, 열기상증착법 및 전자빔 기상증착법 중 어느 하나를 선택하여 상기 기판의 일면에 MoO3 또는 Nb2O5를 증착하는 단계, 상기 포토레지스트층을 제거하는 단계, 및 칼코지나이드 고체 소스를 기화하여 상기 Nb2O5이 증착된 상기 기판에 증착하는 단계를 포함할 수 있다. The forming of the electrode layer may include forming a photoresist layer on one surface of the substrate, forming the electrode layer pattern on one surface of the photoresist layer, Depositing MoO 3 or Nb 2 O 5 on one side of the substrate by selecting one of sputtering, thermal evaporation and electron beam vapor deposition so as to form a pattern of the active layer, removing the photoresist layer, and A chalcogenide solid source is vaporized and the Nb 2 O 5 is deposited And depositing on the substrate.
칼코지나이드 고체 소스를 기화하여 상기 기판에 증착하는 단계는, 상기 액티브층 패턴 또는 상기 전극층 패턴이 형성된 기판을 CVD 장치 챔버 내부에 배치하는 단계, 상기 챔버 내부에 아르곤(Ar) 및 수소(H2) 가스를 공급하는 단계, 상기 챔버 내부에 황(Sulfur) 또는 셀레늄(Selenium) 고체 소스를 공급하는 단계, 상기 챔버 내부는 일정한 압력을 유지하고, 1시간 내지 2시간 내에 일정한 온도범위로 상승시키는 단계, 상기 챔버 내부는 일정한 압력 및 일정한 온도범위에서 50분 내지 70분 동안 유지하는 단계, 상기 CVD 장치의 소스히터는 1시간 내지 2시간 내에 일정한 온도범위로 상승시키는 단계 및 상기 아르곤(Ar) 및 수소(H2) 가스의 공급을 차단하고 온도를 하강시키는 단계를 포함할 수 있다.Knife Koji arsenide step to vaporize the solid source of depositing on the substrate, the active layer pattern or steps, argon (Ar) and hydrogen within the chamber to place the substrate having the electrode patterns on the inner CVD apparatus chamber (H 2 Supplying a sulfur or selenium solid source into the chamber, maintaining a constant pressure within the chamber, and raising the chamber to a constant temperature range within 1 to 2 hours, Maintaining the inside of the chamber at a constant pressure and a constant temperature range for 50 to 70 minutes, raising the source heater of the CVD apparatus to a constant temperature range within 1 to 2 hours, and heating the argon (Ar) and hydrogen (H 2 ) gas, and lowering the temperature.
상기 챔버 내부의 일정한 압력은 600 내지 800 torr 범위 내에서 설정될 수 있다. A constant pressure within the chamber can be set within the range of 600 to 800 torr.
상기 챔버의 일정한 온도는 900℃ 내지 1100℃ 범위에서 설정될 수 있다.The constant temperature of the chamber may be set in the range of 900 ° C to 1100 ° C.
상기 소스히터의 일정한 온도는 200℃ 내지 500℃ 범위에서 설정될 수 있다.
The constant temperature of the source heater may be set in the range of 200 ° C to 500 ° C.
본 발명의 일 실시예에 따르면, 오믹 접합을 형성하는 반도체 소자 및 반도체 소자 제조방법을 제공할 수 있다.According to an embodiment of the present invention, it is possible to provide a semiconductor device and a semiconductor device manufacturing method which form an ohmic junction.
또한, 본 발명의 일 실시예에 따르면, 2차원 재료를 이용한 반도체 소자 및 반도체 소자 제조방법을 제공할 수 있다.
Further, according to an embodiment of the present invention, a semiconductor device and a method of manufacturing a semiconductor device using a two-dimensional material can be provided.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 제조공정을 나타낸 순서도이다.
도 3 은 본 발명의 일 실시예에 따른 반도체 소자의 제조공정의 주요 단계를 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 액티브층의 물성을 나타낸 그래프이다.
도 5는 본 발명의 일 실시예에 따른 전극층의 물성을 나타낸 그래프이다.
도 6은 본 발명의 일 실시예에 따른 컨택층의 물성을 나타낸 그래프이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자와 종래 기술의 반도체 소자의 전극층 간격에 따른 저항 및 접촉저항을 비교한 그래프이다.1 is a view showing a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a flowchart illustrating a manufacturing process of a semiconductor device according to an embodiment of the present invention.
3 is a view showing major steps of a manufacturing process of a semiconductor device according to an embodiment of the present invention.
4 is a graph showing physical properties of an active layer according to an embodiment of the present invention.
5 is a graph showing physical properties of an electrode layer according to an embodiment of the present invention.
6 is a graph showing physical properties of a contact layer according to an embodiment of the present invention.
FIG. 7 is a graph comparing resistance and contact resistance of a semiconductor device according to an embodiment of the present invention and a conventional semiconductor device according to an interval between electrode layers.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise.
본 출원에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "상에"라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것이 아니다.In the present application, when a component is referred to as "comprising ", it means that it can include other components as well, without excluding other components unless specifically stated otherwise. Also, throughout the specification, the term "on" means to be located above or below the object portion, and does not necessarily mean that the object is located on the upper side with respect to the gravitational direction.
또한, 결합이라 함은, 각 구성 요소 간의 접합 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접합되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접합되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.In addition, the term " joining " is used not only in the case of directly bonding physically directly between the constituent elements in the bonding relationship between the constituent elements, but also means that other constituent elements are interposed between the constituent elements, It should be used as a concept to cover the case where they are connected to each other.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.The sizes and thicknesses of the respective components shown in the drawings are arbitrarily shown for convenience of explanation, and thus the present invention is not necessarily limited to those shown in the drawings.
이하, 본 발명에 따른 반도체 소자 및 그 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of a semiconductor device and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings, wherein like reference numerals refer to like or corresponding elements throughout. A duplicate description will be omitted.
도 1은 본 발명의 일 실시예에 따른 반도체 소자(100)를 나타내는 도면이다.1 is a view showing a
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)는 기판(10), 액티브층(20) 및 전극층(30)을 포함한다.Referring to FIG. 1, a
기판(10)은 액티브층(20) 또는 전극층(30)을 지지할 수 있는 수단이며, 실리콘 반도체 기판, 세라믹 기판으로부터 선택될 수 있다. The
예를 들어, 기판(10)은 사파이어(Sapphire), 실리콘(Si), 유리, 알루미나 (Al2O3) 등이 이용될 수 있으며, 기판(10)의 재료로 사파이어(Sapphire), 실리콘(Si), 유리를 이용함으로써 투명성을 확보할 수 있다. For example, the
액티브층(20)은 전기적 신호를 입력 받아 출력신호를 증폭 시킬 수 있는 반도체층이며, 그 예로 터널 다이오드, 발광 다이오드, 트랜지스터에서 증폭 작용 또는 스위칭 작용을 할 수 있는 반도체층이다. The
본 발명의 일 실시예에 따른 액티브층(20)은 반도체성 2차원 전이금속 디칼코지나이드계 화합물로 형성될 수 있으며, 반도체성 2차원 전이금속 디칼코지나이드계 화합물의 예로는 MoS2, MoSe2, WS2, WSe2 가 있다. 바람직하게는 액티브층(20)은 WSe2로 형성될 수 있다. The
더 나아가, 액티브층(20)의 두께는 1nm 내지 5nm로 형성될 수 있으며 바람직하게는 3nm로 형성될 수 있다.Further, the thickness of the
전극층(30)은 액티브층(20)에 전기적 신호를 입력하고, 입력된 전기적 신호에 의해 액티브층(20)에서 출력한 신호를 전기적 신호로 출력할 수 있는 구성이며, 예를 들면 전극층(30)은 트렌지스터의 소스 전극층 또는 드레인 전극층일 수 있다.The
전극층(30)은 금속성 2차원 전이금속 디칼코지나이드계 화합물로 형성될 수 있으며, 금속성 2차원 전이금속 디칼코지나이드계 화합물의 예로는 NbS2, NbSe2가 있다. 바람직하게는 전극층(30)은 NbSe2로 형성될 수 있다. The
더 나아가, 전극층(30)의 두께는 3nm 내지 10nm 범위로 형성될 수 있으며, 바람직하게는 5nm로 형성될 수 있다. Furthermore, the thickness of the
컨택층(40)은 액티브층(20) 및 전극층(30)의 계면에 반도체성 2차원 전이금속 디칼코지나이드계 화합물 및 금속성 2차원 전이금속 디칼코지나이드계 화합물의 합금이 형성되어 오믹 접합이 이루어지는 부분이다. The
오믹 접합(Ohmic contact)은 전압-전류의 특성이 옴의 법칙을 따르는 금속과 반도체와의 접합을 말한다. 금속과 반도체의 접촉저항치가 높으면 소자 특성에 영향을 미쳐, 소자를 열화 시킬 수 있으므로 접촉저항이 낮도록 금속과 반도체는 접합되어야 한다. Ohmic contact refers to the junction between a metal and a semiconductor that follows Ohm's law of voltage-current characteristics. If the contact resistance between metal and semiconductor is high, it may affect the device characteristics and deteriorate the device, so the metal and semiconductor should be bonded so that the contact resistance is low.
일반적으로 불순물 농도가 낮은 반도체와 금속이 접합하게 되면 전위 장벽이 형성되기 때문에 양호한 오믹 접합을 형성하기 어렵다. 따라서, 종래 기술은 금속과 반도체 간의 접촉저항을 줄이기 위해 도핑을 하거나, 버퍼층과 같은 별도의 구성을 삽입하여 오믹 접합을 형성하여야 하므로 제조공정이 복잡하다.In general, when a semiconductor having a low impurity concentration and a metal are bonded to each other, a potential barrier is formed, so that it is difficult to form a good ohmic contact. Therefore, in the prior art, an ohmic junction is formed by doping to reduce the contact resistance between the metal and the semiconductor or by inserting a separate structure such as a buffer layer, which complicates the manufacturing process.
반면, 본 발명의 일 실시예에 따른 반도체 소자(100)는 액티브층(20)의 일면에 전극층(30)을 형성하는 과정에서 계면인 컨택층(40)에 NbxWySez의 합금이 생성됨으로써, 버퍼층을 삽입하거나 도핑하는 별도의 공정 없이 오믹 접합을 형성할 수 있다. In the
계면에 형성된 NbxWySez 합금이 반도체 소자의 금속과 반도체 사이의 접촉저항을 현저하게 낮추는 역할을 수행함으로써, 별도의 오믹 접합을 위한 공정을 요구하지 않는다.The Nb x W y Se z alloy formed at the interface plays a role of significantly lowering the contact resistance between the metal and the semiconductor of the semiconductor device, so that no separate process for ohmic bonding is required.
이하에서 본 발명의 일 실시예에 따른 오믹 접합이 이루어지는 반도제 소자(100)의 제조방법을 설명한다. Hereinafter, a method of manufacturing a
도 2는 본 발명의 일 실시예에 따른 반도체 소자(100)의 제조방법을 나타낸 순서도이다. 도 3 은 본 발명의 일 실시예에 따른 반도체 소자(100)의 제조방법의 주요 단계를 나타낸 도면이다.2 is a flowchart illustrating a method of manufacturing a
도 2 및 도 3을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자(100)의 제조방법을 설명하면, 반도체 소자(100)의 제조방법은 기판을 준비하는 단계(S100), 기판(10)의 일면에 반도체성 2차원 전이금속 디칼코지나이드계 화합물을 증착하여 액티브층을 형성하는 단계(S200) 및 액티브층(20)의 일면에 금속성 2차원 전이금속 디칼코지나이드계 화합물을 증착하여 전극층을 형성하는 단계(S300)를 포함한다.A method of manufacturing a
기판(10)을 준비하는 단계(S100)는 액티브층(20) 및 전극층(30)을 일면에 지지하기 위하여 사파이어 기판 또는 실리콘 기판을 준비할 수 있다. In step S100 of preparing the
기판(10)의 일면에 반도체성 2차원 전이금속 디칼코지나이드계 화합물을 증착하여 액티브층(20)을 형성하는 단계(S200)는 스퍼터링(Sputtering), 열기상증착법 (Thermal evaporation), 전자빔 기상증착법(E-beam evaporation) 및 화학적 기상 증착법(CVD, Chemical Vapor Deposition) 중 어느 하나 이상을 이용하여 기판의 일면에 반도체성 2차원 전이금속 디칼코지나이드계 화합물을 증착할 수 있다.The step of forming the
구체적으로, 액티브층(20)을 형성하는 단계(S200)는 금속 전구체(precursor) 물질을 기판(10)에 열기상 증착법을 이용하여 증착한 후, 상기 금속 전구체가 증착된 기판에 화학적 기상 증착법(CVD)을 이용하여 황(sulfur) 또는 셀레늄(selenium)과 같은 칼코지나이드계 화합물을 증착함으로써 형성될 수 있다.Specifically, the step of forming the active layer 20 (S200) includes depositing a metal precursor material on the
상기 액티브층(20)에 증착되는 금속 전구체 물질은 MoO3 또는 WO3일 수 있다. The metal precursor material deposited on the
액티브층(20)을 형성하는 단계(S200)는 기판(10)의 일면에 포토레지스트층(3)을 형성하는 단계 (S205), 포토레지스트층(3)의 일면에 액티브층 패턴을 형성하는 단계(S210), MoO3 또는 WO3 의 액티브층 패턴이 형성되도록 스퍼터링, 열기상증착법 및 전자빔 기상증착법 중 어느 하나를 선택하여 상기 기판의 일면에 MoO3 또는 WO3를 증착하는 단계(S215), 상기 포토레지스트층을 제거하는 단계(S220) 및 칼코지나이드 고체 소스를 기화하여 상기 MoO3 또는 WO3이 증착 된 상기 기판의 일면에 증착하는 단계를 포함할 수 있다.Step S200 of forming the
기판(10)의 일면에 포토레지스트층(3)을 형성하는 단계(S205)는 기판(10)의 일면에 포토레지스트가 일정 두께로 형성되도록 스핀 코팅에 의해 형성되는 단계이며,The step S205 of forming the
포토레지스트층(3)의 일면에 액티브층 패턴(4)을 형성하는 단계(S210)는 기판의 일면에 형성된 포토레지스트층(3)에 액티브층 패턴(1) 형성된 포토마스크(2)를 이용하여 선택적으로 빛이 투과될 수 있도록 노광 공정을 수행하는 단계를 포함할 수 있다. The step S210 of forming the
포토레지스트층(3)의 일면에 액티브층 패턴(4)을 형성하는 단계(S210)는 소성 공정 및 현상 공정을 수행하여 노광된 부분을 제거함으로써, 액티브층 패턴(4)을 형성할 수 있다. The step of forming the
MoO3 또는 WO3를 증착하는 단계(S215)는 MoO3 또는 WO3에 의해 액티브층의 패턴(4)이 형성되도록 스퍼터링, 열기상증착법 및 전자빔 기상증착법 중 어느 하나를 선택하여 증착할 수 있으며, 바람직하게는 열기상증착법을 이용하여 WO3를 증착할 수 있다. The step of depositing MoO 3 or WO 3 (S 215) may be carried out by selecting any one of sputtering, thermal vapor deposition and electron beam vapor deposition so as to form the pattern (4) of the active layer by MoO 3 or WO 3 , Preferably, WO 3 can be deposited using thermal evaporation.
기판(10)의 일면에 MoO3 또는 WO3를 증착한 후 아세톤에 의해 포토레지스트층(3)을 제거하는 단계(S220)를 수행하여 기판에 MoO3 또는 WO3 에 의해 형성된 액티브층 패턴(4)을 형성할 있다. To perform the step (S220) of removing the
다음으로, 화학적 기상 증착법(CVD)을 이용하여 황(sulfur) 또는 셀레늄(selenium)과 같은 칼코지나이드 고체 소스를 기화하여 MoO3 또는 WO3이 증착된 기판(10)에 증착하는 단계를 수행할 수 있다.Next, a step of vaporizing a chalcogenide solid source such as sulfur or selenium using chemical vapor deposition (CVD) and depositing MoO 3 or WO 3 on the deposited
화학적 기상 증착법(CVD)을 이용하여, 칼코지나이드 고체 소스를 기화하여 증착하는 단계를 수행하면, 액티브층(20)에는 최종적으로 MoS2, MoSe2, WS2 및 WSe2 가 형성될 수 있다.When a step of vaporizing and depositing a chalcogenide solid source using chemical vapor deposition (CVD) is performed, the
한쌍의 전극층(30)을 형성하는 단계(S300)에서 기판(10)의 일면에 전극층 패턴(7)을 형성하는 단계(S305) 및 포토레지스트층(3)의 일면에 전극층 패턴(5)을 형성하는 단계(S310)는 포토마스크(6)에 형성된 전극층 패턴(5)의 형태만 상이하고, 액티브층(20)을 형성하는 단계와 동일한 공정에 의해 수행될 수 있다. A step S305 of forming an
Nb2O5이 증착된 상기 기판에 증착하는 단계(S315)는 Nb2O5을 증착 물질로 이용하는 것 외에 액티브층(20)의 제조공정과 동일하에 수행될 수 있으며, 아세톤을 이용하여 포토레지스트층(3)을 제거함으로써(S320) 기판에 Nb2O5의 전극층 패턴(7)이 형성될 수 있다. Nb 2 O 5 is deposited Step (S315) of depositing on the substrate in addition to using a Nb 2 O 5 in the deposited material Can be performed in the same manner as in the manufacturing process of the
다만, 전극층(30)을 형성하는 단계(S300)는 한쌍의 전극층(30) 사이의 거리(channel length)를 10, 20, 30, 40, 50μm로 상이하게 형성되도록 증착할 수 있으며, 전극층 사이의 거리(channel length)를 상이하게 형성하여 증착함으로써 TLM (transmission line method)을 이용하여 접촉저항값을 얻을 수 있다. However, the step of forming the electrode layer 30 (S300) may be performed such that the channel length between the pair of electrode layers 30 is formed to be different by 10, 20, 30, 40 and 50 μm, By forming the channel lengths differently and depositing them, the TLM method can be used to obtain the contact resistance value.
구체적으로 각각의 전극층(30) 사이의 거리(channel length)에 따른 저항을 측정하여 그래프를 그려보면 각각의 전극층(30) 사이의 거리에서 측정한 저항을 연결함으로써 일정한 기울기가 형성되며, 기울기를 연장하여 전극층(30) 사이의 거리가 0이 되는 저항 값 즉, Y 절편값을 통해 접촉저항을 유추할 수 있다.Specifically, when a resistance is measured according to a channel length between the electrode layers 30 and a graph is plotted, a constant slope is formed by connecting the resistances measured at the distances between the respective electrode layers 30, The contact resistance can be inferred through the resistance value that is the distance between the electrode layers 30, that is, the Y intercept value.
다음으로, 칼코지나이드 고체 소스를 기화하여 Nb2O5이 증착된 상기 기판에 증착하는 단계(S400)를 수행하여, 기판(10)의 일면에 NbS2및 NbSe2으로 형성된 전극층(30)이 형성될 수 있다. Next, the chalcogenide solid source is vaporized to form Nb 2 O 5 deposited The
칼코지나이드 고체 소스를 기화하여 기판(10)에 증착하는 단계(S400)는, 액티브층 패턴(4) 및/또는 전극층 패턴(7)이 형성된 기판을 챔버 내부에 배치하는 단계(S405), 챔버 내부에 아르곤(Ar) 및 수소(H2)가스를 공급하는 단계(S410), 챔버 내부에 황(Sulfur) 또는 셀레늄(Selenium) 고체 소스를 공급하는 단계(S415), 챔버 내부는 600~800 torr 범위의 일정한 압력 하에서 온도를 900℃ 내지 1100℃까지 상승시켜 1시간 내지 2시간 동안 유지하는 단계(S420) 및 아르곤(Ar) 및 수소(H2) 가스의 공급을 차단하고 온도를 하강시키는 단계(S425)를 포함할 수 있다.The step S400 of vaporizing the chalcogenide solid source and depositing the chalcogenide source on the
바람직하게는, 챔버 내부에 아르곤(Ar) 및 수소(H2) 혼합가스를 공급한 상태에서 챔버 내부의 온도를 1시간 40분 내에 1000℃까지 상승시킬 수 있다. 또한, 칼코지나이드 고체 소스를 기화시키기 위해 같은 시간 내에 소스히터 온도는 500℃ 상승시키는 것이 바람직하여, 챔버 내 압력은 800 torr를 유지한 상태에서 1시간 동안 공정을 유지시키는 것이 바람직하다. Preferably, the argon (Ar) and hydrogen (H 2) Temperature of the inner chamber while supplying a gas mixture within the chamber can be raised to 1000 ℃ within 1 hour and 40 minutes. It is also desirable to raise the temperature of the source heater to 500 DEG C within the same time to vaporize the chalcogenide solid source, and it is preferable to maintain the process for 1 hour while maintaining the pressure in the chamber at 800 torr.
챔버 내 일정한 압력은 자동압력 조절기를 통해 유지될 수 있다.A constant pressure in the chamber can be maintained through the automatic pressure regulator.
다만, 바람직하게는 본 발명의 일 실시예에 따른 액티브층(20)을 형성하는 단계(S200) 및 전극층(30)을 형성하는 단계(S300)는 기판(10)의 일면에 금속 산화물 (WO3)의 액티브층 패턴(4)을 증착하고, 상기 금속 산화물 (WO3)이 증착된 기판(10)의 일면에 금속 산화물 (Nb2O5)의 전극층 패턴(7)를 증착한 후, 칼코지나이드 고체소스를 이용하여 CVD공정을 수행하여 액티브층 패턴(4), 전극층 패턴(7), 액티브층 패턴(4)과 전극층 패턴(7)의 계면에 WSe2 , NbSe2 , WxNbySez 가 동시에 형성되는 단계일 수 있다.Preferably, step S200 of forming the
또한, 액티브층 패턴(4) 및 전극층 패턴(7)을 형성하는 방법은 광학리소그래피 (photolithography) 공정을 이용하는 방법만 제시하였으나, 메탈 쉐도우 마스크 공정을 이용하여 패턴을 형성할 수도 있다. Although the method of forming the
도 4는 본 발명의 일 실시예에 따른 액티브층(20)의 물성을 나타낸 그래프이다.4 is a graph showing physical properties of the
도 4 의 (a)는 액티브층(20)의 수직 구조 (vertical structure) 및 평면 구조(planar structure)의 TEM 이미지 이고, 도 4의 (b)는 라만 스펙트럼 그래프이며, 도 4의 (c) 및 (d)는 XPS 그래프이다. TEM 이미지, 라만 스펙트럼 및 XPS 그래프 결과를 통해 본 발명의 일 실시예에 따른 반도체 소자(100)의 액티브층(20)에 텅스텐 디셀레나이드(WSe2)가 형성된 것을 확인할 수 있다.4 (a) is a TEM image of a vertical structure and a planar structure of the
도 5는 본 발명의 일 실시예에 따른 전극층(30)의 물성을 나타낸 그래프이다.5 is a graph showing physical properties of the
도 5 의 (a)는 전극층(30)의 수직 구조 (vertical structure) 및 평면 구조(planar structure)의 TEM 이미지 이고, 도 5의 (b)는 라만 스펙트럼 그래프이며, 도 5의 (c) 및 (d)는 XPS 그래프이다. 5A is a TEM image of a vertical structure and a planar structure of the
도 5 (a) 내지 (d)를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)의 전극층(30)에 니오븀 디셀레나이드(NbSe2)가 형성된 것을 확인할 수 있다. 5 (a) to 5 (d), it is confirmed that niobium diselenide (NbSe 2 ) is formed in the
도 5의 (e)는 기판(10) 상에 형성된 니오븀 디셀레나이드(NbSe2) 형성된 물성을 평가하기 위한 홀 측정 그래프이며, 도 5의 (f)는 자외선 광전자 스펙트럼 (UPS) 그래프이다.5E is a hole measurement graph for evaluating physical properties of niobium diselenide (NbSe 2 ) formed on the
도 5를 참조하면, 본 발명의 반도체 소자(100)의 제조방법에 의해 니오븀 디셀레나이드(NbSe2)가 형성된 것을 확인할 수 있으며, 형성된 니오븀 디셀레나이드(NbSe2)는 금속의 전기적 특성을 나타내는 것을 확인할 수 있다. Referring to FIG. 5, it can be seen that niobium diselenide (NbSe 2 ) is formed by the method of manufacturing the
도 6은 본 발명의 일 실시예에 따른 컨택층(40)의 물성을 나타낸 그래프이다.6 is a graph showing the physical properties of the
도 6의 (a)은 컨택층(40)의 수직 구조 (vertical structure) 및 평면 구조(planar structure)의 TEM 이미지이며, 도 6의 (b)는 라만 스펙트럼 그래프 (Raman spectrum), 도 6의 (c) 내지 (e)는 XPS 그래프이다. 도 6 (a) 내지 도 6 (e)를 참조하면, 텅스텐 디셀레나이드 (WSe2) 와 니오븀 디셀레나이드(NbSe2) 계면에 NbxWySez의 새로운 합금층이 형성된 것을 확인할 수 있다.6A is a TEM image of a vertical structure and a planar structure of the
마찬가지로, 도 6의 (f)는 원소의 수직 분포 (verical element profile) 그래프 이고, 도 6의 (g)는 평면에서 본 맵핑 이미지(mapping image)로서, WSe2 과 NbSe2 계면인 컨택층(40)에 Nb, W, Se, 원소가 혼합된 분포를 나타내는 것을 확인할 수 있다.6 (f) is a graph of a verical element profile, and FIG. 6 (g) is a mapping image viewed from a plane. The contact layer 40 (WSe 2) and the NbSe 2 interface ), Nb, W, Se, and elements are mixed.
따라서, WSe2 과 NbSe2의 계면인 컨택층(40)에 새로운 합금인 NbxWySez이 형성된 것을 확인할 수 있다. Therefore, it can be confirmed that Nb x W y Se z, which is a new alloy, is formed in the
도 6의 (h)는 컨택층(40)의 홀 측정 그래프, 도 6의 (i)는 컨택층(40)의 일함수(work function) 그래프이며, 도 6의 (h) 및 (i)를 참조하면, 컨택층(40)에 형성된 NbxWySez 합금이 금속적 성질을 나타내는 것을 알 수 있다.6 (h) is a hole measurement graph of the
도 7은 본 발명의 일 실시예에 따른 반도체 소자와 종래 기술의 반도체 소자의 전극층 간격에 따른 저항 및 접촉저항을 비교한 그래프이다.FIG. 7 is a graph comparing resistance and contact resistance of a semiconductor device according to an embodiment of the present invention and a conventional semiconductor device according to an interval between electrode layers.
도 7의 (a) 및 (b)는 종래기술의 일 실시예에 따른 액티브층이 WSe2 로 형성되고, 전극층이 Pd 로 형성된 반도체 소자의 I-V 그래프 및 전극층 간격(channel length)에 따른 저항 그래프이다. 7 (a) and 7 (b) are graphs of resistance according to an IV graph and an electrode layer interval (channel length) of a semiconductor device in which an active layer according to an embodiment of the present invention is formed of WSe 2 and an electrode layer is formed of Pd .
도 7의 (a)의 I-V 그래프를 통해 각각의 10μm, 20μm, 30μm, 40μm, 50μm 전극층 사이의 간격에서 측정한 저항값을 각각 도시하면, 도 (b)와 같다.The resistance values measured at intervals between the electrode layers of 10 占 퐉, 20 占 퐉, 30 占 퐉, 40 占 퐉 and 50 占 퐉 through the I-V graph of Fig. 7 (a) are shown in Fig.
도 (b)의 그래프에서 y 절편 값을 통해 전극층이 Pd 으로 형성된 반도체 소자의 접촉저항은 468MΩ인 것을 확인 할 수 있다. In the graph of FIG. 5 (b), it is confirmed that the contact resistance of the semiconductor element having the electrode layer formed of Pd is 468 MΩ through the y-intercept value.
도 7의 (c) 및 (d)는 종래기술의 일 실시예에 따른 액티브층이 WSe2로 형성되고, 전극층이 Au로 형성된 반도체 소자의 I-V 그래프 및 전극층 간격(channel length)에 따른 저항 그래프이다. 7C and 7D are graphs of resistance according to an IV graph and a channel length of a semiconductor device in which an active layer according to an embodiment of the prior art is formed of WSe 2 and an electrode layer is formed of Au .
도 7의 (c)의 I-V 그래프를 통해 각각의 10μm, 20μm, 30μm, 40μm, 50μm 전극층 사이의 간격에서 측정한 저항값을 각각 도시하면, 도 (d)와 같다.The resistance values measured at intervals between the electrode layers of 10 占 퐉, 20 占 퐉, 30 占 퐉, 40 占 퐉 and 50 占 퐉 through the I-V graphs of FIG. 7 (c) are shown in FIG.
도 (d)의 그래프에서 y 절편 값을 통해 전극층이 Au으로 형성된 반도체 소자의 접촉저항은 21.6MΩ인 것을 확인 할 수 있다.In the graph of FIG. 4D, the contact resistance of the semiconductor element having the electrode layer formed of Au through the y-intercept value is 21.6 M ?.
반면, 도 7의 (e) 및 (f)는 본 발명의 일 실시예에 따른 액티브층(20)이 WSe2로 형성되고, 전극층(30)이 NbSe2로 형성된 반도체 소자(100)의 I-V 그래프 및 전극층 간격(channel length)에 따른 저항 그래프이다. On the other hand, (e) and (f) of Fig. 7 IV graph of an active layer the semiconductor device 100 (20) is formed by WSe 2, the
도 7의 (e) 및 (f)는 본 발명의 일 실시예에 따른 액티브층(20)이 WSe2 로 형성되고, 전극층(30)이 NbSe2로 형성된 반도체 소자의 I-V 그래프 및 전극층(30) 간격(channel length)에 따른 저항 그래프이다. 도 7의 (e)의 I-V 그래프를 통해 각각의 10μm, 20μm, 30μm, 40μm, 50μm 전극층(30) 간격에서 측정한 저항값을 각각 도시하면, 도 (f)와 같다.7E and 7F are graphs showing IV graphs of the semiconductor device formed by WSe 2 and NbSe 2 electrode layer 30 and the IV curve of the
도 (f)의 그래프에서 y 절편 값을 통해 전극층(30)이 NbSe2로 형성된 반도체 소자의 접촉저항은 465.5KΩ인 것을 확인 할 수 있다.In the graph of (f), it can be confirmed that the contact resistance of the semiconductor device formed with the
도 7 (b), (d), (f)를 참조하면, 각각의 반도체 소자에서 접촉저항 값이 Pd 〉Au 〉NbSe2 순으로 나타나며, 구체적으로 NbSe2을 전극층(30)으로 사용한 경우, 팔라듐(Pd)을 전극층으로 사용한 접촉저항보다 1000 분의 1, 금(Au)을 전극층으로 이용한 접촉저항보다 50 분의 1 정도로 현저히 감소된 것을 확인할 수 있다. 7 (b), (d) and (f), when the contact resistance value of each semiconductor element is Pd>Au> NbSe 2 Specifically, when NbSe 2 is used as the
따라서, 본 발명의 실시예에 따른 반도체 소자(100)는 반도체와 금속의 접합 시 접촉저항을 낮추기 위한 별도의 공정을 요구하지 않고 오믹 접합을 형성하는 것을 확인할 수 있다. Accordingly, it can be confirmed that the
상기와 같은 결과를 통해 본 발명의 실시예에 따른 반도체 소자(100)는 트랜지스터, 메모리 소자. 광소자 등 오믹 접합이 요구되는 기술 분야에 다양하게 적용될 수 있으며, 또한, 전극층 재료로서 금속을 대체하여 NbSe2 및 NbS2을 이용함으로써 보다 경제적이다. According to the above results, the
더 나아가, MoS2, MoSe2, WS2, WSe2, NbS2 및 NbSe2와 같은 2차원 재료를 이용함으로써 초소형, 초경량의 플렉서블, 웨어러블 소자에 적용하기에 보다 용이한 효과가 있다.Further, MoS 2 , MoSe 2 , WS 2 , WSe 2 , NbS 2 And Such as NbSe 2 By using a two-dimensional material, it is easier to apply to a flexible and wearable device that is very small and light in weight.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. As described above, the present invention has been described with reference to particular embodiments, such as specific elements, and specific embodiments and drawings. However, it should be understood that the present invention is not limited to the above- And various modifications and changes may be made thereto by those skilled in the art to which the present invention pertains.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
Accordingly, the spirit of the present invention should not be construed as being limited to the embodiments described, and all the equivalents or equivalents of the claims, as well as the appended claims, fall within the scope of the present invention .
100: 반도체 소자
10: 기판
20: 액티브층
30: 전극층
40: 컨택층100: semiconductor element
10: substrate
20: active layer
30: electrode layer
40: contact layer
Claims (13)
상기 액티브층에 전류를 인입 또는 인출시키도록 상기 액티브층의 일면에 금속성 2차원 전이금속 디칼코지나이드계 화합물이 증착되어 형성되는 전극층; 및
상기 액티브층 및 상기 전극층의 계면에 상기 반도체성 2차원 전이금속 디칼코지나이드계 화합물 및 상기 금속성 2차원 전이금속 디칼코지나이드계 화합물의 합금이 형성되어 오믹 접합이 이루어지는 컨택층;을 포함하는 반도체 소자.
An active layer formed by depositing a semiconducting two-dimensional transition metal decalcogenide compound;
An electrode layer formed by depositing a metallic two-dimensional transition metal decalcogenide compound on one surface of the active layer so as to draw or draw a current into the active layer; And
And a contact layer in which an ohmic contact is formed by forming an alloy of the semiconducting two-dimensional transition metal dicalcium phosphate compound and the metal two-dimensional transition metal decalcogenide compound at an interface between the active layer and the electrode layer. .
상기 반도체성 2차원 전이금속 디칼코지나이드계 화합물은
MoS2, MoSe2, WS2 및 WSe2 중 어느 하나가 선택되는, 반도체 소자.
The method according to claim 1,
The semiconducting two-dimensional transition metal decalcogenide compound
Wherein MoS 2 , MoSe 2 , WS 2 and WSe 2 are selected.
상기 금속성 2차원 전이금속 디칼코지나이드계 화합물은 NbS2 및 NbSe2 중 어느 하나가 선택되는, 반도체 소자.
The method according to claim 1,
Wherein the metallic two-dimensional transition metal decalcogenide compound is selected from among NbS 2 and NbSe 2 .
상기 컨택층에 형성되는 합금은 NbxWySez 인, 반도체 소자.
The method according to claim 1,
The alloy formed in the contact layer is preferably Nb x W y Se z sign, Semiconductor device.
상기 액티브층의 두께는 1nm 내지 5nm 인, 반도체 소자.
The method according to claim 1,
Wherein the thickness of the active layer is 1 nm to 5 nm.
상기 전극층의 두께는 3nm 내지 10nm 인, 반도체 소자.
The method according to claim 1,
Wherein the thickness of the electrode layer is 3 nm to 10 nm.
상기 기판의 일면에 반도체성 2차원 전이금속 디칼코지나이드계 화합물이 증착하여 액티브층을 형성하는 단계; 및
상기 액티브층과 오믹 접합을 형성하도록 상기 액티브층의 일면에 금속성 2차원 전이금속 디칼코지나이드계 화합물을 증착하여 한쌍의 전극층 및 상기 반도체성 2차원 전이금속 디칼코지나이드계 화합물과 상기 금속성 2차원 전이금속 디칼코지나이드계 화합물의 합금으로 형성된 컨택층을 형성하는 단계;를 포함하는, 반도체 소자의 제조방법.
Preparing a substrate;
Depositing a semiconducting two-dimensional transition metal decalcogenide compound on one surface of the substrate to form an active layer; And
Depositing a metallic two-dimensional transition metal decalcogenide compound on one surface of the active layer to form an ohmic contact with the active layer to form a pair of electrode layers and a semiconductive two-dimensional transition metal decalcogenide compound and the metallic two- And forming a contact layer formed of an alloy of a metal dicalcium-based compound.
상기 액티브층을 형성하는 단계는,
상기 기판의 일면에 포토레지스트층을 형성하는 단계;
상기 포토레지스트층의 일면에 액티브층 패턴을 형성하는 단계;
상기 액티브층 패턴이 상기 기판의 일면에 형성되도록 스퍼터링, 열기상증착법 및 전자빔 기상증착법 중 어느 하나를 선택하여 상기 기판의 일면에 MoO3 또는 WO3를 증착하는 단계;
상기 포토레지스트층을 제거하는 단계; 및
칼코지나이드 고체 소스를 기화하여 상기 MoO3 또는 WO3이 증착된 상기 기판의 일면에 증착하는 단계;를 포함하는 반도체 소자의 제조방법.
8. The method of claim 7,
Wherein forming the active layer comprises:
Forming a photoresist layer on one side of the substrate;
Forming an active layer pattern on one side of the photoresist layer;
Depositing MoO 3 or WO 3 on one surface of the substrate by selecting one of sputtering, thermal evaporation, and electron beam vapor deposition so that the active layer pattern is formed on one surface of the substrate;
Removing the photoresist layer; And
Vaporizing a chalcogenide solid source to deposit on the one surface of the substrate on which the MoO 3 or WO 3 has been deposited.
상기 전극층 및 상기 컨택층을 형성하는 단계는
상기 기판의 일면에 포토레지스트층을 형성하는 단계;
상기 포토레지스트층의 일면에 전극층 패턴을 형성하는 단계;
상기 전극층 패턴이 상기 기판의 일면에 형성되도록 스퍼터링, 열기상증착법 및 전자빔 기상증착법 중 어느 하나를 선택하여 상기 기판의 일면에 MoO3 또는 Nb2O5를 증착하는 단계;
상기 포토레지스트층을 제거하는 단계; 및
칼코지나이드 고체 소스를 기화하여 상기 Nb2O5이 증착된 상기 기판에 증착하는 단계;를 포함하는 반도체 소자의 제조방법.
9. The method of claim 8,
The step of forming the electrode layer and the contact layer
Forming a photoresist layer on one side of the substrate;
Forming an electrode layer pattern on one surface of the photoresist layer;
Depositing MoO 3 or Nb 2 O 5 on one surface of the substrate by selecting one of sputtering, thermal evaporation, and electron beam vapor deposition so that the electrode layer pattern is formed on one surface of the substrate;
Removing the photoresist layer; And
A chalcogenide solid source is vaporized and the Nb 2 O 5 is deposited And depositing the metal layer on the substrate.
상기 칼코지나이드 고체 소스를 기화하여 상기 기판에 증착하는 단계는,
상기 액티브층 패턴 또는 상기 전극층 패턴이 형성된 기판을 CVD 장치 챔버 내부에 배치하는 단계;
상기 챔버 내부에 아르곤(Ar) 및 수소(H2) 가스를 공급하는 단계;
상기 챔버 내부에 황(Sulfur) 또는 셀레늄(Selenium) 고체 소스를 공급하는 단계;
상기 챔버 내부는 일정한 압력을 유지하고, 1시간 내지 2시간 내에 일정한 온도범위로 상승시키는 단계;
상기 챔버 내부는 일정한 압력 및 일정한 온도범위에서 50분 내지 70분 동안 유지하는 단계;
상기 CVD 장치의 소스히터는 1시간 내지 2시간 내에 일정한 온도범위로 상승시키는 단계; 및
상기 아르곤(Ar) 및 수소(H2) 가스의 공급을 차단하고 온도를 하강시키는 단계;를 포함하는, 반도체 소자의 제조방법.
10. The method of claim 9,
The step of vaporizing and depositing the chalcogenide solid source onto the substrate comprises:
Disposing a substrate on which the active layer pattern or the electrode layer pattern is formed, inside a CVD apparatus chamber;
Supplying argon (Ar) and hydrogen (H 2 ) gas into the chamber;
Supplying a sulfur or selenium solid source into the chamber;
Maintaining the inside of the chamber at a constant pressure and rising to a constant temperature range within 1 to 2 hours;
Maintaining the chamber interior at a constant pressure and a constant temperature range for 50 to 70 minutes;
Raising the source heater of the CVD apparatus to a constant temperature range within 1 hour to 2 hours; And
And cutting off the supply of the argon (Ar) and hydrogen (H 2 ) gases and lowering the temperature.
상기 챔버 내부의 일정한 압력은 600 내지 800 torr 범위 내에서 설정되는, 반도체 소자의 제조방법.
11. The method of claim 10,
Wherein a constant pressure in the chamber is set within a range of 600 to 800 torr.
상기 챔버의 일정한 온도는 900℃ 내지 1100℃ 범위에서 설정되는, 반도체 소자의 제조방법.
11. The method of claim 10,
Wherein a constant temperature of the chamber is set in a range of 900 占 폚 to 1100 占 폚.
상기 소스히터의 일정한 온도는 200℃ 내지 500℃ 범위에서 설정되는, 반도체 소자의 제조방법.
11. The method of claim 10,
Wherein a constant temperature of the source heater is set in a range of 200 占 폚 to 500 占 폚.
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