KR101624507B1

KR101624507B1 - Clock signal processor, receiver and transmitting/receiving system

Info

Publication number: KR101624507B1
Application number: KR1020140039873A
Authority: KR
Inventors: 김이섭; 김영주; 정상혜
Original assignee: 한국과학기술원
Priority date: 2014-04-03
Filing date: 2014-04-03
Publication date: 2016-05-26
Also published as: KR20150115218A

Abstract

클럭 신호 처리기는 위상 이동 클럭 신호 생성기, 듀티 사이클 조절기 및 주입 고정 발진기를 포함한다. 위상 이동 클럭 신호 생성기는 입력 클럭 신호에 기초하여 위상 이동 클럭 신호를 생성한다. 듀티 사이클 조절기는 듀티 사이클 조절 신호에 기초하여 위상 이동 클럭 신호의 듀티 사이클을 조절하여 주입 클럭 신호를 생성한다. 주입 고정 발진기는 주입 클럭 신호를 입력받아 발진시켜 출력 클럭 신호를 생성한다.The clock signal processor includes a phase shifted clock signal generator, a duty cycle adjuster, and an injection locked oscillator. The phase shifted clock signal generator generates a phase shifted clock signal based on the input clock signal. The duty cycle adjuster adjusts the duty cycle of the phase shift clock signal based on the duty cycle adjustment signal to produce an injection clock signal. The injection locked oscillator receives the injection clock signal and oscillates to generate the output clock signal.

Description

CLOCK SIGNAL PROCESSOR, RECEIVER AND TRANSMITTING / RECEIVING SYSTEM,

본 발명은 클럭 신호 처리기(Clock signal processor)에 관한 것으로서, 더욱 상세하게는 클럭 신호 처리기, 클럭 신호 처리기를 포함하는 수신기 및 송/수신 시스템에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock signal processor, and more particularly, to a receiver including a clock signal processor, a clock signal processor, and a transmission / reception system.

하나의 좋은 성능을 가지는 프로세서를 개발하는 것이 아닌, 여러 개의 저전력 프로세서를 개발하고 저전력 프로세서를 고속으로 연결하여 시스템의 성능을 높이는 방법이 현재 프로세서 시장의 개발 추세이다. 이에 따라, 프로세서와 프로세서 간, 프로세서와 메모리 간 및 프로세서와 주변 기기(Peripheral component) 간의 고속 송/수신 시스템(High speed transmitting/receiving system)의 개발이 요구된다. The development of the processor market is a way to develop several low-power processors and connect the low-power processors at high speeds, rather than developing one good processor. Accordingly, it is required to develop a high speed transmitting / receiving system between the processor and the processor, between the processor and the memory, and between the processor and the peripheral component.

송/수신 시스템은 내장형 클럭 구조(Embedded-Clock Architecture) 또는 포워딩된 클럭 구조(Forwarded-Clock Architecture)를 가질 수 있다. 포워딩된 클럭 구조는 소스 동기화 병렬 연결(Source Synchronous Parallel Link; SSPL) 구조라고도 불린다. The transmit / receive system may have an Embedded-Clock Architecture or a Forwarded-Clock Architecture. The forwarded clock structure is also referred to as a Source Synchronous Parallel Link (SSPL) structure.

내장형 클럭 구조는 데이터 신호만을 채널을 통해 다른 칩으로 전송하기 때문에 클럭 신호를 위한 채널이 존재할 필요가 없으나, 데이터 신호로부터 클럭 신호를 복원하는 클럭 데이터 복원(Clock & Data Recovery; CDR) 회로를 필요로 한다. CDR 회로의 소모 전력과 처리 시간 때문에 내장형 클럭 구조는 칩 간의 고속 및 저전력 송/수신 시스템에 적합하지 않다. Since a built-in clock structure transmits only a data signal to another chip through a channel, there is no need for a channel for a clock signal, but a clock and data recovery (CDR) circuit for restoring a clock signal from a data signal is required do. Because of the power consumption and processing time of the CDR circuit, the built-in clock architecture is not suitable for high-speed and low-power transmit / receive systems between chips.

소스 동기화 병렬 연결 구조는 데이터 신호와 클럭 신호를 모두 클럭 합성기(Clock synthesizer)로 동기화시켜 전송한다. 소스 동기화 병렬 연결 구조를 이용한 송/수신 시스템은 CDR 회로를 필요로 하지 않고 데이터 신호의 지터(Jitter)와 클럭 신호의 지터의 연관성(Correlation)이 크기 때문에 고속 및 저전력 송/수신이 가능하다. Source Synchronization The parallel connection structure synchronizes both the data signal and the clock signal to a clock synthesizer. Source Synchronization The transmission / reception system using the parallel connection structure does not require a CDR circuit, and the jitter of the data signal and the jitter of the clock signal are large, so that high-speed and low-power transmission / reception are possible.

소스 동기화 병렬 연결 구조에 포함되는 수신기는 주입 고정 발진기(Injection-locked oscillator)를 포함할 수 있다. 주입 고정 발진기는 클럭 신호를 입력받아 발진하고, 데이터 신호를 정확히 읽기 위해 발진된 클럭 신호의 위상을 변화시키는 디스큐잉(Deskewing) 과정을 수행한다. 주입 고정 발진기의 발진 주파수(Running frequency)와 클럭 신호의 주파수가 상이한 경우 수신기는 클럭 신호의 지터 특성을 효과적으로 전달받을 수 없는 문제점이 있다.The receiver included in the source synchronous parallel connection structure may include an injection-locked oscillator. The injection fixed oscillator receives a clock signal and oscillates, and performs a deskewing process of changing the phase of the oscillated clock signal to accurately read the data signal. The receiver can not effectively receive the jitter characteristic of the clock signal when the oscillation frequency of the injection fixed oscillator is different from the frequency of the clock signal.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 주입 고정 발진기의 위상 이동 현상을 이용하여 넓은 JTB(Jitter tracking bandwidth), 낮은 JTB 변화율을 가지고, 정확한 위상의 출력 클럭 신호를 생성하는 클럭 신호 처리기를 제공하는 것이다.It is an object of the present invention to solve the above problems and to provide a clock signal processor which has a wide JTB (Jitter Tracking bandwidth) and a low JTB change rate and generates an accurate phase output clock signal by using a phase shift phenomenon of an injection fixed oscillator .

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 주입 고정 발진기의 위상 이동 현상을 이용하여 넓은 JTB, 낮은 JTB 변화율을 가지고, 정확한 위상의 출력 클럭 신호를 생성하는 클럭 신호 처리기를 포함하는 수신기를 제공하는 것이다.It is an object of the present invention to solve the above problems and to provide a receiver including a clock signal processor having a wide JTB, a low JTB change rate, and a correct phase output clock signal using a phase shift phenomenon of an injection fixed oscillator .

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 주입 고정 발진기의 위상 이동 현상을 이용하여 넓은 JTB, 낮은 JTB 변화율을 가지고, 정확한 위상의 출력 클럭 신호를 생성하는 클럭 신호 처리기를 포함하는 송/수신 시스템을 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to solve the problems described above and to provide a method and apparatus for generating and outputting a clock signal having a wide JTB, a low JTB, and a clock signal processor, Receiving system.

상술한 본 발명의 일 목적을 달성하기 위하여, 클럭 신호 처리기는 위상 이동 클럭 신호 생성기, 듀티 사이클 조절기 및 주입 고정 발진기를 포함한다. 상기 위상 이동 클럭 신호 생성기는 입력 클럭 신호에 기초하여 위상 이동 클럭 신호를 생성한다. 상기 듀티 사이클 조절기는 듀티 사이클 조절 신호에 기초하여 상기 위상 이동 클럭 신호의 듀티 사이클(Duty cycle)을 조절하여 주입 클럭 신호를 생성한다. 상기 주입 고정 발진기는 상기 주입 클럭 신호를 입력받아 발진시켜 출력 클럭 신호를 생성한다.In order to accomplish one object of the present invention, the clock signal processor includes a phase shift clock signal generator, a duty cycle controller, and an injection locked oscillator. The phase shifted clock signal generator generates a phase shifted clock signal based on an input clock signal. The duty cycle adjuster adjusts a duty cycle of the phase shift clock signal based on a duty cycle adjustment signal to generate an injection clock signal. The injection locked oscillator receives the injection clock signal and generates an output clock signal.

일 실시예에 있어서, 상기 주입 고정 발진기는 상기 주입 클럭 신호의 듀티 사이클 및 조절 전압에 응답하여 상기 출력 클럭 신호의 위상을 이동시킬 수 있다.In one embodiment, the injection locked oscillator may shift the phase of the output clock signal in response to the duty cycle and regulated voltage of the injected clock signal.

일 실시예에 있어서, 상기 위상 이동 클럭 신호는 정위상의 클럭 신호와 상기 정위상의 클럭 신호보다 위상이 90도 느린 직각 위상의 클럭 신호를 포함할 수 있다. 상기 주입 클럭 신호는 제1 주입 클럭 신호, 상기 제1 주입 클럭 신호보다 위상이 90도 느린 제2 주입 클럭 신호, 상기 제1 주입 클럭 신호와 상보적인 논리값을 가지는 제3 주입 클럭 신호 및 상기 제2 주입 클럭 신호와 상보적인 논리값을 가지는 제4 주입 클럭 신호를 포함할 수 있다. 상기 출력 클럭 신호는 제1 출력 클럭 신호, 상기 제1 출력 클럭 신호보다 위상이 90도 느린 제2 출력 클럭 신호, 상기 제1 출력 클럭 신호와 반대 위상을 가지는 제3 출력 클럭 신호 및 상기 제1 출력 클럭 신호보다 위상이 90도 빠른 제4 출력 클럭 신호를 포함할 수 있다.In one embodiment, the phase-shifted clock signal may include a quadrature-phase clock signal and a quadrature-phase clock signal that is 90 degrees slower than the quadrature-phase clock signal. Wherein the injection clock signal comprises a first injection clock signal, a second injection clock signal having a phase that is 90 degrees slower than the first injection clock signal, a third injection clock signal having a logic value complementary to the first injection clock signal, And a fourth injection clock signal having a logic value complementary to the second injection clock signal. Wherein the output clock signal comprises a first output clock signal, a second output clock signal having a phase that is 90 degrees slower than the first output clock signal, a third output clock signal having a phase opposite to the first output clock signal, And may include a fourth output clock signal whose phase is 90 degrees faster than the clock signal.

일 실시예에 있어서, 상기 듀티 사이클 조절기는 상기 듀티 사이클 조절 신호가 논리값 0을 가지는 경우, 50%의 듀티 사이클을 가지는 상기 제1 내지 제4 주입 클럭 신호들을 생성할 수 있다. 상기 듀티 사이클 조절기는 상기 듀티 사이클 조절 신호가 논리값 1을 가지는 경우, 75%의 듀티 사이클을 가지는 상기 제1 및 제2 주입 클럭 신호들과 25%의 듀티 사이클을 가지는 상기 제3 및 제4 주입 클럭 신호들을 생성할 수 있다.In one embodiment, the duty cycle adjuster may generate the first through fourth input clock signals having a duty cycle of 50% when the duty cycle adjustment signal has a logic value of zero. Wherein the duty cycle adjuster is configured to adjust the duty cycle of the first and second injection clock signals having a duty cycle of 75% and the third and fourth injection clock signals having a duty cycle of 25% And generate clock signals.

일 실시예에 있어서, 상기 듀티 사이클 조절기는 제1 듀티 사이클 조절 유닛 및 제2 듀티 사이클 조절 유닛을 포함할 수 있다. 상기 제1 듀티 사이클 조절 유닛은 상기 정위상의 클럭 신호와 상기 직각 위상의 클럭 신호를 수신하여 상기 제1 및 제3 주입 클럭 신호들을 출력할 수 있다. 상기 제2 듀티 사이클 조절 유닛은 상기 정위상의 클럭 신호와 상기 직각 위상의 클럭 신호를 수신하여 상기 제2 및 제4 주입 클럭 신호들을 출력할 수 있다.In one embodiment, the duty cycle adjuster may include a first duty cycle adjustment unit and a second duty cycle adjustment unit. The first duty cycle adjustment unit may receive the clock signal of the positive phase and the clock signal of the quadrature phase to output the first and third injection clock signals. The second duty cycle adjustment unit may receive the clock signal of the positive phase and the clock signal of the quadrature phase to output the second and fourth injection clock signals.

일 실시예에 있어서, 상기 제1 듀티 사이클 조절 유닛은 멀티플렉서, 인버터 및 연산기를 포함할 수 있다. 상기 멀티플렉서는 상기 듀티 사이클 조절 신호에 기초하여 반전된 상기 직각 위상의 클럭 신호와 논리값 0 중 하나를 제1 신호로서 출력할 수 있다. 상기 인버터는 상기 정위상의 클럭 신호를 반전하여 제2 신호를 생성할 수 있다. 상기 연산기는 상기 제1 신호 및 상기 제2 신호들을 논리 합(OR) 연산하여 상기 제1 주입 클럭 신호를 생성할 수 있다. 상기 연산기는 상기 제1 신호 및 상기 제2 신호들을 논리 부정합(NOR) 연산하여 상기 제3 주입 클럭 신호를 생성할 수 있다.In one embodiment, the first duty cycle adjustment unit may include a multiplexer, an inverter, and a calculator. The multiplexer may output one of the quadrature-phase clock signal inverted based on the duty cycle adjustment signal and the logic value 0 as a first signal. The inverter may generate the second signal by inverting the clock signal of the positive phase. The operator may logically OR the first signal and the second signals to generate the first injection clock signal. The operator may perform a logical NOR operation on the first signal and the second signals to generate the third injection clock signal.

일 실시예에 있어서, 상기 제1 및 제2 주입 클럭 신호들의 듀티 사이클이 25%인 경우, 상기 주입 고정 발진기는 상기 출력 클럭 신호의 위상을 상기 제1 및 제2 주입 클럭 신호들의 듀티 사이클이 50%인 경우의 상기 출력 클럭 신호의 위상보다 45도 빠르게 할 수 있다. 상기 제1 및 제2 주입 클럭 신호들의 듀티 사이클이 75%인 경우, 상기 주입 고정 발진기는 상기 출력 클럭 신호의 위상을 상기 제1 및 제2 주입 클럭 신호들의 듀티 사이클이 50%인 경우의 상기 출력 클럭 신호의 위상보다 45도 느리게 할 수 있다.In one embodiment, if the duty cycle of the first and second injection clock signals is 25%, the injection locked oscillator outputs the phase of the output clock signal to a duty cycle of the first and second injection clock signals of 50 % Of the phase of the output clock signal. Wherein when the duty cycle of the first and second injection clock signals is 75%, the injection fixed oscillator outputs the phase of the output clock signal to the output of the first and second injection clock signals when the duty cycle of the first and second injection clock signals is 50% It can be made 45 degrees slower than the phase of the clock signal.

일 실시예에 있어서, 상기 주입 고정 발진기는 전류 제어부 및 지연 루프를 포함할 수 있다. 상기 전류 제어부는 상기 제1 내지 제4 주입 클럭 신호들에 상응하는 제1 내지 제4 전류 신호들을 생성할 수 있다. 상기 지연 루프는 상기 제1 내지 제4 전류 신호들에 기초하여 상기 제1 내지 제4 출력 클럭 신호들을 생성할 수 있다.In one embodiment, the injection locked oscillator may include a current control and a delay loop. The current controller may generate first through fourth current signals corresponding to the first through fourth injection clock signals. The delay loop may generate the first through fourth output clock signals based on the first through fourth current signals.

일 실시예에 있어서, 상기 주입 고정 발진기는 상기 지연 루프에 포함되는 복수의 지연기들에 공통적으로 인가되는 조절 전압에 따라 발진 주파수(Running frequency)를 조절할 수 있다.In one embodiment, the injection fixed oscillator can adjust an oscillation frequency according to an adjustment voltage commonly applied to a plurality of delay units included in the delay loop.

일 실시예에 있어서, 상기 제1 내지 제4 출력 클럭 신호들의 위상은 상기 제1 내지 제4 주입 클럭 신호들의 주파수와 상기 발진 주파수의 차이에 상응할 수 있다.In one embodiment, the phases of the first to fourth output clock signals may correspond to the difference between the frequencies of the first to fourth injection clock signals and the oscillation frequency.

일 실시예에 있어서, 상기 위상 이동 클럭 신호 생성기는 위상 고정 루프(Phase-locked loop), 지연 고정 루프(Delay-locked loop) 또는 주입 고정 발진기일 수 있다.In one embodiment, the phase shifted clock signal generator may be a phase-locked loop, a delay-locked loop, or an injection locked oscillator.

상술한 본 발명의 일 목적을 달성하기 위하여, 수신기는 위상 이동 클럭 신호 생성기, 듀티 사이클 조절기, 주입 고정 발진기, 이퀄라이저 및 샘플러를 포함한다. 상기 위상 이동 클럭 신호 생성기는 입력 클럭 신호에 기초하여 위상 이동 클럭 신호를 생성한다. 상기 듀티 사이클 조절기는 듀티 사이클 조절 신호에 기초하여 상기 위상 이동 클럭 신호의 듀티 사이클(Duty cycle)을 조절하여 주입 클럭 신호를 생성한다. 상기 주입 고정 발진기는 상기 주입 클럭 신호를 입력받아 발진시켜 출력 클럭 신호를 생성한다. 상기 이퀄라이저는 제1 데이터 신호의 고주파 성분을 증폭하여 제2 데이터 신호를 생성한다. 상기 샘플러는 상기 출력 클럭 신호에 응답하여 상기 제2 데이터 신호를 샘플링하여 샘플링된 데이터 신호를 생성한다.To achieve the above object, a receiver includes a phase shift clock signal generator, a duty cycle adjuster, an injection locked oscillator, an equalizer, and a sampler. The phase shifted clock signal generator generates a phase shifted clock signal based on an input clock signal. The duty cycle adjuster adjusts a duty cycle of the phase shift clock signal based on a duty cycle adjustment signal to generate an injection clock signal. The injection locked oscillator receives the injection clock signal and generates an output clock signal. The equalizer amplifies a high frequency component of the first data signal to generate a second data signal. The sampler samples the second data signal in response to the output clock signal to generate a sampled data signal.

일 실시예에 있어서, 상기 출력 클럭 신호는 제1 출력 클럭 신호, 상기 제1 출력 클럭 신호보다 위상이 90도 느린 제2 출력 클럭 신호, 상기 제1 출력 클럭 신호와 반대 위상을 가지는 제3 출력 클럭 신호 및 상기 제1 출력 클럭 신호보다 위상이 90도 빠른 제4 출력 클럭 신호를 포함할 수 있다. 상기 샘플링된 데이터 신호는 제1 샘플링된 데이터 신호, 제2 샘플링된 데이터 신호, 제3 샘플링된 데이터 신호 및 제4 샘플링된 데이터 신호를 포함할 수 있다.In one embodiment, the output clock signal comprises a first output clock signal, a second output clock signal that is 90 degrees slower than the first output clock signal, a third output clock signal having a phase opposite to the first output clock signal, Signal and a fourth output clock signal that is 90 degrees out of phase with the first output clock signal. The sampled data signal may include a first sampled data signal, a second sampled data signal, a third sampled data signal, and a fourth sampled data signal.

일 실시예에 있어서, 상기 샘플러는 제1 내지 제4 레지스터들을 포함할 수 있다. 상기 제1 레지스터는 상기 제1 출력 클럭 신호에 응답하여 상기 제2 데이터 신호를 상기 제1 샘플링된 데이터 신호로서 저장 및 출력할 수 있다. 상기 제2 레지스터는 상기 제2 출력 클럭 신호에 응답하여 상기 제2 데이터 신호를 상기 제2 샘플링된 데이터 신호로서 저장 및 출력할 수 있다. 상기 제3 레지스터는 상기 제3 출력 클럭 신호에 응답하여 상기 제2 데이터 신호를 상기 제3 샘플링된 데이터 신호로서 저장 및 출력할 수 있다. 상기 제4 레지스터는 상기 제4 출력 클럭 신호에 응답하여 상기 제2 데이터 신호를 상기 제4 샘플링된 데이터 신호로서 저장 및 출력할 수 있다.In one embodiment, the sampler may include first through fourth registers. The first register may store and output the second data signal as the first sampled data signal in response to the first output clock signal. The second register may store and output the second data signal as the second sampled data signal in response to the second output clock signal. The third register may store and output the second data signal as the third sampled data signal in response to the third output clock signal. The fourth register may store and output the second data signal as the fourth sampled data signal in response to the fourth output clock signal.

상술한 본 발명의 일 목적을 달성하기 위하여, 송/수신 시스템은 데이터 신호 송신기, 클럭 신호 송신기, 데이터 신호 전송 채널, 클럭 신호 전송 채널 및 수신기를 포함한다. 상기 수신기는 위상 이동 클럭 신호 생성기, 듀티 사이클 조절기, 주입 고정 발진기, 이퀄라이저 및 샘플러를 포함한다. 상기 데이터 신호 송신기는 위상 고정 루프(Phase-locked loop)의 출력 신호에 기초하여 제1 데이터 신호를 동기화하여 제2 데이터 신호를 생성한다. 상기 클럭 신호 송신기는 상기 위상 고정 루프의 출력 신호에 기초하여 제1 클럭 신호를 동기화하여 제2 클럭 신호를 생성한다. 상기 데이터 신호 전송 채널은 일 말단으로 상기 제2 데이터 신호를 입력 받아 타 말단으로 제3 데이터 신호를 출력한다. 상기 클럭 신호 전송 채널은 일 말단으로 상기 제2 클럭 신호를 입력 받아 타 말단으로 제3 클럭 신호를 출력한다. 상기 위상 이동 클럭 신호 생성기는 상기 제3 클럭 신호에 기초하여 위상 이동 클럭 신호를 생성한다. 상기 듀티 사이클 조절기는 듀티 사이클 조절 신호에 기초하여 상기 위상 이동 클럭 신호의 듀티 사이클(Duty cycle)을 조절하여 주입 클럭 신호를 생성한다. 상기 주입 고정 발진기는 상기 주입 클럭 신호를 입력받아 발진시켜 출력 클럭 신호를 생성한다. 상기 이퀄라이저는 상기 제3 데이터 신호의 주파수 특성을 조절하여 제4 데이터 신호를 생성한다. 상기 샘플러는 상기 출력 클럭 신호에 응답하여 상기 제4 데이터 신호를 샘플링하여 샘플링된 데이터 신호를 생성한다.In order to accomplish one object of the present invention, a transmission / reception system includes a data signal transmitter, a clock signal transmitter, a data signal transmission channel, a clock signal transmission channel, and a receiver. The receiver includes a phase shifted clock signal generator, a duty cycle adjuster, an injection locked oscillator, an equalizer and a sampler. The data signal transmitter generates a second data signal by synchronizing a first data signal based on an output signal of a phase-locked loop. The clock signal transmitter generates a second clock signal by synchronizing the first clock signal based on the output signal of the phase locked loop. The data signal transmission channel receives the second data signal at one end and outputs a third data signal at the other end. The clock signal transmission channel receives the second clock signal at one end and outputs a third clock signal at the other end. The phase shifted clock signal generator generates a phase shifted clock signal based on the third clock signal. The duty cycle adjuster adjusts a duty cycle of the phase shift clock signal based on a duty cycle adjustment signal to generate an injection clock signal. The injection locked oscillator receives the injection clock signal and generates an output clock signal. The equalizer adjusts a frequency characteristic of the third data signal to generate a fourth data signal. The sampler samples the fourth data signal in response to the output clock signal to generate a sampled data signal.

본 발명의 실시예들에 따른 클럭 신호 처리기, 수신기 및 송/수신 시스템은 낮은 복잡도의 듀티 사이클 조절기만을 추가하여, 넓은 JTB, 낮은 JTB 변화율을 가지고, 정확한 위상의 출력 클럭 신호를 생성할 수 있다.The clock signal processor, the receiver, and the transmission / reception system according to the embodiments of the present invention can generate an accurate output clock signal with a wide JTB, a low JTB change rate, and a low complexity duty cycle controller only.

도 1은 본 발명의 일 실시예에 따른 클럭 신호 처리기를 나타내는 블록도이다.
도 2는 도 1의 클럭 신호 처리기에 포함되는 위상 이동 클럭 신호 생성기를 나타내는 블록도이다.
도 3은 도 1의 클럭 신호 처리기에 포함되는 듀티 사이클 조절기를 나타내는 블록도이다.
도 4는 도 3의 듀티 사이클 조절기에 포함되는 제1 듀티 사이클 조절 유닛을 나타내는 블록도이다.
도 5는 도 4의 듀티 사이클 조절 유닛에 포함되는 연산기를 나타내는 블록도이다.
도 6a 및 6b는 도 3의 듀티 사이클 조절기의 신호들을 나타내는 타이밍도들이다.
도 7은 도 1의 클럭 신호 처리기에 포함되는 주입 고정 발진기를 나타내는 블록도이다.
도 8은 도 7의 주입 고정 발진기의 위상 이동 현상을 나타내는 타이밍도이다.
도 9는 도 1의 클럭 신호 처리기의 출력 클럭 신호들의 위상을 나타내는 도면이다.
도 10은 도 1의 클럭 신호 처리기의 출력 클럭 신호들의 위상과 JTB(Jitter tracking bandwidth)의 관계를 나타내는 도면이다.
도 11은 본 발명의 일 실시예에 따른 수신기를 나타내는 블록도이다.
도 12는 도 12의 수신기에 포함되는 샘플러를 나타내는 블록도이다.
도 13은 본 발명의 일 실시예에 따른 송/수신 시스템을 나타내는 블록도이다.1 is a block diagram illustrating a clock signal processor according to an embodiment of the present invention.
2 is a block diagram illustrating a phase shifted clock signal generator included in the clock signal processor of FIG.
3 is a block diagram illustrating a duty cycle controller included in the clock signal processor of FIG.
4 is a block diagram illustrating a first duty cycle adjustment unit included in the duty cycle adjuster of FIG.
5 is a block diagram showing a computer included in the duty cycle adjustment unit of FIG.
Figures 6A and 6B are timing diagrams illustrating the signals of the duty cycle adjuster of Figure 3;
7 is a block diagram illustrating an injection locked oscillator included in the clock signal processor of FIG.
8 is a timing chart showing a phase shift phenomenon of the injection locked oscillator of FIG.
Figure 9 is a diagram illustrating the phases of the output clock signals of the clock signal processor of Figure 1;
FIG. 10 is a diagram showing the relationship between the phase of the output clock signals of the clock signal processor of FIG. 1 and the jitter tracking bandwidth (JTB).
11 is a block diagram illustrating a receiver in accordance with an embodiment of the present invention.
12 is a block diagram illustrating a sampler included in the receiver of FIG.
13 is a block diagram illustrating a transmitting / receiving system according to an embodiment of the present invention.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다. For the embodiments of the invention disclosed herein, specific structural and functional descriptions are set forth for the purpose of describing an embodiment of the invention only, and it is to be understood that the embodiments of the invention may be practiced in various forms, The present invention should not be construed as limited to the embodiments described in Figs.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다. The present invention is capable of various modifications and various forms, and specific embodiments are illustrated in the drawings and described in detail in the text. It should be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. Similar reference numerals have been used for the components in describing each drawing.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다. It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, . On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between. Other expressions that describe the relationship between components, such as "between" and "between" or "neighboring to" and "directly adjacent to" should be interpreted as well.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시(說示)된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the terms "comprises" or "having", etc., are intended to specify the presence of stated features, integers, steps, operations, components, parts, or combinations thereof, But do not preclude the presence or addition of other features, numbers, steps, operations, elements, parts or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted as either ideal or overly formal in the sense of the present application Do not.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numerals are used for the same constituent elements in the drawings and redundant explanations for the same constituent elements are omitted.

도 1은 본 발명의 일 실시예에 따른 클럭 신호 처리기를 나타내는 블록도이다.1 is a block diagram illustrating a clock signal processor according to an embodiment of the present invention.

도 1을 참조하면, 클럭 신호 처리기(100)는 위상 이동 클럭 신호 생성기(PSCG; 200), 듀티 사이클 조절기(DCA; 300) 및 주입 고정 발진기(ILO; 400)를 포함한다. 위상 이동 클럭 신호 생성기(200)는 입력 클럭 신호(IC)에 기초하여 위상 이동 클럭 신호(PC)를 생성한다. 듀티 사이클 조절기(300)는 듀티 사이클 조절 신호(DSEL)에 기초하여 위상 이동 클럭 신호(PC)의 듀티 사이클(Duty cycle)을 조절하여 주입 클럭 신호(INJC)를 생성한다. 주입 고정 발진기(400)는 주입 클럭 신호(INJC)를 입력받아 발진시켜 출력 클럭 신호(OC)를 생성한다.Referring to FIG. 1, a clock signal processor 100 includes a phase shift clock signal generator (PSCG) 200, a duty cycle controller (DCA) 300, and an injection locked oscillator (ILO) Phase shifted clock signal generator 200 generates a phase shifted clock signal PC based on an input clock signal IC. The duty cycle adjuster 300 adjusts the duty cycle of the phase shift clock signal PC based on the duty cycle adjustment signal DSEL to generate the injection clock signal INJC. The injection locked oscillator 400 receives and oscillates the injection clock signal INJC to generate an output clock signal OC.

주입 고정 발진기(400)는 주입 클럭 신호(INJC)의 듀티 사이클 및 조절 전압(VCTRL)에 응답하여 출력 클럭 신호(OC)의 위상을 이동시킬 수 있다. 위상 이동 클럭 신호 생성기(200)는 위상 고정 루프(Phase-locked loop), 지연 고정 루프(Delay-locked loop) 또는 주입 고정 발진기일 수 있다.The injection locked oscillator 400 may shift the phase of the output clock signal OC in response to the duty cycle of the injected clock signal INJC and the regulated voltage VCTRL. Phase shifted clock signal generator 200 may be a phase-locked loop, a delay-locked loop, or an injection locked oscillator.

위상 이동 클럭 신호 생성기(200)에 대하여 도 2를 참조하여 후술하고, 듀티 사이클 조절기(300)에 대하여 도 3 내지 6b를 참조하여 후술하고, 주입 고정 발진기(400)에 대하여 도 7 내지 10을 참조하여 후술한다.The phase shifted clock signal generator 200 will be described below with reference to FIG. 2, the duty cycle adjuster 300 will be described below with reference to FIGS. 3 to 6B, and the injected fixed oscillator 400 with reference to FIGS. Will be described later.

도 2는 도 1의 클럭 신호 처리기에 포함되는 위상 이동 클럭 신호 생성기를 나타내는 블록도이다.2 is a block diagram illustrating a phase shifted clock signal generator included in the clock signal processor of FIG.

도 2는 주입 고정 발진기를 이용하여 위상 이동 클럭 신호 생성기(200)를 구현한 실시예를 나타낸다. 위상 이동 클럭 신호 생성기(200)는 트랜지스터들(210, 220), 전류원(270) 및 지연 루프(290)를 포함한다. 지연 루프(290)는 지연 유닛(230, 240, 250, 260)을 포함한다. 위상 이동 클럭 신호(PC)는 정위상의 클럭 신호(CI)와 정위상의 클럭 신호(CI)보다 위상이 90도 느린 직각 위상의 클럭 신호(CQ)를 포함할 수 있다.2 shows an embodiment of implementing a phase shifted clock signal generator 200 using an injection locked oscillator. Phase shifted clock signal generator 200 includes transistors 210 and 220, current source 270 and delay loop 290. The delay loop 290 includes a delay unit 230, 240, 250, 260. The phase shifted clock signal PC may include a clock signal CI of a positive phase and a clock signal CQ of a quadrature phase that is 90 degrees slower than a positive phase clock signal CI.

제1 트랜지스터(210)의 소스 및 제2 트랜지스터(220)의 소스는 제1 노드(281)에 연결된다. 제1 트랜지스터(210)의 게이트에는 입력 클럭 신호(IC)가 인가된다. 제2 트랜지스터(220)의 게이트에는 반전된 입력 클럭 신호(/IC)가 인가된다. 제1 트랜지스터(210)의 드레인은 제2 노드(282)와 연결된다. 제2 트랜지스터(220)의 드레인은 제3 노드(283)와 연결된다. 전류원(270)의 일 말단은 제1 노드(281)와 연결되고, 전류원(270)의 타 말단은 접지 전압과 연결된다.The source of the first transistor 210 and the source of the second transistor 220 are connected to the first node 281. An input clock signal IC is applied to the gate of the first transistor 210. The inverted input clock signal / IC is applied to the gate of the second transistor 220. The drain of the first transistor 210 is connected to the second node 282. The drain of the second transistor 220 is connected to the third node 283. One end of the current source 270 is connected to the first node 281 and the other end of the current source 270 is connected to the ground voltage.

제1 지연 유닛(230)은 제2 노드(282)의 신호를 45도 지연시켜 제4 노드(284)로 출력한다. 제1 지연 유닛(230)은 제3 노드(283)의 신호를 45도 지연시켜 제5 노드(285)로 출력한다. 제2 지연 유닛(240) 및 제3 지연 유닛(250)은 제4 노드(284)의 신호를 90도 지연시켜 제6 노드(286)로 출력한다. 제2 지연 유닛(240) 및 제3 지연 유닛(250)은 제5 노드(285)의 신호를 90도 지연시켜 제7 노드(287)로 출력한다. 제 4 지연 유닛(260)은 제6 노드(286)의 신호를 45도 지연시켜 제3 노드(283)로 출력한다. 제4 지연 유닛(260)은 제7 노드(287)의 신호를 45도 지연시켜 제2 노드(282)로 출력한다.The first delay unit 230 delays the signal of the second node 282 by 45 degrees and outputs it to the fourth node 284. [ The first delay unit 230 delays the signal of the third node 283 by 45 degrees and outputs it to the fifth node 285. The second delay unit 240 and the third delay unit 250 delay the signal of the fourth node 284 by 90 degrees and output it to the sixth node 286. The second delay unit 240 and the third delay unit 250 delay the signal of the fifth node 285 by 90 degrees and output it to the seventh node 287. The fourth delay unit 260 delays the signal of the sixth node 286 by 45 degrees and outputs it to the third node 283. [ The fourth delay unit 260 delays the signal of the seventh node 287 by 45 degrees and outputs it to the second node 282.

지연 유닛들(230, 240, 250, 260)로 구성되는 지연 루프의 발진 주파수(Running frequency)는 위상 이동 클럭 신호 생성기 동작 전압(VIAQ)에 의해 결정될 수 있다.The oscillation frequency of the delay loop composed of the delay units 230, 240, 250 and 260 can be determined by the phase shift clock signal generator operating voltage VIAQ.

정위상의 클럭 신호(CI)는 제5 노드(285)에서 출력될 수 있다. 반전된 정위상의 클럭 신호(/CI)는 제4 노드(284)에서 출력될 수 있다. 직각 위상의 클럭 신호(CQ)는 제7 노드(287)에서 출력될 수 있다. 반전된 직각 위상의 클럭 신호(/CQ)는 제6 노드(286)에서 출력될 수 있다.The clock signal CI of the positive phase can be output from the fifth node 285. The inverted positive phase clock signal / CI may be output at the fourth node 284. The quadrature-phase clock signal CQ may be output at the seventh node 287. The inverted quadrature-phase clock signal / CQ may be output at the sixth node 286.

전류원(270)에서 생성하는 전류의 크기는 변경될 수 있다. 전류원(270)에서 생성하는 전류의 크기가 클수록 지연 루프(290)에 입력 클럭 신호(CI) 및 반전된 입력 클럭 신호(/CI)에 상응하는 전류 신호가 강하게 삽입되고, 지연 루프(290)는 보다 높은 JTB(Jitter tracking bandwidth)를 갖게 되어, 입력 클럭 신호(CI) 및 반전된 입력 클럭 신호(/CI)의 지터를 정위상의 클럭 신호(CI) 및 직각 위상의 클럭 신호(CQ)에 정확히 반영할 수 있다.The magnitude of the current generated by the current source 270 can be changed. The current signal corresponding to the input clock signal CI and the inverted input clock signal / CI is intensively inserted into the delay loop 290 as the magnitude of the current generated by the current source 270 increases, and the delay loop 290 The jitter tracking bandwidth is increased so that the jitter of the input clock signal CI and the inverted input clock signal / CI is exactly equal to the clock signal CI of the positive phase and the clock signal CQ of the quadrature phase Can be reflected.

도 3은 도 1의 클럭 신호 처리기에 포함되는 듀티 사이클 조절기를 나타내는 블록도이다.3 is a block diagram illustrating a duty cycle controller included in the clock signal processor of FIG.

도 3을 참조하면, 주입 클럭 신호(INJC)는 제1 주입 클럭 신호(CINJ0), 제1 주입 클럭 신호(CINJ0)보다 위상이 90도 느린 제2 주입 클럭 신호(CINJ90), 제1 주입 클럭 신호(CINJ0)와 상보적인 논리값을 가지는 제3 주입 클럭 신호(/CINJ0) 및 제2 주입 클럭 신호(CINJ90)와 상보적인 논리값을 가지는 제4 주입 클럭 신호(/CINJ90)를 포함할 수 있다.Referring to FIG. 3, the injection clock signal INJC includes a first injection clock signal CINJ0, a second injection clock signal CINJ90 having a phase that is 90 degrees slower than the first injection clock signal CINJ0, A third injection clock signal / CINJ0 having a logic value complementary to the first injection clock signal CINJ0 and a fourth injection clock signal / CINJ90 having a logic value complementary to the second injection clock signal CINJ90.

듀티 사이클 조절기(300)는 제1 듀티 사이클 조절 유닛(G0; 310) 및 제2 듀티 사이클 조절 유닛(G1; 340)을 포함할 수 있다. 제1 듀티 사이클 조절 유닛(310)은 정위상의 클럭 신호(CI)와 직각 위상의 클럭 신호(CQ)를 수신하여 제1 및 제3 주입 클럭 신호들(CINJ0, /CINJ0)을 출력할 수 있다. 제2 듀티 사이클 조절 유닛(340)은 정위상의 클럭 신호(CI)와 직각 위상의 클럭 신호(CQ)를 수신하여 제2 및 제4 주입 클럭 신호들(CINJ90, /CINJ90)을 출력할 수 있다.The duty cycle adjuster 300 may include a first duty cycle adjustment unit G0 310 and a second duty cycle adjustment unit G1 340. The first duty cycle adjustment unit 310 may receive the first clock signal CI and the quadrature-phase clock signal CQ to output the first and third injection clock signals CINJ0 and / CINJ0 . The second duty cycle adjustment unit 340 may receive the clock signal CI in the positive phase and the clock signal CQ in the quadrature phase to output the second and fourth injection clock signals CINJ90 and / .

듀티 사이클 조절기(300)는 듀티 사이클 조절 신호(DSEL)가 논리값 0을 가지는 경우, 50%의 듀티 사이클을 가지는 제1 내지 제4 주입 클럭 신호들(CINJ0, CINJ90, /CINJ0, /CINJ90)을 생성할 수 있다. 듀티 사이클 조절기(300)는 듀티 사이클 조절 신호(DSEL)가 논리값 1을 가지는 경우, 75%의 듀티 사이클을 가지는 제1 및 제2 주입 클럭 신호들(CINJ0, CINJ90)과 25%의 듀티 사이클을 가지는 제3 및 제4 주입 클럭 신호들(/CINJ0, /CINJ90)을 생성할 수 있다.The duty cycle adjuster 300 outputs the first to fourth injection clock signals CINJ0, CINJ90, / CINJ0, and / CINJ90 having a duty cycle of 50% when the duty cycle adjusting signal DSEL has the logical value 0 Can be generated. The duty cycle adjuster 300 generates the first and second injection clock signals CINJ0 and CINJ90 having a duty cycle of 75% and a duty cycle of 25% when the duty cycle adjusting signal DSEL has the logical value 1 / RTI > can generate third and fourth injection clock signals (/ CINJ0, / CINJ90).

도 4는 도 3의 듀티 사이클 조절기에 포함되는 제1 듀티 사이클 조절 유닛을 나타내는 블록도이다. 4 is a block diagram illustrating a first duty cycle adjustment unit included in the duty cycle adjuster of FIG.

도 4를 참조하면, 제1 듀티 사이클 조절 유닛(310)은 멀티플렉서(311), 인버터(313) 및 연산기(312)를 포함할 수 있다. 멀티플렉서(311)는 듀티 사이클 조절 신호(DSEL)에 기초하여 반전된 직각 위상의 클럭 신호(CQ)와 논리값 0 중 하나를 제1 신호(SIG1)로 출력할 수 있다. 인버터(313)는 정위상의 클럭 신호(CI)를 반전하여 제2 신호(SIG2)를 생성할 수 있다. 연산기(312)는 제1 신호 및 제2 신호들(SIG1, SIG2)을 논리 합(OR) 연산하여 제1 주입 클럭 신호(CINJ0)를 생성할 수 있다. 연산기(312)는 제1 신호 및 제2 신호들(SIG1, SIG2)을 논리 부정합(NOR) 연산하여 제3 주입 클럭 신호(/CINJ0)를 생성할 수 있다. 연산기(312)에 대하여 도 5를 참조하여 자세하게 후술한다.Referring to FIG. 4, the first duty cycle adjustment unit 310 may include a multiplexer 311, an inverter 313, and a calculator 312. The multiplexer 311 can output one of the inverted quadrature-phase clock signal CQ and the logic value 0 as the first signal SIG1 based on the duty cycle adjustment signal DSEL. The inverter 313 can generate the second signal SIG2 by inverting the positive phase clock signal CI. The operator 312 can OR the first and second signals SIG1 and SIG2 to generate a first injection clock signal CINJ0. The operator 312 may logically mismatch (NOR) the first signal and the second signals SIG1 and SIG2 to generate a third injection clock signal / CINJ0. The computing unit 312 will be described in detail later with reference to FIG.

도 3의 듀티 사이클 조절기(300)에 포함되는 제2 듀티 사이클 조절 유닛(340)은 제1 듀티 사이클 조절 유닛(310)에 기초하여 이해할 수 있으므로 설명을 생략한다.The second duty cycle adjustment unit 340 included in the duty cycle adjuster 300 of FIG. 3 can be understood based on the first duty cycle adjustment unit 310, and thus description thereof is omitted.

도 5는 도 4의 듀티 사이클 조절 유닛에 포함되는 연산기를 나타내는 블록도이다.5 is a block diagram showing a computer included in the duty cycle adjustment unit of FIG.

도 5를 참조하면, 연산기(312)는 저항들(R1, R2), 트랜지스터들(331, 332, 333, 334, 335) 및 전류원(336)을 포함한다.5, the operator 312 includes resistors R1 and R2, transistors 331, 332, 333, 334, and 335, and a current source 336. [

제1 노드(321)에는 전원 전압(VDD)이 인가되어 있다. 제1 저항(R1)의 일 말단과 제2 저항(R2)의 일 말단은 제1 노드(321)와 연결되어 있다. 제1 저항(R1)의 타 말단은 제2 노드(322)와 연결되어 있다. 제2 저항(R2)의 타 말단은 제3 노드(323)와 연결되어 있다. 제1 주입 클럭 신호(CINJ0)는 제2 노드(322)에서 출력된다. 제3 주입 클럭 신호(/CINJ0)는 제3 노드(323)에서 출력된다. 제1 트랜지스터(331)의 드레인은 제2 노드(322)와 연결된다. 제1 트랜지스터(331)의 게이트에는 반전된 제2 신호(SIG2)가 인가된다. 제1 트랜지스터(331)의 소스는 제4 노드(324)와 연결된다. 제2 트랜지스터(332)의 드레인은 제3 노드(323)와 연결된다. 제2 트랜지스터(332)의 게이트에는 제2 신호(SIG2)가 인가된다. 제2 트랜지스터(332)의 소스는 제4 노드(324)와 연결된다. 제3 트랜지스터(333)의 드레인은 제3 노드(323)와 연결된다. 제3 트랜지스터(333)의 게이트에는 전원 전압(VDD)이 인가된다. 제3 트랜지스터(333)의 소스는 제5 트랜지스터(335)의 드레인과 연결된다. 제4 트랜지스터(334)의 드레인은 제4 노드(324)와 연결된다. 제4 트랜지스터(334)의 게이트에는 반전된 제1 신호(/SIG1)가 인가된다. 제4 트랜지스터(334)의 소스는 제5 노드(325)와 연결된다. 제5 트랜지스터(325)의 게이트에는 제1 신호(SIG1)가 인가된다. 제5 트랜지스터(335)의 소스는 제5 노드(325)와 연결된다. 전류원(336)의 일 말단은 제5 노드(325)와 연결된다. 전류원(336)의 타 말단은 접지 전압 단자와 연결된다.The power supply voltage VDD is applied to the first node 321. One terminal of the first resistor R1 and one terminal of the second resistor R2 are connected to the first node 321. [ The other end of the first resistor R1 is connected to the second node 322. The other end of the second resistor R2 is connected to the third node 323. The first injection clock signal CINJ0 is output at the second node 322. The third injection clock signal / CINJ0 is output at the third node 323. [ The drain of the first transistor 331 is connected to the second node 322. The inverted second signal SIG2 is applied to the gate of the first transistor 331. [ The source of the first transistor 331 is connected to the fourth node 324. The drain of the second transistor 332 is connected to the third node 323. The second signal SIG2 is applied to the gate of the second transistor 332. [ The source of the second transistor 332 is connected to the fourth node 324. The drain of the third transistor 333 is connected to the third node 323. The power source voltage VDD is applied to the gate of the third transistor 333. The source of the third transistor 333 is connected to the drain of the fifth transistor 335. The drain of the fourth transistor 334 is connected to the fourth node 324. The inverted first signal / SIG1 is applied to the gate of the fourth transistor 334. The source of the fourth transistor 334 is connected to the fifth node 325. The first signal SIG1 is applied to the gate of the fifth transistor 325. [ The source of the fifth transistor 335 is connected to the fifth node 325. One end of the current source 336 is connected to the fifth node 325. The other end of the current source 336 is connected to the ground voltage terminal.

연산기(312)는 제1 신호 및 제2 신호들(SIG1, SIG2)을 논리 합 연산하여 제1 주입 클럭 신호(CINJ0)를 생성한다. 연산기(312)는 제1 신호 및 제2 신호들(SIG1, SIG2)을 논리 부정합 연산하여 제3 주입 클럭 신호(/CINJ0)를 생성한다.The operator 312 performs a logical sum operation on the first signal and the second signals SIG1 and SIG2 to generate a first injection clock signal CINJ0. The operator 312 performs a logic mismatch operation on the first signal and the second signals SIG1 and SIG2 to generate a third injection clock signal / CINJ0.

도 6a 및 6b는 도 3의 듀티 사이클 조절기의 신호들을 나타내는 타이밍도들이다.Figures 6A and 6B are timing diagrams illustrating the signals of the duty cycle adjuster of Figure 3;

도 6a는 듀티 사이클 조절 신호(DSEL)가 논리값 0을 가지는 경우의 듀티 사이클 조절기(300)의 신호들을 도시한다. 멀티플렉서(311)는 제1 신호(SIG1)로서 논리값 0을 출력한다. 인버터(313)는 정위상의 클럭 신호(CI)를 반전하여 제2 신호(SIG2)를 생성한다. 제1 주입 클럭 신호(CINJ0)는 반전된 정위상의 클럭 신호(/CI)와 동일한 파형을 가진다. 제2 주입 클럭 신호(CINJ90)는 제1 주입 클럭 신호(CINJ0)보다 위상만 90도 느린 파형을 가진다. 제1 주입 클럭 신호(CINJ0) 및 제2 주입 클럭 신호(CINJ90)는 각각 50%의 듀티 사이클을 가진다.6A shows the signals of the duty cycle adjuster 300 when the duty cycle adjustment signal DSEL has a logic value of zero. The multiplexer 311 outputs the logical value 0 as the first signal SIG1. The inverter 313 inverts the positive phase clock signal CI to generate the second signal SIG2. The first injection clock signal CINJ0 has the same waveform as the inverted positive phase clock signal / CI. The second injection clock signal CINJ90 has a waveform that is only 90 degrees phase slower than the first injection clock signal CINJ0. The first injection clock signal CINJ0 and the second injection clock signal CINJ90 each have a duty cycle of 50%.

도 6b는 듀티 사이클 조절 신호(DSEL)가 논리값 1을 가지는 경우의 듀티 사이클 조절기(300)의 신호들을 도시한다. 멀티플렉서(311)는 제1 신호(SIG1)로서 반전된 직각 위상의 클럭 신호(CQ)를 출력한다. 인버터(313)는 정위상의 클럭 신호(CI)를 반전하여 제2 신호(SIG2)를 생성한다. 직각 위상의 클럭 신호(CQ)가 논리값 0을 가지거나 정위상의 클럭 신호(CI)가 논리값 0을 가지는 경우 제1 주입 클럭 신호(CINJ0)는 논리값 1을 가진다. 직각 위상의 클럭 신호(CQ)가 논리값 1을 가지고, 정위상의 클럭 신호(CI)가 논리값 1을 가지는 경우 제1 주입 클럭 신호(CINJ0)는 논리값 0을 가진다.FIG. 6B shows the signals of the duty cycle adjuster 300 when the duty cycle adjustment signal DSEL has a logic value of 1. FIG. The multiplexer 311 outputs the inverted quadrature-phase clock signal CQ as the first signal SIG1. The inverter 313 inverts the positive phase clock signal CI to generate the second signal SIG2. The first injection clock signal CINJ0 has a logic value of 1 when the quadrature-phase clock signal CQ has a logic value of 0 or the positive-phase clock signal CI has a logic value of zero. The first injection clock signal CINJ0 has a logic value 0 when the quadrature-phase clock signal CQ has the logic value 1 and the positive-phase clock signal CI has the logic value 1. [

제1 시점(510b)에서 정위상의 클럭 신호(CI)가 논리값 1에서 논리값 0으로 변경되고, 직각 위상의 클럭 신호(CQ)가 논리값 1을 유지하므로, 제1 주입 클럭 신호(CINJ0)는 논리값 0에서 논리값 1로 변경된다. 제2 시점(520b)에서 정위상의 클럭 신호(CI)가 논리값 0을 유지하고, 직각 위상의 클럭 신호(CQ)가 논리값 1에서 논리값 0으로 변경되므로, 제1 주입 클럭 신호(CINJ0)는 논리값 1을 유지한다. 제3 시점(530b)에서 정위상의 클럭 신호(CI)가 논리값 0에서 논리값 1로 변경되고, 직각 위상의 클럭 신호(CQ)가 논리값 0을 유지하므로, 제1 주입 클럭 신호(CINJ0)는 논리값 1을 유지한다. 제4 시점(540b)에서 정위상의 클럭 신호(CI)가 논리값 1을 유지하고, 직각 위상의 클럭 신호(CQ)가 논리값 0에서 논리값 1로 변경되므로, 제1 주입 클럭 신호(CINJ0)는 논리값 1에서 논리값 0으로 변경된다. 제5 시점(550b)에서 정위상의 클럭 신호(CI)가 논리값 1에서 논리값 0으로 변경되고, 직각 위상의 클럭 신호(CQ)가 논리값 1을 유지하므로, 제1 주입 클럭 신호(CINJ0)는 논리값 0에서 논리값 1로 변경된다. 제2 주입 클럭 신호(CINJ90)는 제1 주입 클럭 신호(CINJ0)보다 위상만 90도 느린 파형을 가진다. 제1 주입 클럭 신호(CINJ0) 및 제2 주입 클럭 신호(CINJ90)는 각각 75%의 듀티 사이클을 가진다.The clock signal CI of the positive phase is changed from the logical value 1 to the logical value 0 and the clock signal CQ of the quadrature phase is held at the logical value 1 at the first point in time 510b so that the first injection clock signal CINJ0 ) Is changed from a logical value 0 to a logical value 1. The clock signal CI of the positive phase is held at the logic value 0 and the clock signal CQ of the quadrature phase is changed from the logic value 1 to the logic value 0 at the second time point 520b so that the first injection clock signal CINJ0 ) Maintains a logic value of 1. < RTI ID = 0.0 > The clock signal CI of the positive phase is changed from the logical value 0 to the logical value 1 and the clock signal CQ of the quadrature phase is held at the logical value 0 at the third time point 530b so that the first injection clock signal CINJ0 ) Maintains a logic value of 1. < RTI ID = 0.0 > Since the clock signal CI in the positive phase is held at the logic value 1 and the clock signal CQ in the quadrature phase is changed from the logic value 0 to the logic value 1 at the fourth time point 540b, the first injection clock signal CINJ0 ) Is changed from a logical value 1 to a logical value 0. The clock signal CI of the positive phase is changed from the logical value 1 to the logical value 0 and the clock signal CQ of the quadrature phase is held at the logical value 1 at the fifth point in time 550b so that the first injection clock signal CINJ0 ) Is changed from a logical value 0 to a logical value 1. The second injection clock signal CINJ90 has a waveform that is only 90 degrees phase slower than the first injection clock signal CINJ0. The first injection clock signal CINJ0 and the second injection clock signal CINJ90 each have a duty cycle of 75%.

도 7은 도 1의 클럭 신호 처리기에 포함되는 주입 고정 발진기를 나타내는 블록도이다.7 is a block diagram illustrating an injection locked oscillator included in the clock signal processor of FIG.

도 7을 참조하면, 출력 클럭 신호(OC)는 제1 출력 클럭 신호(OCI), 제1 출력 클럭 신호(OCI)보다 위상이 90도 느린 제2 출력 클럭 신호(OCQ), 제1 출력 클럭 신호(OCI)와 반대 위상을 가지는 제3 출력 클럭 신호(/OCI) 및 제1 출력 클럭 신호(OCI)보다 위상이 90도 빠른 제4 출력 클럭 신호(/OCQ)를 포함할 수 있다. 주입 고정 발진기(400)는 전류 제어부(410) 및 지연 루프(Delay loop; 420)를 포함할 수 있다. 전류 제어부(410)는 트랜지스터들(411 내지 414) 및 전류원들(415, 416)을 포함할 수 있다. 지연 루프(420)는 지연 유닛(421, 422, 423, 424)을 포함할 수 있다.Referring to FIG. 7, the output clock signal OC includes a first output clock signal OCI, a second output clock signal OCQ that is 90 degrees slower than the first output clock signal OCI, A third output clock signal / OCI having a phase opposite to the first output clock signal OCI and a fourth output clock signal / OCQ having a phase 90 degrees higher than the first output clock signal OCI. The injection fixed oscillator 400 may include a current control unit 410 and a delay loop 420. The current control unit 410 may include the transistors 411 to 414 and the current sources 415 and 416. The delay loop 420 may include delay units 421, 422, 423, and 424.

전류원(415)의 일 말단은 제1 노드(431)와 연결되고, 전류원(415)의 타 말단에는 접지 전압이 인가된다. 전류원(415)이 생성하는 전류의 크기는 변경될 수 있다. 전류원(416)의 일 말단은 제2 노드(432)와 연결되고, 전류원(416)의 타 말단에는 접지 전압이 인가된다. 전류원(416)이 생성하는 전류의 크기는 변경될 수 있다. 제1 트랜지스터(411) 및 제2 트랜지스터(412)의 소스는 제1 노드(431)와 연결된다. 제1 트랜지스터(411)의 게이트에는 제1 주입 클럭 신호(CINJ0)가 인가된다. 제2 트랜지스터(412)의 게이트에는 제3 주입 클럭 신호(/CINJ0)가 인가된다. 제1 트랜지스터(411)의 드레인은 제3 노드(433)로 제1 전류 신호를 출력한다. 제2 트랜지스터(412)의 드레인은 제4 노드(434)로 제2 전류 신호를 출력한다. 제3 트랜지스터(413) 및 제4 트랜지스터(414)의 소스는 제2 노드(432)와 연결된다. 제3 트랜지스터(413)의 게이트에는 제2 주입 클럭 신호(CINJ90)가 인가된다. 제4 트랜지스터(414)의 게이트에는 제4 주입 클럭 신호(/CINJ90)가 인각된다. 제3 트랜지스터(413)의 드레인은 제7 노드(437)로 제3 전류 신호를 출력한다. 제4 트랜지스터(414)의 드레인은 제8 노드(438)로 제4 전류 신호를 출력한다.One terminal of the current source 415 is connected to the first node 431, and a ground voltage is applied to the other terminal of the current source 415. The magnitude of the current generated by the current source 415 can be changed. One terminal of the current source 416 is connected to the second node 432, and a ground voltage is applied to the other terminal of the current source 416. The magnitude of the current generated by the current source 416 can be changed. The sources of the first transistor 411 and the second transistor 412 are connected to the first node 431. A first injection clock signal (CINJ0) is applied to the gate of the first transistor (411). A third injection clock signal / CINJ0 is applied to the gate of the second transistor 412. [ The drain of the first transistor 411 outputs a first current signal to the third node 433. The drain of the second transistor 412 outputs a second current signal to the fourth node 434. The sources of the third transistor 413 and the fourth transistor 414 are connected to the second node 432. A second injection clock signal CINJ90 is applied to the gate of the third transistor 413. A fourth injection clock signal / CINJ90 is applied to the gate of the fourth transistor 414. The drain of the third transistor 413 outputs a third current signal to the seventh node 437. The drain of the fourth transistor 414 outputs a fourth current signal to the eighth node 438.

제1 지연 유닛(421)은 제4 노드(434)의 신호를 45도 지연시켜 제5 노드(435)로 출력한다. 제1 지연 유닛(421)은 제3 노드(433)의 신호를 45도 지연시켜 제6 노드(436)로 출력한다. 제2 지연 유닛(422)은 제5 노드(435)의 신호를 45도 지연시켜 제7 노드(437)로 출력한다. 제2 지연 유닛(422)은 제6 노드(436)의 신호를 45도 지연시켜 제8 노드(438)로 출력한다. 제3 지연 유닛(423)은 제7 노드(437)의 신호를 45도 지연시켜 제9 노드(439)로 출력한다. 제3 지연 유닛(423)은 제8 노드(438)의 신호를 45도 지연시켜 제10 노드(440)로 출력한다. 제4 지연 유닛(424)은 제9 노드(439)의 신호를 45도 지연시켜 제3 노드(433)로 출력한다. 제4 지연 유닛(424)은 제10 노드(440)의 신호를 45도 지연시켜 제4 노드(434)로 출력한다. 제1 출력 클럭 신호(OCI)는 제5 노드(435)에서 출력될 수 있다. 제2 출력 클럭 신호(OCQ)는 제10 노드(440)에서 출력될 수 있다. 제3 출력 클럭 신호(/OCI)는 제6 노드(436)에서 출력될 수 있다. 제4 출력 클럭 신호(/OCQ)는 제9 노드(439)에서 출력될 수 있다.The first delay unit 421 delays the signal of the fourth node 434 by 45 degrees and outputs it to the fifth node 435. The first delay unit 421 delays the signal of the third node 433 by 45 degrees and outputs it to the sixth node 436. The second delay unit 422 delays the signal of the fifth node 435 by 45 degrees and outputs it to the seventh node 437. The second delay unit 422 delays the signal of the sixth node 436 by 45 degrees and outputs it to the eighth node 438. The third delay unit 423 delays the signal of the seventh node 437 by 45 degrees and outputs it to the ninth node 439. The third delay unit 423 delays the signal of the eighth node 438 by 45 degrees and outputs it to the tenth node 440. The fourth delay unit 424 delays the signal of the ninth node 439 by 45 degrees and outputs it to the third node 433. [ The fourth delay unit 424 delays the signal of the tenth node 440 by 45 degrees and outputs it to the fourth node 434. [ The first output clock signal OCI may be output at the fifth node 435. The second output clock signal OCQ may be output at the tenth node 440. The third output clock signal (/ OCI) may be output at the sixth node 436. The fourth output clock signal / OCQ may be output at the ninth node 439. [

전류원(415)에서 생성하는 전류의 크기가 클수록 지연 루프(420)의 제3 노드(433) 및 제4 노드(434)에 상기 제1 및 제2 전류 신호가 강하게 삽입되고, 지연 루프(420)는 보다 높은 JTB를 갖게 되어, 제1 주입 클럭 신호(CINJ0) 및 제3 주입 클럭 신호(/CINJ0)의 지터를 제1 내지 제4 출력 클럭 신호들(OCI, OCQ, /OCI, /OCQ)에 정확히 반영할 수 있다. 전류원(416)에서 생성하는 전류의 크기가 클수록 지연 루프(420)의 제7 노드(437) 및 제8 노드(438)에 상기 제3 및 제4 전류 신호가 강하게 삽입되고, 지연 루프(420)는 보다 높은 JTB를 갖게 되어, 제2 주입 클럭 신호(CINJ90) 및 제4 주입 클럭 신호(/CINJ90)의 지터를 제1 내지 제4 출력 클럭 신호들(OCI, OCQ, /OCI, /OCQ)에 정확히 반영할 수 있다.The first and second current signals are strongly inserted into the third node 433 and the fourth node 434 of the delay loop 420 as the magnitude of the current generated by the current source 415 increases, The jitter of the first injection clock signal CINJ0 and the third injection clock signal / CINJ0 is set to the first to fourth output clock signals OCI, OCQ, / OCI, / OCQ Can accurately reflect. The third and fourth current signals are strongly inserted into the seventh node 437 and the eighth node 438 of the delay loop 420 as the magnitude of the current generated by the current source 416 increases, The jitter of the second injection clock signal CINJ90 and the fourth injection clock signal / CINJ90 is set to the first to fourth output clock signals OCI, OCQ, / OCI, / OCQ Can accurately reflect.

주입 고정 발진기(400)는 지연 루프(420)에 포함되는 복수의 지연기들(421, 422, 423, 424)에 공통적으로 인가되는 조절 전압(VCTRL)에 따라 발진 주파수(Running frequency)를 조절할 수 있다. 제1 내지 제4 출력 클럭 신호들(OCI, OCQ, /OCI, /OCQ)의 위상은 제1 내지 제4 주입 클럭 신호들(CINJ0, CINJ90, /CINJ0, /CINJ90)의 주파수와 상기 발진 주파수의 차이에 상응할 수 있다. 다시 말하면, 제1 내지 제4 주입 클럭 신호들(CINJ0, CINJ90, /CINJ0, /CINJ90)의 주파수와 조절 전압(VCTRL)에 의해 제어되는 상기 발진 주파수의 차이가 커질수록 제1 내지 제4 출력 클럭 신호들(OCI, OCQ, /OCI, /OCQ)의 위상 변화는 커질 수 있다.The fixed injection oscillator 400 can adjust the oscillation frequency according to the control voltage VCTRL commonly applied to the plurality of delay units 421, 422, 423, and 424 included in the delay loop 420 have. The phases of the first to fourth output clock signals OCI, OCQ, / OCI and / OCQ are determined by the frequency of the first to fourth input clock signals CINJ0, CINJ90, / CINJ0, / CINJ90, It can correspond to the difference. In other words, as the difference between the frequency of the first to fourth injection clock signals CINJ0, CINJ90, / CINJ0, / CINJ90 and the oscillation frequency controlled by the adjustment voltage VCTRL becomes larger, the first to fourth output clocks The phase change of the signals (OCI, OCQ, / OCI, / OCQ) can be large.

도 8은 도 7의 주입 고정 발진기의 위상 이동 현상을 나타내는 타이밍도이다.8 is a timing chart showing a phase shift phenomenon of the injection locked oscillator of FIG.

도 8을 참조하면, 주입 고정 발진기(400)에 듀티 사이클이 50%가 아닌 제1 내지 제4 주입 클럭 신호들(CINJ0, CINJ90, /CINJ0, /CINJ90)을 삽입하면 50%의 듀티 사이클을 가지고 위상이 변화된 제1 내지 제4 출력 클럭 신호들(OCI, OCQ, /OCI, /OCQ)을 출력한다.Referring to FIG. 8, when the first to fourth injection clock signals CINJ0, CINJ90, / CINJ0, and / CINJ90 having a duty cycle of 50% are inserted into the injection locked oscillator 400, the duty cycle is 50% And outputs first through fourth output clock signals OCI, OCQ, / OCI, / OCQ whose phases are changed.

주입 고정 발진기(400)는 제1 주입 클럭 신호(CINJ0a)의 듀티 사이클이 50%인 경우, 제1 주입 클럭 신호(CINJ0a)와 주파수 및 위상이 동일한 신호를 제1 출력 클럭 신호(OCIa)로서 출력한다. 주입 고정 발진기(400)는 제1 주입 클럭 신호(CINJ0b)의 듀티 사이클이 25%인 경우, 제1 출력 클럭 신호(OCIb)의 위상을 제1 주입 클럭 신호(CINJ0a)의 듀티 사이클이 50%인 경우의 출력 클럭 신호(OCIa)의 위상보다 45도 빠르게 할 수 있다. 주입 고정 발진기(400)는 제1 주입 클럭 신호(CINJ0c)의 듀티 사이클이 75%인 경우, 제1 출력 클럭 신호(OCIc)의 위상을 제1 주입 클럭 신호(CINJ0a)의 듀티 사이클이 50%인 경우의 출력 클럭 신호(OCIa)의 위상보다 45도 느리게 할 수 있다.The injection locked oscillator 400 outputs a signal having the same frequency and phase as the first injection clock signal CINJ0a as the first output clock signal OCIa when the duty cycle of the first injection clock signal CINJ0a is 50% do. The injection locked oscillator 400 may shift the phase of the first output clock signal OCIb to the duty cycle of the first injection clock signal CINJ0a by 50% when the duty cycle of the first injection clock signal CINJ0b is 25% The phase of the output clock signal OCIa in the case of FIG. The injection locked oscillator 400 may shift the phase of the first output clock signal OCIc by 50% to the duty cycle of the first injection clock signal CINJ0a when the duty cycle of the first injection clock signal CINJ0c is 75% The phase of the output clock signal OCIa in the case of FIG.

제2 내지 제4 주입 클럭 신호들(CINJ90, /CINJ0, /CINJ90) 및 제2 내지 제4 출력 클럭 신호들(OCQ, /OCI, /OCQ)은 위 설명에 기초하여 이해할 수 있으므로 설명을 생략한다.The second to fourth input clock signals CINJ90, / CINJ0, and / CINJ90 and the second to fourth output clock signals OCQ, / OCI, / OCQ are understood based on the above description, .

도 9는 도 1의 클럭 신호 처리기의 출력 클럭 신호들의 위상을 나타내는 도면이다.Figure 9 is a diagram illustrating the phases of the output clock signals of the clock signal processor of Figure 1;

도 9(a)는 듀티 사이클 조절 신호(DSEL)가 논리값 0을 가지는 경우, 출력 클럭 신호들(OCI, OCQ, /OCI, /OCQ)의 위상을 나타내는 도면이다. 제1 출력 클럭 신호(OCI)는 기본적으로 0도의 위상을 가지고, 조절 신호(VCTRL)의 크기에 따라 세부적으로 22.5도에서 +22.5도의 위상을 가질 수 있다. 제2 출력 클럭 신호(OCQ)는 기본적으로 +90도의 위상을 가지고, 조절 신호(VCTRL)의 크기에 따라 세부적으로 +67.5도에서 +112.5도의 위상을 가질 수 있다. 제3 및 제4 출력 클럭 신호들(/OCI, /OCQ)의 위상은 위 설명에 기초하여 이해할 수 있으므로 설명을 생략한다.9A is a diagram showing the phases of the output clock signals OCI, OCQ, / OCI, / OCQ when the duty cycle adjustment signal DSEL has a logic value of 0. FIG. The first output clock signal OCI has a phase of 0 degrees basically and can have a phase of + 22.5 degrees from 22.5 degrees in detail according to the magnitude of the adjustment signal VCTRL. The second output clock signal OCQ basically has a phase of +90 degrees and can have a phase of +67.5 degrees to +112.5 degrees in detail according to the magnitude of the adjustment signal VCTRL. Since the phases of the third and fourth output clock signals (/ OCI, / OCQ) can be understood based on the above description, description thereof will be omitted.

도 9(b)는 듀티 사이클 조절 신호(DSEL)가 논리값 1을 가지는 경우 출력 신호들(OCI, OCQ, /OCI, /OCQ)의 위상을 나타내는 도면이다. 제1 출력 클럭 신호(OCI)는 기본적으로 45도의 위상을 가지고, 조절 신호(VCTRL)의 크기에 따라 세부적으로 +22.5도에서 +67.5도의 위상을 가질 수 있다. 제2 출력 클럭 신호(OCQ)는 기본적으로 +135도의 위상을 가지고, 조절 신호(VCTRL)의 크기에 따라 세부적으로 +112.5도에서 +157.5도의 위상을 가질 수 있다. 제3 및 제4 출력 클럭 신호들(/OCI, /OCQ)의 위상은 위 설명에 기초하여 이해할 수 있으므로 설명을 생략한다.9B is a diagram showing the phases of the output signals OCI, OCQ, / OCI and / OCQ when the duty cycle adjusting signal DSEL has the logical value 1. In FIG. The first output clock signal OCI has a phase of 45 degrees basically and can have a phase of +67.5 degrees from +22.5 degrees, depending on the magnitude of the adjustment signal VCTRL. The second output clock signal OCQ basically has a phase of +135 degrees and can have a phase of +1.5.5 degrees to +157.5 degrees according to the magnitude of the adjustment signal VCTRL. Since the phases of the third and fourth output clock signals (/ OCI, / OCQ) can be understood based on the above description, description thereof will be omitted.

도 10은 도 1의 클럭 신호 처리기의 출력 클럭 신호들의 위상과 JTB(Jitter tracking bandwidth)의 관계를 나타내는 도면이다.FIG. 10 is a diagram showing the relationship between the phase of the output clock signals of the clock signal processor of FIG. 1 and the jitter tracking bandwidth (JTB).

도 10을 참조하면, 통상의 주입 고정 발진기를 사용하는 클럭 신호 처리기의 JTB는 가는 실선으로 표시되고, 본 발명의 실시예에 따른 클럭 신호 처리기(100)의 JTB는 굵은 실선으로 표시된다. Referring to FIG. 10, JTB of a clock signal processor using a conventional injection fixed oscillator is indicated by a thin solid line, and JTB of a clock signal processor 100 according to an embodiment of the present invention is indicated by a bold solid line.

통상의 주입 고정 발진기의 JTB는 출력 클럭 신호들의 위상이 0도에서 멀어질수록 JTB의 값이 떨어져서, 출력 클럭 신호들의 위상이 90도 또는 -90도를 가지는 경우 JTB는 0에 근접한 값을 가지므로, 출력 클럭 신호들이 입력 클럭 신호의 지터를 따라가지 못하는 문제점이 있다.JTB of a conventional injection locked oscillator has a value of JTB as the phase of the output clock signals is shifted away from 0 degree, so that when the phases of the output clock signals are 90 degrees or -90 degrees, JTB has a value close to 0 , The output clock signals can not follow the jitter of the input clock signal.

주입 고정 발진기(400)는 출력 클럭 신호들(OCI, OCQ, /OCI, /OCQ)이 -22.5도에서 +22.5도의 위상을 가지는 경우, 듀티 사이클 조절 신호(DSEL)를 논리값 0으로 설정하고, 조절 신호(VCTRL)를 조절하여 제1 출력 클럭 신호(OCI)를 정위상의 출력 클럭 신호로서 출력한다. 주입 고정 발진기(400)는 출력 클럭 신호들(OCI, OCQ, /OCI, /OCQ)이 +22.5도에서 +67.5도의 위상을 가지는 경우, 듀티 사이클 조절 신호(DSEL)를 논리값 1로 설정하고, 조절 신호(VCTRL)를 조절하여 제1 출력 클럭 신호(OCI)를 정위상의 출력 클럭 신호로서 출력한다. 주입 고정 발진기(400)는 출력 클럭 신호들(OCI, OCQ, /OCI, /OCQ)이 +67.5도에서 +90도의 위상을 가지는 경우, 듀티 사이클 조절 신호(DSEL)를 논리값 0으로 설정하고, 조절 신호(VCTRL)를 조절하여 제2 출력 클럭 신호(OCQ)를 정위상의 출력 클럭 신호로서 출력한다. 주입 고정 발진기(400)는 출력 클럭 신호들(OCI, OCQ, /OCI, /OCQ)이 -67.5도에서 -22.5도의 위상을 가지는 경우, 듀티 사이클 조절 신호(DSEL)를 논리값 1로 설정하고, 조절 신호(VCTRL)를 조절하여 제4 출력 클럭 신호(/OCQ)를 정위상의 출력 클럭 신호로서 출력한다. 주입 고정 발진기(400)는 출력 클럭 신호들(OCI, OCQ, /OCI, /OCQ)이 -90도에서 -67.5도의 위상을 가지는 경우, 듀티 사이클 조절 신호(DSEL)를 논리값 0으로 설정하고, 조절 신호(VCTRL)를 조절하여 제4 출력 클럭 신호(/OCQ)를 정위상의 출력 클럭 신호로서 출력한다.The injection locked oscillator 400 sets the duty cycle adjustment signal DSEL to a logic value 0 when the output clock signals OCI, OCQ, / OCI, / OCQ have phases of -22.5 degrees to +22.5 degrees, And adjusts the adjustment signal VCTRL to output the first output clock signal OCI as a positive phase output clock signal. The injection locked oscillator 400 sets the duty cycle adjustment signal DSEL to a logical value 1 when the output clock signals OCI, OCQ, / OCI, / OCQ have phases of +22.5 degrees to +67.5 degrees, And adjusts the adjustment signal VCTRL to output the first output clock signal OCI as a positive phase output clock signal. The injection locked oscillator 400 sets the duty cycle adjustment signal DSEL to a logic value 0 when the output clock signals OCI, OCQ, / OCI, / OCQ have phases of +67.5 degrees to +90 degrees, And adjusts the adjusting signal VCTRL to output the second output clock signal OCQ as a positive phase output clock signal. The injection locked oscillator 400 sets the duty cycle adjustment signal DSEL to a logical value 1 when the output clock signals OCI, OCQ, / OCI, / OCQ have phases of -67.5 degrees to -22.5 degrees, And adjusts the adjustment signal VCTRL to output the fourth output clock signal / OCQ as a positive phase output clock signal. The injection locked oscillator 400 sets the duty cycle adjustment signal DSEL to a logic value 0 when the output clock signals OCI, OCQ, / OCI, / OCQ have phases of -90 degrees to -67.5 degrees, And adjusts the adjustment signal VCTRL to output the fourth output clock signal / OCQ as a positive phase output clock signal.

도 10은 본 발명의 실시예에 따른 클럭 신호 처리기(100)의 JTB 변화율이 통상의 주입 고정 발진기를 포함하는 클럭 신호 처리기의 JTB 변화율보다 작은 것을 도시하고 있다. 도 10은 클럭 신호 처리기(100)의 JTB 평균 값이 통상의 주입 고정 발진기를 포함하는 클럭 신호 처리기의 JTB 평균 값보다 큰 것을 도시하고 있다. 도 10에 도시되지 않은 출력 클럭 신호들(OCI, OCQ, /OCI, /OCQ)의 위상에 대한 JTB는 위 설명에 기초하여 이해할 수 있으므로 설명을 생략한다.10 shows that the JTB rate of change of the clock signal processor 100 according to the embodiment of the present invention is smaller than the JTB rate of change of the clock signal processor including a conventional injection fixed oscillator. 10 shows that the JTB average value of the clock signal processor 100 is larger than the JTB average value of the clock signal processor including a conventional injection fixed oscillator. Since the JTB for the phases of the output clock signals (OCI, OCQ, / OCI, / OCQ) not shown in FIG. 10 can be understood based on the above description, description thereof will be omitted.

도 11은 본 발명의 일 실시예에 따른 수신기를 나타내는 블록도이다.11 is a block diagram illustrating a receiver in accordance with an embodiment of the present invention.

도 11을 참조하면, 수신기(600)는 위상 이동 클럭 신호 생성기(PSCG; 200), 듀티 사이클 조절기(DCA; 300), 주입 고정 발진기(ILO; 400), 이퀄라이저(EQ; 700) 및 샘플러(800)를 포함한다. 위상 이동 클럭 신호 생성기(200)는 입력 클럭 신호(IC)에 기초하여 위상 이동 클럭 신호(PC)를 생성한다. 듀티 사이클 조절기(DCA)는 듀티 사이클 조절 신호(DSEL)에 기초하여 위상 이동 클럭 신호(PC)의 듀티 사이클(Duty cycle)을 조절하여 주입 클럭 신호(INJC)를 생성한다. 주입 고정 발진기(400)는 주입 클럭 신호(INJC)를 입력받아 발진시켜 출력 클럭 신호(OC)를 생성한다. 이퀄라이저(700)는 제1 데이터 신호(DTA1)의 고주파 성분을 증폭하여 제2 데이터 신호(DTA2)를 생성한다. 샘플러(800)는 출력 클럭 신호(OC)에 응답하여 제2 데이터 신호(DTA2)를 샘플링하여 샘플링된 데이터 신호(SD)를 생성한다.11, a receiver 600 includes a phase shift clock signal generator (PSCG) 200, a duty cycle adjuster (DCA) 300, an injection locked oscillator (ILO) 400, an equalizer (EQ) ). Phase shifted clock signal generator 200 generates a phase shifted clock signal PC based on an input clock signal IC. The duty cycle adjuster DCA adjusts the duty cycle of the phase shift clock signal PC based on the duty cycle adjustment signal DSEL to generate the injection clock signal INJC. The injection locked oscillator 400 receives and oscillates the injection clock signal INJC to generate an output clock signal OC. The equalizer 700 amplifies the high frequency component of the first data signal DTA1 to generate the second data signal DTA2. The sampler 800 samples the second data signal DTA2 in response to the output clock signal OC to generate a sampled data signal SD.

위상 이동 클럭 신호 생성기(200)에 대하여 도 2를 참조하여 전술하고, 듀티 사이클 조절기(300)에 대하여 도 3 내지 6b를 참조하여 전술하고, 주입 고정 발진기(400)에 대하여 도 7 내지 10을 참조하여 전술하였다.The phase shifted clock signal generator 200 is described above with reference to FIG. 2 and described above with reference to FIGS. 3 to 6B for the duty cycle adjuster 300 and FIGS. 7 to 10 for the implanted oscillator 400 Described above.

도 12는 도 12의 수신기에 포함되는 샘플러를 나타내는 블록도이다.12 is a block diagram illustrating a sampler included in the receiver of FIG.

도 12를 참조하면, 출력 클럭 신호(OC)는 제1 출력 클럭 신호(OCI), 제1 출력 클럭 신호(OCI)보다 위상이 90도 느린 제2 출력 클럭 신호(OCQ), 제1 출력 클럭 신호(OCI)와 반대 위상을 가지는 제3 출력 클럭 신호(/OCI) 및 제1 출력 클럭 신호(OCI)보다 위상이 90도 빠른 제4 출력 클럭 신호(/OCQ)를 포함할 수 있다. 샘플링된 데이터 신호(SD)는 제1 샘플링된 데이터 신호(SD1), 제2 샘플링된 데이터 신호(SD2), 제3 샘플링된 데이터 신호(SD3) 및 제4 샘플링된 데이터 신호(SD4)를 포함할 수 있다.12, the output clock signal OC includes a first output clock signal OCI, a second output clock signal OCQ that is 90 degrees slower than the first output clock signal OCI, A third output clock signal / OCI having a phase opposite to the first output clock signal OCI and a fourth output clock signal / OCQ having a phase 90 degrees higher than the first output clock signal OCI. The sampled data signal SD includes a first sampled data signal SD1, a second sampled data signal SD2, a third sampled data signal SD3 and a fourth sampled data signal SD4 .

샘플러(800)는 제1 내지 제4 레지스터들(810, 820, 830, 840)을 포함할 수 있다. 제1 레지스터(810)는 제1 출력 클럭 신호(OCI)에 응답하여 제2 데이터 신호(DTA2)를 제1 샘플링된 데이터 신호(SD1)로서 저장 및 출력할 수 있다. 제2 레지스터(820)는 제2 출력 클럭 신호(OCQ)에 응답하여 제2 데이터 신호(DTA2)를 제2 샘플링된 데이터 신호(SD2)로서 저장 및 출력할 수 있다. 제3 레지스터(830)는 제3 출력 클럭 신호(/OCI)에 응답하여 제2 데이터 신호(DTA2)를 제3 샘플링된 데이터 신호(SD3)로서 저장 및 출력할 수 있다. 제4 레지스터(840)는 제4 출력 클럭 신호(/OCQ)에 응답하여 제2 데이터 신호(DTA2)를 제4 샘플링된 데이터 신호(SD4)로서 저장 및 출력할 수 있다.The sampler 800 may include first through fourth registers 810, 820, 830, 840. The first register 810 may store and output the second data signal DTA2 as the first sampled data signal SD1 in response to the first output clock signal OCI. The second register 820 may store and output the second data signal DTA2 as the second sampled data signal SD2 in response to the second output clock signal OCQ. The third register 830 may store and output the second data signal DTA2 as the third sampled data signal SD3 in response to the third output clock signal / OCI. The fourth register 840 may store and output the second data signal DTA2 as the fourth sampled data signal SD4 in response to the fourth output clock signal / OCQ.

도 13은 본 발명의 일 실시예에 따른 송/수신 시스템을 나타내는 블록도이다.13 is a block diagram illustrating a transmitting / receiving system according to an embodiment of the present invention.

도 13을 참조하면, 송/수신 시스템(900)은 데이터 신호 송신기(911, 912), 클럭 신호 송신기(914), 데이터 신호 전송 채널(951, 952), 클럭 신호 전송 채널(961) 및 수신기(921, 922)를 포함한다. 수신기(921, 922)는 위상 이동 클럭 신호 생성기, 듀티 사이클 조절기, 주입 고정 발진기, 이퀄라이저 및 샘플러를 포함한다. 데이터 신호 송신기(911, 912)는 위상 고정 루프(Phase-locked loop; 914)의 출력 신호(915)에 기초하여 제1 데이터 신호(930)를 동기화하여 제2 데이터 신호를 생성한다. 클럭 신호 송신기(914)는 위상 고정 루프(914)의 출력 신호(915)에 기초하여 제1 클럭 신호(940)를 동기화하여 제2 클럭 신호를 생성한다. 데이터 신호 전송 채널(951, 952)은 일 말단으로 상기 제2 데이터 신호를 입력 받아 타 말단으로 제3 데이터 신호를 출력한다. 클럭 신호 전송 채널(961)은 일 말단으로 상기 제2 클럭 신호를 입력 받아 타 말단으로 제3 클럭 신호를 출력한다. 상기 위상 이동 클럭 신호 생성기는 상기 제3 클럭 신호에 기초하여 위상 이동 클럭 신호를 생성한다. 상기 듀티 사이클 조절기는 듀티 사이클 조절 신호에 기초하여 상기 위상 이동 클럭 신호의 듀티 사이클(Duty cycle)을 조절하여 주입 클럭 신호를 생성한다. 상기 주입 고정 발진기는 상기 주입 클럭 신호를 입력받아 발진시켜 출력 클럭 신호를 생성한다. 상기 이퀄라이저는 상기 제3 데이터 신호의 주파수 특성을 조절하여 제4 데이터 신호를 생성한다. 상기 샘플러는 상기 출력 클럭 신호에 응답하여 상기 제4 데이터 신호를 샘플링하여 샘플링된 데이터 신호(970)를 생성한다. 수신기(921, 922)에 대하여 도 12를 참조하여 전술하였다.13, the transmission / reception system 900 includes a data signal transmitter 911, 912, a clock signal transmitter 914, a data signal transmission channel 951, 952, a clock signal transmission channel 961, 921, 922). Receivers 921 and 922 include phase shifted clock signal generators, duty cycle adjusters, injection locked oscillators, equalizers, and samplers. The data signal transmitters 911 and 912 synchronize the first data signal 930 based on the output signal 915 of the phase-locked loop 914 to generate a second data signal. The clock signal transmitter 914 synchronizes the first clock signal 940 based on the output signal 915 of the phase locked loop 914 to generate a second clock signal. The data signal transmission channels 951 and 952 receive the second data signal at one end and output the third data signal at the other end. The clock signal transmission channel 961 receives the second clock signal at one end and outputs a third clock signal at the other end. The phase shifted clock signal generator generates a phase shifted clock signal based on the third clock signal. The duty cycle adjuster adjusts a duty cycle of the phase shift clock signal based on a duty cycle adjustment signal to generate an injection clock signal. The injection locked oscillator receives the injection clock signal and generates an output clock signal. The equalizer adjusts a frequency characteristic of the third data signal to generate a fourth data signal. The sampler samples the fourth data signal in response to the output clock signal to generate a sampled data signal 970. The receivers 921 and 922 have been described above with reference to Fig.

본 발명은 데이터 신호와 클럭 신호를 채널을 통해 전송하는 모든 송/수신 시스템에 사용될 수 있다. 더욱 자세하게는, 본 발명은 프로세서(CPU)-메모리 간, 그래픽 프로세서(GPU)-메모리 간, 프로세서(CPU)-주변장치(Peripheral devices) 간 및 프로세서(CPU)-프로세서(CPU) 간의 신호 송/수신 시스템에 사용될 수 있다. 또한, 본 발명은 하이퍼 트랜스포트(Hyper transport) 송/수신 시스템, DDR(Double Data Rate) 송/수신 시스템 및 QPI(Quick Path Interface) 송/수신 시스템에 사용될 수 있다.The present invention can be used in all transmission / reception systems for transmitting data signals and clock signals through a channel. More specifically, the present invention relates to a method and apparatus for transmitting / receiving signals between a processor (CPU) -memory, a graphics processor (GPU) -memory, a processor (CPU) -peripheral devices, and a processor (CPU) Receiving system. In addition, the present invention can be used in a Hyper Transport transmission / reception system, a DDR (Double Data Rate) transmission / reception system, and a QPI (Quick Path Interface) transmission / reception system.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the preferred embodiments of the present invention have been disclosed for illustrative purposes, those skilled in the art will appreciate that various modifications, additions and substitutions are possible, without departing from the scope and spirit of the invention as disclosed in the accompanying claims. It will be understood that the invention may be modified and varied without departing from the scope of the invention.

Claims

A phase shifted clock signal generator for generating a phase shifted clock signal based on an input clock signal;
A duty cycle adjuster for adjusting a duty cycle of the phase-shifted clock signal based on a duty cycle adjustment signal to generate an injection clock signal; And
And an injection-locked oscillator that receives and oscillates the injected clock signal to generate an output clock signal,
Wherein the phase shifted clock signal comprises a clock signal of a positive phase and a clock signal of a quadrature phase that is 90 degrees slower than the positive phase clock signal,
Wherein the injection clock signal comprises a first injection clock signal, a second injection clock signal having a phase that is 90 degrees slower than the first injection clock signal, a third injection clock signal having a logic value complementary to the first injection clock signal, And a fourth injection clock signal having a logic value complementary to the second injection clock signal,
Wherein the output clock signal comprises a first output clock signal, a second output clock signal having a phase that is 90 degrees slower than the first output clock signal, a third output clock signal having a phase opposite to the first output clock signal, And a fourth output clock signal whose phase is 90 degrees faster than the clock signal.

The method according to claim 1,
Wherein the injection locked oscillator shifts the phase of the output clock signal in response to a duty cycle and an adjustment voltage of the injected clock signal.

delete

The method according to claim 1,
Wherein the duty cycle adjuster comprises:
Generating the first to fourth injection clock signals having a duty cycle of 50% when the duty cycle adjusting signal has a logic value of 0,
The first and second injection clock signals having a duty cycle of 75% and the third and fourth injection clock signals having a duty cycle of 25% when the duty cycle adjustment signal has a logic value of 1 Wherein the clock signal processor is a clock signal processor.

The method according to claim 1,
Wherein the duty cycle adjuster comprises:
A first duty cycle adjustment unit receiving the clock signal of the positive phase and the clock signal of the quadrature phase to output the first and third injection clock signals; And
And a second duty cycle adjustment unit for receiving the clock signal of the positive phase and the clock signal of the quadrature phase to output the second and fourth injection clock signals.

6. The method of claim 5,
Wherein the first duty cycle adjustment unit comprises:
A multiplexer for outputting the quadrature-phase clock signal inverted based on the duty cycle adjustment signal and the logic value 0 as a first signal;
An inverter for inverting the positive phase clock signal to generate a second signal; And
(NOR) operation of the first signal and the second signals to thereby generate the first injection clock signal and the second injection clock signal by performing an OR operation on the first signal and the second signals to generate the first injection clock signal, And an operator to generate the clock signal.

The apparatus of claim 1, wherein the injection locked oscillator comprises:
Wherein when the duty cycle of the first and second injection clock signals is 25%, the phase of the output clock signal is less than the phase of the output clock signal when the duty cycle of the first and second injection clock signals is 50% 45 degrees faster,
Wherein when the duty cycle of the first and second injection clock signals is 75%, the phase of the output clock signal is less than the phase of the output clock signal when the duty cycle of the first and second injection clock signals is 50% Lt; RTI ID = 0.0 > 45. &Lt; / RTI >

The apparatus of claim 1, wherein the injection locked oscillator comprises:
A current controller for generating first to fourth current signals corresponding to the first to fourth injection clock signals; And
And a delay loop for generating the first to fourth output clock signals based on the first to fourth current signals.

9. The method of claim 8,
Wherein the injection locked oscillator adjusts a running frequency according to an adjustment voltage commonly applied to a plurality of delay units included in the delay loop.

10. The method of claim 9,
Wherein the phases of the first through fourth output clock signals correspond to the difference between the frequencies of the first through fourth input clock signals and the oscillation frequency.

The method according to claim 1,
Wherein the phase shifted clock signal generator is a phase-locked loop, a delay-locked loop, or an injection locked oscillator.

A phase shifted clock signal generator for generating a phase shifted clock signal based on an input clock signal;
A duty cycle adjuster for adjusting a duty cycle of the phase-shifted clock signal based on a duty cycle adjustment signal to generate an injection clock signal;
An injection-locked oscillator that receives and oscillates the injected clock signal to generate an output clock signal;
An equalizer for amplifying a high frequency component of the first data signal to generate a second data signal; And
And a sampler for sampling the second data signal in response to the output clock signal to generate a sampled data signal,
Wherein the output clock signal comprises a first output clock signal, a second output clock signal having a phase that is 90 degrees slower than the first output clock signal, a third output clock signal having a phase opposite to the first output clock signal, A fourth output clock signal whose phase is 90 degrees faster than the clock signal,
Wherein the sampled data signal comprises a first sampled data signal, a second sampled data signal, a third sampled data signal and a fourth sampled data signal.

delete

13. The apparatus of claim 12,
A first register responsive to the first output clock signal for storing and outputting the second data signal as the first sampled data signal;
A second register responsive to the second output clock signal for storing and outputting the second data signal as the second sampled data signal;
A third register responsive to the third output clock signal for storing and outputting the second data signal as the third sampled data signal; And
And a fourth register responsive to the fourth output clock signal for storing and outputting the second data signal as the fourth sampled data signal.

delete