KR101621855B1 - Charge pump and phase locked loop - Google Patents
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Abstract
본 발명은 전하 펌프 및 위상 동기 루프에 관한 것으로, 본 발명의 실시 예에 따른 전하 펌프는, 제1 게이트에 풀업(pull-up) 신호가 인가되는 제1 스위칭 트랜지스터; 제2 게이트에 풀다운(pull-down) 신호가 인가되는 제2 스위칭 트랜지스터; 제1 전류 미러를 통해 제1 스위칭 트랜지스터에 풀업 전류를 형성하는 제1 전류 소스 트랜지스터; 및 제2 전류 미러를 통해 제2 스위칭 트랜지스터에 풀다운 전류를 형성하는 제2 전류 소스 트랜지스터를 포함하고, 제1 전류 소스 트랜지스터 및 제2 전류 소스 트랜지스터의 바디(body)에, 제1 스위칭 트랜지스터와 제2 스위칭 트랜지스터의 드레인 또는 소스 사이에 형성되는 제어 전압이 인가된다.The present invention relates to a charge pump and a phase-locked loop, and a charge pump according to an embodiment of the present invention includes a first switching transistor to which a pull-up signal is applied to a first gate; A second switching transistor to which a pull-down signal is applied to a second gate; A first current source transistor forming a pull-up current in the first switching transistor through the first current mirror; And a second current source transistor that forms a pull-down current in the second switching transistor through the second current mirror, wherein the body of the first current source transistor and the second current source transistor includes a first switching transistor 2 < / RTI > switching transistor is applied.
Description
본 발명은 전하 펌프(charge pump) 및 위상 동기 루프(phase locked loop)에 관한 것이다. 본 발명은 교육과학기술부 한국연구재단의 TSV구조의 열 발산 문제 해결에 최적화된 30% 이상의 전력 감소를 하는 전력 관리 모듈 개발 과제(과제번호 2012-8-0488)의 일환으로 수행한 연구로부터 도출된 것이다.The present invention relates to a charge pump and a phase locked loop. The present invention is based on the research carried out as part of the development task of the power management module (task number 2012-8-0488) which is optimized to solve the heat dissipation problem of the TSV structure by the Korea Science and Engineering Foundation will be.
위상 동기 루프(phase locked loop)는 부궤환(negative feedback) 회로에 의해 기준 신호의 주파수와 동일하거나 체배된 주파수의 안정된 발진 출력을 얻는 회로이다. 위상 동기 루프는 위상 주파수 검출기(phase frequency detector)를 통해 기준 주파수와 발진 주파수를 비교하고, 전하 펌프(charge pump)를 통해 루프 필터(loop filter)에 전류를 공급하여, 전압 제어 발진기(voltage controlled oscillator)의 출력 주파수를 고정시킨다. 전하 펌프는 위상 주파수 검출기로부터 제공되는 풀업 신호 또는 풀다운 신호에 따라 동작하며, 전압 제어 발진기의 입력 전압을 조절하는 중요한 역할을 한다.A phase locked loop is a circuit that obtains a stable oscillation output of a frequency equal to or multiplied by the frequency of the reference signal by a negative feedback circuit. The phase locked loop compares the reference frequency with the oscillation frequency through a phase frequency detector and supplies a current to the loop filter through a charge pump to generate a voltage controlled oscillator ) Is fixed. The charge pump operates according to the pull-up or pull-down signal provided by the phase frequency detector and plays an important role in regulating the input voltage of the voltage-controlled oscillator.
전하 펌프 내에서 풀업 전류와 풀다운 전류 간에 전류 미스매치(current mismatch)가 발생하는 경우, 정적 오차(static error)를 갖는 상태로 주파수 고정(lock)이 이루어질 수 있다. 이로 인해, 클록 스큐(clock skew)가 발생하고, 제어 전압에 리플(ripple)이 생기며, 큰 레퍼런스 스퍼(reference spur)가 발생하는 문제점이 초래될 수 있다.When a current mismatch occurs between the pull-up current and the pull-down current in the charge pump, a frequency lock may be made with a static error. As a result, clock skew occurs, ripple occurs in the control voltage, and a large reference spur occurs.
위상 잡음(phase noise)을 줄이기 위해서는 최적의 밴드폭(optimum bandwidth)을 정확하게 결정할 필요가 있다. 전하 펌프에서 매칭 전류의 변동은 최적의 밴드폭을 결정하는데 있어 방해 요인이 되고 있다. 루프 필터의 R 값과 C 값을 정할 때 쓰인 매칭 전류 값이 실제의 전류 값과 다를 경우 최적의 밴드폭에서 벗어나게 되고, 이로 인해 위상 동기 루프의 성능이 저하될 수 있다.In order to reduce the phase noise, it is necessary to accurately determine the optimum bandwidth. The variation of the matching current in the charge pump is an obstacle in determining the optimum bandwidth. If the matching current value used to determine the R value and the C value of the loop filter is different from the actual current value, it deviates from the optimum bandwidth, which may degrade the performance of the phase-locked loop.
분수 분주형(fractional-N)의 위상 동기 루프에서, 위상 주파수 검출기와 전하 펌프의 선형성(linearity)이 중요한 파라미터로 작용한다. 분수 분주형 위상 동기 루프에서, 전하 펌프에서 출력되는 제어 전압의 변동은 정수 분주형 위상 동기 루프에 비해 크며, 제어 전압의 변화가 커질수록 비선형성 구간에 의해 많은 영향을 받게 된다. 이에 따라 위상 주파수 검출기와 전하 펌프의 비선형성에 의하여 위상 잡음이 심해진다. 상기한 이유들 때문에, 풀업 전류와 풀다운 전류가 일정한 매칭 전류를 갖도록 전하 펌프를 설계할 필요가 있다.In a fractional-N phase-locked loop, the linearity of the phase frequency detector and charge pump serves as an important parameter. In the fractional frequency-locked loop, the variation of the control voltage output from the charge pump is larger than that of the integer frequency-divided phase-locked loop, and the greater the variation of the control voltage, the more affected by the nonlinearity period. As a result, the phase noise is increased due to the non-linearity of the phase frequency detector and the charge pump. For the above reasons, it is necessary to design the charge pump such that the pull-up current and pull-down current have a constant matching current.
대한민국 공개특허공보 제10-2007-0113591호(2007.11.29.공개)는 턴-오프 시간을 감소시킬 수 있는 전하 펌프 및 이를 구비하는 위상동기루프를 개시한다. 종래의 전하 펌프는 하나 혹은 둘 이상의 연산증폭기(OPAMP)를 이용하거나, 다수의 트랜지스터들을 추가하여 전류 매칭을 구현하기 때문에, 면적과 전력 소모가 크고, 제조 비용이 증가하는 문제점을 갖는다. 뿐만 아니라, 종래의 전하 펌프는 낮은 공급 전압에서 제어 전압에 따른 매칭 전류의 변동이 크고, 제어 전압의 범위를 넓은 영역에 걸쳐 조절하기 어렵다.Korean Patent Laid-Open Publication No. 10-2007-0113591 (published on November 29, 2007) discloses a charge pump capable of reducing the turn-off time and a phase locked loop having the same. Conventional charge pumps use one or more operational amplifiers (OPAMP) or implement a current matching by adding a number of transistors, which results in a large area and power consumption, and increases manufacturing cost. In addition, the conventional charge pump has a large fluctuation of the matching current according to the control voltage at a low supply voltage, and it is difficult to control the range of the control voltage over a wide area.
본 발명은 풀업(pull-up) 전류와 풀다운(pull-down) 전류의 매칭 범위(current matching range)와 포화 영역(saturation region)이 넓고, 풀업 전류와 풀다운 전류의 변동이 적은 전하 펌프 및 이를 구비한 위상 동기 루프를 제공하는 것을 목적으로 한다.The present invention relates to a charge pump having a wide range of current matching and saturation regions between a pull-up current and a pull-down current and a small fluctuation of a pull-up current and a pull- And to provide a phase locked loop.
본 발명이 해결하고자 하는 다른 과제는 연산증폭기(operational amplifier)와, 스위칭 트랜지스터, 전류 미러 트랜지스터, 전류 소스 트랜지스터 이외의 추가적인 트랜지스터를 부가하지 않고도, 풀업 전류와 풀다운 전류를 매칭할 수 있는 전하 펌프 및 위상 동기 루프를 제공하는 것에 있다.Another problem to be solved by the present invention is to provide a charge pump capable of matching a pull-up current and a pull-down current without adding an operational amplifier and an additional transistor other than a switching transistor, a current mirror transistor, To provide a synchronous loop.
본 발명이 해결하고자 하는 과제는 이상에서 언급된 과제로 제한되지 않는다. 언급되지 않은 다른 기술적 과제들은 이하의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the above-mentioned problems. Other technical subjects not mentioned will be apparent to those skilled in the art from the description below.
본 발명의 일 측면에 따른 전하 펌프는, 제1 게이트에 풀업(pull-up) 신호가 인가되는 제1 스위칭 트랜지스터; 제2 게이트에 풀다운(pull-down) 신호가 인가되는 제2 스위칭 트랜지스터; 제1 전류 미러를 통해 상기 제1 스위칭 트랜지스터에 풀업 전류를 형성하는 제1 전류 소스 트랜지스터; 및 제2 전류 미러를 통해 상기 제2 스위칭 트랜지스터에 풀다운 전류를 형성하는 제2 전류 소스 트랜지스터를 포함하고, 상기 제1 전류 소스 트랜지스터 및 상기 제2 전류 소스 트랜지스터의 바디(body)에, 상기 제1 스위칭 트랜지스터와 상기 제2 스위칭 트랜지스터의 드레인 또는 소스 사이에 형성되는 제어 전압이 인가된다.According to an aspect of the present invention, a charge pump includes: a first switching transistor to which a pull-up signal is applied to a first gate; A second switching transistor to which a pull-down signal is applied to a second gate; A first current source transistor forming a pull-up current in the first switching transistor through a first current mirror; And a second current source transistor that forms a pull-down current in the second switching transistor through a second current mirror, wherein in a body of the first current source transistor and the second current source transistor, A control voltage formed between the switching transistor and the drain or source of the second switching transistor is applied.
본 발명의 일 실시 예에서, 상기 제1 전류 미러는, 드레인 또는 소스가 상기 제1 스위칭 트랜지스터의 드레인 또는 소스에 연결되고, 게이트가 상기 제1 전류 소스 트랜지스터의 드레인 또는 소스에 연결되는 제1 전류 미러 트랜지스터; 및 게이트가 상기 제1 전류 미러 트랜지스터의 게이트에 연결되고, 드레인 또는 소스가 상기 제1 전류 소스 트랜지스터의 드레인 또는 소스에 연결되는 제2 전류 미러 트랜지스터를 포함하고, 상기 전하 펌프는, 상기 제1 전류 미러 트랜지스터의 드레인 또는 소스와, 상기 제1 전류 소스 트랜지스터의 바디를 연결하는 제1 도전 라인을 더 포함한다.In one embodiment of the present invention, the first current mirror comprises a first current mirror having a drain or source connected to the drain or source of the first switching transistor and a gate connected to a drain or source of the first current source transistor, A mirror transistor; And a second current mirror transistor having a gate connected to a gate of the first current mirror transistor and a drain or source connected to a drain or a source of the first current source transistor, And a first conductive line connecting the drain or source of the mirror transistor and the body of the first current source transistor.
본 발명의 일 실시 예에서, 상기 제2 전류 미러는, 드레인 또는 소스가 상기 제2 스위칭 트랜지스터의 드레인 또는 소스에 연결되고, 게이트가 상기 제2 전류 소스 트랜지스터의 드레인 또는 소스에 연결되는 제3 전류 미러 트랜지스터; 및 게이트가 상기 제2 전류 미러 트랜지스터의 게이트에 연결되고, 드레인 또는 소스가 상기 제2 전류 소스 트랜지스터의 드레인 또는 소스에 연결되는 제4 전류 미러 트랜지스터를 포함하고, 상기 전하 펌프는, 상기 제3 전류 미러 트랜지스터의 드레인 또는 소스와, 상기 제2 전류 소스 트랜지스터의 바디를 연결하는 제2 도전 라인을 더 포함한다.In one embodiment of the present invention, the second current mirror has a third current which is connected to a drain or a source of the second switching transistor, a drain or source thereof is connected to a drain or a source of the second current source transistor, A mirror transistor; And a fourth current mirror transistor having a gate connected to the gate of the second current mirror transistor and a drain or source connected to a drain or a source of the second current source transistor, And a second conductive line connecting the drain or source of the mirror transistor and the body of the second current source transistor.
본 발명의 일 실시 예에서, 상기 전하 펌프는, 상기 제1 전류 미러 트랜지스터와 상기 제3 전류 미러 트랜지스터의 드레인 또는 소스에 형성되는 상기 제어 전압이 상기 제1 전류 소스 트랜지스터 및 상기 제2 전류 소스 트랜지스터의 바디에 인가된다.In one embodiment of the present invention, the charge pump is configured such that the control voltage formed at the drain or source of the first current mirror transistor and the third current mirror transistor is greater than the control voltage at the drain of the first current source transistor and the second current source transistor Lt; / RTI >
본 발명의 다른 일 측면에 따르면, 입력 신호와 출력 신호에 대응하는 피드백 신호의 위상과 주파수를 검출하여 풀업(pull-up) 신호 또는 풀다운(pull-down) 신호를 출력하는 위상 주파수 검출기, 상기 풀업 신호 또는 상기 풀다운 신호에 대응하여 제어 전압을 출력하는 전하 펌프, 상기 제어 전압의 고주파 성분을 제거하는 루프 필터, 및 상기 루프 필터로부터의 제어 신호에 따라 가변적인 주파수를 갖는 상기 출력 신호를 생성하는 전원 제어 발진기를 포함하는 위상 동기 루프로서, 상기 전하 펌프는, 제1 게이트에 상기 풀업 신호가 인가되는 제1 스위칭 트랜지스터; 제2 게이트에 상기 풀다운 신호가 인가되는 제2 스위칭 트랜지스터; 제1 전류 미러를 통해 상기 제1 스위칭 트랜지스터에 풀업 전류를 형성하는 제1 전류 소스 트랜지스터; 및 제2 전류 미러를 통해 상기 제2 스위칭 트랜지스터에 풀다운 전류를 형성하는 제2 전류 소스 트랜지스터를 포함하고, 상기 제1 전류 소스 트랜지스터 및 상기 제2 전류 소스 트랜지스터의 바디(body)에, 상기 제1 스위칭 트랜지스터와 상기 제2 스위칭 트랜지스터의 드레인 또는 소스 사이에 형성되는 상기 제어 전압이 인가되는 위상 동기 루프가 제공된다.According to another aspect of the present invention, there is provided a phase-frequency detector for detecting a phase and a frequency of a feedback signal corresponding to an input signal and an output signal to output a pull-up signal or a pull-down signal, A charge pump for outputting a control voltage corresponding to a signal or the pull-down signal, a loop filter for removing a high-frequency component of the control voltage, and a power supply for generating the output signal having a variable frequency according to a control signal from the loop filter. CLAIMS What is claimed is: 1. A phase locked loop comprising a control oscillator, the charge pump comprising: a first switching transistor to which the pull-up signal is applied to a first gate; A second switching transistor to which the pull-down signal is applied to a second gate; A first current source transistor forming a pull-up current in the first switching transistor through a first current mirror; And a second current source transistor that forms a pull-down current in the second switching transistor through a second current mirror, wherein in a body of the first current source transistor and the second current source transistor, There is provided a phase locked loop to which the control voltage formed between the switching transistor and the drain or source of the second switching transistor is applied.
본 발명의 일 실시 예에서, 상기 제1 전류 미러는, 드레인 또는 소스가 상기 제1 스위칭 트랜지스터의 드레인 또는 소스에 연결되고, 게이트가 상기 제1 전류 소스 트랜지스터의 드레인 또는 소스에 연결되는 제1 전류 미러 트랜지스터; 및 게이트가 상기 제1 전류 미러 트랜지스터의 게이트에 연결되고, 드레인 또는 소스가 상기 제1 전류 소스 트랜지스터의 드레인 또는 소스에 연결되는 제2 전류 미러 트랜지스터를 포함하고, 상기 전하 펌프는, 상기 제1 전류 미러 트랜지스터의 드레인 또는 소스와, 상기 제1 전류 소스 트랜지스터의 바디를 연결하는 제1 도전 라인을 더 포함한다.In one embodiment of the present invention, the first current mirror comprises a first current mirror having a drain or source connected to the drain or source of the first switching transistor and a gate connected to a drain or source of the first current source transistor, A mirror transistor; And a second current mirror transistor having a gate connected to a gate of the first current mirror transistor and a drain or source connected to a drain or a source of the first current source transistor, And a first conductive line connecting the drain or source of the mirror transistor and the body of the first current source transistor.
본 발명의 일 실시 예에서, 상기 제2 전류 미러는, 드레인 또는 소스가 상기 제2 스위칭 트랜지스터의 드레인 또는 소스에 연결되고, 게이트가 상기 제2 전류 소스 트랜지스터의 드레인 또는 소스에 연결되는 제3 전류 미러 트랜지스터; 및 게이트가 상기 제2 전류 미러 트랜지스터의 게이트에 연결되고, 드레인 또는 소스가 상기 제2 전류 소스 트랜지스터의 드레인 또는 소스에 연결되는 제4 전류 미러 트랜지스터를 포함하고, 상기 전하 펌프는, 상기 제3 전류 미러 트랜지스터의 드레인 또는 소스와, 상기 제2 전류 소스 트랜지스터의 바디를 연결하는 제2 도전 라인을 더 포함한다.In one embodiment of the present invention, the second current mirror has a third current which is connected to a drain or a source of the second switching transistor, a drain or source thereof is connected to a drain or a source of the second current source transistor, A mirror transistor; And a fourth current mirror transistor having a gate connected to the gate of the second current mirror transistor and a drain or source connected to a drain or a source of the second current source transistor, And a second conductive line connecting the drain or source of the mirror transistor and the body of the second current source transistor.
본 발명의 일 실시 예에서, 상기 위상 동기 루프는, 상기 제1 전류 미러 트랜지스터와 상기 제3 전류 미러 트랜지스터의 드레인 또는 소스에 형성되는 상기 제어 전압이 상기 제1 전류 소스 트랜지스터 및 상기 제2 전류 소스 트랜지스터의 바디에 인가된다.In one embodiment of the present invention, the phase-locked loop is configured such that the control voltage formed at the drain or source of the first current mirror transistor and the third current mirror transistor is different from the first current source transistor and the second current source Is applied to the body of the transistor.
본 발명의 일 실시 예에서, 상기 위상 동기 루프는, 상기 출력 신호의 주파수를 분배하여 상기 피드백 신호를 생성하는 주파수 분배기를 더 포함한다.In an embodiment of the present invention, the phase locked loop further comprises a frequency divider to divide the frequency of the output signal to generate the feedback signal.
본 발명의 또 다른 일 측면에 따르면, 제1 게이트에 풀업(pull-up) 신호가 인가되는 제1 스위칭 트랜지스터, 제2 게이트에 풀다운(pull-down) 신호가 인가되는 제2 스위칭 트랜지스터, 제1 전류 미러를 통해 상기 제1 스위칭 트랜지스터에 풀업 전류를 형성하는 제1 전류 소스 트랜지스터, 및 제2 전류 미러를 통해 상기 제2 스위칭 트랜지스터에 풀다운 전류를 형성하는 제2 전류 소스 트랜지스터를 포함하는 전하 펌프를 제조하는 단계를 포함하는 전하 펌프의 제조 방법으로서, 상기 제1 스위칭 트랜지스터와 상기 제2 스위칭 트랜지스터의 드레인 또는 소스 사이에 형성되는 제어 전압이 상기 제1 전류 소스 트랜지스터 및 상기 제2 전류 소스 트랜지스터의 바디(body)에 인가되도록 도전 라인을 형성하는 단계를 더 포함하는 전하 펌프의 제조 방법이 제공된다.According to another aspect of the present invention, there is provided a semiconductor memory device including a first switching transistor to which a pull-up signal is applied to a first gate, a second switching transistor to which a pull-down signal is applied to a second gate, A charge pump including a first current source transistor forming a pull-up current in the first switching transistor through a current mirror and a second current source transistor forming a pull-down current in the second switching transistor through a second current mirror, Wherein a control voltage formed between a drain or a source of the first switching transistor and the second switching transistor is applied to the body of the first current source transistor and the body of the second current source transistor, and forming a conductive line to be applied to the body of the charge pump.
본 발명의 일 실시 예에서, 상기 전하 펌프를 제조하는 단계는, 드레인 또는 소스가 상기 제1 스위칭 트랜지스터의 드레인 또는 소스에 연결되고, 게이트가 상기 제1 전류 소스 트랜지스터의 드레인 또는 소스에 연결되는 제1 전류 미러 트랜지스터, 및 게이트가 상기 제1 전류 미러 트랜지스터의 게이트에 연결되고, 드레인 또는 소스가 상기 제1 전류 소스 트랜지스터의 드레인 또는 소스에 연결되는 제2 전류 미러 트랜지스터를 포함하는 상기 제1 전류 미러를 상기 기판상에 형성하는 단계를 포함하고, 상기 도전 라인을 형성하는 단계는, 상기 제1 전류 미러 트랜지스터의 드레인 또는 소스와, 상기 제1 전류 소스 트랜지스터의 바디를 연결하는 제1 도전 라인을 형성하는 단계를 포함한다.In one embodiment of the present invention, the step of fabricating the charge pump comprises the steps of providing a drain or source connected to the drain or source of the first switching transistor and a gate connected to the drain or source of the first current source transistor And a second current mirror transistor having a gate connected to a gate of the first current mirror transistor and a drain or source connected to a drain or a source of the first current source transistor, Wherein forming the conductive line comprises forming a first conductive line connecting the drain or source of the first current mirror transistor and the body of the first current source transistor, .
본 발명의 일 실시 예에서, 상기 전하 펌프를 제조하는 단계는, 드레인 또는 소스가 상기 제2 스위칭 트랜지스터의 드레인 또는 소스에 연결되고, 게이트가 상기 제2 전류 소스 트랜지스터의 드레인 또는 소스에 연결되는 제3 전류 미러 트랜지스터, 및 게이트가 상기 제2 전류 미러 트랜지스터의 게이트에 연결되고, 드레인 또는 소스가 상기 제2 전류 소스 트랜지스터의 드레인 또는 소스에 연결되는 제4 전류 미러 트랜지스터를 포함하는 상기 제2 전류 미러를 상기 기판상에 형성하는 단계를 더 포함하고, 상기 도전 라인을 형성하는 단계는, 상기 제3 전류 미러 트랜지스터의 드레인 또는 소스와, 상기 제2 전류 소스 트랜지스터의 바디를 연결하는 제2 도전 라인을 형성하는 단계를 더 포함한다.In one embodiment of the present invention, the step of fabricating the charge pump comprises the steps of: providing a drain or source connected to the drain or source of the second switching transistor and a gate connected to the drain or source of the second current source transistor; A third current mirror transistor having a gate connected to the gate of the second current mirror transistor and a drain or source connected to a drain or source of the second current source transistor, Wherein forming the conductive line further comprises forming a second conductive line connecting the drain or source of the third current mirror transistor and the body of the second current source transistor, .
본 발명의 일 실시 예에서, 상기 도전 라인을 형성하는 단계는, 상기 제1 전류 미러 트랜지스터와 상기 제3 전류 미러 트랜지스터의 드레인 또는 소스에 형성되는 상기 제어 전압이 상기 제1 전류 소스 트랜지스터 및 상기 제2 전류 소스 트랜지스터의 바디에 인가되되록, 상기 제1 도전 라인 및 상기 제2 도전 라인을 형성한다.In one embodiment of the present invention, the step of forming the conductive line may include the step of forming the conductive line so that the control voltage formed at the drain or source of the first current mirror transistor and the third current mirror transistor, 2 current source transistor to form the first conductive line and the second conductive line.
본 발명의 실시 예에 의하면, 전하 펌프에서의 풀업(pull-up) 전류와 풀다운(pull-down) 전류 간의 매칭 범위(current matching range)와 포화 영역(saturation region)을 넓히고, 풀업 전류와 풀다운 전류의 변동을 줄일 수 있다.According to an embodiment of the present invention, a current matching range and a saturation region between a pull-up current and a pull-down current in a charge pump are widened and a pull-up current and a pull- Can be reduced.
또한, 본 발명의 실시 예에 의하면, 연산증폭기(operational amplifier)와, 스위칭 트랜지스터, 전류 미러 트랜지스터, 전류 소스 트랜지스터 이외의 추가적인 트랜지스터를 부가하지 않고도, 풀업 전류와 풀다운 전류를 매칭할 수 있는 전하 펌프 및 이를 구비한 위상 동기 루프가 제공된다.According to an embodiment of the present invention, a charge pump capable of matching a pull-up current and a pull-down current without adding an operational amplifier and an additional transistor other than a switching transistor, a current mirror transistor and a current source transistor, And a phase locked loop having the same is provided.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.The effects of the present invention are not limited to the effects described above. Unless stated, the effects will be apparent to those skilled in the art from the description and the accompanying drawings.
도 1은 본 발명의 일 실시 예에 따른 위상 고정 루프의 구성도이다.
도 2는 본 발명의 일 실시 예에 따른 위상 고정 루프를 구성하는 전하 펌프의 구성도이다.
도 3은 본 발명의 일 실시 예에 따른 전하 펌프의 제어 전압에 따른 전류 소스 트랜지스터의 바이어스 전압의 변화를 보여주는 그래프이다.
도 4는 본 발명의 일 실시 예에 따른 전하 펌프의 제어 전압에 따른 풀업 전류와 풀다운 전류의 변화를 보여주는 그래프이다.
도 5 내지 도 6은 본 발명의 일 실시 예에 따른 전하 펌프의 제조 방법을 설명하기 위한 도면이다. 1 is a configuration diagram of a phase locked loop according to an embodiment of the present invention.
2 is a configuration diagram of a charge pump constituting a phase locked loop according to an embodiment of the present invention.
3 is a graph showing a change in bias voltage of a current source transistor according to a control voltage of a charge pump according to an embodiment of the present invention.
4 is a graph showing changes in pull-up current and pull-down current according to a control voltage of a charge pump according to an embodiment of the present invention.
5 to 6 are views for explaining a method of manufacturing a charge pump according to an embodiment of the present invention.
본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술하는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되지 않으며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 만일 정의되지 않더라도, 여기서 사용되는 모든 용어들(기술 혹은 과학 용어들을 포함)은 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 갖는다. 공지된 구성에 대한 일반적인 설명은 본 발명의 요지를 흐리지 않기 위해 생략될 수 있다. 본 발명의 도면에서 동일하거나 상응하는 구성에 대하여는 가급적 동일한 도면부호가 사용된다.Other advantages and features of the present invention and methods of achieving them will be apparent by referring to the embodiments described hereinafter in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, and the present invention is only defined by the scope of the claims. Although not defined, all terms (including technical or scientific terms) used herein have the same meaning as commonly accepted by the generic art in the prior art to which this invention belongs. A general description of known configurations may be omitted so as not to obscure the gist of the present invention. In the drawings of the present invention, the same reference numerals are used as many as possible for the same or corresponding configurations.
도 1은 본 발명의 일 실시 예에 따른 위상 고정 루프의 구성도이다. 도 1을 참조하면, 본 발명의 일 실시 예에 따른 위상 고정 루프(10)는 위상 주파수 검출기(11), 전하 펌프(12), 루프 필터(13), 전원 제어 발진기(14), 및 주파수 분배기(15)를 포함한다. 위상 고정 루프(10)는 기준 신호(fref)에 동기된 출력 신호(fosc)를 생성한다.1 is a configuration diagram of a phase locked loop according to an embodiment of the present invention. Referring to FIG. 1, a phase locked
위상 주파수 검출기(11)는 입력 신호와, 출력 신호에 대응하는 피드백 신호의 위상과 주파수를 검출하고, 입력 신호와 피드백 신호 간의 비교 결과에 따라 풀업(pull-up) 신호 또는 풀다운(pull-down) 신호를 출력한다. 입력 신호는 기준 주파수를 갖는 기준 신호(fref)일 수 있다. 피드백 신호는 전원 제어 발진기(14)의 출력 신호로부터 주파수 분배기(15)에 의해 주파수 분배된 신호일 수 있다. 위상 주파수 검출기(11)에서 출력된 풀업 신호 또는 풀다운 신호는 전하 펌프(12)로 입력된다.The
전하 펌프(12)는 위상 주파수 검출기(11)로부터 출력되는 풀업 신호(UP) 또는 풀다운 신호(DN)를 입력받고, 풀업 신호(UP) 또는 풀다운 신호(DN)에 대응하여 제어 전압(Vctrl) 신호를 출력한다. 전하 펌프(12)에 대하여는 이후 도 2를 참조하여 보다 구체적으로 설명될 것이다. 루프 필터(13)는 전하 펌프(12)로부터 출력된 제어 전압(Vctrl) 신호에서 고주파 성분을 제거한다. 일 실시 예로, 루프 필터(13)는 적어도 하나의 커패시터와 저항을 포함할 수 있다. 루프 필터(13)에 의해 고주파 성분이 제거된 제어 전압(Vctrl) 신호는 전원 제어 발진기(14)로 입력된다.The
전원 제어 발진기(14)는 루프 필터(13)로부터의 제어 신호에 따라 가변적인 주파수를 갖는 출력 신호(fosc)를 생성한다. 전원 제어 발진기(14)는 예를 들어, 전압 제어 발진기(voltage controlled oscillator, VCO)일 수 있다. 주파수 분배기(15)는 출력 신호(fosc)의 주파수를 분배하여 피드백 신호(ffb)를 생성한다. 주파수 분배기(15)에서 출력된 피드백 신호(ffb)는 위상 주파수 검출기(11)로 입력된다.The power
도 2는 본 발명의 일 실시 예에 따른 위상 고정 루프를 구성하는 전하 펌프의 구성도이다. 도 1 내지 도 2를 참조하면, 본 발명의 일 실시 예에 따른 전하 펌프(12)는 제1 스위칭 트랜지스터(M6), 제2 스위칭 트랜지스터(M3), 제1 전류 미러(126), 제1 전류 소스 트랜지스터(M1), 제2 전류 미러(128), 제2 전류 소스 트랜지스터(M3), 제1 도전 라인(122), 및 제2 도전 라인(124)을 포함한다.2 is a configuration diagram of a charge pump constituting a phase locked loop according to an embodiment of the present invention. Referring to FIGS. 1 and 2, the
제1 스위칭 트랜지스터(M6)는 게이트(gate)에 위상 주파수 검출기(11)로부터 출력되는 풀업 신호(UP)가 인가되고, 소스(source)에 공급 전압(VDD)이 인가되고, 드레인(drain)에 제1 전류 미러(126)를 구성하는 제1 전류 미러 트랜지스터(M5)의 소스가 접속된다.In the first switching transistor M6, a pull-up signal UP output from the
제1 전류 미러(126)는 제1 전류 미러 트랜지스터(M5) 및 제2 전류 미러 트랜지스터(M2)를 포함한다. 제1 전류 미러 트랜지스터(M5)는 소스에 제1 스위칭 트랜지스터(M6)의 드레인이 접속되고, 드레인에 제2 전류 미러(128)를 구성하는 제3 전류 미러 트랜지스터(M4)의 드레인이 접속되고, 게이트는 제2 전류 미러 트랜지스터(M2)의 게이트에 접속되는 동시에 제1 전류 소스 트랜지스터(M1)의 드레인에 접속된다.The first
제2 전류 미러 트랜지스터(M2)는 소스에 공급 전압(VDD)이 인가되고, 드레인에 제1 전류 소스 트랜지스터(M1)의 드레인이 접속되고, 게이트는 제1 전류 미러 트랜지스터(M5)의 게이트에 접속되는 동시에 제1 전류 소스 트랜지스터(M1)의 드레인에 접속된다.The source of the second current mirror transistor M2 is supplied with a supply voltage VDD, the drain thereof is connected to the drain of the first current source transistor M1, and the gate thereof is connected to the gate of the first current mirror transistor M5 And is connected to the drain of the first current source transistor M1.
제1 전류 소스 트랜지스터(M1)는 게이트에 공급 전압(VDD)이 인가되고, 드레인에 제1 전류 미러 트랜지스터(M5)와 제2 전류 미러 트랜지스터(M2)의 게이트 및 제2 전류 미러 트랜지스터(M2)의 드레인이 접속되고, 소스에 접지 전압(VSS)이 인가된다. 제1 전류 소스 트랜지스터(M1)는 바이어스 전류(Ibias)를 형성하여, 제1 전류 미러(126)를 통해 제1 스위칭 트랜지스터(M6)에 풀업 전류(Iup)를 형성한다.The first current source transistor M1 is supplied with the supply voltage VDD at its gate and the first current mirror transistor M5 and the gates of the second current mirror transistor M2 and the second current mirror transistor M2, And the ground voltage VSS is applied to the source. The first current source transistor M1 forms a bias current I bias and forms a pull-up current I up through the first
제2 스위칭 트랜지스터(M3)는 게이트에 위상 주파수 검출기(11)로부터 출력되는 풀다운 신호(DN)가 인가되고, 소스에 접지 전압(VSS)이 인가되고, 드레인에 제2 전류 미러(128)를 구성하는 제3 전류 미러 트랜지스터(M4)의 소스가 접속된다.The second switching transistor M3 has a structure in which a pulldown signal DN output from the
제2 전류 미러(128)는 제3 전류 미러 트랜지스터(M4)와, 제4 전류 미러 트랜지스터(M8)를 포함한다. 제3 전류 미러 트랜지스터(M4)는 소스에 제2 스위칭 트랜지스터(M3)의 드레인이 접속되고, 드레인에 제1 전류 미러(126)를 구성하는 제1 전류 미러 트랜지스터(M5)의 드레인이 접속되고, 게이트는 제4 전류 미러 트랜지스터(M8)의 게이트에 접속되는 동시에 제2 전류 소스 트랜지스터(M7)의 드레인에 접속된다.The second
제4 전류 미러 트랜지스터(M8)는 드레인에 제2 전류 소스 트랜지스터(M7)의 드레인이 접속되고, 소스에 접지 전압(VSS)이 인가되고, 게이트는 제3 전류 미러 트랜지스터(M4)의 게이트에 접속되는 동시에 제2 전류 소스 트랜지스터(M7)의 드레인에 접속된다.The drain of the second current source transistor M7 is connected to the drain of the fourth current mirror transistor M8, the ground voltage VSS is applied to the source thereof, and the gate of the fourth current mirror transistor M8 is connected to the gate of the third current mirror transistor M4 And is connected to the drain of the second current source transistor M7.
제2 전류 소스 트랜지스터(M7)는 게이트에 접지 전압(VSS)이 인가되고, 드레인에 제3 전류 미러 트랜지스터(M4)와 제4 전류 미러 트랜지스터(M8)의 게이트 및 제4 전류 미러 트랜지스터(M8)의 드레인이 접속되고, 소스에 공급 전압(VDD)이 인가된다. 제2 전류 소스 트랜지스터(M7)는 바이어스 전류(Ibias)를 형성하여, 제2 전류 미러(128)를 통해 제2 스위칭 트랜지스터(M3)에 풀다운 전류(Idn)를 형성한다. 풀업 전류(Iup)와 풀다운 전류(Idn)에 따라, 제1 전류 미러 트랜지스터(M5)의 드레인(제3 전류 미러 트랜지스터(M4)의 드레인)에, 제어 전압(Vctrl)이 형성된다.The second current source transistor M7 has a gate connected to the ground voltage VSS and has a drain connected to the gates of the third current mirror transistor M4 and the fourth current mirror transistor M8 and the fourth current mirror transistor M8, And the supply voltage VDD is applied to the source. The second current source transistor M7 forms a bias current I bias and forms a pulldown current I dn through the second
제1 도전 라인(122)은 제1 전류 미러 트랜지스터(M5)의 드레인과, 제1 전류 소스 트랜지스터(M1)의 바디(body)를 연결한다. 제1 도전 라인(122)에 의하여, 제1 전류 소스 트랜지스터(M1)의 바디에 제1 스위칭 트랜지스터(M6)의 드레인과 제2 스위칭 트랜지스터(M3)의 드레인 사이에 형성되는 제어 전압(Vctrl), 즉 제1 전류 미러 트랜지스터(M6)의 드레인에 형성되는 제어 전압(Vctrl)이 인가된다.The first
제2 도전 라인(124)은 제3 전류 미러 트랜지스터(M4)의 드레인과, 제2 전류 소스 트랜지스터(M7)의 바디(body)를 연결한다. 제2 도전 라인(124)에 의하여, 제2 전류 소스 트랜지스터(M7)의 바디에 제1 스위칭 트랜지스터(M6)의 드레인과 제2 스위칭 트랜지스터(M3)의 드레인 사이에 형성되는 제어 전압(Vctrl), 즉 제3 전류 미러 트랜지스터(M4)의 드레인에 형성되는 제어 전압(Vctrl)이 인가된다.The second
도 2에 도시된 실시 예에서, 제1 스위칭 트랜지스터(M6), 제1 전류 소스 트랜지스터(M7), 제1 전류 미러 트랜지스터(M5), 및 제2 전류 미러 트랜지스터(M2)는 pMOS 트랜지스터로 제공되고, 제2 스위칭 트랜지스터(M3), 제2 전류 소스 트랜지스터(M7), 제3 전류 미러 트랜지스터(M4), 및 제4 전류 미러 트랜지스터(M8)는 nMOS 트랜지스터로 제공되어 있으나, nMOS 트랜지스터와 pMOS 트랜지스터를 대체하여 구현하는 것도 가능하다.In the embodiment shown in Figure 2, the first switching transistor M6, the first current source transistor M7, the first current mirror transistor M5, and the second current mirror transistor M2 are provided as pMOS transistors The second switching transistor M3, the second current source transistor M7, the third current mirror transistor M4 and the fourth current mirror transistor M8 are provided as nMOS transistors. However, the nMOS transistor and the pMOS transistor Alternatively, it can be implemented.
바디에 인가되는 제어 전압(Vctrl)은 전류 소스 트랜지스터의 채널에 영향을 주어 아래의 식 1에 나타낸 바와 같이 문턱 전압(threshold voltage)을 변화시킨다.The control voltage (V ctrl ) applied to the body affects the channel of the current source transistor to change the threshold voltage as shown in Equation 1 below.
[식 1][Formula 1]
식 1에서, Vt0는 Vsb = 0 일 때의 문턱 전압을 나타내고, γ는 바디 효과 계수(body effect coefficient)이고, φs는 표면 전위(surface potential)이다. 모스펫(MOSFET)에서 포화 영역(saturation region)에서 채널에 흐르는 전류(IDS,SAT)은 │Vgs - Vth│ 값에 비례한다. nMOS 트랜지스터의 경우, 바디 전압이 감소할수록 문턱 전압이 감소하여 포화 영역에서 채널에 흐르는 전류(IDS , SAT)가 증가하고, pMOS의 경우 바디 전압이 높을수록 문턱 전압(음의 값)이 감소하여 포화 영역에서 채널에 흐르는 전류(IDS , SAT)가 증가한다.In Equation 1, V t0 represents the threshold voltage when V sb = 0, y is the body effect coefficient, and s is the surface potential. The current (I DS, SAT ) flowing in a channel in a saturation region in a MOSFET is proportional to | V gs - V th |. In the case of the nMOS transistor, as the body voltage decreases, the threshold voltage decreases and the current (I DS , SAT ) flowing in the channel in the saturation region increases. In the pMOS, the threshold voltage (negative value) decreases as the body voltage increases The current (I DS , SAT ) flowing in the channel in the saturation region increases.
본 발명의 실시 예에 의하면, 제1 전류 소스 트랜지스터(M1)의 바디에 제어 전압(Vctrl)이 인가되므로, 제1 전류 미러 트랜지스터(M5)의 드레인-소스간 전압(drain-to-source voltage)이 변화하더라도, 풀업 전류(Iup)는 일정하게 유지된다. 즉, 제1 전류 소스 트랜지스터(M1)의 바디에 제어 전압(Vctrl)이 인가되므로, 풀업 전류(Iup)가 감소하고 제어 전압(Vctrl)이 감소할수록, nMOS 트랜지스터에 해당하는 제1 전류 소스 트랜지스터(M1)의 바이어스 전류(Ibias)가 증가하고, 제1 전류 미러(126)를 통해 풀업 전류(Iup) 또한 증가하므로, 제어 전압(Vctrl)이 변하더라도, 풀업 전류(Iup)는 일정하게 유지된다.According to the embodiment of the present invention, since the control voltage V ctrl is applied to the body of the first current source transistor Ml, the drain-to-source voltage Vl of the first current mirror transistor M5 , The pull-up current I up remains constant. That is, since the control voltage V ctrl is applied to the body of the first current source transistor M1, the pull-up current I up decreases and the control voltage V ctrl decreases, even if they add to the bias current (I bias) of the source transistor (M1), and the pull-up current (I up) through the first
본 발명의 실시 예에 의하면, 제2 전류 소스 트랜지스터(M7)의 바디에 제어 전압(Vctrl)이 인가되므로, 제3 전류 미러 트랜지스터(M4)의 드레인-소스간 전압(drain-to-source voltage)이 변화하더라도, 풀다운 전류(Idn)는 일정하게 유지된다. 즉, 제2 전류 소스 트랜지스터(M7)의 바디에 제어 전압(Vctrl)이 인가되므로, 풀다운 전류(Idn)가 감소하고 제어 전압(Vctrl)이 증가할수록, pMOS 트랜지스터에 해당하는 제2 전류 소스 트랜지스터(M7)의 바이어스 전류(Ibias)가 증가하고, 제2 전류 미러(128)를 통해 풀업 전류(Idn) 또한 증가하므로, 제어 전압(Vctrl)이 변하더라도, 풀업 전류(Idn)는 일정하게 유지된다.According to the embodiment of the present invention, since the control voltage V ctrl is applied to the body of the second current source transistor M7, the drain-to-source voltage V3 of the third current mirror transistor M4 ), The pull-down current I dn is kept constant. That is, since the control voltage V ctrl is applied to the body of the second current source transistor M7, the pull-down current I dn decreases and the control voltage V ctrl increases, even if it adds to the bias current (I bias) of the source transistor (M7), and increased pull-up current (I dn) also through a second
따라서, 본 발명의 실시 예에 의하면, 제어 전압(Vctrl)이 변하더라도 일정한 풀업 전류(Iup)와 풀다운 전류(Idn)를 유지할 수 있다. 또한, 본 발명의 실시 예에 의하면, 연산증폭기(operational amplifier)를 부가하지 않고도, 그리고 스위칭 트랜지스터(M3,M6), 전류 미러 트랜지스터(M2,M4,M5,M8), 전류 소스 트랜지스터(M1,M7) 외에 추가적인 트랜지스터를 부가하지 않고도, 풀업 전류(Iup)와 풀다운 전류(Idn)를 매칭할 수 있다. 따라서, 전하 펌프의 면적을 줄여 전하 펌프 및 위상 고정 루프를 소형화할 수 있으며, 제조 비용이 절감되고, 전력 소모량을 줄일 수 있다.Therefore, according to the embodiment of the present invention, the constant pull-up current I up and the pull-down current I dn can be maintained even when the control voltage V ctrl changes. In addition, according to the embodiment of the present invention, the switching transistors M3 and M6, the current mirror transistors M2, M4, M5 and M8, the current source transistors M1 and M7 The pull-up current I up and the pull-down current I dn can be matched without adding additional transistors other than the pull-down current I up . Accordingly, it is possible to reduce the area of the charge pump, miniaturize the charge pump and the phase-locked loop, reduce manufacturing cost, and reduce power consumption.
도 3은 본 발명의 일 실시 예에 따른 전하 펌프의 제어 전압에 따른 전류 소스 트랜지스터의 바이어스 전압의 변화를 보여주는 그래프이다. 도 3을 참조하면, 전류 소스 트랜지스터의 게이트-소스간 전압이 문턱 전압보다 작을 때에도, 제어 전압(Vctrl)이 증가할수록, 전류 소스 트랜지스터의 바이어스 전압은 감소한다. 따라서, 제어 전압(Vctrl)이 줄어들어 전류 소스 트랜지스터의 게이트-소스간 전압이 감소하더라도, 포화 영역에서 동작할 수 있으며, 넓은 범위의 제어 전압에서 풀업 전류와 풀다운 전류 간의 전류 매칭을 구현할 수 있다. 또한, 본 발명의 실시 예에 의하면, 미러링 바이어스 전압이 제어 전압(Vctrl)에 따라 변화하는 효과에 의하여, 빠른 시간 내에 포화 영역의 동작 특성을 얻을 수 있으며, 특히 낮은 공급 전압을 사용했을 때에도 일정한 매칭 전류(ICP)를 얻을 수 있다.3 is a graph showing a change in bias voltage of a current source transistor according to a control voltage of a charge pump according to an embodiment of the present invention. Referring to FIG. 3, even when the gate-source voltage of the current source transistor is smaller than the threshold voltage, the bias voltage of the current source transistor decreases as the control voltage V ctrl increases. Therefore, even if the gate-source voltage of the current source transistor decreases due to a decrease in the control voltage V ctrl , it can operate in the saturation region and realize current matching between pull-up current and pull-down current at a wide range of control voltages. Further, according to the embodiment of the present invention, the operation characteristic of the saturation region can be obtained within a short time owing to the effect that the mirroring bias voltage varies according to the control voltage (V ctrl ), and even when a low supply voltage is used, The matching current I CP can be obtained.
도 4는 본 발명의 일 실시 예에 따른 전하 펌프의 제어 전압에 따른 풀업 전류와 풀다운 전류의 변화를 보여주는 그래프이다. 도 4에 도시된 바와 같이, 본 발명의 실시 예에 따른 전하 펌프는 넓은 제어 전압에 걸쳐 풀업 전류(Iup)와 풀다운 전류(Idn)가 매칭되고 있는 것을 확인할 수 있다. 또한, 풀업 전류(Iup)와 풀다운 전류(Idn) 간의 매칭 영역은 비교적 둥글지 않은 평탄한 형태로 나타나며, 이로부터 제어 전압(Vctrl) 변화에 따른 매칭 전류(ICP)의 변동을 줄일 수 있는 것을 알 수 있다.4 is a graph showing changes in pull-up current and pull-down current according to a control voltage of a charge pump according to an embodiment of the present invention. As shown in FIG. 4, the charge pump according to the embodiment of the present invention can confirm that the pull-up current I up and the pull-down current I dn are matched over a wide control voltage. In addition, the matching region between the pull-up current I up and the pull-down current I dn appears as a relatively non-flat, flat shape, thereby reducing the variation of the matching current I CP as the control voltage V ctrl changes .
본 발명의 실시 예에 의하면, 제어 전압(Vctrl)을 피드백 신호로, 전류 소스 트랜지스터(M1,M7)와 전류 미러(126,128)를 통해 풀업 전류(Iup)와 풀다운 전류(Idn)를 미러링(mirroring)하여, 넓은 포화 영역(saturation region)에서 일정한 매칭 전류(ICP)를 구현할 수 있다. 본 발명의 실시 예에 따른 전하 펌프는 게이트를 조절하는 방식이 아니라, 바디 전압을 조절하는 방식이기 때문에, 낮은 공급 전압에서도 전류를 넓은 범위에서 조절 가능하고, 게이트 조절하는 경우보다 넓은 제어 전압의 영역에 걸쳐 일정한 매칭 전류(ICP)를 얻을 수 있으며, 제어 전압(Vctrl) 변화에 따른 매칭 전류의 변동을 줄일 수 있다.According to an embodiment of the invention, the control voltage (V ctrl) to the feedback signal, the current source transistor (M1, M7) and the pull-up current (I up) and pull-down current (I dn) via a current mirror (126 128), mirroring so that a constant matching current I CP can be realized in a wide saturation region. Since the charge pump according to the embodiment of the present invention is not a method of adjusting the gate but a method of adjusting the body voltage, it is possible to adjust the current in a wide range even at a low supply voltage, A constant matching current I CP can be obtained over a predetermined period of time and variation of the matching current according to the control voltage V ctrl can be reduced.
도 5 내지 도 6은 본 발명의 일 실시 예에 따른 전하 펌프의 제조 방법을 설명하기 위한 도면이다. 본 발명의 일 실시 예에 따른 전하 펌프의 제조 방법은 제1 게이트에 풀업(pull-up) 신호가 인가되는 제1 스위칭 트랜지스터(M6), 제2 게이트에 풀다운(pull-down) 신호가 인가되는 제2 스위칭 트랜지스터(M3), 제1 전류 미러(M2,M5)를 통해 제1 스위칭 트랜지스터(M6)에 풀업 전류를 형성하는 제1 전류 소스 트랜지스터(M1), 및 제2 전류 미러(M4,M8)를 통해 제2 스위칭 트랜지스터(M3)에 풀다운 전류를 형성하는 제2 전류 소스 트랜지스터(M7)를 포함하는 전하 펌프를 제조하는 과정을 포함할 수 있다.5 to 6 are views for explaining a method of manufacturing a charge pump according to an embodiment of the present invention. A method of manufacturing a charge pump according to an embodiment of the present invention includes a first switching transistor M6 to which a pull-up signal is applied to a first gate, a second switching transistor M6 to which a pull- A first current source transistor M1 for forming a pull-up current in the first switching transistor M6 through a second switching transistor M3 and first current mirrors M2 and M5 and a second current mirror transistor M4, And a second current source transistor M7 which forms a pull-down current through the second switching transistor M3 through the second switching transistor M3.
예를 들어, 도 5 내지 도 6을 참조하면, 제3 전류 미러 트랜지스터(M4)는 기판(예를 들어, p-substrate)의 상층부에 n+ 및 p+ 도핑을 수행하여, 드레인, 소스, 및 바디를 형성하고, 드레인과 소스 사이에 게이트를 형성하는 과정에 의해 형성될 수 있다. 제1 전류 미러 트랜지스터(M5)와 제2 스위칭 트랜지스터(M7)는 기판상에 n-웰(well)을 형성하고, n-웰에 n+ 및 p+ 도핑을 수행하여, 드레인, 소스, 및 바디를 형성하고, 드레인과 소스 사이에 게이트를 형성하는 과정에 의해 형성될 수 있다.5 through 6, a third current mirror transistor M4 performs n + and p + doping on the top of a substrate (e.g., p-substrate) to provide drain, source, and body And forming a gate between the drain and the source. The first current mirror transistor M5 and the second switching transistor M7 form an n-well on the substrate and perform n + and p + doping on the n-well to form a drain, a source, and a body And forming a gate between the drain and the source.
제1 전류 소스 트랜지스터(M1)는 기판, 기판상에 형성되는 딥 n-웰(deep n-well), 딥 n-웰 상에 형성되는 p-웰의 트리플 웰 구조로 형성될 수 있으며, p-웰 상에 n+ 및 p+ 도핑을 수행하여, 드레인, 소스, 및 바디를 형성하고, 드레인과 소스 사이에 게이트를 형성하는 과정에 의해 형성될 수 있다. 이와 같은 트랜지스터의 제조 공정은 본 발명이 속하는 기술분야에서 잘 알려져 있으므로, 이에 관한 상세한 설명은 생략하기로 한다.The first current source transistor M1 may be formed in a triple well structure of a substrate, a deep n-well formed on a substrate, a p-well formed on a deep n-well, Forming n + and p + doping on the well to form a drain, a source, and a body, and forming a gate between the drain and the source. The manufacturing process of the transistor is well known in the art, and a detailed description thereof will be omitted.
기판상에 트랜지스터들(M1~M8)이 형성되면, 제1 전류 소스 트랜지스터(M1)의 바디와 제1 전류 미러 트랜지스터(M5)의 드레인 간을 접속하기 위해 제1 도전 라인(122)을 형성하고, 제2 전류 소스 트랜지스터(M7)의 바디와 제3 전류 미러 트랜지스터(M4)의 드레인 간을 접속하기 위해 제2 도전 라인(124)을 형성한다. 도전 라인(122,124)은 예를 들어, 기판상에 절연층(예를 들어, SiO2)(1246)을 형성하고, 절연층(1246)의 측면과 상부를 덮도록, 컨택(1222,1242)과 금속라인(1224,1244)을 형성하는 과정에 의해 형성될 수 있다.When the transistors M1 to M8 are formed on the substrate, the first
이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.It is to be understood that the above-described embodiments are provided to facilitate understanding of the present invention, and do not limit the scope of the present invention, and it is to be understood that various modifications are possible within the scope of the present invention. It is to be understood that the technical scope of the present invention should be determined by the technical idea of the claims and the technical scope of protection of the present invention is not limited to the literary description of the claims, To the invention of the invention.
10: 위상 고정 루프
11: 위상 주파수 검출기
12: 전하 펌프
13: 루프 필터
14: 전원 제어 발진기
15: 주파수 분배기
122: 제1 도전라인
1222,1242: 컨택
1224,1244: 금속라인
1226,1246: 절연층
124: 제2 도전라인
126: 제1 전류 미러
128: 제2 전류 미러
M1: 제1 전류 소스 트랜지스터
M2: 제2 전류 미러 트랜지스터
M3: 제2 스위칭 트랜지스터
M4: 제3 전류 미러 트랜지스터
M5: 제1 전류 미러 트랜지스터
M6: 제1 스위칭 트랜지스터
M7: 제2 전류 소스 트랜지스터
M8: 제4 전류 미러 트랜지스터10: Phase locked loop
11: Phase frequency detector
12: charge pump
13: Loop filter
14: Power supply control oscillator
15: Frequency distributor
122: first conductive line
1222, 1242:
1224,1244: Metal line
1226, 1246: Insulating layer
124: second conductive line
126: first current mirror
128: second current mirror
M1: first current source transistor
M2: second current mirror transistor
M3: Second switching transistor
M4: a third current mirror transistor
M5: first current mirror transistor
M6: first switching transistor
M7: second current source transistor
M8: fourth current mirror transistor
Claims (13)
제2 게이트에 풀다운(pull-down) 신호가 인가되는 제2 스위칭 트랜지스터;
제1 전류 미러를 통해 상기 제1 스위칭 트랜지스터에 풀업 전류를 형성하는 제1 전류 소스 트랜지스터; 및
제2 전류 미러를 통해 상기 제2 스위칭 트랜지스터에 풀다운 전류를 형성하는 제2 전류 소스 트랜지스터를 포함하고,
상기 제1 전류 소스 트랜지스터 및 상기 제2 전류 소스 트랜지스터의 바디(body)에, 상기 제1 스위칭 트랜지스터와 상기 제2 스위칭 트랜지스터의 드레인 또는 소스 사이에 형성되는 제어 전압이 인가되며,
상기 제1 전류 미러는,
드레인 또는 소스가 상기 제1 스위칭 트랜지스터의 드레인 또는 소스에 연결되고, 게이트가 상기 제1 전류 소스 트랜지스터의 드레인 또는 소스에 연결되는 제1 전류 미러 트랜지스터를 포함하며,
상기 제1 전류 미러 트랜지스터의 드레인 또는 소스와, 상기 제1 전류 소스 트랜지스터의 바디는 전기적으로 직접 연결되는 전하 펌프.A first switching transistor to which a pull-up signal is applied to a first gate;
A second switching transistor to which a pull-down signal is applied to a second gate;
A first current source transistor forming a pull-up current in the first switching transistor through a first current mirror; And
And a second current source transistor which forms a pull-down current in the second switching transistor through a second current mirror,
A control voltage formed between a drain of the first switching transistor and a source of the second switching transistor is applied to a body of the first current source transistor and the second current source transistor,
Wherein the first current mirror comprises:
A first current mirror transistor having a drain or source connected to the drain or source of the first switching transistor and a gate connected to a drain or source of the first current source transistor,
Wherein the drain or source of the first current mirror transistor and the body of the first current source transistor are electrically connected directly.
상기 제1 전류 미러는, 게이트가 상기 제1 전류 미러 트랜지스터의 게이트에 연결되고, 드레인 또는 소스가 상기 제1 전류 소스 트랜지스터의 드레인 또는 소스에 연결되는 제2 전류 미러 트랜지스터를 더 포함하고,
상기 제1 전류 미러 트랜지스터의 드레인 또는 소스와, 상기 제1 전류 소스 트랜지스터의 바디를 연결하는 제1 도전 라인을 더 포함하는 전하 펌프.The method according to claim 1,
The first current mirror further comprises a second current mirror transistor having a gate connected to a gate of the first current mirror transistor and a drain or source connected to a drain or a source of the first current source transistor,
Further comprising a first conductive line connecting the drain or source of the first current mirror transistor and the body of the first current source transistor.
상기 제2 전류 미러는, 드레인 또는 소스가 상기 제2 스위칭 트랜지스터의 드레인 또는 소스에 연결되고, 게이트가 상기 제2 전류 소스 트랜지스터의 드레인 또는 소스에 연결되는 제3 전류 미러 트랜지스터; 및 게이트가 상기 제2 전류 미러 트랜지스터의 게이트에 연결되고, 드레인 또는 소스가 상기 제2 전류 소스 트랜지스터의 드레인 또는 소스에 연결되는 제4 전류 미러 트랜지스터를 포함하고,
상기 제3 전류 미러 트랜지스터의 드레인 또는 소스와, 상기 제2 전류 소스 트랜지스터의 바디를 연결하는 제2 도전 라인을 더 포함하는 전하 펌프.3. The method of claim 2,
A third current mirror transistor having a drain or source connected to the drain or source of the second switching transistor and a gate connected to a drain or source of the second current source transistor; And a fourth current mirror transistor having a gate connected to the gate of the second current mirror transistor and a drain or source connected to the drain or source of the second current source transistor,
And a second conductive line connecting a drain or source of the third current mirror transistor and a body of the second current source transistor.
상기 제1 전류 미러 트랜지스터와 상기 제3 전류 미러 트랜지스터의 드레인 또는 소스에 형성되는 상기 제어 전압이 상기 제1 전류 소스 트랜지스터 및 상기 제2 전류 소스 트랜지스터의 바디에 인가되는 전하 펌프.The method of claim 3,
Wherein the control voltage formed at the drain or source of the first current mirror transistor and the third current mirror transistor is applied to the body of the first current source transistor and the second current source transistor.
상기 전하 펌프는,
제1 게이트에 상기 풀업 신호가 인가되는 제1 스위칭 트랜지스터;
제2 게이트에 상기 풀다운 신호가 인가되는 제2 스위칭 트랜지스터;
제1 전류 미러를 통해 상기 제1 스위칭 트랜지스터에 풀업 전류를 형성하는 제1 전류 소스 트랜지스터; 및
제2 전류 미러를 통해 상기 제2 스위칭 트랜지스터에 풀다운 전류를 형성하는 제2 전류 소스 트랜지스터를 포함하고,
상기 제1 전류 소스 트랜지스터 및 상기 제2 전류 소스 트랜지스터의 바디(body)에, 상기 제1 스위칭 트랜지스터와 상기 제2 스위칭 트랜지스터의 드레인 또는 소스 사이에 형성되는 상기 제어 전압이 인가되며,
상기 제1 전류 미러는,
드레인 또는 소스가 상기 제1 스위칭 트랜지스터의 드레인 또는 소스에 연결되고, 게이트가 상기 제1 전류 소스 트랜지스터의 드레인 또는 소스에 연결되는 제1 전류 미러 트랜지스터를 포함하며,
상기 제1 전류 미러 트랜지스터의 드레인 또는 소스와, 상기 제1 전류 소스 트랜지스터의 바디는 전기적으로 직접 연결되는 위상 동기 루프.A phase frequency detector for detecting a phase and a frequency of a feedback signal corresponding to an input signal and an output signal and outputting a pull-up signal or a pull-down signal; A phase locked loop including a charge pump for outputting a voltage, a loop filter for removing high frequency components of the control voltage, and a power supply controlled oscillator for generating the output signal having a variable frequency according to a control signal from the loop filter ,
The charge pump includes:
A first switching transistor to which the pull-up signal is applied to a first gate;
A second switching transistor to which the pull-down signal is applied to a second gate;
A first current source transistor forming a pull-up current in the first switching transistor through a first current mirror; And
And a second current source transistor which forms a pull-down current in the second switching transistor through a second current mirror,
Wherein the control voltage formed between a drain or a source of the first switching transistor and the second switching transistor is applied to a body of the first current source transistor and the second current source transistor,
Wherein the first current mirror comprises:
A first current mirror transistor having a drain or source connected to the drain or source of the first switching transistor and a gate connected to a drain or source of the first current source transistor,
Wherein the drain or source of the first current mirror transistor and the body of the first current source transistor are electrically connected directly.
상기 제1 전류 미러는, 게이트가 상기 제1 전류 미러 트랜지스터의 게이트에 연결되고, 드레인 또는 소스가 상기 제1 전류 소스 트랜지스터의 드레인 또는 소스에 연결되는 제2 전류 미러 트랜지스터를 더 포함하고,
상기 전하 펌프는, 상기 제1 전류 미러 트랜지스터의 드레인 또는 소스와, 상기 제1 전류 소스 트랜지스터의 바디를 연결하는 제1 도전 라인을 더 포함하는 위상 동기 루프.6. The method of claim 5,
The first current mirror further comprises a second current mirror transistor having a gate connected to a gate of the first current mirror transistor and a drain or source connected to a drain or a source of the first current source transistor,
Wherein the charge pump further comprises a first conductive line connecting the drain or source of the first current mirror transistor and the body of the first current source transistor.
상기 제2 전류 미러는, 드레인 또는 소스가 상기 제2 스위칭 트랜지스터의 드레인 또는 소스에 연결되고, 게이트가 상기 제2 전류 소스 트랜지스터의 드레인 또는 소스에 연결되는 제3 전류 미러 트랜지스터; 및 게이트가 상기 제2 전류 미러 트랜지스터의 게이트에 연결되고, 드레인 또는 소스가 상기 제2 전류 소스 트랜지스터의 드레인 또는 소스에 연결되는 제4 전류 미러 트랜지스터를 포함하고,
상기 전하 펌프는, 상기 제3 전류 미러 트랜지스터의 드레인 또는 소스와, 상기 제2 전류 소스 트랜지스터의 바디를 연결하는 제2 도전 라인을 더 포함하는 위상 동기 루프.The method according to claim 6,
A third current mirror transistor having a drain or source connected to the drain or source of the second switching transistor and a gate connected to a drain or source of the second current source transistor; And a fourth current mirror transistor having a gate connected to the gate of the second current mirror transistor and a drain or source connected to the drain or source of the second current source transistor,
Wherein the charge pump further comprises a second conductive line connecting the drain or source of the third current mirror transistor and the body of the second current source transistor.
상기 제1 전류 미러 트랜지스터와 상기 제3 전류 미러 트랜지스터의 드레인 또는 소스에 형성되는 상기 제어 전압이 상기 제1 전류 소스 트랜지스터 및 상기 제2 전류 소스 트랜지스터의 바디에 인가되는 위상 동기 루프.8. The method of claim 7,
Wherein the control voltage formed at the drain or source of the first current mirror transistor and the third current mirror transistor is applied to the body of the first current source transistor and the second current source transistor.
상기 출력 신호의 주파수를 분배하여 상기 피드백 신호를 생성하는 주파수 분배기를 더 포함하는 위상 동기 루프.6. The method of claim 5,
And a frequency divider for dividing a frequency of the output signal to generate the feedback signal.
상기 제1 스위칭 트랜지스터와 상기 제2 스위칭 트랜지스터의 드레인 또는 소스 사이에 형성되는 제어 전압이 상기 제1 전류 소스 트랜지스터 및 상기 제2 전류 소스 트랜지스터의 바디(body)에 인가되도록 도전 라인을 형성하는 단계를 더 포함하며,
상기 제1 전류 미러는,
드레인 또는 소스가 상기 제1 스위칭 트랜지스터의 드레인 또는 소스에 연결되고, 게이트가 상기 제1 전류 소스 트랜지스터의 드레인 또는 소스에 연결되는 제1 전류 미러 트랜지스터를 포함하며,
상기 제1 전류 미러 트랜지스터의 드레인 또는 소스와, 상기 제1 전류 소스 트랜지스터의 바디는 전기적으로 직접 연결되는 전하 펌프의 제조 방법.A first switching transistor to which a pull-up signal is applied to a first gate, a second switching transistor to which a pull-down signal is applied to a second gate, and a second switching transistor to which a pull- Fabricating a charge pump comprising a first current source transistor forming a pull-up current and a second current source transistor forming a pull-down current through the second current mirror through a second current mirror, As a method,
Forming a conductive line such that a control voltage formed between a drain or a source of the first switching transistor and the second switching transistor is applied to a body of the first current source transistor and the second current source transistor, Further,
Wherein the first current mirror comprises:
A first current mirror transistor having a drain or source connected to the drain or source of the first switching transistor and a gate connected to a drain or source of the first current source transistor,
Wherein the drain or source of the first current mirror transistor and the body of the first current source transistor are electrically connected directly.
상기 전하 펌프를 제조하는 단계는, 드레인 또는 소스가 상기 제1 스위칭 트랜지스터의 드레인 또는 소스에 연결되고, 게이트가 상기 제1 전류 소스 트랜지스터의 드레인 또는 소스에 연결되는 제1 전류 미러 트랜지스터, 및 게이트가 상기 제1 전류 미러 트랜지스터의 게이트에 연결되고, 드레인 또는 소스가 상기 제1 전류 소스 트랜지스터의 드레인 또는 소스에 연결되는 제2 전류 미러 트랜지스터를 포함하는 상기 제1 전류 미러를 기판상에 형성하는 단계를 포함하고,
상기 도전 라인을 형성하는 단계는, 상기 제1 전류 미러 트랜지스터의 드레인 또는 소스와, 상기 제1 전류 소스 트랜지스터의 바디를 연결하는 제1 도전 라인을 형성하는 단계를 포함하는 전하 펌프의 제조 방법.11. The method of claim 10,
Wherein the step of fabricating the charge pump comprises: providing a first current mirror transistor having a drain or source coupled to the drain or source of the first switching transistor and a gate coupled to a drain or source of the first current source transistor; Forming a first current mirror on the substrate, the second current mirror transistor being coupled to a gate of the first current mirror transistor and having a drain or source coupled to a drain or source of the first current source transistor, Including,
Wherein forming the conductive line comprises forming a first conductive line connecting the drain or source of the first current mirror transistor and the body of the first current source transistor.
상기 전하 펌프를 제조하는 단계는, 드레인 또는 소스가 상기 제2 스위칭 트랜지스터의 드레인 또는 소스에 연결되고, 게이트가 상기 제2 전류 소스 트랜지스터의 드레인 또는 소스에 연결되는 제3 전류 미러 트랜지스터, 및 게이트가 상기 제2 전류 미러 트랜지스터의 게이트에 연결되고, 드레인 또는 소스가 상기 제2 전류 소스 트랜지스터의 드레인 또는 소스에 연결되는 제4 전류 미러 트랜지스터를 포함하는 상기 제2 전류 미러를 상기 기판상에 형성하는 단계를 더 포함하고,
상기 도전 라인을 형성하는 단계는, 상기 제3 전류 미러 트랜지스터의 드레인 또는 소스와, 상기 제2 전류 소스 트랜지스터의 바디를 연결하는 제2 도전 라인을 형성하는 단계를 더 포함하는 전하 펌프의 제조 방법.12. The method of claim 11,
The step of fabricating the charge pump may include providing a third current mirror transistor having a drain or source coupled to the drain or source of the second switching transistor and a gate coupled to the drain or source of the second current source transistor, Forming a second current mirror on the substrate, wherein the second current mirror includes a fourth current mirror transistor coupled to a gate of the second current mirror transistor and having a drain or source connected to a drain or a source of the second current source transistor Further comprising:
Wherein forming the conductive line further comprises forming a second conductive line connecting the drain or source of the third current mirror transistor and the body of the second current source transistor.
상기 도전 라인을 형성하는 단계는, 상기 제1 전류 미러 트랜지스터와 상기 제3 전류 미러 트랜지스터의 드레인 또는 소스에 형성되는 상기 제어 전압이 상기 제1 전류 소스 트랜지스터 및 상기 제2 전류 소스 트랜지스터의 바디에 인가되되록, 상기 제1 도전 라인 및 상기 제2 도전 라인을 형성하는 전하 펌프의 제조 방법.13. The method of claim 12,
Wherein the forming of the conductive line is performed such that the control voltage formed at the drain or source of the first current mirror transistor and the third current mirror transistor is applied to the body of the first current source transistor and the second current source transistor The first conductive line and the second conductive line are formed.
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