KR101616157B1 - Power semiconductor device and fabrication method thereof - Google Patents

Power semiconductor device and fabrication method thereof Download PDF

Info

Publication number
KR101616157B1
KR101616157B1 KR1020120077726A KR20120077726A KR101616157B1 KR 101616157 B1 KR101616157 B1 KR 101616157B1 KR 1020120077726 A KR1020120077726 A KR 1020120077726A KR 20120077726 A KR20120077726 A KR 20120077726A KR 101616157 B1 KR101616157 B1 KR 101616157B1
Authority
KR
South Korea
Prior art keywords
field plate
electrode
dielectric layer
gate electrode
semiconductor device
Prior art date
Application number
KR1020120077726A
Other languages
Korean (ko)
Other versions
KR20130031776A (en
Inventor
장우진
임종원
안호균
고상춘
배성범
주철원
박영락
문재경
남은수
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to US13/592,560 priority Critical patent/US8772833B2/en
Publication of KR20130031776A publication Critical patent/KR20130031776A/en
Priority to US14/308,000 priority patent/US20140363937A1/en
Application granted granted Critical
Publication of KR101616157B1 publication Critical patent/KR101616157B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT

Abstract

게이트 전극과 드레인 전극 사이에 형성되는 필드 플레이트를 통해 소자의 항복전압을 높이는 동시에 제조 공정을 더욱 용이하게 할 수 있는 전력 반도체 소자 및 그 제조 방법을 제공한다. 본 발명의 일 실시예에 의한 전력 반도체 소자는, 기판 상에 형성되는 소스 전극과 드레인 전극, 상기 소스 전극과 상기 드레인 전극 사이에 상기 두 전극보다 낮은 높이로 형성되며, 상기 기판이 노출되는 식각부를 포함하는 유전층, 상기 식각부 상에 형성되는 게이트 전극, 상기 게이트 전극과 상기 드레인 전극 사이의 유전층 상에 형성되는 필드 플레이트 및 상기 필드 플레이트와 상기 소스 전극을 연결하는 메탈을 포함한다.A power semiconductor device capable of increasing a breakdown voltage of a device through a field plate formed between a gate electrode and a drain electrode and facilitating a manufacturing process, and a method of manufacturing the same. A power semiconductor device according to an embodiment of the present invention includes a source electrode and a drain electrode formed on a substrate, an etch part formed between the source electrode and the drain electrode to have a lower height than the two electrodes, A field plate formed on the dielectric layer between the gate electrode and the drain electrode, and a metal connecting the field plate and the source electrode.

Description

전력 반도체 소자 및 그 제조 방법{POWER SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF}TECHNICAL FIELD [0001] The present invention relates to a power semiconductor device,

본 발명은 필드 플레이트(Field Plate)를 이용하여 항복전압(Breakdown voltage)을 높일 수 있는 전력 반도체 소자 및 그 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power semiconductor device capable of increasing a breakdown voltage using a field plate and a method of manufacturing the same.

현재 차량의 전장장치 및 고전압, 고전력을 필요로 하는 각종 전자 기기에서 사용되는 전력 반도체 소자들은 보다 높은 항복전압과 낮은 온-저항 특성을 가질 것을 요구받고 있다. 최근 개발되고 있는 GaN 기술을 이용한 전력 반도체 소자의 경우 종래의 실리콘 기술보다 높은 항복전압과 낮은 온-저항을 특성을 구현할 수 있어, 이에 대한 수요가 크게 증가하고 있다.BACKGROUND OF THE INVENTION [0002] Current electric devices of vehicles and power semiconductor devices used in various electronic devices requiring high voltage and high power are required to have higher breakdown voltage and lower on-resistance characteristics. In recent years, power semiconductor devices using GaN technology have been able to realize higher breakdown voltage and lower on-resistance than the conventional silicon technology, and the demand for them is greatly increased.

항복전압의 측정은 게이트 단자에 문턱전압보다 충분히 낮은 전압을 인가하여 공핍영역(depletion region)에 의해 드레인과 소스 간의 채널이 완전히 닫혀 전류가 흐르지 않도록 한 후, 드레인 단자에 점차적으로 높은 전압을 인가하는 방법으로 수행된다. 드레인 단자에 인가되는 전압을 점차적으로 증가시키면 채널의 공핍영역이 점차 좁아지면서 채널에 흐르는 전류가 증가하게 되는데, 이 때의 드레인 전압을 측정하여 외부 구동 한계 바이어스를 평가하는 것이다.The breakdown voltage is measured by applying a voltage sufficiently lower than the threshold voltage to the gate terminal so that the channel between the drain and the source is completely closed by the depletion region so that the current does not flow and then the gradually higher voltage is applied to the drain terminal . When the voltage applied to the drain terminal is gradually increased, the depletion region of the channel becomes narrower and the current flowing in the channel increases. The drain voltage at this time is measured to evaluate the external drive limit bias.

이 때, 드레인 단자에 인가되는 높은 전압과 드레인과 가까이 위치해 있는 게이트 단자의 전압 차로 인해 드레인과 게이트 사이에 높은 전계가 형성되는데, 보다 높은 항복전압을 얻기 위해서는 이와 같은 높은 전계 형성을 막아야 한다. 이를 위해 필드 플레이트(Field Plate)라는 구조를 이용하여 전계 강도를 줄이는 방안이 연구되었으며, 소스 연결형 필드 플레이트 구조, 게이트 연결형 필드 플레이트 구조, 드레인 연결형 필드 플레이트 구조 등이 개발되었다.
At this time, a high electric field is formed between the drain and the gate due to the difference in voltage between the high voltage applied to the drain terminal and the gate terminal located close to the drain. In order to obtain a higher breakdown voltage, such a high electric field should be prevented. For this purpose, a method of reducing field strength by using a structure called a field plate has been studied, and a source connection type field plate structure, a gate connection field plate structure, and a drain connection field plate structure have been developed.

도 1a 및 도 1b는 종래 기술에 의한 GaN 전력 반도체 소자의 일 예를 도시한 도면이다. 도 1a는 소자의 단면도이고, 도 1b는 평면도이다.FIGS. 1A and 1B are views showing an example of a conventional GaN power semiconductor device. 1A is a cross-sectional view of a device, and FIG. 1B is a plan view.

도 1a 및 도 1b를 참조하면, 종래의 GaN 전력 반도체 소자(100)는 AlGaN/GaN 에피층을 포함하는 기판(101) 상에 형성되는 소스 전극(103), 드레인 전극(105), 게이트 전극(107), 절연층(109) 상에 형성되는 필드 플레이트(111) 및 절연층(113) 상에 형성되는 필드 플레이트(115)를 포함한다. 필드 플레이트(111)와 소스 전극(103)은 메탈(117)로 연결되고, 특히 필드 플레이트(111)와 소스 전극(103)의 양 종단부는 다른 메탈(121)로 연결된다. 또한, 필드 플레이트(115)와 소스 전극(103)은 메탈(119)로 연결된다.1A and 1B, a conventional GaN power semiconductor device 100 includes a source electrode 103, a drain electrode 105, a gate electrode (not shown) formed on a substrate 101 including an AlGaN / 107, a field plate 111 formed on the insulating layer 109, and a field plate 115 formed on the insulating layer 113. The field plate 111 and the source electrode 103 are connected to each other by a metal 117 and in particular both ends of the field plate 111 and the source electrode 103 are connected to another metal 121. Further, the field plate 115 and the source electrode 103 are connected to each other by a metal 119.

이와 같은 구조를 이용하면 드레인 전극(105)과 게이트 전극(107) 사이의 전계 강도를 줄이는 효과를 얻을 수 있으나, 필드 플레이트(111, 113)의 형성을 위한 공정 단계가 추가되어 포토마스크가 추가로 필요하며, 복잡한 구조로 인해 소자의 전체 수율 및 신뢰성을 떨어뜨리는 문제가 발생할 수 있다. 또한, 전계 강도를 줄이기 위해 게이트 전극(107)을 감마(Gamma) 형태 또는 T 형태로 제작할 경우 구조가 더욱 복잡해지게 된다.
The use of such a structure can reduce the electric field strength between the drain electrode 105 and the gate electrode 107. However, a process step for forming the field plates 111 and 113 is added, And the complicated structure may cause a problem of deteriorating the overall yield and reliability of the device. Further, when the gate electrode 107 is formed in a gamma or T shape in order to reduce the electric field intensity, the structure becomes more complicated.

도 2는 종래 기술에 의한 전력 반도체 소자의 다른 예를 도시한 도면이다.2 is a view showing another example of a power semiconductor device according to the prior art.

도 2를 참조하면, 종래의 GaN 전력 반도체 소자(200)는 AlGaN/GaN 에피층을 포함하는 Si 기판(201) 상에 형성되는 소스 전극(203), 드레인 전극(205), 감마 형태로 제작된 게이트 연결형 필드 플레이트가 포함된 게이트 전극(209), SiN와 같은 유전층(207), 소스 연결형 필드 플레이트(213) 및 소스 연결형 필드 플레이트(213)를 소스 전극(203)과 연결하기 위한 메탈(211)을 포함한다.2, a conventional GaN power semiconductor device 200 includes a source electrode 203 and a drain electrode 205 formed on a Si substrate 201 including an AlGaN / GaN epitaxial layer, A gate electrode 209 including a gate-coupled field plate, a dielectric layer 207 such as SiN, a source-connected field plate 213 and a metal 211 for connecting the source-connected field plate 213 to the source electrode 203, .

Si 기판(201)은 AlGaN/GaN 에피층을 포함하고 있으며, AlGaN, GaN의 조성비와 두께 등은 별도 설계에 의해 결정된다. 전극들(203, 205, 209)은 메탈로 구성되며 소스 전극(203)와 드레인 전극(205)은 오믹(Ohmic) 접촉이 되도록, 게이트 전극(209)은 쇼트키(Schottky) 접촉이 되도록 공정하여 구성한다. 이들 전극의 공정에 의한 접촉구성들은 통상적으로 알려진 형태이다. 일반적인 공정 순서를 살펴보면, 먼저 활성 영역(active area)를 정의(define)하고, 오믹 접촉이 되도록 소스 전극(203)와 드레인 전극(205)을 형성하고, SiN와 같은 유전층(207)을 형성하고, 게이트 전극(209)이 형성될 부분의 유전층만 식각시키고 게이트 전극(209)을 형성한다. 이어서, 소스 전극(203)에 메탈(211)을 형성하고, 소스 연결형 필드 플레이트(213)를 형성한다.The Si substrate 201 includes an AlGaN / GaN epitaxial layer, and the composition ratio and thickness of AlGaN and GaN are determined by a separate design. The electrodes 203, 205 and 209 are made of metal and the gate electrode 209 is subjected to Schottky contact so that the source electrode 203 and the drain electrode 205 are in Ohmic contact, . The contact configurations by the process of these electrodes are of a generally known type. A typical process sequence is as follows. First, an active area is defined, a source electrode 203 and a drain electrode 205 are formed so as to make an ohmic contact, a dielectric layer 207 such as SiN is formed, Only the dielectric layer of the portion where the gate electrode 209 is to be formed is etched and the gate electrode 209 is formed. Then, a metal 211 is formed on the source electrode 203, and a source-connected field plate 213 is formed.

도 2에서, 화살표로 표시된 곡선들은 드레인 전극(205)과 게이트 전극(209), 필드 플레이트(213) 사이에 형성되는 전계 강도를 나타낸다. 이와 같이, 종래의 필드 플레이트 구조를 통해 게이트 전극(209)에 형성될 전계의 일부가 필드 플레이트(213)에 형성되도록 함으로써 드레인 전극(205)과 게이트 전극(209) 사이의 전계 강도를 어느 정도 줄이는 효과를 얻을 수 있다. 그러나, 이를 통한 전력 반도체 소자의 항복전압 향상 효과는 그리 크지 않다.
2, the curves indicated by the arrows indicate the electric field intensity formed between the drain electrode 205, the gate electrode 209, and the field plate 213. In FIG. As described above, a part of the electric field to be formed in the gate electrode 209 is formed in the field plate 213 through the conventional field plate structure, thereby reducing the electric field intensity between the drain electrode 205 and the gate electrode 209 to some extent Effect can be obtained. However, the effect of improving the breakdown voltage of the power semiconductor device through this is not so significant.

본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, 게이트 전극과 드레인 전극 사이에 형성되는 필드 플레이트를 통해 소자의 항복전압을 높이는 동시에 제조 공정을 더욱 용이하게 할 수 있는 전력 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
SUMMARY OF THE INVENTION The present invention has been proposed in order to solve the problems described above, and it is an object of the present invention to provide a power semiconductor device capable of increasing a breakdown voltage of a device through a field plate formed between a gate electrode and a drain electrode, And to provide the above objects.

이러한 목적을 달성하기 위한 본 발명의 제 1 실시예에 의한 전력 반도체 소자는, 기판 상에 형성되는 소스 전극과 드레인 전극, 상기 소스 전극과 상기 드레인 전극 사이에 상기 두 전극보다 낮은 높이로 형성되며, 상기 기판이 노출되는 식각부를 포함하는 유전층, 상기 식각부 상에 형성되는 게이트 전극, 상기 게이트 전극과 상기 드레인 전극 사이의 유전층 상에 형성되는 필드 플레이트 및 상기 필드 플레이트와 상기 소스 전극을 연결하는 메탈을 포함한다.In order to achieve the above object, a power semiconductor device according to a first embodiment of the present invention includes a source electrode and a drain electrode formed on a substrate, a lower electrode formed between the source electrode and the drain electrode, A field plate formed on the dielectric layer between the gate electrode and the drain electrode, and a metal connecting the field plate and the source electrode, .

본 발명의 제 1 실시예에 의한 전력 반도체 소자의 제조 방법은, 기판 상에 소스 전극과 드레인 전극을 형성하는 단계, 상기 소스 전극과 상기 드레인 전극 사이에 유전층을 형성하는 단계, 상기 유전층의 일부를 식각하여 식각부를 형성하는 단계, 상기 식각부 상에 게이트 전극을, 그리고 상기 식각부와 상기 드레인 전극 사이의 유전층 상에 필드 플레이트를 동시에 형성하는 단계 및 상기 필드 플레이트와 동일한 평면 상에 상기 필드 플레이트와 상기 소스 전극을 연결하는 메탈을 형성하는 단계를 포함한다.A method of manufacturing a power semiconductor device according to a first embodiment of the present invention includes the steps of forming a source electrode and a drain electrode on a substrate, forming a dielectric layer between the source electrode and the drain electrode, Forming a gate electrode on the etch portion and a field plate on the dielectric layer between the etch portion and the drain electrode at the same time and forming a field plate on the same plane as the field plate, And forming a metal connecting the source electrode.

본 발명의 제 2 실시예에 의한 전력 반도체 소자는, 기판 상에 형성되는 소스 전극과 드레인 전극, 상기 소스 전극과 상기 드레인 전극 사이에 상기 두 전극보다 낮은 높이로 형성되며, 상기 기판이 노출되는 식각부를 포함하는 유전층, 상기 식각부 상에 형성되는 게이트 전극, 상기 게이트 전극과 상기 드레인 전극 사이의 유전층 상에 형성되는 제 1 필드 플레이트, 상기 게이트 전극과 이격되어 상기 소스 전극부터 상기 제 1 필드 플레이트까지의 영역 상부에 형성되는 제 2 필드 플레이트 및 상기 소스 전극과 상기 제 2 필드 플레이트, 그리고 상기 제 1 필드 플레이트와 상기 제 2 필드 플레이트를 각각 연결하는 메탈을 포함한다.A power semiconductor device according to a second embodiment of the present invention includes a source electrode and a drain electrode formed on a substrate, a lower electrode formed between the source electrode and the drain electrode at a lower height than the two electrodes, A first field plate formed on the dielectric layer between the gate electrode and the drain electrode, a second field plate spaced apart from the gate electrode and extending from the source electrode to the first field plate And a metal interconnecting the source electrode and the second field plate, and the metal connecting the first field plate and the second field plate, respectively.

본 발명의 제 2 실시예에 의한 전력 반도체 소자의 제조 방법은, 기판 상에 소스 전극과 드레인 전극을 형성하는 단계, 상기 소스 전극과 상기 드레인 전극 사이에 유전층을 형성하는 단계, 상기 유전층의 일부를 식각하여 식각부를 형성하는 단계, 상기 식각부 상에 게이트 전극을, 그리고 상기 식각부와 상기 드레인 전극 사이의 유전층 상에 제 1 필드 플레이트를 동시에 형성하는 단계, 상기 소스 전극과 상기 제 1 필드 플레이트 상에 메탈을 형성하는 단계 및 상기 메탈 상에 상기 게이트 전극과 이격되도록 제 2 필드 플레이트를 형성하는 단계를 포함한다.
A method of manufacturing a power semiconductor device according to a second embodiment of the present invention includes the steps of forming a source electrode and a drain electrode on a substrate, forming a dielectric layer between the source electrode and the drain electrode, Forming a first field plate on the dielectric layer between the etch portion and the drain electrode, forming a first field plate on the first field plate, And forming a second field plate on the metal to be spaced apart from the gate electrode.

본 발명에 의하면, 게이트 전극과 드레인 전극 사이에 필드 플레이트를 형성함으로써 전력 반도체 소자의 항복전압을 높일 수 있고, 제조 과정에서 게이트 전극과 필드 플레이트를 동시에 형성함으로써 제조 공정을 보다 용이하게 할 수 있다.
According to the present invention, by forming a field plate between the gate electrode and the drain electrode, the breakdown voltage of the power semiconductor device can be increased and the manufacturing process can be facilitated by simultaneously forming the gate electrode and the field plate in the manufacturing process.

도 1a 및 도 1b는 종래 기술에 의한 GaN 전력 반도체 소자의 일 예를 도시한 도면.
도 2는 종래 기술에 의한 GaN 전력 반도체 소자의 다른 예를 도시한 도면.
도 3a 내지 도 3c는 본 발명의 제 1 실시예에 의한 전력 반도체 소자의 구성도.
도 4a 내지 도 4c는 본 발명의 제 2 실시예에 의한 전력 반도체 소자의 구성도.
도 5 및 도 6은 본 발명에 의한 전계 집중 현상의 감소 효과를 설명하기 위한 도면.1A and 1B are diagrams showing an example of a conventional GaN power semiconductor device.
2 is a view showing another example of a GaN power semiconductor device according to the prior art;
FIGS. 3A to 3C are schematic diagrams of a power semiconductor device according to a first embodiment of the present invention; FIG.
4A to 4C are schematic diagrams of a power semiconductor device according to a second embodiment of the present invention;
5 and 6 are views for explaining the effect of reducing the field concentration phenomenon according to the present invention.

전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.
The above and other objects, features, and advantages of the present invention will become more apparent by describing in detail exemplary embodiments thereof with reference to the attached drawings, which are not intended to limit the scope of the present invention. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3c는 본 발명의 제 1 실시예에 의한 전력 반도체 소자의 구성도이다. 도 3a 및 도 3c는 소자의 단면도이고, 도 3b는 평면도이다.3A to 3C are schematic diagrams of a power semiconductor device according to a first embodiment of the present invention. Figs. 3A and 3C are cross-sectional views of the device, and Fig. 3B is a plan view.

도 3a 및 도 3b를 참조하면, 본 발명의 제 1 실시예에 의한 전력 반도체 소자(300)는, 기판(301) 상에 형성되는 소스 전극(303)과 드레인 전극(305), 소스 전극(303)과 드레인 전극(305) 사이에 두 전극보다 낮은 높이로 형성되며, 기판(301)이 노출되는 식각부(E)를 포함하는 유전층(307), 식각부(E) 상에 형성되는 게이트 전극(309), 게이트 전극(309)과 드레인 전극(305) 사이의 유전층(307) 상에 형성되는 필드 플레이트(311) 및 필드 플레이트(311)와 소스 전극(303)을 연결하는 메탈(313)을 포함한다.3A and 3B, a power semiconductor device 300 according to a first embodiment of the present invention includes a source electrode 303 and a drain electrode 305 formed on a substrate 301, a source electrode 303 A dielectric layer 307 formed between the drain electrode 305 and the drain electrode 305 and having a height lower than that of the two electrodes and including an etch portion E through which the substrate 301 is exposed, A field plate 311 formed on the dielectric layer 307 between the gate electrode 309 and the drain electrode 305 and a metal 313 connecting the field plate 311 and the source electrode 303 do.

기판(301)은 버퍼층과 AlGaN/GaN 에피층 등을 포함하고, AlGaN, GaN의 조성비와 두께 등은 별도의 설계에 의해 결정되며 본 발명에서는 이들에 대해 특별히 국한하거나 한정하지 않는다.The substrate 301 includes a buffer layer and an AlGaN / GaN epitaxial layer. The composition ratio and thickness of AlGaN and GaN are determined by a separate design, and the present invention is not particularly limited thereto.

전극들(303, 305, 309)은 메탈로 구성되며, 소스 전극(303)와 드레인 전극(305)은 오믹 접촉이 되도록, 게이트 전극(309)은 쇼트키 접촉이 되도록 구성한다. 이들 전극의 공정에 의한 접촉 구성들은 통상적으로 알려진 형태이다.The electrodes 303, 305 and 309 are made of metal, and the source electrode 303 and the drain electrode 305 are in ohmic contact and the gate electrode 309 is made in Schottky contact. The contact configurations by the process of these electrodes are of a generally known type.

메탈(313)은 필드 플레이트(311)와 소스 전극(303)의 양 종단부에 연결되며, 필드 플레이트(313)와 동일한 평면 상에 형성되는 것이 바람직하다. 메탈(313)은 도 3b에 도시된 바와 같이 곡선 형태를 가질 수 있으나, 이러한 형태에 한정되지 않는다. 메탈(313)을 곡선 형태로 구현할 경우 게이트 전극(309)으로의 전계 집중 현상을 보다 줄여주는 효과가 있다.The metal 313 is connected to both ends of the field plate 311 and the source electrode 303 and is preferably formed on the same plane as the field plate 313. The metal 313 may have a curved shape as shown in FIG. 3B, but is not limited to this shape. When the metal 313 is formed in a curved shape, the effect of concentrating the electric field on the gate electrode 309 is further reduced.

게이트 전극(309)은 감마형 또는 T형으로 형성될 수 있다. 또한, 전극들(303, 305, 309)과 필드 플레이트(311)의 모서리 부분을 곡면 형태로 형성함으로써 전계 집중 현상을 줄일 수 있다.The gate electrode 309 may be formed as a gamma type or a T type. In addition, by forming the corner portions of the electrodes 303, 305, and 309 and the field plate 311 in a curved shape, the electric field concentration phenomenon can be reduced.

전력 반도체 소자(300)의 제조 과정을 살펴보면, 먼저 활성 영역를 정의하고 기판(301) 상에 소스 전극(303)과 드레인 전극(305)을 오믹 접촉이 되도록 형성한다. 이어서, SiN과 같은 유전층(307)을 형성하고, 포토마스크 등을 이용하여 게이트 전극(309)이 형성될 부분(E)을 식각한다. 이어서, 게이트 전극(309)과 필드 플레이트(311)를 동시에 형성하고, 소스 전극(303)과 필드 플레이트(311)의 양 종단부를 연결하는 메탈(313)을 형성한다.First, an active region is defined and a source electrode 303 and a drain electrode 305 are formed on the substrate 301 in ohmic contact with each other. Then, a dielectric layer 307 such as SiN is formed, and a portion E where the gate electrode 309 is to be formed is etched using a photomask or the like. A gate electrode 309 and a field plate 311 are formed at the same time to form a metal 313 that connects the source electrode 303 and both end portions of the field plate 311.

이와 같이, 본 발명에서는 게이트 전극(309)의 형성 단계에서 필드 플레이트(311)도 함께 형성할 수 있으므로, 종래의 필드 플레이트(311) 형성을 위한 추가적인 포토마스크와 공정 단계가 필요 없는 간단한 공정으로 제조가 가능해진다.As described above, in the present invention, since the field plate 311 can also be formed in the step of forming the gate electrode 309, it is possible to manufacture the conventional field plate 311 by a simple process that requires no additional photomask and process steps .

한편, 본 실시예에서 도 3c와 같이 유전층(307)에 미세 식각 공정 및 도금 공정(metal plating)을 통해 미세 필드 플레이트(312)를 더 형성할 수도 있다. 이 경우, 미세 필드 플레이트(312)로 인해 필드 플레이트(311) 하부에 피뢰침과 같은 구조가 형성되어 게이트 전극(309)으로의 전계 집중 현상을 더욱 완화하고 항복전압을 향상시킬 수 있는 효과가 있다.
Meanwhile, in this embodiment, the fine field plate 312 may be further formed on the dielectric layer 307 through a micro-etching process and a metal plating process as shown in FIG. 3C. In this case, due to the fine field plate 312, a structure such as a lightning rod is formed under the field plate 311, thereby further improving the electric field concentration to the gate electrode 309 and improving the breakdown voltage.

도 4a 내지 도 4c는 본 발명의 제 2 실시예에 의한 전력 반도체 소자의 구성도이다. 도 4a 및 도 4c는 소자의 단면도이고, 도 4b는 평면도이다.4A to 4C are schematic diagrams of a power semiconductor device according to a second embodiment of the present invention. Figs. 4A and 4C are cross-sectional views of the device, and Fig. 4B is a plan view.

도 4a 및 도 4b를 참조하면, 본 발명의 제 2 실시예에 의한 전력 반도체 소자(400)는, 기판(401) 상에 형성되는 소스 전극(403)과 드레인 전극(405), 소스 전극(403)과 드레인 전극(405) 사이에 두 전극보다 낮은 높이로 형성되며, 기판이 노출되는 식각부(E)를 포함하는 유전층(407), 식각부(E) 상에 형성되는 게이트 전극(409), 게이트 전극(409)과 드레인 전극(405) 사이의 유전층(407) 상에 형성되는 제 1 필드 플레이트(411), 게이트 전극(409)과 이격되어 소스 전극(403)부터 제 1 필드 플레이트(411)까지의 영역 상부에 형성되는 제 2 필드 플레이트(417) 및 소스 전극(403)과 제 2 필드 플레이트(417), 그리고 제 1 필드 플레이트(411)와 제 2 필드 플레이트(417)를 각각 연결하는 메탈(413, 415)을 포함한다.4A and 4B, a power semiconductor device 400 according to a second embodiment of the present invention includes a source electrode 403 and a drain electrode 405 formed on a substrate 401, a source electrode 403 A gate electrode 409 formed on the etched portion E, a gate electrode 409 formed on the etched portion E, and a gate electrode 408 formed on the etched portion E, The first field plate 411 formed on the dielectric layer 407 between the gate electrode 409 and the drain electrode 405 and the first field plate 411 spaced apart from the gate electrode 409 from the source electrode 403, The second field plate 417 and the source electrode 403 and the second field plate 417 formed on the upper portion of the first field plate 411 and the second field plate 417, (413, 415).

기판(401)은 버퍼층과 AlGaN/GaN 에피층 등을 포함하고, AlGaN, GaN의 조성비와 두께 등은 별도의 설계에 의해 결정되며 본 발명에서는 이들에 대해 특별히 국한하거나 한정하지 않는다.The substrate 401 includes a buffer layer and an AlGaN / GaN epitaxial layer. The composition ratio and thickness of AlGaN and GaN are determined by a separate design, and the present invention is not particularly limited thereto.

전극들(403, 405, 409)은 메탈로 구성되며, 소스 전극(403)와 드레인 전극(405)은 오믹 접촉이 되도록, 게이트 전극(409)은 쇼트키 접촉이 되도록 구성한다. 이들 전극의 공정에 의한 접촉 구성들은 통상적으로 알려진 형태이다.The electrodes 403, 405 and 409 are made of metal and the gate electrode 409 is made to be in Schottky contact so that the source electrode 403 and the drain electrode 405 are in ohmic contact. The contact configurations by the process of these electrodes are of a generally known type.

본 실시예에서는 2중 구조의 필드 플레이트(411, 417)를 형성함으로써 전계 강도를 더욱 줄이고 항복전압을 높일 수 있다. 다만, 이러한 구조가 구현되기 위해서는 제 1 필드 플레이트(411)와 제 2 필드 플레이트(417)를 연결하는 메탈(415)의 형성 공정이 가능하도록 제 1 필드 플레이트(411)가 충분한 크기를 가져야 한다.By forming the field plates 411 and 417 of the double structure in this embodiment, the field intensity can be further reduced and the breakdown voltage can be increased. However, in order to realize such a structure, the first field plate 411 must have a sufficient size so that the process of forming the metal 415 connecting the first field plate 411 and the second field plate 417 can be performed.

게이트 전극(409)은 감마형 또는 T형으로 형성될 수 있으며, 전극들(403, 405, 409)과 필드 플레이트(411, 417)의 모서리 부분을 곡면 형태로 형성함으로써 전계 집중 현상을 보다 줄일 수 있다.The gate electrode 409 may be formed of a gamma type or a T type and the corner portions of the electrodes 403, 405, and 409 and the field plates 411 and 417 may be formed in a curved shape to further reduce field concentration have.

전력 반도체 소자(400)의 제조 과정을 살펴보면, 먼저 활성 영역를 정의하고 기판(401) 상에 소스 전극(403)과 드레인 전극(405)을 오믹 접촉이 되도록 형성한다. 이어서, SiN과 같은 유전층(407)을 형성하고, 포토마스크 등을 이용하여 게이트 전극(409)이 형성될 부분(E)을 식각한다. 이어서, 게이트 전극(409)과 필드 플레이트(411)를 동시에 형성한다. 이어서, 소스 전극(403)과 제 1 필드 플레이트(411) 상에 메탈(413, 415)을 형성하고, 제 2 필드 플레이트(417)를 형성한다.First, an active region is defined and a source electrode 403 and a drain electrode 405 are formed on the substrate 401 in ohmic contact with each other. Then, a dielectric layer 407 such as SiN is formed, and a portion E where the gate electrode 409 is to be formed is etched using a photomask or the like. Then, the gate electrode 409 and the field plate 411 are formed at the same time. Subsequently, metals 413 and 415 are formed on the source electrode 403 and the first field plate 411, and a second field plate 417 is formed.

한편, 본 실시예에서 도 4c와 같이 유전층(407)에 미세 식각 공정 및 도금 공정을 통해 미세 필드 플레이트(412)를 더 형성할 수도 있다. 이 경우, 미세 필드 플레이트(412)로 인해 필드 플레이트(411) 하부에 피뢰침과 같은 구조가 형성되어 게이트 전극(409)으로의 전계 집중 현상을 더욱 완화하고 항복전압을 향상시킬 수 있는 효과가 있다.
Meanwhile, in this embodiment, the fine field plate 412 may be further formed on the dielectric layer 407 through a micro-etching process and a plating process, as shown in FIG. 4C. In this case, the fine field plate 412 has a structure such as a lightning rod at the bottom of the field plate 411, thereby further improving the electric field concentration to the gate electrode 409 and improving the breakdown voltage.

도 5 및 도 6은 본 발명에 의한 전계 집중 현상의 감소 효과를 설명하기 위한 도면이다.5 and 6 are views for explaining the effect of reducing the field concentration phenomenon according to the present invention.

도 5는 본 발명의 제 1 실시예에 의한 전력 반도체 소자(300)에서 드레인 전극(305)과 게이트 전극(309) 사이에 형성되는 전계 강도를 보여준다. 도시된 바와 같이, 게이트 전극(309)에 형성될 전계의 일부가 필드 플레이트(311)에 형성됨으로써 드레인 전극(305)과 게이트 전극(309) 사이의 전계 강도가 줄어들게 되고, 이에 따라 전력 반도체 소자(300)의 항복전압이 향상되는 효과를 얻을 수 있다. 또한, 게이트 전극(309) 상에 소스 연결형 필드 플레이트가 있는 종래의 구조(도 2 참조)에 비해 게이트-소스 커패시턴스를 줄일 수 있는 구조이기 때문에 사용 가능한 동작 주파수를 향상시킬 수 있는 효과를 얻을 수 있다.5 shows the electric field strength formed between the drain electrode 305 and the gate electrode 309 in the power semiconductor device 300 according to the first embodiment of the present invention. A part of the electric field to be formed in the gate electrode 309 is formed in the field plate 311 so that the electric field intensity between the drain electrode 305 and the gate electrode 309 is reduced, 300 can be improved. In addition, since the gate-source capacitance can be reduced as compared with the conventional structure (see FIG. 2) in which the source-connected field plate is provided on the gate electrode 309, the effect of improving the usable operating frequency can be obtained .

도 6은 본 발명의 제 2 실시예에 의한 전력 반도체 소자(400)에서 드레인 전극(405)과 게이트 전극(409) 사이에 형성되는 전계 강도를 보여준다. 게이트 전극(409) 위에 제 2 필드 플레이트(417)가 형성되어 있기 때문에 사용 가능한 동작 주파수는 종래의 구조(도 2 참조)와 거의 유사하지만, 도 6에 도시된 바와 같이 게이트 전극(409)에 형성될 전계의 많은 부분이 제 1, 2 필드 플레이트(411, 417)에 형성됨으로써 드레인 전극(405)과 게이트 전극(409) 사이의 전계 강도가 더욱 줄어드는 효과를 얻을 수 있다. 이에 따라 전력 반도체 소자(400)의 항복전압 향상 효과가 더욱 커지게 된다.
6 shows the electric field intensity formed between the drain electrode 405 and the gate electrode 409 in the power semiconductor device 400 according to the second embodiment of the present invention. Since the second field plate 417 is formed on the gate electrode 409, the usable operating frequency is substantially similar to that of the conventional structure (see FIG. 2), but is formed in the gate electrode 409 as shown in FIG. 6 An electric field intensity between the drain electrode 405 and the gate electrode 409 is further reduced by forming a large portion of the electric field to be formed on the first and second field plates 411 and 417. [ As a result, the effect of improving the breakdown voltage of the power semiconductor device 400 is further increased.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention.

201, 301, 401 : 기판 203, 303, 403 : 소스 전극
205, 305, 405 : 드레인 전극 209, 309, 409 : 게이트 전극
207, 307, 407 : 유전층 213, 311, 411, 417 : 필드 플레이트
211, 313, 413, 415 : 메탈201, 301, 401: substrate 203, 303, 403: source electrode
205, 305, 405: drain electrode 209, 309, 409: gate electrode
207, 307, 407: dielectric layer 213, 311, 411, 417: field plate
211, 313, 413, 415: metal

Claims (12)

기판 상에 형성되는 소스 전극과 드레인 전극;
상기 소스 전극과 상기 드레인 전극 사이에 상기 두 전극보다 낮은 높이로 형성되며, 상기 기판이 노출되는 식각부를 포함하는 유전층;
상기 식각부 상에 형성되는 게이트 전극;
상기 게이트 전극과 상기 드레인 전극 사이의 유전층 상에 형성되는 필드 플레이트;
상기 필드 플레이트와 상기 소스 전극을 연결하는 메탈; 및
상기 유전층의 미세 식각 공정을 통해 상기 필드 플레이트 하부에 상기 필드 플레이트의 폭보다 작게 형성되는 미세 필드 플레이트;
를 포함하며,
상기 미세 필드 플레이트는 상기 유전층 내에 형성되고, 상기 필드 플레이트의 하부 중 일부분은 상기 미세 필드 플레이트의 상부와 직접 연결되어 있고, 상기 필드 플레이트의 하부 중 상기 일부분을 제외한 나머지 부분과 상기 게이트 전극은 상기 유전층의 상부와 직접 접촉하고 있는 전력 반도체 소자.
A source electrode and a drain electrode formed on the substrate;
A dielectric layer formed between the source electrode and the drain electrode at a lower height than the two electrodes and including an etch portion for exposing the substrate;
A gate electrode formed on the etching portion;
A field plate formed on a dielectric layer between the gate electrode and the drain electrode;
A metal connecting the field plate and the source electrode; And
A fine field plate formed below the field plate through a micro-etching process of the dielectric layer to a size smaller than the width of the field plate;
/ RTI >
Wherein a portion of the lower portion of the field plate is directly connected to an upper portion of the fine field plate and a portion of the lower portion of the field plate except for the portion and the gate electrode are formed in the dielectric layer, The power semiconductor device being in direct contact with an upper portion of the power semiconductor device.
제 1항에 있어서,
상기 메탈은 상기 필드 플레이트와 동일한 평면 상에 형성되는 것을 특징으로 하는
전력 반도체 소자.
The method according to claim 1,
Characterized in that the metal is formed on the same plane as the field plate
Power semiconductor device.
제 2항에 있어서,
상기 메탈은 곡선 형태로 형성되는 것을 특징으로 하는
전력 반도체 소자.
3. The method of claim 2,
Wherein the metal is formed in a curved shape
Power semiconductor device.
제 1항에 있어서,
상기 게이트 전극은 감마(Gamma)형 또는 T형 게이트 전극인 것을 특징으로 하는
전력 반도체 소자.
The method according to claim 1,
Wherein the gate electrode is a gamma type or a T type gate electrode
Power semiconductor device.
제 1항에 있어서,
상기 소스, 드레인, 게이트 전극 및 상기 필드 플레이트는 모서리 부분이 곡면 형태로 형성되는 것을 특징으로 하는
전력 반도체 소자.
The method according to claim 1,
Wherein the source, the drain, the gate electrode, and the field plate have corner portions formed in a curved shape
Power semiconductor device.
삭제delete 기판 상에 형성되는 소스 전극과 드레인 전극;
상기 소스 전극과 상기 드레인 전극 사이에 상기 두 전극보다 낮은 높이로 형성되며, 상기 기판이 노출되는 식각부를 포함하는 유전층;
상기 식각부 상에 형성되는 게이트 전극;
상기 게이트 전극과 상기 드레인 전극 사이의 유전층 상에 형성되는 제 1 필드 플레이트;
상기 게이트 전극과 이격되어 상기 소스 전극부터 상기 제 1 필드 플레이트까지의 영역 상부에 형성되는 제 2 필드 플레이트;
상기 소스 전극과 상기 제 2 필드 플레이트, 그리고 상기 제 1 필드 플레이트와 상기 제 2 필드 플레이트를 각각 연결하는 메탈; 및
상기 유전층의 미세 식각 공정을 통해 상기 제 1 필드 플레이트 하부에 상기 제 1 필드 플레이트의 폭보다 작게 형성되는 미세 필드 플레이트;
를 포함하며,
상기 미세 필드 플레이트는 상기 유전층 내에 형성되고, 상기 제 1 필드 플레이트의 하부 중 일부분은 상기 미세 필드 플레이트의 상부와 직접 연결되어 있고, 상기 제 1 필드 플레이트의 하부 중 상기 일부분을 제외한 나머지 부분과 상기 게이트 전극은 상기 유전층의 상부와 직접 접촉하고 있는 전력 반도체 소자.
A source electrode and a drain electrode formed on the substrate;
A dielectric layer formed between the source electrode and the drain electrode at a lower height than the two electrodes and including an etch portion for exposing the substrate;
A gate electrode formed on the etching portion;
A first field plate formed on a dielectric layer between the gate electrode and the drain electrode;
A second field plate spaced apart from the gate electrode and formed above a region from the source electrode to the first field plate;
A metal connecting the source electrode, the second field plate, and the first field plate and the second field plate, respectively; And
A fine field plate formed below the first field plate through a micro-etching process of the dielectric layer to be smaller than a width of the first field plate;
/ RTI >
Wherein the fine field plate is formed in the dielectric layer and a portion of the lower portion of the first field plate is directly connected to the upper portion of the fine field plate and the remaining portion of the lower portion of the first field plate, Wherein the electrode is in direct contact with the top of the dielectric layer.
제 7항에 있어서,
상기 게이트 전극은 감마(Gamma)형 또는 T형 게이트 전극인 것을 특징으로 하는
전력 반도체 소자.
8. The method of claim 7,
Wherein the gate electrode is a gamma type or a T type gate electrode
Power semiconductor device.
제 7항에 있어서,
상기 소스, 드레인, 게이트 전극 및 상기 제 1, 2 필드 플레이트는 모서리 부분이 곡면 형태로 형성되는 것을 특징으로 하는
전력 반도체 소자.
8. The method of claim 7,
Wherein the source, drain, gate electrode, and first and second field plates are formed in a curved shape at corner portions
Power semiconductor device.
삭제delete 기판 상에 소스 전극과 드레인 전극을 형성하는 단계;
상기 소스 전극과 상기 드레인 전극 사이에 유전층을 형성하는 단계;
상기 유전층의 일부를 식각하여 식각부를 형성하는 단계;
상기 식각부 상에 게이트 전극을, 그리고 상기 식각부와 상기 드레인 전극 사이의 유전층 상에 필드 플레이트를 동시에 형성하는 단계; 및
상기 필드 플레이트와 동일한 평면 상에 상기 필드 플레이트와 상기 소스 전극을 연결하는 메탈을 형성하는 단계
를 포함하며,
상기 필드 플레이트 하부에 상기 유전층의 미세 식각 공정을 통해 상기 필드 플레이트의 폭보다 작은 미세 필드 플레이트가 형성되고,
상기 미세 필드 플레이트는 상기 유전층 내에 형성되고, 상기 필드 플레이트의 하부 중 일부분은 상기 미세 필드 플레이트의 상부와 직접 연결되어 있고, 상기 필드 플레이트의 하부 중 상기 일부분을 제외한 나머지 부분과 상기 게이트 전극은 상기 유전층의 상부와 직접 접촉하고 있는 전력 반도체 소자의 제조 방법.
Forming a source electrode and a drain electrode on the substrate;
Forming a dielectric layer between the source electrode and the drain electrode;
Etching a portion of the dielectric layer to form an etched portion;
Forming a gate electrode on the etch portion and a field plate on the dielectric layer between the etch portion and the drain electrode at the same time; And
Forming a metal connecting the field plate and the source electrode on the same plane as the field plate;
/ RTI >
A fine field plate having a width smaller than the width of the field plate is formed through a micro-etching process of the dielectric layer below the field plate,
Wherein a portion of the lower portion of the field plate is directly connected to an upper portion of the fine field plate and a portion of the lower portion of the field plate except for the portion and the gate electrode are formed in the dielectric layer, Is in direct contact with an upper portion of the power semiconductor device.
기판 상에 소스 전극과 드레인 전극을 형성하는 단계;
상기 소스 전극과 상기 드레인 전극 사이에 유전층을 형성하는 단계;
상기 유전층의 일부를 식각하여 식각부를 형성하는 단계;
상기 식각부 상에 게이트 전극을, 그리고 상기 식각부와 상기 드레인 전극 사이의 유전층 상에 제 1 필드 플레이트를 동시에 형성하는 단계;
상기 소스 전극과 상기 제 1 필드 플레이트 상에 메탈을 형성하는 단계; 및
상기 메탈 상에 상기 게이트 전극과 이격되도록 제 2 필드 플레이트를 형성하는 단계
를 포함하며,
상기 제 1 필드 플레이트 하부에 상기 유전층의 미세 식각 공정을 통해 상기 제 1 필드 플레이트의 폭보다 작은 미세 필드 플레이트가 형성되고,
상기 미세 필드 플레이트는 상기 유전층 내에 형성되고, 상기 제 1 필드 플레이트의 하부 중 일부분은 상기 미세 필드 플레이트의 상부와 직접 연결되어 있고, 상기 제 1 필드 플레이트의 하부 중 상기 일부분을 제외한 나머지 부분과 상기 게이트 전극은 상기 유전층의 상부와 직접 접촉하고 있는 전력 반도체 소자의 제조 방법.Forming a source electrode and a drain electrode on the substrate;
Forming a dielectric layer between the source electrode and the drain electrode;
Etching a portion of the dielectric layer to form an etched portion;
Simultaneously forming a gate electrode on the etch portion and a first field plate on the dielectric layer between the etch portion and the drain electrode;
Forming a metal on the source electrode and the first field plate; And
Forming a second field plate on the metal so as to be spaced apart from the gate electrode
/ RTI >
A fine field plate having a width smaller than the width of the first field plate is formed in the lower portion of the first field plate through a micro-etching process of the dielectric layer,
Wherein the fine field plate is formed in the dielectric layer and a portion of the lower portion of the first field plate is directly connected to the upper portion of the fine field plate and the remaining portion of the lower portion of the first field plate, Wherein the electrode is in direct contact with the top of the dielectric layer.
KR1020120077726A 2011-09-21 2012-07-17 Power semiconductor device and fabrication method thereof KR101616157B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US13/592,560 US8772833B2 (en) 2011-09-21 2012-08-23 Power semiconductor device and fabrication method thereof
US14/308,000 US20140363937A1 (en) 2011-09-21 2014-06-18 Power semiconductor device and fabrication method thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20110095274 2011-09-21
KR1020110095274 2011-09-21

Publications (2)

Publication Number Publication Date
KR20130031776A KR20130031776A (en) 2013-03-29
KR101616157B1 true KR101616157B1 (en) 2016-04-27

Family

ID=48180852

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120077726A KR101616157B1 (en) 2011-09-21 2012-07-17 Power semiconductor device and fabrication method thereof

Country Status (1)

Country Link
KR (1) KR101616157B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11728419B2 (en) 2020-07-08 2023-08-15 Samsung Electronics Co., Ltd. High electron mobility transistor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050098846A1 (en) 2003-03-10 2005-05-12 Tatsuji Nagaoka MIS-type semiconductor device
US20060043415A1 (en) * 2003-01-07 2006-03-02 Nec Corporation Field-effect transistor
US20100259321A1 (en) 2009-04-14 2010-10-14 Triquint Semiconductor, Inc. Field effect transistor having a plurality of field plates

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7550783B2 (en) * 2004-05-11 2009-06-23 Cree, Inc. Wide bandgap HEMTs with source connected field plates

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060043415A1 (en) * 2003-01-07 2006-03-02 Nec Corporation Field-effect transistor
US20050098846A1 (en) 2003-03-10 2005-05-12 Tatsuji Nagaoka MIS-type semiconductor device
US20100259321A1 (en) 2009-04-14 2010-10-14 Triquint Semiconductor, Inc. Field effect transistor having a plurality of field plates

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11728419B2 (en) 2020-07-08 2023-08-15 Samsung Electronics Co., Ltd. High electron mobility transistor

Also Published As

Publication number Publication date
KR20130031776A (en) 2013-03-29

Similar Documents

Publication Publication Date Title
US8772833B2 (en) Power semiconductor device and fabrication method thereof
CN104157691B (en) A kind of semiconductor devices and its manufacture method
US8772832B2 (en) GaN HEMTs with a back gate connected to the source
CN103367403B (en) Semiconductor devices and its manufacturing method
US11056584B2 (en) Semiconductor device
KR102193087B1 (en) Gate with self-aligned ledge for enhancement mode gan transistors
US10186591B2 (en) Nitride semiconductor device
TWI722166B (en) High electron mobility transistor
JP2006073802A (en) Nitride-contained semiconductor device
CN106601809A (en) Gallium-nitride field effect transistor and manufacturing method therefor
JP5656608B2 (en) Semiconductor device
JP2017502519A (en) Enhancement type device manufacturing method and enhancement type device
JP5722931B2 (en) Transistor with increased breakdown voltage
CN104916682A (en) Semiconductor device
TW201839985A (en) High electron mobility transistor
TW201838187A (en) Semiconductor structures and method for fabricating the same
CN106601806A (en) Semiconductor device and manufacture method thereof
KR101616157B1 (en) Power semiconductor device and fabrication method thereof
US20130146888A1 (en) Monolithic semiconductor device and method for manufacturing the same
CN110085674A (en) A kind of vertical power device and preparation method thereof
CN103715254A (en) Semiconductor device
JP7176475B2 (en) semiconductor equipment
CN115332332A (en) Semiconductor transistor structure with lower contact resistance and manufacturing method thereof
US11646367B2 (en) HEMT and method of fabricating the same
TWI812805B (en) High-electron mobility transistor and fabrication method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee