KR101615711B1 - Multi delay clock generator in delayed-locked loop - Google Patents

Multi delay clock generator in delayed-locked loop Download PDF

Info

Publication number
KR101615711B1
KR101615711B1 KR1020140121092A KR20140121092A KR101615711B1 KR 101615711 B1 KR101615711 B1 KR 101615711B1 KR 1020140121092 A KR1020140121092 A KR 1020140121092A KR 20140121092 A KR20140121092 A KR 20140121092A KR 101615711 B1 KR101615711 B1 KR 101615711B1
Authority
KR
South Korea
Prior art keywords
delay
voltage control
delay line
output
control delay
Prior art date
Application number
KR1020140121092A
Other languages
Korean (ko)
Other versions
KR20160031270A (en
Inventor
민준규
Original Assignee
주식회사 넥시아 디바이스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 넥시아 디바이스 filed Critical 주식회사 넥시아 디바이스
Priority to KR1020140121092A priority Critical patent/KR101615711B1/en
Publication of KR20160031270A publication Critical patent/KR20160031270A/en
Application granted granted Critical
Publication of KR101615711B1 publication Critical patent/KR101615711B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 지연고정루프상의 다중딜레이라인 클럭생성기에 관한 것으로서, 본 발명에서는 n개 에지검출기와 직렬로 연결되는 n개 딜레이유닛으로 구성되는 제1전압제어지연라인과, n개 에지검출기와 직렬로 연결되는 n개 딜레이유닛으로 구성되는 제2전압제어지연라인을 구비하고, 양자의 딜레이유닛을 구성하는 소자로부터 출력되는 신호를 에지 검출기의 입력으로 활용하는 지연고정루프상의 다중딜레이라인 클럭생성기에 관한 구성이 제시된다.
본 발명에 따른 지연고정루프상의 다중딜레이라인 클럭생성기를 이용하면 저비용의 공정을 유지하면서 보다 높은 주파수의 클럭을 생성할 수 있게 되었다.The present invention relates to a multi-delay line clock generator on a delay locked loop, comprising a first voltage control delay line comprising n delay units connected in series with n edge detectors, and a second voltage control delay line in series with n edge detectors A multi-delay line clock generator on a delay locked loop having a second voltage control delay line composed of n delay units connected to each other and utilizing signals output from elements constituting the delay units of both as an input to an edge detector Configuration is presented.
The multi-delay line clock generator on the delay locked loop according to the present invention can generate a higher frequency clock while maintaining a low-cost process.

Description

지연고정루프상의 다중딜레이라인 클럭생성기{MULTI DELAY CLOCK GENERATOR IN DELAYED-LOCKED LOOP}[0001] MULTI DELAY CLOCK GENERATOR IN DELAYED-LOCKED LOOP [0002]

본 발명은 지연고정루프상의 다중딜레이라인 클럭생성기에 관한 것으로, 보다 구체적으로는 두 개의 전압제어지연라인을 사용하여 출력되는 다중딜레이라인의 주파수를 두 배로 높일 수 있는 지연고정루프상의 다중딜레이라인 클럭생성기에 관한 것이다.The present invention relates to a multi-delay line clock generator on a delay locked loop, and more particularly to a multi-delay line clock generator on a delay locked loop capable of doubling the frequency of multiple delay lines output using two voltage- Generator.

지연고정루프회로(Delay Locked Loop Circuit)는 예를 들어 동기식(Synchronous) 반도체 메모리 장치에 사용될 때, 외부로부터 인가되는 클럭신호를 이용하여 반도체 메모리 장치로부터 출력되는 데이터의 타이밍을 제어하는데 사용된다. 복수 개의 서로 다른 지연성분을 가지는 클럭들 즉 다중딜레이라인 클럭 신호는 광 디스크 등에 기록된 데이터를 재생할 때 사용된다. 즉, 광 디스크 재생장치가 광 디스크를 트래킹 할 때, 트래킹 에러를 검출하는데 다중딜레이라인 클럭신호가 사용된다. 동기식 반도체 메모리에 사용되는 지연고정루프회로 및 광 디스크 재생장치는 입력되는 클럭신호를 일정한 시간 지연시킨 복수 개의 지연클럭신호들을 생성하는 전압제어지연라인(Voltage controlled delay line)을 각각 구비한다.A delay locked loop circuit, when used, for example, in a synchronous semiconductor memory device, is used to control the timing of data output from the semiconductor memory device using a clock signal applied from the outside. Clocks having a plurality of different delay components, that is, multiple delay line clock signals, are used to reproduce data recorded on an optical disc or the like. That is, when the optical disc reproducing apparatus tracks an optical disc, a multi-delay line clock signal is used to detect a tracking error. A delay locked loop circuit and an optical disk reproducing apparatus used in a synchronous semiconductor memory each have a voltage controlled delay line for generating a plurality of delayed clock signals delayed by a predetermined time.

전압제어지연라인으로부터 순차적으로 생성되는 다중딜레이라인 클럭신호들은 현재의 클럭신호와 이전 클럭신호, 현재 클럭신호와 이후의 클럭신호들 사이의 지연시간은 동일하게 하는 것이 일반적이다. 만일 동일하지 않는다면 지터(Jitter)가 발생하였다고 하며, 이 경우 다중위상클럭신호를 사용할 때 문제가 발생할 수 있다.The multiple delay line clock signals sequentially generated from the voltage control delay line generally have the same delay time between the current clock signal and the previous clock signal, and between the current clock signal and the subsequent clock signals. If it is not the same, jitter occurs, which can cause problems when using a multiphase clock signal.

도 1은 종래 아날로그 지연고정루프상의 다중딜레이라인 클럭생성기의 블록도이다. 버퍼를 통해 입력되는 기준 클럭(reference clock)은 전압제어지연라인(Voltage-Controlled Delay Line)으로 입력된 후, 제어전압(VCTL)을 제어신호로 하여 다중딜레이라인 클럭신호로 생성된 후 제1-1논리합 게이트(10)를 경유하여 동기화된 출력버퍼를 통해 출력된다. 전압제어지연라인의 출력은 피드백 딜레이(feedback delay)를 통해 피드백된다. 위상검출기(phase detector)는 피드백딜레이의 출력과 기준 클럭의 위상차를 검출하고, 그 결과에 따라 상기 차지 펌프(charge pump)는 그에 대응하는 전류를 생성하고, 이에 따라 루프 필터(loop filter)는 차지 펌프의 출력 전류에 비례하는 제어전압(VCTL)을 생성한다.Figure 1 is a block diagram of a multiple delay line clock generator on a conventional analog delay locked loop. The reference clock input through the buffer is input as a voltage-controlled delay line, and is generated as a multi-delay line clock signal by using the control voltage VCTL as a control signal. Thereafter, And output through the output buffer synchronized via the 1-OR gate 10. The output of the voltage controlled delay line is fed back through a feedback delay. The phase detector detects the phase difference between the output of the feedback delay and the reference clock, and the charge pump generates the corresponding current according to the result, so that the loop filter takes charge And generates a control voltage VCTL proportional to the output current of the pump.

도 2는 종래 아날로그 지연고정루프상의 다중딜레이라인 클럭생성기에 포함된 전압제어지연라인을 구성하는 딜레이 유닛과 에지 검출기의 회로 구성도 및 타이밍도이다. 도 2(a)는 딜레이 유닛과 에지 검출기의 트랜지스터 레벨 회로 구성도이며, 도 2(b)는 도 2(a)를 회로 심볼로 단순하게 도시한 것이며, 도 2(c)는 도 2(a)에 제시된 회로의 타이밍도이다.FIG. 2 is a circuit diagram and timing diagram of a delay unit and an edge detector constituting a voltage control delay line included in a multi-delay line clock generator on a conventional analog delay locked loop. 2 (a) is a circuit diagram of a transistor level circuit of a delay unit and an edge detector. Fig. 2 (b) is a simplified circuit diagram of Fig. 2 ). ≪ / RTI >

딜레이 유닛(Delay Unit, DU)은 제1인버터 및 제2인버터가 직렬로 연결되는 구성을 가지며, 에지검출기(Edge Detector, ED)는 제1인버터 및 제2인버터의 입력단자와 연결되어 이를 입력으로 하는 앤드(And) 게이트로 구성된다. 도 2(c)에 도시된 바와 같이 딜레이 유닛은 입력 클럭(PCLK_in)을 입력받아 제1인버터로부터 출력되는 클럭(1/2UI_d_inv)를 생성하고, 제2인버터로부터 출력되는 출력 클럭(PCLK_out)을 생성하는 회로이며, 에지검출기는 입력 클럭(PCLK_in)의 상승시마다 제1인버터의 출력클럭(1/2UI_d_inv)의 하강시점으로 이루어지는 일정한 폭을 갖는 출력 클럭(P_ED)를 출력한다.The delay unit (DU) has a configuration in which a first inverter and a second inverter are connected in series, and an edge detector (ED) is connected to the input terminals of the first inverter and the second inverter, And an And gate. As shown in FIG. 2 (c), the delay unit receives the input clock PCLK_in and generates a clock (1/2 UI_d_inv) output from the first inverter and generates an output clock PCLK_out output from the second inverter And the edge detector outputs an output clock P_ED having a constant width which is made up of the falling point of the output clock 1/2 UI_d_inv of the first inverter at each rise of the input clock PCLK_in.

도 3a는 도 2에 제시된 회로로 구성된 딜레이 유닛과 에지검출기로 구성된 전압제어지연라인의 회로도이며, 도 3b는 도 3a에 제시된 회로의 출력 타이밍도를 나타낸다. 도 3a는 도 2에 제시된 딜레이 유닛을 복수 개 직렬 연결하고, 각 딜레이 유닛과 연결되는 에지검출기의 출력신호를 이용하여 전압제어지연라인을 구성하고, 각 에지검출기의 출력신호를 제1연산합게이트(or gate, 10)를 이용하여 동기화된 복수 개 딜레이지연클럭을 생성하는 회로도이며, 도 3(b)는 도 3(a)의 타이밍도이다. 도 3a에서 각각의 딜레이 유닛을 경유할 때마다 기준 클럭은 딜레이되어서 나타나며, 이를 각각 PCLK0, PCLK1, ..., PCLK4로 표기하였다. 에지검출기는 각 딜레이소자의 입력단과 제1인버터의 출력단을 입력으로 하는 논리곱 게이트로 구성되어 있음을 알 수 있다. 도 3b에 도시된 바와 같이 도 3a에 제시된 회로에 의해 PCLK0, PCLK1, ..., PCLK4마다 발생된 동기화된 출력(synchronized output)을 제공함을 알 수 있다.FIG. 3A is a circuit diagram of a voltage control delay line constituted by a delay unit and an edge detector constituted by the circuit shown in FIG. 2, and FIG. 3B shows an output timing diagram of the circuit shown in FIG. 3A. FIG. 3A is a circuit diagram of a voltage control delay line in which a plurality of delay units shown in FIG. 2 are connected in series, an output signal of an edge detector connected to each delay unit is used to constitute a voltage control delay line, FIG. 3 is a timing chart of FIG. 3 (a). FIG. 3 (b) is a timing chart of FIG. In FIG. 3A, the reference clock is delayed by each delay unit and is denoted by PCLK0, PCLK1,..., PCLK4, respectively. The edge detector is composed of an AND gate having an input terminal of each delay element and an output terminal of the first inverter as inputs. It can be seen that the circuit shown in FIG. 3A provides a synchronized output generated for each of PCLK0, PCLK1, ..., PCLK4 as shown in FIG. 3B.

그런데, 지연고정루프회로에서 합성하는 주파수는 전압제어지연라인에 사용되는 딜레이 유닛에 의해 결정되는데, 이는 적용 공정에 따라 최소 지연 시간이 제한됨으로써 하나의 전압제어지연라인을 사용하는 종래 구조에서는 높은 주파수의 클럭을 생성하는데 한계가 있었다. 예를 들어 도 2(b)의 딜레이 유닛에서 제시된 1/2 주파수의 딜레이를 발생시키는 소자가 적용할 수 있는 최소 공정이라 하면 도 3b에 제시된 동기화된 출력 파형의 클럭 주기(딜레이)보다 작게 클럭을 생성할 수 없는 문제점이 발생되었다.
However, the frequency synthesized in the delay locked loop circuit is determined by the delay unit used in the voltage control delay line because the minimum delay time is limited according to the application process, so that in the conventional structure using one voltage control delay line, Lt; RTI ID = 0.0 > clocks. ≪ / RTI > For example, if the minimum process that can be applied to a device generating a delay of a half frequency as shown in the delay unit of FIG. 2 (b) is used, a clock smaller than a clock cycle (delay) of the synchronized output waveform shown in FIG. There is a problem that can not be generated.

특허문헌 1: 한국공개특허 제10-2011-0134197호 (2011.12.14. 공개)Patent Document 1: Korean Patent Laid-Open No. 10-2011-0134197 (Dec. 14, 2011)

본 발명은 상기와 같은 문제점을 해결하고자 하는 것으로서, 종래 지연고정루프상의 다중딜레이라인 클럭생성기를 생성하는 동일한 공정을 이용하더라도 종래 지연고정루프상의 다중딜레이라인 클럭생성기보다 두 배 또는 그 이상의 주파수로 동작하는 지연고정루프상의 다중딜레이라인 클럭생성시를 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems and it is an object of the present invention to provide a multi-delay line clock generator that operates at twice or more frequencies than a multi- The present invention is directed to providing a multiple delay line clock generation on a delay locked loop.

본 발명의 상기 목적은 외부로부터 인가되는 기준클럭을 이용하여 복수 개 서로 다른 지연성분을 가지는 클럭을 출력하는 지연고정루프상의 다중딜레이라인 클럭생성기에 있어서, 기준클럭을 딜레이시킨 후 출력하는 지연조절기와, n개 에지검출기와 직렬로 연결되는 n개 딜레이유닛으로 구성되는 제1전압제어지연라인과, n개 에지검출기와 직렬로 연결되는 n개 딜레이유닛으로 구성되는 제2전압제어지연라인과, 제1전압제어지연라인에 포함되는 n개 딜레이유닛 중에서 첫 번째 딜레이유닛의 입력단은 상기 기준클럭과 연결되며, 상기 제2전압제어지연라인에 포함되는 n개 딜레이유닛 중에서 첫 번째 딜레이유닛의 입력단은 상기 지연조절기를 거쳐 상기 기준클럭과 연결되며, 제1전압제어지연라인의 n개 에지검출기의 출력을 입력으로 하는 제1-1논리합 게이트와, 제2전압제어지연라인의 n개 에지검출기의 출력을 입력으로 하는 제1-2논리합 게이트와, 제1-1논리합 게이트의 출력과 상기 제1-2논리합 게이트의 출력을 입력으로 하는 제2논리합 게이트를 포함하는 것을 특징으로 하는 지연고정루프상의 다중딜레이라인 클럭생성기에 의해 달성 가능하다.
The above object of the present invention is achieved by a multi-delay line clock generator on a delay locked loop for outputting a clock having a plurality of different delay components using an externally applied reference clock, comprising: a delay adjuster for delaying and outputting a reference clock; a second voltage control delay line consisting of a first voltage control delay line consisting of n delay units connected in series with n edge detectors and n delay units connected in series with n edge detectors, An input terminal of the first delay unit among the n delay units included in the first voltage control delay line is connected to the reference clock and an input terminal of the first delay unit among the n delay units included in the second voltage control delay line is connected to the reference clock, A first logic circuit coupled to the reference clock via a delay adjuster and having an output of the n edge detectors of the first voltage control delay line as inputs, A first-second OR gate which receives as inputs the outputs of the n edge detectors of the second voltage-controlled delay line; And a second logic summing gate. ≪ RTI ID = 0.0 > [0031] < / RTI >

본 발명에 따른 지연고정루프상의 다중딜레이라인 클럭생성기를 이용하면 저비용의 공정을 유지하면서 보다 높은 주파수의 클럭을 생성할 수 있게 되었다. 또한 종래 지연고정루프상의 다중딜레이라인 클럭생성기와 비교할 때 설계의 변경이 적기 때문에 설계 비용을 감소시킬 수 있고 설계 시간을 단축시킬 수 있게 되었다.
The multi-delay line clock generator on the delay locked loop according to the present invention can generate a higher frequency clock while maintaining a low-cost process. In addition, compared with the conventional multi-delay line clock generator on the delay locked loop, the design change is small, which can reduce the design cost and shorten the design time.

도 1은 종래 아날로그 지연고정루프상의 다중딜레이라인 클럭생성기의 블록도.
도 2는 종래 아날로그 지연고정루프상의 다중딜레이라인 클럭생성기에 포함된 전압제어지연라인을 구성하는 딜레이 유닛과 에지 검출기의 회로 구성도 및 타이밍도.
도 3a는 도 2에 제시된 회로로 구성된 딜레이 유닛과 에지검출기로 구성된 전압제어지연라인의 회로도이며, 도 3b는 도 3a에 제시된 회로의 출력 타이밍도.
도 4는 본 발명에 따른 아날로그 지연고정루프상의 다중딜레이라인 클럭생성기의 블록도.
도 5a는 본 발명에 따른 아날로그 지연고정루프상의 다중딜레이라인 클럭생성기를 구성하는 제1전압제어지연라인, 제2전압제어지연라인, 지연조절기, 제1논리합 게이트, 제2논리합 게이트, 및 제3논리합 게이트의 회로 구성도.
도 5b는 도 5a에 회로에 의해 생성되는 다중 딜레이 클럭의 타이밍도.1 is a block diagram of a multiple delay line clock generator on a conventional analog delay locked loop;
2 is a circuit diagram and timing diagram of a delay unit and an edge detector constituting a voltage control delay line included in a multiple delay line clock generator on a conventional analog delay locked loop;
FIG. 3A is a circuit diagram of a voltage control delay line constituted by a delay unit and an edge detector constituted by the circuit shown in FIG. 2, and FIG. 3B is an output timing diagram of the circuit shown in FIG.
4 is a block diagram of a multiple delay line clock generator on an analog delay locked loop in accordance with the present invention.
FIG. 5A is a diagram illustrating a first voltage control delay line, a second voltage control delay line, a delay adjuster, a first OR gate, a second OR gate, and a third OR gate constituting a multiple delay line clock generator on an analog delay locked loop according to the present invention; Circuit diagram of an OR gate.
5B is a timing diagram of multiple delay clocks generated by the circuit in FIG. 5A; FIG.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.While the invention is susceptible to various modifications and alternative forms, specific embodiments thereof are shown by way of example in the drawings and will herein be described in detail.

이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
It is to be understood that the present invention is not intended to be limited to the specific embodiments but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the present invention.

도 4는 본 발명에 따른 아날로그 지연고정루프상의 다중딜레이라인 클럭생성기의 블록도이다. 기준클럭을 별도의 지연조절기(delay adjust)를 사용함이 없이 직접 입력받은 후 제어전압의 제어에 의해 일정하게 지연된 다중 딜레이 클럭을 생성하는 제1전압제어지연라인(Voltage-Controlled Delay Line)과, 기준클럭을 지연조절기(delay adjust)를 거쳐 입력받은 후 일정하게 지연된 다중 딜레이 클럭을 생성하는 제2전압제어지연라인(Voltage-Controlled Delay Line)과, 제1전압제어지연라인의 출력은 피드백 딜레이(feedback delay)를 통해 피드백된다. 위상검출기(phase detector)는 피드백딜레이의 출력과 기준 클럭의 위상차를 검출하고, 그 결과에 따라 상기 차지 펌프(charge pump)는 그에 대응하는 전류를 생성하고, 이에 따라 루프 필터(loop filter)는 차지 펌프의 출력 전류에 비례하는 제어전압(VCTL)을 생성한다. 제1전압제어지연라인과 제2전압제어지연라인의 출력은 각각 제1-1논리합 게이트(10)과 제1-2논리합 게이트(10')를 통해 출력되며, 제1-1논리합 게이트(10)과 제1-2논리합 게이트(10')의 출력은 제2논리합 게이트(20)를 통해 동기화된 다중 딜레이 클럭으로 출력된다.4 is a block diagram of a multiple delay line clock generator on an analog delay locked loop in accordance with the present invention. A first voltage control delay line for directly inputting a reference clock without using a separate delay adjuster and generating a multiple delay clock which is constantly delayed by control of a control voltage, A second voltage control delay line for generating a constant delayed multiple delay clock after receiving a clock through a delay adjuster and an output of the first voltage control delay line being feedback delay feedback, delay. The phase detector detects the phase difference between the output of the feedback delay and the reference clock, and the charge pump generates the corresponding current according to the result, so that the loop filter takes charge And generates a control voltage VCTL proportional to the output current of the pump. The outputs of the first voltage control delay line and the second voltage control delay line are outputted through the first-1 OR gate 10 and the 1-2 second OR gate 10 ' And the output of the first-second OR gate 10 'are output as a synchronized multi-delay clock through the second OR gate 20.

제1전압제어지연라인과 제2전압제어지연라인을 구성하는 각각의 딜레이 유닛은 직렬로 연결되는 제1인버터와 제2인버터로 구성되므로 도 2(b)에 제시된 딜레이 유닛(DU)의 구성과 동일하다. 다만, 제1전압제어지연라인과 제2전압제어지연라인을 구성하는 에지검출기(ED)는 도 2(b)에 제시된 에지검출기와 달리 제1전압제어지연라인을 구성하는 딜레이 소자와 제2전압제어지연라인을 구성하는 딜레이 소자로부터 출력되는 신호를 입력신호로 사용한다.Each of the delay units constituting the first voltage control delay line and the second voltage control delay line is composed of a first inverter and a second inverter connected in series. Therefore, the configuration of the delay unit DU shown in FIG. 2 (b) same. However, the edge detector ED constituting the first voltage control delay line and the second voltage control delay line is different from the edge detector shown in FIG. 2 (b) in that the delay element constituting the first voltage control delay line and the second voltage A signal output from a delay element constituting a control delay line is used as an input signal.

도 5a는 본 발명에 따른 아날로그 지연고정루프상의 다중딜레이라인 클럭생성기를 구성하는 제1전압제어지연라인, 제2전압제어지연라인, 지연조절기, 제1논리합 게이트(10), 제2논리합 게이트(10'), 및 제3논리합 게이트(20)의 구성도이다. 본 발명에서 생성공정의 한계는 기준클럭의 1/2 주파수의 딜레이 특성을 갖는 소자라고 가정하여 설명하기로 한다. 도 5a에 제시된 제1전압제어지연라인은 4개의 딜레이 유닛(DU1, DU2, DU3, DU4)과 4개의 에지 검출기(ED1, ED2, ED3, ED4)로 구성되며, 제2전압제어지연라인은 4개의 딜레이 유닛(DU1', DU2', DU3', DU4')과 4개의 에지 검출기(ED1', ED2', ED3', ED4')로 구성되는 실시예이다. 물론 각 전압제어지연라인을 구성하는 딜레이 유닛과 에지 검출기의 개수는 임의의 자연수 n개로 구성되도록 설계 변경할 수 있음은 물론이다. 기준클럭은 별도의 지연조절기를 거치지 않고 직접 제1전압제어지연라인에 입력된 후, 각각의 딜레이 유닛의 입력단에서 각각 지연된 클럭 PCLK0, PCLK1, PCLK2, PCLK3를 형성하고, 지연조절기를 경유하여 제2전압제어지연라인에 입력되는 기준클럭은 각각의 딜레이 유닛의 입력단을 거치면서 각각 지연된 클럭 PCLK0', PCLK1', PCLK2', PCLK3'을 형성함을 알 수 있다.FIG. 5A is a circuit diagram of a first delay line, a second delay line, a second delay line, a first OR gate, a second OR gate, 10 ', and the third OR gate 20, respectively. In the present invention, it is assumed that the limit of the generation process is an element having a delay characteristic of 1/2 frequency of a reference clock. The first voltage control delay line shown in FIG. 5A is composed of four delay units DU1, DU2, DU3 and DU4 and four edge detectors ED1, ED2, ED3 and ED4, Four delay units DU1 ', DU2', DU3 'and DU4' and four edge detectors ED1 ', ED2', ED3 'and ED4'. It goes without saying that the number of delay units and edge detectors constituting each of the voltage control delay lines may be designed to be n arbitrary natural numbers. The reference clock is input directly to the first voltage control delay line without going through a separate delay adjuster, and then the delayed clocks PCLK0, PCLK1, PCLK2 and PCLK3 are formed at the input terminals of the respective delay units, It can be seen that the reference clock input to the voltage control delay line forms delayed clocks PCLK0 ', PCLK1', PCLK2 'and PCLK3' through the input terminals of the respective delay units.

제1전압제어지연라인을 구성하는 제1에지 검출기(ED1)는 제1전압제어지연라인의 첫 번째 딜레이 유닛의 입력단 및 제2전압제어지연라인의 첫 번째 딜레이 유닛의 입력단을 입력으로 하는 제1논리곱 게이트(ED1)로 구성되며, 제2에지 검출기(ED2)는 제1전압제어지연라인의 두 번째 딜레이 유닛의 입력단 및 제2전압제어지연라인의 두 번째 딜레이 유닛의 입력단을 입력으로 하는 제2논리곱 게이트(ED2)로 구성되며, 제3에지 검출기(ED3)는 제1전압제어지연라인의 세 번째 딜레이 유닛의 입력단 및 제2전압제어지연라인의 세 번째 딜레이 유닛의 입력단을 입력으로 하는 제3논리곱 게이트(ED3)로 구성되며, 제4에지 검출기(ED4)는 제1전압제어지연라인의 네 번째 딜레이 유닛의 입력단 및 제2전압제어지연라인의 네 번째 딜레이 유닛의 입력단을 입력으로 하는 제4논리곱 게이트(ED4)로 구성된다.
The first edge detector (ED1) constituting the first voltage control delay line is connected to the input terminal of the first delay unit of the first voltage control delay line and the input terminal of the first delay unit of the second voltage control delay line, And a second edge detector ED2 is constituted by an AND gate ED1 and a second edge detector ED2. The second edge detector ED2 includes an input terminal of a second delay unit of the first voltage control delay line and an input terminal of a second delay unit of the second voltage control delay line. And the third edge detector ED3 comprises an input terminal of the third delay unit of the first voltage control delay line and an input terminal of the third delay unit of the second voltage control delay line And the fourth edge detector ED4 comprises an input terminal of the fourth delay unit of the first voltage control delay line and an input terminal of the fourth delay unit of the second voltage control delay line as inputs Fourth ranch It consists of the product gate (ED4).

제2전압제어지연라인을 구성하는 제1에지 검출기(ED1')는 제1전압제어지연라인의 첫 번째 딜레이 유닛을 구성하는 첫 번째 인버터의 출력단 및 제2전압제어지연라인의 첫 번째 딜레이 유닛을 구성하는 첫 번째 인버터의 출력단을 입력으로 하는 제1논리곱 게이트(ED1')로 구성되며, 제2에지 검출기(ED2')는 제1전압제어지연라인의 두 번째 딜레이 유닛을 구성하는 첫 번째 인버터의 출력단 및 제2전압제어지연라인의 두 번째 딜레이 유닛을 구성하는 첫 번째 인버터의 출력단을 입력으로 하는 제2논리곱 게이트(ED2')로 구성되며, 제3에지 검출기(ED3')는 제1전압제어지연라인의 세 번째 딜레이 유닛을 구성하는 첫 번째 인버터의 출력단 및 제2전압제어지연라인의 세 번째 딜레이 유닛을 구성하는 첫 번째 인버터의 출력단을 입력으로 하는 제3논리곱 게이트(ED3')로 구성되며, 제4에지 검출기(ED4')는 제1전압제어지연라인의 네 번째 딜레이 유닛을 구성하는 첫 번째 인버터의 출력단 및 제2전압제어지연라인의 네 번째 딜레이 유닛을 구성하는 첫 번째 인버터의 출력단을 입력으로 하는 제2논리곱 게이트(ED4')로 구성된다.The first edge detector ED1 'constituting the second voltage control delay line is connected to the output terminal of the first inverter constituting the first delay unit of the first voltage control delay line and the first delay unit of the second voltage control delay line And the second edge detector ED2 'is constituted by a first AND gate ED1' having an input terminal of the first inverter constituting the first delay unit and an output terminal of the first inverter constituting the second delay unit ED2 ' And a second AND gate ED2 'having an output terminal of the first voltage control delay line and an output terminal of the first inverter constituting a second delay unit of the second voltage control delay line as inputs, and the third edge detector ED3' A third AND gate (ED3 ') having an output terminal of the first inverter constituting the third delay unit of the voltage control delay line and an output terminal of the first inverter constituting the third delay unit of the second voltage control delay line as inputs, And the fourth edge detector ED4 'is constituted by the output terminal of the first inverter constituting the fourth delay unit of the first voltage control delay line and the output terminal of the first inverter constituting the fourth delay unit of the second voltage control delay line And a second AND gate (ED4 ') having an output terminal as an input.

도 5a의 회로도에서 지연조절기로는 기준클럭을 기준으로 1/16만큼 딜레이시키는 소자를 사용하면 되는데, 제조 공정상 기준클럭의 1/2만큼만을 딜레이시키는 소자까지밖에 생산하지 못하기 때문에 17/16만큼을 딜레이시키는 소자를 사용하였다. In the circuit diagram of FIG. 5A, as a delay adjuster, a device that delays the reference clock by 1/16 based on the reference clock may be used. In the manufacturing process, since only the device that delays only 1/2 of the reference clock is produced, A delay element is used.

도 5b는 도 5a에 회로에 의해 생성되는 다중 딜레이 클럭의 타이밍도이다. 도 5b에 도시된 바와 같이 본 발명에 따른 지연고정루프상의 다중딜레이라인 클럭생성기를 사용하면 도 3b에 도시된 종래 지연고정루프상의 다중딜레이라인 클럭생성기를 사용할 경우에 비해 두 배 빠른 다중 딜레이 클럭을 생성할 수 있음을 알 수 있다.
FIG. 5B is a timing diagram of multiple delay clocks generated by the circuit in FIG. 5A. FIG. Using the multiple delay line clock generator on the delay locked loop according to the present invention as shown in FIG. 5B, the multi-delay line clock generator on the conventional delay locked loop shown in FIG. Can be generated.

도 5에 제시된 회로도에서는 제1전압제어지연라인과 제2전압제어지연라인으로 구성되는 두 개의 전압제어지연라인을 사용하고 한 개의 지연조절기를 사용함으로써 기준클럭보다 8배 빠른 다중 딜레이 클럭을 생성할 수 있음을 제시하였다. 도 5에 제시된 회로도와 유사하게 구비하는 전압제어지연라인의 갯수를 증가시키면 더욱 더 빠른 다중 딜레이 클럭을 생성할 수 있음은 물론이다. 도 6은 본 발명에 따른 아날로그 지연고정루프상의 다중딜레이라인 클럭생성기를 구성하는 제1전압제어지연라인, 제2전압제어지연라인, 제3전압제어지연라인, 제1지연조절기, 제2지연조절기, 제1-1논리합 게이트(10), 제1-2논리합 게이트(10'), 제1-3논리합 게이트(10'') 및 제2논리합 게이트(20)의 구성도이다. 도 6에 도시된 회로에서 제1지연조절기 및 제2지연조절기는 기준 클럭을 25/24만큼 지연시키는 소자를 사용하였다. In the circuit diagram shown in FIG. 5, two voltage control delay lines including a first voltage control delay line and a second voltage control delay line are used and one delay controller is used to generate a multi-delay clock eight times faster than the reference clock . It is needless to say that it is possible to generate a faster multi-delay clock by increasing the number of voltage control delay lines similar to the circuit diagram shown in FIG. FIG. 6 is a block diagram illustrating a configuration of a multi-delay line clock generator on an analog delay locked loop according to the present invention. Referring to FIG. 6, a first voltage control delay line, a second voltage control delay line, a third voltage control delay line, The first-1 OR gate 10, the first OR gate 10 ', the first OR gate 10 ", and the second OR gate 20 shown in FIG. In the circuit shown in Fig. 6, the first delay adjuster and the second delay adjuster used elements that delay the reference clock by 25/24.

지연조절기는 기준클럭을 (n+1)/n 만큼 딜레이시키며, 여기서 n은 하나의 전압제어지연라인을 구성하는 딜레이유닛의 갯수를 전압제어지연라인의 갯수와 곱한 수의 배수로 정의된다. 예를 들어, 도 5a의 경우는 n은 4개(하나의 전압제어지연라인을 구성하는 딜레이유닛의 갯수)와 2개(전압제어지연라인의 갯수)의 곱(=8)의 2배수인 16으로 정의되며, 도 6의 경우는 n은 4개(하나의 전압제어지연라인을 구성하는 딜레이유닛의 갯수)와 3개(전압제어지연라인의 갯수)의 곱(=12)의 2배수인 24로 정의됨을 알 수 있다.
The delay adjuster delays the reference clock by (n + 1) / n, where n is defined as a multiple of the number of delay units constituting one voltage controlled delay line multiplied by the number of voltage controlled delay lines. For example, in the case of FIG. 5A, n is set to 16, which is twice the product (= 8) of four (the number of delay units constituting one voltage control delay line) and two (the number of voltage control delay lines) In the case of Fig. 6, n is defined as 24 (= 24) times the product of four (the number of delay units constituting one voltage control delay line) and three (the number of voltage control delay lines) As shown in Fig.

본 명세서의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 명세서의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략하였다.In the following description of the embodiments of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present disclosure rather unclear.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component. And / or < / RTI > includes any combination of a plurality of related listed items or any of a plurality of related listed items.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, . On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the terms "comprises" or "having" and the like are used to specify that there is a feature, a number, a step, an operation, an element, a component or a combination thereof described in the specification, But do not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof.

또한 본 발명의 실시예에 나타나는 구성부들은 서로 다른 특징적인 기능들을 나타내기 위해 독립적으로 도시되는 것으로, 각 구성부들이 분리된 하드웨어나 하나의 소프트웨어 구성단위로 이루어짐을 의미하지 않는다. 즉, 각 구성부는 설명의 편의상 각각의 구성부로 나열하여 포함한 것으로 각 구성부 중 적어도 두 개의 구성부가 합쳐져 하나의 구성부로 이루어지거나, 하나의 구성부가 복수 개의 구성부로 나뉘어져 기능을 수행할 수 있고 이러한 각 구성부의 통합된 실시예 및 분리된 실시예도 본 발명의 본질에서 벗어나지 않는 한 본 발명의 권리범위에 포함된다.In addition, the components shown in the embodiments of the present invention are shown independently to represent different characteristic functions, which does not mean that each component is composed of separate hardware or software constituent units. That is, each constituent unit is included in each constituent unit for convenience of explanation, and at least two constituent units of the constituent units may be combined to form one constituent unit, or one constituent unit may be divided into a plurality of constituent units to perform a function. The integrated embodiments and separate embodiments of the components are also included within the scope of the present invention, unless they depart from the essence of the present invention.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries should be interpreted as having a meaning consistent with the meaning in the context of the relevant art and are to be interpreted in an ideal or overly formal sense unless explicitly defined in the present application Do not.

10: 제1-1논리합 게이트 10': 제1-2논리합 게이트
10'': 제1-3논리합 게이트 20: 제2논리합 게이트
ED: 에지 검출기(Edge Detector) DU: 딜레이 유닛(Delay Unit)10: 1st-1 OR gate 10 ': 1st-2nd OR gate
10 ": the first-third logical sum gate 20: the second logical sum gate
ED: Edge Detector DU: Delay Unit

Claims (5)

외부로부터 인가되는 기준클럭을 이용하여 복수 개 서로 다른 지연성분을 가지는 클럭을 출력하는 지연고정루프상의 다중딜레이라인 클럭생성기에 있어서,
상기 기준클럭을 딜레이시킨 후 출력하는 지연조절기와,
n개 에지검출기와 직렬로 연결되는 n개 딜레이유닛으로 구성되는 제1전압제어지연라인과,
n개 에지검출기와 직렬로 연결되는 n개 딜레이유닛으로 구성되는 제2전압제어지연라인과,
상기 제1전압제어지연라인에 포함되는 n개 딜레이유닛 중에서 첫 번째 딜레이유닛의 입력단은 상기 기준클럭과 연결되며, 상기 제2전압제어지연라인에 포함되는 n개 딜레이유닛 중에서 첫 번째 딜레이유닛의 입력단은 상기 지연조절기를 거쳐 상기 기준클럭과 연결되며,
상기 제1전압제어지연라인의 n개 에지검출기의 출력을 입력으로 하는 제1-1논리합 게이트와,
상기 제2전압제어지연라인의 n개 에지검출기의 출력을 입력으로 하는 제1-2논리합 게이트와,
상기 제1-1논리합 게이트의 출력과 상기 제1-2논리합 게이트의 출력을 입력으로 하는 제2논리합 게이트를 포함하고,
상기 지연조절기는 기준클럭을 (n+1)/n 만큼 딜레이시키며, 여기서 n은 하나의 전압제어지연라인을 구성하는 딜레이유닛의 갯수를 전압제어지연라인의 갯수와 곱한 수의 배수로 정의되는 것을 특징으로 하는 지연고정루프상의 다중딜레이라인 클럭생성기.
A multi-delay line clock generator on a delay locked loop for outputting a clock having a plurality of different delay components using a reference clock applied from the outside,
A delay adjuster for delaying and outputting the reference clock,
a first voltage control delay line consisting of n delay units connected in series with n edge detectors,
a second voltage control delay line consisting of n delay units connected in series with n edge detectors,
Wherein an input terminal of a first delay unit among n delay units included in the first voltage control delay line is connected to the reference clock and an input terminal of a first delay unit among n delay units included in the second voltage control delay line, Is connected to the reference clock via the delay adjuster,
A 1 < st > OR gate which takes as inputs the outputs of the n edge detectors of the first voltage control delay line,
A 2 < nd > OR gate which takes as inputs the outputs of the n edge detectors of the second voltage control delay line,
And a second logical sum gate that receives the output of said first logical sum gate and the output of said second logical sum gate as inputs,
The delay adjuster delays the reference clock by (n + 1) / n, where n is defined as a multiple of the number of delay units constituting one voltage control delay line multiplied by the number of voltage control delay lines. A multi-delay line clock generator on a delay locked loop.
제1항에 있어서,
상기 제1전압제어지연라인의 출력을 피드백시키는 피드백 딜레이와,
상기 기준클럭 및 상기 피드백 딜레이의 출력을 입력받은 후, 양자의 위상차를 검출하는 위상검출기와,
상기 위상검출기의 출력에 대응되는 전류를 출력하는 차지 펌프와,
상기 차지 펌프의 출력 전류에 비례하는 전압을 출력하는 루프 필터를 더 포함하는 것을 특징으로 하는 지연고정루프상의 다중딜레이라인 클럭생성기.
The method according to claim 1,
A feedback delay for feeding back the output of the first voltage control delay line,
A phase detector for receiving the reference clock and the output of the feedback delay and detecting a phase difference between the reference clock and the feedback delay,
A charge pump for outputting a current corresponding to an output of the phase detector,
Further comprising a loop filter outputting a voltage proportional to the output current of the charge pump.
제1항 또는 제2항에 있어서,
상기 제1전압제어지연라인 및 상기 제2전압제어지연라인을 구성하는 각각의 딜레이유닛은 제1인버터와, 상기 제1인버터의 출력단과 연결되는 제2인버터로 구성되며,
상기 제1전압제어지연라인에 포함되는 n개 에지검출기는 각각 상기 제1전압제어지연라인을 구성하는 각각의 딜레이유닛의 제1인버터의 입력단자와, 상기 제2전압제어지연라인을 구성하는 각각의 딜레이유닛의 제1인버터의 입력단자와 연결되어 이를 입력으로 하는 논리곱 게이트로 구성되는 것을 특징으로 하는 지연고정루프상의 다중딜레이라인 클럭생성기.
3. The method according to claim 1 or 2,
Each of the delay units constituting the first voltage control delay line and the second voltage control delay line comprises a first inverter and a second inverter connected to an output terminal of the first inverter,
The n edge detectors included in the first voltage control delay line are connected to the input terminals of the first inverter of each delay unit constituting the first voltage control delay line, And an AND gate connected to the input terminal of the first inverter of the delay unit of the delay unit.
제3항에 있어서,
상기 제2전압제어지연라인에 포함되는 n개 에지검출기는 각각 상기 제1전압제어지연라인을 구성하는 각각의 딜레이유닛의 제2인버터의 입력단자와, 상기 제2전압제어지연라인을 구성하는 각각의 딜레이유닛의 제2인버터의 입력단자와 연결되어 이를 입력으로 하는 논리곱 게이트로 구성되는 것을 특징으로 하는 지연고정루프상의 다중딜레이라인 클럭생성기.
The method of claim 3,
The n edge detectors included in the second voltage control delay line are connected to the input terminals of the second inverter of each delay unit constituting the first voltage control delay line, And an AND gate connected to the input terminal of the second inverter of the delay unit of the delay unit.
삭제delete
KR1020140121092A 2014-09-12 2014-09-12 Multi delay clock generator in delayed-locked loop KR101615711B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140121092A KR101615711B1 (en) 2014-09-12 2014-09-12 Multi delay clock generator in delayed-locked loop

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140121092A KR101615711B1 (en) 2014-09-12 2014-09-12 Multi delay clock generator in delayed-locked loop

Publications (2)

Publication Number Publication Date
KR20160031270A KR20160031270A (en) 2016-03-22
KR101615711B1 true KR101615711B1 (en) 2016-05-12

Family

ID=55644752

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140121092A KR101615711B1 (en) 2014-09-12 2014-09-12 Multi delay clock generator in delayed-locked loop

Country Status (1)

Country Link
KR (1) KR101615711B1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004328448A (en) * 2003-04-25 2004-11-18 Renesas Technology Corp Semiconductor integrated circuit device
KR100594297B1 (en) * 2004-10-12 2006-06-30 삼성전자주식회사 Delay locked loop using an oscillator obeying an external clock signal frequency and method thereof
KR101196706B1 (en) * 2009-10-29 2012-11-07 에스케이하이닉스 주식회사 Semiconductor Integrated Circuit Having Delay Locked Loop Circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004328448A (en) * 2003-04-25 2004-11-18 Renesas Technology Corp Semiconductor integrated circuit device
KR100594297B1 (en) * 2004-10-12 2006-06-30 삼성전자주식회사 Delay locked loop using an oscillator obeying an external clock signal frequency and method thereof
KR101196706B1 (en) * 2009-10-29 2012-11-07 에스케이하이닉스 주식회사 Semiconductor Integrated Circuit Having Delay Locked Loop Circuit

Also Published As

Publication number Publication date
KR20160031270A (en) 2016-03-22

Similar Documents

Publication Publication Date Title
US8952737B2 (en) Methods and systems for calibration of a delay locked loop
US9030242B2 (en) Data output timing control circuit for semiconductor apparatus
US8542044B2 (en) Semiconductor integrated circuit and method for driving the same
KR101685630B1 (en) DLL having 2-phase delay line and duty correction circuit and duty correction method thereof
US8674736B2 (en) Clock synchronization circuit
JP2020113987A (en) Signal generation circuit synchronized with clock signal and semiconductor apparatus using the same
JP2002290214A (en) Duty cycle correction circuit
US9602112B2 (en) Clock delay detecting circuit and semiconductor apparatus using the same
US10128853B2 (en) Delay locked loop circuit and integrated circuit including the same
KR101699787B1 (en) Delay-locked-loop circuit, semiconductor device and memory system having the delay-locked-loop circuit
US7154312B2 (en) Apparatus for generating internal clock signal
KR20220046104A (en) Duty correction device and method, a semiconductor appratus using the same
JP2005318507A (en) Delay fixed loop circuit
US20130088271A1 (en) Semiconductor memory device and operating method thereof
KR100861340B1 (en) Delay locked loop and method for setting a delay chain
JP4191185B2 (en) Semiconductor integrated circuit
KR20120087710A (en) Latency control circuit and control method of the same
KR101615711B1 (en) Multi delay clock generator in delayed-locked loop
US20040178836A1 (en) Synchronous mirror delay circuit and semiconductor integrated circuit device having the same
US8723570B2 (en) Delay-locked loop and method for a delay-locked loop generating an application clock
KR20140090300A (en) Latency control circuit and semiconductor memory device including the same
TWI407437B (en) Semiconductor memory device and method for driving the semiconductor memory device
US20240072810A1 (en) Clock generating circuit and semiconductor apparatus using the same
KR100495908B1 (en) Integrated circuit with improved output control signal and improved output control signal producing method
TW201624919A (en) Clock generating device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190423

Year of fee payment: 4