KR101606865B1 - Method of manufacturing integrated circuit device using photoresist pattern - Google Patents

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Abstract

포토레지스트막을 열처리한 후 노광하기 전에 포토레지스트막을 상온으로 냉각시키는 공정을 포함하는 포토레지스트 패턴 형성 방법 및 집적회로 소자의 제조 방법을 제공한다. 포토레지스트 패턴 형성 방법에서, 포토레지스트막을 1차 열처리한 후, 상온으로 냉각시킨다. 냉각된 포토레지스트막의 일부를 노광한다. 노광된 포토레지스트막을 2차 열처리한 후, 현상하여 포토레지스트 패턴을 형성한다. And a step of cooling the photoresist film to a normal temperature after the heat treatment of the photoresist film and before the exposure, and a method of manufacturing the integrated circuit element. In the photoresist pattern forming method, the photoresist film is subjected to a primary heat treatment and then cooled to room temperature. And exposes a part of the cooled photoresist film. The exposed photoresist film is subjected to a second heat treatment and then developed to form a photoresist pattern.

Description

포토레지스트 패턴을 이용하는 집적회로 소자의 제조 방법 {Method of manufacturing integrated circuit device using photoresist pattern}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method of manufacturing an integrated circuit device using a photoresist pattern,

본 발명의 기술적 사상은 집적회로 소자의 제조 방법에 관한 것으로, 특히 포토레지스트 패턴 형성 방법 및 포토레지스트 패턴을 포함하는 집적회로 소자의 제조 방법에 관한 것이다. The technical idea of the present invention relates to a method of manufacturing an integrated circuit device, and more particularly, to a method of forming a photoresist pattern and a method of manufacturing an integrated circuit device including the photoresist pattern.

반도체, MEMS (microelectromechanical systems), 마이크로머신 어플리케이션에서 다양한 포토레지스트 재료가 광범위하게 이용되고 있다. 특히, MEMS (microelectromechanical systems) 부품, MEMS 패키지, 반도체 패키지, 발광 소자, 반도체 소자 등과 같은 집적회로 소자를 제조하는 데 있어서 사용되는 각종 재료의 물성은 디바이스의 신뢰성에 영향을 준다. 따라서, 포토레지스트 재료를 집적회로 소자에 적용하는 데 있어서 디바이스의 특성을 저하시키지 않고, 안정적인 동작 특성 및 높은 신뢰성을 제공할 수 있는 기술이 필요하다. Various photoresist materials have been widely used in semiconductors, microelectromechanical systems (MEMS), and micromachined applications. In particular, the physical properties of various materials used in the manufacture of integrated circuit devices such as MEMS (microelectromechanical systems) parts, MEMS packages, semiconductor packages, light emitting devices, semiconductor devices, etc. affect the reliability of the device. Therefore, there is a need in the art for applying photoresist materials to integrated circuit devices that can provide stable operating characteristics and high reliability without degrading device characteristics.

본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 포토레지스트 패턴을 포함하는 집적회로 소자를 제조하는 과정에서 열적 스트레스로 인해 포토레지스트 패턴에 크랙(crack) 또는 마이크로크랙(microcrack)이 발생되는 불량을 억제할 수 있는 포토레지스트 패턴 형성 방법을 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and it is an object of the present invention to provide a method of fabricating an integrated circuit device including a photoresist pattern, which suppresses the occurrence of cracks or microcracks in a photoresist pattern due to thermal stress And a method for forming a photoresist pattern.

본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 열적 스트레스로 인해 포토레지스트 패턴에 크랙 또는 마이크로크랙이 발생되는 것을 억제할 수 있는 포토레지스트 패턴 형성 방법을 이용하여, 디바이스의 안정적인 동작 특성 및 높은 신뢰성을 제공할 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다. Another technical problem to be solved by the technical idea of the present invention is to provide a photoresist pattern forming method capable of suppressing generation of cracks or micro cracks in a photoresist pattern due to thermal stress, To provide a method of manufacturing an integrated circuit device capable of providing an integrated circuit device.

본 발명의 기술적 사상에 의한 포토레지스트 패턴 형성 방법에서는, 기판상에 포토레지스트 조성물을 코팅하여 포토레지스트막을 형성한다. 상기 포토레지스트막을 제1 열처리 온도에서 소프트 베이크 (soft bake)하는 1차 열처리를 수행한다. 상기 1차 열처리된 포토레지스트막을 상온으로 냉각시킨다. 상기 냉각된 포토레지스트막의 일부를 노광한다. 상기 노광된 포토레지스트막을 제2 열처리 온도에서 노광 후 베이크 (post exposure bake)하는 2차 열처리를 수행한다. 상기 포토레지스트막을 현상하여 포토레지스트 패턴을 형성한다. In the method of forming a photoresist pattern according to the technical idea of the present invention, a photoresist composition is coated on a substrate to form a photoresist film. A first heat treatment is performed to soft bake the photoresist film at a first heat treatment temperature. The first heat-treated photoresist film is cooled to room temperature. And exposes a part of the cooled photoresist film. A second heat treatment for post exposure bake the exposed photoresist film at a second heat treatment temperature is performed. The photoresist film is developed to form a photoresist pattern.

상기 1차 열처리된 포토레지스트막을 상온으로 냉각시키는 단계는 20 ℃/min 또는 그보다 더 느린 속도로 냉각시킬 수 있다. The step of cooling the primary heat treated photoresist film to ambient temperature may be cooled at a rate of 20 [deg.] C / min or less.

상기 1차 열처리 단계는 핫플레이트와, 상기 핫플레이트를 관통하여 업(up) 위치 및 다운(down) 위치 사이에서 이동 가능한 기판 지지용 핀(pins)을 구비한 열처리 시스템을 이용하여, 상기 지지용 핀이 다운 위치에 있는 상태에서 수행될 수 있다. 그리고, 상기 1차 열처리된 포토레지스트막을 상온으로 냉각시키는 단계는, 업 상태인 상기 지지용 핀에 의해 상기 기판이 지지되어, 상기 기판과 상기 핫플레이트와의 사이에 갭(gap)이 있는 상태에서 수행될 수 있다. Wherein the primary heat treatment step comprises using a hot plate and a heat treatment system having pins for supporting the substrate through the hot plate and movable between an up position and a down position, Can be performed with the pin in the down position. The step of cooling the primary heat-treated photoresist film to a normal temperature may include a step of supporting the substrate by the support pin in an up state and a gap between the substrate and the hot plate, .

상기 1차 열처리된 포토레지스트막을 상온으로 냉각시키는 단계는, 상기 1차 열처리된 포토레지스트막을 상온으로 유지되는 냉각 챔버 내에 유지시키는 단계를 포함할 수 있다. The step of cooling the primary heat treated photoresist film to ambient temperature may include maintaining the primary heat treated photoresist film in a cooling chamber maintained at normal temperature.

본 발명의 기술적 사상에 의한 포토레지스트 패턴 형성 방법에서, 상기 1차 열처리된 포토레지스트막을 상온으로 냉각시키는 단계는 상기 제1 열처리 온도보다 낮고 상온보다 높은 제1 냉각 온도 분위기 하에 유지시키는 제1 냉각 단계와, 상기 제1 냉각 단계를 거친 포토레지스트막을 상온 분위기 하에 유지시키는 제2 냉각 단계를 포함할 수 있다. 상기 제1 열처리 온도는 80 ∼ 100 ℃의 범위 내에서 선택될 수 있다. 상기 제1 냉각 온도는 55 ∼ 75 ℃의 범위 내에서 선택될 수 있다. In the method of forming a photoresist pattern according to the technical idea of the present invention, the step of cooling the first heat-treated photoresist film to a normal temperature may include a first cooling step of maintaining the first heat-treated photoresist film at a lower temperature than the first heat- And a second cooling step of keeping the photoresist film having undergone the first cooling step under a room temperature atmosphere. The first heat treatment temperature may be selected within the range of 80 to 100 ° C. The first cooling temperature may be selected within the range of 55 to 75 占 폚.

본 발명의 기술적 사상에 의한 포토레지스트 패턴 형성 방법에서, 상기 포토레지스트막을 현상하여 포토레지스트 패턴을 형성하기 전에, 상기 2차 열처리된 포토레지스트막을 상온으로 냉각시키는 단계를 더 포함할 수 있다. In the method of forming a photoresist pattern according to the technical idea of the present invention, the step of cooling the second heat-treated photoresist film to room temperature may be further performed before developing the photoresist film to form a photoresist pattern.

상기 2차 열처리된 포토레지스트막을 상온으로 냉각시키는 단계는 상기 제2 열처리 온도보다 낮고 상온보다 높은 제2 냉각 온도 분위기 하에 유지시키는 제1 냉각 단계와, 상기 제1 냉각 단계를 거친 포토레지스트막을 상온 분위기 하에 유지시키는 제2 냉각 단계를 포함할 수 있다. Wherein the step of cooling the second heat-treated photoresist film to a normal temperature includes a first cooling step of keeping the second heat-treated photoresist film under a second cooling temperature atmosphere lower than the second heat treatment temperature and higher than the normal temperature, And a second cooling step of keeping the first cooling step under the second cooling step.

본 발명의 기술적 사상에 의한 포토레지스트 패턴 형성 방법에서, 상기 포토레지스트 패턴을 상기 제2 열처리 온도보다 높은 제3 열처리 온도에서 열처리하여 상기 포토레지스트 패턴을 큐어링(curing)하는 3차 열처리 단계를 더 포함할 수 있다. 상기 3차 열처리 단계는 130 ∼ 170 ℃의 온도하에서 5 ∼ 30 분 동안 수행될 수 있다. In the method of forming a photoresist pattern according to the technical idea of the present invention, a third heat treatment step of curing the photoresist pattern by heat-treating the photoresist pattern at a third heat treatment temperature higher than the second heat treatment temperature is further performed . The third heat treatment step may be performed at a temperature of 130 to 170 ° C for 5 to 30 minutes.

본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에서는, 적어도 하나의 전자 구성품 (electronic component)을 포함하는 기판상에 상기 포토레지스트 조성물을 코팅하여 포토레지스트막을 형성한다. 상기 포토레지스트막을 제1 열처리 온도에서 소프트 베이크 (soft bake)하는 1차 열처리를 수행한다. 상기 1차 열처리된 포토레지스트막을 상온으로 냉각시킨다. 상기 냉각된 포토레지스트막의 일부를 노광한다. 상기 노광된 포토레지스트막을 제2 열처리 온도에서 노광 후 베이크 (post exposure bake)하는 2차 열처리를 수행한다. 상기 포토레지스트막을 현상하여 포토레지스트 패턴을 형성한다. In the method of manufacturing an integrated circuit device according to the technical idea of the present invention, the photoresist composition is coated on a substrate including at least one electronic component to form a photoresist film. A first heat treatment is performed to soft bake the photoresist film at a first heat treatment temperature. The first heat-treated photoresist film is cooled to room temperature. And exposes a part of the cooled photoresist film. A second heat treatment for post exposure bake the exposed photoresist film at a second heat treatment temperature is performed. The photoresist film is developed to form a photoresist pattern.

본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에서, 상기 적어도 하나의 전자 구성품은 적어도 하나의 수동 소자를 포함할 수 있다. 그리고, 상기 포토레지스트 패턴은 상기 적어도 하나의 수동 소자를 보호하기 위한 패시베이션막을 구성할 수 있다. In the method of manufacturing an integrated circuit device according to the technical idea of the present invention, the at least one electronic component may include at least one passive element. The photoresist pattern may constitute a passivation film for protecting the at least one passive element.

본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에서, 상기 적어도 하나의 전자 구성품은 복수의 그라운드 금속 패드를 포함할 수 있다. 그리고, 상기 포토레지스트 패턴은 상기 복수의 그라운드 금속 패드를 보호하기 위하여 상기 복수의 그라운드 금속 패드의 적어도 일부를 덮는 패시베이션 패턴을 구성할 수 있다. In the method of manufacturing an integrated circuit device according to the technical idea of the present invention, the at least one electronic component may include a plurality of ground metal pads. The photoresist pattern may form a passivation pattern covering at least a part of the plurality of ground metal pads to protect the plurality of ground metal pads.

상기 포토레지스트 패턴을 형성하는 단계 후, 상기 복수의 그라운드 금속 패드 및 상기 포토레지스트 패턴 위에 리플렉터를 형성하는 단계와, 상기 리플렉터 위에 LED (light-emitting diode) 칩을 실장하는 단계를 더 포함할 수 있다. After forming the photoresist pattern, a step of forming a reflector on the plurality of ground metal pads and the photoresist pattern, and a step of mounting a light-emitting diode (LED) chip on the reflector .

본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에서, 상기 적어도 하나의 전자 구성품은 그라운드 금속 패드를 포함할 수 있다. 그리고, 상기 포토레지스트 패턴은 상기 그라운드 금속 패드를 덮는 유전막을 구성할 수 있다. In the method of manufacturing an integrated circuit device according to the technical idea of the present invention, the at least one electronic component may include a ground metal pad. The photoresist pattern may constitute a dielectric layer covering the ground metal pad.

상기 포토레지스트 패턴을 형성하는 단계 후, 상기 포토레지스트 패턴 위에 도전층을 형성하여, 상기 그라운드 금속 패드, 상기 포토레지스트 패턴, 및 상기 도전층을 포함하는 커패시터를 형성하는 단계를 더 포함할 수 있다. 상기 커패시터는 전력 증폭기 (power amplifier)의 입력/출력 매칭 회로를 구성하는 DC 블록킹 커패시터일 수 있다. Forming a conductive layer on the photoresist pattern to form a capacitor including the ground metal pad, the photoresist pattern, and the conductive layer after the step of forming the photoresist pattern. The capacitor may be a DC blocking capacitor constituting an input / output matching circuit of a power amplifier.

상기 도전층을 형성하는 단계 후, 상기 도전층과 상기 그라운드 금속 패드와의 사이에 에어 스페이스 (air space)를 형성하는 단계를 더 포함할 수 있다. After forming the conductive layer, an air space may be formed between the conductive layer and the ground metal pad.

본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에서, 상기 적어도 하나의 전자 구성품은 HEMT 소자를 구성하는 복수의 게이트, 복수의 소스 패드층, 및 복수의 드레인 패드층을 포함할 수 있다. 그리고, 상기 포토레지스트 패턴은 상기 복수의 소스 패드층 중 서로 이웃하는 2 개의 소스 패드층 사이의 공간을 채우면서 상기 서로 이웃하는 2 개의 소스 패드층을 덮도록 형성될 수 있다. 또한, 상기 포토레지스트 패턴을 형성하는 단계 후, 상기 포토레지스트 패턴을 소잉 희생 패턴으로 이용하여, 상기 기판의 백사이드로부터 상기 서로 이웃하는 2 개의 소스 패드층이 오픈될 때까지 상기 기판을 다이싱(dicing)하는 단계와, 상기 기판의 백사이드로부터 상기 기판 위에 상기 2 개의 소스 패드층에 연결되는 금속층을 형성하는 단계와, 상기 포토레지스트 패턴을 따라 상기 금속층을 다이싱하여 상기 기판을 복수의 다이(die)로 분리하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계를 더 포함할 수 있다. In the method of manufacturing an integrated circuit device according to the technical idea of the present invention, the at least one electronic component may include a plurality of gates constituting the HEMT device, a plurality of source pad layers, and a plurality of drain pad layers. The photoresist pattern may be formed to cover two neighboring source pad layers while filling a space between two adjacent source pad layers among the plurality of source pad layers. Further, after the step of forming the photoresist pattern, the photoresist pattern is used as a sawing sacrifice pattern to dice the substrate from the backside of the substrate until the two adjacent source pad layers are opened Forming a metal layer on the substrate from the backside of the substrate to the two source pad layers; dicing the metal layer along the photoresist pattern to form a plurality of die, , And removing the photoresist pattern.

본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에서, 상기 적어도 하나의 전자 구성품은 대역통과 여파기(band pass filter), 전력 분리기 (power divider), 방향성 결합기 (directional coupler), 또는 발룬 (balun)의 일부를 구성할 수 있다. In the method of manufacturing an integrated circuit device according to the technical idea of the present invention, the at least one electronic component may be a band pass filter, a power divider, a directional coupler, or a balun, As shown in FIG.

본 발명의 기술적 사상에 의한 포토레지스트 패턴 형성 방법에 의하면, 포토레지스트 패턴 형성을 위한 포토레지스트막의 열처리 공정 후, 노광 공정을 수행하기 전에, 상기 열처리된 포토레지스트막에 대하여 냉각 공정을 수행하여 포토레지스트막 내의 폴리머 체인의 재조직을 유도함으로써 포토레지스트막에서의 열적 스트레스가 완화될 수 있다. 따라서, 현상 공정을 거쳐 포토레지스트 패턴이 형성된 후, 상기 포토레지스트 패턴에서 열적 스트레스로 인한 크랙 또는 마이크로크랙이 발생되는 현상을 억제할 수 있으며, 이와 같은 방법에 의해 형성된 포토레지스트 패턴을 포함하는 집적회로 소자에서, 디바이스의 안정적인 동작 특성 및 높은 신뢰성을 제공할 수 있다. According to the method of forming a photoresist pattern according to the technical idea of the present invention, after the heat treatment process of the photoresist film for forming the photoresist pattern, the heat treatment of the heat treated photoresist film is performed before the exposure process, The thermal stress in the photoresist film can be alleviated by inducing reorganization of the polymer chain in the film. Therefore, after the photoresist pattern is formed through the development process, it is possible to suppress the occurrence of cracks or microcracks due to thermal stress in the photoresist pattern. In addition, the integrated circuit In the device, stable operation characteristics and high reliability of the device can be provided.

또한, 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 따르면, 본 발명의 기술적 사상에 의한 방법에 의해 형성된 포토레지스트 패턴을 집적회로 소자를 구성하는 전자 구성품을 보호하기 위한 패시베이션층, 커패시터를 구성하는 유전막, 기판의 다이싱 공정에서 이용되는 소잉 희생 패턴 등 다양한 응용 분야에 채용함으로써, 비교적 낮은 공정 단가로 전기적 특성 및 신뢰도가 향상된 집적회로 소자를 구현할 수 있다. According to the manufacturing method of the integrated circuit device according to the technical idea of the present invention, the photoresist pattern formed by the method according to the technical idea of the present invention is used as a passivation layer for protecting the electronic components constituting the integrated circuit device, It is possible to realize an integrated circuit device having improved electrical characteristics and reliability at a relatively low process cost by employing the dielectric film in various applications such as a dielectric film to be formed and a sowing sacrifice pattern used in a dicing process of the substrate.

도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 포토레지스트 패턴 형성 방법을 설명하기 위한 플로차트이다.
도 2a 내지 도 2h는 도 1에서 예시한 포토레지스트 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3은 본 발명의 기술적 사상에 의한 일 실시예에 따른 포토레지스트 패턴 형성 방법에 따라 1차 열처리 후 포토레지스트막의 냉각 공정을 수행하기 위한 예시적인 방법을 설명하기 위한 플로차트이다.
도 4는 본 발명의 기술적 사상에 의한 일 실시예에 따른 포토레지스트 패턴 형성 방법에 따라 1차 열처리 후 포토레지스트막을 상온으로 냉각시키기 위한 예시적인 방법을 설명하기 위한 그래프이다.
도 5는 본 발명의 기술적 사상에 의한 일 실시예에 따른 포토레지스트 패턴 형성 방법에 따라 2차 열처리 후 포토레지스트막의 냉각 공정을 수행하기 위한 예시적인 방법을 설명하기 위한 플로차트이다.
도 6은 본 발명의 기술적 사상에 의한 일 실시예에 따른 포토레지스트 패턴 형성 방법에 따라 2차 열처리 후 포토레지스트막을 상온으로 냉각시키기 위한 예시적인 방법을 설명하기 위한 그래프이다.
도 7a 내지 도 7j는 본 발명의 기술적 사상에 의한 일 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8a 내지 도 8f는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9a 내지 도 12b는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 9a, 도 10a, 도 11a 및 도 12a는 각각 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도이고, 도 9b, 도 10b, 도 11b 및 도 12b는 각각 도 9a, 도 10a, 도 11a 및 도 12a의 X - X' 선 단면도이다.
도 13a 내지 도 13d는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. FIG. 1 is a flowchart illustrating a method of forming a photoresist pattern according to an embodiment of the present invention. Referring to FIG.
2A to 2H are cross-sectional views illustrating a method of forming a photoresist pattern illustrated in FIG. 1 according to a process sequence.
FIG. 3 is a flowchart illustrating an exemplary method for performing a cooling process of a photoresist film after a first heat treatment according to a method of forming a photoresist pattern according to an embodiment of the present invention. Referring to FIG.
4 is a graph for explaining an exemplary method for cooling a photoresist film to a normal temperature after a first heat treatment according to a method of forming a photoresist pattern according to an embodiment of the present invention.
FIG. 5 is a flowchart illustrating an exemplary method for performing a cooling process of a photoresist film after a second heat treatment according to a method of forming a photoresist pattern according to an embodiment of the present invention. Referring to FIG.
6 is a graph for explaining an exemplary method for cooling the photoresist film to a normal temperature after the second heat treatment according to the method of forming a photoresist pattern according to an embodiment of the present invention.
7A to 7J are cross-sectional views illustrating a method of fabricating an integrated circuit device according to an embodiment of the present invention.
8A to 8F are cross-sectional views illustrating a method of fabricating an integrated circuit device according to another embodiment of the present invention.
FIGS. 9A to 12B are views illustrating a method of manufacturing an integrated circuit device according to another embodiment of the present invention. FIGS. 9A, 10A, 11A, and 12A are cross- 9B, 10B, 11B, and 12B are cross-sectional views taken along line X-X 'of FIGS. 9A, 10A, 11A, and 12A, respectively. Sectional view.
13A to 13D are cross-sectional views illustrating a method of fabricating an integrated circuit device according to another embodiment of the present invention.

이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numerals are used for the same constituent elements in the drawings, and a duplicate description thereof will be omitted.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. Embodiments of the present invention will now be described more fully hereinafter with reference to the accompanying drawings, in which exemplary embodiments of the invention are shown. These embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. The present invention is not limited to the following embodiments. Rather, these embodiments are provided so that this disclosure will be more thorough and complete, and will fully convey the concept of the invention to those skilled in the art.

본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.Although the terms first, second, etc. are used herein to describe various elements, regions, layers, regions and / or elements, these elements, components, regions, layers, regions and / It should not be limited by. These terms do not imply any particular order, top, bottom, or top row, and are used only to distinguish one member, region, region, or element from another member, region, region, or element. Thus, a first member, region, region, or element described below may refer to a second member, region, region, or element without departing from the teachings of the present invention. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.

달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.Unless otherwise defined, all terms used herein have the same meaning as commonly understood by one of ordinary skill in the art to which the inventive concept belongs, including technical terms and scientific terms. In addition, commonly used, predefined terms are to be interpreted as having a meaning consistent with what they mean in the context of the relevant art, and unless otherwise expressly defined, have an overly formal meaning It will be understood that it will not be interpreted.

어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.If certain embodiments are otherwise feasible, the particular process sequence may be performed differently from the sequence described. For example, two processes that are described in succession may be performed substantially concurrently, or may be performed in the reverse order to that described.

첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. In the accompanying drawings, for example, variations in the shape shown may be expected, depending on manufacturing techniques and / or tolerances. Accordingly, embodiments of the present invention should not be construed as limited to any particular shape of the regions shown herein, but should include variations in shape resulting from, for example, manufacturing processes.

도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 포토레지스트 패턴 형성 방법을 설명하기 위한 플로차트이다. FIG. 1 is a flowchart illustrating a method of forming a photoresist pattern according to an embodiment of the present invention. Referring to FIG.

도 2a 내지 도 2h는 도 1에서 예시한 포토레지스트 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 2A to 2H are cross-sectional views illustrating a method of forming a photoresist pattern illustrated in FIG. 1 according to a process sequence.

도 1 및 도 2a를 참조하면, 공정 10A에서, 기판(110)상에 포토레지스트 조성물을 코팅하여 포토레지스트막(120)을 형성한다. Referring to FIGS. 1 and 2A, in a process 10A, a photoresist composition is coated on a substrate 110 to form a photoresist film 120. Next, as shown in FIG.

일부 실시예들에서, 상기 기판(110)은 반도체 기판으로 이루어질 수 있다. 예를 들면, 상기 기판(110)은 Si (silicon), Ge (germanium), 또는 SiGe (silicon germanium), SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)와 같은 반도체를 포함할 수 있다. 다른 일부 실시예들에서, 상기 기판(110)은 사파이어 (Al2O3), 산화 갈륨 (Ga2O3), 산화리튬갈륨 (LiGaO2), 산화리튬알루미늄 (LiAlO2), 또는 산화마그네슘알루미늄 (MgAl2O4)으로 이루어질 수 있다. 그러나, 상기 기판(110)의 구성 재료는 상기 예시한 바에 한정되는 것은 아니다. In some embodiments, the substrate 110 may be a semiconductor substrate. For example, the substrate 110 may be formed of a material selected from the group consisting of silicon (Si), germanium (Ge), silicon germanium (SiGe), silicon carbide (SiC), gallium arsenide (GaAs), indium arsenide ). ≪ / RTI > In some other embodiments, the substrate 110 may be formed of a material selected from the group consisting of sapphire (Al 2 O 3 ), gallium oxide (Ga 2 O 3 ), lithium gallium oxide (LiGaO 2 ), lithium aluminum oxide (LiAlO 2 ) (MgAl 2 O 4 ). However, the constituent material of the substrate 110 is not limited to the above example.

상기 포토레지스트막(120)은 네가티브 톤 (negative tone) 포토레지스트 또는 포지티브 톤 (positive tone) 포토레지스트로 이루어질 수 있다. The photoresist film 120 may be formed of a negative tone photoresist or a positive tone photoresist.

상기 포토레지스트막(120)이 네가티브 톤 포토레지스트로 이루어지는 경우, 상기 포토레지스트막(120)은 SU-8 (등록상표) 시리즈의 에폭시 계열 물질, KMPR (등록상표) 시리즈의 에폭시 계열 물질 등으로 이루어지는 네가티브형 포토레지스트 재료로부터 얻어질 수 있다. 예를 들면, SU-8 시리즈의 에폭시 계열의 포토레지스트 조성물로서, 미국 소재 회사인 마이크로켐 코포레이션(MicroChem Corporation), 및 스위스 소재 회사인 제르스텔텍 엔지니어링 솔루션스 (Gersteltec Engineering Solutions)로부터 시판되는 것을 사용할 수 있으나, 이에 한정되는 것은 아니다. When the photoresist film 120 is made of a negative tone photoresist, the photoresist film 120 is formed of an epoxy-based material of SU-8 (registered trademark) series, an epoxy-based material of KMPR (registered trademark) Can be obtained from a negative type photoresist material. For example, epoxy-based photoresist compositions of the SU-8 series may be available from MicroChem Corporation, a US company, and Gersteltec Engineering Solutions, a Swiss company, However, the present invention is not limited thereto.

상기 포토레지스트막(120)이 포지티브 톤 포토레지스트로 이루어지는 경우, 상기 포토레지스트막(120)은 산의 작용에 의해 극성이 증가하는 수지를 포함할 수 있다. 예를 들면, 포토레지스트막(120)은 산 분해성 보호기를 포함하는 수지와, PAG (photoacid generator)를 포함하는 화학증폭형 포토레지스트로 이루어질 수 있다. 상기 감광성 폴리머는 (메트)아크릴레이트계 폴리머를 포함할 수 있다. 상기 (메트)아크릴레이트계 폴리머는 지방족 (메트)아크릴레이트계 폴리머일 수 있다. 예를 들면, 상기 감광성 폴리머는 폴리메틸메타크릴레이트 (polymethylmethacrylate, PMMA), 폴리(t-부틸메타크릴레이트) (poly(t-butylmethacrylate)), 폴리(메타크릴산)(poly(methacrylic acid)), 폴리(노보닐메타크릴레이트) (poly(norbornylmethacrylate)), (메트)아크릴레이트계 폴리머 등과 같은 반복 단위들의 이원 또는 삼원 공중합체, 또는 이들의 혼합물일 수 있다. 예를 들면, 상기 포토레지스트막(120)은 PMMA (polymethyl methacrylate) 계열의 레지스트로 이루어질 수 있다. When the photoresist film 120 is formed of a positive tone photoresist, the photoresist film 120 may include a resin whose polarity increases due to the action of an acid. For example, the photoresist film 120 may be composed of a resin containing an acid-decomposable protecting group and a chemically amplified photoresist including a photoacid generator (PAG). The photosensitive polymer may include a (meth) acrylate-based polymer. The (meth) acrylate-based polymer may be an aliphatic (meth) acrylate-based polymer. For example, the photosensitive polymer may be selected from the group consisting of polymethylmethacrylate (PMMA), poly (t-butylmethacrylate), poly (methacrylic acid) , Poly (norbornylmethacrylate), poly (norbornylmethacrylate), (meth) acrylate-based polymers, and the like, or a mixture thereof. For example, the photoresist film 120 may be a polymethyl methacrylate (PMMA) type resist.

상기 포토레지스트막(120)을 형성하기 위하여, 딥코팅(deep coating), 스핀코팅(spin coating), 스프레이(spray), 브러시 코팅(brush coating), 닥터 블레이딩, 스크린 프린팅 등의 방법을 이용할 수 있으나, 이에 한정되는 것은 아니다. In order to form the photoresist film 120, a method such as deep coating, spin coating, spraying, brush coating, doctor blading, screen printing and the like can be used However, the present invention is not limited thereto.

도 1 및 도 2b를 참조하면, 공정 10B에서, 상기 포토레지스트막(120)을 제1 열처리 온도에서 소프트 베이크 (soft bake)하는 1차 열처리 공정을 수행한다. Referring to FIGS. 1 and 2B, in step 10B, the photoresist film 120 is subjected to a first heat treatment process for soft bake at a first heat treatment temperature.

일부 실시예들에서, 상기 포토레지스트막(120)을 1차 열처리하기 위하여, 케미칼 후드 (chemical hood) 내에 설치된 열처리 시스템(140)을 이용할 수 있다. 상기 열처리 시스템(140)은 핫플레이트 (hot plate)(142)와, 상기 핫플레이트(142)를 관통하여 업(up) 위치 및 다운(down) 위치 사이에서 이동 가능한 기판 지지용 핀(pins)(144)을 구비할 수 있으며, 상기 포토레지스트막(120)의 1차 열처리는 상기 지지용 핀(144)이 다운 위치에 있고, 상기 기판(110)이 상기 핫플레이트(142)에 접해 있는 상태에서 수행될 수 있다. In some embodiments, a heat treatment system 140 installed in a chemical hood can be used to first heat treat the photoresist film 120. The heat treatment system 140 includes a hot plate 142 and pins for substrate support that are movable between an up position and a down position through the hot plate 142 The first heat treatment of the photoresist film 120 may be performed in a state where the supporting pin 144 is in the down position and the substrate 110 is in contact with the hot plate 142 .

상기 1차 열처리 공정시 온도 및 시간은 포토레지스트막(120)의 구성 성분, 포토레지스트막(120)의 두께 등을 고려하여 결정될 수 있다. 상기 1차 열처리 공정은 약 60 ∼ 120 ℃의 온도 하에서 수행될 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 소프트 베이크 공정은 약 65 ℃에서 약 5 분 동안 수행되는 제1 소프트 베이크 공정과, 약 95 ℃에서 약 20 분 동안 수행되는 제2 소프트 베이크 공정을 포함할 수 있다. The temperature and time in the first heat treatment process may be determined in consideration of the constituent components of the photoresist film 120, the thickness of the photoresist film 120, and the like. The primary heat treatment may be performed at a temperature of about 60 to 120 ° C, but is not limited thereto. For example, the soft-bake process may include a first soft-bake process performed at about 65 ° C for about 5 minutes and a second soft-bake process performed at about 95 ° C for about 20 minutes.

도 1 및 도 2c를 참조하면, 공정 10C에서, 상기 1차 열처리된 포토레지스트막(120)을 상온으로 냉각시킨다. Referring to Figs. 1 and 2C, in step 10C, the first heat-treated photoresist film 120 is cooled to room temperature.

본 명세서에서, 용어 "상온"이라 함은 달리 정의하지 않는 한 약 15 ∼ 25 ℃의 범위 내의 온도를 의미한다. As used herein, the term "ambient temperature" means a temperature within the range of about 15 to 25 DEG C, unless otherwise defined.

상기 1차 열처리된 포토레지스트막(120)을 상온으로 냉각시키는데 있어서, 냉각 속도는 비교적 느리게 설정될 수 있다. 예를 들면, 상기 1차 열처리된 포토레지스트막(120)은 약 20 ℃/min, 또는 그보다 더 느린 속도로 냉각될 수 있다. In cooling the primary heat treated photoresist film 120 to room temperature, the cooling rate may be set to be relatively slow. For example, the primary heat treated photoresist film 120 may be cooled at a rate of about 20 [deg.] C / min, or even slower.

공정 10C에 따라 포토레지스트막(120)을 상온으로 냉각시키기 위하여, 도 2c에 예시한 바와 같이, 업 상태인 지지용 핀(144)에 의해 상기 기판(110)이 지지되어, 상기 기판(110)과 상기 핫플레이트와의 사이에 갭(GAP)이 있는 상태에서 수행될 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 상기 1차 열처리된 포토레지스트막(120)을 상온으로 냉각시키기 위하여, 상기 1차 열처리된 포토레지스트막을 상온으로 유지되는 냉각 챔버 내에 소정 시간, 예들 들면 약 2 ∼ 4 분 동안 유지시키는 공정을 수행할 수도 있다. In order to cool the photoresist film 120 to a normal temperature according to the process 10C, the substrate 110 is supported by the support pins 144 in an up state, as illustrated in FIG. 2C, And a gap (GAP) is present between the hot plate and the hot plate. However, the technical idea of the present invention is not limited thereto. For example, in order to cool the primary heat-treated photoresist film 120 to room temperature, the primary heat-treated photoresist film is held in a cooling chamber maintained at a normal temperature for a predetermined time, for example, about 2 to 4 minutes Process may be performed.

공정 10B에서 포토레지스트막(120)이 1차 열처리되는 동안, 상기 포토레지스트막(120)을 구성하는 폴리머들의 특성이 변화될 수 있으며, 공정 10C에 따라 포토레지스트막(120)을 비교적 느린 속도로 냉각시키는 동안, 포토레지스트막(120)을 구성하는 폴리머들의 체인 구조가 재조직될 수 있다. 이에 따라 냉각 과정을 거치는 동안 상기 포토레지스트막(120) 내에서의 열적 스트레스가 완화될 수 있다. 이와 같이, 포토레지스트막(120)에서의 열적 스트레스를 완화함으로써, 상기 포토레지스트막(120)의 적어도 일부가 집적회로 소자의 최종 제품에 남게 될 때, 상기 포토레지스트막(120)에 크랙 또는 마이크로크랙이 발생되는 것을 방지할 수 있다. 포토레지스트막(120)의 냉각 속도가 느릴수록 최종 제품에서의 크랙 또는 마이크로크랙 발생 가능성이 낮아질 수 있으며, 크랙이 발생하더라도 크랙의 최대 사이즈가 감소될 수 있다. During the first heat treatment of the photoresist film 120 in the process 10B, the characteristics of the polymers constituting the photoresist film 120 may be changed, and the photoresist film 120 may be removed at a relatively slow rate During cooling, the chain structure of the polymers constituting the photoresist film 120 can be reorganized. Accordingly, the thermal stress in the photoresist film 120 can be alleviated during the cooling process. As such, by relaxing the thermal stress in the photoresist film 120, when at least a portion of the photoresist film 120 remains in the final product of the integrated circuit device, the photoresist film 120 is cracked or micro- Cracks can be prevented from being generated. The slower the cooling rate of the photoresist film 120, the lower the possibility of occurrence of cracks or micro cracks in the final product, and the maximum size of the cracks can be reduced even if cracks occur.

도 3은 도 1의 공정 10C에 따라 포토레지스트막(120)을 상온으로 냉각시키기 위한 예시적인 방법을 설명하기 위한 플로차트이다. FIG. 3 is a flowchart for explaining an exemplary method for cooling the photoresist film 120 to room temperature according to the process 10C of FIG.

도 4는 도 1의 공정 10C에 따라 포토레지스트막(120)을 상온으로 냉각시키기 위한 예시적인 방법을 설명하기 위한 그래프이다. FIG. 4 is a graph for explaining an exemplary method for cooling the photoresist film 120 to room temperature according to the process 10C of FIG.

도 3 및 도 4를 참조하면, 상기 1차 열처리된 포토레지스트막(120)을 상온으로 냉각시키는 공정은 상기 제1 열처리 온도(T1)보다 낮고 상온보다 높은 제1 냉각 온도(CT1) 분위기 하에 유지시켜 상기 제1 냉각 온도(CT1)까지 냉각시키는 제1 냉각 공정(공정 10C1)과, 상기 제1 냉각 공정(공정 10C1)을 거친 포토레지스트막(120)을 상온 분위기 하에 유지시켜 상온까지 냉각시키는 제2 냉각 공정(공정 10C2)을 포함할 수 있다. 필요에 따라, 상기 제1 냉각 공정(공정 10C1)과 상기 제2 냉각 공정(공정 10C2)과의 사이에, 포토레지스트막(120)의 온도를 일정하게 유지시키는 항온 공정(CNST1)을 더 포함할 수 있다. 상기 항온 공정(CNST1)은 생략 가능하다. 3 and 4, the step of cooling the first heat-treated photoresist film 120 to a normal temperature may be performed while keeping the first heat treatment temperature T1 lower than the first heat treatment temperature CT1, A first cooling step (step 10C1) of cooling the photoresist film 120 to the first cooling temperature CT1 and a second cooling step (step 10C2) of cooling the photoresist film 120 to a room temperature 2 cooling process (process 10C2). (CNST1) for keeping the temperature of the photoresist film 120 constant between the first cooling step (step 10C1) and the second cooling step (step 10C2), if necessary . The constant temperature process (CNST1) may be omitted.

상기 제1 열처리 온도(T1)는 약 80 ∼ 100 ℃의 범위 내에서 선택될 수 있다. 상기 제1 냉각 온도(CT1)는 약 55 ∼ 75 ℃의 범위 내에서 선택될 수 있다. The first heat treatment temperature (T1) may be selected within a range of about 80 to 100 ° C. The first cooling temperature (CT1) may be selected within the range of about 55 to 75 ° C.

도 1 및 도 2d를 참조하면, 공정 10D에서, 상기 냉각된 포토레지스트막(120)의 일부를 노광하여, 노광 영역(120A)과 비노광 영역(120B)으로 구분한다. Referring to FIGS. 1 and 2D, in step 10D, a part of the cooled photoresist film 120 is exposed to separate into an exposure area 120A and a non-exposure area 120B.

복수의 차광 영역 (light shielding area)(LS) 및 복수의 투광 영역 (light transmitting area)(LT)을 가지는 포토마스크(150)를 상기 기판(110)상의 소정의 위치에 얼라인하고, 상기 포토마스크(150)의 복수의 투광 영역(LT)을 통해 상기 포토레지스트막(120)의 노광 영역(120A)을 소정의 도즈(D)의 빛으로 노광하는 노광 공정을 행할 수 있다.  Aligning a photomask 150 having a plurality of light shielding areas LS and a plurality of light transmitting areas LT at predetermined positions on the substrate 110, The exposure step of exposing the exposure region 120A of the photoresist film 120 to light of a predetermined dose D through a plurality of light transmitting regions LT of the substrate 150 can be performed.

상기 포토마스크(150)는 투명 기판(152)과, 상기 투명 기판(152) 위에서 복수의 차광 영역(LS)에 형성된 복수의 차광 패턴(154)을 포함할 수 있다. 상기 투명 기판(152)은 석영으로 이루어질 수 있다. 상기 복수의 차광 패턴(154)은 Cr으로 이루어질 수 있다. 상기 복수의 차광 패턴(154)에 의해 상기 투광 영역(LT)이 정의될 수 있다. The photomask 150 may include a transparent substrate 152 and a plurality of light shielding patterns 154 formed on a plurality of light shielding regions LS on the transparent substrate 152. The transparent substrate 152 may be made of quartz. The plurality of light shielding patterns 154 may be made of Cr. The light-transmitting region LT may be defined by the plurality of light-shielding patterns 154.

상기 노광 공정에서는 다양한 노광 파장을 가지는 조사선을 이용할 수 있다. 일부 실시예들에서, 상기 노광 공정은 i-line (365 nm), KrF (Kripton Fluoride) 엑시머 레이저 (파장: 248 nm), ArF (Argon Fluoride) 엑시머 레이저 (파장: 193 nm), EUV (13.5 nm), 또는 157 nm의 노광 파장을 이용하여 행해질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다. 예를 들면, 상기 포토레지스트막(120)이 SU-8 계열의 물질로 이루어지는 경우, 상기 노광 공정은 i-line (365 nm)을 사용하여 약 200 ∼ 550 mJ/cm2의 도즈로 수 초 내지 수 십 초 동안 수행될 수 있다. In the exposure step, radiation having various exposure wavelengths can be used. In some embodiments, the exposure process may be an i-line (365 nm), KrF (Krypton Fluoride) excimer laser (wavelength: 248 nm), ArF (Argon Fluoride) excimer laser (wavelength: 193 nm) ), Or an exposure wavelength of 157 nm, but the present invention is not limited thereto. For example, when the photoresist film 120 is made of an SU-8 material, the exposure process may be performed at a dose of about 200 to 550 mJ / cm 2 using an i-line (365 nm) Can be performed for several tens of seconds.

도 1 및 도 2e를 참조하면, 공정 10E에서, 상기 노광된 포토레지스트막(120)을 제2 열처리 온도에서 노광 후 베이크 (post exposure bake: PEB) 공정을 수행하기 위한 2차 열처리 공정을 수행한다. Referring to FIGS. 1 and 2E, in step 10E, a second heat treatment process for performing a post exposure bake (PEB) process at the second heat treatment temperature is performed on the exposed photoresist film 120 .

상기 2차 열처리 공정을 수행하기 위하여, 핫플레이트(142) 및 기판 지지용 핀(144)을 구비하는 열처리 시스템(140)을 이용할 수 있다. 상기 2차 열처리 공정은 약 60 ∼ 120 ℃의 온도 하에서 수행될 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 2차 열처리 공정은 약 95 ℃에서 약 2 분 동안 수행될 수 있다. In order to perform the secondary heat treatment process, a heat treatment system 140 having a hot plate 142 and a substrate supporting pin 144 may be used. The secondary heat treatment may be performed at a temperature of about 60 to 120 ° C, but is not limited thereto. For example, the secondary heat treatment process may be performed at about 95 캜 for about 2 minutes.

도 1 및 도 2f를 참조하면, 공정 10F에서, 상기 2차 열처리된 포토레지스트막(120)을 상온으로 냉각시킨다. Referring to Figs. 1 and 2F, in the step 10F, the secondary heat-treated photoresist film 120 is cooled to room temperature.

상기 2차 열처리된 포토레지스트막(120)을 상온으로 냉각시키는데 있어서, 냉각 속도는 비교적 느리게 설정될 수 있다. 공정 10E에 따른 냉각 공정은 도 1 및 도 2c를 참조하여 설명한 냉각 공정에 대하여 설명한 바와 대체로 유사하다. In cooling the secondary heat treated photoresist film 120 to room temperature, the cooling rate may be set to be relatively slow. The cooling process according to process 10E is substantially similar to that described for the cooling process described with reference to Figs. 1 and 2C.

공정 10F에 따라 포토레지스트막(120)을 상온으로 냉각시키기 위하여, 도 2f에 예시한 바와 같이, 업 상태인 지지용 핀(144)에 의해 상기 기판(110)이 지지되어, 상기 기판(110)과 상기 핫플레이트와의 사이에 갭(GAP)이 있는 상태에서 수행될 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 상기 2차 열처리된 포토레지스트막(120)을 상온으로 냉각시키기 위하여, 상기 2차 열처리된 포토레지스트막을 상온으로 유지되는 냉각 챔버 내에 소정 시간, 예들 들면 약 2 ∼ 4 분 동안 유지시키는 공정을 수행할 수도 있다. In order to cool the photoresist film 120 to a normal temperature according to the process 10F, the substrate 110 is supported by the support pins 144 in an up state, as illustrated in FIG. 2F, And a gap (GAP) is present between the hot plate and the hot plate. However, the technical idea of the present invention is not limited thereto. For example, in order to cool the secondary heat-treated photoresist film 120 to a normal temperature, the secondary heat-treated photoresist film is held in a cooling chamber maintained at a normal temperature for a predetermined time, for example, about 2 to 4 minutes Process may be performed.

공정 10E에 따라 포토레지스트막(120)을 비교적 느린 속도로 냉각시키는 동안 상기 포토레지스트막(120) 내에서의 열적 스트레스가 완화될 수 있다. 따라서, 상기 포토레지스트막(120)의 적어도 일부가 집적회로 소자의 최종 제품에 남게 될 때, 상기 포토레지스트막(120)에 크랙 또는 마이크로크랙이 발생되는 것을 억제할 수 있으며, 크랙이 발생되더라도 크랙의 최대 사이즈를 감소시킬 수 있다. The thermal stress in the photoresist film 120 can be relaxed while the photoresist film 120 is cooled at a relatively slow rate in accordance with the process 10E. Therefore, when at least a part of the photoresist film 120 remains in the final product of the integrated circuit device, generation of cracks or micro cracks in the photoresist film 120 can be suppressed, and even if cracks are generated, Can be reduced.

도 5는 도 1의 공정 10F에 따라 2차 열처리된 포토레지스트막(120)의 냉각 공정을 수행하기 위한 예시적인 방법을 설명하기 위한 플로차트이다. FIG. 5 is a flowchart for explaining an exemplary method for performing the cooling process of the second heat-treated photoresist film 120 according to the process 10F of FIG.

도 6은 상기 2차 열처리된 포토레지스트막(120)을 상온으로 냉각시키기 위한 예시적인 방법을 설명하기 위한 그래프이다. 6 is a graph for explaining an exemplary method for cooling the second heat-treated photoresist film 120 to room temperature.

도 5 및 도 6을 참조하면, 상기 2차 열처리된 포토레지스트막(120)을 상온으로 냉각시키는 공정은 상기 제2 열처리 온도(T2)보다 낮고 상온보다 높은 제2 냉각 온도(CT2) 분위기 하에 유지시켜 상기 제2 냉각 온도(CT2)까지 냉각시키는 제1 냉각 공정(공정 10F1)과, 상기 제1 냉각 공정(공정 10F1)을 거친 포토레지스트막(120)을 상온 분위기 하에 유지시켜 상온까지 냉각시키는 제2 냉각 공정(공정 10F2)을 포함할 수 있다. 필요에 따라, 상기 제1 냉각 공정(공정 10F1)과 상기 제2 냉각 공정(공정 10F2)과의 사이에, 포토레지스트막(120)의 온도를 일정하게 유지시키는 항온 공정(CNST2)을 더 포함할 수 있다. 상기 항온 공정(CNST2)은 생략 가능하다. 5 and 6, the step of cooling the second heat-treated photoresist film 120 to a normal temperature is performed in a second cooling temperature (CT2) lower than the second heat treatment temperature (T2) A first cooling step (step 10F1) of cooling the photoresist film (120) through the first cooling step (step 10F1) to a temperature of room temperature 2 cooling process (Process 10F2). (CNST2) for keeping the temperature of the photoresist film 120 constant between the first cooling step (step 10F1) and the second cooling step (step 10F2), if necessary . The constant temperature process (CNST2) may be omitted.

상기 제2 열처리 온도(T2)는 약 80 ∼ 100 ℃의 범위 내에서 선택될 수 있다. 상기 제2 냉각 온도(CT2)는 약 55 ∼ 75 ℃의 범위 내에서 선택될 수 있다. The second heat treatment temperature (T2) may be selected within a range of about 80 to 100 ° C. The second cooling temperature CT2 may be selected within a range of about 55 to 75 占 폚.

도 1 및 도 2g를 참조하면, 공정 10G에서, 상기 2차 열처리 공정을 거친 포토레지스트막(120)을 현상하여 포토레지스트 패턴(120P)을 형성한다. Referring to FIGS. 1 and 2G, in the step 10G, the photoresist film 120 having been subjected to the second heat treatment process is developed to form a photoresist pattern 120P.

도 2g에는 네가티브 톤 현상을 수행하여, 현상 후 포토레지스트막(120)의 비노광 영역(120B)이 제거되고 노광 영역(120A)이 남아 있는 결과물을 예시하였다. 그러나, 본 발명은 이에 한정되지 않는다. 본 발명의 기술적 사상의 범위 내에서, 상기 포토레지스트막(120)을 포지티브 톤 현상하여, 노광 영역(120A)이 제거되고 비노광 영역(120B)이 남아 있도록 할 수도 있다. FIG. 2G illustrates a result of performing the negative tone development so that the non-exposed region 120B of the photoresist film 120 after development is removed and the exposed region 120A remains. However, the present invention is not limited thereto. Within the scope of the present invention, the photoresist film 120 may be subjected to positive tone development so that the exposed region 120A is removed and the non-exposed region 120B remains.

상기 포토레지스트막(120)이 SU-8 계열의 물질로 이루어지는 경우, 공정 10G에서의 현상 공정을 수행하기 위하여, 현상액으로서 PM-아세테이트 (1-Methoxy-2-propanol acetate), TMAH (tetramethyl ammonium hydroxide) 수용액, KOH, 또는 이들의 조합을 사용할 수 있으나, 본 발명의 기술적 사상의 범위 내에서 다양한 종류의 현상액을 사용할 수 있다. In the case where the photoresist film 120 is made of SU-8 material, in order to carry out the developing process in the step 10G, a developer such as 1-Methoxy-2-propanol acetate (PMMA), tetramethyl ammonium hydroxide ) Aqueous solution, KOH, or a combination thereof may be used. However, various kinds of developers may be used within the scope of the technical idea of the present invention.

공정 10G에서의 현상 공정 후, IPA (isopropyl alcohol) 세정 및 DIW (deionized water) 세정을 순차적으로 수행할 수 있다. After the developing step in step 10G, IPA (isopropyl alcohol) cleaning and DIW (deionized water) cleaning can be sequentially performed.

도 1 및 도 2h를 참조하면, 공정 10H에서, 포토레지스트 패턴(120P)을 공정 10E에서의 제2 열처리 온도보다 높은 제3 열처리 온도에서 열처리하여, 상기 포토레지스트 패턴(120P)을 큐어링(curing)하기 위한 3차 열처리 공정을 수행한다. Referring to FIGS. 1 and 2H, in the step 10H, the photoresist pattern 120P is heat-treated at a third heat treatment temperature higher than the second heat treatment temperature in the step 10E to cure the photoresist pattern 120P ) Is carried out.

일부 실시예들에서, 상기 3차 열처리 공정은 약 130 ∼ 170 ℃의 온도하에서 약 5 ∼ 30 분 동안 수행될 수 있다. In some embodiments, the third heat treatment process may be performed at a temperature of about 130-170 < 0 > C for about 5 to 30 minutes.

일부 실시예들에서, 상기 3차 열처리 공정을 수행하기 위하여, 도 2h에 예시한 바와 같이 핫플레이트(142) 및 기판 지지용 핀(144)을 구비하는 열처리 시스템(140)을 이용할 수 있다. In some embodiments, to perform the tertiary heat treatment process, a heat treatment system 140 having a hot plate 142 and a substrate support pin 144 as illustrated in Figure 2H may be used.

다른 일부 실시예들에서, 상기 3차 열처리 공정을 수행하기 위하여 자외선(UV) 또는 전자빔 (electron beam) 조사에 의한 큐어링 공정을 수행할 수 있다. In some other embodiments, a curing process by ultraviolet (UV) or electron beam irradiation may be performed to perform the third heat treatment process.

상기 3차 열처리 공정을 수행하는 동안, 상기 포토레지스트 패턴(120P)의 열팽창이 수반될 수 있으며, 상기 포토레지스트 패턴(120P)을 구성하는 물질, 예를 들면 에폭시 잔기 (residual epoxy groups)의 큐어링이 이루어질 수 있다. 따라서, 포토레지스트 패턴(120P)의 표면에 노출된 크랙 또는 마이크로크랙이 어닐링에 의해 아물어서 제거되는 효과가 얻어질 수 있다. 또한, 상기 2차 열처리 공정을 수행하는 동안 상기 포토레지스트 패턴(120P)을 구성하는 폴리머 매트릭스의 열에 의한 가교 반응이 증가될 수 있고, 열적 스트레스가 완화되어 상기 포토레지스트 패턴(120P)의 안정성을 향상시킬 수 있다. During the third heat treatment process, the thermal expansion of the photoresist pattern 120P may be accompanied by the thermal expansion of the photoresist pattern 120P and the curing of the materials constituting the photoresist pattern 120P, for example, residual epoxy groups Can be achieved. Therefore, the effect that the crack or micro crack exposed on the surface of the photoresist pattern 120P is removed by annealing can be obtained. Also, during the secondary heat treatment process, the thermal crosslinking reaction of the polymer matrix constituting the photoresist pattern 120P can be increased, and the thermal stress can be alleviated to improve the stability of the photoresist pattern 120P .

도 7a 내지 도 7j는 본 발명의 기술적 사상에 의한 일 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 7A to 7J are cross-sectional views illustrating a method of fabricating an integrated circuit device according to an embodiment of the present invention.

집적 수동 소자 (integrated passive device: IPD)에서 최종 패시베이션막은 IPD를 산화 및 습기로부터 보호하는 데 있어서 중요한 역할을 한다. 본 예에서는 본 발명의 기술적 사상에 의한 포토레지스트 패턴 형성 방법에 의해 형성된 포토레지스트 패턴으로 이루어지는 최종 패시베이션막을 포함하는 집적회로 소자의 제조 방법을 설명한다. In an integrated passive device (IPD), the final passivation film plays an important role in protecting the IPD from oxidation and moisture. In this example, a method of manufacturing an integrated circuit device including a final passivation film made of a photoresist pattern formed by a method of forming a photoresist pattern according to the technical idea of the present invention will be described.

도 7a를 참조하면, 기판(210) 위에 패시베이션막(212)을 형성한다. Referring to FIG. 7A, a passivation film 212 is formed on a substrate 210.

상기 기판(210)은 반도체 기판으로 이루어질 수 있다. 예를 들면, 상기 기판(210)은 GaAs 기판으로 이루어질 수 있다. The substrate 210 may be a semiconductor substrate. For example, the substrate 210 may be a GaAs substrate.

상기 패시베이션막(212)은 절연막으로 이루어질 수 있다. 예를 들면, 상기 패시베이션막(212)은 PECVD 공정에 의해 약 2,000 Å 두께로 형성된 실리콘 질화막으로 이루어질 수 있다. 상기 패시베이션막(212)은 평탄한 상면을 가질 수 있다. The passivation film 212 may be formed of an insulating film. For example, the passivation film 212 may be formed of a silicon nitride film formed by a PECVD process to a thickness of about 2,000 ANGSTROM. The passivation film 212 may have a flat upper surface.

도 7b를 참조하면, 상기 패시베이션막(212) 위에 저항층(220)을 형성한다. Referring to FIG. 7B, a resistive layer 220 is formed on the passivation layer 212.

상기 저항층(220)은 니켈-크롬(NiCr), 질화탄탈륨(TaN), 산화루세늄(RuO2), 산화납(PbO), 루세늄산 비스무스(Bi2Ru2O7) 이리듐산 비스무스(Bi2Ir2O7) 등으로 이루어질 수 있으나, 상기 예시된 물질들에 한정되는 것은 아니다. 상기 저항층(220)은 수 십 내지 수 백 ㎚의 두께 및 수 내지 수 십 ㎛의 길이를 가질 수 있다. The resistive layer 220 may be formed of one selected from the group consisting of nickel-chromium (NiCr), tantalum nitride (TaN), ruthenium oxide (RuO 2 ), lead oxide (PbO), bismuth ruthenate (Bi 2 Ru 2 O 7 ), bismuth iridium 2 Ir 2 O 7 ), and the like, but the present invention is not limited thereto. The resistive layer 220 may have a thickness of several tens to several hundred nanometers and a length of several to several tens of micrometers.

상기 저항층(220)은 전자빔 증발 공정 (e-beam evaporation process)에 의하여 형성될 수 있다. 예를 들면, 상기 저항층(220)이 니켈-크롬(NiCr)으로 이루어지는 경우, 상기 저항층(220)을 형성하기 위하여, 90 % Ni 및 10 % Cr으로 이루어지는 타겟(target)을 사용하여 최적의 퍼포먼스(performance)를 제공하는 저항층(220)을 형성할 수 있다. The resistive layer 220 may be formed by an e-beam evaporation process. For example, in the case where the resistance layer 220 is made of nickel-chromium (NiCr), a target made of 90% Ni and 10% Cr is used to form the resistance layer 220, A resistive layer 220 that provides performance can be formed.

도 7c를 참조하면, 저항층(220)이 형성된 결과물상에 복수의 하부 금속층 영역(MA1)을 정의하기 위한 제1 포토레지스트 패턴(232)을 형성한다. Referring to FIG. 7C, a first photoresist pattern 232 for defining a plurality of lower metal layer regions MA1 is formed on the resultant structure in which the resistive layer 220 is formed.

도 7d를 참조하면, 기판(210)상에서 상기 제1 포토레지스트 패턴(232)에 의해 정의된 복수의 하부 금속층 영역(MA)에 복수의 제1 도전층(234)을 형성한다. Referring to FIG. 7D, a plurality of first conductive layers 234 are formed on a plurality of lower metal layer regions MA defined by the first photoresist pattern 232 on a substrate 210. Referring to FIG.

상기 제1 도전층(234)은 Ti, Au, Cu, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 제1 도전층(234)은 약 50 nm의 Ti 층과, 약 450 nm의 Au 층의 적층 구조를 가지도록 형성될 수 있다. 상기 제1 도전층(234)을 형성하기 위하여 전자빔 증발 공정을 이용할 수 있다. The first conductive layer 234 may be formed of Ti, Au, Cu, or a combination thereof. For example, the first conductive layer 234 may have a stacked structure of a Ti layer of about 50 nm and an Au layer of about 450 nm. An electron beam evaporation process may be used to form the first conductive layer 234.

상기 제1 도전층(234)은 도 7i 및 도 7j에 예시한 바와 같이 후속 공정에서 형성하고자 하는 레지스터(resistor)(R)의 금속 콘택층, 후속 공정에서 형성하고자 하는 MIM (metal-insulator-metal) 커패시터(C)의 하부 금속층, 및 후속 공정에서 형성하고자 하는 스파이럴 인덕터(spiral inductor)(I)의 도전 라인, 예를 들면, 비라인(beeline) 및 코일(coils)로 사용될 수 있다. The first conductive layer 234 may include a metal contact layer of a resistor R to be formed in a subsequent process as illustrated in FIGS. 7I and 7J, a metal-insulator-metal (MIM) For example, beeline and coils, of the spiral inductor I to be formed in a subsequent process, as well as the lower metal layer of the capacitor C. [

상기 제1 도전층(234)이 형성된 후, 제1 포토레지스트 패턴(232)을 제거하여 패시베이션막(212) 및 저항층(220)을 노출시킨다. After the first conductive layer 234 is formed, the first photoresist pattern 232 is removed to expose the passivation layer 212 and the resistive layer 220.

도 7e를 참조하면, 복수의 제1 도전층(234)이 형성된 결과물상에 유전막(236)을 형성하고, 상기 유전막(236) 위에 제2 포토레지스트 패턴(238)을 형성한다. Referring to FIG. 7E, a dielectric layer 236 is formed on the resultant structure having a plurality of first conductive layers 234, and a second photoresist pattern 238 is formed on the dielectric layer 236.

예를 들면, 상기 유전막(236)은 약 2000 Å의 두께를 가지는 실리콘 질화막으로 이루어질 수 있다. 상기 유전막(236)을 형성하기 위하여 PECVD (plasma-enhanced chemical vapor deposition) 공정을 이용할 수 있다. For example, the dielectric layer 236 may be formed of a silicon nitride layer having a thickness of about 2000 angstroms. A plasma-enhanced chemical vapor deposition (PECVD) process may be used to form the dielectric layer 236.

도 7f를 참조하면, 상기 제2 포토레지스트 패턴(238)을 식각 마스크로 이용하여 상기 유전막(236)의 노출 부분들을 식각하여, 유전막 패턴(236P)을 형성한다. Referring to FIG. 7F, exposed portions of the dielectric layer 236 are etched using the second photoresist pattern 238 as an etch mask to form a dielectric layer pattern 236P.

상기 유전막(236)의 노출 부분들을 식각하기 위하여 O2 가스 및 SF6 가스를 이용하는 RIE (reactive ion etching) 공정을 이용할 수 있다. A reactive ion etching (RIE) process using O 2 gas and SF 6 gas may be used to etch the exposed portions of the dielectric layer 236.

일부 실시예들에서, 상기 유전막 패턴(236P)은 형성하고자 하는 MIM 커패시터의 중간 유전막으로 사용될 수 있다. In some embodiments, the dielectric film pattern 236P may be used as the middle dielectric film of the MIM capacitor to be formed.

상기 유전막 패턴(236P)이 형성된 후, 상기 제2 포토레지스트 패턴(238)을 제거한다. After the dielectric film pattern 236P is formed, the second photoresist pattern 238 is removed.

도 7g를 참조하면, 에어-브릿지(air-bridge) 형성을 위하여 상기 유전막 패턴(236P) 상의 일부 영역을 덮는 제3 포토레지스트 패턴(240)을 형성한 후, 상기 제3 포토레지스트 패턴(240)이 형성된 결과물 전면에 시드층(242)을 형성한다. 7G, a third photoresist pattern 240 is formed to cover a part of the dielectric layer pattern 236P to form an air-bridge, and then the third photoresist pattern 240 is formed. A seed layer 242 is formed on the entire surface of the resulting product.

일부 실시예들에서, 상기 시드층(242)은 약 1000 Å 두께의 Ti/Au 적층 구조를 가지는 금속층으로 이루어질 수 있다. 상기 시드층(242)을 형성하기 위하여 스퍼터링 공정을 이용할 수 있다. In some embodiments, the seed layer 242 may be comprised of a metal layer having a Ti / Au stacking structure of about 1000 A thick. A sputtering process may be used to form the seed layer 242.

도 7h를 참조하면, 에어-브릿지 영역(ABR)을 한정하는 제4 포토레지스트 패턴(250)을 형성한다. Referring to FIG. 7H, a fourth photoresist pattern 250 defining the air-bridge region ABR is formed.

도 7i를 참조하면, 시드층(242)을 이용하여 전기도금 공정을 수행하여, 제4 포토레지스트 패턴(250) (도 7h 참조)에 의해 한정되는 공간 내에 상부 금속층(260)을 형성한다. Referring to FIG. 7I, an electroplating process is performed using the seed layer 242 to form the upper metal layer 260 in the space defined by the fourth photoresist pattern 250 (see FIG. 7H).

그 후, 상기 상부 금속층(260)을 통해 노출되는 제4 포토레지스트 패턴(250), 상기 제4 포토레지스트 패턴(250)에 의해 덮여 있던 시드층(242)의 일부, 및 제3 포토레지스트 패턴(240)을 차례로 제거하여, 상기 유전막 패턴(236P)이 노출되도록 한다. Thereafter, a fourth photoresist pattern 250 exposed through the upper metal layer 260, a portion of the seed layer 242 covered by the fourth photoresist pattern 250, and a third photoresist pattern 250 240 are sequentially removed to expose the dielectric film pattern 236P.

상기 시드층(242)의 일부를 제거하기 위하여 RIE 공정을 이용할 수 있다. 상기 제4 포토레지스트 패턴(250) 및 제3 포토레지스트 패턴(240)을 제거하기 위하여 애싱(ashing) 및 스트립(strip) 공정을 이용할 수 있다. An RIE process may be used to remove a portion of the seed layer 242. An ashing process and a strip process may be used to remove the fourth photoresist pattern 250 and the third photoresist pattern 240.

상기 제3 포토레지스트 패턴(240)이 제거된 결과로서, 상부 금속층(260)의 하부에는 에어 스페이스(AS)가 형성될 수 있다. 상기 상부 금속층(260)의 일부는 MIM 커패시터(C) 형성용 에어-브릿지 상부 전극(260A)을 구성할 수 있다. 상기 상부 금속층(260)의 다른 일부는 인덕터(I) 형성용 에어-브릿지 배선(260B)을 구성할 수 있다. 상기 인덕터(I)에서, 에어-브릿지 배선(260B)은 상기 인덕터(I)의 금속 비라인(beeline) 주위의 코일 경로에 배치될 수 있다. As a result of removing the third photoresist pattern 240, an air space AS may be formed below the upper metal layer 260. A portion of the upper metal layer 260 may form an air-bridge upper electrode 260A for forming the MIM capacitor C. Another portion of the upper metal layer 260 may constitute an air-bridge wiring 260B for forming the inductor (I). In the inductor I, the air-bridge wiring 260B may be disposed in a coil path around the metal beeline of the inductor I.

상기 상부 금속층(260)을 통하여 저항층(220)을 포함하는 레지스터(R)가 노출될 수 있다. The resistor R including the resistive layer 220 may be exposed through the upper metal layer 260. [

일부 실시예들에서, 상기 상부 금속층(260)은 약 6.5 μm 두께의 Cu 막과, 약 0.5 μm 두께의 Au 막의 적층 구조를 가질 수 있다. In some embodiments, the top metal layer 260 may have a stacked structure of a Cu film about 6.5 microns thick and an Au film about 0.5 microns thick.

도 7j를 참조하면, 본 발명의 기술적 사상에 의한 실시예들에 따른 포토레지스트 패턴 형성 방법들, 예를 들면 도 1 내지 도 6을 참조하여 설명한 포토레지스트 패턴 형성 방법들 중 어느 하나의 방법을 이용하여. 레지스터(R), 커패시터(C) 및 인덕터(I)가 형성된 결과물상에 패시베이션 패턴(270)을 형성한다. Referring to FIG. 7J, a method of forming photoresist patterns according to embodiments of the present invention, for example, any one of the photoresist pattern forming methods described with reference to FIGS. 1 to 6 So. The passivation pattern 270 is formed on the resultant on which the resistor R, the capacitor C, and the inductor I are formed.

일부 실시예들에서, 상기 패시베이션 패턴(270)을 형성하기 위하여, 상기 레지스터(R), MIM 커패시터(C), 및 인덕터(I)가 형성된 결과물상에 포토레지스트 조성물을 코팅하여 포토레지스트막을 형성할 수 있다. 상기 포토레지스트막에 대하여 도 1의 공정 10B 내지 공정 10F에서와 같이 열처리 후 냉각 공정을 거쳐 열적 스트레스가 완화된 상태의 포토레지스트막을 형성할 수 있다. 상기 열적 스트레스가 완화된 포토레지스트막을 현상하여 포토레지스트 패턴을 형성한 후, 필요에 따라, 도 1의 공정 10H에서와 같이 3차 열처리 공정을 수행하여 포토레지스트 패턴의 표면에 남아 있는 크랙 또는 마이크로크랙을 제거하여, 상기 패시베이션 패턴(270)을 형성할 수 있다. In some embodiments, to form the passivation pattern 270, a photoresist composition is coated on the resultant with the resistor R, the MIM capacitor C, and the inductor I formed to form a photoresist film . The photoresist film may be subjected to a cooling step after the heat treatment as in the steps 10B to 10F of FIG. 1 to form a photoresist film in a state where the thermal stress is relaxed. The thermal stress-relieved photoresist film is developed to form a photoresist pattern. If necessary, a tertiary heat treatment process is performed as in step 10H of FIG. 1 to remove cracks or micro cracks So that the passivation pattern 270 can be formed.

예를 들면, 상기 패시베이션 패턴(270)은 약 20 μm의 두께를 가지는 SU-8 포토레지스트 패턴으로 이루어질 수 있다. For example, the passivation pattern 270 may be formed of an SU-8 photoresist pattern having a thickness of about 20 μm.

상기 패시베이션 패턴(270)은 기판(210)상에 형성된 레지스터(R), 커패시터(C), 인덕터(I) 등과 같은 전자 부품들의 산화를 방지하고, 외부 습기로부터 보호할 수 있다. The passivation pattern 270 prevents oxidation of electronic components such as the resistor R, the capacitor C, and the inductor I formed on the substrate 210 and protects it from external moisture.

상기 패시베이션 패턴(270)을 형성하는 데 있어서, 본 발명의 기술적 사상에 의한 실시예들에 따른 포토레지스트 패턴 형성 방법을 이용함으로써, 상기 패시베이션 패턴(270)에서의 열적 스트레스가 완화될 수 있다. 따라서, 상기 패시베이션 패턴(270)에서 열적 스트레스로 인해 크랙 또는 마이크로크랙이 발생되는 현상을 억제할 수 있으며, 상기 패시베이션 패턴(270)을 포함하는 집적회로 소자에서, 디바이스의 안정적인 동작 특성 및 높은 신뢰성을 제공할 수 있다. In the formation of the passivation pattern 270, the thermal stress in the passivation pattern 270 can be alleviated by using the photoresist pattern forming method according to the embodiments of the present invention. Therefore, it is possible to suppress the occurrence of cracks or micro cracks due to thermal stress in the passivation pattern 270, and it is possible to improve the stable operation characteristics and high reliability of the device in the integrated circuit device including the passivation pattern 270 .

도 8a 내지 도 8f는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 8A to 8F are cross-sectional views illustrating a method of fabricating an integrated circuit device according to another embodiment of the present invention.

본 예에서는 본 발명의 기술적 사상에 의한 포토레지스트 패턴 형성 방법에 의해 형성된 포토레지스트 패턴으로 이루어지는 패시베이션막을 발광 소자의 패키징 공정에 적용한 예를 설명한다. In this example, an example in which a passivation film made of a photoresist pattern formed by the method of forming a photoresist pattern according to the technical idea of the present invention is applied to a packaging process of a light emitting device will be described.

도 8a를 참조하면, 기판(310) 위에 접착층(311), 제1 절연막(312) 및 제2 절연막(314)을 차례로 형성한다. Referring to FIG. 8A, an adhesive layer 311, a first insulating layer 312, and a second insulating layer 314 are sequentially formed on a substrate 310.

상기 기판(310)은 도핑되지 않은 실리콘으로 이루어질 수 있다. 상기 제1 절연막(312)은 알루미늄 산화막으로 이루어지고, 상기 제2 절연막(314)은 실리콘 산화막으로 이루어질 수 있다. The substrate 310 may be made of undoped silicon. The first insulating layer 312 may be an aluminum oxide layer, and the second insulating layer 314 may be a silicon oxide layer.

상기 접착층(311)은 Ti 또는 Cr으로 이루어질 수 있다. 상기 접착층(311)은 약 10 ∼ 100 nm의 두께를 가질 수 있다. The adhesive layer 311 may be made of Ti or Cr. The adhesive layer 311 may have a thickness of about 10 to 100 nm.

상기 제1 절연막(312)은 후속 공정에서 기판(310)의 상부에 형성되는 발광 소자를 기판(310)과 전기적으로 분리시키기 위한 소자 분리막으로서 기능할 수 있다. The first insulating layer 312 may serve as a device isolation layer for electrically isolating the light emitting device formed on the substrate 310 from the substrate 310 in a subsequent process.

상기 제2 절연막(314)은 접착층으로서 기능할 수 있다. The second insulating film 314 can function as an adhesive layer.

도 8b를 참조하면, 상기 제2 절연막(314) 위에 복수의 그라운드 금속 패드(320)를 형성한다. Referring to FIG. 8B, a plurality of ground metal pads 320 are formed on the second insulating layer 314.

상기 복수의 그라운드 금속 패드(320)는 전해 도금 공정 또는 무전해 도금 공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 복수의 그라운드 금속 패드(320)를 형성하기 위하여, 상기 제2 절연막(314) 상에 시드층(도시 생략) 및 도금 마스크용 포토레지스트 패턴(도시 생략)을 형성한 후, 상기 도금 마스크용 포토레지스트 패턴을 통해 노출되는 시드층 위에 금속층을 형성할 수 있다. 상기 복수의 그라운드 금속 패드(320)가 형성된 후, 상기 복수의 그라운드 금속 패드(320) 사이에서 노출되는 도금 마스크용 포토레지스트 패턴 및 그 하부에 있던 시드층을 제거할 수 있다. The plurality of ground metal pads 320 may be formed by an electroplating process or an electroless plating process. In some embodiments, a seed layer (not shown) and a photoresist pattern (not shown) for a plating mask are formed on the second insulating layer 314 to form the plurality of ground metal pads 320 , A metal layer can be formed on the seed layer exposed through the photoresist pattern for the plating mask. After the plurality of ground metal pads 320 are formed, the photoresist pattern for the plating mask exposed between the plurality of ground metal pads 320 and the seed layer under the plurality of ground metal pads 320 can be removed.

상기 복수의 그라운드 금속 패드(320)는 후속 공정에서 실장되는 LED (light-emitting diode) 칩의 열을 분산시켜 기판(310)으로 효과적으로 전달할 수 있도록 열전도도가 우수한 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 복수의 그라운드 금속 패드(320)는 약 7.5 μm 두께의 Cu 막, 약 2.5 μm 두께의 Ni 막, 및 약 0.5 μm 두께의 Au 막으로 이루어지는 Cu/Ni/Au 적층 구조의 금속층으로 이루어질 수 있다. The plurality of ground metal pads 320 may be formed of a material having a high thermal conductivity so that heat of a light-emitting diode (LED) chip mounted in a subsequent process may be dispersed and effectively transferred to the substrate 310. In some embodiments, the plurality of ground metal pads 320 may be formed of a Cu / Ni / Au laminate structure of a Cu film about 7.5 microns thick, a Ni film about 2.5 microns thick, and an Au film about 0.5 microns thick Metal layer.

도 8c를 참조하면, 본 발명의 기술적 사상에 의한 실시예들에 따른 포토레지스트 패턴 형성 방법들, 예를 들면 도 1 내지 도 6을 참조하여 설명한 포토레지스트 패턴 형성 방법들 중 어느 하나의 방법을 이용하여. 상기 복수의 그라운드 금속 패드(320)가 형성된 결과물상에 패시베이션 패턴(330)을 형성한다. Referring to FIG. 8C, a method of forming photoresist patterns according to embodiments of the present invention may be used, for example, any one of the photoresist pattern forming methods described with reference to FIGS. 1 to 6 So. A passivation pattern 330 is formed on the resultant structure in which the plurality of ground metal pads 320 are formed.

일부 실시예들에서, 상기 패시베이션 패턴(330)을 형성하기 위하여, 상기 복수의 그라운드 금속 패드(320)가 형성된 결과물상에 포토레지스트 조성물을 코팅하여 포토레지스트막을 형성할 수 있다. 상기 포토레지스트막에 대하여 도 1의 공정 10B 내지 공정 10F에서와 같이 열처리 후 냉각 공정을 거쳐 열적 스트레스가 완화된 상태의 포토레지스트막을 형성할 수 있다. 상기 열적 스트레스가 완화된 포토레지스트막을 현상하여 포토레지스트 패턴을 형성한 후, 필요에 따라, 도 1의 공정 10H에서와 같이 3차 열처리 공정을 수행하여 포토레지스트 패턴의 표면에 남아 있는 크랙 또는 마이크로크랙을 제거하여, 상기 패시베이션 패턴(330)을 형성할 수 있다. In some embodiments, to form the passivation pattern 330, the photoresist composition may be coated on the resulting formation of the plurality of ground metal pads 320 to form a photoresist film. The photoresist film may be subjected to a cooling step after the heat treatment as in the steps 10B to 10F of FIG. 1 to form a photoresist film in a state where the thermal stress is relaxed. The thermal stress-relieved photoresist film is developed to form a photoresist pattern. If necessary, a tertiary heat treatment process is performed as in step 10H of FIG. 1 to remove cracks or micro cracks So that the passivation pattern 330 can be formed.

일부 실시예들에서, 패시베이션 패턴(330)은 SU-8 계열의 포토레지스트 조성물로부터 얻어질 수 있다. In some embodiments, the passivation pattern 330 may be obtained from a SU-8 series photoresist composition.

상기 패시베이션 패턴(330)은 상기 그라운드 금속 패드(320)를 산화 또는 습기로부터 보호할 수 있다. The passivation pattern 330 may protect the ground metal pad 320 from oxidation or moisture.

도 8d를 참조하면, 상기 패시베이션 패턴(330)이 형성된 결과물상에 제1 포토레지스트 패턴(340)을 형성하고, 상기 제1 포토레지스트 패턴(340)이 형성된 결과물상에 시드층(342)을 형성한다. Referring to FIG. 8D, a first photoresist pattern 340 is formed on the resultant of the passivation pattern 330, and a seed layer 342 is formed on the first photoresist pattern 340 do.

일부 실시예들에서, 상기 시드층(342)은 Ti, Au, 또는 이들의 조합을 사용하여 스퍼터링 공정에 의해 형성될 수 있다. In some embodiments, the seed layer 342 may be formed by a sputtering process using Ti, Au, or a combination thereof.

도 8e를 참조하면, 상기 시드층(342) 위에 제2 포토레지스트 패턴(350)을 형성한다. 그 후, 상기 제2 포토레지스트 패턴(350)을 통해 노출되는 시드층(342)을 이용하여 전기도금 공정을 수행하여, 상기 시드층(342) 위에 리플렉터용 금속층(352)를 형성한다. Referring to FIG. 8E, a second photoresist pattern 350 is formed on the seed layer 342. Thereafter, an electroplating process is performed using the seed layer 342 exposed through the second photoresist pattern 350 to form a metal layer 352 for a reflector on the seed layer 342.

상기 제2 포토레지스트 패턴(350)의 폭(W)을 조절함으로써, 상기 리플렉터용 금속층(352)의 원하는 높이를 확보할 수 있다. 예를 들면, 상기 제2 포토레지스트 패턴(350)을 형성하는 데 있어서, 상기 리플렉터용 금속층(352)이 기판(310)의 주면 연장 방향에 대하여 소정의 경사각, 예를 들면 약 60 ∼ 70°의 경사각을 가지고 기판(310)으로부터 상부로 연장될 있도록 상기 제2 포토레지스트 패턴(350)의 폭(W)을 결정할 수 있다. By adjusting the width W of the second photoresist pattern 350, a desired height of the reflector metal layer 352 can be secured. For example, in forming the second photoresist pattern 350, the reflector metal layer 352 may have a predetermined inclination angle with respect to the main surface extending direction of the substrate 310, for example, about 60 to 70 degrees The width W of the second photoresist pattern 350 may be determined so as to extend upward from the substrate 310 with an inclination angle.

일부 실시예들에서, 상기 리플렉터용 금속층(352)는 약 1 μm 두께의 Cu 막, 약 1 μm 두께의 Au 막, 및 약 3 μm 두께의 Ag 막이 차례로 적층된 Cu/Au/Ag 적층 구조의 금속층으로 이루어질 수 있다. In some embodiments, the reflector metal layer 352 is a metal layer of a Cu / Au / Ag laminated structure in which a Cu film about 1 탆 thick, an Au film about 1 탆 thick, and an Ag film about 3 탆 thick are stacked in that order ≪ / RTI >

도 8f를 참조하면, 상기 제2 포토레지스트 패턴(350)을 제거한 후, 노출되는 시드층(342) 및 제1 포토레지스트 패턴(340)을 차례로 제거한다. Referring to FIG. 8F, after the second photoresist pattern 350 is removed, the exposed seed layer 342 and the first photoresist pattern 340 are sequentially removed.

상기 시드층(342)의 남은 부분과 상기 리플렉터용 금속층(352)에 의해 리플렉터(360)가 구성될 수 있다. The reflector 360 may be constituted by the remaining portion of the seed layer 342 and the metal layer 352 for reflector.

그 후, 복수의 그라운드 금속 패드(320) 위에서 상기 리플렉터용 금속층(352)에 의해 한정되는 공간 내에 각각 형광체로 덮인 LED 칩(370) 및 제너 다이오드 (Zener diode)(372)를 와이어(374)를 이용하여 실장한다. 그 후, 상기 리플렉터용 금속층(352)에 의해 한정되는 공간마다 에폭시를 돔(dome) 형상으로 주입하여 렌즈(380)를 형성한다. Thereafter, the LED chip 370 and the zener diode 372, which are covered with the fluorescent material, are connected to the wires 374 in the space defined by the metal layer for reflector 352 on the plurality of ground metal pads 320 . Thereafter, the epoxy 380 is formed by injecting epoxy in the form of a dome for each space defined by the reflector metal layer 352.

상기 패시베이션 패턴(330)은 기판(310)상에 형성된 복수의 그라운드 금속 패드(320)가 산화되거나 습기에 의해 열화되는 것을 방지함으로써 상기 복수의 그라운드 금속 패드(320)를 보호할 수 있다. The passivation pattern 330 may protect the plurality of ground metal pads 320 by preventing the plurality of ground metal pads 320 formed on the substrate 310 from being oxidized or deteriorated by moisture.

상기 패시베이션 패턴(330)을 형성하는 데 있어서, 본 발명의 기술적 사상에 의한 실시예들에 따른 포토레지스트 패턴 형성 방법을 이용함으로써, 상기 패시베이션 패턴(330)에서의 열적 스트레스가 완화될 수 있다. 따라서, 상기 패시베이션 패턴(330)에서 열적 스트레스로 인해 크랙 또는 마이크로크랙이 발생되는 현상을 억제할 수 있으며, 상기 패시베이션 패턴(330)을 포함하는 집적회로 소자에서, 디바이스의 안정적인 동작 특성 및 높은 신뢰성을 제공할 수 있다. In the formation of the passivation pattern 330, thermal stress in the passivation pattern 330 can be alleviated by using the photoresist pattern forming method according to embodiments of the present invention. Therefore, it is possible to suppress the occurrence of cracks or micro cracks due to thermal stress in the passivation pattern 330, and it is possible to improve the stable operation characteristics and high reliability of the device in the integrated circuit device including the passivation pattern 330 .

도 9a 내지 도 12b는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 9a, 도 10a, 도 11a 및 도 12a는 각각 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도이고, 도 9b, 도 10b, 도 11b 및 도 12b는 각각 도 9a, 도 10a, 도 11a 및 도 12a의 X - X' 선 단면도이다. FIGS. 9A to 12B are views illustrating a method of manufacturing an integrated circuit device according to another embodiment of the present invention. FIGS. 9A, 10A, 11A, and 12A are cross- 9B, 10B, 11B, and 12B are cross-sectional views taken along line X-X 'of FIGS. 9A, 10A, 11A, and 12A, respectively. Sectional view.

도 9a 내지 도 12b를 참조하여, 본 발명의 기술적 사상에 의한 방법에 의해 형성된 포토레지스트 패턴으로 이루어지는 유전막을 AlGaN/GaN HEMT (high electron mobility transistor)를 이용한 전력 증폭기 (power amplifier)의 입력/출력 매칭 회로를 구성하는 DC 블록킹 소자인 MIM 커패시터의 유전막에 적용한 예를 설명한다. 9A to 12B, a dielectric film made of a photoresist pattern formed by a method according to the technical idea of the present invention is formed by a method of input / output matching of a power amplifier using an AlGaN / GaN HEMT (high electron mobility transistor) An example in which the present invention is applied to a dielectric film of an MIM capacitor which is a DC blocking element constituting a circuit will be described.

도 9a 및 도 9b를 참조하면, 기판(410)상에 시드층(412)을 형성하고, 상기 시드층(412)의 일부 영역을 덮는 포토레지스트 패턴(414)을 형성한다. 9A and 9B, a seed layer 412 is formed on a substrate 410, and a photoresist pattern 414 covering a part of the seed layer 412 is formed.

상기 기판(410)은 반도체 기판, 예를 들면 GaAs, Si, 또는 SiC 기판으로 이루어질 수 있다. The substrate 410 may be a semiconductor substrate, for example, a GaAs, Si, or SiC substrate.

상기 시드층(412)은 Ti/Au 층으로 이루어질 수 있다. 상기 시드층(412)을 형성하기 위하여 스퍼터링 공정을 이용할 수 있다. The seed layer 412 may be formed of a Ti / Au layer. A sputtering process may be used to form the seed layer 412.

그 후, 상기 포토레지스트 패턴(414)을 통해 노출되는 시드층(412)을 이용하는 전기도금 공정에 의해 금속막으로 이루어지는 그라운드 패드(420)를 형성한다. Thereafter, the ground pad 420 made of a metal film is formed by an electroplating process using the seed layer 412 exposed through the photoresist pattern 414.

상기 그라운드 패드(412)는 Cu/Au 층으로 이루어질 수 있다. The ground pad 412 may be formed of a Cu / Au layer.

도 10a 및 도 10b를 참조하면, 포토레지스트 패턴(414) 및 그 하부에 있던 시드층(412)을 제거하여, 기판(410)을 노출시킨다. 그 후, DC 블록킹 소자를 구성하는 MIM 커패시터의 복수의 유전막(430)을 형성한다. Referring to FIGS. 10A and 10B, the photoresist pattern 414 and the seed layer 412 under the photoresist pattern 414 are removed to expose the substrate 410. Then, a plurality of dielectric films 430 of MIM capacitors constituting the DC blocking element are formed.

상기 복수의 유전막(430)은 SU-8 계열의 포토레지스트 조성물로부터 얻어질 수 있다. 상기 복수의 유전막(430)을 형성하기 위하여, 본 발명의 기술적 사상에 의한 실시예들에 따른 포토레지스트 패턴 형성 방법들, 예를 들면 도 1 내지 도 6을 참조하여 설명한 포토레지스트 패턴 형성 방법들 중 어느 하나의 방법을 이용할 수 있다. The plurality of dielectric films 430 may be obtained from a SU-8 series photoresist composition. In order to form the plurality of dielectric films 430, a method of forming photoresist patterns according to embodiments of the present invention, for example, a method of forming photoresist patterns described with reference to FIGS. 1 to 6 Either method may be used.

보다 구체적으로 설명하면, 상기 복수의 유전막(430)을 형성하기 위하여, 상기 그라운드 패드(420)가 형성된 결과물상에 포토레지스트 조성물을 코팅하여 포토레지스트막을 형성할 수 있다. 상기 포토레지스트막에 대하여 도 1의 공정 10B 내지 공정 10F에서와 같이 열처리 후 냉각 공정을 거쳐 열적 스트레스가 완화된 상태의 포토레지스트막을 형성할 수 있다. 상기 열적 스트레스가 완화된 포토레지스트막을 현상하여 포토레지스트 패턴을 형성한 후, 필요에 따라, 도 1의 공정 10H에서와 같이 3차 열처리 공정을 수행하여 포토레지스트 패턴의 표면에 남아 있는 크랙 또는 마이크로크랙을 제거하여, 상기 복수의 유전막(430)을 형성할 수 있다. More specifically, in order to form the plurality of dielectric films 430, a photoresist composition may be coated on the resultant formed with the ground pad 420 to form a photoresist film. The photoresist film may be subjected to a cooling step after the heat treatment as in the steps 10B to 10F of FIG. 1 to form a photoresist film in a state where the thermal stress is relaxed. The thermal stress-relieved photoresist film is developed to form a photoresist pattern. If necessary, a tertiary heat treatment process is performed as in step 10H of FIG. 1 to remove cracks or micro cracks So that the plurality of dielectric films 430 can be formed.

상기 복수의 유전막(430)은 본 발명의 기술적 사상에 의한 실시예들에 따른 포토레지스트 패턴 형성 방법에 따라 열적 스트레스가 완화될 수 있는 공정을 통해 얻어진 것으로서, 크랙 또는 마이크로크랙 발생에 대한 우수한 내성을 가질 수 있다. 또한, 상기 복수의 유전막(430)이 SU-8 계열의 포토레지스트 물질로 이루어지는 경우, 비교적 낮은 유전 상수를 가지는 유전막(430)을 제공할 수 있다. 따라서, DC 블로킹 소자인 MIM 커패시터의 유전막을 구성하기에 적합하다. The plurality of dielectric layers 430 are obtained through a process in which thermal stress can be mitigated by the method of forming a photoresist pattern according to embodiments of the present invention. The dielectric layer 430 has excellent resistance to cracks or micro cracks Lt; / RTI > In addition, when the plurality of dielectric layers 430 are made of SU-8 series photoresist materials, a dielectric layer 430 having a relatively low dielectric constant can be provided. Therefore, it is suitable for constituting the dielectric film of the MIM capacitor which is the DC blocking element.

도 11a 및 도 11b를 참조하면, 도 8d 및 도 8e를 참조하여 제1 포토레지스트 패턴(340), 시드층(342), 및 제2 포토레지스트 패턴(350) 형성 공정에 대하여 설명한 바와 유사한 방법으로, 상기 복수의 유전막(430)이 형성된 결과물상에 제1 포토레지스트 패턴(440), 시드층(442), 및 제2 포토레지스트 패턴(450)을 차례로 형성한다. Referring to FIGS. 11A and 11B, a method similar to that described for the first photoresist pattern 340, the seed layer 342, and the second photoresist pattern 350 forming process is described with reference to FIGS. 8D and 8E A first photoresist pattern 440, a seed layer 442, and a second photoresist pattern 450 are sequentially formed on the resultant structure having the plurality of dielectric layers 430 formed thereon.

상기 시드층(442)은 Ti, Au, 또는 이들의 조합을 사용하여 스퍼터링 공정에 의해 형성될 수 있다. 예를 들면, 상기 시드층(442)은 약 20 nm 두께의 Ti 막과, 약 80 nm 두께의 Au 막이 적층된 구조를 가질 수 있다. The seed layer 442 may be formed by a sputtering process using Ti, Au, or a combination thereof. For example, the seed layer 442 may have a structure in which a Ti film about 20 nm thick and an Au film about 80 nm thick are stacked.

그 후, 상기 제2 포토레지스트 패턴(450)을 통해 노출되는 시드층(442)을 이용하여 전기도금 공정을 수행하여, 상기 시드층(442) 위에 도전층(460A, 460B)을 형성한다. An electroplating process is then performed using the seed layer 442 exposed through the second photoresist pattern 450 to form the conductive layers 460A and 460B on the seed layer 442. [

일부 실시예들에서, 상기 도전층(460A, 460B)은 약 4.5 μm 두께의 Cu 막과, 약 0.5 μm 두께의 Au 막이 적층된 구조를 가질 수 있다. In some embodiments, the conductive layers 460A and 460B may have a structure in which a Cu film of about 4.5 탆 thick and an Au film of about 0.5 탆 thick are stacked.

도 12a 및 도 12b를 참조하면, 상기 제2 포토레지스트 패턴(450)을 제거하고, 그 결과 노출되는 시드층(442)을 제거한 후, 상기 제1 포토레지스트 패턴(340)을 제거하여, 내부 매칭 회로(M)를 형성하고, DC 블록킹 커패시터(DCC)의 에어-브릿지를 형성한다. 12A and 12B, after removing the second photoresist pattern 450 and removing the exposed seed layer 442, the first photoresist pattern 340 is removed, Forms a circuit M, and forms an air-bridge of the DC blocking capacitor DCC.

상기 도전층(460A, 460B)는 에어-브릿지 구조를 가지고 유전막(430)에 연결되어 DC 블록킹 커패시터(DCC)의 전극을 구성하는 제1 부분(460A)과, 전송 라인을 구성하는 제2 부분(460B)을 포함할 수 있다. The conductive layers 460A and 460B have an air-bridge structure and are connected to the dielectric layer 430 to form a first portion 460A constituting an electrode of the DC blocking capacitor DCC and a second portion 460B constituting a transmission line. 460B).

그 후, 그라운드 패드(420)상의 일부 영역에 AlGaN/GaN HEMT (HT)를 부착한다. Then, an AlGaN / GaN HEMT (HT) is attached to a part of the area on the ground pad 420.

도 9a 내지 도 12b를 참조하여 설명한 본 발명의 기술적 사상에 따른 집적회로 소자의 제조 방법에서, 복수의 유전막(430)을 형성하기 위하여 본 발명의 기술적 사상에 의한 실시예들에 따른 포토레지스트 패턴 형성 방법을 이용하여 비교적 낮은 유전 상수를 가지는 포토레지스트막으로 이루어지는 유전막(430)을 형성한다. 따라서, 소자에서 요구되는 충분한 두께를 가지는 유전막을 형성할 수 있다. 또한, 복수의 유전막(430)에서의 열적 스트레스를 완화시켜 크랙 또는 마이크로크랙 발생에 대한 내성을 강화함으로써, 집적회로 소자의 신뢰도를 향상시킬 수 있다. In the method of manufacturing an integrated circuit device according to the technical idea of the present invention described with reference to FIGS. 9A to 12B, in order to form a plurality of dielectric films 430, a photoresist pattern formation according to embodiments of the present invention A dielectric film 430 made of a photoresist film having a relatively low dielectric constant is formed. Therefore, a dielectric film having a sufficient thickness required in the device can be formed. In addition, the reliability of the integrated circuit device can be improved by mitigating the thermal stress in the plurality of dielectric films 430 and enhancing the resistance to cracks or micro cracks.

일반적으로, X-밴드 대역 DC 블록킹 커패시터(DCC)의 요구되는 커패시턴스는 약 1 ∼ 2 pF이며, 파괴 전압은 높을수록 유리하다. 커패시턴스는 유전막의 두께에 반비례하므로, 커패시턴스를 줄이기 위하여 유전막의 두께를 증가시키는 방법을 고려할 수 있다. SU-8 계열의 포토레지스트 재료는 비교적 낮은 유전 상수를 가지므로, 필요한 두께를 가지는 유전막을 형성하는 데 유리하게 사용될 수 있다. 또한, 유전막의 두께가 높을수록 항복 전압 (breakdown voltage)이 높아질 수 있으므로, 소자의 신뢰성을 향상시키는 데 기여할 수 있다. In general, the required capacitance of the X-band DC blocking capacitor (DCC) is about 1 to 2 pF, and the higher the breakdown voltage, the better. Since the capacitance is inversely proportional to the thickness of the dielectric film, a method of increasing the thickness of the dielectric film to reduce the capacitance can be considered. The SU-8 series photoresist material has a relatively low dielectric constant, and thus can be advantageously used to form a dielectric film having a required thickness. The higher the thickness of the dielectric film, the higher the breakdown voltage, which can contribute to the improvement of the reliability of the device.

따라서, DC 블록킹 커패시터(DCC)를 구성하는 복수의 유전막(430)을 SU-8 계열의 포토레지스트 재료로 형성함으로써, 비교적 낮은 유전 상수를 제공할 수 있고 복수의 유전막(430)을 필요한 두께로 형성함으로 항복 전압을 높일 수 있다. 따라서, X-밴드 대역 HEMT 소자의 신뢰성을 향상시키는 데 기여할 수 있다. Therefore, by forming the plurality of dielectric films 430 constituting the DC blocking capacitor DCC from SU-8 series photoresist materials, a relatively low dielectric constant can be provided and a plurality of dielectric films 430 can be formed to a required thickness So that the breakdown voltage can be increased. Therefore, the reliability of the X-band band HEMT device can be improved.

또한, SU-8 계열의 포토레지스트 재료는 실리콘 산화막과 같은 통상의 유전막 재료에 비해 성막 공정 단가가 저렴하여, 비교적 큰 두께를 가지는 유전막(430)을 형성하는 경우에도 공정 단가를 높이지 않고 원하는 특성의 유전막(430)을 얻을 수 있다. In addition, the SU-8 series photoresist material has a lower film deposition cost than a conventional dielectric film material such as a silicon oxide film, and even when forming the dielectric film 430 having a relatively large thickness, The dielectric film 430 of FIG.

도 13a 내지 도 13d는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 13a 내지 도 13d를 참조하여, 본 발명의 기술적 사상에 의한 포토레지스트 패턴 형성 방법에 의해 형성된 포토레지스트 패턴으로 이루어지는 소잉(sawing) 희생층 형성 공정을 포함하는 AlGaN/GaN HEMT 소자 제조 공정을 설명한다. 특히, 본 예에서는 상기 소잉 희생층이 AlGaN/GaN HEMT 소자 제조를 위한 후공정 (back-end processing)에 적용되는 경우를 설명한다. 13A to 13D are cross-sectional views illustrating a method of fabricating an integrated circuit device according to another embodiment of the present invention. 13A to 13D, a manufacturing process of an AlGaN / GaN HEMT device including a sawing sacrificial layer forming step of a photoresist pattern formed by a photoresist pattern forming method according to the technical idea of the present invention will be described . Particularly, in this example, the case where the sowing sacrifice layer is applied to back-end processing for manufacturing an AlGaN / GaN HEMT device will be described.

도 13a를 참조하면, 기판(510)상에 MOCVD (metal organic chemical vapor deposition) 공정에 의해 에피택셜 성장된 복수의 에피층들을 형성하고 게이트(G)를 포함하는 단위 소자들을 형성하는 전공정 (front-end process)을 수행한다. 그 후, 상기 단위 소자들을 덮는 패시베이션막(520)을 형성하고, 소스 패드층(530) 및 드레인 패드층(540)을 형성한다. 13A, a plurality of epitaxially grown epitaxial layers are formed on a substrate 510 by a metal organic chemical vapor deposition (MOCVD) process, and a front process -end process. Then, a passivation film 520 covering the unit devices is formed, and a source pad layer 530 and a drain pad layer 540 are formed.

상기 기판(510)은 SiC로 이루어질 수 있다. The substrate 510 may be made of SiC.

상기 소스 패드층(530) 및 드레인 패드층(540)은 각각 Ti/Al/Ta/Au 계열의 금속으로 이루어지는 오믹 콘택층(532) 및 Ni/Au 계열의 금속으로 이루어지는 인터커넥션층(534)을 포함할 수 있다. The source pad layer 530 and the drain pad layer 540 may include an ohmic contact layer 532 made of a metal of Ti / Al / Ta / Au type and an interconnection layer 534 made of a Ni / .

그 후, 기판(510)상에서 게이트(G), 소스 패드층(530) 및 드레인 패드층(540)을 덮는 소잉 희생층(550)을 형성한다. Thereafter, a sacrificial sacrificial layer 550 is formed on the substrate 510 to cover the gate G, the source pad layer 530, and the drain pad layer 540.

상기 소잉 희생층(550)은 SU-8 계열의 포토레지스트 조성물로부터 얻어질 수 있다. 상기 소잉 희생층(550)을 형성하기 위하여, 본 발명의 기술적 사상에 의한 실시예들에 따른 포토레지스트 패턴 형성 방법들, 예를 들면 도 1 내지 도 6을 참조하여 설명한 포토레지스트 패턴 형성 방법들 중 어느 하나의 방법을 이용할 수 있다. The sowing sacrificial layer 550 can be obtained from a SU-8 series photoresist composition. In order to form the sowing sacrifice layer 550, a method of forming photoresist patterns according to embodiments of the present invention, for example, a method of forming photoresist patterns described with reference to FIGS. 1 to 6 Either method may be used.

보다 구체적으로 설명하면, 상기 소잉 희생층(550)을 형성하기 위하여, 기판(510)상에 포토레지스트 조성물을 코팅하여 포토레지스트막을 형성할 수 있다. 상기 포토레지스트막에 대하여 도 1의 공정 10B 내지 공정 10F에서와 같이 열처리 후 냉각 공정을 거쳐 열적 스트레스가 완화된 상태의 포토레지스트막을 형성할 수 있다. 상기 열적 스트레스가 완화된 포토레지스트막을 현상하여 포토레지스트 패턴을 형성한 후, 필요에 따라, 도 1의 공정 10H에서와 같이 3차 열처리 공정을 수행하여 포토레지스트 패턴의 표면에 남아 있는 크랙 또는 마이크로크랙을 제거하여, 상기 소잉 희생층(550)을 형성할 수 있다. More specifically, in order to form the sowing sacrifice layer 550, a photoresist composition may be coated on the substrate 510 to form a photoresist film. The photoresist film may be subjected to a cooling step after the heat treatment as in the steps 10B to 10F of FIG. 1 to form a photoresist film in a state where the thermal stress is relaxed. The thermal stress-relieved photoresist film is developed to form a photoresist pattern. If necessary, a tertiary heat treatment process is performed as in step 10H of FIG. 1 to remove cracks or micro cracks The sowing sacrifice layer 550 can be formed.

상기 소잉 희생층(550)은 약 25 μm의 두께를 가지도록 형성될 수 있다. The sowing sacrifice layer 550 may be formed to have a thickness of about 25 탆.

도 13b를 참조하면, 포토리소그래피 공정을 이용하여 상기 소잉 희생층(550)을 패터닝하여, 기판(510)상에서 서로 이웃하는 2 개의 소스 패드층(530) 사이의 공간을 채우면서 상기 서로 이웃하는 2 개의 소스 패드층(530)을 덮는 소잉 희생 패턴(550P)을 형성한다. Referring to FIG. 13B, the sowing sacrificial layer 550 is patterned using a photolithography process to fill a space between two adjacent source pad layers 530 on a substrate 510, Forming a sacrificial sacrificial pattern 550P covering the source pad layer 530. [

상기 소잉 희생 패턴(550P)을 형성하기 위한 소잉 희생층(550)의 패터닝 공정은 도 1의 공정 10D 내지 공정 10F에서 설명한 방법으로 수행될 수 있다. The patterning process of the sowing sacrificial layer 550 for forming the sawing sacrifice pattern 550P may be performed by the method described in the processes 10D to 10F of Fig.

도 13c를 참조하면, 기판(510)을 뒤집고 왁스를 이용하여 상기 기판(510)을 사파이어 플레이트(도시 생략) 상에 실장한 후, 기판(510)의 백사이드(510B)로부터 소스 패드층(530)이 오픈될 때까지 기판(510)의 다이싱(dicing) 영역(D1)에서 1차 다이싱 공정을 수행한다. 13C, after the substrate 510 is turned upside down and the substrate 510 is mounted on a sapphire plate (not shown) using wax, the source pad layer 530 is removed from the backside 510B of the substrate 510, The first dicing process is performed in the dicing region D1 of the substrate 510 until the substrate 510 is opened.

상기 1차 다이싱 공정이 수행되는 동안, 상기 서로 이웃하는 2 개의 소스 패드층(530) 사이에 있는 소잉 희생 패턴(550P)에 의해, 서로 이웃하는 2 개의 다이(DIE)가 분리되지 않고 서로 부착된 상태를 유지할 수 있다. While the primary dicing process is being performed, two neighboring dies (DIE) are not separated from each other by the sawing sacrifice pattern 550P between the adjacent two source pad layers 530 Can be maintained.

그 후, 스퍼터링 공정에 의해 상기 기판(510)의 백사이드(510B)로부터 기판(510) 위에 상기 서로 이웃하는 2 개의 소스 패드층(530)에 연결되는 금속 시드층(562)을 형성하고, 상기 금속 시드층(562)을 이용하는 전기도금 공정에 의해 상기 금속 시드층(562) 위에 금속층(564)을 형성한다. 상기 금속층(564)은 상기 금속 시드층(562)을 통해 상기 서로 이웃하는 2 개의 소스 패드층(530)에 연결될 수 있다. A metal seed layer 562 connected to the two adjacent source pad layers 530 is formed on the substrate 510 from the backside 510B of the substrate 510 by a sputtering process, A metal layer 564 is formed on the metal seed layer 562 by an electroplating process using the seed layer 562. [ The metal layer 564 may be connected to the two adjacent source pad layers 530 through the metal seed layer 562.

상기 금속 시드층(562)은 약 200 Å 두께의 Ti 막과, 약 800 Å 두께의 Au 막의 적층 구조로 이루어질 수 있다. 상기 금속층(564)은 약 5 μm의 Au 막으로 이루어질 수 있다. 상기 금속층(564)에 의해 상기 소스 패드층(530) 및 기판(510)의 백사이드(510B)가 접지될 수 있다. The metal seed layer 562 may have a stacked structure of a Ti film about 200 Å thick and an Au film about 800 Å thick. The metal layer 564 may be formed of an Au film having a thickness of about 5 탆. The source pad layer 530 and the backside 510B of the substrate 510 may be grounded by the metal layer 564. [

도 13d를 참조하면, 다이싱 영역(D1)에서 소잉 희생 패턴(550P) (도 13c 참조)을 따라 2 차 다이싱 공정을 수행하여, 상기 금속 시드층(562) 및 금속층(564)을 분리하여, 상기 기판(510)을 복수의 다이(DIE)로 분리시킨다. 13D, a second dicing step is performed along the sawing sacrifice pattern 550P (see FIG. 13C) in the dicing region D1 to separate the metal seed layer 562 and the metal layer 564 , The substrate 510 is separated into a plurality of dies (DIE).

그 후, 열을 이용하여 도 13c의 공정에서 사용된 사파이어 플레이트(도시 생략)를 분리하여 제거하고, 플라즈마 처리 공정을 이용하여 상기 소잉 희생 패턴(550P)을 제거한다. Thereafter, the sapphire plate (not shown) used in the process of FIG. 13C is separated and removed by using the heat, and the sawing sacrifice pattern 550P is removed using a plasma processing process.

통상의 AlGAN/GaN HEMT 제조 공정에서는 소스 그라운딩을 위한 비아홀 형성 공정을 포함한다. 상기 비아홀 형성 공정은 기판의 종류 및 비아홀의 크기에 따라 공정 난이도가 높고 공정 단가가 높다. 반면, 통상의 소스 그라운딩을 위한 와이어 본딩 공정은 비교적 저렴하지만 고주파 동작시 와이어 커플링 현상이 발생되며, 소자의 동작 시 발생되는 열처리가 어려워 그 성능이 현저히 떨어질 수 있다. In a typical AlGAN / GaN HEMT manufacturing process, a via hole forming process for source grounding is included. The via hole forming process has a high process difficulty and a high process cost depending on the type of the substrate and the size of the via hole. On the other hand, the wire bonding process for the normal source grounding is relatively inexpensive, but wire coupling phenomenon occurs at high frequency operation, and the heat treatment to be generated during operation of the device is difficult, so that the performance thereof may be significantly deteriorated.

그러나, 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 따르면, 도 13c를 참조하여 설명한 1 차 다이싱 공정 및 도 13d를 참조하여 설명한 2 차 다이싱 공정을 포함하는 2 단계 다이싱 공정을 이용하여 기판의 소스 그라운딩을 용이하게 구현할 수 있다. However, according to the method of manufacturing an integrated circuit device according to the technical idea of the present invention, a two-step dicing step including the primary dicing step described with reference to FIG. 13C and the secondary dicing step described with reference to FIG. The source grounding of the substrate can be easily implemented.

도 13a 내지 도 13d를 참조하여 설명한 집적회로 소자의 제조 방법에 따르면, 칩의 4 개 측면이 각각 금속층(564)으로 덮여 있는 구조가 얻어짐으로써, 소스 그라운딩 뿐 만 아니라 소자 동작 시 발생되는 열을 효과적으로 방출할 수 있어, 소자의 신뢰성을 향상시킬 수 있다. According to the method of manufacturing an integrated circuit device described with reference to FIGS. 13A to 13D, a structure in which four sides of a chip are covered with a metal layer 564 is obtained, whereby not only source grounding but also heat It is possible to effectively emit light, thereby improving the reliability of the device.

본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법은 본 명세서에 예시된 소자들에 한정되지 않고 다양한 소자들을 구현하는 데 적절하게 적용될 수 있다. 예를 들면, 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법은 다양한 수동 소자, 예를 들면 대역통과 여파기(band pass filter), 전력 분리기 (power divider), 방향성 결합기 (directional coupler), 발룬 (balun) 등 다양한 RF 회로 분야의 구성 요소들에 적용될 수 있다. The method of manufacturing an integrated circuit device according to the technical idea of the present invention is not limited to the elements exemplified in this specification and can be appropriately applied to implement various elements. For example, the method of manufacturing an integrated circuit device according to the technical idea of the present invention may be applied to various passive devices such as a band pass filter, a power divider, a directional coupler, balun), and the like.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, This is possible.

110: 기판, 120: 포토레지스트막, 120A: 노광 영역, 120B: 비노광 영역, 120P: 포토레지스트 패턴, 140: 열처리 시스템, 142: 핫플레이트, 144: 지지용 핀, 150: 포토마스크. The present invention relates to a photomask and a method of manufacturing the same, and more particularly, to a photomask for forming a photomask, the photomask including a substrate, a photoresist film, and a photoresist film.

Claims (20)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete HEMT 소자를 구성하는 복수의 게이트, 복수의 소스 패드층, 및 복수의 드레인 패드층을 포함하는 적어도 하나의 전자 구성품 (electronic component)을 포함하는 기판상에 포토레지스트 조성물을 코팅하여 포토레지스트막을 형성하는 단계와,
상기 포토레지스트막을 제1 열처리 온도에서 소프트 베이크 (soft bake)하는 1차 열처리 단계와,
상기 1차 열처리된 포토레지스트막을 상온으로 냉각시키는 단계와,
상기 냉각된 포토레지스트막의 일부를 노광하는 단계와,
상기 노광된 포토레지스트막을 제2 열처리 온도에서 노광 후 베이크 (post exposure bake)하는 2차 열처리 단계와,
상기 포토레지스트막을 현상하여, 상기 복수의 소스 패드층 중 서로 이웃하는 2 개의 소스 패드층 사이의 공간을 채우면서 상기 서로 이웃하는 2 개의 소스 패드층을 덮는 포토레지스트 패턴을 형성하는 단계와,
상기 포토레지스트 패턴을 소잉 희생 패턴으로 이용하여, 상기 기판의 백사이드로부터 상기 서로 이웃하는 2 개의 소스 패드층이 오픈될 때까지 상기 기판을 다이싱(dicing)하는 단계와,
상기 기판의 백사이드로부터 상기 기판 위에 상기 2 개의 소스 패드층에 연결되는 금속층을 형성하는 단계와,
상기 포토레지스트 패턴을 따라 상기 금속층을 다이싱하여 상기 기판을 복수의 다이(die)로 분리하는 단계와,
상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
A photoresist composition is coated on a substrate comprising at least one electronic component comprising a plurality of gates, a plurality of source pad layers, and a plurality of drain pad layers constituting a HEMT device to form a photoresist film Step,
A first heat treatment step of soft bake the photoresist film at a first heat treatment temperature,
A step of cooling the primary heat-treated photoresist film to a normal temperature,
Exposing a portion of the cooled photoresist film;
A second heat treatment step of post exposure bake the exposed photoresist film at a second heat treatment temperature,
Developing the photoresist film to form a photoresist pattern covering the two adjacent source pad layers while filling a space between two adjacent source pad layers of the plurality of source pad layers;
Dicing the substrate from the backside of the substrate until the two neighboring source pad layers are open using the photoresist pattern as a sacrificial pattern;
Forming a metal layer connected to the two source pad layers from the backside of the substrate on the substrate;
Dicing the metal layer along the photoresist pattern to separate the substrate into a plurality of dies;
And removing the photoresist pattern. ≪ Desc / Clms Page number 20 >
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