KR101582171B1 - Video Clock Synthesis Scheme of DisplayPort Receiver Using Direct Digital Frequency Synthesizer - Google Patents

Video Clock Synthesis Scheme of DisplayPort Receiver Using Direct Digital Frequency Synthesizer Download PDF

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김태호
정덕균
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서울대학교산학협력단
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Abstract

A digital frequency synthesizer according to the present invention is a direct digital frequency synthesizer using at least a frequency ratio value, which refers to a ratio between a frequency of input clock and a frequency of output clock, for generating the output clock from the input clock. The present invention is characterized by comprising: a divider merged delta sigma modulator (10) for generating a dithered result of a integer part of the frequency ratio value and a decimal part of the frequency ratio value after receiving the frequency ratio value; an integer divider (20) for generating a middle clock from the input clock using the integer part, wherein the input clock is demultiplied corresponding to the integer part; a fractional divider (30) for generating the output clock from the middle clock using the decimal part, wherein the edge of the middle clock is shifted corresponding to the decimal part. According to the present invention, a frequency wanted can be easily synthesized in the case of synthesizing a frequency using remarkably large values of M and N like a display port, a performance degradation problem caused by a low loop filter bandwidth and the like can be solved, and a frequency with a broad bandwidth can be generated.

Description

직접 디지털 주파수 합성기를 이용한 디스플레이포트 수신단의 비디오 클럭 생성 구조{Video Clock Synthesis Scheme of DisplayPort Receiver Using Direct Digital Frequency Synthesizer}[0001] The present invention relates to a video clock generation structure of a display port receiver using a direct digital frequency synthesizer,

본 발명은 디스플레이포트 수신단의 비디오 클럭 생성에 이용될 수 있는 직접 디지털 주파수 합성기 및 비디오 클럭 생성 방법에 관한 것이며, 또한, 위상 스위칭을 이용한 프랙셔널 디바이더를 포함하는 직접 디지털 주파수 합성기 및 클럭 생성 방법에 관한 것이다.The present invention relates to a direct digital frequency synthesizer and a video clock generating method that can be used for generating a video clock of a display port receiving terminal and also relates to a direct digital frequency synthesizer including a fractional divider using phase switching and a clock generating method will be.

도 1은 디지털 디스플레이 인터페이스를 사용하여 비디오 소스와 디스플레이 장치가 인터페이스되는 상황을 도시한 도면이다.1 is a diagram showing a situation where a video source and a display device are interfaced using a digital display interface.

디스플레이포트(DP)는 이러한 디지털 디스플레이 인터페이스 중의 하나로서, 비디오 소스를 디스플레이 장치에 전송하기 위한 규격이다. 디스플레이포트는 AV 전자제품 등의 기기에서 상호 호환성을 가지면서 영상, 음성 및 제어 신호를 하나의 케이블로써 전송하는 통합형 인터페이스이며, PC, 모니터, TV, 패널, 프로젝터 및 고해상도 컨텐츠 응용 프로그램에 광범위하게 사용되고, 장치 내/외부 연결에 모두 사용될 수 있다.The display port DP is one of such digital display interfaces, and is a standard for transmitting a video source to a display device. DisplayPort is an integrated interface that transmits video, voice, and control signals with one cable while interoperating with devices such as AV electronics. It is widely used in PC, monitor, TV, panel, projector and high resolution content application. , And can be used for both device internal / external connection.

디스플레이포트 전송 채널의 가장 큰 특징은 클럭 채널이 따로 존재하지 않는다는 점이다. 클럭을 따로 전송하지 않게 되면 EMI(ElectroMagnetic Interference)에 덜 민감하게 되는 장점이 있으나, 클럭이 따로 전송되지 않기 때문에 수신기에서는 전송된 데이터를 이용하여 클럭을 복원해야 한다.The most significant feature of the DisplayPort transport channel is that there is no clock channel. If the clock is not transmitted separately, it is less sensitive to EMI (ElectroMagnetic Interference). However, since the clock is not transmitted separately, the receiver must recover the clock using the transmitted data.

디스플레이포트 시스템에는 크게 2개의 클럭이 필요한데, 하나는 채널의 전송속도에 비례하는 링크 심볼 클럭(Link Symbol Clock: 이하 'LS_CLK'이라고도 한다)과 비디오 데이터의 전송에 필요한 비디오 스트림 클럭(Video Stream Clock: 이하 'STRM_CLK' 또는 '비디오 클럭'이라고도 한다)이다.The display port system requires two clocks. One is a link symbol clock (LS_CLK), which is proportional to the channel transmission speed, and a video stream clock, which is required for transmission of video data. Hereinafter also referred to as 'STRM_CLK' or 'video clock').

수신기에서는 이 2개의 클럭을 모두 복원해야 하는데, LS_CLK는 CDR(Clock and Data Recovery) 회로에 의해 복원이 되고, STRM_CLK는 송신기로부터 전송되는 비율값, 즉 LS_CLK의 주파수와 STRM_CLK의 주파수 사이의 비율 값에 의해 복원된다. LS_CLK의 주파수(f_ls_clk)와 STRM_CLK의 주파수(f_strm_clk) 사이의 비율은 24bit의 M값과 N값으로 표현되고 이때의 주파수 관계는 다음 수식과 같다.At the receiver, both of these two clocks must be restored. LS_CLK is restored by the CDR (Clock and Data Recovery) circuit. STRM_CLK is a ratio value between the frequency of LS_CLK and the frequency of STRM_CLK transmitted from the transmitter . The ratio between the frequency ( f_ls_clk ) of LS_CLK and the frequency ( f_strm_clk ) of STRM_CLK is expressed by M and N values of 24 bits , and the frequency relation at this time is expressed by the following equation.

Figure 112014111599038-pat00001

Figure 112014111599038-pat00001

도 2는 클럭 복원을 설명하기 위하여 송신기 및 수신기에서 관련 부분을 도시한 도면이다.Figure 2 is a diagram illustrating the relevant parts in a transmitter and a receiver to illustrate clock recovery.

송신기에는 비디오 소스로부터 전달받은 STRM_CLK와, PLL(Phase-Locked Loop) 회로에서 생성되는 LS_CLK에 의해 비디오 데이터가 처리되어 채널을 통해 수신기로 전송되는데, 전송되는 데이터 사이에 주파수 비율 값인 M과 N값도 함께 전송된다.In the transmitter, the video data is processed by the STRM_CLK received from the video source and the LS_CLK generated by the PLL (Phase-Locked Loop) circuit, and transmitted to the receiver through the channel. The M and N values Are transmitted together.

그리고 CDR은 전송되는 데이터 스트림에서 해당하는 주파수의 LS_CLK를 복원하고, 이 LS_CLK와 M, N값을 이용해서 비디오 클럭 생성기는 STRM_CLK를 생성한다.Then, the CDR restores the LS_CLK of the corresponding frequency in the transmitted data stream, and the video clock generator generates the STRM_CLK using the LS_CLK and the M and N values.

비디오 클럭은 디스플레이의 색심도 및 프레임률 등에 따라 넓은 범위를 가지기 때문에, 비디오 클럭 생성기는 다양한 비디오 포맷을 지원할 수 있도록 넓은 범위의 주파수를 만들어 낼 수 있어야 한다.
Because the video clock has a wide range, depending on the display's color depth and frame rate, the video clock generator must be able to produce a wide range of frequencies to support various video formats.

도 3은 종래 비디오 클럭 생성기의 일 예를 도시한 블럭도이다.3 is a block diagram illustrating an example of a conventional video clock generator.

종래 비디오 클럭 생성기로서 가장 광범위하게 이용되고 있는 구조는 PLL(Phase-locked loop)을 기반으로 한 주파수 합성기이다. 도 3에서 PFD (phase frequency detector)는 위상 주파수 검출기이고, LPF (Low-pass filter)는 루프필터이며 VCO (Voltage-controlled oscillator)는 전압제어 발진기이고, /N 및 /M은 디바이더이다.The most widely used structure as a conventional video clock generator is a PLL (phase-locked loop) -based frequency synthesizer. 3, a phase frequency detector (PFD) is a phase frequency detector, a low-pass filter (LPF) is a loop filter, a voltage-controlled oscillator (VCO) is a voltage controlled oscillator and / N and / M are dividers.

그런데, 디스플레이포트에서와 같이 매우 큰 M, N값을 이용하여 주파수를 합성하는 경우, 도 3과 같은 구조의 주파수 합성기에서는 디바이더의 설계가 어려우며, 매우 높은 multiplication ratio를 가지는 PLL을 설계해야 하기 때문에 루프필터의 대역폭을 낮춰야 하며 이에 따라 slow dynamics, 높은 1/f 노이즈, 큰 지터 등의 좋지 않은 성능을 가지게 되는 문제점이 있다. 또한 넓은 범위의 주파수를 생성할 수 있는 PLL을 설계하는 것 또한 어려운 문제점이 있다.However, in the frequency synthesizer using the very large M and N values as in the display port, it is difficult to design the divider in the frequency synthesizer having the structure shown in FIG. 3. Since a PLL having a very high multiplication ratio must be designed, The bandwidth of the filter must be lowered, which results in poor performance such as slow dynamics, high 1 / f noise, and large jitter. In addition, designing a PLL capable of generating a wide range of frequencies is also a difficult problem.

상기한 종래 기술의 문제점 및 과제에 대한 인식은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이 아니므로 이러한 인식을 기반으로 선행기술들과 대비한 본 발명의 진보성을 판단하여서는 아니됨을 밝혀둔다.The recognition of the problems and problems of the prior art is not obvious to a person having ordinary skill in the art, so that the inventive step of the present invention should not be judged based on the recognition based on such recognition I will reveal.

본 발명의 목적은 디스플레이포트처럼 매우 큰 M, N값을 이용하여 주파수를 합성하는 경우에도 용이하게 원하는 주파수를 합성할 수 있는 주파수 합성기 및 클럭 생성 방법을 제공하기 위한 것이다.An object of the present invention is to provide a frequency synthesizer and a clock generating method that can easily synthesize a desired frequency even when synthesizing frequencies using very large M and N values, such as a display port.

또한 본 발명의 다른 목적은 낮은 루프필터 대역폭 등으로 인한 성능 저하의 문제를 해결할 수 있는 주파수 합성기 및 클럭 생성 방법을 제공하기 위한 것이다.It is another object of the present invention to provide a frequency synthesizer and a clock generation method capable of solving the problem of performance degradation due to a low loop filter bandwidth and the like.

또한 본 발명의 다른 목적은 넓은 범위의 주파수를 생성할 수 있는 주파수 합성기 및 클럭 생성 방법을 제공하기 위한 것이다.Another object of the present invention is to provide a frequency synthesizer and a clock generation method capable of generating a wide range of frequencies.

본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are not restrictive of the invention, unless further departing from the spirit and scope of the invention as defined by the appended claims. It will be possible.

본 발명의 일 양상에 따른 직접 디지털 주파수 합성기는, 입력 클럭의 주파수와 출력 클럭의 주파수 사이의 비율을 나타내는 주파수 비율값을 적어도 이용하여 상기 입력 클럭으로부터 상기 출력 클럭을 생성하는 직접 디지털 주파수 합성기로서,A direct digital frequency synthesizer according to an aspect of the present invention is a direct digital frequency synthesizer that generates the output clock from the input clock by using at least a frequency ratio value indicating a ratio between the frequency of the input clock and the frequency of the output clock,

상기 주파수 비율값을 입력받아서 상기 주파수 비율값의 정수 부분과 상기 주파수 비율값의 소수 부분을 출력하되 디더링된 결과를 출력하는 디바이더 머지드 델타 시그마 모듈레이터(10); 상기 정수 부분을 이용하여 상기 입력 클럭으로부터 상기 입력 클럭이 상기 정부 부분에 해당하는 만큼 분주된 중간 클럭을 생성하는 인티저 디바이더(20); 상기 소수 부분을 이용하여 상기 중간 클럭으로부터 상기 출력 클럭을 생성하되, 상기 중간 클럭의 에지가 상기 소수 부분에 대응하는 만큼 쉬프트되도록 생성하는 프랙셔널 디바이더(30);를 포함하는 것을 특징으로 한다.A divider-merged delta sigma modulator (10) receiving the frequency ratio value and outputting an integer part of the frequency ratio value and a decimal part of the frequency ratio value, and outputting a dithered result; An integrator divider (20) for generating an intermediate clock from the input clock using the integer part, the intermediate clock having the frequency corresponding to the input part of the input clock; And a fractional divider (30) for generating the output clock from the intermediate clock using the fractional part and generating an edge of the intermediate clock so as to be shifted by an amount corresponding to the fractional part.

상기한 직접 디지털 주파수 합성기에 있어서, 상기 프랙셔널 디바이더(30)는, 상기 중간 클럭으로부터 상기 중간 클럭이 다중 위상을 가지도록 쉬프트된 다중 위상 클럭들을 생성하는 다중 위상 생성기(31); 상기 소수 부분을 이용하여 상기 다중 위상 클럭들중에서 하나를 선택함으로써 상기 출력 클럭을 생성하는 위상 선택기(32);를 포함하는 것을 특징으로 한다.In the direct digital frequency synthesizer, the fractional divider (30) comprises: a multi-phase generator (31) for generating multi-phase clocks shifted from the intermediate clock so that the intermediate clock has multiple phases; And a phase selector (32) for generating the output clock by selecting one of the multi-phase clocks using the fractional part.

상기한 직접 디지털 주파수 합성기에 있어서, 상기 입력 클럭이 다중 위상을 가지도록 쉬프트된 2 이상의 다중 위상 입력 클럭들을 인터폴레이션하여 인터폴레이션 클럭들을 생성하는 위상 인터폴레이터(40)를 더 포함하며, 상기 다중 위상 생성기(31)는, 상기 중간 클럭으로부터 상기 다중 위상 클럭들을 생성함에 있어서, 상기 인터폴레이션 클럭들에 얼라인하여 생성하는 것을 특징으로 한다.The direct digital frequency synthesizer may further include a phase interpolator (40) for interpolating two or more multiphase input clocks shifted so that the input clock has multiple phases to generate interpolation clocks, 31) generates the multiphase clocks from the intermediate clock by aligning them with the interpolation clocks.

상기한 직접 디지털 주파수 합성기에 있어서, 상기 위상 선택기(32)가 상기 소수 부분을 이용하여 상기 다중 위상 클럭들중에서 하나를 선택하는 타이밍으로부터, 상기 다중 위상 생성기(31)가 다중 위상 클럭들을 생성하는 타이밍 사이에는 스위칭 마진이 삽입되는 것을 특징으로 하다.In the direct digital frequency synthesizer described above, the timing at which the multi-phase generator 31 generates the multi-phase clocks from the timing at which the phase selector 32 selects one of the multi-phase clocks using the fractional part And a switching margin is inserted between the switching elements.

상기한 직접 디지털 주파수 합성기에 있어서, 상기 인티저 디바이더(20)는, 상기 입력 클럭을 2 또는 3으로 분주하여 프리 디바이드 클럭을 생성하는 2/3 프리 디바이더(21); 카운터 기반으로 상기 정수 부분의 값을 2로 나눈 값으로 상기 프리 디바이드 클럭을 분주하여 상기 중간 클럭을 생성하는 카운터형 디바이더(22);를 포함하는 것을 특징으로 한다.In the direct digital frequency synthesizer, the integrator divider (20) includes a 2/3 predivider (21) for dividing the input clock by 2 or 3 to generate a pre-divide clock; And a counter type divider (22) for dividing the value of the integer part by 2 and dividing the value of the divide-by-two clock to generate the intermediate clock.

상기한 직접 디지털 주파수 합성기에 있어서, 상기 직접 디지털 주파수 합성기는, 디스플레이포트 수신단의 비디오 클럭을 생성하는 데 이용되는 것을 특징으로 한다.In the direct digital frequency synthesizer, the direct digital frequency synthesizer is used for generating a video clock of a display port receiving end.

상기한 직접 디지털 주파수 합성기에 있어서, 상기 주파수 비율값은 디스플레이포트의 M값 및 N값이며, 상기 입력 클럭은 상기 수신단에서 복원된 링크 심볼 클럭인 것을 특징으로 한다.In the direct digital frequency synthesizer, the frequency ratio value is an M value and an N value of a display port, and the input clock is a link symbol clock recovered by the receiving end.

본 발명의 일 양상에 따른 직접 디지털 주파수 합성기를 이용한 클럭 생성방법은, 입력 클럭의 주파수와 출력 클럭의 주파수 사이의 비율을 나타내는 주파수 비율값을 적어도 이용하여 상기 입력 클럭으로부터 상기 출력 클럭을 생성하는 직접 디지털 주파수 합성기에서 실행되는, 상기 직접 디지털 주파수 합성기를 이용한 클럭 생성방법으로서,According to an aspect of the present invention, there is provided a clock generation method using a direct digital frequency synthesizer, the clock generation method comprising the steps of: generating a clock signal having a frequency ratio between a frequency of an input clock and a frequency of an output clock, A clock generation method using the direct digital frequency synthesizer, which is executed in a digital frequency synthesizer,

상기 주파수 비율값을 입력받아서 상기 주파수 비율값의 정수 부분과 상기 주파수 비율값의 소수 부분을 동시에 또는 서로 다른 시점에 출력하되 디더링된 결과를 출력하는 제 1 단계; 상기 정수 부분을 이용하여 상기 입력 클럭으로부터 상기 입력 클럭이 상기 정부 부분에 해당하는 만큼 분주된 중간 클럭을 생성하는 제 2 단계; 상기 소수 부분을 이용하여 상기 중간 클럭으로부터 상기 출력 클럭을 생성하되, 상기 중간 클럭의 에지가 상기 소수 부분에 대응하는 만큼 쉬프트되도록 생성하는 제 3 단계;를 포함하는 것을 특징으로 한다.A first step of receiving the frequency ratio value and outputting an integer part of the frequency ratio value and a decimal part of the frequency ratio value at the same time or at different points of time and outputting a dithered result; A second step of generating an intermediate clock from the input clock using the integer part, the intermediate clock having the frequency corresponding to the input part of the input clock; And generating the output clock from the intermediate clock using the decimal part, wherein the edge of the intermediate clock is shifted by an amount corresponding to the fractional part.

상기한 직접 디지털 주파수 합성기를 이용한 클럭 생성방법에 있어서, 상기 제 3 단계는, 상기 중간 클럭으로부터 상기 중간 클럭이 다중 위상을 가지도록 쉬프트된 다중 위상 클럭들을 생성하는 제 3-1 단계; 상기 소수 부분을 이용하여 상기 다중 위상 클럭들중에서 하나를 선택함으로써 상기 출력 클럭을 생성하는 제 3-2 단계;를 포함하는 것을 특징으로 한다.In the clock generation method using the direct digital frequency synthesizer, the third step includes: a third step of generating multiphase clocks shifted so that the intermediate clock has multiple phases from the intermediate clock; And (3-2) generating the output clock by selecting one of the multi-phase clocks using the fractional part.

상기한 직접 디지털 주파수 합성기를 이용한 클럭 생성방법에 있어서, 상기 입력 클럭이 다중 위상을 가지도록 쉬프트된 2 이상의 다중 위상 입력 클럭들을 인터폴레이션하여 인터폴레이션 클럭들을 생성하는 제 4 단계를 더 포함하며, 상기 제 3-1 단계에서는, 상기 중간 클럭으로부터 상기 다중 위상 클럭들을 생성함에 있어서, 상기 인터폴레이션 클럭들에 얼라인하여 생성하는 것을 특징으로 한다.The clock generation method using the direct digital frequency synthesizer may further include a fourth step of interpolating two or more multiphase input clocks shifted so that the input clock has multiple phases to generate interpolation clocks, In step (1), in generating the multiphase clocks from the intermediate clock, the interpolating clocks are generated by aligning the interpolation clocks.

상기한 직접 디지털 주파수 합성기를 이용한 클럭 생성방법에 있어서, 상기 소수 부분에 의해 상기 다중 위상 클럭들중에서 하나가 선택되는 타이밍으로부터, 상기 다중 위상 클럭들을 생성하는 타이밍 사이에는 스위칭 마진이 삽입되는 것을 특징으로 한다.In the clock generation method using the direct digital frequency synthesizer, a switching margin is inserted between the timing at which one of the multi-phase clocks is selected by the fractional part and the timing at which the multi-phase clocks are generated. do.

상기한 직접 디지털 주파수 합성기를 이용한 클럭 생성방법에 있어서, 상기 제 2 단계는, 상기 입력 클럭을 2 또는 3으로 분주하여 프리 디바이드 클럭을 생성하는 제 2-1 단계; 카운터 기반으로 상기 정수 부분을 2로 나눈 값으로 상기 프리 디바이드 클럭을 분주하여 상기 중간 클럭을 생성하는 제 2-2 단계; 를 포함하는 것을 특징으로 한다.In the clock generation method using the direct digital frequency synthesizer, the second step includes: a second step of dividing the input clock by 2 or 3 to generate a pre-divide clock; A second step of dividing the integer part by 2 and dividing the predefined clock into a plurality of intermediate clocks; And a control unit.

상기한 직접 디지털 주파수 합성기를 이용한 클럭 생성방법에 있어서, 상기 직접 디지털 주파수 합성기는 디스플레이포트 수신단의 비디오 클럭을 생성하는 데 이용되는 것을 특징으로 한다.In the clock generation method using the direct digital frequency synthesizer, the direct digital frequency synthesizer is used for generating a video clock of the display port receiving end.

상기한 직접 디지털 주파수 합성기를 이용한 클럭 생성방법에 있어서, 상기 주파수 비율값은 디스플레이포트의 M값 및 N값이며, 상기 입력 클럭은 상기 수신단에서 복원된 링크 심볼 클럭인 것을 특징으로 한다.In the clock generation method using the direct digital frequency synthesizer, the frequency ratio value is an M value and an N value of a display port, and the input clock is a link symbol clock recovered from the receiver.

본 발명의 일 양상에 따르면 디스플레이포트처럼 매우 큰 M, N값을 이용하여 주파수를 합성하는 경우에도 용이하게 원하는 주파수를 합성할 수 있으며, 낮은 루프필터 대역폭 등으로 인한 성능 저하의 문제를 해결할 수 있으며, 넓은 범위의 주파수를 생성할 수 있는 효과가 있다. 본 발명의 일 양상에 따르면 디스플레이포트에 적용했을 때 매우 큰 M, N값을 이용한 넓은 범위의 주파수 합성에 매우 용이한 장점이 있다.According to one aspect of the present invention, it is possible to easily synthesize a desired frequency even when synthesizing frequencies using very large M and N values, such as a display port, and to solve the problem of performance degradation due to a low loop filter bandwidth and the like , It is possible to generate a wide range of frequencies. According to one aspect of the present invention, there is an advantage that it is very easy to synthesize a wide range of frequencies using very large M and N values when applied to a display port.

또한, 본 발명의 일 양상에 따르면 빠르게 주파수를 변화시킬 수 있으며, CDR에서 복원한 링크 심볼 클럭을 이용하기 때문에 이미 다상(multi-phase)의 높은 주파수 클럭을 시스템이 가지고 있어서 약간의 하드웨어 추가로 비디오 클럭 생성기를 용이하게 구현할 수 있는 효과가 있다.In addition, according to one aspect of the present invention, since the frequency can be changed rapidly and the link symbol clock recovered from the CDR is used, the system has a multi-phase high frequency clock, The clock generator can be easily implemented.

또한, 본 발명의 일 양상에 따르면 넓은 범위의 주파수를 합성하기 쉬워 설계가 용이하며, 프랙셔널 디바이더(fractional divider)를 이용하여 세밀한 주파수 조절이 가능하며, 피드백 루프가 없기 때문에 주파수 변경 및 트래킹(tracking)이 빠른 장점이 있다.According to an aspect of the present invention, it is easy to design a wide range of frequencies because it is easy to synthesize, fine frequency control is possible using a fractional divider, and there is no feedback loop, ) This is a quick advantage.

도 1은 디지털 디스플레이 인터페이스를 사용하여 비디오 소스와 디스플레이 장치가 인터페이스되는 상황을 도시한 도면이다.
도 2는 클럭 복원을 설명하기 위하여 송신기 및 수신기에서 관련 부분을 도시한 도면이다.
도 3은 종래 비디오 클럭 생성기의 일 예를 도시한 블럭도이다.
도 4는 디스플레이포트의 링크 심볼 클럭으로부터 비디오 클럭을 생성하는 비디오 클럭 생성기로서 사용될 수 있는 본 발명의 일 실시예에 따른 직접 디지털 주파수 합성기의 구조를 도시한 블럭도이다.
도 5는 일반적인 디바이더 머지드 델타 시그마 모듈레이터의 개념적인 블럭 구성을 도시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 직접 디지털 주파수 합성기에서 각 부분의 신호를 보여주는 타이밍도이다.
도 7은 2/3 프리 디바이더(21) 및 카운터형 디바이더(22)의 출력 신호를 예시적으로 보여주는 타이밍도이다.1 is a diagram showing a situation where a video source and a display device are interfaced using a digital display interface.
Figure 2 is a diagram illustrating the relevant parts in a transmitter and a receiver to illustrate clock recovery.
3 is a block diagram illustrating an example of a conventional video clock generator.
4 is a block diagram illustrating a structure of a direct digital frequency synthesizer according to an embodiment of the present invention that can be used as a video clock generator for generating a video clock from a link symbol clock of a display port.
5 is a conceptual block diagram of a general divider-merged delta sigma modulator.
6 is a timing diagram showing signals of respective parts in a direct digital frequency synthesizer according to an embodiment of the present invention.
7 is a timing diagram exemplarily showing the output signals of the 2/3 pre-divider 21 and the counter-type divider 22.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 명칭 및 도면 부호를 사용한다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other features and advantages of the present invention will become more apparent by describing in detail exemplary embodiments thereof with reference to the attached drawings in which: FIG. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In order to clearly illustrate the present invention in the drawings, parts not related to the description are omitted, and similar names and reference numerals are used for similar parts throughout the specification.

본 발명의 일 양상에 따르면 주파수 합성기로서 직접 디지털 주파수 합성기의 구조를 취한다.
According to one aspect of the present invention, a structure of a direct digital frequency synthesizer is adopted as a frequency synthesizer.

도 4는 디스플레이포트의 링크 심볼 클럭으로부터 비디오 클럭을 생성하는 비디오 클럭 생성기로서 사용될 수 있는 본 발명의 일 실시예에 따른 직접 디지털 주파수 합성기의 구조를 도시한 블럭도이다.4 is a block diagram illustrating a structure of a direct digital frequency synthesizer according to an embodiment of the present invention that can be used as a video clock generator for generating a video clock from a link symbol clock of a display port.

본 발명의 일 실시예에 따른 직접 디지털 주파수 합성기는 주파수 비율값인 M값 및 N값을 입력받는 바, 주파수 비율값은 입력 클럭인 링크 심볼 클럭의 주파수와 출력 클럭인 비디오 클럭의 주파수 사이의 비율을 나타낸다. M값 및 N값은 디스플레이포트에서 송신단(송신기)로부터 전송되어 수신단(수신기)에서 비디오 클럭의 합성에 사용된다.The direct digital frequency synthesizer according to an embodiment of the present invention receives M values and N values as frequency ratio values. The frequency ratio value is a ratio between a frequency of a link symbol clock, which is an input clock, and a frequency of a video clock, . The M and N values are transmitted from the transmitter (transmitter) at the display port and used to synthesize the video clock at the receiver (receiver).

직접 디지털 주파수 합성기는 주파수 비율값(M,N값)을 이용하여 링크 심볼 클럭으로부터 비디오 클럭을 생성한다. 본 발명의 일 실시예에 따른 직접 디지털 주파수 합성기는 디스플레이포트 수신단의 비디오 클럭을 생성하는 데 이용된다. 그리고 입력 클럭인 링크 심볼 클럭은 예를 들면 수신단(수신기)의 CDR(Clock and Data Recovery) 회로에서 복원된 것이다.A direct digital frequency synthesizer generates a video clock from a link symbol clock using a frequency ratio value (M, N value). A direct digital frequency synthesizer according to an embodiment of the present invention is used to generate a video clock of a display port receiving end. The link symbol clock, which is the input clock, is recovered from the CDR (Clock and Data Recovery) circuit of the receiver (receiver), for example.

본 발명의 일 실시예에 따른 직접 디지털 주파수 합성기는 디바이더 머지드 델타 시그마 모듈레이터(Divider-Merged Delta Sigma Modulator; 이하 간단히 'DSM'이라고도 한다)(10), 인티저 디바이더(Integer Divider)(20), 위상 인터폴레이터(Phase Interpolator)(40) 및 프랙셔널 디바이더(Fractional Divider)(30)를 포함하여 구성된다.A direct digital frequency synthesizer according to an embodiment of the present invention includes a Divider-Merged Delta Sigma Modulator (DSM) 10, an Integer Divider 20, A phase interpolator 40 and a fractional divider 30. The phase interpolator 40 includes a phase interpolator 40 and a fractional divider 30.

디바이더 머지드 델타 시그마 모듈레이터(10)는 주파수 비율값(M,N값)을 입력받아서 주파수 비율값의 정수 부분(Q)과 주파수 비율값의 소수 부분(F)을 출력하되 디더링(dithering)된 결과를 출력한다. 디바이더 머지드 델타 시그마 모듈레이터(10)는 N값을 M값으로 나눠서 정수 부분 Q(9bit)와 소수 부분 F(4bit)로 표현하고, 델타 시스마 모듈레이션을 이용한 디더링(dithering)을 통해 정확한 N/M을 표현한다.The divider merge delta sigma modulator 10 receives a frequency ratio value (M, N value) and outputs an integer part Q of the frequency ratio value and a decimal part F of the frequency ratio value, and outputs a dithering result . The divider modulated delta sigma modulator 10 divides the N value by M and expresses the integer part Q (9bit) and the decimal part F (4bit), and performs dithering using the delta system modulation to obtain the correct N / M Lt; / RTI >

디바이더 머지드 델타 시그마 모듈레이터는 본 발명의 기술 분야에서 통상의 기술자에게 있어서 공지된 기술이므로 구체적인 설명은 생략하나, 예를 들면 도 5에 도시된 바와 같은 개념적인 블럭 구성을 가질 수 있다.
The divider merge delta sigma modulator is a well-known technique for a person skilled in the art, so a detailed description thereof is omitted, but it may have a conceptual block configuration as shown in FIG. 5, for example.

도 5는 일반적인 디바이더 머지드 델타 시그마 모듈레이터의 개념적인 블럭 구성을 도시한 도면이다.5 is a conceptual block diagram of a general divider-merged delta sigma modulator.

디바이더 머지드 델타 시그마 모듈레이터는 하나의 곱셈기와 2개의 덥셈기를 포함하며 곱셈기는 피드백 경로상에 삽입되며, 양자화 에러(quantization error: eq)는 적분 회로에 의해서 적분된다.Divider The merged delta sigma modulator includes one multiplier and two adders, the multiplier is inserted on the feedback path, and the quantization error (e q ) is integrated by the integration circuit.

디바이더 머지드 델타 시그마 모듈레이터의 루프가 세틀(settle)되면, 피드백 루프의 특성상 양자화 에러(quantization error: eq)의 평균값은 제로로 수렴되며, 이는 다음의 수식과 같이 표현된다.When the loop of the divider merge delta sigma modulator is settled, the average value of the quantization error (e q ) converges to zero due to the nature of the feedback loop, which is expressed by the following equation.

Figure 112014111599038-pat00002
Figure 112014111599038-pat00002

따라서, 디바이더 머지드 델타 시그마 모듈레이터의 출력(OUT)의 시간적 평균은 다음 식과 같이 정확히 원하는 값인 N/M이 된다.Thus, the temporal average of the output (OUT) of the divider merge delta sigma modulator is exactly the desired value N / M as:

Figure 112014111599038-pat00003
Figure 112014111599038-pat00003

그리고, 인티저 디바이더(20)는 정수 부분(Q)을 이용하여 입력 클럭으로부터 정부 부분에 해당하는 만큼 입력 클럭이 분주된 중간 클럭을 생성한다.The integrator divider 20 generates an intermediate clock in which the input clock is divided by an amount corresponding to the government part from the input clock by using the integer part (Q).

인티저 디바이더(20)는 2/3 프리 디바이더(21) 및 카운터형 디바이더(22)를 포함한다. 2/3 프리 디바이더(21)는 입력 클럭을 2 또는 3으로 분주하여 프리 디바이드 클럭을 생성하며, 2/3 듀얼 모듈러스 프리스케일러(dual modulus prescaler)일 수 있다. 2/3 프리 디바이더(21)는 앞에서 높은 주파수의 클럭을 2 또는 3으로 나눠주는 역할을 한다. 카운터형 디바이더(22)는 카운터 기반으로 정수 부분의 값을 2로 나눈 값(정수)으로 프리 디바이드 클럭을 분주하여 중간 클럭(LS_CLK/Q)을 생성한다. The integrator divider 20 includes a 2/3 pre-divider 21 and a counter-type divider 22. The 2/3 predivider 21 divides the input clock by 2 or 3 to generate a pre-divide clock, and may be a 2/3 dual modulus prescaler. The 2/3 predivider 21 divides the high frequency clock into two or three clocks. The counter type divider 22 generates the intermediate clock LS_CLK / Q by dividing the pre-divide clock by a value obtained by dividing the value of the integer part by 2 (integer) based on the counter.

Q값이 짝수인 경우 2/3 프리 디바이더(21)는 /2를 수행하고 모듈러스 컨트롤(modulus control:MC)는 0이 되며, 홀수인 경우 /3을 수행하고 MC는 1이 된다. 프리 디바이드를 수행한 후 Q/2를 나눌 때에는 카운터 기반이기 때문에 카운터 값이 Q/4가 되면 출력을 스위칭하고 다시 Q/2가 될 때 출력을 스위칭 한다.If the Q value is an even number, the 2/3 predivider (21) performs / 2 and the modulus control (MC) is 0; if it is odd, it performs / 3 and MC is 1. When dividing Q / 2 after performing pre-divide, the counter is based on the counter. When the counter value becomes Q / 4, the output is switched and when the Q / 2 becomes again, the output is switched.

위상 인터폴레이터(Phase Interpolator)(40)는 입력 클럭이 다중 위상을 가지도록 쉬프트된 2 이상의 다중 위상을 가지는 입력 클럭들을 인터폴레이션하여 인터폴레이션 클럭들을 생성한다. 구체적으로 위상 인터폴레이터(Phase Interpolator)(40)는 CDR에서 생성된 8개의 위상을 가지는 LS_CLK[7:0]를 인터폴레이션함으로써 16개로 늘려 좀 더 세밀한 주파수 컨트롤이 가능하게 한다.A phase interpolator 40 generates interpolation clocks by interpolating input clocks having two or more multi-phases shifted so that an input clock has multiple phases. Specifically, the phase interpolator 40 increases the number of phases by 16 by interpolating LS_CLK [7: 0] having eight phases generated from the CDR, thereby enabling a finer frequency control.

프랙셔널 디바이더(Fractional Divider)(30)는 소수 부분(F)을 이용하여 중간 클럭(LS_CLK/Q)으로부터 출력 클럭을 생성하되, 중간 클럭의 에지가 소수 부분(F)에 대응하는 만큼 쉬프트되도록 생성한다.The fractional divider 30 generates an output clock from the intermediate clock LS_CLK / Q by using a fractional part F and generates an output clock by shifting the edge of the intermediate clock by a fraction corresponding to the fractional part F do.

그리고, 프랙셔널 디바이더(30)는 다중 위상 생성기(31) 및 위상 선택기(32)를 포함하여 구성된다.The fractional divider 30 includes a multi-phase generator 31 and a phase selector 32. The multi-

다중 위상 생성기(31)는 중간 클럭으로부터 중간 클럭이 다중 위상을 가지도록 쉬프트된 다중 위상 클럭들을 생성한다. 다중 위상 생성기(31)는 중간 클럭으로부터 다중 위상 클럭들을 생성함에 있어서, 상기한 인터폴레이션 클럭들에 얼라인하여 생성한다. 다중 위상 생성기(31)는 인티저 디바이더(20)에 의해 나눠진 클럭을 16개의 위상을 가지는 위상 인터폴레이터(40)의 출력에 얼라인함으로써, 16개의 위상을 가지는 정수 Q로 나눠진 클럭이 생성되도록 한다.The multi-phase generator 31 generates shifted multi-phase clocks so that the intermediate clock has the multi-phase from the intermediate clock. The multi-phase generator 31 generates the multi-phase clocks from the intermediate clock by linearly interpolating the above-mentioned interpolation clocks. The multiphase generator 31 generates a clock divided by an integer Q having 16 phases by aligning the clock divided by the integrator divider 20 to the output of the phase interpolator 40 having 16 phases .

위상 선택기(32)는 소수 부분(F)을 이용하여 다중 위상 클럭들중에서 하나를 선택함으로써 출력 클럭인 비디오 클럭(STRM_CLK)을 생성한다.
The phase selector 32 generates a video clock STRM_CLK which is an output clock by selecting one of the multi-phase clocks using a fractional part F.

이하, 디스플레이포트의 비디오 클럭 합성기로 이용되는 본 발명의 일 실시예에 따른 직접 디지털 주파수 합성기의 동작을 설명한다.Hereinafter, the operation of the direct digital frequency synthesizer according to an embodiment of the present invention used as a video clock synthesizer of a display port will be described.

본 발명의 일 실시예에 따른 방법은 입력 클럭의 주파수와 출력 클럭의 주파수 사이의 비율을 나타내는 주파수 비율값을 적어도 이용하여 입력 클럭으로부터 출력 클럭을 생성하는 직접 디지털 주파수 합성기에서 실행되며, 직접 디지털 주파수 합성기를 이용한 클럭 생성방법이다.A method according to an embodiment of the present invention is implemented in a direct digital frequency synthesizer that generates an output clock from an input clock using at least a frequency ratio value representing a ratio between the frequency of the input clock and the frequency of the output clock, This is a clock generation method using a synthesizer.

먼저, 디바이드 머지드 델타 시그마 모듈레이터(10)는 주파수 비율값(N값,M값)을 입력받아서 주파수 비율값의 정수 부분과 주파수 비율값의 소수 부분을 동시에 또는 서로 다른 시점에 출력하되 디더링된 결과를 출력한다.First, the divide-merged delta sigma modulator 10 receives a frequency ratio value (N value, M value) and outputs a decimal part of a frequency ratio value and a decimal part of a frequency ratio value at the same time or at different points of time, .

디바이드 머지드 델타 시그마 모듈레이터(10)의 출력에 대하여 아래 표와 같이 예를 들어 설명한다. 설명의 편의를 위하여 간단히 다음의 표와 같이 N=100, N=16이라고 가정하며, Q 및 F 등을 십진수로 표시한다.The output of the divide-and-merge delta sigma modulator 10 will be described with reference to the following table, for example. For convenience of explanation, it is assumed that N = 100 and N = 16 as shown in the following table, and Q and F are expressed in decimal numbers.

Figure 112014111599038-pat00004
Figure 112014111599038-pat00004

위의 예와 같이 (Q,F)는 (6,4)→(6,8)→(6,12)→(6,16)→(7,4)→(6,8)→(6,12)→(6,16)과 같이 변화한다. F값은 4씩 증가하며, 16을 넘어설 때의 Q값은 7로서 1이 더 큰 값을 가진다.(6, 4) → (6,8) → (6,12) → (6,16) → (7,4) → (6,8) → (6, 12) → (6,16). The F value increases by 4, and when the value exceeds 16, the Q value is 7, and 1 has a larger value.

그리고 다음의 표는 N=100이고 M=3인 경우의 예를 들어 Q, F값을 표시하고 있다.The following table shows, for example, Q and F values when N = 100 and M = 3.

Figure 112014111599038-pat00005
Figure 112014111599038-pat00005

(Q,F)는 (33,5)→(33,10)→(33,16)→(34,5)→(33,10)→(33,16)→(33,5)→(33,10)과 같이 변화한다. F값은 5 또는 6씩 증가하며, 16을 넘어설 때의 Q값은 34로서 1이 더 큰 값을 가진다. 그리고 1/3을 정확히 F에 표현할 수는 없으므로, 3번중 2번은 5씩 증가하며 1번은 6이 증가하는 것으로써 시간적 평균하여 정확히 1/3이 되도록 한다.(33,5)? (33,10)? (33,16)? (34,5)? (33,10)? (33,16)? (33,5)? (33,5) , 10). The F value increases by 5 or 6, and when the value exceeds 16, the Q value is 34, and 1 is larger. Since 1/3 can not be expressed exactly in F, it increases by 5 in 2 and increases by 6 in 1, so that the time is averaged to be exactly 1/3.

한편, 인티저 디바이더(20)는 정수 부분(Q)을 이용하여 입력 클럭으로부터 입력 클럭이 정부 부분에 해당하는 만큼 분주된 중간 클럭(LS_CLK/Q)을 생성한다.
Meanwhile, the integrator divider 20 generates an intermediate clock LS_CLK / Q divided by the input clock from the input clock using the integer part Q, corresponding to the input clock.

도 6은 본 발명의 일 실시예에 따른 직접 디지털 주파수 합성기에서 각 부분의 신호를 보여주는 타이밍도이다.6 is a timing diagram showing signals of respective parts in a direct digital frequency synthesizer according to an embodiment of the present invention.

도 6에 도시된 바와 같이 인티저 디바이더의 출력인 중간 클럭(LS_CLK/Q)의 주기는 입력 클럭의 주기인 TLS_CLK에 비해 Q배 증가하여 TLS_CLK×Q가 된다.As shown in FIG. 6, the period of the intermediate clock LS_CLK / Q, which is the output of the integrator divider, is Q times larger than T LS_CLK , which is the period of the input clock, to be T LS_CLK × Q.

그리고 인티저 디바이더(20)가 중간 클럭을 생성함에 있어서는, 2/3 프리디바이더(21)에 의해서, 입력 클럭을 2 또는 3으로 분주하여 프리 디바이드 클럭을 생성하는 단계와, 카운터형 디바이더(22)에 의해서 카운터 기반으로 정수 부분을 2로 나눈 값(정수만)으로 프리 디바이드 클럭을 분주하여 중간 클럭을 생성하는 단계의 2 단계를 거치게 된다.When the integrator divider 20 generates the intermediate clock, the step of generating the pre-divide clock by dividing the input clock by 2/3 by the 2/3 predivider 21, And dividing the integer part by 2 (integer only) by dividing the integer part by 2 on a counter basis to generate an intermediate clock.

Q값이 짝수인 경우 2/3 프리 디바이더(21)는 /2를 수행하고 모듈러스 컨트롤(modulus control:MC)은 0이 된다. 홀수인 경우 특정 입력 클럭의 3 사이클이 2/3 프리디바이더(21)의 출력에서는 1 사이클이 되는 /3을 수행하고 MC는 1이 된다. 프리디바이드를 수행한 후 카운터형 디바이더(22)가 Q/2를 나눌 때에는 카운터 기반이기 때문에 카운터 값이 Q/4가 되면 출력을 스위칭하고 다시 Q/2 가 될 때 출력을 스위칭 한다.
If the Q value is even, the 2/3 predivider (21) performs a / 2 and the modulus control (MC) is zero. In the case of an odd number, three cycles of a specific input clock are performed at the output of the 2/3 pre-divider 21, which is one cycle, and MC is 1. When the counter divider 22 divides Q / 2 after performing the pre-divide operation, the output is switched when the counter value becomes Q / 4 because of the counter base, and the output is switched when the counter value becomes Q / 2 again.

도 7은 2/3 프리 디바이더(21) 및 카운터형 디바이더(22)의 출력 신호를 예시적으로 보여주는 타이밍도이다.7 is a timing diagram exemplarily showing the output signals of the 2/3 pre-divider 21 and the counter-type divider 22.

도 7에서는 편의상 Q값이 작은수인 4, 5, 6, 7, 8 및 9일 때 2/3 프리 디바이더(21)의 출력, 즉, 카운터형 디바이더(22)의 입력(In)과 카운터형 디바이더(22)의 출력(Out)을 도시하고 있다. 특히, Q값이 짝수일 때 2/3 프리 디바이더(21)의 출력(In)은 입력 클럭(미도시)을 단순히 2분주하지만, Q값이 홀수일 때 2/3 프리 디바이더(21)의 출력(In)은 중간 클럭의 주기내에 한번은 입력 클럭의 3 사이클이 2/3 프리디바이더(21)의 출력에서 1 사이클이 되는 /3을 수행한다.7, the output of the 2/3 predivider 21, that is, the input (In) of the counter type divider 22 and the output of the counter type divider 22 when the Q value is 4, 5, 6, 7, And the output Out of the divider 22 is shown. Particularly, when the Q value is an even number, the output In of the 2/3 predistorter 21 simply divides the input clock (not shown) by two but the output of the 2/3 predivider 21 (In) performs / 3 in which the cycle of the input clock becomes one cycle at the output of the 2/3 predivider 21 once in the cycle of the intermediate clock.

그리고, 위상 인터폴레이터(40)는 입력 클럭이 다중 위상을 가지도록 쉬프트된 2 이상의 다중 위상 입력 클럭들(LS_CLK[7:0])을 인터폴레이션하여 인터폴레이션 클럭들을 생성하며, 구체적으로 8개의 다중 위상 입력 클럭들을 인터폴레이션하여 16개의 인터폴레이션 클럭들을 생성한다.The phase interpolator 40 interpolates two or more multiphase input clocks LS_CLK [7: 0] shifted so that the input clock has multiple phases, thereby generating interpolation clocks. Specifically, Interpolates the clocks to generate 16 interpolation clocks.

그리고, 프랙셔널 디바이더(30)는 소수 부분(F)을 이용하여 인티저 디바이더(20)에서 출력되는 중간 클럭(LS_CLK/Q)으로부터 출력 클럭(STRM_CLK)을 생성하되, 중간 클럭의 에지가 소수 부분(F)에 대응하는 만큼 쉬프트되도록 생성한다.The fractional divider 30 generates an output clock STRM_CLK from the intermediate clock LS_CLK / Q output from the integrator divider 20 by using the decimal portion F, (F).

먼저, 다중 위상 생성기(31)은 중간 클럭(LS_CLK/Q)으로부터 중간 클럭이 다중 위상을 가지도록 쉬프트된 다중 위상 클럭들(MP[15:0])을 생성한다.First, the multiphase generator 31 generates multiphase clocks MP [15: 0] shifted so that the intermediate clock has the multiphase from the intermediate clock LS_CLK / Q.

중간 클럭으로부터 다중 위상 클럭들을 생성함에 있어서는, 인터폴레이션 클럭들에 얼라인하여 다중 위상 클럭들을 생성한다.In generating the multi-phase clocks from the intermediate clock, the multi-phase clocks are generated by interpolating the interpolation clocks.

다중 위상 생성기(31)는 멀티 페이즈 얼라이너(Multi-phase aligner)일 수 있으며, 인티저 디바이더(20)에 의해 분주된 클럭을 16개의 위상을 가지는 위상 인터폴레이터(40)의 출력에 얼라인한다. 이렇게 하면 16개의 위상을 가지는 정수 Q로 나눠진 클럭이 생성된다. 도 6에서 MP[15:0]은 다중 위상 클럭들로서, 다중 위상 클럭들은 입력 클럭(LS_CLK)의 한 주기의 범위내에서 16개의 서로 다른 위상을 가진다.The multi-phase generator 31 may be a multi-phase aligner and aligns the clock divided by the integrator divider 20 to the output of the phase interpolator 40 having 16 phases . This produces a clock divided by an integer Q with 16 phases. In FIG. 6, MP [15: 0] is a multiphase clock, and the multiphase clocks have 16 different phases within one period of the input clock (LS_CLK).

그리고, 위상 선택기(32)는 소수 부분(F)을 이용하여 다중 위상 클럭들중에서 하나를 선택함으로써 출력 클럭(STRM_CLK)을 생성한다. 위상 선택기(32)는 소수부분(F)에 따라 16개의 위상 중에서 하나를 선택하는 방식으로 최종 STRM_CLK를 생성한다.Then, the phase selector 32 generates the output clock STRM_CLK by selecting one of the multi-phase clocks using the fractional part F. The phase selector 32 generates the final STRM_CLK in a manner that selects one of the 16 phases according to the fractional part F. [

한편, 본 발명의 일 실시예에 따른 직접 주파수 합성기는, 도 6에 도시된 바와 같이 소수 부분(F)에 의해 다중 위상 클럭들중에서 하나가 선택되는 타이밍으로부터, 다중 위상 클럭들을 생성하는 타이밍 사이에는 스위칭 마진(switching margin)이 삽입된다.Meanwhile, as shown in FIG. 6, the direct frequency synthesizer according to an embodiment of the present invention includes, between the timing at which one of the multi-phase clocks is selected by the decimal portion F and the timing at which multi-phase clocks are generated A switching margin is inserted.

직접 디지털 주파수 합성기를 설계할 때는 글리치(glitch) 문제가 발생할 수 있는데, 도 6의 실시예에서는 F값을 생성할 때 1.5 cycle를 지연시키고 다중 위상 생성기(31)에서 다중 위상 클럭들을 출력할 때 3 cycle을 지연시킴으로써 충분한 스위칭 마진(switching margin)을 두어 글리치(glitch)가 발생하지 않도록 한다.When designing a direct digital frequency synthesizer, a glitch problem may occur. In the embodiment of FIG. 6, when generating the F value, 1.5 cycles are delayed and when the multiphase clocks are output from the multiphase generator 31, 3 cycle is delayed so that a sufficient switching margin is maintained to prevent glitches from occurring.

본 발명의 일 실시예에 따르면 델타 시그마 모듈레이터(DSM)을 이용하기 때문에 phase shift가 k, k+1에서 발생하고 그렇기 때문에 시스템의 deterministic jitter는 TLS_CLK/16 이다(TLS_CLK: LS_CLK의 주기).
According to one embodiment of the present invention, since the phase shift occurs at k, k + 1 because of using the delta sigma modulator (DSM), the deterministic jitter of the system is T LS_CLK / 16 (T LS_CLK : period of LS_CLK).

이하, 본 발명의 여러 양상들에 따른 효과를 살펴본다.Hereinafter, effects according to various aspects of the present invention will be described.

종래 PLL기반의 주파수 합성기는 디스플레이포트의 큰 M, N값으로 클럭을 생성하기에 적합하지 않고, 낮은 루프필터 대역폭으로 인한 성능 저하로 설계가 매우 어려워질 수 있는 문제점이 있었다.Conventional PLL-based frequency synthesizers are not suitable for generating clocks with large M and N values of the display port, and there is a problem in that designing becomes very difficult due to performance degradation due to low loop filter bandwidth.

그러나, 본 발명의 일 양상에 따르면 디스플레이포트처럼 매우 큰 M, N값을 이용하여 주파수를 합성하는 경우에도 용이하게 원하는 주파수를 합성할 수 있으며, 낮은 루프필터 대역폭 등으로 인한 성능 저하의 문제를 해결할 수 있으며, 넓은 범위의 주파수를 생성할 수 있는 효과가 있다. 본 발명의 일 양상에 따르면 디스플레이포트에 적용했을 때 매우 큰 M, N값을 이용한 넓은 범위의 주파수 합성에 매우 용이한 장점이 있다.However, according to one aspect of the present invention, it is possible to easily synthesize a desired frequency even when synthesizing frequencies using very large M and N values, such as a display port, and solve a problem of performance degradation due to a low loop filter bandwidth and the like And it has the effect of generating a wide range of frequencies. According to one aspect of the present invention, there is an advantage that it is very easy to synthesize a wide range of frequencies using very large M and N values when applied to a display port.

또한, 본 발명의 일 양상에 따르면 빠르게 주파수를 변화시킬 수 있으며, CDR에서 복원한 링크 심볼 클럭을 이용하기 때문에 이미 다상(multi-phase)의 높은 주파수 클럭을 시스템이 가지고 있어서 약간의 하드웨어 추가로 비디오 클럭 생성기를 용이하게 구현할 수 있는 효과가 있다.In addition, according to one aspect of the present invention, since the frequency can be changed rapidly and the link symbol clock recovered from the CDR is used, the system has a multi-phase high frequency clock, The clock generator can be easily implemented.

또한, 본 발명의 일 양상에 따르면 넓은 범위의 주파수를 합성하기 쉬워 설계가 용이하며, 프랙셔널 디바이더(fractional divider)를 이용하여 세밀한 주파수 조절이 가능하며, 피드백 루프가 없기 때문에 주파수 변경 및 트래킹(tracking)이 빠른 장점이 있다.According to an aspect of the present invention, it is easy to design a wide range of frequencies because it is easy to synthesize, fine frequency control is possible using a fractional divider, and there is no feedback loop, ) This is a quick advantage.

10 : 디바이더 머지드 델타 시그마 모듈레이터
20 : 인티저 디바이더 21 :2/3 프리 디바이더
22 : 카운터형 디바이더 30 : 프랙셔널 디바이더
31 : 다중 위상 생성기 32 : 위상 선택기
40 : 위상 인터폴레이터10: Divider Merged Delta Sigma Modulator
20: Integrator divider 21: 2/3 predistorter
22: Counter type divider 30: Fractional divider
31: Multiphase generator 32: Phase selector
40: Phase interpolator

Claims (14)

입력 클럭의 주파수와 출력 클럭의 주파수 사이의 비율을 나타내는 주파수 비율값을 이용하여 상기 입력 클럭으로부터 상기 출력 클럭을 생성하는 직접 디지털 주파수 합성기로서,
상기 주파수 비율값을 입력받아서 상기 주파수 비율값의 정수 부분과 상기 주파수 비율값의 소수 부분을 출력하되 디더링된 결과를 출력하는 디바이더 머지드 델타 시그마 모듈레이터(10);
상기 정수 부분을 이용하여 상기 입력 클럭으로부터 상기 입력 클럭이 상기 정수 부분에 해당하는 만큼 분주된 중간 클럭을 생성하는 인티저 디바이더(20);
상기 소수 부분을 이용하여 상기 중간 클럭으로부터 상기 출력 클럭을 생성하되, 상기 중간 클럭의 에지가 상기 소수 부분에 대응하는 만큼 쉬프트되도록 생성하는 프랙셔널 디바이더(30);
를 포함하는 것을 특징으로 하는 직접 디지털 주파수 합성기.1. A direct digital frequency synthesizer for generating the output clock from the input clock using a frequency ratio value representing a ratio between a frequency of an input clock and a frequency of an output clock,
A divider-merged delta sigma modulator (10) receiving the frequency ratio value and outputting an integer part of the frequency ratio value and a decimal part of the frequency ratio value, and outputting a dithered result;
An integrator divider (20) for generating an intermediate clock from the input clock using the integer part, the intermediate clock having the frequency corresponding to the integer part of the input clock;
A fractional divider (30) that generates the output clock from the intermediate clock using the fractional part, and generates an edge of the intermediate clock so that the edge of the intermediate clock is shifted by the fractional part;
Wherein the direct digital frequency synthesizer comprises: 청구항 1에 있어서,
상기 프랙셔널 디바이더(30)는,
상기 중간 클럭으로부터 상기 중간 클럭이 다중 위상을 가지도록 쉬프트된 다중 위상 클럭들을 생성하는 다중 위상 생성기(31);
상기 소수 부분을 이용하여 상기 다중 위상 클럭들중에서 하나를 선택함으로써 상기 출력 클럭을 생성하는 위상 선택기(32);
를 포함하는 것을 특징으로 하는 직접 디지털 주파수 합성기.The method according to claim 1,
The fractional divider (30)
A multi-phase generator (31) for generating multiphase clocks shifted from the intermediate clock so that the intermediate clock has multiple phases;
A phase selector (32) for generating the output clock by selecting one of the multi-phase clocks using the fractional part;
Wherein the direct digital frequency synthesizer comprises: 청구항 2에 있어서,
상기 입력 클럭이 다중 위상을 가지도록 쉬프트된 2 이상의 다중 위상 입력 클럭들을 인터폴레이션하여 인터폴레이션 클럭들을 생성하는 위상 인터폴레이터(40)를 더 포함하며,
상기 다중 위상 생성기(31)는,
상기 중간 클럭으로부터 상기 다중 위상 클럭들을 생성함에 있어서, 상기 인터폴레이션 클럭들에 얼라인하여 생성하는 것을 특징으로 하는 직접 디지털 주파수 합성기.The method of claim 2,
Further comprising a phase interpolator (40) for interpolating two or more multiphase input clocks shifted so that the input clock has multiple phases to generate interpolation clocks,
The multi-phase generator (31)
And generates the multiphase clocks from the intermediate clock by aligning the interpolation clocks. 청구항 2에 있어서,
상기 위상 선택기(32)가 상기 소수 부분을 이용하여 상기 다중 위상 클럭들중에서 하나를 선택하는 타이밍으로부터, 상기 다중 위상 생성기(31)가 다중 위상 클럭들을 생성하는 타이밍 사이에는 스위칭 마진이 삽입되는 것을 특징으로 하는 직접 디지털 주파수 합성기.The method of claim 2,
A switching margin is inserted between the timing at which the phase selector 32 selects one of the multiphase clocks using the fractional part and the timing at which the multiphase clock generator 31 generates the multiphase clocks Direct digital frequency synthesizer. 청구항 1에 있어서,
상기 인티저 디바이더(20)는,
상기 입력 클럭을 2 또는 3으로 분주하여 프리 디바이드 클럭을 생성하는 2/3 프리 디바이더(21);
카운터 기반으로 상기 정수 부분의 값을 2로 나눈 값으로 상기 프리 디바이드 클럭을 분주하여 상기 중간 클럭을 생성하는 카운터형 디바이더(22);
를 포함하는 것을 특징으로 하는 직접 디지털 주파수 합성기.The method according to claim 1,
The integrator divider (20)
A 2/3 pre-divider (21) for dividing the input clock by 2 or 3 to generate a pre-divide clock;
A counter type divider (22) dividing the value of the integer part by 2 to divide the value of the divide by 2 to generate the intermediate clock;
Wherein the direct digital frequency synthesizer comprises: 청구항 1에 있어서,
상기 직접 디지털 주파수 합성기는,
디스플레이포트 수신단의 비디오 클럭을 생성하는 데 이용되는 것을 특징으로 하는 직접 디지털 주파수 합성기.The method according to claim 1,
The direct digital frequency synthesizer includes:
Wherein the digital clock signal is used to generate a video clock of the display port receiver. 청구항 6에 있어서,
상기 주파수 비율값은 디스플레이포트의 M값 및 N값이며,
상기 입력 클럭은 상기 수신단에서 복원된 링크 심볼 클럭인 것을 특징으로 하는 직접 디지털 주파수 합성기.The method of claim 6,
Wherein the frequency ratio value is an M value and an N value of the display port,
Wherein the input clock is a link symbol clock recovered by the receiver. 입력 클럭의 주파수와 출력 클럭의 주파수 사이의 비율을 나타내는 주파수 비율값을 이용하여 상기 입력 클럭으로부터 상기 출력 클럭을 생성하는 직접 디지털 주파수 합성기에서 실행되는, 상기 직접 디지털 주파수 합성기를 이용한 클럭 생성방법으로서,
상기 주파수 비율값을 입력받아서 상기 주파수 비율값의 정수 부분과 상기 주파수 비율값의 소수 부분을 동시에 또는 서로 다른 시점에 출력하되 디더링된 결과를 출력하는 제 1 단계;
상기 정수 부분을 이용하여 상기 입력 클럭으로부터 상기 입력 클럭이 상기 정수 부분에 해당하는 만큼 분주된 중간 클럭을 생성하는 제 2 단계;
상기 소수 부분을 이용하여 상기 중간 클럭으로부터 상기 출력 클럭을 생성하되, 상기 중간 클럭의 에지가 상기 소수 부분에 대응하는 만큼 쉬프트되도록 생성하는 제 3 단계;
를 포함하는 것을 특징으로 하는 직접 디지털 주파수 합성기를 이용한 클럭 생성방법.A clock generation method using the direct digital frequency synthesizer, the clock generation method being implemented in a direct digital frequency synthesizer that generates the output clock from the input clock using a frequency ratio value indicating a ratio between a frequency of an input clock and a frequency of an output clock,
A first step of receiving the frequency ratio value and outputting an integer part of the frequency ratio value and a decimal part of the frequency ratio value at the same time or at different points of time and outputting a dithered result;
A second step of generating an intermediate clock from the input clock using the integer part, the intermediate clock being divided by the input clock corresponding to the integer part;
A third step of generating the output clock from the intermediate clock by using the fractional part and generating an edge of the intermediate clock so that the edge of the intermediate clock is shifted by the fraction corresponding to the decimal part;
And generating a clock signal using the direct digital frequency synthesizer. 청구항 8에 있어서,
상기 제 3 단계는,
상기 중간 클럭으로부터 상기 중간 클럭이 다중 위상을 가지도록 쉬프트된 다중 위상 클럭들을 생성하는 제 3-1 단계;
상기 소수 부분을 이용하여 상기 다중 위상 클럭들중에서 하나를 선택함으로써 상기 출력 클럭을 생성하는 제 3-2 단계;
를 포함하는 것을 특징으로 하는 직접 디지털 주파수 합성기를 이용한 클럭 생성방법.The method of claim 8,
In the third step,
A third step of generating multi-phase clocks shifted from the intermediate clock so that the intermediate clock has multiple phases;
3-2) generating the output clock by selecting one of the multi-phase clocks using the fractional part;
And generating a clock signal using the direct digital frequency synthesizer. 청구항 9에 있어서,
상기 입력 클럭이 다중 위상을 가지도록 쉬프트된 2 이상의 다중 위상 입력 클럭들을 인터폴레이션하여 인터폴레이션 클럭들을 생성하는 제 4 단계를 더 포함하며,
상기 제 3-1 단계에서는,
상기 중간 클럭으로부터 상기 다중 위상 클럭들을 생성함에 있어서, 상기 인터폴레이션 클럭들에 얼라인하여 생성하는 것을 특징으로 하는 직접 디지털 주파수 합성기를 이용한 클럭 생성방법.The method of claim 9,
Further comprising a fourth step of interpolating two or more multiphase input clocks shifted so that the input clock has multiple phases to generate interpolation clocks,
In the above-mentioned step 3-1,
And generating the multi-phase clocks from the intermediate clock by aligning the multi-phase clocks with the interpolation clocks. 청구항 9에 있어서,
상기 소수 부분에 의해 상기 다중 위상 클럭들중에서 하나가 선택되는 타이밍으로부터, 상기 다중 위상 클럭들을 생성하는 타이밍 사이에는 스위칭 마진이 삽입되는 것을 특징으로 하는 직접 디지털 주파수 합성기를 이용한 클럭 생성방법.The method of claim 9,
Wherein a switching margin is inserted between a timing at which one of the multi-phase clocks is selected by the decimal portion and a timing at which the multi-phase clocks are generated. 청구항 8에 있어서,
상기 제 2 단계는,
상기 입력 클럭을 2 또는 3으로 분주하여 프리 디바이드 클럭을 생성하는 제 2-1 단계;
카운터 기반으로 상기 정수 부분을 2로 나눈 값으로 상기 프리 디바이드 클럭을 분주하여 상기 중간 클럭을 생성하는 제 2-2 단계;
를 포함하는 것을 특징으로 하는 직접 디지털 주파수 합성기를 이용한 클럭 생성방법.The method of claim 8,
The second step comprises:
Dividing the input clock by 2 or 3 to generate a pre-divide clock;
A second step of dividing the integer part by 2 and dividing the predefined clock into a plurality of intermediate clocks;
And generating a clock signal using the direct digital frequency synthesizer. 청구항 8에 있어서,
상기 직접 디지털 주파수 합성기는 디스플레이포트 수신단의 비디오 클럭을 생성하는 데 이용되는 것을 특징으로 하는 직접 디지털 주파수 합성기를 이용한 클럭 생성방법.The method of claim 8,
Wherein the direct digital frequency synthesizer is used to generate a video clock of the display port receiver. 청구항 13에 있어서,
상기 주파수 비율값은 디스플레이포트의 M값 및 N값이며,
상기 입력 클럭은 상기 수신단에서 복원된 링크 심볼 클럭인 것을 특징으로 하는 직접 디지털 주파수 합성기를 이용한 클럭 생성방법.14. The method of claim 13,
Wherein the frequency ratio value is an M value and an N value of the display port,
Wherein the input clock is a link symbol clock recovered by the receiver.
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* Cited by examiner, † Cited by third party
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JP2002209109A (en) * 2001-01-11 2002-07-26 Ricoh Co Ltd Method and device for generating timing signal, and image processing apparatus
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