KR101538457B1 - Apparatus and method for monitoring jitter of clock and data recovery circuit - Google Patents

Apparatus and method for monitoring jitter of clock and data recovery circuit Download PDF

Info

Publication number
KR101538457B1
KR101538457B1 KR1020140061735A KR20140061735A KR101538457B1 KR 101538457 B1 KR101538457 B1 KR 101538457B1 KR 1020140061735 A KR1020140061735 A KR 1020140061735A KR 20140061735 A KR20140061735 A KR 20140061735A KR 101538457 B1 KR101538457 B1 KR 101538457B1
Authority
KR
South Korea
Prior art keywords
phase
clock
clock signal
modulated
signal
Prior art date
Application number
KR1020140061735A
Other languages
Korean (ko)
Inventor
최우영
권대현
박영석
Original Assignee
연세대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 연세대학교 산학협력단 filed Critical 연세대학교 산학협력단
Priority to KR1020140061735A priority Critical patent/KR101538457B1/en
Priority to US14/634,392 priority patent/US9337848B2/en
Application granted granted Critical
Publication of KR101538457B1 publication Critical patent/KR101538457B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
    • G01R29/02—Measuring characteristics of individual pulses, e.g. deviation from pulse flatness, rise time or duration

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

The present invention relates to an apparatus and a method for measuring a jitter of a clock data recovery circuit. The apparatus is an apparatus for monitoring a jitter of a clock data recovery circuit including a phase detector which detects the difference in phase between a data clock signal and an output clock signal. The phase detector comprises a phase comparing unit for comparing the phase between modulated clock signals, which are modulated to have a different phase from the output clock signal, and the data clock signal and outputting a comparison signal. The apparatus for monitoring a jitter of a clock and data recovery circuit comprises a jitter monitoring unit for comparing the accumulated values of the comparison signals respectively corresponding to each of the modulated clock signals and monitoring the jitter.

Description

클록 데이터 복원 회로의 지터 측정 장치 및 지터 측정 방법{APPARATUS AND METHOD FOR MONITORING JITTER OF CLOCK AND DATA RECOVERY CIRCUIT}TECHNICAL FIELD [0001] The present invention relates to a jitter measuring apparatus and a jitter measuring method for a clock data restoring circuit,

본 발명은 클록 데이터 복원 회로(clock and data recovery circuit)의 지터(jitter)를 측정하는 장치 및 방법에 관한 것이다.The present invention relates to an apparatus and method for measuring the jitter of a clock and data recovery circuit.

클록 데이터 복원 회로(Clock and Data Recovery circuit)는 잡음이 있는 데이터에 대해 데이터율(data rate)에 맞는 클록을 복원하고, 데이터를 샘플링(sampling)하여 깨끗한 데이터로 복원하는 장치이며, 현재 대부분의 데이터 수신기에 없어서는 안되는 중요한 회로이다. 도 1은 종래의 클록 데이터 복원 회로의 구성도이다. 일반적으로, 클록 데이터 복원 회로는 위상 검출기(11), 전하 펌프부(12), 루프 필터부(13), 및 전원 제어 발진기(14)로 이루어진다. 위상 검출기 중 선형 위상 검출기는 데이터 클록 신호와 출력 클록 신호, 둘 중의 어느 것이 빠른지와, 얼마나 빠른지를 모두 판단할 수 있으나, 고속 동작이 어렵다는 단점을 갖는다. 위상 검출기 중 뱅뱅 위상 검출기(Bang-Bang Phase Detector)는 고속 동작이 가능하나, 데이터 클록 신호와 출력 클록 신호 중의 어떤 것이 위상이 더 빠른지만을 판단할 수 있다.The clock and data recovery circuit restores the clock to the data rate for noisy data and restores the clock to the clean data by sampling the data. It is an important circuit that is essential to the receiver. 1 is a configuration diagram of a conventional clock data recovery circuit. Generally, the clock data restoration circuit comprises a phase detector 11, a charge pump section 12, a loop filter section 13, and a power supply control oscillator 14. Among the phase detectors, the linear phase detector can determine both the data clock signal and the output clock signal, whichever is faster and how fast, but it has a disadvantage that high-speed operation is difficult. Among the phase detectors, the Bang-Bang Phase Detector is capable of high-speed operation, but it can determine which of the data clock signal and the output clock signal is faster in phase.

한편, 반도체 회로의 제작 비용은 점점 줄어들고 있으나, 이를 테스트하는 비용은 줄지 않고 있다. 예를 들어, 반도체 회로의 지터(jitter)를 측정하기 위해서는 고속으로 동작하고 고해상도를 갖는 특별한 비교기를 필요로 하게 되며, 이는 하드웨어 비용의 증가를 초래하며, 하드웨어 설계에 있어 제약 사항으로 작용한다. 또한, 종래의 지터 측정 장치는 기준 클록(reference clock)을 추가적으로 필요로 하며, 기준 클록을 제공받아야 하므로, 클록 데이터 복원 회로와의 연동에 있어 적합하지 않다.On the other hand, the cost of fabricating semiconductor circuits is gradually decreasing, but the cost of testing them is not decreasing. For example, measuring the jitter of a semiconductor circuit requires a special comparator that operates at high speed and has a high resolution, which results in an increase in hardware cost and acts as a constraint in hardware design. In addition, the conventional jitter measurement apparatus additionally requires a reference clock and is not suitable for interlocking with the clock data restoration circuit since it needs to receive a reference clock.

본 발명은 클록 데이터 복원 회로의 지터(jitter)를 간단하고 효율적으로 측정할 수 있는 장치 및 방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION It is an object of the present invention to provide an apparatus and method that can measure jitter of a clock data recovery circuit simply and efficiently.

본 발명이 해결하고자 하는 다른 과제는 적은 면적 및 낮은 전력 소모 특성을 갖는 동시에, 다중-단계의 위상 검출이 가능한 클록 데이터 복원 회로, 이의 지터 측정 장치 및 방법을 제공하는 것에 있다.Another object of the present invention is to provide a clock data recovery circuit having a small area and low power consumption characteristics and capable of multi-step phase detection, and a jitter measuring apparatus and method therefor.

본 발명이 해결하고자 하는 과제는 이상에서 언급된 과제로 제한되지 않는다. 언급되지 않은 다른 기술적 과제들은 이하의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the above-mentioned problems. Other technical subjects not mentioned will be apparent to those skilled in the art from the description below.

본 발명의 일 측면에 따른 클록 데이터 복원 회로의 지터 측정 장치는, 데이터 클록 신호와 출력 클록 신호 간의 위상 차이를 검출하는 위상 검출기를 포함하는 클록 데이터 복원 회로의 지터를 측정하는 장치로서, 상기 위상 검출기는 상기 출력 클록 신호로부터 서로 다른 위상을 갖도록 변조된 복수의 변조 클록 신호와 상기 데이터 클록 신호 간의 위상을 비교하여 비교 신호를 출력하는 비교부를 포함하고, 상기 복수의 변조 클록 신호 각각에 대응하는 비교 신호의 누적 값을 비교하여 상기 지터를 측정하는 지터 측정부를 포함한다.A jitter measurement apparatus of a clock data recovery circuit according to an aspect of the present invention is an apparatus for measuring a jitter of a clock data recovery circuit including a phase detector for detecting a phase difference between a data clock signal and an output clock signal, And a comparator for comparing the phases of a plurality of modulated clock signals modulated to have different phases from the output clock signal and the data clock signal to output a comparison signal, And a jitter measuring unit for measuring the jitter.

일 실시 예로, 상기 클록 데이터 복원 회로는, 상기 비교 신호에 따라 전하 공급량을 조절하는 전하 펌프부; 상기 전하 공급량을 누적하여 조절 신호를 출력하는 루프 필터부; 및 상기 조절 신호에 따라 가변적인 출력 클록 신호를 생성하는 전원 제어 발진기를 더 포함하며, 상기 위상 검출기는, 상기 변조 클록 신호들을 순차적으로 입력받고, 순차적으로 입력되는 변조 클록 신호와 상기 데이터 클록 신호의 위상을 비교하여 상기 비교 신호를 출력할 수 있다.In one embodiment, the clock data recovery circuit includes: a charge pump unit that adjusts a charge supply amount according to the comparison signal; A loop filter unit accumulating the charge supply amount and outputting an adjustment signal; And a power control oscillator that generates a variable output clock signal in accordance with the adjustment signal, wherein the phase detector sequentially receives the modulated clock signals and sequentially receives the modulated clock signal and the data clock signal, So that the comparison signal can be outputted.

일 실시 예로, 상기 클록 데이터 복원 회로의 지터 측정 장치는, 상기 출력 클록 신호로부터 상기 변조 클록 신호들을 생성하고, 상기 변조 클록 신호들을 순차적으로 상기 위상 검출기로 입력하는 변조 클록 생성부를 더 포함할 수 있다.In one embodiment, the jitter measurement device of the clock data recovery circuit may further include a modulated clock generation unit that generates the modulated clock signals from the output clock signal and sequentially inputs the modulated clock signals to the phase detector .

일 실시 예로, 상기 변조 클록 생성부는, 상기 출력 클록 신호의 주파수를 분배하여 분주 클록 신호를 생성하는 주파수 분배기; 상기 분주 클록 신호의 클록 에지에 응답하여 비트 신호를 생성하는 비트 생성기; 및 상기 비트 신호에 따라 상기 변조 클록 신호들을 순차적으로 출력하는 변조 클록 출력부를 포함할 수 있다.In one embodiment, the modulated clock generator includes: a frequency divider that divides a frequency of the output clock signal to generate a divided clock signal; A bit generator for generating a bit signal in response to a clock edge of the divided clock signal; And a modulated clock output unit for sequentially outputting the modulated clock signals according to the bit signal.

일 실시 예로, 상기 변조 클록 생성부는, 상기 출력 클록 신호의 미리 설정된 기준 위상으로부터 선형적인 위상 차이를 갖도록 상기 변조 클록 신호들을 변조하여, 상기 변조 클록 신호들 각각을 동일한 시간 주기 동안 상기 위상 검출기로 입력할 수 있다.In one embodiment, the modulated clock generator modulates the modulated clock signals to have a linear phase difference from a predetermined reference phase of the output clock signal, and inputs each of the modulated clock signals to the phase detector for the same period of time can do.

일 실시 예로, 상기 위상 검출기는, 상기 데이터 클록 신호와 상기 출력 클록 신호의 위상을 비교하여 제1 비교 신호를 출력하는 제1 위상 비교부; 및 상기 데이터 클록 신호와 상기 변조 클록 신호들의 위상을 순차적으로 비교하여 제2 비교 신호를 출력하는 제2 위상 비교부를 포함할 수 있다.In one embodiment, the phase detector includes: a first phase comparator that compares phases of the data clock signal and the output clock signal to output a first comparison signal; And a second phase comparator for sequentially comparing phases of the data clock signal and the modulated clock signals and outputting a second comparison signal.

일 실시 예로, 상기 지터 측정부는, 상기 복수의 변조 클록 신호와 일대일 대응하고, 상기 복수의 변조 클록 신호에 대응하여 상기 비교 신호의 누적 값을 측정하는 복수의 카운터; 및 상기 제2 위상 비교부와 상기 복수의 카운터 사이에 연결되고, 상기 위상 검출기로 순차적으로 입력되는 변조 클록 신호에 대응하여, 상기 복수의 카운터 중의 적어도 하나를 선택하는 선택 회로를 포함할 수 있다.In one embodiment, the jitter measuring unit includes: a plurality of counters corresponding one-to-one to the plurality of modulated clock signals and measuring an accumulated value of the comparison signal corresponding to the plurality of modulated clock signals; And a selection circuit connected between the second phase comparator and the plurality of counters and selecting at least one of the plurality of counters corresponding to a modulated clock signal sequentially input to the phase detector.

일 실시 예로, 상기 지터 측정부는, 상기 복수의 카운터 각각에 의해 측정된 누적 값을 히스토그램 분석하여 지터를 측정하는 히스토그램 분석부를 더 포함할 수 있다.In one embodiment, the jitter measuring unit may further include a histogram analyzing unit that measures a jitter by analyzing a cumulative value measured by each of the plurality of counters.

일 실시 예로, 상기 위상 검출기는, 서로 다른 변조 클록 신호를 입력받아, 상기 데이터 클록 신호와의 위상을 비교하여 상기 비교 신호를 출력하는 복수의 비교기를 포함하고, 상기 지터 측정부는 상기 복수의 비교기 각각으로 출력되는 비교 신호의 누적 값을 비교하여 상기 지터를 측정할 수 있다.In one embodiment, the phase detector includes a plurality of comparators that receive different modulated clock signals and compare the phases of the data clock signals with each other to output the comparison signal. The jitter measuring unit may include a plurality of comparators The jitter can be measured by comparing the cumulative value of the comparison signal output to the reference signal.

일 실시 예로, 상기 지터 측정부는, 상기 복수의 비교기와 일대일 대응하도록 연결되고, 대응하는 비교기로부터 출력되는 비교 신호의 누적 값을 측정하는 복수의 카운터를 포함할 수 있다.In an embodiment, the jitter measuring unit may include a plurality of counters connected in a one-to-one correspondence with the plurality of comparators and measuring an accumulated value of the comparison signal output from the corresponding comparator.

본 발명의 다른 일 측면에 따르면, 데이터 클록 신호와 제1 클록 신호의 위상을 비교하는 위상 검출 장치의 지터를 측정하는 장치로서, 상기 제1 클록 신호를 서로 다른 위상을 갖도록 변조하여 변조 클록 신호들을 생성하는 변조 클록 생성부; 상기 변조 클록 신호들 각각의 위상을 상기 데이터 클록 신호와 비교하여 비교 신호를 출력하는 위상 검출기; 및 상기 변조 클록 신호들 각각에 대응하는 비교 신호의 누적 값을 비교하여 상기 지터를 측정하는 지터 측정부를 포함하는 지터 측정 장치가 제공된다.According to another aspect of the present invention there is provided an apparatus for measuring the jitter of a phase detection device that compares the phase of a data clock signal with a phase of a first clock signal, the method comprising: modulating the first clock signal to have a different phase, A modulated clock generating unit for generating a modulated clock; A phase detector for comparing the phase of each of the modulated clock signals with the data clock signal and outputting a comparison signal; And a jitter measuring unit for measuring the jitter by comparing accumulated values of comparison signals corresponding to each of the modulated clock signals.

일 실시 예로, 상기 위상 검출기는, 순차적으로 입력되는 변조 클록 신호와 상기 데이터 클록 신호의 위상을 비교하고, 상기 지터 측정부는, 상기 위상 검출기로 입력되는 서로 다른 변조 클록 신호 각각에 대응하여 상기 비교 신호의 누적 값을 개별적으로 측정하는 복수의 카운터를 포함할 수 있다.In one embodiment, the phase detector compares the phase of the sequentially sequentially input modulated clock signal with the phase of the data clock signal, and the jitter measuring unit may compare the phase of the comparison clock signal with the phase of the data clock signal, And a plurality of counters that individually measure the cumulative value of the plurality of counters.

본 발명의 또 다른 일 측면에 따르면, 데이터 클록 신호와 출력 클록 신호 간의 위상 차이를 검출하는 위상 검출기를 포함하는 클록 데이터 복원 회로의 지터를 측정하는 방법으로서, 상기 출력 클록 신호로부터 서로 다른 위상을 갖도록 변조된 복수의 변조 클록 신호와 상기 데이터 클록 신호 간의 위상을 비교하여 비교 신호를 출력하고, 상기 복수의 변조 클록 신호 각각에 대응하는 비교 신호의 누적 값을 비교하여 상기 지터를 측정하는 단계를 포함하는 클록 데이터 복원 회로의 지터 측정 방법이 제공된다.According to another aspect of the present invention there is provided a method of measuring jitter in a clock data recovery circuit comprising a phase detector for detecting a phase difference between a data clock signal and an output clock signal, Comparing the phases of the modulated plurality of modulated clock signals with the data clock signal to output a comparison signal and comparing the accumulated value of the comparison signals corresponding to each of the plurality of modulated clock signals to measure the jitter A method of measuring jitter in a clock data recovery circuit is provided.

일 실시 예로, 상기 클록 데이터 복원 회로의 지터 측정 방법은, 상기 출력 클록 신호의 위상을 변조하여 상기 복수의 변조 클록 신호를 생성하는 단계를 더 포함할 수 있다.In one embodiment, the jitter measurement method of the clock data recovery circuit may further include generating the plurality of modulated clock signals by modulating the phase of the output clock signal.

일 실시 예로, 상기 클록 데이터 복원 회로의 지터 측정 방법은, 상기 복수의 변조 클록 신호를 상기 위상 검출기로 순차적으로 입력하는 단계를 더 포함할 수 있다.In one embodiment, the jitter measurement method of the clock data recovery circuit may further include sequentially inputting the plurality of modulated clock signals to the phase detector.

본 발명의 실시 예에 의하면, 클록 데이터 복원 회로의 지터(jitter)를 간단하고 효율적으로 측정할 수 있다.According to the embodiment of the present invention, jitter of the clock data restoration circuit can be measured simply and efficiently.

또한, 본 발명의 실시 예에 의하면, 적은 면적 및 낮은 전력 소모 특성을 갖는 동시에, 다중-단계의 위상 검출이 가능한 클록 데이터 복원 회로, 이의 지터 측정 장치 및 방법이 제공된다.Further, according to the embodiment of the present invention, there is provided a clock data recovery circuit, a jitter measuring apparatus and method thereof, capable of multi-step phase detection, having small area and low power consumption characteristics.

본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.The effects of the present invention are not limited to the effects described above. Unless stated, the effects will be apparent to those skilled in the art from the description and the accompanying drawings.

도 1은 종래의 클록 데이터 복원 회로의 구성도이다.
도 2는 본 발명의 일 실시 예에 따른 클록 데이터 복원 회로의 지터 측정 장치를 개략적으로 보여주는 구성도이다.
도 3은 본 발명의 일 실시 예에 따른 클록 데이터 복원 회로의 지터 측정 장치를 구성하는 변조 클록 생성부에 의해 생성된 변조 클록 신호들을 예시적으로 보여주는 도면이다.
도 4a는 본 발명의 일 실시 예에 따른 클록 데이터 복원 회로의 지터 측정 장치를 좀 더 자세히 보여주는 구성도이다.
도 4b는 본 발명의 일 실시 예에 따른 클록 데이터 복원 회로의 지터 측정 장치를 구성하는 제2 위상 비교부로 입력되는 변조 클록 신호를 보여주는 도면이다.
도 5a는 본 발명의 일 실시 예에 따른 변조 클록 생성부의 기능을 설명하기 위한 신호 타이밍도이다.
도 5b는 도 5a에 도시된 'A'부의 확대도이다.
도 5c는 도 5a에 도시된 'B'부의 확대도이다.
도 6은 본 발명의 일 실시 예에 따른 클록 데이터 복원 회로의 지터 측정 장치를 구성하는 제1 위상 비교부의 기능을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 클록 데이터 복원 회로의 지터 측정 장치를 구성하는 제2 위상 비교부의 기능을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 위상 검출기의 기능을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시 예에 따른 클록 데이터 복원 회로의 지터 측정 장치를 구성하는 위상 검출기를 좀 더 구체적으로 보여주는 구성도이다.
도 10 내지 도 11은 본 발명의 일 실시 예에 따른 클록 데이터 복원 회로의 동작을 설명하기 위한 도면이다.
도 12a 내지 도 12c, 및 도 13은 본 발명의 일 실시 예에 따른 클록 데이터 복원 회로의 지터 측정 방법을 설명하기 위한 도면이다.
도 14는 본 발명의 다른 일 실시 예에 따른 클록 데이터 복원 회로의 지터 측정 장치를 보여주는 구성도이다.1 is a configuration diagram of a conventional clock data recovery circuit.
2 is a block diagram schematically showing a jitter measuring apparatus of a clock data recovery circuit according to an embodiment of the present invention.
FIG. 3 is an exemplary diagram illustrating modulation clock signals generated by a modulation clock generator of a jitter measurement apparatus of a clock data recovery circuit according to an embodiment of the present invention.
4A is a block diagram illustrating a jitter measuring apparatus of a clock data recovery circuit according to an embodiment of the present invention in more detail.
FIG. 4B is a diagram illustrating a modulated clock signal input to a second phase comparing unit included in the jitter measuring apparatus of the clock data recovery circuit according to the embodiment of the present invention.
5A is a signal timing diagram for explaining the function of the modulated clock generating unit according to an embodiment of the present invention.
5B is an enlarged view of the portion 'A' shown in FIG. 5A.
5C is an enlarged view of a portion 'B' shown in FIG. 5A.
6 is a view for explaining the function of the first phase comparing unit constituting the jitter measuring apparatus of the clock data restoring circuit according to the embodiment of the present invention.
7 is a view for explaining a function of a second phase comparing unit constituting a jitter measuring apparatus of a clock data restoring circuit according to an embodiment of the present invention.
8 is a view for explaining the function of a phase detector according to an embodiment of the present invention.
FIG. 9 is a block diagram illustrating a phase detector included in a jitter measurement apparatus of a clock data recovery circuit according to an exemplary embodiment of the present invention. Referring to FIG.
10 to 11 are diagrams for explaining the operation of the clock data recovery circuit according to an embodiment of the present invention.
12A to 12C and 13 are diagrams for explaining a jitter measurement method of a clock data recovery circuit according to an embodiment of the present invention.
FIG. 14 is a block diagram illustrating a jitter measurement apparatus of a clock data recovery circuit according to another embodiment of the present invention.

본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술하는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되지 않으며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 만일 정의되지 않더라도, 여기서 사용되는 모든 용어들(기술 혹은 과학 용어들을 포함)은 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 갖는다. 공지된 구성에 대한 일반적인 설명은 본 발명의 요지를 흐리지 않기 위해 생략될 수 있다. 본 발명의 도면에서 동일하거나 상응하는 구성에 대하여는 가급적 동일한 도면부호가 사용된다.Other advantages and features of the present invention and methods of achieving them will be apparent by referring to the embodiments described hereinafter in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, and the present invention is only defined by the scope of the claims. Although not defined, all terms (including technical or scientific terms) used herein have the same meaning as commonly accepted by the generic art in the prior art to which this invention belongs. A general description of known configurations may be omitted so as not to obscure the gist of the present invention. In the drawings of the present invention, the same reference numerals are used as many as possible for the same or corresponding configurations.

본 발명의 일 실시 예에 따른 클록 데이터 복원 회로(clock and data recovery circuit)는 데이터 클록 신호의 위상을 검출하여 비교 신호를 출력하는 위상 검출기, 비교 신호에 따라 전하 공급량을 조절하는 전하 펌프부, 전하 공급량을 누적하여 조절 신호를 출력하는 루프 필터부, 조절 신호에 따라 가변적인 출력 클록 신호를 생성하는 전원 제어 발진기, 및 출력 클록 신호로부터 변조 클록 신호들을 생성하여 위상 검출기로 입력하는 변조 클록 생성부를 포함한다. 위상 검출기는 변조 클록 생성부에 의해 출력 클록 신호로부터 서로 다른 위상을 갖도록 변조된 변조 클록 신호들을 순차적으로 입력받고, 순차적으로 입력되는 변조 클록 신호와 데이터 클록 신호의 위상을 비교하여 비교 신호를 출력한다. 본 발명의 실시 예에 의하면, 위상 검출기의 면적과 전력 소모량을 최소화하여 다중-단계(multi-level) 위상 검출 특성을 갖는 위상 검출기를 구현할 수 있다.A clock and data recovery circuit according to an embodiment of the present invention includes a phase detector for detecting a phase of a data clock signal and outputting a comparison signal, a charge pump unit for adjusting a charge supply amount according to a comparison signal, And a modulated clock generator for generating modulated clock signals from the output clock signal and inputting the modulated clock signals to a phase detector, and a modulated clock generator for generating modulated clock signals from the output clock signal and inputting the modulated clock signals to the phase detector do. The phase detector sequentially receives the modulated clock signals modulated by the modulated clock generator to have different phases from the output clock signal, compares the phase of the sequentially input modulated clock signal with the phase of the data clock signal, and outputs a comparison signal . According to embodiments of the present invention, a phase detector having a multi-level phase detection characteristic can be realized by minimizing the area and power consumption of the phase detector.

본 발명의 실시 예에 따른 클록 데이터 복원 회로의 지터 측정 장치는 출력 클록 신호로부터 서로 다른 위상을 갖도록 변조된 복수의 변조 클록 신호와 데이터 클록 신호 간의 위상을 비교하여 비교 신호를 출력하고, 복수의 변조 클록 신호 각각에 대응하는 비교 신호의 누적 값을 비교하여 지터를 측정한다. 본 발명의 실시 예에 의하면, 복잡한 회로를 추가하지 않고 클록 데이터 복원 회로 자체의 회로들을 최대한으로 활용하여 클록 데이터 복원 회로의 지터(jitter)를 간단하고 효율적으로 측정할 수 있다.The jitter measurement apparatus of the clock data recovery circuit according to the embodiment of the present invention compares phases between a plurality of modulated clock signals and a data clock signal modulated so as to have different phases from an output clock signal to output a comparison signal, The jitter is measured by comparing the accumulated value of the comparison signal corresponding to each of the clock signals. According to the embodiment of the present invention, the jitter of the clock data restoration circuit can be measured simply and efficiently by making maximum use of the circuits of the clock data restoration circuit itself without adding a complicated circuit.

도 2는 본 발명의 일 실시 예에 따른 클록 데이터 복원 회로의 지터 측정 장치를 개략적으로 보여주는 구성도이다. 클록 데이터 복원 회로의 지터 측정 장치(100)는 데이터 수신단 측에 제공될 수 있다. 클록 데이터 복원 회로는 데이터 송신단으로부터 전송되는 데이터 클록 신호를 입력받고, 잡음을 포함하는 데이터 클록 신호로부터 데이터 수신단의 데이터율(data rate)에 맞는 클록을 복원하고, 복원한 클록을 이용한 샘플링을 통해 노이즈가 없는 깨끗한 데이터를 복원할 수 있다.2 is a block diagram schematically showing a jitter measuring apparatus of a clock data recovery circuit according to an embodiment of the present invention. The jitter measuring apparatus 100 of the clock data restoring circuit may be provided on the data receiving end side. The clock data restoration circuit receives a data clock signal transmitted from a data transmission terminal, restores a clock corresponding to a data rate of a data reception terminal from a data clock signal including noise, It is possible to restore clean data without any data.

도 2를 참조하면, 본 발명의 일 실시 예에 따른 클록 데이터 복원 회로의 지터 측정 장치(100)는 위상 검출기(110), 전하 펌프부(120), 루프 필터부(130), 전원 제어 발진기(140), 변조 클록 생성부(150), 및 지터 측정부(160)를 포함한다. 위상 검출기(110)는 데이터 클록 신호를 입력받고, 전원 제어 발진기(140)로부터 출력되는 출력 클록 신호, 및 출력 클록 신호로부터 위상 변조된 변조 클록 신호들을 이용해, 데이터 클록 신호의 위상을 비교하고 그에 따른 비교 신호를 출력할 수 있다. 위상 검출기(110)는 출력 클록 신호로부터 서로 다른 위상을 갖도록 변조된 변조 클록 신호들을 순차적으로 입력받고, 순차적으로 입력되는 변조 클록 신호와 데이터 클록 신호의 위상을 비교할 수 있다. 위상 검출기(110)의 구체적인 구조, 상세한 기능, 동작에 관한 설명은 후술한다.Referring to FIG. 2, a jitter measuring apparatus 100 of a clock data recovery circuit according to an embodiment of the present invention includes a phase detector 110, a charge pump unit 120, a loop filter unit 130, a power control oscillator 140, a modulated clock generating unit 150, and a jitter measuring unit 160. [ The phase detector 110 receives the data clock signal, compares the phase of the data clock signal with the output clock signal output from the power source control oscillator 140, and the modulated clock signals phase-modulated from the output clock signal, A comparison signal can be output. The phase detector 110 sequentially receives the modulated clock signals that are modulated to have different phases from the output clock signal, and can compare phases of sequentially sequentially input modulated clock signals and data clock signals. The detailed structure, detailed function, and operation of the phase detector 110 will be described later.

전하 펌프부(120)는 위상 검출기(110)에서 출력되는 비교 신호에 따라 전하 공급량을 조절한다. 루프 필터부(130)는 전하 펌프부(120)에서 조절하는 전하 공급량을 누적하여 조절 신호를 출력한다. 전원 제어 발진기(140)는 루프 필터부(130)에 의해 출력되는 조절 신호에 따라 가변적인 출력 클록 신호를 생성한다. 변조 클록 생성부(150)는 전원 제어 발진기(140)로부터 출력 클록 신호를 입력받고, 출력 클록 신호의 위상을 변조하여 변조 클록 신호들을 생성한다. 변조 클록 신호들은 변조 클록 생성부(150)에 의해 서로 다른 위상을 갖도록 출력 클록 신호로부터 변조될 수 있다. 변조 클록 생성부(150)는 출력 클록 신호와 변조 클록 신호들을 위상 검출기(110)로 입력한다. 변조 클록 신호들은 변조 클록 생성부(150)에 의해 시간에 따라 순차적으로 위상 검출기(150)에 입력될 수 있다.The charge pump unit 120 adjusts the charge supply amount according to the comparison signal output from the phase detector 110. The loop filter unit 130 accumulates the charge supply amount adjusted by the charge pump unit 120 and outputs an adjustment signal. The power control oscillator 140 generates a variable output clock signal according to the adjustment signal output by the loop filter unit 130. [ The modulated clock generator 150 receives the output clock signal from the power control oscillator 140 and modulates the phase of the output clock signal to generate modulated clock signals. The modulated clock signals may be modulated from the output clock signal to have different phases by the modulated clock generator 150. [ The modulated clock generator 150 inputs the output clock signal and the modulated clock signals to the phase detector 110. The modulated clock signals may be sequentially input to the phase detector 150 by the modulation clock generator 150 over time.

지터 측정부(160)는 복수의 변조 클록 신호 각각에 대응하여 위상 검출기(110)로부터 변조 클록 신호 별로 출력되는 비교 신호의 누적 값을 비교하여 클록 데이터 복원 회로의 지터를 측정할 수 있다. 지터 측정부(160)는 변조 클록 신호 별로 위상 검출기(110)로부터 출력되는 누적 값을 히스토그램(histogram) 분석하여 지터를 측정할 수 있다.The jitter measuring unit 160 may measure the jitter of the clock data recovery circuit by comparing the cumulative value of the comparison signal output from the phase detector 110 for each modulation clock signal corresponding to each of the plurality of modulation clock signals. The jitter measuring unit 160 may measure a jitter by analyzing histograms of accumulated values output from the phase detector 110 for each modulated clock signal.

도 3은 본 발명의 일 실시 예에 따른 클록 데이터 복원 회로의 지터 측정 장치를 구성하는 변조 클록 생성부에 의해 생성된 변조 클록 신호들을 예시적으로 보여주는 도면이다. 도 2 내지 도 3을 참조하면, 변조 클록 생성부(150)는 전원 제어 발진기(140)로부터의 출력 클록 신호로부터, 제1 변조 클록 신호(Lclk)들, 및 제2 변조 클록 신호(Rclk)들을 포함하는 변조 클록 신호들을 생성할 수 있다. 도 3의 예에서, 16개의 제1 변조 클록 신호(Lclk)들과, 16개의 제2 변조 클록 신호(Rclk)들을 포함하는 32개의 변조 클록 신호들이 생성되지만, 이는 어디까지나 예시적인 것으로 이해되어야 한다.FIG. 3 is an exemplary diagram illustrating modulation clock signals generated by a modulation clock generator of a jitter measurement apparatus of a clock data recovery circuit according to an embodiment of the present invention. 2 to 3, the modulation clock generating unit 150 generates the first modulated clock signals Lclk and the second modulated clock signals Rclk from the output clock signal from the power supply control oscillator 140 To generate modulated clock signals. In the example of FIG. 3, 32 modulated clock signals are generated including 16 first modulated clock signals Lclk and 16 second modulated clock signals Rclk, but this is to be understood as exemplary only .

변조 클록 생성부(150)에 의해, 제1 변조 클록 신호(Lclk)들은 출력 클록 신호의 미리 설정된 기준 위상(Cclk)보다 빠른 위상을 갖도록 전원 제어 발진기(140)의 출력 클록 신호로부터 변조되고, 제2 변조 클록 신호(Rclk)들은 출력 클록 신호의 기준 위상(Cclk)보다 느린 위상을 갖도록 전원 제어 발진기(140)의 출력 클록 신호로부터 변조될 수 있다. 기준 위상(Cclk)은 예시적으로, 전원 제어 발진기(140)의 출력 클록 신호의 180° 위상일 수 있으나, 기준 위상은 0°등의 다른 위상 값으로 설정될 수도 있음은 물론이다.The modulated clock generator 150 modulates the first modulated clock signal Lclk from the output clock signal of the power supply controlled oscillator 140 so as to have a phase earlier than the predetermined reference phase Cclk of the output clock signal, 2 modulated clock signals Rclk may be modulated from the output clock signal of power supply controlled oscillator 140 to have a phase that is slower than the reference phase Cclk of the output clock signal. The reference phase Cclk may be, for example, 180 ° of the output clock signal of the power-supply controlled oscillator 140, but the reference phase may be set to another phase value such as 0 °.

위상 검출 정확도가 향상되도록, 변조 클록 신호들은 출력 클록 신호의 미리 설정된 기준 위상(Cclk)으로부터 선형적인 위상 차이를 갖도록 변조될 수 있다. 도 3에 도시된 바와 같이, 변조 클록 생성부(150)는 제1 변조 클록 신호(Lclk)들과, 제2 변조 클록 신호(Rclk)들이 인접하는 변조 클록 신호 간에 일정한 위상 차이(△φ)를 갖도록, 전원 제어 발진기(140)로부터 출력된 출력 클록 신호의 위상을 변조할 수 있다.The modulated clock signals may be modulated to have a linear phase difference from a predetermined reference phase (Cclk) of the output clock signal so that the phase detection accuracy is improved. 3, the modulation clock generator 150 generates a constant phase difference DELTA [phi] between the first modulated clock signal Lclk and the second modulated clock signal Rclk in the adjacent modulated clock signal The phase of the output clock signal output from the power source control oscillator 140 can be modulated.

변조 클록 생성부(150)는 제1 변조 클록 신호(Lclk)들과, 제2 변조 클록 신호(Rclk)들 중의 대응하는 한 쌍의 변조 클록 신호를 미리 설정된 시간 주기 동안 위상 검출기(110)로 출력할 수 있다. 변조 클록 신호들 중 대응하는 한 쌍의 변조 클록 신호는 도 3에서, 동일한 두 자리 번호(00, 01,.., 15)로 표시되어 있다. 예시적으로, 변조 클록 생성부(150)는 '00'으로부터 '15' 순번으로 변조 클록 신호를 순차적으로 출력하거나 그 역순으로 출력할 수 있다. 변조 클록 생성부(150)는 각 쌍의 변조 클록 신호를 동일한 시간 주기 동안 위상 검출기(110)로 입력할 수 있다.The modulated clock generator 150 outputs the first modulated clock signal Lclk and a corresponding pair of modulated clock signals of the second modulated clock signal Rclk to the phase detector 110 for a predetermined period of time can do. The corresponding pair of modulated clock signals of the modulated clock signals is denoted by the same two-digit number (00, 01, .., 15) in Fig. Illustratively, the modulation clock generator 150 may output the modulated clock signals sequentially from '00' to '15' sequentially or in reverse order. The modulation clock generator 150 may input each pair of modulated clock signals to the phase detector 110 for the same period of time.

도 4a는 본 발명의 일 실시 예에 따른 클록 데이터 복원 회로를 좀 더 자세히 보여주는 구성도이다. 도 4a를 참조하면, 위상 검출기(110)는 제1 위상 비교부(111)와, 제2 위상 비교부(112)를 포함한다. 전하 펌프부(120)는 제1 전하 펌프(121)와, 제2 전하 펌프(122)를 포함한다. 제1 위상 비교부(111)는 데이터 클록 신호와 출력 클록 신호의 위상을 비교하여 제1 비교 신호를 출력한다. 제1 위상 비교부(111)는 제1 샘플링 신호로서 전원 제어 발진기(140)의 출력 클록 신호를 입력받는다. 제1 위상 비교부(111)는 전원 제어 발진기(140)의 출력 클록 신호의 상승 에지(rising edge)마다, 데이터 클록 신호와 출력 클록 신호의 위상을 비교하며, 출력 클록 신호의 위상이 데이터 클록 신호보다 빠른지 느린지를 판단하여 제1 비교 신호를 출력할 수 있다. 일 예로, 제1 위상 비교부(111)는 뱅뱅 위상 검출기(Bang-Bang Phase Detector)로 구현될 수 있다.4A is a block diagram illustrating a clock data restoration circuit according to an embodiment of the present invention in more detail. Referring to FIG. 4A, the phase detector 110 includes a first phase comparator 111 and a second phase comparator 112. The charge pump unit 120 includes a first charge pump 121 and a second charge pump 122. The first phase comparator 111 compares the phases of the data clock signal and the output clock signal and outputs a first comparison signal. The first phase comparator 111 receives the output clock signal of the power control oscillator 140 as a first sampling signal. The first phase comparator 111 compares the phase of the data clock signal with the phase of the output clock signal at each rising edge of the output clock signal of the power control oscillator 140, It is possible to determine whether it is faster or slower and output the first comparison signal. For example, the first phase comparator 111 may be implemented as a Bang-Bang Phase Detector.

제1 전하 펌프(121)는 제1 위상 비교부(111)로부터의 제1 비교 신호에 따라 전하 공급량을 조절한다. 뱅뱅 위상 검출기(BBPD)로 구현되는 제1 위상 비교부(111)는 출력 클록 신호의 위상이 데이터 클록 신호보다 빠른지 느린지 여부만을 판단할 수 있으며, 출력 클록 신호의 위상이 데이터 클록 신호보다 얼마나 빠르거나 느린지를 판단할 수 없다. 본 발명의 실시 예에 따른 클록 데이터 복원 회로의 지터 측정 장치(100)는 출력 클록 신호와 데이터 클록 신호 간의 위상 차를 판단할 수 있도록, 제2 위상 비교부(112)를 구비한다.The first charge pump 121 adjusts the charge supply amount in accordance with the first comparison signal from the first phase comparison unit 111. The first phase comparator 111 implemented as a bang-bang phase detector (BBPD) can determine whether the phase of the output clock signal is faster or slower than the data clock signal. If the phase of the output clock signal is faster than the data clock signal Or slow. The jitter measuring apparatus 100 of the clock data recovery circuit according to the embodiment of the present invention includes a second phase comparing unit 112 so as to determine a phase difference between an output clock signal and a data clock signal.

제2 위상 비교부(112)는 변조 클록 생성부(150)로부터 입력되는 변조 클록 신호를 순차적으로 입력받고, 출력 클록 신호의 상승 에지(rising edge)마다, 변조 클록 신호를 샘플링 신호로 이용해 데이터 클록 신호와 변조 클록 신호들의 위상을 순차적으로 비교하여 제2 비교 신호를 출력한다. 제2 위상 비교부(112)는 출력 클록 신호와 데이터 클록 신호 간의 위상 차를 다중-레벨 중의 어느 하나의 레벨로 결정할 수 있다. 다중-레벨은 변조 클록 생성부(150)에 의해 생성되는 서로 다른 위상을 갖는 변조 클록 신호의 개수에 대응한다.The second phase comparator 112 sequentially receives the modulated clock signal input from the modulated clock generator 150 and outputs the modulated clock signal as a sampling clock for each rising edge of the output clock signal, And outputs a second comparison signal by sequentially comparing phases of the signal and the modulated clock signals. The second phase comparator 112 can determine the phase difference between the output clock signal and the data clock signal to be one of the multiple levels. The multi-level corresponds to the number of modulated clock signals having different phases produced by the modulated clock generator 150. [

도 4b는 본 발명의 일 실시 예에 따른 클록 데이터 복원 회로의 지터 측정 장치를 구성하는 제2 위상 비교부로 입력되는 변조 클록 신호를 보여주는 도면이다. 도 4b에서, 점선으로 도시된 신호는 도 3에 도시된 제1 변조 클록 신호(Lclk)에 상응하며, 실선으로 도시된 신호는 도 3에 도시된 제2 변조 클록 신호(Rclk)에 상응한다. 도 4b의 예에서, 출력 클록 신호의 기준 위상은 0°로 설정된다. 도 4b에 도시된 바와 같이, N개의 제1 변조 클록 신호(Lclk)와 N개의 제2 변조 클록 신호(Rclk)를 순차적으로 제2 위상 비교부(112)에 입력하는 경우, N개의 위상 차 중의 어느 하나의 값으로 데이터 클록 신호와 출력 클록 신호의 위상 차를 검출할 수 있다. 따라서, 변조 클록 신호들의 위상 간격을 조밀하게 할수록, 그리고 변조 클록 신호들의 개수를 증가시킬수록, 출력 클록 신호와 데이터 클록 신호 간의 위상 차를 보다 정밀하게 판단할 수 있다.FIG. 4B is a diagram illustrating a modulated clock signal input to a second phase comparing unit included in the jitter measuring apparatus of the clock data recovery circuit according to the embodiment of the present invention. In Fig. 4B, the signal shown by the dotted line corresponds to the first modulated clock signal Lclk shown in Fig. 3, and the signal shown by the solid line corresponds to the second modulated clock signal Rclk shown in Fig. In the example of FIG. 4B, the reference phase of the output clock signal is set to 0 DEG. 4B, when N first modulated clock signals Lclk and N second modulated clock signals Rclk are sequentially input to the second phase comparator 112, It is possible to detect the phase difference between the data clock signal and the output clock signal by any one of the values. Thus, the closer the phase spacing of the modulated clock signals is, and the greater the number of modulated clock signals, the more accurately the phase difference between the output clock signal and the data clock signal can be determined.

다시 도 4a를 참조하면, 제2 전하 펌프(122)는 제2 위상 비교부(112)로부터의 제2 비교 신호에 따라 전하 공급량을 조절한다. 루프 필터부(130)는 제1 전하 펌프(121)의 전하 공급량과 제2 전하 펌프(122)의 전하 공급량을 합하여 누적한다. 전원 제어 발진기(140)는 루프 필터부(130)의 출력 값(조절 신호)에 따라 출력 클록 신호를 조절한다. 이에 따라, 출력 클록 신호는 데이터 클록 신호와 동기화될 수 있다. 전원 제어 발진기(140)는 예를 들어, 전압 제어 발진기(Voltage Controlled Oscillator)나 전류 제어 발진기(Current Controlled Oscillator)로 구현될 수 있다. 전원 제어 발진기(140)에 의해 출력되는 출력 클록 신호는 데이터 수신단 측의 데이터율에 부합하도록 생성될 수 있다. 출력 클록 신호의 180°위상을 샘플링 신호로 이용하여, 데이터 클록 신호를 샘플링할 수 있다. 데이터 클록 신호의 샘플링은 예를 들어, 제1 위상 비교부(111)에서 수행될 수 있다.Referring again to FIG. 4A, the second charge pump 122 adjusts the charge supply amount in accordance with the second comparison signal from the second phase comparison unit 112. The loop filter unit 130 accumulates the charge supply amount of the first charge pump 121 and the charge supply amount of the second charge pump 122 and accumulates them. The power supply control oscillator 140 adjusts the output clock signal according to the output value (adjustment signal) of the loop filter unit 130. Thus, the output clock signal can be synchronized with the data clock signal. The power supply control oscillator 140 may be implemented by, for example, a voltage controlled oscillator or a current controlled oscillator. The output clock signal output by the power supply control oscillator 140 may be generated to match the data rate on the data receiving end side. The 180 ° phase of the output clock signal can be used as a sampling signal to sample the data clock signal. Sampling of the data clock signal may be performed, for example, in the first phase comparator 111.

도 5a는 본 발명의 일 실시 예에 따른 변조 클록 생성부의 기능을 설명하기 위한 신호 타이밍도이다. 도 4a 및 도 5a를 참조하면, 변조 클록 생성부(150)는 주파수 분배기(151), 비트 생성기(152), 및 변조 클록 출력부(153)를 포함한다. 주파수 분배기(151)는 출력 클록 신호(fclock)의 주파수를 1/M(M은 2 이상의 정수)로 분배하여 분주 클록 신호(fclock/M)를 생성한다. 분주 클록 신호(fclock/M)는 출력 클록 신호(fclock)의 M배에 해당하는 주기를 갖는다.5A is a signal timing diagram for explaining the function of the modulated clock generating unit according to an embodiment of the present invention. 4A and 5A, the modulated clock generator 150 includes a frequency divider 151, a bit generator 152, and a modulated clock output unit 153. The frequency divider 151 divides the frequency of the output clock signal f clock by 1 / M (M is an integer equal to or larger than 2) to generate the divided clock signal f clock / M. The divided clock signal (f clock / M) has a period corresponding to M times the output clock signal (f clock ).

비트 생성기(152)는 주파수 분배기(151)에 의해 생성된 분주 클록 신호(fclock/M)의 클록 에지, 예를 들어 상승 에지(rising edge)에 응답하여 비트 신호를 생성한다. 변조 클록 출력부(153)는 비트 생성기(152)에 의해 생성된 비트 신호에 따라 변조 클록 신호들(Lclk, Rclk)을 순차적으로 출력한다. 도 5b는 도 5a에 도시된 'A'부의 확대도이고, 도 5c는 도 5a에 도시된 'B'부의 확대도이다. 도 4a, 도 5a 내지 도 5c를 참조하면, 변조 클록 출력부(153)는 비트 생성기(152)의 비트 신호의 상승 에지에 동기화되어 순차적으로 변조 클록 신호들(Lclk, Rclk)을 출력할 수 있다. 변조 클록 신호들(Lclk, Rclk)은 순차적으로 제2 위상 비교부(112)로 입력된다.The bit generator 152 generates a bit signal in response to a clock edge, e.g., a rising edge, of the divided clock signal f clock / M generated by the frequency divider 151. The modulated clock output unit 153 sequentially outputs the modulated clock signals Lclk and Rclk according to the bit signal generated by the bit generator 152. 5B is an enlarged view of the 'A' portion shown in FIG. 5A, and FIG. 5C is an enlarged view of the 'B' portion shown in FIG. 5A. Referring to Figs. 4A and 5A to 5C, the modulated clock output unit 153 can sequentially output the modulated clock signals Lclk and Rclk in synchronization with the rising edge of the bit signal of the bit generator 152 . The modulated clock signals Lclk and Rclk are sequentially input to the second phase comparator 112.

도 6은 본 발명의 일 실시 예에 따른 클록 데이터 복원 회로의 지터 측정 장치를 구성하는 제1 위상 비교부의 기능을 설명하기 위한 도면이고, 도 7은 본 발명의 일 실시 예에 따른 클록 데이터 복원 회로의 지터 측정 장치를 구성하는 제2 위상 비교부의 기능을 설명하기 위한 도면이고, 도 8은 본 발명의 일 실시 예에 따른 위상 검출기의 기능을 설명하기 위한 도면이다. 제1 위상 비교부(111)는 도 6에 도시된 바와 같이, 출력 클록 신호가 데이터 클록 신호보다 빠른지 느린지 여부만을 판단하여 제1 비교 신호를 출력한다. 제2 위상 비교부(112)는 도 7에 도시된 바와 같이, 데이터 클록 신호와 출력 클록 신호 간의 위상 차이 값이 변조 클록 신호의 위상 변조량보다 큰 경우, 출력 클록 신호의 위상을 조절하도록 하는 제2 비교 신호를 출력한다.6 is a view for explaining a function of the first phase comparing unit constituting the jitter measuring apparatus of the clock data restoring circuit according to the embodiment of the present invention. FIG. 7 is a circuit diagram of a clock data restoring circuit according to an embodiment of the present invention. FIG. 8 is a view for explaining a function of the phase detector according to an embodiment of the present invention. FIG. The first phase comparator 111 determines whether the output clock signal is faster or slower than the data clock signal and outputs a first comparison signal as shown in FIG. As shown in FIG. 7, when the phase difference value between the data clock signal and the output clock signal is larger than the phase modulation amount of the modulated clock signal, the second phase comparator 112 adjusts the phase of the output clock signal 2 output a comparison signal.

만약, 데이터 클록 신호와 출력 클록 신호 간의 위상 차이 값이 Φ1 보다 작은 경우, 제2 위상 비교부(112)는 어떠한 변조 클록 신호에 대해서도 출력 클록 신호의 위상을 조절하는 제2 비교 신호를 출력하지 않는다. 만약, 데이터 클록 신호와 출력 클록 신호 간의 위상 차이 값이 ΦN 보다 큰 경우, 제2 위상 비교부(112)는 모든 변조 클록 신호에 대하여 출력 클록 신호의 위상을 조절하는 제2 비교 신호를 출력한다. 따라서, 제2 위상 비교부(112)는 데이터 클록 신호와 출력 클록 신호 간의 위상 차이 값보다 작은 위상 변조량을 갖는 변조 클록 신호가 입력될 때만 출력 클록 신호의 위상을 조절하는 제2 비교 신호를 출력하므로, 도 8에 도시된 바와 같이, 모든 변조 클록 신호에 대하여 누적되는 제2 비교 신호에 따라 데이트 클록 신호의 위상을 다중-단계로 판단할 수 있다.If the phase difference value between the data clock signal and the output clock signal is smaller than? 1 , the second phase comparator 112 outputs a second comparison signal for adjusting the phase of the output clock signal with respect to any modulated clock signal Do not. If the phase difference value between the data clock signal and the output clock signal is larger than? N , the second phase comparator 112 outputs a second comparison signal for adjusting the phase of the output clock signal with respect to all the modulated clock signals . Accordingly, the second phase comparator 112 outputs a second comparison signal for adjusting the phase of the output clock signal only when a modulated clock signal having a phase modulation amount smaller than the phase difference value between the data clock signal and the output clock signal is input Therefore, as shown in FIG. 8, the phase of the data clock signal can be determined in a multi-step according to a second comparison signal accumulated for all the modulated clock signals.

도 9는 본 발명의 일 실시 예에 따른 클록 데이터 복원 회로의 지터 측정 장치를 구성하는 위상 검출기를 좀 더 구체적으로 보여주는 구성도이다. 도 9를 참조하면, 제1 위상 비교부(111)는 제1 플립플롭(1111), 제2 플립플롭(1112), 제3 플립플롭(1113), 제4 플립플롭(1114), 제1 XOR 게이트(1115), 및 제2 XOR 게이트(1116)를 포함한다. 제1 플립플롭(1111)은 출력 클록 신호의 제1 클록 에지(예를 들어, 상승 에지)(CK0)에 응답하여 데이터 클록 신호를 출력한다. 제2 플립플롭(1112)은 제1 클록 에지(CK0)에 응답하여 제1 플립플롭(1111)의 출력 값을 출력한다. 제3 플립플롭(1113)은 출력 클록 신호의 제2 클록 에지(예를 들어, 하강 에지)(CK180)에 응답하여 데이터 클록 신호를 출력한다. 제4 플립플롭(1114)은 제1 클록 에지(CK0)에 응답하여 제3 플립플롭(1113)의 출력 값을 출력한다.FIG. 9 is a block diagram illustrating a phase detector included in a jitter measurement apparatus of a clock data recovery circuit according to an exemplary embodiment of the present invention. Referring to FIG. 9, the first phase comparator 111 includes a first flip flop 1111, a second flip flop 1112, a third flip flop 1113, a fourth flip flop 1114, a first XOR A gate 1115, and a second XOR gate 1116. The first flip-flop 1111 outputs a data clock signal in response to a first clock edge (e.g., a rising edge) CK0 of the output clock signal. The second flip-flop 1112 outputs the output value of the first flip-flop 1111 in response to the first clock edge CK0. The third flip-flop 1113 outputs a data clock signal in response to a second clock edge (e.g., a falling edge) CK180 of the output clock signal. The fourth flip-flop 1114 outputs the output value of the third flip-flop 1113 in response to the first clock edge CK0.

제1 XOR 게이트(1115)는 제1 플립플롭(1111)의 출력 값과 제4 플립플롭(1114)의 출력 값을 비교한다. 제2 XOR 게이트(1116)는 제2 플립플롭(1112)의 출력 값과 제4 플립플롭(1114)의 출력 값을 비교한다. 제1 위상 비교부(111)에서 출력되는 제1 비교 신호, 즉 제1 XOR 게이트(1115)의 출력 값과 제2 XOR 게이트(1116)의 출력 값은 제1 전하 펌프(121)로 입력된다.The first XOR gate 1115 compares the output value of the first flip-flop 1111 with the output value of the fourth flip-flop 1114. The second XOR gate 1116 compares the output value of the second flip-flop 1112 with the output value of the fourth flip-flop 1114. The first comparison signal output from the first phase comparator 111, that is, the output value of the first XOR gate 1115 and the output value of the second XOR gate 1116 are input to the first charge pump 121.

제2 위상 비교부(112)는 제5 플립플롭(1121), 제6 플립플롭(1122), 제7 플립플롭(1123), 제8 플립플롭(1124), 제3 XOR 게이트(1125), 및 제4 XOR 게이트(1126)를 포함한다. 제5 플립플롭(1121)은 일정 시간 간격으로 순차적으로 입력되는 제1 변조 클록 신호(CK180-pi)(Lclk)에 응답하여 데이터 클록 신호를 출력한다. 제6 플립플롭(1122)은 출력 클록 신호의 제1 클록 에지(CK0)에 응답하여 제5 플립플롭(1121)의 출력 값을 출력한다. 제7 플립플롭(1123)은 순차적으로 입력되는 제2 변조 클록 신호(CK180+pi)(Rclk)에 응답하여 데이터 클록 신호를 출력한다. 제8 플립플롭(1124)은 제1 클록 에지(CK0)에 응답하여 제7 플립플롭(1123)의 출력 값을 출력한다.The second phase comparator 112 includes a fifth flip flop 1121, a sixth flip flop 1122, a seventh flip flop 1123, an eighth flip flop 1124, a third XOR gate 1125, And a fourth XOR gate 1126. The fifth flip-flop 1121 outputs a data clock signal in response to the first modulated clock signal CK180-pi (Lclk) sequentially input at a predetermined time interval. The sixth flip-flop 1122 outputs the output value of the fifth flip-flop 1121 in response to the first clock edge CK0 of the output clock signal. The seventh flip-flop 1123 outputs a data clock signal in response to the sequentially input second modulated clock signal CK180 + pi (Rclk). The eighth flip-flop 1124 outputs the output value of the seventh flip-flop 1123 in response to the first clock edge CK0.

제3 XOR 게이트(1125)는 제5 플립플롭(1121) 또는 제4 플립플롭(1114)의 출력 값과, 제6 플립플롭(1122)의 출력 값을 비교한다. 제4 XOR 게이트(1126)는 제2 플립플롭(1122) 또는 제4 플립플롭(1114)의 출력 값과, 제8 플립플롭(1124)의 출력 값을 비교한다. 제2 위상 비교부(112)에서 출력되는 제2 비교 신호, 즉 제3 XOR 게이트(1125)의 출력 값과 제4 XOR 게이트(1126)의 출력 값은 제2 전하 펌프(122)로 입력된다.The third XOR gate 1125 compares the output value of the fifth flip flop 1121 or the fourth flip flop 1114 with the output value of the sixth flip flop 1122. The fourth XOR gate 1126 compares the output value of the eighth flip-flop 1124 with the output value of the second flip-flop 1122 or the fourth flip-flop 1114. The second comparison signal output from the second phase comparing unit 112, that is, the output value of the third XOR gate 1125 and the output value of the fourth XOR gate 1126 are input to the second charge pump 122.

도 10 내지 도 11은 본 발명의 일 실시 예에 따른 클록 데이터 복원 회로의 동작을 설명하기 위한 도면이다. 도 10 내지 도 11을 참조하면, 3개의 서로 다른 위상 변조량(φ1, φ2, φ3)으로 변조된 3 쌍의 변조 클록 신호가 생성된다. 변조 클록 신호는 위상 검출기로 순차적으로 입력된다. 도 10에 도시된 네 가지 케이스의 데이터 클록 신호에 대하여 전하 펌프부(120)에 형성되는 전류 값이 도 11에 도시되어 있다. 도 11에서, 'ICP1'은 제1 위상 비교부(111)에 의한 제1 전하 펌프(121)의 전류 값이고, 'ICP2'는 제2 위상 비교부(112)에 의한 제2 전하 펌프(122)의 전류 값이다.10 to 11 are diagrams for explaining the operation of the clock data recovery circuit according to an embodiment of the present invention. Referring to Figures 10-11, three pairs of modulated clock signals are generated that are modulated with three different phase modulations (phi 1 , phi 2 , phi 3 ). The modulated clock signal is sequentially input to the phase detector. The current values formed in the charge pump section 120 for the data clock signals of the four cases shown in FIG. 10 are shown in FIG. In FIG. 11, 'I CP1 ' is the current value of the first charge pump 121 by the first phase comparator 111, 'I CP2 ' is the current value of the second charge pump 121 by the second phase comparator 112, (122).

케이스 1의 경우, 출력 클록 신호와 데이터 클록 신호 간의 위상 차이가 모든 쌍의 변조 클록 신호 간의 데드존(dead-zone) 내에 포함되어 있어, 모든 변조 클록 신호에 대해 제2 전하 펌프에 전류(ICP2)가 흐르지 않는다. 여기서, 데드존은 대응하는 한 쌍의 변조 클록 신호 사이의 위상 영역을 의미한다. 케이스 2에서 케이스 4로 갈수록, 출력 클록 신호와 데이터 클록 신호 간의 위상 차이가 커지고, 그에 따라 제2 전하 펌프(122)에 전류(ICP2)가 흐르는 시간이 단계별로 증가한다. 케이스 4의 경우, 출력 클록 신호와 데이터 클록 신호 간의 위상 차이가 모든 쌍의 변조 클록 신호 간의 데드존(dead-zone)에서 벗어나 있어, 어떠한 변조 클록 신호가 입력되더라도 제2 전하 펌프(122)에 전류(ICP2)가 흐르게 된다. 본 발명의 실시 예에 의하면, 하드웨어 추가를 최소화하면서, 다중-단계를 갖는 위상 검출기를 구현할 수 있으며, 저면적 저전력 특성을 갖는 클록 데이터 복원 회로를 제조할 수 있다. 본 발명의 실시 예에 따른 위상 검출기와 클록 데이터 복원 회로는 위상 고정 회로에 제공될 수 있다.In Case 1, the phase difference between the output clock signal and the data clock signal is contained in the dead-zone between all pairs of modulated clock signals, so that for all modulated clock signals the current I CP2 ) Does not flow. Here, the dead zone means the phase region between the corresponding pair of modulated clock signals. The phase difference between the output clock signal and the data clock signal increases from Case 2 to Case 4, and the time during which the current I CP2 flows through the second charge pump 122 increases step by step. In Case 4, the phase difference between the output clock signal and the data clock signal deviates from the dead-zone between all pairs of modulated clock signals, so that no matter what modulated clock signal is input, (I CP2 ) flows. According to the embodiment of the present invention, a phase detector having a multi-step can be implemented while minimizing hardware addition, and a clock data restoration circuit having low area low power characteristics can be manufactured. A phase detector and a clock data recovery circuit according to an embodiment of the present invention may be provided in a phase locked circuit.

다시 도 4a를 참조하면, 지터 측정부(160)는 복수의 카운터(162), 선택 회로(164), 및 히스토그램 분석부(166)를 포함할 수 있다. 복수의 카운터(162)는 복수의 변조 클록 신호와 일대일 대응하도록 제공되며, 제2 위상 비교부(112)로 순차적으로 입력되는 복수의 변조 클록 신호 각각에 대응하여 비교 신호의 누적 값을 개별적으로 측정한다. 선택 회로(164)는 제2 위상 비교부(112)와 복수의 카운터(162) 사이에 연결되고, 제2 위상 비교부(112)로 순차적으로 입력되는 변조 클록 신호에 대응하여 복수의 카운터(162) 중의 하나 이상의 카운터를 선택한다. 히스토그램 분석부(166)는 복수의 카운터(162) 각각에 의해 측정된 누적 값을 히스토그램 분석하여 지터를 측정한다.Referring again to FIG. 4A, the jitter measuring unit 160 may include a plurality of counters 162, a selection circuit 164, and a histogram analyzing unit 166. The plurality of counters 162 are provided in a one-to-one correspondence with the plurality of modulated clock signals, and individually measure the cumulative value of the comparison signal corresponding to each of the plurality of modulated clock signals sequentially input to the second phase comparator 112 do. The selection circuit 164 is connected between the second phase comparator 112 and the plurality of counters 162 and has a plurality of counters 162 corresponding to the modulated clock signals sequentially input to the second phase comparator 112 ) ≪ / RTI > The histogram analyzer 166 analyzes the accumulated values measured by each of the plurality of counters 162 to measure the jitter by histogram analysis.

도 4a의 실시 예에서, N 쌍의 변조 클록 신호에 대응하여, 2N 개의 카운터(C-N, C-N+1,.., CN -1, CN)가 제공된다. 일 실시 예로, 선택 회로(164)는 비트 생성기(152)의 비트 신호에 따라 {C1, C-1}, {C2, C-2},.., {CN -1, C-N+1}, {CN, C-N} 순으로 스위치(예를 들어, 트랜지스터)를 온(on)으로 동작시켜 카운터를 선택할 수 있다. 선택된 카운터는 데이터 클록 신호의 위상이 대응하는 쌍의 변조 클록 신호 사이의 위상 영역(데드존)에서 벗어난 경우, 이를 카운트한다. 즉, 데이터 클록 신호의 상승 에지(transition)가 데드존(dead-zone)의 바깥에 위치하는 경우, 카운터(혹은 누산기, accumulator)에 의해 그 횟수가 누적된다.In the embodiment of FIG. 4A, 2N counters (C N , C N + 1 , ..., C N -1 , C N ) are provided corresponding to N pairs of modulated clock signals. In one embodiment, the selection circuit 164 selects one of {C 1 , C -1 }, {C 2 , C -2 }, ..., {C N -1 , C N The counter can be selected by operating a switch (for example, a transistor) in the order of { N + 1 }, {C N , C N }. The selected counter counts when the phase of the data clock signal deviates from the phase region (dead zone) between the corresponding pair of modulated clock signals. That is, when the rising edge of the data clock signal is located outside the dead-zone, the count is accumulated by a counter (or an accumulator).

일 실시 예로, N 개의 카운터(C1 ~ CN)는 데이터 클록 신호가 변조 클록 신호의 오른쪽에서 전환되는 횟수, 즉, 데이터 클록 신호의 위상이 변조 클록 신호보다 느리게 나타나는 횟수를 카운트할 수 있다. 나머지 N 개의 카운터(C-1 ~ C-N)는 데이터 클록 신호가 변조 클록 신호의 왼쪽에서 전환되는 횟수, 즉, 데이터 클록 신호의 위상이 변조 클록 신호보다 빠르게 나타나는 횟수를 카운트할 수 있다.In one embodiment, the N counters C 1 through C N may count the number of times the data clock signal is shifted to the right of the modulated clock signal, i.e., the number of times the phase of the data clock signal appears slower than the modulated clock signal. The remaining N counters (C- 1 through C- N ) may count the number of times the data clock signal is switched on the left of the modulated clock signal, i.e., the number of times the phase of the data clock signal appears faster than the modulated clock signal.

도 12a 내지 도 12c, 및 도 13은 본 발명의 일 실시 예에 따른 클록 데이터 복원 회로의 지터 측정 방법을 설명하기 위한 도면이다. 도 12a를 참조하면, x번째 변조 클록 신호가 제2 위상 비교부(112)로 입력되는 동안, 이에 대응하여 선택된 카운터는 제2 위상 비교부(112)로부터 출력되는 비교 신호를 카운트하여 그 누적 값(Cx)을 히스토그램 분석부(166)로 입력한다. 도 12b를 참조하면, x+1번째 변조 클록 신호가 제2 위상 비교부(112)로 입력되는 동안, 이에 대응하여 선택된 카운터는 제2 위상 비교부(112)로부터 출력되는 비교 신호를 카운트하여 그 누적 값(Cx +1)을 히스토그램 분석부(166)로 입력한다.12A to 12C and 13 are diagrams for explaining a jitter measurement method of a clock data recovery circuit according to an embodiment of the present invention. 12A, while the x-th modulated clock signal is input to the second phase comparator 112, the selected counter counts the comparison signal output from the second phase comparator 112, (C x ) to the histogram analyzer 166. 12B, while the x + 1-th modulated clock signal is input to the second phase comparator 112, the counter selected corresponding thereto counts the comparison signal output from the second phase comparator 112, And inputs the cumulative value (C x +1 ) to the histogram analyzer 166.

도 12c를 참조하면, 히스토그램 분석부(166)는 x번째 카운터에서 비교 신호를 카운트한 누적 값(Cx)에서 x+1번째 카운터에서 비교 신호를 카운트한 누적 값(Cx +1)을 감산한다. 감산된 값(Cx-Cx +1)은 φx, φx+1 위상 사이에서 데이터 클록 신호가 트랜지션한 횟수를 나타낸다. 모든 데드존에 대한 카운터(162) 간의 누적 값의 감산 결과를 통해 도 13에 도시된 바와 같은 지터 히스토그램을 얻을 수 있다. 도 13에서, C0 값은 모든 데이터 트랜지션(data transition)이 φ-1과 φ1 위상 사이에서 발생하는 것으로 가정하였을 때, φ0과 φ1 사이에 존재하는 데이터 에지(data edge) 개수에 해당하는 값으로 결정될 수 있다.Referring to Figure 12c, the histogram analyzing unit 166 subtracts the accumulated value (C x +1) counts the comparison signal from the x + 1-th counter in the compare accumulation value (C x) which counts the signal from the x-th counter do. The subtracted value (C x -C x +1 ) represents the number of times the data clock signal transitions between the phases φ x and φ x + 1 . A jitter histogram as shown in FIG. 13 can be obtained by subtracting the cumulative value between the counters 162 for all the dead zones. 13, the C 0 value corresponds to the number of data edges existing between φ 0 and φ 1 , assuming that all data transitions occur between φ -1 and φ 1 phases. . ≪ / RTI >

지터 히스토그램이 가운데로 집중될수록 지터가 적은 것을 나타내며, 지터 히스토그램이 분산된 형태로 나타나는 경우 지터가 큰 것을 나타낸다. 클록 데이터 복원 회로의 지터가 작을수록, 클록 데이터 복원 회로와 출력 클록 신호의 위상이 동기된 상태에서 카운터에 의해 측정되는 C±1, C±2,.., C±N 값은 감소되고, 지터 히스토그램의 형태가 가운데로 집중되어 나타난다. 반대로, 클록 데이터 복원 회로의 지터가 큰 경우, 즉 출력 클록 신호의 위상 떨림 현상이 심한 경우, 클록 데이터 복원 회로와 출력 클록 신호의 위상이 동기된 상태에서 카운터에 의해 측정되는 지터의 정도에 따라 C±1, C±2,.., C±N 값이 증가하여, C0-C1, C0-C-1 값이 감소하고, C1-C2, C2-C3 값이 상대적으로 증가하여, 지터 히스토그램의 형태가 넓게 퍼지도록 나타난다.The jitter histogram indicates that the jitter is small as the concentration is concentrated in the center, and when the jitter histogram is dispersed, the jitter is large. The smaller the jitter of the clock data recovery circuit is, the more the C ± 1 , C ± 2 , .., C ± N values measured by the counter are synchronized with the phase of the clock data recovery circuit and the output clock signal are reduced, The shape of the histogram is concentrated in the center. On the other hand, when the jitter of the clock data restoring circuit is large, that is, when the phase of the output clock signal is seriously wobbled, the phase of the output clock signal is synchronized with the clock data restoring circuit, ± 1, C ± 2, .. , C ± the N value is increased, C 0 -C 1, C 0 -C -1 value is decreased and, C 1 -C 2, in the relative value of C 2 -C 3 And the shape of the jitter histogram appears to spread widely.

따라서, 도 13에 도시된 바와 같은 지터 히스토그램의 분포로부터 클록 데이터 복원 회로의 지터를 모니터링할 수 있다. 본 발명의 실시 예에 의하면, 간단한 계산을 통하여, 데드존 사이에 얼마만큼의 트랜지션(transition)이 있는지 판별할 수 있으며, 이를 지터 히스토그램 분석을 통해 지터 분포의 양과 모양 등으로 환산하여 클록 데이터 복원 회로의 지터를 모니터링할 수 있다.Therefore, it is possible to monitor the jitter of the clock data restoration circuit from the distribution of the jitter histogram as shown in FIG. According to the embodiment of the present invention, it is possible to determine how many transitions exist between dead zones through a simple calculation, and convert the transition into the amount and shape of the jitter distribution through jitter histogram analysis, Jitter can be monitored.

도 14는 본 발명의 다른 일 실시 예에 따른 클록 데이터 복원 회로의 지터 측정 장치를 보여주는 구성도이다. 도 14의 실시 예를 설명함에 있어서, 앞서 설명된 실시 예와 동일하거나 상응하는 구성에 대하여는 중복되는 설명을 생략할 수 있다. 도 14를 참조하면, 위상 검출기(110)는 시간에 따라 순차적으로 변조 클록 신호(CK180 ± pi1 ,2,3)를 입력받는 대신, 서로 다른 변조 클록 신호(CK180 ± pi1 ,2,3)를 입력받아, 데이터 클록 신호와의 위상을 비교하여 비교 신호를 출력하는 복수의 위상 비교기를 포함하는 점에서, 도 9의 실시 예와 차이가 있다.FIG. 14 is a block diagram illustrating a jitter measurement apparatus of a clock data recovery circuit according to another embodiment of the present invention. In the following description of the embodiment of FIG. 14, redundant description of the same or corresponding components to those of the previously described embodiment may be omitted. 14, the phase detector 110 is sequentially modulated clock signal (CK 180 ± pi1, 2,3) receiving, instead, different modulation clock signal (CK 180 ± pi1, 2,3), type over time, And differs from the embodiment of FIG. 9 in that the phase comparator includes a plurality of phase comparators for receiving the clock signal and comparing the phase with the data clock signal to output a comparison signal.

지터 측정부(160)는 복수의 위상 비교기 각각으로 출력되는 비교 신호의 누적 값을 비교하여 지터를 측정할 수 있다. 즉, 도 14의 실시 예에서, 지터 측정부(160)는 복수의 위상 비교기와 일대일 대응하도록 연결되는 복수의 카운터(162)를 포함한다. 복수의 카운터(162) 각각은 대응하는 위상 비교기로부터 출력되는 비교 신호의 누적 값을 측정한다.The jitter measurer 160 can measure the jitter by comparing the accumulated values of the comparison signals output to the plurality of phase comparators. That is, in the embodiment of FIG. 14, the jitter measuring unit 160 includes a plurality of counters 162 connected in a one-to-one correspondence with the plurality of phase comparators. Each of the plurality of counters 162 measures the accumulated value of the comparison signal outputted from the corresponding phase comparator.

클록 데이터 복원 회로의 지터가 작은 경우, 클록 데이터 복원 회로와 출력 클록 신호의 위상이 동기된 상태에서, 데이터 클록 신호가 인접하는 변조 클록 신호(CK180± pi1, CK180± pi2, CK180± pi3) 간의 위상 영역에서 트랜지션되는 횟수가 줄어들고, 지터 히스토그램 분포는 가운데로 집중된 형태로 나타난다. 반대로, 클록 데이터 복원 회로의 지터가 클수록, 즉 출력 클록 신호의 위상 떨림 현상이 심할수록, 클록 데이터 복원 회로와 출력 클록 신호의 위상이 동기된 상태에서, 데이터 클록 신호가 인접하는 변조 클록 신호(CK180± pi1, CK180± pi2, CK180± pi3) 간의 위상 영역에서 트랜지션되는 횟수가 증가하고, 지터 히스토그램 분포는 넓게 퍼지는 형태로 나타난다.When the jitter of the clock data restoring circuit is small and the phase of the clock data restoring circuit is synchronized with the phase of the output clock signal, the phase of the data clock signal is shifted between the adjacent modulated clock signals (CK180 +/- pi1 , CK180 +/- pi2 , CK180 +/- pi3 ) The number of transitions in the region is reduced, and the jitter histogram distribution is concentrated in the middle. On the other hand, as the jitter of the clock data restoring circuit becomes larger, that is, the phase tilting phenomenon of the output clock signal becomes more severe, the data clock signal is shifted to the adjacent modulated clock signal CK180 ± pi1 , CK180 ± pi2 , CK180 ± pi3 ), and the jitter histogram distribution shows a wider spread.

이상의 실시 예들에 의하면, 복수의 위상 비교부를 포함하는 위상 검출기의 출력 값을 이용하여 클록 데이터 복원 회로의 지터를 측정할 수 있으며, 복잡한 회로를 추가하지 않고 클록 데이터 복원 회로 자체의 회로들을 최대한 활용하여 지터를 간단하고 효율적으로 측정할 수 있다. 이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.According to the embodiments described above, it is possible to measure the jitter of the clock data recovery circuit by using the output value of the phase detector including the plurality of phase comparison units, and to utilize the circuits of the clock data recovery circuit itself without adding complicated circuits Jitter can be measured simply and efficiently. It is to be understood that the above-described embodiments are provided to facilitate understanding of the present invention, and do not limit the scope of the present invention, and it is to be understood that various modifications are possible within the scope of the present invention. It is to be understood that the technical scope of the present invention should be determined by the technical idea of the claims and the technical scope of protection of the present invention is not limited to the literary description of the claims, The invention of the present invention.

Claims (15)

삭제delete 데이터 클록 신호와 출력 클록 신호 간의 위상 차이를 검출하는 위상 검출기를 포함하는 클록 데이터 복원 회로의 지터를 측정하는 장치로서,
상기 위상 검출기는 상기 출력 클록 신호로부터 서로 다른 위상을 갖도록 변조된 변조 클록 신호들과 상기 데이터 클록 신호 간의 위상을 비교하여 비교 신호를 출력하는 위상 비교부를 포함하고,
상기 변조 클록 신호들 각각에 대응하는 비교 신호의 누적 값을 비교하여 상기 지터를 측정하는 지터 측정부를 포함하며,
상기 클록 데이터 복원 회로는,
상기 비교 신호에 따라 전하 공급량을 조절하는 전하 펌프부;
상기 전하 공급량을 누적하여 조절 신호를 출력하는 루프 필터부; 및
상기 조절 신호에 따라 가변적인 출력 클록 신호를 생성하는 전원 제어 발진기를 더 포함하며,
상기 위상 검출기는, 상기 변조 클록 신호들을 순차적으로 입력받고, 순차적으로 입력되는 변조 클록 신호와 상기 데이터 클록 신호의 위상을 비교하여 상기 비교 신호를 출력하는 클록 데이터 복원 회로의 지터 측정 장치.CLAIMS 1. An apparatus for measuring jitter in a clock data recovery circuit comprising a phase detector for detecting a phase difference between a data clock signal and an output clock signal,
Wherein the phase detector includes a phase comparator for comparing a phase between the modulated clock signals modulated to have different phases from the output clock signal and the data clock signal to output a comparison signal,
And a jitter measuring unit for measuring the jitter by comparing cumulative values of the comparison signals corresponding to each of the modulated clock signals,
The clock data restoration circuit includes:
A charge pump unit for adjusting a charge supply amount according to the comparison signal;
A loop filter unit accumulating the charge supply amount and outputting an adjustment signal; And
And a power control oscillator that generates a variable output clock signal in accordance with the adjustment signal,
Wherein the phase detector sequentially receives the modulated clock signals and compares the phase of the sequentially sequentially input modulated clock signal with the phase of the data clock signal to output the comparison signal. 제2 항에 있어서,
상기 출력 클록 신호로부터 상기 변조 클록 신호들을 생성하고, 상기 변조 클록 신호들을 순차적으로 상기 위상 검출기로 입력하는 변조 클록 생성부를 더 포함하는 클록 데이터 복원 회로의 지터 측정 장치.3. The method of claim 2,
Further comprising a modulated clock generator for generating the modulated clock signals from the output clock signal and sequentially inputting the modulated clock signals to the phase detector. 제3 항에 있어서,
상기 변조 클록 생성부는,
상기 출력 클록 신호의 주파수를 분배하여 분주 클록 신호를 생성하는 주파수 분배기;
상기 분주 클록 신호의 클록 에지에 응답하여 비트 신호를 생성하는 비트 생성기; 및
상기 비트 신호에 따라 상기 변조 클록 신호들을 순차적으로 출력하는 변조 클록 출력부를 포함하는 클록 데이터 복원 회로의 지터 측정 장치.The method of claim 3,
Wherein the modulated clock generator comprises:
A frequency divider for dividing the frequency of the output clock signal to generate a divided clock signal;
A bit generator for generating a bit signal in response to a clock edge of the divided clock signal; And
And a modulated clock output unit for sequentially outputting the modulated clock signals according to the bit signal. 제3 항에 있어서,
상기 변조 클록 생성부는, 상기 출력 클록 신호의 미리 설정된 기준 위상으로부터 선형적인 위상 차이를 갖도록 상기 변조 클록 신호들을 변조하여, 상기 변조 클록 신호들 각각을 동일한 시간 주기 동안 상기 위상 검출기로 입력하는 클록 데이터 복원 회로의 지터 측정 장치.The method of claim 3,
Wherein the modulated clock generator is configured to modulate the modulated clock signals so as to have a linear phase difference from a predetermined reference phase of the output clock signal and to output clock data to the phase detector for each of the modulated clock signals for the same time period Jitter measuring device for circuit. 제2 항에 있어서,
상기 위상 검출기는,
상기 데이터 클록 신호와 상기 출력 클록 신호의 위상을 비교하여 제1 비교 신호를 출력하는 제1 위상 비교부; 및
상기 데이터 클록 신호와 상기 변조 클록 신호들의 위상을 순차적으로 비교하여 제2 비교 신호를 출력하는 제2 위상 비교부를 포함하는 클록 데이터 복원 회로의 지터 측정 장치.3. The method of claim 2,
The phase detector comprising:
A first phase comparator for comparing phases of the data clock signal and the output clock signal and outputting a first comparison signal; And
And a second phase comparator for sequentially comparing phases of the data clock signal and the modulated clock signals to output a second comparison signal. 제6 항에 있어서,
상기 지터 측정부는,
상기 변조 클록 신호들과 일대일 대응하고, 상기 변조 클록 신호들에 대응하여 상기 비교 신호의 누적 값을 측정하는 복수의 카운터; 및
상기 제2 위상 비교부와 상기 복수의 카운터 사이에 연결되고, 상기 위상 검출기로 순차적으로 입력되는 변조 클록 신호에 대응하여, 상기 복수의 카운터 중의 적어도 하나를 선택하는 선택 회로를 포함하는 클록 데이터 복원 회로의 지터 측정 장치.The method according to claim 6,
Wherein the jitter measuring unit comprises:
A plurality of counters corresponding one-to-one to the modulated clock signals and measuring an accumulated value of the comparison signal corresponding to the modulated clock signals; And
And a selection circuit connected between the second phase comparator and the plurality of counters and adapted to select at least one of the plurality of counters in response to a modulated clock signal sequentially input to the phase detector, Jitter measuring device. 제7 항에 있어서,
상기 지터 측정부는,
상기 복수의 카운터 각각에 의해 측정된 누적 값을 히스토그램 분석하여 지터를 측정하는 히스토그램 분석부를 더 포함하는 클록 데이터 복원 회로의 지터 측정 장치.8. The method of claim 7,
Wherein the jitter measuring unit comprises:
And a histogram analyzer for analyzing a cumulative value measured by each of the plurality of counters and measuring jitter by histogram analysis. 제2 항에 있어서,
상기 위상 검출기는, 서로 다른 변조 클록 신호를 입력받아, 상기 데이터 클록 신호와의 위상을 비교하여 상기 비교 신호를 출력하는 복수의 위상 비교기를 포함하고,
상기 지터 측정부는 상기 복수의 위상 비교기 각각으로 출력되는 비교 신호의 누적 값을 비교하여 상기 지터를 측정하는 클록 데이터 복원 회로의 지터 측정 장치.3. The method of claim 2,
Wherein the phase detector includes a plurality of phase comparators for receiving different modulated clock signals and comparing the phases of the data clock signals with each other to output the comparison signal,
Wherein the jitter measuring unit measures the jitter by comparing cumulative values of comparison signals output to the plurality of phase comparators. 제9 항에 있어서,
상기 지터 측정부는, 상기 복수의 위상 비교기와 일대일 대응하도록 연결되고, 대응하는 위상 비교기로부터 출력되는 비교 신호의 누적 값을 측정하는 복수의 카운터를 포함하는 클록 데이터 복원 회로의 지터 측정 장치.10. The method of claim 9,
Wherein the jitter measuring unit includes a plurality of counters connected in a one-to-one correspondence with the plurality of phase comparators and measuring cumulative values of comparison signals output from corresponding phase comparators. 데이터 클록 신호와 제1 클록 신호의 위상을 비교하는 위상 검출 장치의 지터를 측정하는 장치로서,
상기 제1 클록 신호를 서로 다른 위상을 갖도록 변조하여 변조 클록 신호들을 생성하는 변조 클록 생성부;
상기 변조 클록 신호들 각각의 위상을 상기 데이터 클록 신호와 비교하여 비교 신호를 출력하는 위상 검출기; 및
상기 변조 클록 신호들 각각에 대응하는 비교 신호의 누적 값을 비교하여 상기 지터를 측정하는 지터 측정부를 포함하는 지터 측정 장치.CLAIMS 1. An apparatus for measuring jitter in a phase detection apparatus that compares a phase of a data clock signal with a phase of a first clock signal,
A modulated clock generator for modulating the first clock signal to have different phases to generate modulated clock signals;
A phase detector for comparing the phase of each of the modulated clock signals with the data clock signal and outputting a comparison signal; And
And a jitter measuring unit for measuring the jitter by comparing accumulated values of comparison signals corresponding to each of the modulated clock signals. 제11 항에 있어서,
상기 위상 검출기는, 순차적으로 입력되는 변조 클록 신호와 상기 데이터 클록 신호의 위상을 비교하고,
상기 지터 측정부는, 상기 위상 검출기로 입력되는 서로 다른 변조 클록 신호 각각에 대응하여 상기 비교 신호의 누적 값을 개별적으로 측정하는 복수의 카운터를 포함하는 지터 측정 장치.12. The method of claim 11,
Wherein the phase detector compares the phase of the sequentially sequentially input modulated clock signal with the phase of the data clock signal,
Wherein the jitter measuring unit includes a plurality of counters for individually measuring an accumulated value of the comparison signal corresponding to each of the different modulated clock signals input to the phase detector. 삭제delete 데이터 클록 신호와 출력 클록 신호 간의 위상 차이를 검출하는 위상 검출기를 포함하는 클록 데이터 복원 회로의 지터를 측정하는 방법으로서,
상기 출력 클록 신호의 위상을 변조하여 서로 다른 위상을 갖는 변조 클록 신호들을 생성하는 단계; 및
상기 출력 클록 신호로부터 서로 다른 위상을 갖도록 변조된 변조 클록 신호들과 상기 데이터 클록 신호 간의 위상을 비교하여 비교 신호를 출력하고, 상기 변조 클록 신호들 각각에 대응하는 비교 신호의 누적 값을 비교하여 상기 지터를 측정하는 단계를 포함하는 클록 데이터 복원 회로의 지터 측정 방법.CLAIMS 1. A method of measuring jitter in a clock data recovery circuit comprising a phase detector for detecting a phase difference between a data clock signal and an output clock signal,
Modulating the phase of the output clock signal to produce modulated clock signals having different phases; And
Comparing the phases of the modulated clock signals modulated to have different phases from the output clock signal and the data clock signal to output a comparison signal and comparing an accumulated value of the comparison signal corresponding to each of the modulated clock signals, A method of measuring jitter in a clock data recovery circuit, comprising the step of measuring jitter. 제14 항에 있어서,
상기 변조 클록 신호들을 상기 위상 검출기로 순차적으로 입력하는 단계를 더 포함하는 클록 데이터 복원 회로의 지터 측정 방법.15. The method of claim 14,
And sequentially inputting the modulated clock signals to the phase detector.
KR1020140061735A 2014-02-27 2014-05-22 Apparatus and method for monitoring jitter of clock and data recovery circuit KR101538457B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140061735A KR101538457B1 (en) 2014-05-22 2014-05-22 Apparatus and method for monitoring jitter of clock and data recovery circuit
US14/634,392 US9337848B2 (en) 2014-02-27 2015-02-27 Clock and data recovery device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140061735A KR101538457B1 (en) 2014-05-22 2014-05-22 Apparatus and method for monitoring jitter of clock and data recovery circuit

Publications (1)

Publication Number Publication Date
KR101538457B1 true KR101538457B1 (en) 2015-07-23

Family

ID=53875538

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140061735A KR101538457B1 (en) 2014-02-27 2014-05-22 Apparatus and method for monitoring jitter of clock and data recovery circuit

Country Status (1)

Country Link
KR (1) KR101538457B1 (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001127623A (en) * 1999-10-27 2001-05-11 Matsushita Electric Ind Co Ltd Jitter detection circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001127623A (en) * 1999-10-27 2001-05-11 Matsushita Electric Ind Co Ltd Jitter detection circuit

Similar Documents

Publication Publication Date Title
US10090994B2 (en) Automatic detection of change in PLL locking trend
US8736323B2 (en) Method and apparatus for on-chip phase error measurement to determine jitter in phase-locked loops
CN108123712B (en) Hybrid phase-locked loop and method for operating the same
US8537935B2 (en) Clock data recovery circuit and method
US8081013B1 (en) Digital phase and frequency detector
US8169242B2 (en) Programmable fine lock/unlock detection circuit
US9116204B2 (en) On-die all-digital delay measurement circuit
JP2010509818A (en) Method for controlling phase-locked loop, gain control device, and phase-locked loop system
US20090147901A1 (en) Auto Frequency Acquisition Maintenance in a Clock and Data Recovery Device
JP2010509817A (en) Apparatus, phase-locked loop system, and method for operating phase-locked loop
US9455725B2 (en) Phase detector and associated phase detecting method
US7443247B2 (en) Circuit arrangement for detection of a locking condition for a phase locked loop, and a method
Son et al. A 0.42–3.45 Gb/s referenceless clock and data recovery circuit with counter-based unrestricted frequency acquisition
CN105991136B (en) Serial interface of analog-to-digital converter and data alignment method and device thereof
KR101538457B1 (en) Apparatus and method for monitoring jitter of clock and data recovery circuit
KR102509984B1 (en) Integrated circuit detecting frequency and phase of clock signal and clock and data recovery circuit including the same
US9337848B2 (en) Clock and data recovery device
US9166604B2 (en) Timing monitor for PLL
EP2913926B1 (en) Clock and data recovery device
US20200321966A1 (en) Detection device and detection method
KR101201116B1 (en) Phase locked loop with dynamic loop bandwidth and producing method for output signal synchronized with reference signal using dynamic loop bandwidth
JP4840113B2 (en) PLL synchronization loss detection circuit
Shan et al. Design and Implementation of an All Digital Phase-Locked Loop which Responds Dynamically to Reference Frequency whose Value Varies in a Wide Range
KR20240106750A (en) Counter-Based Frequency Locked Loop Using Gain Control and Clock Recovery Device Including the Same
KR101427527B1 (en) Apparatus for recovering clock and data

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180702

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190722

Year of fee payment: 5