KR101526926B1 - Resist RAM and method of manufacturing the same - Google Patents

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Abstract

저항 메모리 소자 및 그 제조 방법에서, 상기 저항 메모리 소자는 제1 전극을 포함한다. 상기 제1 전극의 상부면과 접하고, 전계에 의해 저항이 변화되는 제1 금속 산화막 및 상기 제1 금속 산화막과 다른 물질로 이루어지고, 상기 제1 금속막보다 얇은 두께의 제2 금속 산화막이 서로 반복 적층된 저항 산화 구조물을 포함한다. 또한, 상기 저항 산화 구조물 상에는 제2 전극을 포함한다. 상기 저항 메모리 소자는 리셋 전류가 감소되어 고속 동작이 가능하고, 멀티 레벨 스위칭 특성을 가지므로 데이터 저장 용량이 증가된다. In a resistance memory element and a method of manufacturing the same, the resistance memory element includes a first electrode. A first metal oxide film which is in contact with an upper surface of the first electrode and whose resistance is changed by an electric field and a second metal oxide film which is made of a material different from the first metal oxide film and thinner than the first metal film, And a stacked resistive oxidation structure. Further, a second electrode is formed on the resistance-oxidation structure. The resistance memory element has a reduced reset current and is capable of high-speed operation, and has a multi-level switching characteristic, thereby increasing the data storage capacity.

Description

저항 메모리 소자 및 그 제조 방법{Resist RAM and method of manufacturing the same} [0001] The present invention relates to a resistive memory device and a method of manufacturing the same,

본 발명은 저항 메모리 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 낮은 리셋 전류를 갖는 저항 메모리 소자 및 그 제조 방법에 관한 것이다. The present invention relates to a resistance memory element and a method of manufacturing the same. More particularly, the present invention relates to a resistance memory element having a low reset current and a method of manufacturing the same.

일반적으로, 저항 메모리 소자는 저항 산화막의 저항 변화를 이용하여 데이터를 저장하는 비휘발성 메모리 소자로써, 기존의 디램 및 플래시 메모리 소자에 비해 저전력을 가지면서 고집적화가 가능하다. 그러나, 상기 저항 메모리 소자는 리셋 상태에서 흐르는 전류가 매우 높기 때문에, 소자의 파워 소모가 크고, 스위칭 스피드가 감소하여 고속 동작이 어렵다. 이로인해, 기가급 이상의 고용량의 저항 메모리 소자를 구현하는 것이 용이하지 않다. 따라서, 고속 펄스 응답속도, 우수한 내구성 및 데이터 보유 특성을 가지면서, 낮은 리셋 전류를 갖는 저항 메모리 소자가 요구되고 있다. In general, a resistive memory device is a nonvolatile memory device that stores data by using a resistance change of an ohmic contact layer, and is capable of high integration while having low power as compared with conventional DRAM and flash memory devices. However, since the resistance memory element has a very high current flowing in the reset state, the power consumption of the element is large, and the switching speed is reduced, which makes high-speed operation difficult. As a result, it is not easy to realize a resistance memory element having a high capacity of a gigabyte or more. Therefore, there is a demand for a resistive memory device having a low reset current while having a high-speed pulse response speed, excellent durability and data retention characteristics.

본 발명의 목적은 낮은 리셋 전류를 갖는 저항 메모리 소자를 제공하는데 있 다. It is an object of the present invention to provide a resistive memory device having a low reset current.

본 발명의 다른 목적은 상기한 저항 메모리 소자의 제조 방법을 제공하는데 있다. It is another object of the present invention to provide a method of manufacturing the above-mentioned resistance memory element.

상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 저항 메모리 소자는, 제1 전극, 상기 제1 전극의 상부면과 접하고, 전계에 의해 저항이 변화되는 제1 금속 산화막 및 상기 제1 금속 산화막과 다른 물질로 이루어지고, 상기 제1 금속 산화막보다 얇은 두께의 제2 금속 산화막이 서로 반복 적층된 저항 산화 구조물, 및 상기 저항 산화 구조물 상에 구비되는 제2 전극을 포함한다. According to an aspect of the present invention, there is provided a resistance memory device including a first electrode, a first metal oxide film contacting the upper surface of the first electrode and having a resistance changed by an electric field, And a second electrode formed on the resistance-oxidation structure, the resistance-oxidation structure including a second metal oxide film having a thickness smaller than that of the first metal oxide film and being repeatedly laminated to each other.

본 발명의 일 실시예로, 상기 제2 금속 산화막은 금속이 충분히 산화되지 않은 금속 과다 산화물(metal rich oxide)로 이루어질 수 있다. In an embodiment of the present invention, the second metal oxide layer may be formed of a metal rich oxide whose metal is not sufficiently oxidized.

본 발명의 일 실시예로, 상기 제1 및 제2 금속 산화막은 각각 NiO, TiO, WO, TaO, AlO, ZrO, HfO, CuO, CoO, FeO, VO, YO, MoO 및 란탄족 금속의 산화물로 이루어지는 군에서 선택된 어느 하나일 수 있다. In one embodiment of the present invention, the first and second metal oxide films are formed of oxides of NiO, TiO, WO, TaO, AlO, ZrO, HfO, CuO, CoO, FeO, VO, And the like.

본 발명의 일 실시예로, 상기 제1 금속 산화막은 상기 제2 금속 산화막보다 높은 저항을 갖는 물질로 이루어질 수 있다. In an embodiment of the present invention, the first metal oxide film may be made of a material having a higher resistance than the second metal oxide film.

본 발명의 일 실시예로, 상기 제1 금속 산화막은 NiO로 이루어지고, 상기 제2 금속막은 TiO로 이루어질 수 있다. In an embodiment of the present invention, the first metal oxide film may be made of NiO, and the second metal film may be made of TiO.

본 발명의 일 실시예로, 상기 저항 산화 구조물은 50내지 250Å의 두께를 갖고, 상기 제1 금속 산화막 및 제2 금속 산화막은 각각 3 내지 10회 적층될 수 있 다. In one embodiment of the present invention, the resistive oxidation structure has a thickness of 50 to 250 ANGSTROM, and the first metal oxide film and the second metal oxide film can be laminated 3 to 10 times, respectively.

상기한 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 저항 메모리 소자의 제조 방법에서, 기판 상에 제1 전극을 형성한다. 상기 제1 전극의 상부면에, 전계에 의해 저항이 변화되는 제1 금속 산화막들 및 상기 제1 금속 산화막과 다른 물질로 이루어지고 상기 제1 금속 산화막보다 얇은 두께의 제2 금속 산화막이 서로 반복 적층된 저항 산화 구조물을 형성한다. 다음에, 상기 저항 산화 구조물 상에 제2 전극을 형성한다. According to another aspect of the present invention, there is provided a method of fabricating a resistive memory device, comprising: forming a first electrode on a substrate; The first metal oxide film having resistance changed by an electric field and the second metal oxide film made of a material different from the first metal oxide film and thinner than the first metal oxide film are stacked on the upper surface of the first electrode, Thereby forming a resistive oxidation structure. Next, a second electrode is formed on the resistive oxidation structure.

본 발명의 일 실시예로, 상기 저항 산화 구조물을 형성하기 위하여, 상기 제1 전극 상부면에 제1 금속막을 형성한다. 상기 제1 금속막을 산화시켜 제1 금속 산화막을 형성한다. 상기 제1 금속 산화막 상에 상기 제1 금속 산화막에 포함된 금속과 다른 금속으로 이루어진 제2 금속막을 형성한다. 상기 제2 금속막 상에 제1 금속막과 동일한 물질로 제3 금속막을 형성한다. 상기 제3 금속막 및 제2 금속막을 산화시켜 제3 금속 산화막 및 제2 금속 산화막을 형성한다. 상기 제3 금속 산화막 상에 제2 금속막과 동일한 물질로 제4 금속막을 형성한다. 상기 제1 금속막과 동일한 물질막 형성 공정, 산화 공정 및 상기 제2 금속막과 동일한 물질막 형성 공정을 반복 수행한다. In one embodiment of the present invention, a first metal film is formed on the upper surface of the first electrode to form the resistive oxidation structure. The first metal film is oxidized to form a first metal oxide film. A second metal film made of a metal different from the metal included in the first metal oxide film is formed on the first metal oxide film. A third metal film is formed on the second metal film with the same material as the first metal film. The third metal film and the second metal film are oxidized to form a third metal oxide film and a second metal oxide film. A fourth metal film is formed on the third metal oxide film with the same material as the second metal film. The same material film forming process as the first metal film, the oxidation process, and the same material film forming process as the second metal film are repeatedly performed.

상기 제1 및 제2 금속막은 물리기상증착법, 화학기상 증착법 또는 원자층 적층법을 통해 형성될 수 있다. The first and second metal films may be formed by a physical vapor deposition method, a chemical vapor deposition method, or an atomic layer deposition method.

상기 금속막들을 산화시키는 공정은 플라즈마 산화 공정, 라디컬 산화 공정을 포함한다. The process of oxidizing the metal films includes a plasma oxidation process and a radical oxidation process.

설명한 것과 같이, 제1 금속 산화막 및 상기 제1 금속 산화막과 다른 물질로 이루어진 제2 금속 산화막들이 반복 적층된 저항 산화 구조물을 포함한 저항 메모리 소자는 리셋 전류가 매우 낮다. 따라서, 저항 메모리 소자는 소자의 파워 소모가 작고, 높은 스위칭 스피드를 가지며, 고속으로 동작 할 수 있다. 또한, 고용량의 메모리 셀을 포함하는 저항 메모리 소자를 구현할 수 있다. As described above, the resistance memory element including the resistance metal oxide structure in which the first metal oxide film and the second metal oxide films made of the material different from the first metal oxide film are repeatedly stacked has a very low reset current. Therefore, the resistance memory element has a small power consumption of the element, has a high switching speed, and can operate at high speed. Further, a resistance memory element including a memory cell with a high capacity can be realized.

이에 더하여, 본 발명에 따른 저항 메모리 소자는 각 셀들이 멀티 레벨의 스위칭 특성을 갖고 있기 때문에, 상기 각 셀들을 멀티 레벨 셀로써 동작시킬 수 있다. 따라서, 적은 수의 메모리 셀로 고용량의 저항 메모리 소자를 구현할 수 있다. In addition, since the resistance memory device according to the present invention has multi-level switching characteristics, each cell can be operated as a multi-level cell. Therefore, a high-capacity resistance memory element can be implemented with a small number of memory cells.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. In the drawings of the present invention, the dimensions of the structures are enlarged to illustrate the present invention in order to clarify the present invention.

본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. In the present invention, the terms first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.

본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지 다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the terms "comprising" or "having ", and the like, specify that the presence of stated features, integers, But do not preclude the presence or addition of features, numbers, steps, operations, components, parts, or combinations thereof.

본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다. In the present invention, it is to be understood that each layer (film), region, electrode, pattern or structure may be formed on, over, or under the object, substrate, layer, Means that each layer (film), region, electrode, pattern or structure is directly formed or positioned below a substrate, each layer (film), region, or pattern, , Other regions, other electrodes, other patterns, or other structures may additionally be formed on the object or substrate.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.For the embodiments of the invention disclosed herein, specific structural and functional descriptions are set forth for the purpose of describing an embodiment of the invention only, and it is to be understood that the embodiments of the invention may be practiced in various forms, But should not be construed as limited to the embodiments set forth in the claims.

즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. That is, the present invention is capable of various modifications and various forms, and specific embodiments are illustrated in the drawings and described in detail in the following description. It should be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.

실시예 1Example 1

도 1은 본 발명의 실시예 1에 따른 저항 메모리 소자의 단면도이다. 1 is a cross-sectional view of a resistance memory device according to a first embodiment of the present invention.

도 1을 참조하면, 저항 메모리 소자는 제1 전극(100), 저항 산화 구조물(110) 및 제2 전극(114)이 적층된 구조를 갖고 있다. Referring to FIG. 1, the resistance memory device has a structure in which a first electrode 100, a resistance-oxidation structure 110, and a second electrode 114 are stacked.

상기 저항 메모리 소자는 상기 제1 전극(100) 및 제2 전극(114) 사이의 전계에 의해 상기 저항 산화 구조물(110)의 저항을 변화시켜 데이터를 저장한다. 즉, 상기 저항 산화 구조물(110)에 전하가 저장되는 것이 아니라, 상기 저항 산화 구조물(110)이 저항이 높은 상태가 되도록 하거나 또는 저항이 낮은 상태가 되도록 상태를 변화시킴으로써 데이터를 구분한다. 즉, 상기 저항 메모리 소자의 저항 산화 구조물(110)이 높은 저항 상태인 오프 상태(off state)인 경우, 상기 제1 전극(100)과 제2 전극(114)간에는 전류가 거의 흐르지 않는다. 반면에, 상기 저항 메모리 소자의 저항 산화 구조물(110)이 낮은 저항 상태인 온 상태(on state)인 경우, 상기 제1 전극(100)과 제2 전극(114)간에 전류가 흐르게 된다. 이러한 성질을 이용하여, 상기 저항 메모리 소자에 저장된 데이터를 구분한다. The resistance memory element stores data by changing the resistance of the resistance-oxidation structure 110 by an electric field between the first electrode 100 and the second electrode 114. That is, the charge is not stored in the resistance-oxidation structure 110, but the resistance is determined by changing the resistance of the resistance-oxidation structure 110 to a high resistance state or a low resistance state. That is, when the resistance oxidation structure 110 of the resistance memory element is in a high resistance off state, a current hardly flows between the first electrode 100 and the second electrode 114. On the other hand, when the resistance oxidation structure 110 of the resistance memory element is in a low resistance on state, a current flows between the first electrode 100 and the second electrode 114. By using this property, data stored in the resistance memory element is distinguished.

상기 저항 메모리 소자의 구현에 있어서, 낮은 저항 상태에서 제1 및 제2 전극(100, 114) 간에 흐르는 전류인 리셋 전류(Ireset)와 높은 저항 상태에서 제1 및 제2 전극(100, 114) 간에 흐르는 전류인 셋 전류(Iset)는 데이터를 센싱할 수 있을 정도의 차이를 갖는 것이 바람직하다. In the implementation of the resistance memory device, a reset current Ireset, which is a current flowing between the first and second electrodes 100 and 114 in a low resistance state, and a reset current Ireset, which is a current between the first and second electrodes 100 and 114, It is preferable that the set current Iset, which is a current flowing, has such a degree as to be able to sense data.

그런데, 상기 낮은 저항 상태에서는 상기 제1 및 제2 전극 사이에 매우 큰 전류가 흐를 수 있다. 현재 통용되고 있는 단위 저항 메모리 소자들은 상기 제1 및 제2 전극 사이에 수 내지 수십 ㎃의 매우 큰 전류가 흐른다. 이와같이, 상기 리셋 전류가 지나치게 증가되면 파워 소모가 커지고, 스위칭 스피드가 감소하여 고속 프로그래밍 동작이 어려워진다. 때문에, 기가급 이상의 고용량을 갖는 저항 메모리 소자를 구현하는 것이 어렵다. However, in the low resistance state, a very large current can flow between the first and second electrodes. In the currently used unit resistance memory devices, a very large current of several to several tens of mA flows between the first and second electrodes. In this way, if the reset current is excessively increased, the power consumption is increased, and the switching speed is decreased, thereby making high-speed programming operation difficult. Therefore, it is difficult to realize a resistance memory element having a high capacity of a gigabyte or more.

따라서, 본 실시예에서는 리셋 전류가 감소되도록 최적화된 저항 메모리 소자를 제시한다. Therefore, in this embodiment, a resistive memory element optimized to reduce the reset current is presented.

상기 저항 메모리 소자에 포함되는 제1 전극(100) 및 제2 전극(114)은 전도성 물질 예를들어 금속 물질로 이루어질 수 있다. 상기 제1 전극(100) 및 제2 전극(114)으로 사용될 수 있는 물질의 예로는, Pt, Ir, Ru, Ti, TiN, W, Ta, Al, Zr, Hf, Ni, Cu, Co, Fe, V, Y, Mo, 란탄족 금속 등을 들 수 있다. 상기 란탄족 금속은 La, Ce, Pr, Gd, Dy, Er, Yb 등을 포함한다. The first electrode 100 and the second electrode 114 included in the resistance memory device may be formed of a conductive material, for example, a metal material. Examples of the material that can be used for the first electrode 100 and the second electrode 114 include Pt, Ir, Ru, Ti, TiN, W, Ta, Al, Zr, Hf, Ni, , V, Y, Mo, lanthanide metals and the like. The lanthanide metal includes La, Ce, Pr, Gd, Dy, Er, Yb and the like.

상기 제1 및 제2 전극(100, 114)은 동일한 물질로 이루어질 수도 있고, 서로 다른 물질로 이루어질 수도 있다. 상기 제1 및 제2 전극(100, 114)에는 질소가 도핑되어 있을 수 있다. 본 실시예에서, 상기 제1 및 제2 전극(100, 114)은 Ir을 사용한다. The first and second electrodes 100 and 114 may be formed of the same material or different materials. The first and second electrodes 100 and 114 may be doped with nitrogen. In this embodiment, the first and second electrodes 100 and 114 use Ir.

상기 저항 산화 구조물(110)은 전계에 의해 저항이 변화되는 제1 금속 산화막(106a) 및 상기 제1 금속 산화막(106a)과 다른 물질로 이루어진 제2 금속 산화막(108a)이 반복 적층된 것과 동일한 구조를 갖는다. 즉, 홀수층의 금속 산화막들(106a, 106b, 106c...106f)은 상기 제1 금속 산화막(106a)과 동일한 물질들로 이루어지고, 상기 제1 금속 산화막과 동일한 두께를 갖는다. 또한, 짝수층의 금속 산 화막들(108a, 108b, 108c...108e)은 상기 제2 금속 산화막(108a)과 동일한 물질들로 이루어지고, 상기 제2 금속 산화막과 동일한 두께를 갖는다. The resistance-oxidation structure 110 has a structure in which a first metal oxide film 106a whose resistance is changed by an electric field and a second metal oxide film 108a made of a material different from the first metal oxide film 106a are repeatedly stacked . That is, the odd-numbered metal oxide films 106a, 106b, 106c, ..., 106f are made of the same materials as the first metal oxide film 106a and have the same thickness as the first metal oxide film 106a. In addition, the even-numbered metal oxide films 108a, 108b, 108c, ..., 108e are made of the same materials as the second metal oxide film 108a, and have the same thickness as the second metal oxide film 108a.

상기 제1 금속 산화막(106a)은 상기 제2 금속 산화막(108a)에 비해 더 높은 저항을 갖는 물질로 이루어진다. 상기 제2 금속 산화막(108a)들은 금속이 충분하게 산화되지 않은 금속 과다한 금속 산화물(metal rich-metal oxide)일 수 있다. The first metal oxide film 106a is made of a material having a higher resistance than the second metal oxide film 108a. The second metal oxide films 108a may be a metal rich-metal oxide whose metal is not sufficiently oxidized.

상기 제1 금속 산화막(106a)으로 사용될 수 있는 물질의 예로는 NiO, TiO, WO, TaO, AlO, ZrO, HfO, CuO, CoO, FeO, VO, YO, MoO, 란탄족 금속의 산화물 등을 들 수 있다. Examples of the material that can be used as the first metal oxide film 106a include NiO, TiO, WO, TaO, AlO, ZrO, HfO, CuO, CoO, FeO, VO, YO, MoO, .

상기 제2 금속 산화막(108a)으로 사용될 수 있는 물질의 예로는 NiO, TiO, WO, TaO, AlO, ZrO, HfO, CuO, CoO, FeO, VO, YO, MoO, 란탄족 금속의 산화물 등을 들 수 있다. 상기 제2 금속 산화막(108a)은 상기 열거한 금속 산화물들 중에서 상기 제1 금속 산화막과 다른 물질로 이루어진다.Examples of the material that can be used as the second metal oxide film 108a include NiO, TiO, WO, TaO, AlO, ZrO, HfO, CuO, CoO, FeO, VO, YO, MoO, . The second metal oxide film 108a is made of a material different from the first metal oxide film among the metal oxides listed above.

상기 저항 메모리 소자에 포함되는 저항 산화 구조물(110)이 50Å보다 얇거나 또는 300Å보다 두꺼우면, 저항 메모리 소자로써의 기능을 하기가 어렵다. 그러므로, 상기 저항 산화 구조물(110)은 50Å 내지 300Å의 두께를 갖는 것이 바람직하다. If the resistance oxidation structure 110 included in the resistance memory element is thinner than 50 Å or thicker than 300 Å, it is difficult to function as a resistance memory element. Therefore, it is preferable that the resistive oxidation structure 110 has a thickness of 50 ANGSTROM to 300 ANGSTROM.

상기 제1 금속 산화막(106a)은 10 내지 30Å의 두께를 가질 수 있다. 또한, 상기 제2 금속 산화막(108a)은 2 내지 10Å의 두께를 가질 수 있다. 이와같이, 상기 제1 금속 산화막(106a)은 상기 제2 금속 산화막(108a)에 비해 더 두껍다. 즉, 높은 저항을 갖는 제1 금속 산화막(106a)은 낮은 저항을 갖는 제2 금속 산화 막(108a)에 비해 더 두껍다. The first metal oxide layer 106a may have a thickness of 10 to 30 angstroms. In addition, the second metal oxide film 108a may have a thickness of 2 to 10 angstroms. Thus, the first metal oxide layer 106a is thicker than the second metal oxide layer 108a. That is, the first metal oxide film 106a having a high resistance is thicker than the second metal oxide film 108a having a low resistance.

상기 제1 및 제2 금속 산화막(106a, 108a)이 각각 2회 이하로 반복 적층되어 있는 구조의 경우, 상기 리셋 전류의 감소 효과가 크지 않다. 또한, 상기 제1 및 제2 금속 산화막(106a, 108a)이 11회 이상 반복 적층되어 있는 구조의 경우, 상기 저항 산화 구조물(110)의 두께가 지나치게 두꺼워지게 되어 저항 메모리 소자의 기능이 양호하지 않게 된다. 그러므로, 상기 저항 산화 구조물(110)은 상기 제1 금속 산화막(106a) 및 제2 금속 산화막(108a)을 서로 번갈아 가며, 각각 3회 내지 10회 정도 적층된 구조를 갖는 것이 바람직하다. In the case of a structure in which the first and second metal oxide films 106a and 108a are repeatedly laminated two or less times, the effect of reducing the reset current is not large. In addition, in the structure in which the first and second metal oxide films 106a and 108a are repeatedly stacked more than 11 times, the thickness of the resistance-oxidation structure 110 becomes excessively thick, do. Therefore, it is preferable that the resistance oxidation structure 110 has a structure in which the first metal oxide film 106a and the second metal oxide film 108a are alternately stacked three to ten times each.

도 1에서, 상기 저항 산화 구조물(110)의 최상부에는 상기 제1 금속 산화막(106a)과 동일한 물질이 구비된다. 그러나, 이와는 달리, 상기 저항 산화 구조물(110)의 최상부에는 제2 금속 산화막(108a)과 동일한 물질이 구비될 수도 있다. In FIG. 1, the same material as the first metal oxide layer 106a is formed on the top of the resistance-oxidation structure 110. Alternatively, the same material as the second metal oxide film 108a may be provided on the uppermost portion of the resistance-oxidation structure 110.

또한, 도시된 것과 같이, 상기 저항 산화 구조물(110) 및 제2 전극 (114)사이에는 상기 제2 금속 산화막(108a)에 포함되어 있는 금속막(112)이 개재될 수 있다. 그러나, 이와는 다른 실시예로, 상기 금속막(112)이 개재되지 않을 수도 있다.Also, as shown in the figure, a metal film 112 included in the second metal oxide film 108a may be interposed between the resistance-oxidation structure 110 and the second electrode 114. [ However, in another embodiment, the metal film 112 may not be interposed.

이와같이, 저항 메모리 소자에서 서로 다른 금속 산화막이 반복 적층된 저항 산화 구조물(110)이 포함된 경우, 단일의 금속 산화막으로 이루어진 저항 산화 구조물을 포함하는 저항 메모리 소자에 비해 낮은 리셋 전류를 갖게된다. 구체적으로, 본 실시예에 따른 저항 산화 구조물은 수십 ㎂ 수준의 리셋 전류를 갖게된다. In this manner, when the resistance-oxidation structure 110 in which the different metal oxide films are repeatedly stacked in the resistance memory device is included, a lower reset current is obtained compared with the resistance memory device including the resistance-oxidation structure made of a single metal oxide film. Specifically, the resistive oxidation structure according to the present embodiment has a reset current on the order of several tens of microamperes.

이하에서는, 본 실시예에 따른 저항 산화 구조물에 대해 보다 구체적으로 설명하고자 한다. Hereinafter, the resistive oxidation structure according to the present embodiment will be described in more detail.

본 실시예에 따른 상기 제1 금속 산화막(106a)은 NiO으로 이루어지며, 약 18-22Å의 두께를 갖는다. 상기 제2 금속 산화막(108a)은 TiO로 이루어지며 약 4 내지 7Å의 두께를 갖는다. 상기 NiO막 및 TiO막이 반복 적층된 저항 산화 구조물(110)은 240 내지 250Å의 두께를 갖는다. 또한, 상기 저항 산화 구조물(110)과 제2 전극(114) 사이에는 Ti막이 구비된다. The first metal oxide layer 106a according to the present embodiment is made of NiO and has a thickness of about 18-22A. The second metal oxide film 108a is made of TiO 2 and has a thickness of about 4 to 7 ANGSTROM. The resistance oxidation structure 110 in which the NiO film and the TiO film are repeatedly laminated has a thickness of 240 to 250 ANGSTROM. A Ti film is provided between the resistance-oxidation structure 110 and the second electrode 114.

상기 설명한 것과 같은 구조의 저항 산화 구조물(110)을 포함하는 저항 메모리 소자는 상기 NiO만으로 이루어지는 저항 산화 구조물을 포함하는 저항 메모리 소자 및 상기 TiO만으로 이루어지는 저항 산화 구조물을 포함하는 저항 메모리 소자에 비해 낮은 리셋 전류를 갖게된다. The resistance memory element including the resistance oxidation structure 110 having the structure as described above has a resistance lower than that of the resistance memory element including the resistance oxidation structure made of NiO only and the resistance memory structure including the resistance- Current.

상기 저항 메모리 소자는 제1 금속 산화막(106a, 106b,...106f)과 제2 금속 산화막(108a, 108b,...108e)이 반복 적층된 저항 산화 구조물을 포함하고 있다. 상기 저항 메모리 소자는 리셋 전류가 감소되고, 고속 동작이 가능해진다. 이로 인해, 기가급 이상의 메모리 소자로 고집적화될 수 있다. 이에 더하여, 상기 저항 메모리 소자는 각 셀 구조들이 멀티 레벨의 스위칭 특성을 갖고 있다. 때문에, 상기 각 셀들을 멀티 레벨 셀로써 동작시킬 수 있으며, 적은 수의 메모리 셀로 고용량의 저항 메모리 소자를 구현할 수 있다. The resistance memory element includes a resistance oxidation structure in which first metal oxide films 106a, 106b, ..., 106f and second metal oxide films 108a, 108b, ... 108e are repeatedly stacked. The resistance memory element is reduced in the reset current, and high-speed operation becomes possible. As a result, the memory device can be highly integrated with a gigabyte or more of memory devices. In addition, the resistance memory device has multi-level switching characteristics in each cell structure. Therefore, each cell can be operated as a multi-level cell, and a high-capacity resistive memory device can be implemented with a small number of memory cells.

도 2 내지 도 7은 본 발명의 실시예 1에 따른 저항 메모리 소자를 형성하기 위한 하나의 방법을 나타내는 단면도이다.2 to 7 are sectional views showing one method for forming a resistance memory element according to Embodiment 1 of the present invention.

도 2를 참조하면, 기판(도시안됨) 상에 제1 전극(100)을 형성한다. 상기 제1 전극(100)은 금속 물질로 이루어질 수 있다. 상기 제1 전극(100)은 물리기상 증착법, 화학기상 증착법 또는 원자층 적층법을 통해 형성할 수 있다. 상기 제1 전극(100)을 형성한 후, 상기 제1 전극(100)의 표면에 질소를 도핑하는 공정이 더 수행될 수 있다. 상기 제1 전극(100)으로 사용될 수 있는 물질의 예로는, Pt, Ir, Ru, Ti, TiN, W, Ta, Al, Zr, Hf, Ni, Cu, Co, Fe, V, Y, Mo, 란탄족 금속 등을 들 수 있다. 본 실시예에서, 상기 제1 전극(100)은 Ir을 물리기상 증착법으로 증착시켜 형성한다. Referring to FIG. 2, a first electrode 100 is formed on a substrate (not shown). The first electrode 100 may be formed of a metal material. The first electrode 100 may be formed by a physical vapor deposition method, a chemical vapor deposition method, or an atomic layer deposition method. After the first electrode 100 is formed, a process of doping nitrogen on the surface of the first electrode 100 may be further performed. Examples of the material that can be used for the first electrode 100 include Pt, Ir, Ru, Ti, TiN, W, Ta, Al, Zr, Hf, Ni, Cu, Co, Fe, V, Lanthanide metals and the like. In the present embodiment, the first electrode 100 is formed by depositing Ir by physical vapor deposition.

상기 제1 전극(100) 상에 제1 금속막(도시안됨)을 형성한다. 상기 제1 금속막은 후속 공정을 통해 저항 산화물로 형성되기 위한 막이다. 즉, 상기 제1 금속막은 저항 산화물의 특성을 갖는 금속 산화물에 포함되는 금속 물질로 형성되어야 한다. 상기 제1 금속막으로 사용될 수 있는 금속 물질의 예로는, Ni, Ti, WO, Ta, Al, Zr, Hf, Cu, Co, Fe, V, Y, Mo, 란탄족 금속 등을 들 수 있다. 상기 제1 금속막은 물리기상 증착법을 통해 형성될 수 있다. A first metal layer (not shown) is formed on the first electrode 100. The first metal film is a film to be formed into a resistive oxide through a subsequent process. That is, the first metal film should be formed of a metal material included in a metal oxide having a resistive oxide characteristic. Examples of the metal material that can be used as the first metal film include Ni, Ti, WO, Ta, Al, Zr, Hf, Cu, Co, Fe, V, Y, Mo and lanthanide metals. The first metal film may be formed by physical vapor deposition.

다음에, 상기 제1 금속막을 산화시켜 제1 금속 산화막(106a)을 형성한다. 상기 제1 금속 산화막(106a)은 10 내지 30Å의 두께로 형성할 수 있다. 상기 산화 공정은 플라즈마 산화법 또는 라디컬 산화법을 통해 수행한다. Next, the first metal film is oxidized to form a first metal oxide film 106a. The first metal oxide layer 106a may have a thickness of 10 to 30 angstroms. The oxidation process is performed by plasma oxidation or radical oxidation.

본 실시예에서, 상기 제1 금속막은 10 내지 15Å니켈을 스퍼터링 공정을 통해 형성한다. 또한, 상기 제1 금속 산화막(106a)은 상기 니켈을 플라즈마 산화법에 의해 산화시켜 형성된 니켈 산화막이다. 상기 니켈 산화막은 약 20 내지 30Å의 두께를 갖는다. In the present embodiment, the first metal film is formed by a sputtering process with 10 to 15 angstroms of nickel. The first metal oxide film 106a is a nickel oxide film formed by oxidizing the nickel by a plasma oxidation method. The nickel oxide film has a thickness of about 20 to 30 ANGSTROM.

도 3을 참조하면, 상기 제1 금속 산화막(106a) 상에 제2 금속막(104a)을 형성한다. 상기 제2 금속막(104a)은 상기 제1 금속막과 다른 물질로 형성된다. 구체적으로, 상기 제2 금속막(104a)은 상기 제1 금속막에 비해 저저항을 갖는 금속 물질을 증착시켜 형성할 수 있다. 또한, 상기 제2 금속막(104a)은 산화시켰을 때 저항 산화물로써 기능할 수 있는 물질로 사용되는 것이 바람직하다. 상기 제2 금속막(104a)으로 사용될 수 있는 물질의 예로는 Ni, Ti, W, Ta, Al, Zr, Hf, Cu, Co, Fe, V, Y, Mo, 란탄족 금속 등을 들 수 있다. Referring to FIG. 3, a second metal layer 104a is formed on the first metal oxide layer 106a. The second metal film 104a is formed of a material different from that of the first metal film. Specifically, the second metal film 104a may be formed by depositing a metal material having a lower resistance than the first metal film. Also, it is preferable that the second metal film 104a is used as a material capable of functioning as a resistive oxide when oxidized. Examples of the material that can be used as the second metal film 104a include Ni, Ti, W, Ta, Al, Zr, Hf, Cu, Co, Fe, V, Y, Mo, .

상기 제2 금속막(104a)은 상기 제1 금속막보다 얇은 두께로 형성될 수 있다. 일 예로, 상기 제2 금속막(104a)은 3 내지 10Å의 두께로 형성할 수 있다. 상기 제2 금속막(104a)은 물리기상 증착 공정을 통해 형성될 수 있다. 본 실시예에서, 상기 제2 금속막(104a)은 3 내지 5Å의 티타늄을 스퍼터링 공정을 통해 증착시켜 형성한다.The second metal film 104a may be formed to be thinner than the first metal film. For example, the second metal film 104a may have a thickness of 3 to 10 angstroms. The second metal film 104a may be formed through a physical vapor deposition process. In the present embodiment, the second metal film 104a is formed by depositing 3 to 5 angstroms of titanium through a sputtering process.

상기 제2 금속막(104a) 상에 상기 제1 금속막과 동일한 물질로써 제3 금속막(102a)을 형성한다. 상기 제3 금속막(102a)은 물리기상 증착 공정을 통해 형성할 수 있다. A third metal film 102a is formed on the second metal film 104a as the same material as the first metal film. The third metal film 102a may be formed through a physical vapor deposition process.

도 4를 참조하면, 1회의 산화 공정을 통해 상기 제3 금속막(102a) 및 제2 금속막(104a)을 산화시켜 제3 금속 산화막(106b) 및 제2 금속 산화막(108a)을 형성한다. 상기 제3 금속 산화막(106b)은 10 내지 30Å의 두께로 형성된다. 또한, 상기 제2 금속 산화막(108a)은 5 내지 10Å의 두께로 형성된다. Referring to FIG. 4, the third metal film 102a and the second metal film 104a are oxidized through one oxidation process to form a third metal oxide film 106b and a second metal oxide film 108a. The third metal oxide layer 106b is formed to a thickness of 10 to 30 ANGSTROM. The second metal oxide film 108a is formed to a thickness of 5 to 10 angstroms.

상기 산화 공정은 플라즈마 산화법 또는 라디컬 산화법을 통해 수행한다. 이 때, 상기 제2 금속 산화막(108a)은 충분하게 산화가 이루어지지 못하게 된다. 그러므로, 상기 제2 금속 산화막(108a)은 금속이 과다 포함된다. The oxidation process is performed by plasma oxidation or radical oxidation. At this time, the second metal oxide film 108a is not sufficiently oxidized. Therefore, the second metal oxide film 108a includes excessive metal.

본 실시예에서, 상기 제2 금속 산화막(108a)으로 5 내지 10Å의 금속 과다 티타늄 산화막이 형성된다. 상기 제3 금속 산화막(106b)으로는 20 내지 30Å의 니켈 산화막이 형성된다. In this embodiment, the second metal oxide film 108a is formed with a metal excess titanium oxide film of 5 to 10 angstroms. As the third metal oxide film 106b, a nickel oxide film of 20 to 30 angstroms is formed.

도 5를 참조하면, 상기 제3 금속 산화막(106b) 상에 상기 제2 금속막과 동일한 물질로써 제4 금속막(도시안됨)을 형성한다. 또한, 상기 제4 금속막 상에는 상기 제3 금속막과 동일한 물질로써 제5 금속막(도시안됨)을 형성한다. 다음에, 1회의 산화 공정을 통해 상기 제5 및 제4 금속막을 산화시켜 제5 금속 산화막(106c) 및 제4 금속 산화막(108b)을 형성한다. Referring to FIG. 5, a fourth metal layer (not shown) is formed on the third metal oxide layer 106b using the same material as the second metal layer. In addition, a fifth metal film (not shown) is formed on the fourth metal film as the same material as the third metal film. Next, the fifth and fourth metal films are oxidized through one oxidation step to form a fifth metal oxide film 106c and a fourth metal oxide film 108b.

도 6을 참조하면, 상기에서 설명한 것과 동일한 공정을 반복 수행함으로써, 목적한 두께를 갖는 저항 산화 구조물(110)을 형성한다.Referring to FIG. 6, the same process as described above is repeated to form a resistive oxide structure 110 having a desired thickness.

즉, 서로 다른 물질로 2층의 금속막을 적층시키고, 산화 공정을 통해 상기 금속막들을 산화시켜, 서로 다른 물질로 이루어진 2층의 금속 산화막을 형성하는 공정을 반복 수행한다. 본 실시예에서, 상기 저항 산화 구조물(110)은 니켈 산화막 및 금속 과다 티타늄 산화막이 반복 적층된 형상을 갖는다. That is, a process of laminating a two-layer metal film with different materials and oxidizing the metal films through an oxidation process to form a two-layer metal oxide film made of different materials is repeated. In this embodiment, the resistance oxidation structure 110 has a shape in which a nickel oxide film and a metal excess titanium oxide film are repeatedly stacked.

상기 저항 산화 구조물(110)에서, 상기 홀수층의 금속 산화막들(106a, 106b...106f)은 각각 동일한 두께를 갖도록 형성되는 것이 바람직하다. 또한, 상기 짝수층의 금속 산화막들(108a, 108b...108e)은 각각 동일한 두께를 갖도록 형성되는 것이 바람직하다. In the resistance-oxidation structure 110, the metal oxide films 106a, 106b, ..., 106f of the odd-numbered layers are preferably formed to have the same thickness. In addition, the metal oxide films 108a, 108b, ..., 108e of the even layers are preferably formed to have the same thickness.

상기 저항 산화 구조물(110)은 전체 두께가 50 내지 250Å이 되도록 형성할 수 있다. 예를들어, 상기 제1 금속 산화막(106a)과 동일한 물질로 이루어지는 홀수층 금속 산화막(106a, 106b...106f)은 3 내지 9회 적층될 수 있다. 또한, 상기 제2 금속 산화막(108a)과 동일한 물질로 이루어지는 짝수층 금속 산화막(108a, 108b...108e)도 동일하게 3 내지 9회 적층될 수 있다. The resistive oxidation structure 110 may have a total thickness of 50 to 250 ANGSTROM. For example, the odd-numbered layer metal oxide films 106a, 106b, ..., 106f made of the same material as the first metal oxide film 106a may be stacked three to nine times. Also, the even-numbered metal oxide films 108a, 108b, ..., 108e made of the same material as the second metal oxide film 108a may be stacked three to nine times as well.

도시된 것과 같이, 상기 저항 산화 구조물(110)을 형성한 후 상기 저항 산화 구조물(110) 상에 상기 제2 금속막과 동일한 물질로 금속막(112)을 형성할 수 있다. 본 실시예의 경우, 상기 저항 산화 구조물(110) 상에 티타늄막을 더 형성할 수 있다. 그러나, 상기 금속막(112)을 형성하는 공정은 생략할 수도 있다. As shown in the figure, after the resistive oxidation structure 110 is formed, the metal film 112 may be formed of the same material as the second metal film on the resistive oxidation structure 110. In this embodiment, a titanium film may be further formed on the resistance-oxidation structure 110. However, the process of forming the metal film 112 may be omitted.

도 7을 참조하면, 상기 금속막(112) 상에 제2 전극(114)을 형성한다. 상기 제2 전극(114)은 금속 물질로 이루어질 수 있다. 상기 제2 전극(114)은 물리기상 증착법, 화학기상 증착법 또는 원자층 적층법을 통해 형성할 수 있다. 상기 제2 전극(114)을 형성한 후, 상기 제2 전극(114)의 표면에 질소를 도핑하는 공정이 더 수행될 수 있다. Referring to FIG. 7, a second electrode 114 is formed on the metal layer 112. The second electrode 114 may be formed of a metal material. The second electrode 114 may be formed by physical vapor deposition, chemical vapor deposition, or atomic layer deposition. After the second electrode 114 is formed, a process of doping nitrogen on the surface of the second electrode 114 may be further performed.

상기 제2 전극(114)은 상기 제1 전극(100)과 동일한 물질로 형성될 수 있다. 이와는 다른 실시예로, 상기 제2 전극(114)은 상기 제1 전극(100)과 다른 도전 물질로 형성될 수도 있다. 본 실시예에서, 상기 제2 전극(114)은 Ir을 물리기상 증착법으로 증착시켜 형성한다. The second electrode 114 may be formed of the same material as the first electrode 100. In another embodiment, the second electrode 114 may be formed of a conductive material different from the first electrode 100. In this embodiment, the second electrode 114 is formed by depositing Ir by physical vapor deposition.

이로써, 도 1에 도시된 저항 메모리 소자를 형성할 수 있다. Thus, the resistance memory element shown in Fig. 1 can be formed.

이하에서는, 도 1에 도시된 저항 메모리 소자를 형성하기 위한 다른 방법들 대해 설명한다. Hereinafter, other methods for forming the resistance memory element shown in FIG. 1 will be described.

기판 상에 제1 전극(100)을 형성한다. 상기 제1 전극(100) 상에 화학기상 증착법 또는 원자층 적층법을 통해 제1 금속 산화막(106a) 및 제2 금속 산화막(108a)을 반복 적층시켜 저항 산화 구조물(110)을 형성한다. 다음에, 상기 저항 산화 구조물(110) 상에 제2 전극(114)을 형성한다. 상기에서 설명한 것과 같이, 화학기상 증착법 또는 원자층 적층법을 통해 금속 산화막들을 형성할 수 있다. 상기 방법에 의해 도 1에 도시된 저항 메모리 소자를 완성한다. The first electrode 100 is formed on the substrate. The first metal oxide film 106a and the second metal oxide film 108a are repeatedly stacked on the first electrode 100 through the chemical vapor deposition method or the atomic layer deposition method to form the resistance oxidation structure 110. [ Next, a second electrode 114 is formed on the resistive oxidation structure 110. As described above, metal oxide films can be formed by a chemical vapor deposition method or an atomic layer deposition method. By this method, the resistance memory element shown in Fig. 1 is completed.

또 다른 방법으로, 기판 상에 제1 전극(100)을 형성한다. 상기 제1 전극(100) 상에 제1 금속막 및 제2 금속막을 계속하여 반복 적층시킨다. 상기 제1 및 제2 금속막은 물리기상 증착 공정을 통해 형성할 수 있다. 다음에, 상기 반복 적층되어 있는 제1 및 제2 금속막들을 플라즈마 산화 또는 라디컬 산화를 통해 산화시켜 제1 및 제2 금속 산화막이 반복 적층된 저항 산화 구조물(110)을 형성한다. 이 때, 상기 산화 공정을 통해, 적층된 금속막들이 모두 산화되도록 하여야 한다. 이를 위하여, 상기 금속막들은 얇은 두께로 형성되어야 한다. 이 후, 상기 저항 산화 구조물(110) 상에 제2 전극(114)을 형성한다. 설명한 것과 같이, 상기 금속막들을 모두 적층한 후, 1회의 산화 공정을 통해 산화시켜, 도 1에 도시된 상기 저항 산화 구조물을 형성할 수도 있다. Alternatively, the first electrode 100 is formed on the substrate. The first metal film and the second metal film are continuously and repeatedly laminated on the first electrode 100. The first and second metal films may be formed through a physical vapor deposition process. Next, the first and second metal films repeatedly stacked are oxidized through plasma oxidation or radical oxidation to form a resistance-oxidation structure 110 in which the first and second metal oxide films are repeatedly laminated. At this time, all of the deposited metal films should be oxidized through the oxidation process. To this end, the metal films must be formed to have a small thickness. Thereafter, a second electrode 114 is formed on the resistance-oxidation structure 110. As described above, after all the metal films are stacked, they may be oxidized through a single oxidation process to form the resistance-oxidation structure shown in FIG.

도 8은 도 1에 도시된 저항 메모리 소자들을 단위 셀로 하는 어레이 구조의 저항 메모리 소자의 사시도이다. 도 9는 도 8에 도시된 어레이 구조의 저항 메모리 소자의 등가 회로도이다.FIG. 8 is a perspective view of a resistive memory element having an array structure in which the resistance memory elements shown in FIG. 1 are unit cells. 9 is an equivalent circuit diagram of the resistance memory element of the array structure shown in FIG.

도 8에 도시된 저항 메모리 소자는 각 단위 셀에 포함되는 제1 전극(150), 저항 산화 구조물(160) 및 제2 전극(164)이 도 1을 참조로 설명한 저항 메모리 소자와 동일한 물질 및 적층 구조로 이루어진다. The resistance memory element shown in FIG. 8 is formed by stacking the same material and the same material as the resistance memory element described with reference to FIG. 1, the first electrode 150, the resistance oxidation structure 160, and the second electrode 164 included in each unit cell, Structure.

도 8을 참조하면, 상기 제1 전극(150)은 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 제2 전극(164)은 제2 방향으로 연장되는 라인 형상을 갖는다. 상기 제2 방향은 상기 제1 방향과 수직한 방향이다. 따라서, 상기 제1 및 제2 전극(150, 164)은 수직 교차하도록 배치된다. Referring to FIG. 8, the first electrode 150 has a line shape extending in a first direction. The second electrode 164 has a line shape extending in the second direction. The second direction is perpendicular to the first direction. Therefore, the first and second electrodes 150 and 164 are arranged so as to cross each other at right angles.

상기 제1 및 제2 전극(150, 164)이 교차하는 지점마다 상기 저항 산화 구조물(160)이 구비된다. 그러므로, 상기 제1 및 제2 전극(150, 164)이 교차하는 지점에서 저항 메모리 소자의 단위 셀이 구현된다. 또한, 상기 단위 셀들은 어레이 구조를 갖게된다. The resistance-oxidation structure 160 is provided at each intersection of the first and second electrodes 150 and 164. Therefore, a unit cell of the resistance memory element is realized at a point where the first and second electrodes 150 and 164 intersect. In addition, the unit cells have an array structure.

도 8 및 9를 참조하면, 상기 제1 전극(150)들은 비트 라인(B/L)으로 사용되고, 상기 제2 전극(164)들은 워드 라인(W/L)으로 사용된다. 이 때, 선택된 단위 셀 만을 동작시키기 위하여, 상기 선택된 비트 라인(B/L) 및 워드 라인(W/L) 사이에만 전기장(electric field)이 가해지도록 하고, 나머지 선택되지 않은 비트 라인(B/L) 및 워드 라인(W/L) 사이에는 전기장이 가해지지 않도록 각각의 비트 라인(B/L) 및 워드 라인(W/L)에 인가되는 전압을 조절한다. 8 and 9, the first electrodes 150 are used as a bit line (B / L), and the second electrodes 164 are used as a word line (W / L). At this time, in order to operate only selected unit cells, an electric field is applied only between the selected bit line (B / L) and the word line (W / L) ) And the word line (W / L) so that no electric field is applied between the bit line (B / L) and the word line (W / L).

이로써, 각 단위 셀 내에 MOS 트랜지스터와 같은 셀 선택을 위한 스위칭 소 자가 구비되지 않더라도 어레이 구조를 갖는 저항 메모리 소자를 구동시킬 수 있다. 상기 단위 셀에 스위칭 소자가 구비되지 않음으로써, 각 단위 셀들이 기판에 차지하는 면적이 감소된다. 이로써, 고집적화되고, 고 용량을 갖는 저항 메모리 소자를 구현할 수 있다. This makes it possible to drive a resistance memory element having an array structure even if a switching element for cell selection such as a MOS transistor is not provided in each unit cell. Since the switching elements are not provided in the unit cells, the area occupied by the unit cells in the substrate is reduced. As a result, a highly integrated and high-capacity resistive memory device can be realized.

실시예 2 Example 2

도 10은 본 발명의 실시예 2에 따른 저항 메모리 소자를 나타내는 단면도이다. 10 is a cross-sectional view showing a resistance memory element according to Embodiment 2 of the present invention.

이하에서 설명하는 실시예 2에 따른 저항 메모리 소자는 각 단위 셀들이 어레이 구조를 갖는다. 각 단위 셀들에는 도 1에 도시된 단위 저항 메모리 소자를 포함한다. 또한, 각 단위 셀들에는 스위칭 소자로써 MOS 트랜지스터를 포함한다. In the resistance memory device according to the second embodiment described below, each unit cell has an array structure. Each unit cell includes the unit resistance memory element shown in FIG. Each unit cell includes a MOS transistor as a switching element.

도 10을 참조하면, 소자 분리 영역(202) 및 액티브 영역이 구분된 기판(200)이 마련된다. 상기 액티브 영역의 기판(200)에는 MOS 트랜지스터가 구비된다. 상기 MOS 트랜지스터는 게이트 절연막(204) 및 게이트 전극(206)을 포함하는 게이트 구조물(208)과, 상기 게이트 구조물(208)의 양 측의 기판 표면 아래로 형성되는 소오스/드레인(212a, 212b)을 포함한다. 상기 게이트 구조물의 양 측벽에는 스페이서(210)가 구비된다. 상기 스페이서(210)는 실리콘 질화물로 이루어질 수 있다. Referring to FIG. 10, a device isolation region 202 and a substrate 200 separated from the active region are provided. The substrate 200 of the active region is provided with a MOS transistor. The MOS transistor includes a gate structure 208 including a gate insulating film 204 and a gate electrode 206 and source and drain regions 212a and 212b formed below the substrate surface on both sides of the gate structure 208 . Spacers 210 are provided on both side walls of the gate structure. The spacer 210 may be made of silicon nitride.

상기 기판(200) 상에 상기 MOS 트랜지스터를 덮는 제1 층간 절연막(214)이 구비된다. 상기 제1 층간 절연막(214)을 관통하여, 상기 소오스(212a)와 전기적으로 연결되는 제1 콘택 플러그(216)가 구비된다. 또한, 상기 제1 층간 절연막(214) 을 관통하여 상기 드레인(212b)과 전기적으로 연결되는 제2 콘택 플러그(218)가 구비된다. A first interlayer insulating film 214 is formed on the substrate 200 to cover the MOS transistor. And a first contact plug 216 which penetrates the first interlayer insulating film 214 and is electrically connected to the source 212a. Further, a second contact plug 218 penetrating the first interlayer insulating film 214 and electrically connected to the drain 212b is provided.

상기 제1 층간 절연막(214) 상에는 상기 제1 콘택 플러그(216)와 접촉하는 제1 도전 패턴(220) 및 상기 제2 콘택 플러그(218)와 접촉하는 제2 도전 패턴(222)이 구비된다.A first conductive pattern 220 contacting the first contact plug 216 and a second conductive pattern 222 contacting the second contact plug 218 are formed on the first interlayer insulating film 214. [

상기 제1 도전 패턴(220)은 제1 방향으로 연장되는 라인 형상을 갖는다. 또한, 도시되지는 않았지만, 하나의 제1 도전 패턴(220)은 상기 제1 도전 패턴(220)이 연장된 방향으로 배치되어 있는 복수의 제1 콘택 플러그(216)들과 각각 접촉된다. 이로써, 상기 제1 도전 패턴(220)은 비트 라인의 기능을 한다. The first conductive pattern 220 has a line shape extending in a first direction. Also, although not shown, one first conductive pattern 220 is in contact with each of the plurality of first contact plugs 216 arranged in the extending direction of the first conductive pattern 220. Thus, the first conductive pattern 220 functions as a bit line.

상기 제2 도전 패턴(222)은 상기 제2 콘택 플러그(218)와 연결되면서 고립된 형상을 가질 수 있다. The second conductive pattern 222 may have an isolated shape while being connected to the second contact plug 218.

상기 제1 층간 절연막(214) 상에는 상기 제1 및 제2 도전 패턴(220, 222)을 덮는 제2 층간 절연막(224)이 구비된다. 상기 제2 층간 절연막(224)을 관통하면서 상기 제2 도전 패턴(222)과 전기적으로 연결되는 제3 콘택 플러그(226)가 구비된다.A second interlayer insulating film 224 covering the first and second conductive patterns 220 and 222 is formed on the first interlayer insulating film 214. And a third contact plug 226 electrically connected to the second conductive pattern 222 while passing through the second interlayer insulating film 224.

상기 제3 콘택 플러그(226) 상에는 제1 전극(228), 저항 산화 구조물(230) 및 제2 전극(232)이 적층된다. 상기 적층 구조에 포함되는 제1 전극(228), 저항 산화 구조물(230) 및 제2 전극(232)은 도 1을 참조로 설명한 것과 동일한 물질로 이루어지며, 동일한 적층 구조를 갖는다. 상기 제1 전극(228), 저항 산화 구조물(230) 및 제2 전극(232)은 각각 고립된 패턴 형상을 갖는다.A first electrode 228, a resistance oxidation structure 230, and a second electrode 232 are stacked on the third contact plug 226. The first electrode 228, the resistive oxidation structure 230, and the second electrode 232 included in the laminated structure are made of the same material as described with reference to FIG. 1 and have the same lamination structure. The first electrode 228, the resistance-oxidation structure 230, and the second electrode 232 have an isolated pattern shape.

상기 제2 층간 절연막(224) 상에 상기 적층 구조를 덮는 제3 층간 절연막(234)이 구비된다. 상기 제3 층간 절연막(234)을 관통하면서 상기 제2 전극(232)과 전기적으로 접촉하는 제4 콘택 플러그(236)가 구비된다. 상기 제4 콘택 플러그(236) 상에는 상기 제4 콘택 플러그(236)와 접촉하는 제3 도전 패턴(238)이 구비된다. A third interlayer insulating film 234 is formed on the second interlayer insulating film 224 so as to cover the laminated structure. And a fourth contact plug 236 penetrating the third interlayer insulating film 234 and in electrical contact with the second electrode 232. A third conductive pattern 238 is formed on the fourth contact plug 236 to contact the fourth contact plug 236.

상기 제3 도전 패턴(238)은 제2 방향으로 연장되는 라인 형상을 갖는다. 여기서, 상기 제2 방향은 상기 제1 방향과 수직한 방향이며, 상기 제3 도전 패턴(238)은 상기 제1 도전 패턴(220)과 수직한 방향으로 연장된다. 또한, 도시되지는 않았지만, 하나의 제3 도전 패턴(238)은 상기 제2 방향으로 배치되어 있는 복수의 제4 콘택 플러그(236)들과 각각 접촉된다. 이로써, 상기 제3 도전 패턴(238)은 워드 라인으로 기능한다. The third conductive pattern 238 has a line shape extending in the second direction. Here, the second direction is a direction perpendicular to the first direction, and the third conductive pattern 238 extends in a direction perpendicular to the first conductive pattern 220. Further, although not shown, one third conductive pattern 238 is in contact with the plurality of fourth contact plugs 236 arranged in the second direction, respectively. Thus, the third conductive pattern 238 functions as a word line.

다른 실시예로, 상기 제4 콘택 플러그가 구비되지 않고, 상기 제2 전극(232)과 직접 접하는 구조의 제3 도전 패턴(238)이 구비될 수 있다. In another embodiment, the third conductive pattern 238 may have a structure directly contacting the second electrode 232 without the fourth contact plug.

또 다른 실시예로, 상기 제4 콘택 플러그가 구비되지 않고, 상기 제2 전극(232) 자체가 워드 라인으로 기능하도록 할 수 있다. 이 경우, 상기 제2 전극은(232) 상기 제1 도전 패턴(220)과 수직한 방향으로 연장되는 라인 형상을 갖는다. In another embodiment, the fourth contact plug is not provided, and the second electrode 232 itself may function as a word line. In this case, the second electrode 232 has a line shape extending in a direction perpendicular to the first conductive pattern 220.

본 실시예에 따른 저항 메모리 소자는 서로 다른 물질로 이루어진 2개의 금속 산화막이 반복 적층된 저항 산화막 구조를 가짐으로써 리셋 전류가 감소된다. The resistance memory device according to the present embodiment has a resistance-oxide film structure in which two metal oxide films made of different materials are repeatedly stacked to reduce the reset current.

또한, 상기 저항 메모리 소자는 각 단위 셀 내에 선택 트랜지스터가 구비된 다. 그러므로, 상기 트랜지스터의 게이트 전압을 조절함으로써 컴플라이언스 전류(compliance current)를 조절할 수 있다. 또한, 상기 트랜지스터가 구비됨으로써 기생 커패시터가 감소되고, 신호 노이즈가 감소된다. 이로인해, 본 실시예에 따른 저항 메모리 소자는 리셋 전류가 더욱 더 감소된다. The resistance memory element is provided with a selection transistor in each unit cell. Therefore, it is possible to adjust the compliance current by adjusting the gate voltage of the transistor. In addition, since the transistor is provided, parasitic capacitors are reduced and signal noise is reduced. As a result, the resistance memory element according to the present embodiment is further reduced in the reset current.

도 11은 본 발명의 실시예 2에 따른 저항 메모리 소자의 등가 회로도이다. 11 is an equivalent circuit diagram of a resistance memory element according to Embodiment 2 of the present invention.

도 11을 참조하면, 단위 셀들은 MOS 트랜지스터 및 데이터를 구분하기 위한 가변 저항체를 포함한다. Referring to FIG. 11, the unit cells include a MOS transistor and a variable resistor for distinguishing data.

제1 방향으로 각각 배치된 상기 MOS 트랜지스터들의 소오스들은 신호 라인(S/L)과 연결된다. 상기 신호 라인은 제1 도전 패턴(220)에 해당된다. The sources of the MOS transistors arranged in the first direction are connected to the signal line (S / L). The signal line corresponds to the first conductive pattern 220.

상기 각 단위 셀들에 포함된 MOS 트랜지스터의 드레인에는 가변 저항체가 연결된다. 상기 가변 저항체는 도 9에 도시한 제1 전극(228), 저항 산화막 구조물(230) 및 제2 전극(232)이 적층된 구조물에 해당한다. A variable resistor is connected to a drain of the MOS transistor included in each of the unit cells. The variable resistor corresponds to a structure in which the first electrode 228, the resistive oxide film structure 230, and the second electrode 232 shown in FIG. 9 are stacked.

상기 제2 방향으로 각각 배치된 상기 제2 전극(232)은 비트 라인(B/L)과 연결된다. 상기 비트 라인은 제3 도전 패턴(238)에 해당된다. 여기서, 상기 제2 방향은 상기 제1 방향과 수직한 방향이다.The second electrodes 232 disposed in the second direction are connected to the bit lines B / L. The bit line corresponds to the third conductive pattern 238. Here, the second direction is a direction perpendicular to the first direction.

또한, 상기 워드 라인(W/L)은 게이트 전극(206)과 공통으로 사용된다. Further, the word line (W / L) is used in common with the gate electrode 206.

이와같이, 도 10에 도시된 저항 메모리 소자는 도 11의 등가 회로도를 갖는다.Thus, the resistance memory element shown in Fig. 10 has the equivalent circuit diagram of Fig.

도 12 내지 도 15는 본 발명의 실시예 2에 따른 저항 메모리 소자의 제조 방 법을 나타내는 단면도이다. 12 to 15 are sectional views showing a method of manufacturing a resistance memory device according to a second embodiment of the present invention.

도 12를 참조하면, 기판(200)에 셸로우 트렌치 소자 분리 공정을 수행함으로써, 소자 분리막 패턴(202)을 형성한다. 상기 소자 분리막 패턴(202)에 의해 상기 기판(200)은 액티브 영역 및 소자 분리 영역으로 구분된다. Referring to FIG. 12, a device isolation film pattern 202 is formed by performing a shell row trench device isolation process on a substrate 200. The substrate 200 is divided into an active region and an element isolation region by the device isolation film pattern 202.

상기 기판(200) 상에 MOS 트랜지스터를 형성한다. 상기 MOS 트랜지스터를 형성하는 공정을 간단히 설명하면, 먼저 기판을 산화시켜 실리콘 산화막을 형성한다. 상기 실리콘 산화막 상에 게이트 전극막을 형성하고, 패터닝함으로써, 게이트 절연막(204) 및 게이트 전극(206)을 포함하는 게이트 구조물(208)을 형성한다. 상기 게이트 구조물(208)의 양측벽에 스페이서(210)를 형성한다. 다음에, 상기 게이트 구조물(208)의 양 측의 기판(200) 표면 아래로 불순물을 이온주입함으로써, 소오스/드레인(212a, 212b)을 형성한다.A MOS transistor is formed on the substrate 200. The process of forming the MOS transistor will be briefly described. First, the substrate is oxidized to form a silicon oxide film. A gate electrode film is formed on the silicon oxide film and patterned to form a gate structure 208 including the gate insulating film 204 and the gate electrode 206. [ Spacers 210 are formed on both sidewalls of the gate structure 208. Next, source / drain regions 212a and 212b are formed by implanting impurities into the regions below the surface of the substrate 200 on both sides of the gate structure 208. Next, as shown in FIG.

상기 기판(200) 상에 상기 MOS 트랜지스터를 덮는 제1 층간 절연막(214)을 형성한다. 상기 제1 층간 절연막(214)은 화학기상증착법으로 실리콘 산화물을 증착시켜 형성할 수 있다. A first interlayer insulating film 214 covering the MOS transistor is formed on the substrate 200. The first interlayer insulating film 214 may be formed by depositing silicon oxide by chemical vapor deposition.

상기 제1 층간 절연막(214)의 일부 영역을 사진 식각하여, 상기 제1 층간 절연막(214)을 관통하면서 상기 소오스 및 드레인(212a, 212b)에 해당되는 기판(200) 부분을 노출하는 제1 콘택홀 및 제2 콘택홀을 각각 형성한다. 상기 제1 및 제2 콘택홀을 형성하기 위한 식각 공정은 건식 식각 공정을 포함한다. A first contact hole exposing a portion of the substrate 200 corresponding to the source and drain regions 212a and 212b while passing through the first interlayer insulating film 214 is formed by photo- Holes and second contact holes, respectively. The etching process for forming the first and second contact holes includes a dry etching process.

상기 제1 및 제2 콘택홀 내부를 채우면서 상기 제1 층간 절연막(214) 상에 제1 도전막(도시안됨)을 형성한다. 이 후, 상기 제1 층간 절연막(214)이 노출되도 록 상기 제1 도전막을 연마함으로써, 상기 제1 콘택홀 내부에는 제1 콘택 플러그(216)를 형성하고, 상기 제2 콘택홀 내부에는 제2 콘택 플러그(218)를 형성한다. A first conductive layer (not shown) is formed on the first interlayer insulating layer 214 while filling the first and second contact holes. Thereafter, a first contact plug 216 is formed in the first contact hole by polishing the first conductive film such that the first interlayer insulating film 214 is exposed, and a second contact plug 216 is formed in the second contact hole, Thereby forming a contact plug 218.

도 13을 참조하면, 상기 제1 층간 절연막(214) 상에 제2 도전막(도시안됨)을 형성한다. 다음에, 상기 제2 도전막을 패터닝함으로써, 상기 제1 콘택 플러그(216)와 접촉하는 제1 도전 패턴(220) 및 상기 제2 콘택 플러그(218)와 접촉하는 제2 도전 패턴(222)을 형성한다. 상기 제1 도전 패턴(220)은 상기 제1 방향으로 연장되는 라인 형상을 갖도록 형성된다. 또한, 상기 제2 도전 패턴(222)은 고립된 형상을 갖도록 형성된다.Referring to FIG. 13, a second conductive layer (not shown) is formed on the first interlayer insulating layer 214. Next, the second conductive film is patterned to form a first conductive pattern 220 in contact with the first contact plug 216 and a second conductive pattern 222 in contact with the second contact plug 218 do. The first conductive pattern 220 is formed to have a line shape extending in the first direction. In addition, the second conductive pattern 222 is formed to have an isolated shape.

본 실시예에서는, 상기 콘택 플러그들(216, 218) 및 도전 패턴들(220, 222)을 각각의 공정을 통해 형성한다. 그러나, 상기 콘택홀들을 매립하면서 상기 제1 층간 절연막(214) 상에 도전막을 형성하고, 상기 도전막을 패터닝함으로써, 상기 콘택 플러그들(216, 218) 및 도전 패턴들(220, 222)을 1회의 증착 및 패터닝 공정에 의해 형성할 수도 있다. In this embodiment, the contact plugs 216 and 218 and the conductive patterns 220 and 222 are formed through respective processes. However, by forming a conductive film on the first interlayer insulating film 214 while filling the contact holes and patterning the conductive film, the contact plugs 216 and 218 and the conductive patterns 220 and 222 are formed one time And may be formed by a deposition and patterning process.

도 14를 참조하면, 상기 제1 층간 절연막(214) 상에 상기 제1 및 제2 도전 패턴(220, 222)을 덮는 제2 층간 절연막(224)을 형성한다. 상기 제2 층간 절연막(224)은 화학기상증착법으로 실리콘 산화물을 증착시켜 형성할 수 있다. Referring to FIG. 14, a second interlayer insulating film 224 is formed on the first interlayer insulating film 214 to cover the first and second conductive patterns 220 and 222. The second interlayer insulating film 224 may be formed by depositing silicon oxide by chemical vapor deposition.

상기 제2 층간 절연막(224)의 일부 영역을 사진 식각하여, 상기 제2 도전 패턴(222)을 노출시키는 제3 콘택홀을 각각 형성한다. 상기 제3 콘택홀 내부를 채우면서 상기 제2 층간 절연막(224) 상에 제3 도전막(도시안됨)을 형성한다. 이 후, 상기 제2 층간 절연막(224)이 노출되도록 상기 제3 도전막을 연마함으로써, 상기 제3 콘택홀 내부에 제3 콘택 플러그(226)를 형성한다. A third contact hole exposing the second conductive pattern 222 is formed by photo-etching a part of the second interlayer insulating film 224. A third conductive layer (not shown) is formed on the second interlayer insulating layer 224 while filling the third contact holes. Then, the third contact plug 226 is formed in the third contact hole by polishing the third conductive film so that the second interlayer insulating film 224 is exposed.

상기 제3 콘택 플러그(226) 상에 제1 전극(228), 저항 산화 구조물(230) 및 제2 전극(232)을 형성한다. A first electrode 228, a resistive oxidation structure 230, and a second electrode 232 are formed on the third contact plug 226.

구체적으로, 상기 제2 층간 절연막(224) 상에 제1 전극으로 제공되기 위한 제1 전극막을 형성한다. 상기 제1 전극막 상에 서로 다른 2개의 금속 산화막이 반복 적층되는 예비 저항 산화 구조물을 형성한다. 상기 예비 금속 산화 구조물 상에 제2 전극막을 형성한다. 상기 제1 전극막, 예비 저항 산화 구조물 및 제2 전극막을 형성하는 공정은 실시예 1에서 설명한 제1 전극, 저항 산화 구조물 및 제2 전극 형성 방법과 동일하다. 다음에, 상기 제3 콘택 플러그 상부면에만 상기 제1 전극막, 예비 저항 산화 구조물 및 제2 전극막이 남아있도록 패터닝한다. 이로써, 고립된 패턴 형상을 갖는 제1 전극(228), 저항 산화 구조물(230) 및 제2 전극(232)이 형성된다. Specifically, a first electrode film to be provided as a first electrode is formed on the second interlayer insulating film 224. A preliminary resistance oxidation structure in which two different metal oxide films are repeatedly stacked is formed on the first electrode film. And a second electrode film is formed on the preliminary metal oxide structure. The process of forming the first electrode layer, the preliminary resistance oxidation structure, and the second electrode layer is the same as the first electrode, the resistance oxidation structure, and the second electrode formation method described in the first embodiment. Next, the first electrode film, the preliminary resistive oxidation structure, and the second electrode film are patterned so as to remain on only the third contact plug upper surface. Thereby, the first electrode 228, the resistive oxidation structure 230, and the second electrode 232 having an isolated pattern shape are formed.

도 15를 참조하면, 상기 제2 층간 절연막(224) 상에 상기 제2 전극(232)을 덮는 제3 층간 절연막(234)을 형성한다. Referring to FIG. 15, a third interlayer insulating film 234 covering the second electrode 232 is formed on the second interlayer insulating film 224.

다음에, 상기 제3 층간 절연막(234)을 관통하여 상기 제2 전극(232)과 전기적으로 연결되는 제4 콘택 플러그(236)를 형성한다. 또한, 상기 제4 콘택 플러그(236) 및 제3 층간 절연막(234) 상에 제3 도전 패턴(238)을 형성한다. 상기 제3 도전 패턴(238)은 상기 제1 방향과 수직한 제2 방향으로 연장됨으로써 워드 라인의 기능을 한다. Next, a fourth contact plug 236, which is electrically connected to the second electrode 232 through the third interlayer insulating film 234, is formed. A third conductive pattern 238 is formed on the fourth contact plug 236 and the third interlayer insulating film 234. The third conductive pattern 238 extends in a second direction perpendicular to the first direction to function as a word line.

비교 실험 Comparative experiment

비교예Comparative Example

기판 상에 Ir로 이루어진 제1 전극, NiO로 이루어진 저항 산화물 및 Ir으로 이루어진 제2 전극을 포함하는 저항 메모리를 제조하였다. A resistive memory was fabricated on the substrate, comprising a first electrode made of Ir, a resistive oxide made of NiO, and a second electrode made of Ir.

구체적으로, 상기 제1 전극은 물리기상증착법으로 Ir을 300Å의 두께로 형성하였다. 상기 저항 산화물은 물리기상증착 공정을 통해 니켈을 형성하고, 플라즈마 산화법으로 상기 니켈을 산화시켜 형성하였다. 상기 NiO로 이루어지는 저항 산화물은 150Å의 두께를 갖는다. 상기 제2 전극은 물리기상증착법으로 Ir을 200Å의 두께로 형성하였다. Specifically, the first electrode was formed to a thickness of 300 angstroms by physical vapor deposition. The resistive oxide was formed by forming nickel through a physical vapor deposition process and oxidizing the nickel by plasma oxidation. The resistance oxide made of NiO has a thickness of 150 ANGSTROM. The second electrode was formed by physical vapor deposition (Ir) to a thickness of 200 angstroms.

도 16은 상기 비교예의 저항 메모리 소자의 I-V 특성을 측정한 그래프이다. 16 is a graph showing the I-V characteristics of the resistance memory element of the comparative example.

도 16을 참조하면, 도면 부호 12a는 상기 NiO가 높은 저항 상태(즉, 셋 상태)일 때 상기 제1 및 제2 전극 양단에 인가되는 전압을 상승시키면서 전류를 측정한 것이다. 이 때, 상기 전류 컴플라이언스를 0.01A로 정하였다. 즉, 상기 전류가 0.01A이상으로 상승하지 않도록 최대 한계 전류를 설정하였다. Referring to FIG. 16, reference numeral 12a denotes a current measured while raising the voltage applied across the first and second electrodes when the NiO has a high resistance state (i.e., a set state). At this time, the current compliance was set to 0.01 A. That is, the maximum limit current is set so that the current does not rise above 0.01A.

도시된 것과 같이, 상기 비교예의 저항 메모리 소자가 셋 상태일 때, 상기 NiO막 양단에 인가되는 전압을 증가시키면, 상기 NiO의 저항이 점점 감소되어 상기 NiO를 통해 전류가 흐르게 된다. 특히, 특정한 전압(즉, 프로그래밍 전압) 이상에서 상기 NiO를 통해 흐르는 전류가 급격하게 상승하게 된다. 그러므로, 상기 NiO의 저항이 감소될 수 있도록 상기 제1 및 제2 전극 양단에 상기 프로그래밍 전압 펄스 를 인가함으로써, 상기 비교예의 저항 메모리 소자는 셋 상태에서 리셋 상태로 프로그래밍된다. As shown in the figure, when the resistance memory element of the comparative example is in the set state, when the voltage applied across the NiO film is increased, the resistance of the NiO is gradually reduced and current flows through the NiO. In particular, the current flowing through the NiO is abruptly increased above a certain voltage (i.e., a programming voltage). Therefore, by applying the programming voltage pulse across the first and second electrodes so that the resistance of the NiO can be reduced, the resistance memory element of the comparative example is programmed from the set state to the reset state.

도면부호 12b는 상기 NiO가 낮은 저항 상태(즉, 리셋 상태)일 때 인가 전압을 상승시키면서 전류를 측정한 것이다. 도시된 것과 같이, 상기 비교예의 저항 메모리 소자가 리셋 상태일 때, 상기 NiO막 양단에 인가되는 전압을 증가시키면 특정한 전압(즉, 소거 전압) 이상에서 상기 NiO를 통해 흐르는 전류가 급격하게 감소하게 된다. Reference numeral 12b denotes a current measured while raising the applied voltage when the NiO is in a low resistance state (i.e., a reset state). As shown, when the resistance memory element of the comparative example is in the reset state, increasing the voltage applied across the NiO film drastically reduces the current flowing through the NiO above a certain voltage (i.e., erase voltage) .

도 12b에서 보여지듯이, 상기 리셋 상태에서의 리셋 전류는 약 3mA였다. 이와같이, 하나의 단위 메모리 소자에서의 리셋 전류가 3mA 수준으로 높기 때문에, 고속 스위칭 동작이 어렵고 파워 소비가 많은 문제가 있다. As shown in FIG. 12B, the reset current in the reset state was about 3 mA. As described above, since the reset current in one unit memory device is as high as 3 mA, high-speed switching operation is difficult and power consumption is high.

도면부호 10a는 상기 NiO가 높은 저항 상태일 때, 인가 전압을 상승시키면서 변화하는 저항을 측정한 것이다. 상기 인가 전압이 상승하면, 상기 NiO의 저항이 점점 낮아지게 된다. 상기 NiO가 높은 저항 상태일 때는 약 10㏀의 저항을 갖는다. Reference numeral 10a denotes a resistance that changes while the applied voltage is increased when the NiO is in a high resistance state. When the applied voltage rises, the resistance of the NiO gradually decreases. When the NiO is in a high resistance state, it has a resistance of about 10 k ?.

또한, 도면부호 10b는 상기 NiO가 낮은 저항 상태일 때 인가 전압을 상승시키면서 저항을 측정한 것이다. 상기 낮은 저항 상태일 때에 상기 NiO는 약 200Ω정도의 저항을 갖는다. Reference numeral 10b denotes resistance measured while raising the applied voltage when the NiO is in a low resistance state. And the NiO has a resistance of about 200 OMEGA when it is in the low resistance state.

실시예Example

기판 상에 Ir로 이루어진 제1 전극, NiO/TiO가 반복 적층된 저항 산화물 및 Ir으로 이루어진 제2 전극을 포함하는 저항 메모리를 제조하였다. 상기 저항 메모 리는 실시예 1에서 설명한 방법대로 제조되었다. A resistive memory was fabricated on the substrate, comprising a first electrode made of Ir, a resistance oxide in which NiO / TiO was repeatedly laminated, and a second electrode made of Ir. The resistive memory was fabricated according to the method described in Example 1.

구체적으로, 상기 제1 전극은 물리기상증착법으로 Ir을 300Å의 두께로 형성하였다. Specifically, the first electrode was formed to a thickness of 300 angstroms by physical vapor deposition.

상기 저항 산화물을 형성하기 위하여, 상기 제1 전극상에 니켈막을 증착하고, 플라즈마 산화법으로 상기 니켈막을 산화시켜 니켈 산화막을 형성하였다. 다음에, 상기 니켈 산화막 상에 티타늄막 및 니켈막을 증착하고, 플라즈마 산화법으로 상기 니켈막 및 티타늄막을 산화시켜 티타늄 산화막 및 니켈 산화막을 형성하였다. 상기 설명한 것과 같이, 티타늄막 및 니켈막의 증착 공정과, 이들을 산화시키기 위한 공정을 반복하여 수행함으로써, NiO/TiO가 반복 적층된 저항 산화물을 형성하였다. 상기 각 층의 니켈막은 물리기상증착법으로 약 10Å의 두께로 형성하였으며, 산화 공정에 의해 형성된 각 층의 니켈 산화막은 약 20Å의 두께를 가졌다. 또한, 상기 각 층의 티타늄막은 물리기상증착법으로 약 4Å의 두께로 형성하였으며, 산화 공정에 의해 형성된 각 층의 티타늄 산화막은 약 8Å의 두께를 가졌다. In order to form the resistive oxide, a nickel film was deposited on the first electrode, and the nickel film was oxidized by a plasma oxidation method to form a nickel oxide film. Next, a titanium film and a nickel film were deposited on the nickel oxide film, and the nickel film and the titanium film were oxidized by a plasma oxidation method to form a titanium oxide film and a nickel oxide film. As described above, the deposition process of the titanium film and the nickel film and the process of oxidizing them were repeatedly performed to form a resistance oxide in which NiO / TiO was repeatedly laminated. The nickel layer of each layer was formed to a thickness of about 10 Å by physical vapor deposition, and the nickel oxide layer of each layer formed by the oxidation process had a thickness of about 20 Å. The titanium layer of each layer was formed to a thickness of about 4 Å by physical vapor deposition, and the titanium oxide layer of each layer formed by the oxidation process had a thickness of about 8 Å.

이 때, 상기 니켈막은 9회 증착하였으며, 상기 티타늄막 역시 9회 증착하였다. 따라서, 상기 저항 산화물은 니켈 산화막이 9층으로 적층되어 있고, 상기 니켈 산화막 사이에 상기 티타늄 산화막이 8층으로 적층되어 있다. 따라서, 상기 저항 산화물은 전체 두께가 약 240Å였다. 또한, 상기 저항 산화물 상부면에는 산화되지 않은 티타늄막이 구비되어 있다. At this time, the nickel film was deposited nine times, and the titanium film was also deposited nine times. Therefore, the resistance oxide is laminated with nine layers of nickel oxide, and the titanium oxide layer is laminated in eight layers between the nickel oxide layers. Thus, the total thickness of the resistive oxide was about 240 angstroms. In addition, an unoxidized titanium film is provided on the upper surface of the resistance oxide.

상기 티타늄막 상에 구비되는 상기 제2 전극은 물리기상증착법으로 Ir을 200Å의 두께로 형성하였다. The second electrode provided on the titanium film was formed to have a thickness of 200 angstroms by physical vapor deposition.

도 17은 본 발명의 실시예에 따른 저항 메모리 소자의 I-V 특성을 측정한 그래프이다. 17 is a graph illustrating I-V characteristics of a resistance memory device according to an embodiment of the present invention.

도 17을 참조하면, 상기 설명한 실시예의 저항 메모리 소자는 바이폴라 스위칭(bipolar switching) 특성을 보여준다. 구체적으로, 네거티브 바이어스(negative bias)가 인가되는 영역에서는 고 저항 상태(즉, 셋 상태)이고, 포지티브 바이어스(positive bias)가 인가되는 영역에서는 저 저항 상태(즉, 리셋 상태)이다. 즉, 셋 상태에서 리셋 상태로 프로그래밍할 때는 네거티브 바이어스가 인가되고, 상기 리셋 상태에서 셋 상태로 소거할 때는 포지티브 바이어스가 인가된다. Referring to FIG. 17, the resistance memory device of the above-described embodiment shows a bipolar switching characteristic. Specifically, it is a high resistance state (i.e., a set state) in a region where a negative bias is applied and a low resistance state (i.e., a reset state) in a region where a positive bias is applied. That is, a negative bias is applied when programming from the set state to the reset state, and a positive bias is applied when the reset state is set to the set state.

도면 부호 20a는 상기 NiO/TiO가 반복 적층된 저항 산화물이 높은 저항 상태일 때, 전압을 낮추면서 네거티브 전압을 인가하고 전류를 측정한 것이다. 도시된 것과 같이, 상기 인가되는 네거티브 전압이 낮아질수록 상기 저항 산화물의 저항이 낮아지게 되어, 상기 저항 메모리 소자는 셋 상태에서 리셋 상태로 바뀌게 된다. 그러므로, 상기 저항 메모리 소자가 리셋 상태로 전환될 수 있도록 상기 제1 및 제2 전극 양단에 프로그래밍 전압 펄스를 인가함으로써 프로그래밍 동작을 수행할 수 있다.Reference numeral 20a denotes a case where the resistance of the NiO / TiO 2 layer is high in a resistance state, and a negative voltage is applied while a voltage is lowered to measure a current. As shown, the lower the applied negative voltage, the lower the resistance of the resistive oxide, and the resistive memory element changes from the set state to the reset state. Therefore, a programming operation can be performed by applying a programming voltage pulse across the first and second electrodes so that the resistance memory element can be switched to the reset state.

도면부호 20b는 낮은 네거티브 전압이 인가되어 상기 저항 메모리 소자가 리셋 상태가 되었을 때, 다시 한번 전압을 낮추면서 네거티브 전압을 인가하고 전류를 측정하여 낮은 저항 상태를 갖고 있음을 확인한 것이다. Reference numeral 20b indicates that when a low negative voltage is applied and the resistance memory element is reset, the voltage is again lowered while a negative voltage is applied and a current is measured to confirm that the resistance memory element has a low resistance state.

도면부호 22a는 상기 저항 메모리 소자가 리셋 상태일 때 포지티브 전압을 인가하고 전류를 측정한 것이다. 상기 인가되는 포지티브 전압이 높아질수록 낮은 저항을 갖는 저항 산화물을 통해 흐르는 전류는 증가하게 된다. 그러나, 임계 포지티브 전압(즉, 소거 전압) 이상으로 전압이 높게 인가되는 경우 상기 저항 산화물의 저항이 급격하게 높아지게 된다. 따라서, 상기 제1 및 제2 전극 양단에 상기 소거 전압 이상의 전압 펄스를 인가하여 상기 저항 메모리 소자를 리셋 상태에서 셋 상태가 되도록 할 수 있다.Reference numeral 22a denotes a case where the positive voltage is applied and the current is measured when the resistance memory element is in the reset state. As the applied positive voltage increases, the current flowing through the resistance oxide having a low resistance increases. However, when the voltage is applied higher than the critical positive voltage (i.e., the erase voltage), the resistance of the resistive oxide is drastically increased. Therefore, a voltage pulse equal to or higher than the erase voltage may be applied to both ends of the first and second electrodes to set the resistance memory element in a reset state to a set state.

도면부호 22a에서 보여지듯이, 상기 저항 메모리 소자는 리셋 상태에서 리셋 전류가 약 50㎂이다. 이와같이, NiO와 TiO의 적층 구조를 갖는 저항 산화물을 적용하였을 때의 단위 저항 메모리 소자의 리셋 전류는 NiO만을 사용하는 저항 산화물을 적용하였을 때의 단위 저항 메모리 소자의 리셋 전류의 약 1/60 수준으로 감소되었다. 이와같이, 하나의 단위 메모리 소자에서의 리셋 전류가 수십㎂ 수준으로 낮기 때문에, 고속 스위칭 동작을 할 수 있으며, 파워 소비가 적다. 때문에, 기가급의 고집적화된 메모리 소자를 제조하는데 적용될 수 있다. As shown at 22a, the resistance memory element has a reset current of about 50 占 에서 in the reset state. Thus, when a resistive oxide having a stacked structure of NiO and TiO 2 is applied, the reset current of the unit resistance memory element is about 1/60 of the reset current of the unit resistance memory element when the resistance oxide using only NiO is applied . In this way, since the reset current in one unit memory element is as low as several tens of microamperes, high-speed switching operation can be performed and power consumption is low. Therefore, the present invention can be applied to fabrication of gigabit highly integrated memory devices.

도면부호 24a는 상기 저항 산화물이 높은 저항 상태일 때, 전압을 낮추면서 네거티브 전압을 인가하고 변화하는 저항을 측정한 것이다. 도시된 것과 같이, 임계 네거티브 전압 이하로 인가되면, 상기 저항 산화물의 저항은 낮아진다. 높은 저항 상태일 때의 저항 산화물은 약 100㏀의 저항을 갖는다. Reference numeral 24a denotes a resistance which is varied by applying a negative voltage while lowering the voltage when the resistance oxide is in a high resistance state. As shown, when applied below the critical negative voltage, the resistance of the resistive oxide is lowered. The resistance oxide in the high resistance state has a resistance of about 100 k ?.

또한, 도면부호 24b는 상기 저항 산화물이 낮은 저항 상태일 때 전압을 상승시키면서 포지티브 전압을 인가하고 저항을 측정한 것이다. 상기 낮은 저항 상태일 때에 상기 저항 산화물은 약 10kΩ정도의 저항을 갖는다. Reference numeral 24b denotes a resistance obtained by applying a positive voltage while raising the voltage when the resistance oxide is in a low resistance state. In the low resistance state, the resistance oxide has a resistance of about 10 k ?.

도 18은 본 실시예의 저항 메모리 소자에서 셋 전류의 컴플라이언스에 따른 I-V 특성을 측정한 그래프이다.18 is a graph showing I-V characteristics measured according to the compliance of the set current in the resistance memory device of this embodiment.

즉, 동일한 저항 메모리 소자에서 셋 전류의 컴플라이언스를 각각 다르게 하였을 때 리셋 상태의 I-V 커브이다. That is, it is the I-V curve in the reset state when the compliance of the set current is different from each other in the same resistance memory element.

도 18을 참조하면, 본 실시예의 저항 메모리 소자는 셋 전류의 컴플라이언스에 따라 리셋 상태의 저항 메모리 소자의 I-V특성이 다르게 나타남을 알 수 있었다. 즉, 셋 상태에서 리셋 상태로 전환하기 위한 프로그래밍 전압의 크기에 따라 상기 저항 메모리 소자에 가해지는 스트레스가 달라지게 되고, 이로인해, 상기 저항 메모리 소자의 I-V 특성도 달라짐을 알 수 있었다. Referring to FIG. 18, it can be seen that the I-V characteristics of the resistance memory device in the reset state are different depending on the compliance of the set current in the resistance memory device of this embodiment. That is, stress applied to the resistance memory element varies depending on the magnitude of the programming voltage for switching from the set state to the reset state, and thus, the I-V characteristic of the resistance memory element is also changed.

도면부호 30a는 상기 NiO/TiO가 반복적층된 저항 산화물이 높은 저항 상태일 때, 전압을 낮추면서 네거티브 전압을 인가하고 전류를 측정한 것이다. 이 때, 셋 전류의 컴플라이언스를 4mA로 설정하였다. 즉, 상기 셋 전류가 4mA를 넘지 않도록 하면서 상기 네거티브 전압을 낮추었다. And reference numeral 30a denotes a voltage obtained by applying a negative voltage while measuring the current while the voltage is lowered when the NiO / TiO 2 repetitively deposited resistance oxide is in a high resistance state. At this time, the compliance of the set current was set to 4 mA. That is, the negative voltage is lowered while the set current does not exceed 4 mA.

이와같이, 셋 전류의 컴플라이언스가 4mA로 설정되면, 상기 저항 메모리 소자는 상기 셋 전류가 4mA가되는 네거티브 전압에서 셋 상태에서 리셋 상태로 바뀌게 된다. Thus, when the compliance of the set current is set to 4 mA, the resistance memory element is changed from the set state to the reset state at the negative voltage at which the set current becomes 4 mA.

도 32a는 상기 저항 메모리 소자의 셋 전류의 컴플라이언스가 4mA로 설정되었을 때, 리셋 상태의 상기 저항 메모리 소자에 포지티브 전압을 인가하면서 전류를 측정한 것이다. 도시된 것과 같이, 상기 인가되는 포지티브 전압이 높아질수록 상기 저항 산화물을 통해 흐르는 전류는 증가되었다. 32A is a graph showing current measured while applying a positive voltage to the resistance memory element in the reset state when the set current of the resistance memory element is set to 4 mA. As shown, the higher the applied positive voltage, the greater the current flowing through the resistive oxide.

도면부호 30b는 상기 NiO/TiO가 반복적층된 저항 산화물이 높은 저항 상태일 때, 전압을 낮추면서 네거티브 전압을 인가하고 전류를 측정한 것이다. 이 때, 셋 전류의 컴플라이언스를 7mA로 다소 높게 설정하였다. 즉, 상기 셋 전류가 7mA를 넘지 않도록 하면서 상기 네거티브 전압을 더 낮추었다. 이와같이, 셋 전류의 컴플라이언스가 7mA로 설정되면, 상기 저항 메모리 소자는 상기 셋 전류가 7mA가되는 네거티브 전압에서 셋 상태에서 리셋 상태로 바뀌게 된다. 그러므로, 상기 저항 메모리 소자는 상기 셋 상태에서 리셋 상태가 되도록 프로그래밍할 때 더 높은 프로그래밍 전압이 인가된다. 때문에, 상기 프로그래밍 동작 시에는 상기 셋 전류의 컴플라이언스가 4mA로 설정되었을 때에 비해 더 큰 스트레스가 가해진다. And reference numeral 30b denotes a voltage obtained by applying a negative voltage while measuring the current while the voltage is lowered when the NiO / TiO 2 repetitively deposited resistance oxide is in a high resistance state. At this time, the compliance of the set current was set to be somewhat higher at 7 mA. That is, the negative voltage is lowered while the set current does not exceed 7 mA. Thus, when the compliance of the set current is set to 7 mA, the resistance memory element is changed from a set state to a reset state at a negative voltage at which the set current becomes 7 mA. Therefore, a higher programming voltage is applied when the resistance memory element is programmed to be in the reset state in the set state. Therefore, during the programming operation, more stress is applied than when the compliance of the set current is set to 4 mA.

도 32b는 상기 저항 메모리 소자의 셋 전류의 컴플라이언스가 7mA로 설정되었을 때, 리셋 상태의 상기 저항 메모리 소자에 포지티브 전압을 인가하면서 전류를 측정한 것이다. 도시된 것과 같이, 상기 셋 전류의 컴플라이언스가 7mA로 설정되는 경우는 상기 셋 전류의 컴플라이언스가 4mA로 설정되는 경우와 비교할 때, 리셋 상태의 상기 저항 메모리 소자는 포지티브 전압이 증가함에 따라 리셋 전류가 더 증가된다. 즉, 프로그래밍 동작 시에 더 큰 스트레스가 가해짐에 따라, 리셋 전류가 더 증가하게 된다. 32B is a graph showing current measured while applying a positive voltage to the resistance memory element in the reset state when the set current of the resistance memory element is set to 7 mA. As shown, when the compliance of the set current is set to 7 mA, as compared with the case where the compliance of the set current is set to 4 mA, the reset memory element in the reset state has the reset current more . That is, as more stress is applied during the programming operation, the reset current further increases.

도면부호 30c는 상기 NiO/TiO가 반복 적층된 저항 산화물이 높은 저항 상태일 때, 전압을 낮추면서 네거티브 전압을 인가하고 전류를 측정한 것이다. 이 때, 셋 전류의 컴플라이언스를 10mA로 다소 높게 설정하였다. 즉, 상기 셋 전류가 10mA 를 넘지 않도록 하면서 상기 네거티브 전압을 더 낮추었다. 이와같이, 셋 전류의 컴플라이언스가 10mA로 설정되면, 상기 저항 메모리 소자는 상기 셋 전류가 10mA가되는 네거티브 전압에서 셋 상태에서 리셋 상태로 바뀌게 된다. 그러므로, 상기 저항 메모리 소자는 상기 셋 전류의 컴플라이언스가 4mA 또는 7mA로 설정되었을 때에 비해 더 높은 스트레스가 가해진다. Reference numeral 30c denotes a voltage obtained by applying a negative voltage while measuring the current while the voltage is being lowered when the NiO / TiO2 resistor is repeatedly laminated in a high resistance state. At this time, the compliance of the set current was set to be somewhat higher at 10 mA. That is, the negative voltage is lowered while the set current does not exceed 10 mA. Thus, when the compliance of the set current is set to 10 mA, the resistance memory element is changed from a set state to a reset state at a negative voltage at which the set current becomes 10 mA. Therefore, the resistance memory element is subjected to a higher stress than when the compliance of the set current is set to 4 mA or 7 mA.

도 32c는 상기 저항 메모리 소자의 셋 전류의 컴플라이언스가 10mA로 설정되었을 때, 리셋 상태의 상기 저항 메모리 소자에 포지티브 전압을 인가하면서 전류를 측정한 것이다. 도시된 것과 같이, 상기 셋 전류의 컴플라이언스가 10mA로 설정되는 경우는 상기 셋 전류의 컴플라이언스가 4mA 또는 7mA로 설정되는 경우와 비교할 때, 리셋 상태의 상기 저항 메모리 소자는 인가되는 포지티브 전압이 증가함에 따라 리셋 전류가 더 증가된다. 즉, 프로그래밍 동작 시에 더 큰 스트레스가 가해짐에 따라, 리셋 전류가 더 증가하게 된다. 32C is a graph showing current measured while applying a positive voltage to the resistance memory element in the reset state when the set current of the resistance memory element is set to 10 mA. As shown, when the compliance of the set current is set to 10 mA, as compared with the case where the compliance of the set current is set to 4 mA or 7 mA, the resistance memory element in the reset state The reset current is further increased. That is, as more stress is applied during the programming operation, the reset current further increases.

이와같이, 상기 셋 전류의 컴플라이언스가 변경됨에 따라, 동일한 전압을 인가하였을 때 상기 리셋 상태에서의 리셋 전류가 달라지게 된다. 그러므로, 본 실시예에 따른 저항 메모리 소자는 멀티 레벨 스위칭 특성을 갖는다. 따라서, 상기 셋 전류의 컴플라이언스를 조절함으로써, 본 실시예의 저항 메모리 소자를 멀티 레벨 셀로 구현할 수 있다. 이와같이, 하나의 단위 저항 메모리 소자에 복수의 데이터를 저장할 수 있어 메모리 소자의 저장 용량을 더욱 증가시킬 수 있다. Thus, as the compliance of the set current is changed, the reset current in the reset state changes when the same voltage is applied. Therefore, the resistance memory element according to the present embodiment has multilevel switching characteristics. Therefore, by adjusting the compliance of the set current, the resistance memory element of the present embodiment can be implemented as a multi-level cell. In this way, a plurality of data can be stored in one unit resistance memory element, thereby further increasing the storage capacity of the memory element.

상기 설명한 것과 같이, 본 발명의 저항 메모리 소자는 비휘발성 메모리 소 자를 요구하는 다양한 전자 제품에 이용될 수 있다. 특히, 본 발명의 저항 메모리 소자는 리셋 전류가 매우 낮아서 고도로 집적화할 수 있으며, 고속 동작이 가능하고, 파워 소모가 작다. 그러므로, 고집적화되면서 고속 동작 및 파워 소모가 작은 비휘발성 메모리 소자가 요구되는 전자 제품에 이용될 수 있다. As described above, the resistance memory element of the present invention can be used in various electronic products requiring a nonvolatile memory element. In particular, the resistance memory device of the present invention has a very low reset current, can be highly integrated, can operate at high speed, and has low power consumption. Therefore, it can be used in an electronic product requiring a nonvolatile memory device having high integration and high-speed operation and power consumption.

도 1은 본 발명의 실시예 1에 따른 저항 메모리 소자의 단면도이다. 1 is a cross-sectional view of a resistance memory device according to a first embodiment of the present invention.

도 2 내지 도 7은 본 발명의 실시예 1에 따른 저항 메모리 소자를 형성하기 위한 하나의 방법을 나타내는 단면도이다.2 to 7 are sectional views showing one method for forming a resistance memory element according to Embodiment 1 of the present invention.

도 8은 도 1에 도시된 저항 메모리 소자들을 단위 셀로 하는 어레이 구조의 저항 메모리 소자의 사시도이다.FIG. 8 is a perspective view of a resistive memory element having an array structure in which the resistance memory elements shown in FIG. 1 are unit cells.

도 9는 도 8에 도시된 어레이 구조의 저항 메모리 소자의 등가 회로도이다.9 is an equivalent circuit diagram of the resistance memory element of the array structure shown in FIG.

도 10은 본 발명의 실시예 2에 따른 저항 메모리 소자를 나타내는 단면도이다. 10 is a cross-sectional view showing a resistance memory element according to Embodiment 2 of the present invention.

도 11은 본 발명의 실시예 2에 따른 저항 메모리 소자의 등가 회로도이다. 11 is an equivalent circuit diagram of a resistance memory element according to Embodiment 2 of the present invention.

도 12 내지 도 15는 본 발명의 실시예 2에 따른 저항 메모리 소자의 제조 방법을 나타내는 단면도이다. 12 to 15 are sectional views showing a method of manufacturing a resistance memory element according to Embodiment 2 of the present invention.

도 16은 비교예의 저항 메모리 소자의 I-V 특성을 측정한 그래프이다. 16 is a graph showing the I-V characteristics of the resistance memory element of the comparative example.

도 17은 본 발명의 실시예에 따른 저항 메모리 소자의 I-V 특성을 측정한 그래프이다. 17 is a graph illustrating I-V characteristics of a resistance memory device according to an embodiment of the present invention.

도 18은 본 실시예의 저항 메모리 소자에서 셋 전류의 컴플라이언스에 따른 I-V 특성을 측정한 그래프이다.18 is a graph showing I-V characteristics measured according to the compliance of the set current in the resistance memory device of this embodiment.

Claims (10)

제1 전극;A first electrode; 상기 제1 전극의 상부면과 접하고, 전계에 의해 저항이 변화되는 제1 금속 산화막 및 상기 제1 금속 산화막과 다른 물질로 이루어지고, 상기 제1 금속 산화막보다 얇은 두께의 제2 금속 산화막이 서로 반복 적층된 저항 산화 구조물; 및 A first metal oxide film which is in contact with an upper surface of the first electrode and whose resistance is changed by an electric field and a second metal oxide film which is made of a material different from the first metal oxide film and thinner than the first metal oxide film, Stacked resistive oxidation structures; And 상기 저항 산화 구조물 상에 구비되는 제2 전극을 포함하는 것을 특징으로 하는 저항 메모리 소자. And a second electrode provided on the resistance-oxidation structure. 제1항에 있어서, 상기 제2 금속 산화막은 금속 과다 산화물로 이루어진 것을 특징으로 하는 저항 메모리 소자. The resistance memory device of claim 1, wherein the second metal oxide layer is made of a metal oxide. 제1항에 있어서, 상기 제1 및 제2 금속 산화막은 각각 NiO, TiO, WO, TaO, AlO, ZrO, HfO, CuO, CoO, FeO, VO, YO, MoO 및 란탄족 금속의 산화물로 이루어지는 군에서 선택된 어느 하나인 것을 특징으로 하는 저항 메모리 소자. The method according to claim 1, wherein the first and second metal oxide films are formed of a group consisting of NiO, TiO, WO, TaO, AlO, ZrO, HfO, CuO, CoO, FeO, VO, Wherein the resistance memory element is a resistor. 제1항에 있어서, 상기 제1 금속 산화막은 상기 제2 금속 산화막보다 높은 저항을 갖는 물질로 이루어지는 것을 특징으로 하는 저항 메모리 소자. The resistance memory device according to claim 1, wherein the first metal oxide film is made of a material having a higher resistance than the second metal oxide film. 제1항에 있어서, 상기 제1 금속 산화막은 NiO로 이루어지고, 상기 제2 금속 막은 TiO로 이루어지는 것을 특징으로 하는 저항 메모리 소자. The resistance memory element according to claim 1, wherein the first metal oxide film is made of NiO, and the second metal film is made of TiO 2. 제1항에 있어서, 상기 저항 산화 구조물은 50 내지 250Å의 두께를 갖고 상기 제1 및 제2 금속 산화막이 각각 3 내지 9회 반복 적층된 것을 특징으로 하는 저항 메모리 소자. The resistance memory device according to claim 1, wherein the resistance-oxidation structure has a thickness of 50 to 250 ANGSTROM and the first and second metal oxide films are repeatedly laminated three to nine times. 제1 전극을 형성하는 단계;Forming a first electrode; 상기 제1 전극의 상부면에, 전계에 의해 저항이 변화되는 제1 금속 산화막 및 상기 제1 금속 산화막과 다른 물질로 이루어지고 상기 제1 금속산화막보다 얇은 두께의 제2 금속 산화막이 서로 반복 적층된 저항 산화 구조물을 형성하는 단계; 및 A first metal oxide film whose resistance is changed by an electric field and a second metal oxide film which is made of a material different from that of the first metal oxide film and thinner than the first metal oxide film are repeatedly stacked on the upper surface of the first electrode, Forming a resistive oxidation structure; And 상기 저항 산화 구조물 상에 제2 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 저항 메모리 소자의 제조 방법.And forming a second electrode on the resistive oxidation structure. ≪ RTI ID = 0.0 > 11. < / RTI > 제7항에 있어서, 상기 저항 산화 구조물을 형성하는 단계는, 8. The method of claim 7, wherein forming the resistive oxidation structure comprises: i)상기 제1 전극 상부면에 제1 금속막을 형성하는 단계; i) forming a first metal film on the upper surface of the first electrode; ii)상기 제1 금속막을 산화시켜 제1 금속 산화막을 형성하는 단계; ii) oxidizing the first metal film to form a first metal oxide film; iii)상기 제1 금속 산화막 상에 상기 제1 금속 산화막에 포함된 금속과 다른 금속으로 이루어진 제2 금속막을 형성하는 단계; iii) forming a second metal film made of a metal different from the metal included in the first metal oxide film on the first metal oxide film; iv)상기 제2 금속막 상에 제1 금속막과 동일한 물질로 제3 금속막을 형성하 는 단계; iv) forming a third metal film on the second metal film with the same material as the first metal film; v)상기 제3 금속막 및 제2 금속막을 산화시켜 제3 금속 산화막 및 제2 금속 산화막을 형성하는 단계; 및v) oxidizing the third metal film and the second metal film to form a third metal oxide film and a second metal oxide film; And vi)상기 제3 금속 산화막 상에 상기 iii)내지 v) 공정을 반복 수행하는 단계를 포함하는 것을 특징으로 하는 저항 메모리 소자의 제조 방법. vi) repeating the steps iii) to iv) on the third metal oxide film. 제8항에 있어서, 상기 제1 및 제2 금속막을 형성하는 단계는, 물리기상증착법, 화학기상 증착법 또는 원자층 적층법을 통해 수행되는 것을 특징으로 하는 저항 메모리 소자의 제조 방법. The method of claim 8, wherein the forming of the first and second metal films is performed by a physical vapor deposition method, a chemical vapor deposition method, or an atomic layer deposition method. 제8항에 있어서, 상기 금속막들을 산화시키는 단계는 플라즈마 산화 공정 또는 라디컬 산화 공정을 통해 수행되는 것을 특징으로 하는 저항 메모리 소자의 제조 방법.9. The method of claim 8, wherein the step of oxidizing the metal films is performed through a plasma oxidation process or a radical oxidation process.
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