KR101517325B1 - Structure of Multi Level Cell Phase Change Memory - Google Patents

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KR101517325B1
KR101517325B1 KR1020140008538A KR20140008538A KR101517325B1 KR 101517325 B1 KR101517325 B1 KR 101517325B1 KR 1020140008538 A KR1020140008538 A KR 1020140008538A KR 20140008538 A KR20140008538 A KR 20140008538A KR 101517325 B1 KR101517325 B1 KR 101517325B1
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백승재
김귀현
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한경대학교 산학협력단
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

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Abstract

Suggested is a structure of a multi level cell phase change memory. The structure of a multi level cell phase change memory may include: an upper electrode including an empty space in a center part, and a phase change material located under the upper electrode. The upper electrode may be made of an insulator of the empty space or a mixture of the empty space and the insulator. A circular cone type conduction filament is formed when the phase shift material has low resistance state in the structure. The circular cone type conduction filament can be not overlapped with a lower electrode and an upper electrode as seen from above. The structure of a multi level cell can be obtained by widening a first region only according to the thickness change of the circular cone type conduction filament. The change of resistance can be generated by changing the ratio of an amorphous material to a crystalline material according to the thickness change of the circular cone type conduction filament. A resistance drift phenomenon can be reduced by widening the first region.

Description

다치형 상변화 메모리의 구조{Structure of Multi Level Cell Phase Change Memory}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-

본 발명은 상변화 재료의 상(Phase)에 따른 저항 변화를 이용하여 메모리 상태를 구분하는 소자의 구조에 관한 것이다.The present invention relates to a structure of a device for distinguishing a memory state using a resistance change according to a phase of a phase change material.

반도체 메모리 디바이스는 전자 시스템 및 컴퓨터에서 2진 데이터의 형태로 정보를 저장하는데 널리 사용된다. 이들 중 메모리 디바이스는, 전원이 단절되거나 제거되면 저장된 데이터가 손실되는 휘발성 메모리 또는, 저장된 데이터가 정전동안에라도 유지되는 비휘발성으로서 특징지어질 수 있다. 비휘발성 메모리의 대표적인 예는 플래시 메모리(Flash memory) 이다. 플래시 메모리는 고용량 메모리 구현이 용이하지만, 셀 동작 속도가 느리다는 단점이 있다. 이를 보완할 수 있는 메모리 연구개발 군을 흔히 뉴메모리(New memory) 라 칭한다.Semiconductor memory devices are widely used for storing information in the form of binary data in electronic systems and computers. Among these, a memory device may be characterized as a volatile memory in which stored data is lost if the power supply is disconnected or removed, or nonvolatile, such that stored data is retained during power outages. A representative example of the nonvolatile memory is a flash memory. The flash memory has a disadvantage in that it is easy to implement a high capacity memory, but the cell operation speed is slow. The memory R & D group that can supplement this is often called New memory.

뉴메모리 디바이스는 마그네틱 재료, 상변화(phase change) 재료, 기타 저항 변화 재료 등의 가변 저항 특성을 이용한 메모리 디바이스이다.New memory devices are memory devices that utilize variable resistance characteristics such as magnetic materials, phase change materials, and other resistance-changing materials.

뉴메모리 디바이스에 사용되는 가변 저항 변화 재료들 중 하나의 클래스는 자기(magnetic) 재료이다. 이들 디바이스는 메모리 상태를 저장하기 위해 자기-저항 효과(magneto-resistive effect)를 채용하며, 일반적으로 2진 상태를 표현 및 저장하기 위해 자기-저항 재료의 층의 자화 배향(magnetization orientation)을 이용한다. 예를 들어, 하나의 방향의 자화 배향은 논리 "0"으로 정의될 수 있고, 다른 방향의 자화 배향은 논리 "1"로 정의될 수 있다.One class of variable resistance change materials used in new memory devices is magnetic materials. These devices employ a magneto-resistive effect to store the memory state and generally use the magnetization orientation of the layer of magnetoresistive material to represent and store the binary state. For example, the magnetization orientation in one direction may be defined as a logic "0 " and the magnetization orientation in the other direction may be defined as a logic" 1 ".

저장된 2진 상태를 판독하는 능력은 자기-저항 효과의 결과이다. 이러한 효과는, 층들의 상대적인 자화 배향에 따른, 자기-저항 재료의 다수의 층들의 저항 변화에 의해 특징지어진다. 따라서, 자기-저항 메모리 셀은 일반적으로, 서로에 관하여 배향(orientation)을 변화시킬 수 있는 2개의 자기 층들을 갖는다. 자화 벡터들(magnetization vectors)의 방향이 동일 방향으로 지시되는 경우에, 층들은 평행 배향(parallel orientation)이라고 말해지며, 자화 벡터들이 반대 방향으로 지시되는 경우에, 층들은 반평행(anti-parallel)으로 배향되었다고 말해진다. 실제, 일반적으로 하나의 층, 자유 또는 "소프트(soft)" 자기 층은 배향을 변화시키는 것이 허용되며, 다른 층, 핀드(pinned) 또는 "하드(hard)" 자기 층은 자유 자기 층의 배향에 대해 기준을 제공하도록 고정된 자화 배향을 갖는다. 그러면, 2개의 층들의 자화 배향은 메모리 셀의 상대적인 전기 저항을 판정하는 것에 의해 감지될 수 있다. 그 자기 층들의 자화 배향이 실질적으로 평행이면, 메모리 셀은 일반적으로 저저항 상태에 있다. 대조적으로, 그 자기 층들의 자화 배향이 실질적으로 반평행이면, 메모리 셀은 일반적으로 고저항 상태에 있다. 따라서, 이상적으로, 일반적인 자기-저항 메모리에 있어서, 2진 논리 상태는 자기-저항 재료내에 2진 자화 배향으로서 저장되며, 자기-저항 재료를 포함하는 자기-저항 메모리 셀들의 2진 저항 상태로서 판독된다.The ability to read stored binary states is a result of the self-resistive effect. This effect is characterized by the resistance change of the multiple layers of the magnetoresistive material, with the relative magnetization orientation of the layers. Thus, magnetoresistive memory cells generally have two magnetic layers capable of changing orientation with respect to each other. If the directions of the magnetization vectors are pointed in the same direction, the layers are said to be parallel orientations, and when the magnetization vectors are pointed in opposite directions, the layers are anti-parallel, . ≪ / RTI > Indeed, generally one layer, a free or "soft" magnetic layer is allowed to change its orientation and another layer, a pinned or "hard" Lt; RTI ID = 0.0 > a < / RTI > The magnetization orientation of the two layers can then be sensed by determining the relative electrical resistance of the memory cell. If the magnetization orientations of the magnetic layers are substantially parallel, the memory cell is generally in a low resistance state. In contrast, if the magnetization orientation of the magnetic layers is substantially antiparallel, the memory cell is generally in a high resistance state. Thus, ideally, in a typical magnetoresistive memory, the binary logic state is stored as a binary magnetization orientation in the magnetoresistive material and is read as a binary resistance state of the magnetoresistive memory cells comprising the magnetoresistive material do.

거대 자기-저항(giant magneto-resistive; "GMR") 및 터널링 자기-저항(tunneling magneto-[0006] resistive; "TMR") 메모리 셀들은 이러한 저항 성질의 장점을 취하는 2개의 공통 타입의 메모리 셀들이다. GMR 셀에 있어서, 자유 자기 층과 핀드 자기 층 사이에 위치하는 컨덕터를 통하는 전자의 흐름은, 컨덕터의 양측의 자기 층들의 상대적인 자화 배향에 따라, 변화하도록 만들어진다. 자유 자기 층의 자화 배향을 전환시키는 것에 의해, 컨덕터를 통하는 전자 흐름이 변화되며, 컨덕터의 실효 저항이 변화된다. Memory cells are two common types of memory cells that take advantage of this resistive nature: the giant magnetoresistive ("GMR") and the tunneling magneto-resistive ("TMR" . In a GMR cell, the flow of electrons through a conductor located between the free magnetic layer and the pinned magnetic layer is made to change in accordance with the relative magnetization orientation of the magnetic layers on both sides of the conductor. By switching the magnetization orientation of the free magnetic layer, the electron flow through the conductor is changed and the effective resistance of the conductor is changed.

TMR 셀들에 있어서, 컨덕터보다는, 전기 장벽 층이 자유 자기 층과 핀드 자기 층 사이에 위치된다. 전기 전하는 장벽층을 통해 양자역학적으로 터널을 만든다. 터널링의 스핀 의존성(spin dependent nature)으로 인해, 장벽을 통과하는 전기 전자의 범위는 장벽의 양측의 2 자기 층들의 상대적인 자화 배향에 따라 변화한다.In TMR cells, rather than a conductor, an electrical barrier layer is located between the free magnetic layer and the pinned magnetic layer. Electric charge creates a tunnel through the barrier layer quantum mechanically. Due to the spin dependent nature of tunneling, the range of electrons passing through the barrier varies with the relative magnetization orientation of the two magnetic layers on either side of the barrier.

따라서, TMR 셀의 측정된 저항은 자유 자기 층의 자화 배향을 전환시키는 것에 의해 전환될 수 있다.Thus, the measured resistance of the TMR cell can be switched by switching the magnetization orientation of the free magnetic layer.

자기-저항 메모리의 일부의 예는, 마이크론 테크놀로지 주식회사의, 미국 특허 제7,200,035호; 제7,196,882호; 제7,189,583호; 제7,072,209호; 제7,038,286호; 및 제6,982,450호에 개시되어 있다.Examples of some of the magnetoresistive memories are described in U.S. Patent Nos. 7,200,035; 7,196,882; 7,189,583; 7,072,209; 7,038,286; And 6,982,450.

뉴메모리 디바이스에 사용되는 다른 클래스의 가변 저항 변화 재료는, 도핑된 칼코게나이드 재료이다. 칼코게나이드는, Te나 Se와 같은, 주기표의 그룹 VI의 원소의 합금이다. 상기 디바이스에 있어서, 칼코게나이드-금속 이온과 같은 고속 이온 컨덕터(fast ion conductor) 및 전기 전도성 재료를 갖고 상기 고속이온 컨덕터의 표면에 배치되는 적어도 2개의 전극(예컨대, 애노드 및 캐소드)은 서로로부터 이격되게 설정된다. 도핑된 칼코게나이드의 특정예는 은 이온이 있는 게르마늄 셀레나이드(germanium selenide)이다. 일반적으로, 게르마늄 셀레나이드 재료 내에 은 이온을 제공하기 위해서, 게르마늄 셀레나이드는 화학 기상 증착을 이용하여 제1 전극상으로 증착된다. 그 다음에, 예컨대, 물리적 기상 증착이나 다른 기술에 의해, 은의 박층(thin layer)이 유리상에 증착된다. 그 후, 은의 층은 자외선 방사에 의해 조사된다. 증착된 은의 박성(thin nature)은 에너지가 은을 통해 은/유리 인터페이스로 전해질 수 있게 해서 은으로 하여금 칼코게나이드 재료내로 확산하게 한다. 인가된 에너지와 덮여 있는 은은, 은이 유리층내로 이동하게 함으로써, 층의 전체에 걸쳐 은의 균일한 분포가 궁극적으로 달성되는 결과를 가져온다.Another class of variable resistance-changing materials used in new memory devices is doped chalcogenide materials. Chalcogenide is an alloy of elements of group VI of the periodic table, such as Te or Se. In the device, a fast ion conductor, such as chalcogenide-metal ion, and at least two electrodes (e.g., an anode and a cathode) having an electrically conductive material and disposed on the surface of the fast ion conductor, Is set to be spaced apart. A specific example of doped chalcogenide is germanium selenide with silver ions. Generally, to provide silver ions in a germanium selenide material, germanium selenide is deposited onto the first electrode using chemical vapor deposition. A thin layer of silver is then deposited on the glass, for example by physical vapor deposition or other techniques. The layer of silver is then irradiated by ultraviolet radiation. The thin nature of the deposited silver allows energy to be transported through silver to the silver / glass interface, causing silver to diffuse into the chalcogenide material. The applied energy and the covered silver lead to the silver moving into the glass layer, resulting in a uniform distribution of silver throughout the layer being ultimately achieved.

전압이 애노드 및 캐소드에 인가되면, 비휘발성 금속 수지상 결정(dendrite)이 캐소드로부터 고속 이온 컨덕터의 표면을 따라 애노드를 향해 급속히 성장한다. 수지상 결정의 성장률은 인가되는 전압과 시간의 함수이다; 수지상 결정의 성장은 전압을 제거하는 것에 의해 멈춰질 수 있고 또는 수지상 결정이 캐소드를 향해서 수축될 수 있거나, 심지어는 애노드 및 캐소드에서 전압 극성을 반전시키는 것에 의해 붕괴될 수 있다. 수지상 결정의 길이와 폭의 변화는 가변 저항 메모리 디바이스의 저항 및 정전 용량에 영향을 미친다.When a voltage is applied to the anode and the cathode, a nonvolatile metal dendrite rapidly grows from the cathode toward the anode along the surface of the fast ion conductor. The growth rate of the dendritic crystal is a function of the applied voltage and time; The growth of the dendritic crystal can be stopped by removing the voltage or the dendritic crystal can be shrunk toward the cathode or even be collapsed by inverting the voltage polarity at the anode and the cathode. Changes in the length and width of the dendritic crystal affect the resistance and capacitance of the variable resistance memory device.

가변 저항 메모리 디바이스 및 상기 디바이스의 제조 방법의 일부의 예가, 마이크론 테크놀러지 주식회사의, 미국 특허 제7,149,100호; 제7,064,970호; 제6,348,365호; 및 제6,930,909호, 그리고 미국 특허 공개 제2006/0099822호; 및 제2004/0238918호에 개시되어 있다. 앞서 언급된 공개 공보에 개시된 방법들을 이용하여 제조된 메모리 셀들은, 비균일한 전계 및 그 다음으로 신호 무결의 이슈를 초래하는, 칼코게나이드 재료의 층의 상부에서의 평면 전극을 초래한다.Examples of a variable resistance memory device and a part of the method of manufacturing the device are disclosed in U.S. Patent Nos. 7,149,100, Micron Technology Co., 7,064, 970; 6,348,365; And 6,930, 909, and U.S. Patent Publication 2006/0099822; And 2004/0238918. Memory cells fabricated using the methods disclosed in the above-cited publications lead to planar electrodes at the top of the layer of chalcogenide material, resulting in non-uniform field and then signal integrity issues.

뉴메모리에 사용되는 또 다른 클래스의 가변 저항 변화 재료는 상변화 재료이다. 현재 재기록 가능 디브이디 디스크("DVD-RW")에 사용되는 특정 칼코게나이드는 Ge2Sb2Te5이다. DVD-RW 디스크에 활용되는 가치 있는 광학적 특성을 갖는 것에 더하여, Ge2Sb2Te5는 또한 가변 저항 재료로서 이상적인 물리적인 특성을 갖는다. Ge, Sb 및 Te의 다양한 조합은 가변 저항 재료로서 사용될 수 있고 그것은 이 명세서에서 GST 재료로서 집합적으로 칭해진다. 특히, GST는 비결정상(amorphous phase)과 2 결정상(crystalline phase) 사이의 구조적인 상들을 변화시킬 수 있다. 비결정상(a-GST)의 저항과 입방 및 육방 결정상(각각, "c-GST" 및 "h-GST")의 저항은 현저히 상이할 수 있다. 비결정 GST의 저항은, 서로 저항이 유사한, 입방 GST 또는 육방 GST의 저항보다 더 크다. 따라서, GST의 다양한 상들의 저항들을 비교함에 있어서, GST는, 각 상태가, 대응하는 2진 상태와 같을 수 있는 상이한 저항을 갖는, 2-상태 재료(비결정 GST 및 결정 GST)로 간주될 수 있다. 그 재료 상에 따라 저항이 변화하는 GST와 같은 가변 저항 재료는 상변화 재료로 칭해진다.Another class of variable resistance change materials used in new memories is phase change materials. The specific chalcogenide used in currently rewritable DVD discs ("DVD-RW") is Ge2Sb2Te5. In addition to having valuable optical properties for use in DVD-RW discs, Ge2Sb2Te5 also has ideal physical properties as a variable resistance material. Various combinations of Ge, Sb and Te can be used as variable resistance materials and are collectively referred to herein as GST materials. In particular, GST can change structural phases between an amorphous phase and a crystalline phase. The resistance of the amorphous phase (a-GST) and the resistance of the cubic and hexagonal crystal phases (c-GST and h-GST, respectively) may be significantly different. The resistance of amorphous GST is greater than the resistance of cubic GST or hexagonal GST, which are similar in resistance to each other. Thus, in comparing the resistances of the various phases of GST, the GST can be viewed as a two-state material (amorphous GST and crystalline GST), with each state having a different resistance that can be equal to the corresponding binary state . A variable resistance material such as GST whose resistance varies depending on the material is referred to as a phase change material.

상변화 메모리 셀에 있어서, 가열 및 냉각은 GST 재료를 통해 흐르는 전류의 강도를 상이하게 하는 것을 유발시키는 것에 의해 발생할 수 있다. GST 재료는, GST 재료에 결정화 전류를 통과시키는 것, 따라서 GST 재료를 결정 구조가 성장할 수 있는 온도로 데우는 것에 의해, 결정 상태에 놓인다. 그 다음의 비결정 상태로의 냉각을 위해, 더 강한 융해 전류가 GST 재료를 융해시키는데 사용된다. 일반적인 상변화 메모리 셀이 하나의 논리값, 예컨대, 2진 "1"을 표현하는데 결정 상태를 사용하고, 다른 논리값, 예컨대, 2진 "0"을 표현하는데 비결정 상태를 사용하므로, 결정화 전류는 설정 전류 ISET라고 칭해지며 융해 전류는 소거 또는 리셋 전류 IRST라고 칭해진다. 하지만, 당업자라면, 2진 값의 GST 상태의 지정은 요구에 따라 전환될 수 있다는 것을 이해할 것이다.For a phase change memory cell, heating and cooling may occur by causing the intensity of the current flowing through the GST material to differ. The GST material is placed in a crystalline state by passing a crystallization current through the GST material, thus warming the GST material to a temperature at which the crystal structure can grow. For cooling to the next amorphous state, a stronger melting current is used to fuse the GST material. Since a typical phase change memory cell uses a crystalline state to represent one logical value, e.g., binary "1 ", and uses an amorphous state to represent another logical value, e.g., binary" 0 & Referred to as the set current ISET, and the fuse current is referred to as the erase or reset current IRST. However, those skilled in the art will appreciate that the designation of binary GST states can be switched on demand.

GST 재료의 상태는 작은 판독 전압 Vr을 2개의 전극에 걸쳐 인가하는 것에 의해 그리고 결과로서 생기는 판독 전류 Ir를 측정하는 것에 의해 판정된다. 더 낮은 판독 전류 Ir는 더 높은 저항에 대응한다. 따라서, 상대적으로 낮은 판독 전류 Ir는 GST 재료가 비결정 상태에 있다는 것을 나타내고, 상대적으로 높은 판독 전류 Ir는 GST 재료가 결정 상태에 있다는 것을 나타낸다.The state of the GST material is determined by applying a small read voltage Vr across the two electrodes and by measuring the resulting read current Ir. The lower read current Ir corresponds to a higher resistance. Thus, a relatively low read current Ir indicates that the GST material is in an amorphous state, and a relatively high read current Ir indicates that the GST material is in a crystalline state.

상변화 전류는, GST 재료의 층의 범위를 정하는 전극들을 통해 GST 재료에 인가된다. 현재의 제조 프로세스는 GST 층의 상부에서 평면 전극을 초래한다. GST 층과 2개의 전극의 범위를 정하는 표면적의 구성으로 인해, GST 재료내의 전류 밀도는 동등하게 분포되지 않는다.A phase change current is applied to the GST material through electrodes that delimit the layer of GST material. Current manufacturing processes result in planar electrodes at the top of the GST layer. Due to the configuration of the surface area that defines the GST layer and the two electrodes, the current density in the GST material is not evenly distributed.

따라서, 전류 밀도 및 전계가 균일하게 분포되어 그 다음으로 균일한 신호 무결이라는 결과를 가져오는 방법 및 구조물에 대한 필요가 있다. 또한, 기술적인 현안은 용량 증대와 관련된 기술들이며, 이를 위해 가장 중요한 기술은 메모리 셀의 다치화(multi-level-cell)이다. 메모리 셀의 다치화를 구현하기 위한 기술적인 장벽은 시간에 따라 비정질 상의 저항이 증가하는 저항 드리프트(resistance drift) 현상이다. 그러므로 저항 드리프트(resistance drift) 현상을 개선하기 위한 방안을 필요로 한다. Thus, there is a need for a method and structure that results in a current density and an even distribution of the electric field, which in turn results in a uniform signal integrity. Also, technical issues are related to capacity increase, and the most important technology for this is multi-level-cell of memory cells. The technical barrier for realizing multi-value memory cells is a resistance drift phenomenon in which the resistance of the amorphous phase increases with time. Therefore, a method for improving the resistance drift phenomenon is required.

본 발명이 이루고자 하는 기술적 과제는 상변화 메모리 셀의 구조를 변경함으로써 저항 드리프트 현상을 감소시켜 다치형(MLC: Multi Level Cell) 상변화 메모리의 구현을 용이하게 하기 위한 다치형 상변화 메모리의 구조를 제공하는데 있다. SUMMARY OF THE INVENTION The present invention is directed to a multi-level phase change memory structure for facilitating the implementation of a multi-level cell (MLC) phase change memory by reducing the resistance drift phenomenon by changing the structure of the phase change memory cell. .

일 측면에 있어서, 본 발명에서 제안하는 다치형 상변화 메모리의 구조는, 중심부에 빈 공간을 포함하는 상부전극, 상기 상부전극 아래에 위치한 상변화 재료, 상변화 재료 하부의 하부 전극 컨택을 포함할 수 있다. 이 때 상변화 재료가 낮은 저항상태로 스위칭 되어 있는 경우 원추면 형태의 전도 필라멘트를 형성할 수 있다.In one aspect, the structure of the multilevel phase-change memory proposed in the present invention includes an upper electrode including an empty space in the center portion, a phase change material located under the upper electrode, and a lower electrode contact under the phase change material . At this time, when the phase change material is switched to a low resistance state, conical filament can be formed.

상기 상부전극은 상기 빈 공간이 절연체 또는 절연체 및 빈 공간이 혼합된 재료로 이루어질 수 있다. The upper electrode may be formed of a material in which the empty space is an insulator or a mixture of an insulator and an empty space.

상기 다치형 메모리 구조는 위에서 보았을 때 아래전극 및 위전극이 완전히 겹쳐지지 않는 구조를 가질 수 있다. The multi-level memory structure may have a structure in which the lower electrode and the upper electrode are not completely overlapped when viewed from above.

상기 원추면형 전도 필라멘트의 두께 변화 및 부분 결절 (breakage) 에 따른 제1 영역의 광역화에 의해 제1 영역만으로도 다치화가 가능할 수 있다. The first region may be multidisciplined by the wide area of the first region in accordance with the thickness change and the partial breakage of the conical conductive filament.

상기 원추면형 전도 필라멘트의 두께 변화 및 부분 결절 에 따라 저항의 변화를 발생시킬 수 있다. It is possible to cause a change in resistance depending on the thickness change and the partial nodule of the conical surface conductive filament.

상기 제1 영역의 저항 상태에서는 저항 드리프트(resistance drift) 현상이 감소 또는 억제될 수 있다. The resistance drift phenomenon can be reduced or suppressed in the resistance state of the first region.

또 다른 일 측면에 있어서, 본 발명에서 제안하는 상변화 메모리의 미세결정 구조 형성 과정은 상변화 재료에서 원추면형 전도 필라멘트가 형성되는 단계, 상기 원추면형 전도 필라멘트의 두께 변화 또는 부분 결절에 의한 저항변화가 일어나는 단계, 상기 원추면형 전도 필라멘트의 완전 결절에 의한 저항변화가 일어나는 단계를 포함할 수 있다. According to another aspect of the present invention, there is provided a method of forming a microcrystalline structure in a phase change memory, the method comprising: forming a conical surface conductive filament in a phase change material; changing a thickness of the conical conductive filament or a resistance change And a step in which a resistance change due to a perfect nodule of the conical conductive filament occurs.

상기 원추면형 전도 필라멘트의 두께 변화 또는 부분 결절에 의한 저항변화가 일어나는 단계는 상기 전도 필라멘트를 통한 전류의 흐름에 있어 유효 단면적이증가함으로써 저항이 감소될 수 있다. The step of changing the thickness of the conical conductive filament or changing the resistance due to the partial nodule may reduce the resistance by increasing the effective cross-sectional area in the flow of current through the conductive filament.

상기 원추면형 전도 필라멘트의 완전 결절에 의해 저항변화가 일어나는 단계는 상기 전도 필라멘트가 끊어진 영역의 길이가 증가함으로써, 전류의 방향에서 비정질 층의 두께 증가에 의해 저항이 증가될 수 있다. In the step of changing the resistance due to the complete nodule of the conical conductive filament, the length of the region where the conductive filament is broken increases, so that the resistance can be increased by increasing the thickness of the amorphous layer in the direction of the current.

상기 원추면형 전도 필라멘트는 위에서 보았을 때 아래전극 및 위전극이 완전히 겹쳐지지 않는 구조를 가질 수 있다.The conical conductive filament may have a structure in which the lower electrode and the upper electrode are not completely overlapped when viewed from above.

본 발명의 실시예들에 따르면 기존 구조의 선형 필라멘트 대신 원추면형 필라멘트를 형성함으로써 필라멘트 단면적의 변화 폭이 넓어질 수 있는 구조를 가질 수 있고, 결론적으로 다치형 메모리 셀 구현시 저항 드리프트를 완화 할 수 있다. 이러한 저항 드리프트 현상을 감소시킴으로써 다치형 상변화 메모리의 구현을 용이하게 할 수 있다.According to the embodiments of the present invention, it is possible to have a structure in which the width of the filament cross-sectional area can be widened by forming conical filaments in place of the linear filaments of the conventional structure. As a result, resistance drift can be alleviated have. By reducing the resistance drift phenomenon, it is possible to facilitate the implementation of the multilevel phase change memory.

도 1은 본 발명의 일 실시예에 따른 다치형 상변화 메모리의 구조를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 다치형 상변화 메모리의 구조의 효과를 설명하기 위한 도면이다.
도 3은 저항 드리프트 현상을 설명하기 위한 도면이다.
도 4는 저항 드리프트 현상으로 인한 문제점을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 중간 저항 상태의 미세 결정구조를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 상변화 메모리의 미세결정 구조 형성 방법을 설명하기 위한 흐름도이다.1 is a view for explaining a structure of a multilevel phase change memory according to an embodiment of the present invention.
2 is a view for explaining the effect of the structure of the multilevel phase change memory according to the embodiment of the present invention.
3 is a diagram for explaining the resistance drift phenomenon.
4 is a diagram for explaining a problem caused by the resistance drift phenomenon.
5 is a view for explaining a microcrystalline structure in an intermediate resistance state according to an embodiment of the present invention.
6 is a flowchart illustrating a method for forming a microcrystalline structure of a phase change memory according to an embodiment of the present invention.

이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 다치형(MLC: Multi Level Cell) 상변화 메모리의 구조를 설명하기 위한 도면이다. 1 is a view for explaining a structure of a multi level cell (MLC) phase change memory according to an embodiment of the present invention.

도 1의 (a)를 참조하면, 종래기술에 따른 상변화 메모리의 기본구조를 나타내었다. 종래기술에 따른 상변화 메모리의 기본구조는 상부전극(110a), 상변화 재료(120a), 하부 전극 컨택(130a)의 구조로 이루어질 수 있다. Referring to FIG. 1 (a), a basic structure of a phase change memory according to the related art is shown. The basic structure of the phase change memory according to the related art may be a structure of the upper electrode 110a, the phase change material 120a, and the lower electrode contact 130a.

도 1의 (b)를 참조하면, 제안하는 다치형 상변화 메모리의 구조도 종래기술의 기본구조와 유사하게 상부전극(110b), 상변화 재료(120b), 하부 전극 컨택(130b)으로 이루어 질 수 있다. 하지만 이때, 상부전극(110b)은 빈 공간(110b)을 포함할 수 있고, 빈 공간(110b)은 절연체(112b) 또는 절연체(112b)와 빈 공간(110b)이 혼합된 재료로 이루어질 수 있다. Referring to FIG. 1 (b), the structure of the proposed multilevel phase-change memory also includes an upper electrode 110b, a phase change material 120b, and a lower electrode contact 130b similar to the basic structure of the prior art . At this time, the upper electrode 110b may include an empty space 110b, and the empty space 110b may be formed of a material in which the insulator 112b or the insulator 112b and the void space 110b are mixed.

종래기술에 따른 상변화 메모리의 기본구조의 경우, 상변화 재료의 상이 비정질일 때 고저항 상태를 나타내고, 결정질일 때 저저항 상태를 나타낼 수 있다. 따라서, 시간에 따라 비정질 상의 저항이 증가하는 저항 드리프트(resistance drift) 현상이 발생하는 단점을 갖고 있다. 하지만 제안하는 다치형 상변화 메모리의 구조는 이러한 저항 드리프트(resistance drift) 현상을 감소시킴으로써 다치형 상변화 메모리의 구현을 용이하게 할 수 있다.
In the case of the basic structure of the phase change memory according to the prior art, the phase of the phase change material exhibits a high resistance state when the phase is amorphous, and a low resistance state when the phase is crystalline. Therefore, a resistance drift phenomenon occurs in which the resistance of the amorphous phase increases with time. However, the structure of the proposed multilevel phase change memory can facilitate the implementation of the multilevel phase change memory by reducing the resistance drift phenomenon.

도 2는 본 발명의 일 실시예에 따른 다치형 상변화 메모리의 구조의 효과를 설명하기 위한 도면이다. 2 is a view for explaining the effect of the structure of the multilevel phase change memory according to the embodiment of the present invention.

도 2의 (a)를 참조하면, 위에서 설명한 것과 같이 종래기술에 따른 상변화 메모리의 기본구조는 상부전극(210a), 상변화 재료(220a), 하부 전극 컨택(230a)의 구조로 이루어질 수 있다. 그리고, 상변화 재료(220a)에 형성되는 전도 필라멘트는 원기둥 형태의 전도 필라멘트(221a)일 수 있다. 여기에서 전도 필라멘트는 결정화 상태를 기술하는 모델의 하나일 수 있다.Referring to FIG. 2A, as described above, the basic structure of the phase change memory according to the related art may include the structure of the upper electrode 210a, the phase change material 220a, and the lower electrode contact 230a . The conductive filament formed on the phase change material 220a may be a cylindrical conductive filament 221a. Here, the conducting filament may be one of the models describing the crystallization state.

도 2의 (b)를 참조하면, 제안하는 다치형 상변화 메모리의 구조도 종래기술의 기본구조와 유사하게 상부전극(210b), 상변화 재료(220b), 하부 전극 컨택(230b)으로 이루어 질 수 있고, 이때, 상부전극(210b)은 빈 공간을 포함할 수 있다. 빈 공간은 절연체 또는 절연체와 빈 공간이 혼합된 재료로 이루어질 수 있다. 그리고 제안하는 다치형 상변화 메모리의 구조의 상변화 재료(220b)에서 형성되는 전도 필라멘트는 원추면형 전도 필라멘트(conical surface filament)(221a)일 수 있다. 원추면형 전도 필라멘트(conical surface filament)(221a)는 위에서 보았을 때 아래전극 및 위전극이 완전히 겹쳐지지 않는 구조를 가질 수 있다. 제안하는 다치형 상변화 메모리의 구조에서의 원추면형 전도 필라멘트(conical surface filament)(221a)는 종래기술의 문제점인 다치형 메모리 셀 구현 시 발행하는 저항 드리프트 현상을 완화할 수 있다. 저항 드리프트 현상에 대하여 도 3 내지 도 5를 참조하여 상세히 설명한다.
Referring to FIG. 2B, the structure of the proposed multilevel phase change memory also includes an upper electrode 210b, a phase change material 220b, and a lower electrode contact 230b, similar to the basic structure of the prior art. At this time, the upper electrode 210b may include an empty space. The empty space may be made of an insulator or a material mixed with an insulator and an empty space. The conductive filament formed in the phase change material 220b of the proposed multilevel phase change memory structure may be a conical surface filament 221a. The conical surface filament 221a may have a structure in which the lower electrode and the upper electrode are not completely overlapped when viewed from above. The conical surface filament 221a in the structure of the proposed multilevel phase-change memory can alleviate the resistance drift phenomenon caused by the implementation of the multilevel memory cell, which is a problem in the prior art. The resistance drift phenomenon will be described in detail with reference to FIGS. 3 to 5. FIG.

도 3은 저항 드리프트 현상을 설명하기 위한 도면이다. 3 is a diagram for explaining the resistance drift phenomenon.

도 3을 참조하면, 경과시간에 따른 메모리의 저항의 변화를 그래프로 나타내었다. 화살표(310) 방향으로 갈수록 비정질 상(Amorphous phase)의 비율이 높아지고, 화살표(320) 방향으로 갈수록 결정질 상(Crystal phase)의 비율이 높아진다. 비정질 상의 비율이 높아질수록 고저항 상태를 나타내고, 결정질 상의 비율이 높아질수록 저저항 상태를 나타낸다. 그래프에는 여러 가지 저항상태에서 경과시간에 대한 저항 변화의 측정값들(330, 340, 350, 360, 370)을 나타내었다. 그래프를 참조하면, 저항이 큰 상태일수록 경과시간에 따른 저항의 변화가 더욱 심해지는 것을 확인할 수 있다. 저항이 큰 상태일수록 상변화 재료 안의 비정질의 비율이 높아진 상태로 볼 수 있다. 저항 드리프트 현상의 물리적인 이유는 비정질 상의 준안정성 때문이다.
Referring to FIG. 3, the change in the resistance of the memory with the elapsed time is shown in a graph. The ratio of the amorphous phase increases toward the arrow 310 direction and the ratio of the crystalline phase increases toward the arrow 320 direction. The higher the ratio of the amorphous phase is, the higher the resistance state is, and the higher the ratio of the crystalline phase is, the lower the resistance is. The graphs show the measured resistance values (330, 340, 350, 360, and 370) for the elapsed time in various resistance states. Referring to the graph, it can be seen that the change in resistance with elapsed time becomes worse as the resistance becomes larger. The larger the resistance, the higher the ratio of amorphous phase in the phase change material. The physical reason for the resistive drift phenomenon is due to the metastability of the amorphous phase.

도 4는 저항 드리프트 현상으로 인한 문제점을 설명하기 위한 도면이다. 4 is a diagram for explaining a problem caused by the resistance drift phenomenon.

위에서 설명한 바와 같이 비정질 상의 비율이 높아질수록 고저항 상태가 될 수 있다. 그리고 이러한 고저항 상태에서는 경과시간에 따른 저항의 변화가 더욱 심해지는 것을 확인할 수 있다. 이와 같은 경과시간에 따른 저항의 변화인 저항 드리프트 현상은 다치형 메모리에서 문제점을 야기할 수 있다. 도 4를 참조하면, 그래프(410)은 다치형 메모리를 쓰고 난 직후의 저항 분포를 측정한 결과이고, 그래프(420)는 시간이 경과한 후에 저항 분포를 측정한 결과이다. 시간이 경과한 후에는 저항의 변화가 생기기 때문에 저항 분포에도 변화가 생기는 것을 확인할 수 있다. 이러한 저항 분포의 변화는 상태 구간의 오버랩(overlap)이 발생되어 데이터 오류(data failure)를 야기할 수 있다. 이러한, 데이터 오류(data failure)를 줄이기 위해서는 저항 드리프트 현상은 감소시켜야 한다. 다시 말해, 비정질 상의 준안정성을 완화시켜야 한다. As described above, the higher the proportion of the amorphous phase, the higher the resistance. In this high-resistance state, the change in resistance with elapsed time becomes more severe. The resistive drift phenomenon, which is a change in resistance due to the elapsed time, may cause problems in a multilevel memory. Referring to FIG. 4, the graph 410 is a result of measuring the resistance distribution immediately after writing a multilevel memory, and the graph 420 is a result of measuring a resistance distribution after a lapse of time. It can be seen that since the resistance changes after a lapse of time, the resistance distribution also changes. Such a change in the resistance distribution may cause an overlap of the state intervals to cause a data failure. In order to reduce the data error, the resistance drift phenomenon must be reduced. In other words, the metastability of the amorphous phase must be relaxed.

따라서 본 발명에서는 이러한 문제점을 개성하기 위한 다치형 상변화 메모리구조를 제안한다. 제안하는 다치형 상변화 메모리의 구조는 종래기술의 기본구조와 유사하게 상부전극, 상변화 재료, 하부 전극 컨택으로 이루어 질 수 있다. 하지만 이때, 상부전극은 빈공간을 포함할 수 있고, 빈 공간은 절연체 또는 절연체와 빈 공간이 혼합된 재료로 이루어질 수 있다. 그리고, 제안하는 다치형 상변화 메모리의 구조의 상변화 재료에서 형성되는 전도 필라멘트는 원추면형 전도 필라멘트(conical filament)일 수 있다. 제안하는 다치형 상변화 메모리의 구조에서의 원추면형 전도 필라멘트(conical surface filament)는 종래기술의 문제점인 다치형 메모리 셀 구현 시 발행하는 저항 드리프트 현상을 완화할 수 있다.
Therefore, the present invention proposes a multilevel phase change memory structure for solving this problem. The structure of the proposed multilevel phase-change memory may consist of an upper electrode, a phase change material, and a lower electrode contact, similar to the basic structure of the prior art. However, at this time, the upper electrode may include an empty space, and the empty space may be made of an insulator or a material in which an insulator and an empty space are mixed. The conductive filament formed in the phase change material of the proposed multilevel phase change memory structure may be a conical filament. The conical surface filament in the structure of the proposed multilevel phase change memory can alleviate the resistance drift phenomenon that is caused by the implementation of the multilevel memory cell, which is a problem in the prior art.

도 5는 본 발명의 일 실시 예에 따른 중간 저항 상태의 미세 결정구조를 설명하기 위한 도면이다. 5 is a view for explaining a microcrystalline structure in an intermediate resistance state according to an embodiment of the present invention.

도 5를 참조하면, 제1 영역은 전도 필라멘트 두께 변화(511)에 의한 저항변화를 나타낸다. Set 상태, 다시 말해 최저 저항 상태(512)에서 시작하여 전도 필라멘트의 두께가 얇아질 수록 Ea 값을 일정하게 유지된다. 이때, 전도매질은 100% 결정질이고 따라서 저항 드리프트 특성이 감소하거나 나타나지 않는다. Referring to FIG. 5, the first region shows a resistance change due to the conductive filament thickness variation 511. The Ea value is maintained constant as the thickness of the conductive filament decreases from the set state, i.e., the lowest resistance state 512. At this time, the conduction medium is 100% crystalline and therefore the resistance drift characteristic is not reduced or exhibited.

반면에, 제2 영역에서는 점점 얇아지던 전도 필라멘트가 끊어짐(521)에 따라 저항이 증가하게 된다. 저항은 점점 증가하여 Reset 상태, 다시 말해 최고 저항 상태(522)에 이를 수 있다. 끊어진 영역의 길이가 증가할 수록 비정질 층이 증가하게 되고, 이에 따라 저항도 증가하게 된다. 이때, 전도매질은 결정질 전도 필라멘트와 끊어진 영역의 비정질 전도 필라멘트로 이루어질 수 있다. 따라서, 끊어진 영역의 길이가 증가할 수록, 다시 말해 비정질 전도 필라멘트의 길이가 늘어날수록 저항은 증가하게 되고, 저항 드리프트 현상도 증가하게 된다. On the other hand, in the second region, the resistance is increased in accordance with the breaking (521) of the conductive filament that is becoming thinner. The resistance may gradually increase to reach the reset state, that is, the maximum resistance state 522. [ As the length of the disconnected region increases, the amorphous layer increases and the resistance increases accordingly. At this time, the conduction medium can be composed of a crystalline conduction filament and an amorphous conduction filament in a broken region. Therefore, as the length of the broken region increases, that is, as the length of the amorphous conduction filament increases, the resistance increases and the resistance drift phenomenon also increases.

이러한 중간 저항 상태의 저항 드리프트 특성을 개선하기 위해 본 발명에서는 제1 영역(510)을 광역화 하기 위한 구조를 제안한다. 예를 들어, 전도 필라멘트의 두께 변화 폭이 넓다면 제1 영역(510)의 광역화가 가능할 것이다. 따라서, 제안하는 구조는 도 2와 같이 전도 필라멘트 두께 변화 폭이 넓어질 수 있도록 원추면형 전도 필라멘트(221b) 구조를 갖는다. 이와 같이 제1 영역(510)의 광역화에 의해 저항 드리프트 현상이 감소되고, 제1 영역(510)만으로 다치화가 가능할 수 있다. 제2 영역(520)에서는 끊어진 영역의 길이가 변함에 따라 비정질 물질과 결정질 물질의 비율이 달라짐으로써 저항의 변화를 발생시킬 수 있다.
In order to improve the resistance drift characteristic in the intermediate resistance state, the present invention proposes a structure for broadening the first region 510. For example, if the thickness variation width of the conductive filament is large, the first region 510 can be widened. Accordingly, the proposed structure has a conical surface conductive filament 221b structure so that the width of the conductive filament thickness can be widened as shown in FIG. As described above, the resistance drift phenomenon is reduced due to the widening of the first region 510, and the multivalue can be achieved only by the first region 510. In the second region 520, the ratio of the amorphous material to the crystalline material is changed according to the change of the length of the broken region, thereby causing a change in resistance.

도 6은 본 발명의 일 실시예에 따른 상변화 메모리의 미세결정 구조 형성 방법을 설명하기 위한 흐름도이다.6 is a flowchart illustrating a method for forming a microcrystalline structure of a phase change memory according to an embodiment of the present invention.

상변화 메모리의 미세결정 구조 형성 방법은 원추면형 전도 필라멘트가 형성되는 단계(610), 원추면형 전도 필라멘트의 두께 변화에 의한 저항변화가 일어나는 단계(620), 원추면형 전도 필라멘트가 끊어짐으로써 저항변화가 일어나는 단계(630)를 포함할 수 있다. The method of forming a microcrystalline structure of a phase change memory includes a step 610 of forming a conical conductive filament, a step 620 of changing a resistance due to a change in the thickness of the conical conductive filament 620, (Step 630).

단계(610)에서, 상변화 재료에서 원추면형 전도 필라멘트가 형성될 수 있다. In step 610, conical conductive filaments may be formed in the phase change material.

제안하는 다치형 상변화 메모리의 구조는 상부전극, 상변화 재료, 하부 전극 컨택으로 이루어 질 수 있다. 하지만 이때, 상부전극은 빈 공간을 포함할 수 있고, 빈 공간은 절연체 또는 절연체와 빈 공간이 혼합된 재료로 이루어질 수 있다. 그리고 제안하는 다치형 상변화 메모리의 구조의 상변화 재료에서 형성되는 전도 필라멘트는 원추면형 전도 필라멘트일 수 있다. 원추면형 전도 필라멘트는 위에서 보았을 때 아래전극 및 위전극이 완전히 겹쳐지지 않는 구조를 가질 수 있다. The structure of the proposed multilevel phase change memory can be composed of an upper electrode, a phase change material, and a lower electrode contact. However, at this time, the upper electrode may include an empty space, and the empty space may be made of an insulator or a material in which an insulator and an empty space are mixed. The conductive filaments formed in the phase change material of the proposed multilevel phase change memory structure may be conical conductive filaments. The conical conductive filament may have a structure in which the lower electrode and the upper electrode are not completely overlapped when viewed from above.

단계(620)에서, 원추면형 전도 필라멘트의 두께 변화에 의한 저항변화가 일어날수 있다. 다시 말해, 전도 필라멘트의 두께가 증가함으로써, 결정질 층의 증가에 의해 저항이 감소될 수 있다. 그리고, 원추면형 전도 필라멘트 구조는 전도 필라멘트 두께 변화 폭이 넓어질 수 있도록 한다. 도 5에서 설명한 것과 같이 제1 영역의 광역화에 의해 저항 드리프트 현상이 감소되고, 제1 영역만으로 다치화가 가능할 수 있다. 따라서, 제안하는 다치형 상변화 메모리의 구조에서의 원추면형 전도 필라멘트는 종래기술의 문제점인 다치형 메모리 셀 구현 시 발행하는 저항 드리프트 현상을 완화할 수 있다. In step 620, a resistance change due to a change in thickness of the conical conductive filament may occur. In other words, by increasing the thickness of the conductive filament, the resistance can be reduced by increasing the crystalline layer. Also, the conical type conductive filament structure allows a wide variation range of the conductive filament thickness. As described with reference to FIG. 5, the resistance drift phenomenon is reduced by the wide-area operation of the first region, and the multivalue operation can be performed only in the first region. Accordingly, the conical conductive filament in the structure of the proposed multilevel phase-change memory can mitigate the resistance drift phenomenon caused by the implementation of the multilevel memory cell, which is a problem of the prior art.

단계(630)에서, 원추면형 전도 필라멘트가 끊어짐으로써 저항변화가 일어날 수 있다. 다시 말해, 전도 필라멘트가 끊어진 영역의 길이가 증가함으로써, 비정질 층의 증가에 의해 저항이 증가될 수 있다. 도 5에서 설명한 것과 같이, 제2 영역에서는 점점 두꺼워지던 전도 필라멘트가 끊어짐에 따라 저항변화가 급격히 증가하게 된다. 끊어진 영역의 길이가 증가할 수록 비정질 층이 증가하게 되고, 이에 따라 저항도 증가하게 된다. 이때, 전도매질은 결정질 전도 필라멘트와 끊어진 영역의 비정질 전도 필라멘트로 이루어질 수 있다. 따라서, 끊어진 영역의 길이가 변함에 따라 비정질 물질과 결정질 물질의 비율이 달라짐으로써 저항의 변화를 발생시킬 수 있다. 다시 말해 비정질 전도 필라멘트의 길이가 늘어날수록 저항은 증가하게 되고, 저항 드리프트 현상도 증가하게 된다. 하지만 제안하는 다치형 상변화 메모리의 구조에서는 전도 필라멘트 두께 변화에 의한 저항변화를 갖는 제1 영역의 광역화에 의해 저항 드리프트 현상이 감소될 수 있다.In step 630, resistance change may occur as the conical conductive filament breaks. In other words, by increasing the length of the region where the conductive filament is broken, the resistance can be increased by increasing the amorphous layer. As described with reference to Fig. 5, the resistance change rapidly increases as the conductive filament that becomes thicker in the second region is broken. As the length of the disconnected region increases, the amorphous layer increases and the resistance increases accordingly. At this time, the conduction medium can be composed of a crystalline conduction filament and an amorphous conduction filament in a broken region. Accordingly, the ratio of the amorphous material to the crystalline material is changed according to the change of the length of the broken region, so that the resistance can be changed. In other words, as the length of the amorphous conduction filament increases, the resistance increases and the resistance drift phenomenon also increases. However, in the proposed structure of the multilevel phase change memory, the resistance drift phenomenon can be reduced by the widening of the first region having the resistance change due to the change of the conductive filament thickness.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. For example, it is to be understood that the techniques described may be performed in a different order than the described methods, and / or that components of the described systems, structures, devices, circuits, Lt; / RTI > or equivalents, even if it is replaced or replaced.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.

Claims (10)

다치형 상변화 메모리 구조에 있어서,
중심부에 빈 공간을 포함하는 상부전극;
상기 상부전극 아래에 위치하는 상변화 재료
를 포함하고,
상기 상변화 재료는 원추면형 전도 필라멘트가 형성되고,
상기 원추면형 전도 필라멘트는 위에서 보았을 때 아래전극 및 위전극이 겹치는 부분도 있고 겹치지 않는 부분도 있는 구조를 갖는 것을 특징으로 하는 다치형 상변화 메모리 구조.In a multilevel phase-change memory structure,
An upper electrode including an empty space in a central portion thereof;
The phase change material < RTI ID = 0.0 >
Lt; / RTI >
Wherein the phase change material is formed of a conical conductive filament,
Wherein the conical conductive filament has a structure in which a lower electrode and an upper electrode are overlapped and a non-overlapping portion is viewed from above. 제1항에 있어서,
상기 상부전극은,
상기 빈 공간이 절연체 또는 절연체 및 빈 공간이 혼합된 재료로 이루어지는
다치형 상변화 메모리 구조.The method according to claim 1,
The upper electrode includes:
Wherein the empty space is made of an insulator or a material in which an insulator and an empty space are mixed
A multilevel phase change memory architecture. 삭제delete 제1항에 있어서,
상기 원추면형 전도 필라멘트의 두께 변화에 따른 제1 영역의 광역화에 의해 제1 영역만으로도 다치화가 가능한
다치형 상변화 메모리 구조.The method according to claim 1,
By the wide-area conversion of the first region according to the thickness change of the conical surface conductive filament, the first region alone can be multi-
A multilevel phase change memory architecture. 제4항에 있어서,
상기 원추면형 전도 필라멘트의 두께 변화 또는 부분 결절에 따라 비정질 물질과 결정질 물질의 비율이 달라짐으로써 저항의 변화를 발생시키는
다치형 상변화 메모리 구조.5. The method of claim 4,
The ratio of the amorphous material to the crystalline material varies depending on the thickness change or the partial nodule of the conical surface conductive filament,
A multilevel phase change memory architecture. 제4항에 있어서,
상기 제1 영역의 광역화에 의해 저항 드리프트 현상이 감소되는
다치형 상변화 메모리 구조.5. The method of claim 4,
The resistance drift phenomenon is reduced by the wide-area operation of the first region
A multilevel phase change memory architecture. 삭제delete 삭제delete 삭제delete 삭제delete
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